KR102100815B1 - 표시장치의 구동방법 - Google Patents

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Abstract

본 발명은, 트랜지스터의 열화를 억제하는 데 있다. 제1의 기간과, 제2의 기간을 갖는다. 제1의 기간에 있어서, 제1의 트랜지스터와 제2의 트랜지스터가 교대로 온과 오프를 반복하고, 제3의 트랜지스터와 제4의 트랜지스터는 오프가 된다. 제2의 기간에 있어서, 제1의 트랜지스터와 제2의 트랜지스터는 오프가 되고, 제3의 트랜지스터와 제4의 트랜지스터가 교대로 온과 오프를 반복한다. 이렇게 해서, 트랜지스터가 온이 되는 시간을 짧게 할 수 있으므로, 트랜지스터의 특성열화를 억제한다.

Description

표시장치의 구동방법{METHOD FOR DRIVING DISPLAY DEVICE}
반도체장치, 표시장치, 액정표시장치, 그것들의 구동방법, 또는 그것들을 생산하는 방법에 관한 것이다. 특히, 화소부와 같은 기판에 형성되는 구동회로를 갖는 반도체장치, 표시장치, 액정표시장치, 또는 그것들의 구동방법에 관한 것이다. 또는, 해당 반도체장치, 해당 표시장치, 또는 해당 액정표시장치를 갖는 전자기기에 관한 것이다.
최근, 표시장치는, 액정 텔레비전 등의 대형 표시장치의 증가로부터, 활발하게 개발이 진척되고 있다. 특히, 비단결정 반도체로 구성되는 트랜지스터를 사용하고, 화소부와 같은 기판에 게이트 드라이버등의 구동회로를 구성하는 기술은, 비용의 저감, 신뢰성의 향상에 크게 공헌하기 때문에, 활발하게 개발이 진척되고 있다.
비단결정 반도체로 구성되는 트랜지스터는, 임계값 전압의 상승, 또는 이동도의 저하등의 열화를 생기게 한다. 이 트랜지스터의 열화가 진행되면, 구동회로가 동작하기 어려워져, 화상을 표시할 수 없게 된다고 하는 문제가 있다. 거기에서, 특허문헌1, 특허문헌2 및 비특허문헌1에는, 트랜지스터의 열화를 억제할 수 있는 시프트 레지스터가 개시되어 있다. 이것들의 문헌에서는, 트랜지스터의 특성열화를 억제하기 위해서, 두개의 트랜지스터가 사용된다. 이 두개의 트랜지스터는, 플립플롭의 출력 단자와, VSS(이하, 부전원)가 공급되는 배선과의 사이에 접속된다. 그리고, 한쪽의 트랜지스터와, 다른쪽의 트랜지스터가 교대로 온이 된다. 이렇게 함으로써, 트랜지스터가 온이 되는 시간이 짧아지므로, 트랜지스터의 특성열화를 억제할 수 있다.
[특허문헌1]일본국공개특허공보특개2005-50502호 [특허문헌2]일본국공개특허공보특개2006-24350호
[비특허문헌1] Yong Ho Jang, et al., "Integrated Gate Driver Circuit Using a-Si TFT with Dual Pull-down Structure", Proceedings of The llth International Display Workshops 2004, p.333-336
종래의 기술에서는, 트랜지스터가 온이 되는 시간은, 1프레임 기간의 반 정도다.
또는, 트랜지스터에 특성열화가 생겨도 시프트 레지스터가 동작하는 것 같이, 트랜지스터의 채널 폭을 크게 할 필요가 있다. 또는, 트랜지스터의 채널 폭이 커지면, 트랜지스터의 게이트와, 소스 또는 드레인과가 쇼트 하기 쉬워질 것이 있다. 또는, 트랜지스터의 채널 폭이 커지면, 시프트 레지스터를 구성하는 각 트랜지스터에서의 기생 용량이 증가해버린다. 또는, 시프트 레지스터를 구성하는 트랜지스터에서의 기생 용량이 증가하면, 시프트 레지스터에 신호 또는 전압등을 공급하는 회로로서, 큰 전류능력을 갖는 회로를 사용할 필요가 있다.
상기 과제를 감안하여, 본 발명의 일형태는, 트랜지스터가 온이 되는 시간을 짧게 하는 것을 과제로 한다. 또는, 본 발명의 일형태는, 트랜지스터의 특성열화를 억제하는 것을 과제로 한다. 또는, 본 발명의 일형태는, 트랜지스터의 채널 폭을 작게 하는 것을 과제로 한다. 또는, 본 발명의 일형태는, 배치 면적을 작게 하는 것을 과제로 한다. 또는, 본 발명의 일형태는, 표시장치의 프레임을 좁게 하는 것을 과제로 한다. 또는, 본 발명의 일형태는, 표시장치를 고선명으로 하는 것을 과제로 한다. 또는, 본 발명의 일형태는, 수율을 높게 하는 것을 과제로 한다. 또는, 본 발명의 일형태는, 비용을 저감하는 것을 과제로 한다. 또는, 본 발명의 일형태는, 신호의 왜곡 또는 지연을 저감하는 것을 과제로 한다. 또는, 본 발명의 일형태는, 소비 전력을 저감하는 것을 과제로 한다. 또는, 본 발명의 일형태는, 외부회로의 전류능력을 작게 하는 것을 과제로 한다. 또는, 본 발명의 일형태는, 외부회로의 사이즈, 또는 해당 외부회로를 갖는 표시장치의 사이즈를 작게 하는 것을 과제로 한다. 또한, 이것들의 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다. 이때, 본 발명의 일형태는, 상기의 과제의 모두를 해결할 필요는 없는 것으로 한다.
본 발명의 일형태는, 제1의 배선과 제2의 배선과의 사이에 전기적으로 접속되는 제1의 스위치, 제1의 배선과 제2의 배선과의 사이에 전기적으로 접속되는 제2의 스위치, 제1의 배선과 제2의 배선과의 사이에 전기적으로 접속되는 제3의 스위치 및 제1의 배선과 제2의 배선과의 사이에 전기적으로 접속되는 제4의 스위치를 포함하는 구동회로와, 액정소자를 포함하는 화소를, 갖는 액정표시장치의 구동방법으로서, 제1의 스위치 및 제2의 스위치를 비도통상태로 하는 제1의 기간과, 제3의 스위치 및 제4의 스위치를 비도통상태로 하는 제2의 기간을 갖는 액정표시장치의 구동방법이다.
본 발명의 일형태에 있어서, 제1의 기간과 제2의 기간은, 순차적으로 반복되어 있는 것이어도 좋다.
본 발명의 일형태에 있어서, 제1의 기간과 제2의 기간은, 대략 같은 길이이어도 된다.
본 발명의 일형태는, 제1의 배선과 제2의 배선과의 사이에 전기적으로 접속되는 제1의 스위치, 제1의 배선과 제2의 배선과의 사이에 전기적으로 접속되는 제2의 스위치, 제1의 배선과 제2의 배선과의 사이에 전기적으로 접속되는 제3의 스위치 및 제1의 배선과 제2의 배선과의 사이에 전기적으로 접속되는 제4의 스위치를 포함하는 구동회로와, 액정소자를 포함하는 화소를, 갖는 액정표시장치의 구동방법으로서, 제1의 스위치, 제2의 스위치, 제3의 스위치 및 제4의 스위치를 비도통상태로 하는 제1의 서브 기간, 제1의 스위치를 도통상태로 해서, 제2의 스위치, 제3의 스위치 및 제4의 스위치를 비도통상태로 하는 제2의 서브 기간 및 제2의 스위치를 도통상태로 해서, 제1의 스위치, 제3의 스위치 및 제4의 스위치를 비도통상태로 하는 제3의 서브 기간을 갖는 제1의 기간과, 제1의 스위치, 제2의 스위치, 제3의 스위치 및 제4의 스위치를 비도통상태로 하는 제4의 서브 기간, 제3의 스위치를 도통상태로 해서, 제1의 스위치, 제2의 스위치 및 제4의 스위치를 비도통상태로 하는 제5의 서브 기간, 제4의 스위치를 도통상태로 해서, 제1의 스위치, 제2의 스위치 및 제3의 스위치를 비도통상태로 하는 제6의 서브 기간을 갖는 제2의 기간을, 갖는 액정표시장치의 구동방법이다.
본 발명의 일형태에 있어서, 제1의 기간과 제2의 기간은, 순차적으로 반복되어 있는 것이어도 된다.
본 발명의 일형태에 있어서, 제1의 기간과 제2의 기간은, 대략 같은 길이이어도 된다.
본 발명의 일형태에 있어서, 제1의 서브 기간과 제2의 서브 기간은, 순차적으로 반복되고, 제4의 서브 기간과 제5의 서브 기간은, 순차적으로 반복되어 있는 것이어도 좋다.
본 발명의 일형태에 있어서, 제1의 서브 기간과, 제2의 서브 기간과, 제3의 서브 기간과, 제4의 서브 기간과, 제5의 서브 기간과, 제6의 서브 기간은, 대략 같은 길이이어도 된다.
이때, 스위치는, 여러 가지 형태의 스위치를 사용할 수 있다. 예로서는, 전기적 스위치나 기계적인 스위치등이 있다. 즉, 전류의 흐름을 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다. 예를 들면, 스위치로서, 트랜지스터(예를 들면, 바이폴라트랜지스터, MOS트랜지스터등), 다이오드(예를 들면, PN다이오드, PIN다이오드, 숏키 다이오드, MIM(Metal Insulator Metal)다이오드, MIS(Metal Insulator Semiconductor)다이오드, 다이오드 접속의 트랜지스터등)등을 사용할 수 있다. 또는, 이것들을 조합한 논리회로를 스위치로서 사용할 수 있다.
기계적인 스위치의 예로서는, 디지털 마이크로미러 디바이스(DMD)와 같이, MEMS(마이크로·일렉트로·기계적·시스템)기술을 사용한 스위치가 있다. 그 스위치는, 기계적으로 움직일 수 있는 전극을 갖고, 그 전극이 움직임으로써, 도통과 비도통을 제어해서 동작한다.
또한, N채널형 트랜지스터와 P채널형 트랜지스터의 양쪽을 사용하여, CMOS형태의 스위치를 스위치로서 사용해도 된다.
또한, A와 B가 접속되어 있다라고 명시적으로 기재하는 경우에는, A와 B가 전기적으로 접속되어 있는 경우와, A와 B가 기능적으로 접속되어 있는 경우와, A와 B가 직접 접속되어 있는 경우를 포함하는 것으로 한다. 여기에서, A, B는, 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층, 등)이라고 한다. 따라서, 소정의 접속 관계, 예를 들면, 도면 또는 문장에 표시된 접속 관계에 한정되지 않고, 도면 또는 문장에 표시된 접속 관계이외의 것도 포함하는 것으로 한다.
예를 들면, A와 B가 전기적으로 접속되어 있는 경우로서, A와 B의 전기적인 접속을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드등)가, A와 B의 사이에 1개이상 접속되어 있어도 된다. 또는, A와 B가 기능적으로 접속되어 있는 경우로서, A와 B의 기능적인 접속을 가능하게 하는 회로(예를 들면, 논리회로(인버터, NAND회로, NOR회로등), 신호변환회로(DA변환회로, AD변환회로, 감마 보정회로등), 전위 레벨 변환회로(전원회로(승압회로, 강압회로등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로등), 전압원, 전류원, 변환회로, 증폭회로(신호 진폭 또는 전류량등을 크게 할 수 있는 회로, 오피앰프(operational amplifier), 차동증폭회로, 소스 폴로워 회로, 버퍼 회로등), 신호 생성 회로, 기억 회로, 제어회로등)이, A와 B의 사이에 1개 이상 접속되어 있어도 된다. 예를 들면, A와 B의 사이에 별도의 회로를 끼워도, A로부터 출력된 신호가 B에 전달되는 경우에는, A와 B는 기능적으로 접속되어 있는 것으로 한다.
또한, A와 B가 전기적으로 접속되어 있다고 명시적으로 기재하는 경우에는, A와 B가 전기적으로 접속되어 있는 경우(즉, A와 B의 사이에 별도의 소자나 별도의 회로를 끼워서 접속되어 있는 경우)와, A와 B가 기능적으로 접속되어 있는 경우(즉, A와 B와의 사이에 별도의 회로를 끼워서 기능적으로 접속되어 있는 경우)와, A와 B가 직접 접속되어 있는 경우(즉, A와 B의 사이에 별도의 소자나 별도의 회로를 끼우지 않고 접속되어 있는 경우)를 포함하는 것으로 한다. 즉, 전기적으로 접속되어 있다고 명시적으로 기재하는 경우는, 간단히, 접속되어 있다고만 명시적으로 기재되어 있는 경우와 같다고 한다.
또한, 표시 소자, 표시 소자를 갖는 장치인 표시장치, 발광소자, 발광소자를 갖는 장치인 발광 장치는, 여러 가지 형태를 사용하거나, 여러 가지 소자를 가질 수 있다. 예를 들면, 표시 소자, 표시장치, 발광소자 또는 발광 장치로서는, EL(electroluminescence)소자(유기물 및 무기물을 포함하는 EL소자, 유기EL소자, 무기EL소자), LED(백색LED, 적색LED, 녹색LED, 청색LED등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자방출소자, 액정소자, 전자 잉크, 전기영동소자, 그레이팅 라이트밸브(GLV), 플라즈마 디스플레이(PDP), 디지털 마이크로미러 디바이스(DMD), 압전 세라믹 디스플레이, 카본 나노튜브 등, 전기자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율등이 변화되는 표시 매체를 가질 수 있다. 또한, EL소자를 사용한 표시장치로서는 EL디스플레이, 전자방출소자를 사용한 표시장치로서는 필드 에미션 디스플레이(FED)이나 SED방식 평면형 디스플레이(SED Surface-conduction Electron-emitter Display)등, 액정소자를 사용한 표시장치로서는 액정 모니터(투과형 액정 모니터, 반투과형 액정 모니터, 반사형 액정 모니터, 직시형 액정 모니터, 투사형 액정 모니터), 전자 잉크나 전기영동소자를 사용한 표시장치로서는 전자 페이퍼가 있다.
이때, 액정소자란, 액정의 광학적 변조 작용에 의해 빛의 투과 또는 비투과를 제어하는 소자이며, 한 쌍의 전극 및 액정으로 구성된다. 또한, 액정의 광학적 변조 작용은, 액정에 걸리는 전계(가로방향의 전계, 세로방향의 전계 또는 경사 방향의 전계를 포함한다)에 의해 제어된다. 또한, 액정소자로서는, 네마틱액정, 콜레스테릭액정, 스멕틱액정, 디스코틱액정, 서모트로픽액정, 리오트로픽액정, 저분자액정, 고분자액정, 고분자 분산형 액정(PDLC), 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자액정, 플라즈마 어드레스 액정(PALC), 바나나형 액정등을 들 수 있다. 또한, 액정의 구동방식으로서는, TN(Twisted Nematic)모드, STN(Super Twisted Nematic)모드, IPS(In-Plane-Switching)모드, FFS(Fringe Field Switching)모드, MVA(Multi-domain Vertical Alignment)모드, PVA(Patterned Vertical Alignment)모드, ASV(Advanced Super View)모드, ASM(Axially Symmetric aligned Micro-C ell)모드, OCB(Optically Compensated Birefringence)모드, ECB(Electrically Controlled Birefringence)모드, FLC(Ferroelectric Liquid Crystal)모드, AFLC(AntiFerroelectric Liquid Crystal)모드, PDLC(Polymer Dispersed Liquid Crystal)모드, 게스트 호스토 모드, 블루상(Blue Phase)모드등을 사용할 수 있다. 다만, 이것에 한정되지 않고, 액정소자 및 그 구동방식으로서 여러 가지 것을 사용할 수 있다.
이때, 트랜지스터로서, 여러 가지 형태의 트랜지스터를 사용할 수 있다. 따라서, 사용하는 트랜지스터의 종류에 한정은 없다. 예를 들면, 비정질 실리콘, 다결정 실리콘, 미결정(마이크로크리스탈, 나노크리스탈, 세미 아모퍼스(amorphous)라고도 말한다) 실리콘등으로 대표되는 비단결정 반도체막을 갖는 박막트랜지스터(TFT)등을 사용할 수 있다.
또한, 다결정 실리콘을 제조할 때에, 촉매(니켈등)를 사용함으로써, 결정성을 한층 더 향상시켜, 전기 특성이 좋은 트랜지스터를 제조하는 것이 가능해진다. 또한, 미결정 실리콘을 제조할 때에, 촉매(니켈등)를 사용함으로써, 결정성을 한층 더 향상시켜, 전기 특성이 좋은 트랜지스터를 제조하는 것이 가능해진다. 다만, 촉매(니켈등)를 사용하지 않고, 다결정 실리콘이나 미결정 실리콘을 제조하는 것은 가능하다.
이때, 실리콘의 결정성을, 다결정 또는 미결정등에 향상시키는 것은, 패널 전체에서 행하는 것이 바람직하지만, 거기에 한정되지 않는다. 패널의 일부의 영역에서만, 실리콘의 결정성을 향상시켜도 좋다.
또는, 반도체 기판이나 SOI기판등을 사용해서 트랜지스터를 형성할 수 있다.
또는, ZnO, a-InGaZnO, SiGe, GaAs, IZO, ITO, SnO, TiO, AlZn SnO(AZTO)등의 화합물반도체 또는 산화물반도체를 갖는 트랜지스터나, 또한, 이것들의 화합물반도체 또는 산화물반도체를 박막화한 박막트랜지스터등을 사용할 수 있다. 또한, 이것들의 화합물반도체 또는 산화물반도체를, 트랜지스터의 채널 부분에 사용할 뿐만아니라, 그 이외의 용도에서 사용할 수도 있다. 예를 들면, 이러한 화합물반도체 또는 산화물반도체를 저항소자, 화소전극, 투광성을 갖는 전극으로서 사용할 수 있다. 또한, 그것들을 트랜지스터와 동시에 성막 또는 형성할 수 있기 때문에, 비용을 저감할 수 있다.
또는, 잉크젯이나 인쇄법을 사용해서 형성한 트랜지스터등을 사용할 수 있다.
또는, 유기반도체나 카본 나노튜브를 갖는 트랜지스터 등을 사용할 수 있다. 이것들에 의해, 구부리는 것이 가능한 기판 위에 트랜지스터를 형성할 수 있다. 이러한 기판을 사용한 반도체장치는, 충격에 강하게 할 수 있다.
또한, 여러 가지 구조의 트랜지스터를 사용할 수 있다. 예를 들면, MOS형태 트랜지스터, 접합형 트랜지스터, 바이폴라트랜지스터등을 트랜지스터로서 사용할 수 있다.
이때, MOS형태 트랜지스터, 바이폴라트랜지스터등을 1개의 기판에 혼재시켜서 형성해도 좋다.
기타, 여러 가지 트랜지스터를 사용할 수 있다.
또한, 트랜지스터는, 여러 가지 기판을 사용해서 형성할 수 있다. 기판의 종류는, 특정한 것에 한정되는 일은 없다. 그 기판으로서는, 예를 들면, 단결정 기판(예를 들면, 실리콘 기판), SOI기판, 유리 기판, 석영기판, 플라스틱 기판, 금속기판, 스테인레스·스틸 기판, 스테인레스·스틸·호일을 갖는 기판, 텅스텐 기판, 텅스텐·호일을 갖는 기판, 가요성 기판등을 사용할 수 있다. 유리 기판의 일례로서는, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프타레이트(PEN), 폴리에테르 설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성을 갖는 합성 수지등이 있다. 그 밖에도, 접합 필름(폴리프로필렌, 폴리에스텔, 비닐, 폴리불화비닐, 염화비닐등), 섬유형 재료를 포함하는 종이, 기본재료 필름(폴리에스텔, 폴리아미드, 폴리이미드, 무기증착 필름, 종이류 등)등이 있다. 또는, 어떤 기판을 사용해서 트랜지스터를 형성하고, 그 후에 별도의 기판에 트랜지스터를 전치하고, 별도의 기판 위에 트랜지스터를 배치해도 좋다. 트랜지스터가 전치되는 기판으로서는, 단결정 기판, SOI기판, 유리 기판, 석영기판, 플라스틱 기판, 종이기판, 셀로판 기판, 석재기판, 목재 기판, 천 기판(천연섬유(비단, 솜, 삼), 합성 섬유(나일론, 폴리우레탄, 폴리에스텔) 혹은 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스텔)등을 포함한다), 피혁기판, 고무 기판, 스테인레스·스틸 기판, 스테인레스·스틸·호일을 갖는 기판등을 사용할 수 있다. 또는, 사람등의 동물의 피부(표피, 진피) 또는 피하조직을 기판으로서 사용해도 된다. 또는, 어떤 기판을 사용해서 트랜지스터를 형성하고, 그 기판을 연마해서 얇게 해도 좋다. 연마되는 기판으로서는, 단결정 기판, SOI기판, 유리 기판, 석영기판, 플라스틱 기판, 스테인레스·스틸 기판, 스테인레스·스틸·호일을 갖는 기판등을 사용할 수 있다. 이것들의 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 꾀할 수 있다.
이때, 트랜지스터의 구성은, 여러 가지 형태를 취할 수 있고, 특정한 구성에 한정되지 않는다. 예를 들면, 게이트 전극이 2개이상의 멀티 게이트 구조를 적용할 수 있다.
별도의 예로서, 채널의 상하에 게이트 전극이 배치되어 있는 구조를 적용할 수 있다. 또한, 채널의 상하에 게이트 전극이 배치되는 구성으로 함으로써, 복수의 트랜지스터가 병렬로 접속되는 구성이 된다.
채널 영역 위에 게이트 전극이 배치되어 있는 구조, 채널 영역 밑에 게이트 전극이 배치되어 있는 구조, 정(positive) 스태거 구조, 역 스태거 구조, 채널 영역을 복수개 영역으로 나눈 구조, 채널 영역을 병렬로 접속한 구조, 또는 채널 영역이 직렬로 접속되는 구성도 적용할 수 있다. 또한, 채널 영역(혹은 그 일부)에 소스 전극이나 드레인 전극이 겹치고 있는 구조도 적용할 수 있다.
이때, 트랜지스터는, 여러 가지 타입을 사용할 수 있고, 여러 가지 기판을 사용해서 형성시킬 수 있다. 따라서, 소정의 기능을 실현시키기 위해서 필요한 회로의 모두가, 동일한 기판에 형성하는 것도 가능하다. 예를 들면, 소정의 기능을 실현시키기 위해서 필요한 회로의 모두가, 유리 기판, 플라스틱 기판, 단결정 기판, 또는 SOI기판등의 여러 가지 기판을 사용해서 형성하는 것도 가능하다. 또는, 소정의 기능을 실현시키기 위해서 필요한 회로의 일부가 어떤 기판에 형성되고, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부가 별도의 기판에 형성되어 있는 것도 가능하다. 즉, 소정의 기능을 실현시키기 위해서 필요한 회로의 모두가 같은 기판을 사용해서 형성되지 않고 있어도 좋다. 예를 들면, 소정의 기능을 실현시키기 위해서 필요한 회로의 일부는 유리 기판 위에 트랜지스터로 형성되고, 소정의 기능을 실현시키기 위해서 필요한 회로의 다른 일부는 단결정 기판에 형성되고, 단결정 기판을 사용해서 형성된 트랜지스터로 구성된 IC칩을 COG(Chip On Glass)로 유리 기판에 접속하고, 유리 기판 위에 그 IC칩을 배치하는 것도 가능하다. 또는, 그 IC칩을 TAB(Tape Automated Bonding)이나 프린트 기판을 사용해서 유리 기판과 접속하는 것도 가능하다.
이때, 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 세개의 단자를 갖는 소자이며, 드레인 영역과 소스 영역의 사이에 채널 영역을 가지고 있고, 드레인 영역과 채널 영역과 소스 영역을 거쳐서 전류를 흘려보낼 수 있다. 여기에서, 소스와 드레인은, 트랜지스터의 구조나 동작조건등에 의해 바뀌기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 그래서, 소스 및 드레인으로서 기능하는 영역을, 소스 혹은 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서는, 각각을 제1단자, 제2단자로 표기하는 경우가 있다. 또는, 각각을 제1전극, 제2전극으로 표기하는 경우가 있다. 또는, 제1영역, 제2영역으로 표기하는 경우가 있다.
이때, 트랜지스터는, 베이스와 에미터와 콜렉터를 포함하는 적어도 세개의 단자를 갖는 소자이어도 된다. 이 경우도 마찬가지로, 에미터와 콜렉터를, 제1단자, 제2단자등으로 표기하는 경우가 있다.
이때, A 위에 B가 형성되어 있거나, 또는, A 위에 B가 형성되어 있다고 명시적으로 기재하는 경우에는, A 위에 B가 직접 접해서 형성되어 있는 것에 한정되지 않는다. 직접 접하지는 않은 경우, 즉, A와 B 사이에 별도의 대상물이 개재하는 경우도 포함하는 것으로 한다. 여기에서, A, B는, 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)이라고 한다.
따라서, 예를 들면, 층A 위에 (또는 층A 위에), 층B가 형성되어 있다고 명시적으로 기재되어 있는 경우에는, 층A 위에 직접 접해서 층B가 형성되어 있는 경우와, 층A 위에 직접 접해서 별도의 층(예를 들면, 층C나 층D등)이 형성되어 있고, 그 위에 직접 접해서 층B가 형성되어 있는 경우를 포함하는 것으로 한다. 이때, 별도의 층(예를 들면, 층C나 층D등)은, 단층이어도 좋고, 복층이어도 좋다.
또한, A의 위쪽에 B가 형성되어 있다고 명시적으로 기재되어 있는 경우에 관해서도 마찬가지이고, A 위에 B가 직접 접하고 있는 것에 한정되지 않고, A와 B의 사이에 별도의 대상물이 개재하는 경우도 포함하는 것으로 한다. 따라서, 예를 들면, 층A의 위쪽에, 층B가 형성되어 있다고 하는 경우에는, 층A 위에 직접 접해서 층B가 형성되어 있는 경우와, 층A 위에 직접 접해서 별도의 층(예를 들면, 층C나 층D등)이 형성되어 있고, 그 위에 직접 접해서 층B가 형성되어 있는 경우를 포함하는 것으로 한다. 이때, 별도의 층(예를 들면, 층C나 층D등)은, 단층이어도 좋고, 복층이어도 좋다.
이때, A의 위에 B가 형성되어 있고, A 상에 B가 형성되어 있거나, 또는 A의 위쪽에 B가 형성되어 있다고 명시적으로 기재하는 경우, 비스듬하게 위에 B가 형성되는 경우도 포함하는 것으로 한다.
또한, A 밑에 B가, 또는, A의 아래쪽에 B의 경우에 관해서도, 같다.
또한, 명시적으로 단수로서 기재되어 있는 것에 대해서는, 단수인 것이 바람직하다. 다만, 이것에 한정되지 않고, 복수인 것도 가능하다. 마찬가지로, 명시적으로 복수로서 기재되어 있는 것에 대해서는, 복수인 것이 바람직하다. 다만, 이것에 한정되지 않고, 단수인 것도 가능하다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
이때, 도면은, 이상적인 예를 모식적으로 나타낸 것이며, 도면에 나타내는 형상 또는 값 등에 한정되지 않는다. 예를 들면, 제조 기술에 의한 형상의 변동, 오차에 의한 형상의 변동, 노이즈에 의한 신호, 전압, 혹은 전류의 변동, 또는, 타이밍의 차이에 의한 신호, 전압, 혹은 전류의 변동등을 포함하는 것이 가능하다.
또한, 전문 용어는, 특정한 실시형태, 또는 실시예등을 서술할 목적으로 사용되는 경우가 많고, 이것에 한정되지 않는다.
이때, 정의되지 않고 있는 문언(전문 용어 또는 학술용어등의 과학기술문언을 포함한다)은, 일반적인 당업자가 이해하는 일반적인 의미와 동등한 의미로서 사용하는 것이 가능하다. 사전 등에 의해 정의되어 있는 문언은, 관련 기술의 배경과 모순이 없는 의미로 해석되는 것이 바람직하다.
이때, 제1, 제2, 제3 등의 어구는, 여러 가지 요소, 부재, 영역, 층, 구역을 다른 것과 구별해서 기술하기 위해서 사용된다. 따라서, 제1, 제2, 제3등의 어구는, 요소, 부재, 영역, 층, 구역등의 수를 한정하는 것은 아니다. 또한, 예를 들면, 「제1의」를 「제2의」 또는 「제3의」등으로 치환하는 것이 가능하다.
또한, 「위에」, 「위쪽에」, 「아래에」, 「아래쪽에」, 「가로로」, 「우측으로」, 「좌측으로」, 「비스듬히」, 「뒤쪽으로」 또는, 「앞쪽으로」 등의 공간적 배치를 나타내는 어구는, 어떤 요소 또는 특징과, 다른 요소 또는 특징과의 관련을, 도면에 의해 간단하게 나타내 보이기 위해서 사용되는 경우가 많다. 다만, 이것에 한정되지 않고, 이것들의 공간적 배치를 나타내는 어구는, 도면에 그리는 방향과 아울러, 다른 방향을 포함하는 것이 가능하다. 예를 들면, A 위에 B라고 명시적으로 표시되는 경우에는, B가 A 위에 있는 것으로 한정되지 않는다. 도면 중의 디바이스는, 반전, 또는 180°회전하는 것이 가능하므로, B가 A 밑에 있는 것을 포함하는 것이 가능하다. 이렇게, 「위에」라고 하는 어구는, 「위에」의 방향과 아울러, 「아래에」의 방향을 포함하는 것이 가능하다. 다만, 이것에 한정되지 않고, 도면 중의 디바이스는 여러 가지 방향으로 회전하는 것이 가능하므로, 「위에」라고 하는 어구는, 「위에」 및 「아래에」의 방향과 아울러,「가로로」, 「우측으로」, 「좌측으로」, 「비스듬히」, 「뒤쪽으로」 또는, 「앞쪽으로」등의 다른 방향을 포함하는 것이 가능하다.
본 발명의 일형태는, 제1의 단자가 제1의 배선과 접속되고, 제2의 단자가 제2의 배선과 접속되고, 게이트가 제3의 배선과 접속되는 제1의 트랜지스터와, 제1의 단자가 제1의 배선과 접속되고, 제2의 단자가 제2의 배선과 접속되고, 게이트가 제4의 배선과 접속되는 제2의 트랜지스터와, 제1의 단자가 제1의 배선과 접속되고, 제2의 단자가 제2의 배선과 접속되고, 게이트가 제5의 배선과 접속되는 제3의 트랜지스터와, 제1의 단자가 제1의 배선과 접속되고, 제2의 단자가 제2의 배선과 접속되고, 게이트가 제6의 배선과 접속되는 제4의 트랜지스터를 갖는다.
본 발명의 일형태는, 제1의 단자가 제1의 배선과 접속되고, 제2의 단자가 제2의 배선과 접속되고, 게이트가 제3의 배선과 접속되는 제1의 트랜지스터와, 제1의 단자가 제1의 배선과 접속되고, 제2의 단자가 제2의 배선과 접속되고, 게이트가 제4의 배선과 접속되는 제2의 트랜지스터와, 제1의 단자가 제1의 배선과 접속되고, 제2의 단자가 제2의 배선과 접속되고, 게이트가 제5의 배선과 접속되는 제3의 트랜지스터와, 제1의 단자가 제1의 배선과 접속되고, 제2의 단자가 제2의 배선과 접속되고, 게이트가 제6의 배선과 접속되는 제4의 트랜지스터와, 제1의 단자가 제7의 배선과 접속되고, 제2의 단자가 제2의 배선과 접속되고, 게이트가 제8의 배선과 접속되는 제5의 트랜지스터를 갖는다.
본 발명의 일형태는, 제1의 트랜지스터와 제2의 트랜지스터가 교대로 온과 오프를 반복하고, 또한 제3의 트랜지스터와 제4의 트랜지스터가 오프를 하게 되는 제1의 기간과, 제1의 트랜지스터와 제2의 트랜지스터가 오프가 되고, 또한 제3의 트랜지스터와 제4의 트랜지스터가 교대로 온과 오프를 반복하는 제2의 기간을 갖는다.
본 발명의 일형태는, 제1의 배선과 제2의 배선이 제1의 경로를 거쳐서 도통상태가 되는 제1의 기간과, 제1의 배선과 제2의 배선이 제2의 경로를 거쳐서 도통상태가 되는 제2의 기간과, 제1의 배선과 제2의 배선이 제3의 경로를 거쳐서 도통상태가 되는 제3의 기간과, 제1의 배선과 제2의 배선이 제4의 경로를 거쳐서 도통상태가 되는 제4의 기간을 갖는다.
본 발명의 일형태는, 트랜지스터가 온이 되는 시간을 짧게 할 수 있다. 또는, 본 발명의 일형태는, 트랜지스터의 특성열화를 억제할 수 있다. 또는, 본 발명의 일형태는, 트랜지스터의 채널 폭을 작게 할 수 있다. 또는, 본 발명의 일형태는, 배치 면적을 작게 할 수 있다. 또는, 본 발명의 일형태는, 표시장치의 프레임을 좁게 할 수 있다. 또는, 본 발명의 일형태는, 표시장치를 고선명으로 할 수 있다. 또는, 본 발명의 일형태는, 수율을 높게 할 수 있다. 또는, 본 발명의 일형태는, 비용을 저감할 수 있다. 또는, 본 발명의 일형태는, 신호의 왜곡 또는 지연을 저감할 수 있다. 또는, 본 발명의 일형태는, 소비 전력을 저감할 수 있다. 또는, 본 발명의 일형태는, 외부회로의 전류능력을 작게 할 수 있다. 또는, 본 발명의 일형태는, 외부회로의 사이즈, 또는 해당 외부회로를 갖는 표시장치의 사이즈를 작게 할 수 있다.
도 1은 반도체장치의 회로도와, 그 동작을 설명하기 위한 타이밍 차트다.
도 2는 반도체장치의 동작을 설명하기 위한 모식도다.
도 3은 반도체장치의 동작을 설명하기 위한 모식도와, 반도체장치의 회로도다.
도 4는 반도체장치의 회로도다.
도 5는 반도체장치의 회로도다.
도 6은 반도체장치의 회로도다.
도 7은 반도체장치의 회로도다.
도 8은 반도체장치의 회로도와, 그 동작을 설명하기 위한 타이밍 차트다.
도 9는 반도체장치의 동작을 설명하기 위한 모식도다.
도 10은 반도체장치의 동작을 설명하기 위한 모식도다.
도 11은 반도체장치의 동작을 설명하기 위한 모식도다.
도 12는 반도체장치의 동작을 설명하기 위한 모식도다.
도 13은 반도체장치의 동작을 설명하기 위한 모식도다.
도 14는 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
도 15는 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
도 16은 반도체장치의 회로도다.
도 17은 반도체장치의 회로도다.
도 18은 반도체장치의 회로도다.
도 19는 반도체장치의 회로도와, 그 동작을 설명하기 위한 타이밍 차트다.
도 20은 반도체장치의 회로도다.
도 21은 반도체장치의 회로도다.
도 22는 반도체장치의 회로도다.
도 23은 반도체장치의 회로도다.
도 24는 반도체장치의 회로도다.
도 25는 반도체장치의 회로도다.
도 26은 시프트 레지스터의 회로도다.
도 27은 시프트 레지스터의 동작을 설명하기 위한 타이밍 차트다.
도 28은 시프트 레지스터의 동작을 설명하기 위한 타이밍 차트다.
도 29는 시프트 레지스터의 동작을 설명하기 위한 모식도다.
도 30은 표시장치의 블럭도다.
도 31은 표시장치의 블럭도다.
도 32는 반도체장치의 회로도와, 그 동작을 설명하기 위한 타이밍 차트다.
도 33은 화소의 회로도와, 그 동작을 설명하기 위한 타이밍 차트다.
도 34는 화소의 회로도다.
도 35는 표시장치의 평면도와, 그 단면도다.
도 36은 트랜지스터의 단면도다.
도 37은 시프트 레지스터의 배치도다.
도 38은 시프트 레지스터의 배치도다.
도 39는 전자기기를 설명하는 도면이다.
도 40은 전자기기를 설명하는 도면이다.
도 41은 반도체장치의 회로도와, 그 동작을 설명하기 위한 모식도다.
도 42는 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
도 43은 반도체장치의 회로도다.
도 44는 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
도 45는 반도체장치의 동작을 설명하기 위한 타이밍 차트다.
도 46은 트랜지스터의 제조 공정을 설명하는 단면도다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 설명한다. 단, 실시형태는 많은 다른 형태로 실시하는 것이 가능하고, 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시형태의 기재 내용에 한정해서 해석되는 것은 아니다. 또한, 이하에 설명하는 구성에 있어서, 같은 것을 가리키는 부호는 다른 도면간에서 공통의 부호를 사용해서 나타내고, 동일부분 또는 같은 기능을 갖는 부분의 상세한 설명은 생략한다.
이때, 어떤 하나의 실시형태 중에서 서술하는 내용(일부의 내용이어도 좋다)은, 그 실시형태에서 서술하는 별도의 내용(일부의 내용이어도 좋다), 및/또는, 하나 혹은 복수의 다른 실시형태에서 서술하는 내용(일부의 내용이어도 좋다)에 대하여, 적용, 조합 또는 치환 등을 행할 수 있다.
이때, 실시형태 중에서 서술하는 내용이란, 각각의 실시형태에 있어서, 여러 가지 도면을 사용해서 서술하는 내용, 또는 명세서에 기재되는 문장을 사용해서 서술하는 내용이다.
또한, 어떤 하나의 실시형태에 있어서 서술하는 도면(일부라도 좋다)은, 그 도면의 다른 부분, 그 실시형태에 있어서 서술하는 별도의 도면(일부라도 좋다), 및/또는, 하나 혹은 복수의 다른 실시형태에 있어서 서술하는 도면(일부라도 좋다)에 대하여, 조합함으로써, 한층 더 많은 도면을 구성시킬 수 있다.
(실시형태1)
본 실시형태에서는, 반도체장치의 일례에 관하여 설명한다. 본 실시형태의 반도체장치는, 일례로서, 시프트 레지스터, 게이트 드라이버, 소스 드라이버, 또는 표시장치등에 사용하는 것이 가능하다. 이때, 본 실시형태의 반도체장치를 구동회로로 나타내는 것이 가능하다.
우선, 본 실시형태의 반도체장치에 사용하는 것이 가능한 기본회로에 대해서, 도 41a를 참조해서 설명한다. 도 41a의 회로는, 회로101, 및 회로102라고 하는 복수의 회로를 갖는다. 그리고, 회로101은, 스위치11_1, 및 스위치 11_2라고 하는 복수의 스위치를 갖고, 회로102는, 스위치12_1, 및 스위치12_2라고 하는 복수의 스위치를 갖는다. 스위치11_1, 스위치11_2, 스위치12_1, 및 스위치12_2는, 배선111과 배선112와의 사이에 접속된다. 이때, 도 41a의 회로를 반도체장치, 또는 구동회로로 나타내는 것이 가능하다.
스위치11_1, 스위치11_2, 스위치12_1, 및 스위치12_2는, 배선111과 배선112와의 도통상태를 제어하는 기능을 갖는다. 따라서, 도 41b에 나타나 있는 바와 같이, 배선111과 배선112와의 사이에는, 경로121_1, 경로121_2, 경로122_1, 경로122_2라고 하는 복수의 경로가 존재한다. 다만, 이것에 한정되지 않고, 배선111과 배선112와의 사이에 N(자연수)개의 스위치가 접속되는 경우, 배선111과 배선112와 사이에는, N개의 경로가 존재하는 것이 가능하다.
이때, 배선A(예를 들면, 배선111)와 배선B(예를 들면, 배선112)와의 사이의 경로라고 기재하는 경우, 배선A는, 스위치를 거쳐서 배선B와 접속되는 것이 가능하다. 다만, 이것에 한정되지 않고, 배선A와 배선B와의 사이에는, 스위치 이외에도, 여러 가지 소자(예를 들면, 트랜지스터, 다이오드, 저항소자, 또는 용량소자등), 또는 여러 가지 회로(예를 들면, 버퍼 회로, 인버터 회로, 또는 시프트 레지스터 회로등)등이 접속되는 것이 가능하다. 따라서, 예를 들면, 스위치11_1과, 직렬로 또는 병렬로, 저항소자, 또는 트랜지스터등의 소자가 접속되는 것이 가능하다.
배선111로부터는, 일례로서, 신호OUT가 출력되는 것으로 한다. 신호OUT는, H레벨과 L레벨을 갖는 디지탈 신호일 경우가 많고, 출력 신호로서 기능하는 것이 가능하다. 따라서, 배선111은, 신호 선으로서 기능하는 것이 가능하다. 특히, 배선111은, 화소부에 연신해서 배치되는 것이 가능하다. 그리고, 배선111은, 화소와 접속되는 것이 가능하다. 또는, 배선111은, 화소가 갖는 트랜지스터(예를 들면, 선택용 트랜지스터, 또는 스위칭 트랜지스터)의 게이트와 접속되는 것이 가능하다. 따라서, 신호OUT는, 선택신호, 전송 신호, 스타트 신호, 리셋트 신호, 게이트 신호, 또는 주사 신호로서 기능하는 것이 가능하다. 그리고, 배선111은, 게이트 선, 주사선, 또는 출력 신호 선으로서 기능하는 것이 가능하다. 배선112에는, 일례로서, 전압Vl이 공급되는 것으로 한다. 전압Vl은, L레벨의 신호와 대략 같은 값일 경우가 많고, 그라운드 전압, 전원전압, 어스, 기준전압, 또는 부(negative) 전원전압등으로서 기능하는 것이 가능하다. 따라서, 배선112는, 전원선으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 배선112에는, 신호가 입력되고, 배선112는 신호 선으로서 기능하는 것이 가능하다.
이때, 대략이란, 노이즈에 의한 오차, 프로세스의 변동에 의한 오차, 소자의 제조 공정의 변동에 의한 오차, 및/또는, 측정오차등의 여러 가지 오차를 포함하는 것으로 한다.
이때, 일례로서, L레벨의 신호의 전위를 Vl이라고 하고, H 레벨의 신호의 전위를 V2이라고 한다. 그리고, V2>Vl이라고 한다. 따라서, 전압V2라고 기재하는 경우, 전압V2란, 신호의 H레벨과 대략 같은 값인 것으로 한다. 다만, 이것에 한정되지 않고, L레벨의 신호의 전위는, Vl보다도 낮은 것이 가능하고, Vl보다도 높은 것이 가능하다. 또는, H레벨의 신호의 전위는, V2보다도 낮은 것이 가능하고, V2보다도 높은 것이 가능하다.
이때, 전압이란, 어떤 전위와, 기준의 전위(예를 들면, 그라운드 전위)와의 전위차를 나타내는 경우가 많다. 따라서, 전압, 전위, 전위차를, 각각, 전위, 전압, 전압차로 바꿔 말하는 것이 가능하다.
다음에, 도 41a의 회로의 동작에 대해서, 도 42의 타이밍 차트를 참조해서 설명한다. 도 42의 타이밍 차트는, 복수의 기간을 갖고, 각 기간은, 복수의 서브 기간을 갖는다. 예를 들면, 도 42의 타이밍 차트는, 기간A 및 기간B라고 하는 복수의 기간(이하, 기간을 프레임 기간이라고도 말한다)을 갖는다. 기간A는, 기간AO, 기간Al 및 기간A2라고 하는 복수의 서브 기간(이하, 서브 기간을 1게이트 선택 기간이라고도 말한다)을 갖는다. 기간B는, 기간BO, 기간Bl 및 기간B2라고 하는 복수의 서브 기간을 갖는다.
또한, 도 42의 타이밍 차트의 일례에서는, 기간A와 기간B는 순서로 배치된다. 단, 이것에 한정되지 않고, 기간A와 기간B는 여러 가지 순서로 배치되는 것이 가능하다. 또는, 타이밍 차트는, 기간A 및 기간B는 다른 기간을 갖는 것이 가능하다. 또는, 기간A와 기간B의 한쪽을 생략하는 것이 가능하다.
또한, 기간A에는, 기간Al과 기간A2가 반복해서 배치된 후에, 기간AO가 배치된다. 그 후에 다시, 기간A에는, 기간Al과 기간A2가 반복해서 배치된다. 다만, 이것에 한정되지 않고, 기간AO, 기간Al 및 기간A2은, 여러 가지 순서로 배치되는 것이 가능하다. 또는, 기간A에는, 기간BO, 기간Bl, 기간B2, 및/또는, 그 밖의 기간이 배치되는 것이 가능하다. 또는, 기간AO, 기간Al 및 기간A2중 어느 하나를 생략하는 것이 가능하다. 또는, 기간AO는, 기간Al의 다음에 배치하는 것이 가능하고, 기간A2의 다음에 배치하는 것이 가능하고, 기간A의 최초에 배치하는 것이 가능하고, 그 밖의 기간의 다음에 배치하는 것이 가능하다.
또한, 기간B에는, 기간Bl과 기간B2가 반복해서 배치된 후에, 기간BO가 배치된다. 그 후에 다시, 기간B에는, 기간Bl과 기간B2가 반복해서 배치된다. 다만, 이것에 한정되지 않고, 기간BO, 기간Bl 및 기간B2는, 여러 가지 순서로 배치되는 것이 가능하다. 또는, 기간B에는, 기간AO, 기간Al, 기간A2, 및/또는, 그 밖의 기간이 배치되는 것이 가능하다. 또는, 기간BO, 기간Bl 및 기간B2중 어느 하나를 생략하는 것이 가능하다. 또는, 기간BO는, 기간Bl의 다음에 배치하는 것이 가능하고, 기간B2의 다음에 배치하는 것이 가능하고, 기간B의 최초에 배치하는 것이 가능하고, 그 밖의 기간의 다음에 배치하는 것이 가능하다.
우선, 기간A의 동작에 관하여 설명한다. 기간A에서는, 스위치11_1 및 스위치12_1은 온과 오프를 서브 기간마다 반복하고, 스위치11_2 및 스위치12_2는 오프가 된다. 스위치11_1 및 스위치12_1의 온과 오프는 서로 반전하고 있는 경우가 많다. 다만, 이것에 한정되지 않고, 스위치11_1 및 스위치12_1은 오프가 되는 것이 가능하고, 온이 되는 것이 가능하다. 또는, 스위치11_2, 및/또는, 스위치12_2는 온이 되는 것이 가능하다.
기간A의 기간Al에 있어서, 도 41c에 나타나 있는 바와 같이, 스위치11_1은 온이 되고, 스위치11_2, 스위치12_1 및 스위치12_2은 오프가 된다. 따라서, 도 41d에 나타나 있는 바와 같이, 경로121_1은 도통상태가 되고, 경로121_2, 경로122_1 및 경로122_2은 비도통상태가 된다. 그 후, 배선111과 배선112는, 스위치11_1을 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 스위치11_1을 거쳐서 배선111에 공급된다. 바꿔 말하면, 배선111과 배선112는, 경로121_1을 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 경로121_1을 거쳐서 배선111에 공급된다.
기간A의 기간A2에 있어서, 스위치12_1은 온이 되고, 스위치11_1, 스위치11_2 및 스위치12_2는 오프가 된다. 따라서, 도 41e에 나타나 있는 바와 같이, 경로122_1은 도통상태가 되고, 경로121_1, 경로121_2 및 경로122_2은 비도통상태가 된다. 그 후, 배선111과 배선112는, 스위치12_1을 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 스위치12_1을 거쳐서 배선111에 공급된다. 바꿔 말하면, 배선111과 배선112는, 경로122_1을 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 경로122_1을 거쳐서 배선111에 공급된다.
기간A의 기간AO에 있어서, 스위치11_1, 스위치11_2, 스위치12_1 및 스위치12_2는 오프가 된다. 따라서, 도 41h에 나타나 있는 바와 같이, 경로121_1, 경로121_2, 경로122_1 및 경로122_2은 비도통상태가 된다. 그 후, 배선111과 배선112는, 비도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 배선111에 공급되지 않게 된다.
다음에, 기간B의 동작에 관하여 설명한다. 기간B에서는, 스위치11_1 및 스위치12_1은 오프가 되고, 스위치11_2 및 스위치12_2는 온과 오프를 서브 기간마다 반복하는 경우가 많다. 다만, 이것에 한정되지 않고, 스위치11_2 및 스위치12_2는 오프가 되는 것이 가능하고, 온이 되는 것이 가능하다. 또는, 스위치11_1, 및/또는, 스위치12_1은 온이 되는 것이 가능하다.
기간B의 기간Bl에 있어서, 스위치11_2은 온이 되고, 스위치11_1, 스위치12_1 및 스위치12_2는 오프가 된다. 따라서, 도 41f에 나타나 있는 바와 같이, 경로121_2은 도통상태가 되고, 경로121_1, 경로122_1 및 경로122_2는 비도통상태가 된다. 그 후, 배선111과 배선112는, 스위치11_2를 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 스위치11_2를 거쳐서 배선111에 공급된다. 바꿔 말하면, 배선111과 배선112는, 경로121_2를 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 경로121_2를 거쳐서 배선111에 공급된다.
기간B의 기간B2에 있어서, 스위치12_2는 온이 되고, 스위치11_1, 스위치11_2 및 스위치12_1은 오프가 된다. 따라서, 도 41g에 나타나 있는 바와 같이, 경로122_2는 도통상태가 되고, 경로121_1, 경로121_2 및 경로122_1은 비도통상태가 된다. 그 후, 배선111과 배선112는, 스위치12_2를 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 스위치12_2를 거쳐서 배선111에 공급된다. 바꿔 말하면, 배선111과 배선112는, 경로122_2를 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 경로122_2를 거쳐서 배선111에 공급된다.
기간B의 기간BO에 있어서, 스위치11_1, 스위치11_2, 스위치12_1 및 스위치12_2는 오프가 된다. 따라서, 도 41h에 나타나 있는 바와 같이, 경로121_1, 경로121_2, 경로122_1 및 경로122_2는 비도통상태가 된다. 그 후, 배선111과 배선112는, 비도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 배선111에 공급되지 않게 된다.
이상과 같이, 각 스위치가 온이 되는 기간을 바꿈으로써, 스위치가 온이 되는 시간을 짧게 할 수 있다. 따라서, 스위치로서 사용되는 소자, 또는 회로등의 열화를 억제할 수 있다.
또한, 기간AO 및 기간BO에 있어서, 배선111에는, 전압V2 또는 H레벨의 신호(예를 들면, H레벨의 클록 신호)가 입력되는 경우가 많다. 다만, 이것에 한정되지 않고, 배선111에는, 전압 또는 신호등이 입력되지 않고, 부유 상태가 되는 것이 가능하다.
이때, 기간AO가 기간A에 있어서 개시되는 시각(또는 기간A의 개시시각으로부터 기간AO의 개시시각까지의 시간)은, 기간BO가 기간B에 있어서 개시되는 시각(또는 기간B의 개시시각으로부터 기간BO의 개시시각까지의 시간)과 대략 같은 경우가 많다. 다만, 이것에 한정되지 않는다.
또한, 기간을 스텝 또는 동작으로 바꿔 놓는 것이 가능하다. 예를 들면, 제1의 기간, 제2의 기간이라고 기재되는 경우, 제1의 스텝, 제2의 스텝으로 바꿔 놓는 것이 가능하다.
또한, 도 41b∼41h와 같이 동작하는 것이 가능하면, 스위치의 구성은 도 41a에 한정되지 않는다.
이때, 스위치11_1∼11_2 및 스위치12_1∼12_2 중, 두 개 이상(예를 들면, 두개, 세개, 네개)의 스위치가 동시에 온이 되는 것이 가능하다. 예를 들면, 스위치11_1과 스위치12_1가 동시에 온이 되는 것이 가능하다.
또한, 회로101 및/또는 회로102는, 3개이상의 스위치를 갖는 것이 가능하다. 예를 들면, 도 43a에 나타나 있는 바와 같이, 회로101은, 스위치11_1∼11_m(m은 자연수)이라고 하는 복수의 스위치를 갖고, 회로102는, 스위치12_1∼12m이라고 하는 복수의 스위치를 갖는 것이 가능하다. 스위치11_1∼11_m은, 각각, 스위치11_1 또는 스위치11_2에 대응하고, 같은 기능을 갖는다. 스위치12_1∼12_m은, 각각, 스위치12_1 또는 스위치12_2에 대응하고, 같은 기능을 갖는다. 스위치11_1∼11_m 및 스위치12_1∼12_m은, 배선111과 배선112와의 사이에 접속된다. 따라서, 도 43b에 나타나 있는 바와 같이, 배선111과 배선112와의 사이에는, 경로121_1∼121_m이라고 하는 복수의 경로와, 경로122_1∼121_m이라고 하는 복수의 경로가 존재한다. 다만, 이것에 한정되지 않고, 회로101, 및/또는, 회로102는, 각각, 1개의 스위치를 갖는 것이 가능하다. 또는, 회로101이 갖는 스위치의 수와, 회로102가 갖는 스위치의 수는, 다른 것이 가능하다.
도 43a의 회로에 사용하는 것이 가능한 타이밍 차트의 일례를 도 44에 나타낸다. 도 44의 타이밍 차트는, m=3일 경우의 일례다. 따라서, 회로101은, 스위치11_1∼11_3이라고 하는 복수의 스위치를 갖는 것이 가능하고, 회로102는 스위치12_1∼12_3이라고 하는 복수의 스위치를 갖는 것이 가능하다. 도 44의 타이밍 차트는, 기간A, 기간B 및 기간C라고 하는 복수의 기간을 갖는다. 기간C는, 기간A 또는 기간B와 마찬가지로, 기간CO, 기간Cl 및 기간C2라고 하는 복수의 서브 기간을 갖는다. 그리고, 도 44의 타이밍 차트의 일례에서는, 기간A, 기간B 및 기간C가 순서로 배치된다. 다만, 이것에 한정되지 않고, 기간A, 기간B 및 기간C는, 여러 가지 순서로 배치되는 것이 가능하다. 또는, 타이밍 차트는, 기간A, 기간B 및 기간C의 이외에도 여러 가지 기간을 갖는 것이 가능하고, 기간A, 기간B 및 기간C중 어느 하나를 생략하는 것이 가능하다. 그리고, 기간C에는, 기간Cl과 기간C2가 반복해서 배치된 후에, 기간CO가 배치된다. 그 후에 다시, 기간C에는, 기간Cl과 기간C2가 반복해서 배치된다. 다만, 이것에 한정되지 않고, 기간CO, 기간Cl 및 기간C2는, 여러 가지 순서로 배치되는 것이 가능하다. 또는, 기간C에는, 기간AO, 기간Al, 기간A2, 기간BO, 기간Bl, 기간B2, 및/또는, 그 밖의 기간이 배치되는 것이 가능하다. 또는, 기간CO, 기간Cl 및 기간C2중 어느 하나를 생략하는 것이 가능하다. 또는, 기간CO는, 기간Cl의 다음에 배치하는 것이 가능하고, 기간C2의 다음에 배치하는 것이 가능하고, 그 밖의 기간의 다음에 배치하는 것이 가능하다.
기간A 및 기간B에서는, 스위치11_3 및 스위치12_3은 오프가 된다. 따라서, 경로121_3 및 경로122_3은, 비도통상태가 된다. 다만, 이것에 한정되지 않고, 스위치11_3, 및/또는, 스위치12_3은, 온이 되는 것이 가능하다.
기간C에서는, 스위치11_3 및 스위치12_3은, 온과 오프를 서브 기간마다 반복하고, 스위치11_1, 스위치11_2, 스위치12_1 및 스위치12_2는 오프가 된다. 스위치11_3 및 스위치12_3의 온과 오프는 서로 반전하고 있는 경우가 많다. 다만, 이것에 한정되지 않고, 스위치11_3 및 스위치12_3은, 온이 되는 것이 가능하고, 오프가 되는 것이 가능하다. 또는, 스위치11_1, 스위치11_2, 스위치12_1, 및/또는, 스위치12_2은, 온이 되는 것이 가능하다.
기간C의 기간Cl에서는, 스위치11_3은 온이 되고, 스위치11_1, 스위치11_2, 스위치12_1, 스위치12_2 및 스위치12_3은 오프가 된다. 따라서, 경로121_3은 도통상태가 되고, 경로121_1, 경로121_2, 경로122_1, 경로122_2 및 경로122_3은 비도통상태가 된다. 그 후, 배선111과 배선112는, 스위치11_3을 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 스위치11_3을 거쳐서 배선111에 공급된다. 바꿔 말하면, 배선111과 배선112는, 경로121_3을 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 경로121_3을 거쳐서 배선111에 공급된다.
기간C의 기간C2에서는, 스위치12_3은 온이 되고, 스위치11_1, 스위치11_2, 스위치11_3, 스위치12_1 및 스위치12_2는 오프가 된다. 따라서, 경로122_3은 도통상태가 되고, 경로121_1, 경로121_2, 경로121_3, 경로122_1 및 경로122_2는 비도통상태가 된다. 그 후, 배선111과 배선112는, 스위치12_3을 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl)또는 신호는, 스위치12_3을 거쳐서 배선111에 공급된다. 바꿔 말하면, 배선111과 배선112는, 경로122_3을 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 경로122_3을 거쳐서 배선111에 공급된다.
기간C의 기간CO에서는, 스위치11_1, 스위치11_2, 스위치11_3, 스위치12_1, 스위치12_2 및 스위치12_3은 오프가 된다. 따라서, 경로121_1, 경로121_2, 경로121_3, 경로122_1, 경로122_2, 경로122_3은 비도통상태가 된다. 그 후, 배선111과 배선112는, 비도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 배선111에 공급되지 않게 된다.
또한, 도 43a에 있어서, m이 크다면, 스위치가 온이 되는 시간을 짧게 할 수 있다. 따라서, 스위치로서 사용되는 소자, 또는 회로등의 열화를 억제할 수 있다. 다만, m이 지나치게 크면, 회로 규모가 지나치게 커져버린다. 따라서, m≤6인 것이 바람직하다. 더 바람직하게는, m≤4인 것이 바람직하다. 더 바람직하게는, m=2 또는 m=3인 것이 바람직하다.
또한, 도 41a의 회로는, 회로101 또는 회로102에 대응하는 복수의 회로를 갖는 것이 가능하다. 도 43c에는, 회로가, 회로101, 회로102 및 회로103이라고 하는 복수의 회로를 가질 경우의 일례를 나타낸다. 회로103은, 스위치13_1 및 스위치13_2이라고 하는 복수의 스위치를 갖는다. 회로103은, 회로101 또는 회로102에 대응하고, 스위치13_1은, 스위치11_1 또는 스위치12_1에 대응하고, 스위치13_2는, 스위치11_2 또는 스위치12_2에 대응한다. 스위치13_1 및 스위치13_2은, 배선111과 배선112와의 사이에 접속된다. 따라서, 도 43d에 나타나 있는 바와 같이, 배선111과 배선112와의 사이에는, 경로121_1, 경로121_2, 경로122_1 및 경로122_2와 아울러, 경로123_1 및 경로123_2라고 하는 복수의 경로가 존재한다. 다만, 이것에 한정되지 않고, 회로는, 회로101 또는 회로102에 대응하는 하나의 회로, 또는 회로101 또는 회로102에 대응하는 4개 이상의 회로를 갖는 것이 가능하다.
도 43c의 회로에 사용하는 것이 가능한 타이밍 차트의 일례를 도 45에 나타낸다. 도 45의 타이밍 차트는, 기간A는, 기간AO∼A3이라고 하는 복수의 서브 기간을 갖고, 기간B는, 기간BO∼B3이라고 하는 복수의 서브 기간을 갖는다. 기간A에는, 기간Al∼A3이 반복해서 배치된 후에, 기간AO가 배치된다. 그 후에 다시, 기간A에는, 기간Al∼A3이 반복해서 배치된다. 마찬가지로, 기간B에는, 기간Bl∼B3이 반복해서 배치된 후에, 기간BO가 배치된다. 그 후에 다시, 기간B에는, 기간Bl∼B3이 반복해서 배치된다. 다만, 이것에 한정되지 않고, 기간A에 있어서, 기간AO∼A3은, 여러 가지 순서로 배치되는 것이 가능하다. 또는, 기간B에 있어서, 기간BO∼B3은, 여러 가지 순서로 배치되는 것이 가능하다. 또는, 기간A에는, 기간BO∼B3중 어느 하나나, 또는 기타의 기간이 배치되는 것이 가능하다. 또는, 기간B에는, 기간AO∼A3 중 어느 하나나, 또는 기타의 기간이 배치되는 것이 가능하다. 또는, 기간A에 있어서, 기간AO∼A3중 어느 하나를 생략하는 것이 가능하다. 또는, 기간B에 있어서, 기간BO∼B3중 어느 하나를 생략하는 것이 가능하다. 또는, 기간A에 있어서, 기간AO는, 기간Al∼A3중 어느 하나의 다음에 배치하는 것이 가능하고, 그 밖의 기간의 다음에 배치하는 것이 가능하다. 또는, 기간B에 있어서, 기간BO는, 기간Bl∼B3 중 어느 하나의 다음에 배치하는 것이 가능하고, 그 밖의 기간의 다음에 배치하는 것이 가능하다.
기간A에서는, 스위치11_1, 스위치12_1 및 스위치13_1은 순서적으로 온이 되고, 스위치11_2, 스위치12_2 및 스위치13_2는 오프가 된다. 다만, 이것에 한정되지 않고, 스위치11_1, 스위치12_1 및 스위치13_1은, 여러 가지 순서로 온이 되는 것이 가능하다. 또는, 스위치11_1, 스위치12_1 및 스위치13_1은, 오프가 되는 것이 가능하고, 온이 되는 것이 가능하다. 또는, 스위치11_2, 스위치12_2, 및/또는 스위치13_2는 온이 되는 것이 가능하다.
기간A의 기간AO, 기간Al 및 기간A2에서는, 스위치13_1 및 스위치13_2는 오프가 된다. 따라서, 경로123_1 및 경로123_2는, 비도통상태가 된다. 다만, 이것에 한정되지 않고, 스위치13_1, 및/또는, 스위치13_2는 온이 되는 것이 가능하다.
기간A의 기간A3에서는, 스위치13_1은 온이 되고, 스위치11_1, 스위치11_2, 스위치12_1, 스위치12_2 및 스위치13_2는 오프가 된다. 따라서, 경로123_1은 도통상태가 되고, 경로121_1, 경로121_2, 경로122_1, 경로122_2 및 경로123_2은 비도통상태가 된다. 그 후, 배선111과 배선112는, 스위치13_1을 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 스위치13_1을 거쳐서 배선111에 공급된다. 바꿔 말하면, 배선111과 배선112는, 경로123_1을 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 경로123_1을 거쳐서 배선111에 공급된다.
기간B에서는, 스위치11_2, 스위치12_2 및 스위치13_2은 순서적으로 온이 되고, 스위치11_1, 스위치12_1 및 스위치13_1은 오프가 된다. 다만, 이것에 한정되지 않고, 스위치11_2, 스위치12_2 및 스위치13_2는, 여러 가지 순서로 온이 되는 것이 가능하다. 또는, 스위치11_2, 스위치12_2 및 스위치13_2은, 오프가 되는 것이 가능하고, 온이 되는 것이 가능하다. 또는, 스위치11_1, 스위치12_1, 및/또는, 스위치13_1은 온이 되는 것이 가능하다.
기간B의 기간BO, 기간Bl 및 기간B2에서는, 스위치13_1 및 스위치13_2는 오프가 된다. 따라서, 경로123_1 및 경로123_2는, 비도통상태가 된다. 단, 이것에 한정되지 않고, 스위치13_1 및/또는 스위치13_2는 온이 되는 것이 가능하다.
기간B의 기간B3에서는, 스위치13_2는 온이 되고, 스위치11_1, 스위치11_2, 스위치12_1, 스위치12_2 및 스위치13_1은 오프가 된다. 따라서, 경로123_2은 도통상태가 되고, 경로121_1, 경로121_2, 경로122_1, 경로122_2 및 경로123_1은 비도통상태가 된다. 그 후, 배선111과 배선112은, 스위치13_2를 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 스위치13_2를 거쳐서 배선111에 공급된다. 바꿔 말하면, 배선111과 배선112는, 경로123_2를 거쳐서 도통상태가 되므로, 배선112에 공급되는 전압(예를 들면, 전압Vl) 또는 신호는, 경로123_2를 거쳐서 배선111에 공급된다.
또한, 도 43c에 있어서, 회로101 또는 회로102에 대응하는 회로의 수가 많음으로써, 스위치가 온이 되는 시간을 짧게 할 수 있다. 따라서, 스위치로서 사용되는 소자, 또는 회로등의 열화를 억제할 수 있다. 다만, 회로101 또는 회로102에 대응하는 회로의 수가 지나치게 많으면, 스위치의 수가 증가하므로, 회로 규모가 지나치게 커져버린다. 따라서, 회로101 또는 회로102에 대응하는 회로의 수는, 6개이하인 것이 바람직하다. 더 바람직하게는, 4개이하인 것이 바람직하다. 더 바람직하게는, 3개 또는 2개인 것이 바람직하다. 다만, 이것에 한정되지 않고, 회로101 또는 회로102에 대응하는 회로의 수는, 1개인 것이 가능하고, 6개이상인 것이 가능하다.
또한, 도 43c에 있어서, 도 43a와 마찬가지로, 회로101 또는 회로102에 대응하는 복수의 회로는, 각각, 배선111과 배선112와의 사이에 접속되는 3개이상의 스위치를 갖는 것이 가능하다.
이때, 배선을 복수의 배선으로 분할하는 것이 가능하다. 그리고, 해당 복수의 배선에는, 같은 신호 또는 전압 등을 입력하는 것이 가능하고, 따로따로의 신호 또는 전압등을 입력하는 것이 가능하다. 또는, 해당 복수의 배선은, 같은 배선 또는 소자 등과 접속되는 것이 가능하고, 해당 복수의 배선은, 따로따로의 배선 또는 소자등과 접속되는 것이 가능하다. 도 43e의 일례에는, 배선112을 배선112A∼112D라고 하는 복수의 배선으로 분할하는 경우의 구성을 나타낸다. 배선112A∼112D와, 배선111과의 사이에는, 각각, 스위치11_1, 스위치11_2, 스위치12_1, 스위치12_2이 접속된다. 배선112A∼112D는, 배선112에 대응한다. 따라서, 배선112A∼112D에는, 전압Vl을 공급하는 것이 가능하고, 배선112A∼112D는 전원선으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 배선112A∼112D에는, 따로따로의 전압, 또는 따로따로의 신호를 입력하는 것이 가능하다. 또는, 배선112A∼배선112D중 어느 하나를 공유하는 것이 가능하다. 또는, 배선112A∼112D는, 각각, 다른 배선과 공유되는 것이 가능하다.
또한, 도 43e와 마찬가지로, 도 43a 및 도 43c에 있어서도, 배선112를 복수의 배선으로 분할하는 것이 가능하다. 그리고, 배선111과, 해당 복수의 배선과의 사이에, 각각, 스위치를 접속하는 것이 가능하다.
다음에, 스위치로서, 트랜지스터를 사용하는 경우의 일례에 대해서, 도 1a를 참조해서 설명한다. 도 1a에는, 도 41a의 스위치11_1, 스위치11_2, 스위치12_1 및 스위치12_2로서, 각각, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2를 사용할 수 있는 경우의 구성을 나타낸다. 다만, 이것에 한정되지 않고, 도 41∼45에서 서술하는 내용, 또는 이것들을 조합한 구성에 있어서, 스위치로서 트랜지스터를 사용하는 것이 가능하다. 예를 들면, 도 43a, 도 43c 및 도 43e에 있어서, 스위치로서 트랜지스터를 사용하는 것이 가능하다.
이때, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2는, N채널형인 것으로 한다. N채널형의 트랜지스터는, 게이트와 소스와의 사이의 전위차(Vgs)가 임계값 전압(Vth)을 상회했을 경우에 온 하는 것으로 한다. 다만, 이것에 한정되지 않고, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1, 및/또는, 트랜지스터102_2는, P채널형인 것이 가능하다. P채널형 트랜지스터는, 게이트와 소스와의 사이의 전위차(Vgs)가 임계값 전압(Vth)을 하회했을 경우에 온 하는 것으로 한다. 또는, 스위치로서는, CMOS의 스위치를 사용하는 것이 가능하다.
도 1a의 반도체장치의 접속 관계에 관하여 설명한다. 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2의 제1의 단자는, 배선112와 접속된다. 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2의 제2의 단자는, 배선111과 접속된다. 그리고, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1, 및 트랜지스터102_2의 게이트는, 각각, 배선113_1, 배선113_2, 배선114_1, 배선114_2와 접속된다. 다만, 이것에 한정되지 않고, 그 밖에도 여러 가지 접속 구성으로 하는 것이 가능하다.
배선113_1, 및 배선113_2에는, 일례로서, 각각, 신호Sl_1, 신호S1_2가 입력되는 것으로 한다. 신호Sl_1, 및 신호Sl_2은, 디지탈 신호일 경우가 많고, 클록 신호로서 기능하는 것이 가능하다. 배선114_1, 및 배선114_2에는, 일례로서, 각각, 신호S2_1, 신호S2_2이 입력되는 것으로 한다. 신호S2_1은, 신호Sl_1의 반전 신호, 또는, 신호Sl_1로부터 위상이 180° 벗어난 신호일 경우가 많고, 반전 클록 신호로서 기능하는 것이 가능하다. 마찬가지로, 신호S2_2은, 신호Sl_2의 반전 신호, 또는, 신호Sl_2로부터 위상이 180° 벗어난 신호일 경우가 많고, 반전 클록 신호로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 배선111, 배선112, 배선113_1, 배선113_2, 배선114_1, 및 배선114_2에는, 그 밖에도 여러 가지 신호, 여러 가지 전류, 또는 여러 가지 전압을 입력하는 것이 가능하다.
신호Sl_1, 및 신호Sl_2은, 어떤 기간마다(예를 들면, 1프레임마다, 또는 1동작 기간마다), 액티브 상태와 비액티브 상태를 반복하는 경우가 많다. 그리고, 신호Sl_l과 신호Sl_2에서는, 액티브 상태와 비액티브 상태가 반전하고 있는 경우가 많다. 마찬가지로, 신호S2_1, 및 신호S2_2는, 어떤 기간마다(예를 들면, 1프레임마다, 또는 1동작 기간마다), 액티브 상태와 비액티브 상태를 반복하는 경우가 많다. 그리고, 신호S2_1과 신호S2_2에서는, 액티브 상태와 비액티브 상태가 반전하고 있는 경우가 많다. 예를 들면, k번째(k는 자연수)프레임에 있어서, 신호Sl_1, 및 신호S2_1이 액티브 상태라고 하면, 신호Sl_2, 및 신호S2_2은 비액티브 상태가 된다. 그 후에 k+1번째의 프레임에 있어서, 신호Sl_1 및 신호S2_1이 비액티브 상태가 된다고 하면, 신호Sl_2, 및 신호S2_2은 액티브 상태가 된다. 다만, 이것에 한정되지 않고, 신호Sl_1과 신호Sl_2의 양쪽이, 같은 상태(액티브 상태 또는 비액티브 상태)가 되는 것이 가능하다. 마찬가지로, 신호S2_1과 신호S2_2의 양쪽이, 같은 상태(액티브 상태 또는 비액티브 상태)가 되는 것이 가능하다. 또는, 신호Sl_1, 신호Sl_2, 신호S2_1 및 신호S2_2은, 복수 프레임마다, 반도체장치에 전원이 투입될 때마다, 또는, 랜덤하게, 액티브 상태와 비액티브 상태를 반복하는 것이 가능하다.
이때, 신호가 액티브 상태가 된다는 것은, 신호가 H레벨 또는 L레벨이 되는 것이 가능한 상태를 말한다. 한편으로, 신호가 비액티브 상태가 된다는 것은, 신호가 일정한 값(예를 들면, H레벨 또는 L레벨)이 되는 것을 말한다. 여기에서는, 일례로서, 신호가 비액티브 상태가 된다고 기재하는 경우, 신호는 L레벨이 되는 것으로 한다. 다만, 이것에 한정되지 않는다. 예를 들면, 신호가 액티브 상태가 되는 경우에도, 신호가 일정한 값이 되는 것이 가능하다.
또한, 배선113_1, 배선113_2, 배선114_1 및 배선114_2는, 신호 선, 또는 클록 신호 선으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 배선113_1, 배선113_2, 배선114_1 및 배선114_2에 전압이 공급되는 경우, 이것들의 배선은 전원선으로서 기능하는 것이 가능하다.
또한, 반도체장치에 다상의 클록 신호를 입력하는 것이 가능하다. 예를 들면, n(n은 자연수)상의 클록 신호를 반도체장치에 입력하는 것이 가능하다. n상의 클록 신호란, 각각 위상이 벗어난 n개의 클록 신호다. 예를 들면, n상의 클록 신호로서는, 일례로서, 주기가 각각 1/n주기씩 벗어난 n개의 클록 신호가 있다. 다만, 이것에 한정되지 않는다.
또한, 신호Sl_1, 신호S2_1, 신호Sl_2 및 신호S2_2가 액티브 상태의 경우에 있어서, 신호를 생성하는 회로를 간단하게 하기 위해서, L레벨이 되는 시간과 H레벨이 되는 시간은 대략 같은 것이 바람직하다. 다만, 이것에 한정되지 않고, L레벨이 되는 시간은, H레벨이 되는 시간보다도 긴 것이 가능하다. 또는, L레벨이 되는 시간은, H레벨이 되는 시간보다도 짧은 것이 가능하다.
또한, 평형이란, 듀티비가 대략 50％, 즉, H레벨의 시간과 L레벨의 시간이 대략 같은 것을 말한다. 비평형이란, 평형에서는 없는 것, 즉 H레벨의 시간과 L레벨의 시간이 다른 것을 말한다.
다음에, 도 1a의 반도체장치의 동작에 대해서, 도 1b의 타이밍 차트를 참조해서 설명한다. 도 1b의 타이밍 차트는, 도 42의 타이밍 차트에 대응한다. 또한, 도 41a의 동작과 공통되는 점은 그 설명을 생략한다.
우선, 기간A의 동작에 관하여 설명한다. 기간A에서는, 신호Sl_1 및 신호S2_1은 액티브 상태가 되고, 신호Sl_2 및 신호S2_2는 비액티브 상태가 된다. 따라서, 신호Sl_1, 및 신호S2_1은, H레벨과 L레벨을 서브 기간마다 반복하고, 신호Sl_2 및 신호S2_2는 L레벨이 된다. 신호Sl_1 및 신호S2_1은, H레벨과 L레벨이 서로 반전하고 있는 경우가 많다. 다만, 이것에 한정되지 않고, 신호Sl_1 및 신호S2_1은, L레벨이 되는 것이 가능하고, H레벨이 되는 것이 가능하다. 또는, 신호Sl_2, 및/또는, 신호S2_2는, H레벨이 되는 것이 가능하다.
기간A의 기간Al에 있어서, 신호Sl_1이 H레벨이 되고, 신호Sl_2, 신호S2_1 및 신호S2_2가 L레벨이 된다. 따라서, 도 2a에 나타나 있는 바와 같이, 트랜지스터101_1이 온이 되고, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2가 오프가 된다. 그 후, 배선111과 배선112가 트랜지스터101_1을 거쳐서 도통상태가 되므로, 전압Vl이 배선112로부터 배선111에 트랜지스터101_1을 거쳐서 공급된다.
기간A의 기간A2에 있어서, 신호S2_1이 H레벨이 되고, 신호Sl_1, 신호S1_2 및 신호S2_2이 L레벨이 된다. 따라서, 도 2b에 나타나 있는 바와 같이, 트랜지스터102_1이 온이 되고, 트랜지스터101_1, 트랜지스터101_2 및 트랜지스터102_2가 오프가 된다. 그 후, 배선111과 배선112가 트랜지스터102_1을 거쳐서 도통상태가 되므로, 전압Vl이 배선112로부터 배선111에 트랜지스터102_1을 거쳐서 공급된다.
기간A의 기간AO에 있어서, 신호Sl_1, 신호Sl_2, 신호S2_1 및 신호S2_2이 L레벨이 된다. 따라서, 도 2c에 나타나 있는 바와 같이, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2가 오프가 된다. 그 후, 배선111과 배선112는 비도통상태가 된다.
다음에, 기간B의 동작에 관하여 설명한다. 기간B에서는, 신호Sl_2 및 신호S2_2는 액티브 상태가 되고, 신호Sl_1 및 신호S2_1은 비액티브 상태가 된다. 따라서, 신호Sl_2 및 신호S2_2는, H레벨과 L레벨을 서브 기간마다 반복하고, 신호Sl_1 및 신호S2_1은 L레벨이 된다. 신호Sl_2 및 신호S2_2는, H레벨과 L레벨이 서로 반전하고 있는 경우가 많다. 다만, 이것에 한정되지 않고, 신호Sl_2, 및 신호S2_2는, L레벨이 되는 것이 가능하고, H레벨이 되는 것이 가능하다. 또는, 신호Sl_1, 및/또는, 신호S2_1은, H레벨이 되는 것이 가능하다.
기간B의 기간Bl에 있어서, 신호Sl_2이 H레벨이 되고, 신호Sl_1, 신호S21 및 신호S2_2가 L레벨이 된다. 따라서, 도 3a에 나타나 있는 바와 같이, 트랜지스터101_2가 온이 되고, 트랜지스터101_1, 트랜지스터102_1 및 트랜지스터102_2가 오프가 된다. 그 후, 배선111과 배선112가 트랜지스터101_2를 거쳐서 도통상태가 되므로, 전압Vl이 배선112로부터 배선111에 트랜지스터101_2를 거쳐서 공급된다.
기간B의 기간B2에 있어서, 신호S2_2가 H레벨이 되어, 신호Sl_1, 신호S12 및 신호S2_1이 L레벨이 된다. 따라서, 도 3b에 나타나 있는 바와 같이, 트랜지스터102_2가 온이 되고, 트랜지스터101_1, 트랜지스터101_2 및 트랜지스터102_1이 오프가 된다. 그 후, 배선111과 배선112가 트랜지스터102_2를 거쳐서 도통상태가 되므로, 전압Vl이 배선112로부터 배선111에 트랜지스터102_2를 거쳐서 공급된다.
기간B의 기간BO에 있어서, 신호Sl_1, 신호Sl_2, 신호S2_1 및 신호S2_2가 L레벨이 된다. 따라서, 도 2c에 나타나 있는 바와 같이, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2가 오프가 된다. 그 후, 배선111과 배선112는 비도통상태가 된다.
이상과 같이, 본 실시형태의 반도체장치는, 트랜지스터가 온이 되는 시간을 짧게 할 수 있다. 따라서, 트랜지스터의 특성열화를 억제할 수 있다. 따라서, 시프트 레지스터, 게이트 드라이버, 또는 표시장치등이 본 실시형태의 반도체장치를 가짐으로써, 이것들의 수명을 길게 할 수 있다.
또는, 본 실시형태의 반도체 장치에서는, 모든 트랜지스터의 극성을 N채널형 또는 P채널형으로 하는 것이 가능하다. 따라서, CMOS회로와 비교하여, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 꾀할 수 있다. 특히, 화소부등을 포함해서, 모든 트랜지스터가 N채널형일 경우, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용하는 것이 가능하게 된다. 다만, 이것들의 반도체를 사용한 트랜지스터는, 열화하기 쉬운 경우가 많다. 그러나, 본 실시형태의 반도체장치는, 트랜지스터의 열화를 억제할 수 있다.
또는, 트랜지스터의 특성이 열화한 경우에도 반도체장치가 동작하도록, 트랜지스터의 채널 폭을 크게 할 필요가 없다. 따라서, 트랜지스터의 채널 폭을 작게 할 수 있다. 왜냐하면, 본 실시형태의 반도체 장치에서는, 트랜지스터의 열화를 억제할 수 있기 때문이다.
또한, 신호Sl_1, 신호Sl_2, 신호S2_1 및/또는, 신호S2_2의 L레벨의 전위를 Vl보다도 낮게 하는 것이 가능하다. 이 경우, 신호가 L레벨이 되면, 역바이어스가 트랜지스터에 인가된다. 따라서, 트랜지스터의 열화를 완화할 수 있다. 다만, 이것에 한정되지 않고, 신호Sl_1, 신호Sl_2, 신호S2_1 및/또는, 신호S2_2의 L레벨의 전위는, Vl보다도 높은 것이 가능하다.
이때, 신호Sl_1, 신호Sl_2, 신호S2_1, 및/또는, 신호S2_2의 H레벨의 전위를 V2보다도 낮게 하는 것이 가능하다. 이 경우, 신호가 H레벨이 되고, 트랜지스터가 온이 되는 경우에, 트랜지스터의 Vgs가 작게 된다. 따라서, 트랜지스터의 열화를 억제할 수 있다. 다만, 이것에 한정되지 않고, 신호Sl_1, 신호Sl_2, 신호S2_1, 및/또는, 신호S2_2의 H레벨의 전위는, V2보다도 높은 것이 가능하다.
또한, 트랜지스터101_1의 채널 폭과, 트랜지스터101_2의 채널 폭은, 대략 같은 것이 바람직하다. 마찬가지로, 트랜지스터102_1의 채널 폭과, 트랜지스터102_2의 채널 폭은, 대략 같은 것이 바람직하다. 이렇게, 트랜지스터의 사이즈를 대략 같게 함으로써, 전류능력을 대략 같게 하는 것이 가능하다. 따라서, 복수의 트랜지스터를 바꾸어서 사용해도, 신호의 파형을 대략 같게 할 수 있다. 또는, 트랜지스터의 특성열화의 정도를 대략 같게 할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터101_1의 채널 폭과, 트랜지스터101_2의 채널 폭은, 다른 것이 가능하다. 또는, 트랜지스터102_1의 채널 폭과, 트랜지스터102_2의 채널 폭은, 다르게 하는 것이 가능하다.
이때, 트랜지스터의 채널 폭이라고 나타낼 경우, 이것을 트랜지스터의 W/L(W: 채널 폭, L: 채널길이)비라고 바꿔 말하는 것이 가능하다.
또한, 도 4a에 나타나 있는 바와 같이, 도 43e와 마찬가지로, 배선112을 배선112A∼112D라고 하는 복수의 배선으로 분할하는 것이 가능하다. 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2의 제1의 단자는, 각각, 배선112A, 배선112B, 배선112C, 배선112D와 접속된다.
또한, 도 3c에 나타나 있는 바와 같이, 트랜지스터101_1 및 트랜지스터101_2의 제1의 단자는, 각각, 배선113_2, 배선113_1과 접속되는 것이 가능하다. 또는, 도 4b에 나타나 있는 바와 같이, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2의 제1의 단자는, 각각, 배선113_2, 배선113_1, 배선114_2, 배선114_1과 접속되는 것이 가능하다. 이 경우, 트랜지스터가 비액티브 상태의 신호에 의해 오프가 되는 기간에서는, 해당 트랜지스터의 제1의 단자에는 액티브 상태의 신호가 입력된다. 따라서, 해당 기간은, L레벨의 신호가 해당 트랜지스터의 게이트에 입력되고, H 레벨의 신호가 해당 트랜지스터의 제1의 단자에 입력되는 기간을 포함하게 된다. 그 후, 역바이어스가 트랜지스터에 인가되므로, 트랜지스터의 열화를 억제할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2의 제1의 단자는, 각각, 배선114_2, 배선114_1, 배선113_2, 배선113_1과 접속되는 경우에도 동일한 효과를 얻을 수 있다. 또는, 도 4c에 나타나 있는 바와 같이, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1, 및 트랜지스터102_2의 제1의 단자는, 각각, 배선114_1, 배선114_2, 배선113_1, 배선113_2와 접속되는 것이 가능하다.
또한, 도 5a에는, 도 43c의 스위치로서 트랜지스터를 사용하는 경우의 구성을 나타낸다. 스위치13_1 및 스위치13_2로서, 각각, 트랜지스터103_1, 트랜지스터103_2를 사용할 수 있다. 트랜지스터103_1은, 트랜지스터101_1 또는 트랜지스터102_1에 대응하고, 트랜지스터103_2는, 트랜지스터101_2 또는 트랜지스터102_2에 대응한다. 트랜지스터103_1 및 트랜지스터103_2의 제1의 단자는, 배선112와 접속되고, 트랜지스터103_1 및 트랜지스터103_2의 제2의 단자는, 배선111과 접속된다. 그리고, 트랜지스터103_1의 게이트는, 배선115_1과 접속되고, 트랜지스터103_2의 게이트는, 배선115_2와 접속된다. 배선115_1 및 배선115_2에는, 각각, 신호S3_1 및 신호S3_2가 입력된다. 신호S3_1 및 신호S3_2는, 디지털 신호일 경우가 많고, 클록 신호로서 기능하는 것이 가능하다.
또한, 도 43c에서 서술한 내용을 도 5a에 적용하는 것이 가능하다.
또한, 도 5a와 마찬가지로, 도 3c, 도 4a∼4c에 있어서도, 반도체장치는, 회로101 또는 회로102에 대응하는 복수의 회로를 갖는 것이 가능하다.
또한, 도 5b에는, 도 43a의 스위치로서, 트랜지스터를 사용하는 경우의 구성을 나타낸다. 스위치11_1∼11_m으로서, 트랜지스터101_1∼101_m이 사용되고, 스위치12_1∼12_m으로서, 트랜지스터102_1∼102_m이 사용된다. 트랜지스터101_1∼101_m의 제1의 단자는, 배선112와 접속되고, 트랜지스터101_1∼101_m의 제2의 단자는, 배선111과 접속된다. 트랜지스터101_1∼101_m의 게이트는, 각각, 배선113_1∼113_m과 접속된다. 트랜지스터102_1∼102_m의 제1의 단자는, 배선112와 접속되고, 트랜지스터102_1∼102_m의 제2의 단자는, 배선111과 접속된다. 트랜지스터102_1∼102_m의 게이트는, 각각, 배선114_1∼114_m과 접속된다. 배선113_1∼113_m에는, 각각, 신호Sl_1∼Sl_m이 입력되고, 배선114_1∼114_m에는, 각각, 신호S2_1∼S2_m이 입력된다. 신호Sl_l∼Sl_m은, 어떤 기간마다(예를 들면, 1프레임마다) 순차적으로 액티브 상태가 된다. 마찬가지로, 신호S2_1∼S2_m은, 어떤 기간마다(예를 들면, 1프레임마다) 순차적으로 액티브 상태가 된다. 이렇게 함에 의하여, 신호가 액티브 상태가 되는 기간이 짧아진다. 즉, 트랜지스터가 온이 되는 시간을 짧게 할 수 있으므로, 트랜지스터의 열화를 억제할 수 있다.
또한, 도 43a에서 서술하는 내용을 도 5b에 적용하는 것이 가능하다.
또한, 도 5b와 마찬가지로, 도 3c, 도 4a∼4c에 있어서도, 회로101 및 회로102는, 각각, 복수의 트랜지스터를 갖는 것이 가능하다. 또는, 도 5a에 있어서도, 회로101 또는 회로102에 대응하는 회로는, 각각, 복수의 트랜지스터를 갖는 것이 가능하다.
또한, 도 6a에 나타나 있는 바와 같이, 트랜지스터101_1을, 한쪽의 단자(이하, 정극이라고도 한다)가 배선111과 접속되고, 다른쪽의 단자(이하, 부극이라고도 한다)가 배선113_1과 접속되는 다이오드101a_1로 치환하는 것이 가능하다. 또는, 트랜지스터101_2를, 한쪽의 단자가 배선111과 접속되고, 다른쪽의 단자가 배선113_2와 접속되는 다이오드101a_2로 치환하는 것이 가능하다. 또는, 트랜지스터102_1을, 한쪽의 단자가 배선111과 접속되고, 다른쪽의 단자가 배선114_1과 접속되는 다이오드102a_1로 치환하는 것이 가능하다. 또는, 트랜지스터102_2를 한쪽의 단자가 배선111과 접속되고, 다른쪽의 단자가 배선114_2와 접속되는 다이오드102a_2로 치환하는 것이 가능하다.
또한, 도 6b에 나타나 있는 바와 같이, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2를 다이오드 접속으로 하는 것이 가능하다. 이 경우, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2의 제1의 단자는, 각각, 배선113_1, 배선113_2, 배선114_1, 배선114_2와 접속된다. 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2의 제2의 단자 및 게이트는, 배선111과 접속된다. 다만, 이것에 한정되지 않고, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2의 게이트는, 각각, 배선113_1, 배선113_2, 배선114_1, 배선114_2와 접속되는 것이 가능하다.
또한, 도 6a∼6b와 마찬가지로, 도 3c, 도 4a∼4c 및 도 5a∼5b에 있어서도, 트랜지스터(예를 들면, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2)를 다이오드로 치환하는 것이 가능하다. 또는, 트랜지스터의 게이트와 제1의 단자 또는 제2의 단자를 접속함으로써, 트랜지스터를 다이오드 접속으로 하는 것이 가능하다.
또한, 도 6c에 나타나 있는 바와 같이, 트랜지스터로서, P채널형 트랜지스터를 사용하는 것이 가능하다. 트랜지스터101p_1, 트랜지스터101p_2, 트랜지스터102p_1 및 트랜지스터102p_2는, 각각, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1, 트랜지스터102_2에 대응하고, P채널형이다. 그리고, 트랜지스터의 극성이 P채널형일 경우, 배선112에는, 전압V2가 공급되고, 신호Sl_1, 신호Sl_2, 신호S2_1, 신호S2_2는, 도 1b의 타이밍 차트와 비교해서 반전하고 있는 경우가 많다.
또한, 도 6c와 마찬가지로, 도 3c, 도 4a∼4c, 도 5a∼4b, 도 6a∼4b에 있어서도, 트랜지스터로서, P채널형 트랜지스터를 사용하는 것이 가능하다.
(실시형태2)
본 실시형태에서는, 반도체장치의 일례에 관하여 설명한다. 본 실시형태의 반도체장치는, 실시형태1의 반도체장치를 갖는 것이 가능하다. 본 실시형태의 반도체장치는, 플립플롭, 시프트 레지스터, 게이트 드라이버, 소스 드라이버, 또는 표시장치등에 사용하는 것이 가능하다. 이때, 본 실시형태의 반도체장치는, 플립플롭, 또는 구동회로로 나타내는 것이 가능하다.
우선, 본 실시형태의 반도체장치의 일례에 대해서, 도 7a를 참조해서 설명한다. 도 7a의 반도체장치는, 회로101, 회로102 및 트랜지스터201을 갖는다. 회로101은, 트랜지스터101_1 및 트랜지스터101_2라고 하는 복수의 트랜지스터를 갖는다. 회로102는, 트랜지스터102_1 및 트랜지스터102_2라고 하는 복수의 트랜지스터를 갖는다.
또한, 트랜지스터201은, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2와 같은 극성인 것이 바람직하고, N채널형일 경우가 많다. 다만, 이것에 한정되지 않고, 트랜지스터201은, P채널형인 것이 가능하다.
다음에, 도 7a의 반도체장치의 접속 관계에 관하여 설명한다. 트랜지스터201의 제1의 단자는, 배선211과 접속되고, 트랜지스터201의 제2의 단자는, 배선111과 접속된다. 트랜지스터101_1의 제1의 단자는, 배선112와 접속되고, 트랜지스터101_1의 제2의 단자는, 배선111과 접속된다. 트랜지스터101_2의 제1의 단자는, 배선112와 접속되고, 트랜지스터101_2의 제2의 단자는, 배선111과 접속된다. 트랜지스터102_1의 제1의 단자는, 배선112와 접속되고, 트랜지스터102_1의 제2의 단자는, 배선111과 접속되고, 트랜지스터102_1의 게이트는, 배선114_1과 접속된다. 트랜지스터102_2의 제1의 단자는, 배선112와 접속되고, 트랜지스터102_2의 제2의 단자는, 배선111과 접속되고, 트랜지스터102_2의 게이트는, 배선114_2와 접속된다. 다만, 이것에 한정되지 않고, 그 밖에도 여러 가지 접속 구성으로 하는 것이 가능하다.
또한, 트랜지스터201의 게이트를 노드A로 나타낸다. 트랜지스터101_1의 게이트를 노드Bl으로 나타낸다. 트랜지스터101_2의 게이트를 노드B2로 나타낸다. 또한, 노드A, 노드Bl 및 노드B2를 배선이라고 부르는 것이 가능하다.
다음에, 각 배선에, 입력 또는 출력되는 신호 또는 전압의 일례에 관하여 설명한다. 배선111로부터는, 신호OUT가 출력되는 것으로 한다. 배선211에는, 신호CK가 입력되는 것으로 한다. 신호CK는, 신호Sl에 대응하고, 클록 신호로서 기능하는 것이 가능하다. 배선112에는, 전압Vl이 입력되는 것으로 한다. 다만, 이것에 한정되지 않고, 이것들의 배선에는, 그 밖에도 여러 가지 신호, 여러 가지 전압, 또는 여러 가지 전류를 입력하는 것이 가능하다.
또한, 배선211은, 신호 선, 또는 클록 신호 선으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 배선211은, 그 밖에도 여러 가지 배선으로서 기능하는 것이 가능하다.
다음에, 트랜지스터201이 갖는 기능에 관하여 설명한다. 트랜지스터201은, 노드A의 전위에 따라, H레벨의 신호CK를 배선111에 공급하는 타이밍을 제어함으로써, 신호OUT가 H레벨이 되는 타이밍을 제어하는 기능을 갖고, 풀업(pull up) 트랜지스터, 또는 부트스트랩 트랜지스터로서 기능하는 것이 가능하다. 예를 들면, 트랜지스터201은, 실시형태1에서 서술하는 기간AO에 있어서 온이 된다. 그리고, H레벨의 신호CK를 배선111에 공급한다. 다만, 이것에 한정되지 않고, 트랜지스터201은, 그 밖에도 여러 가지 기능을 갖는 것이 가능하다.
또한, 도 7b에 나타나 있는 바와 같이, 반도체장치는, 회로200을 갖는 것이 가능하다. 회로200으로서는, 여러 가지 구성을 사용하는 것이 가능하고, 회로200은, 하나 또는 복수의 트랜지스터를 갖는 것으로 한다. 이것들의 트랜지스터의 극성은, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1, 트랜지스터102_2 및 트랜지스터201과 같은 극성인 것으로 한다. 다만, 이것에 한정되지 않는다. 예를 들면, 회로200은, N채널형 트랜지스터와 P채널형 트랜지스터를 갖는 것이 가능하다. 즉, 회로200은, CMOS회로인 것이 가능하다. 회로200은, 단자200a∼200k라고 하는 복수의 단자를 갖는다. 단자200a, 단자200b, 단자200c, 단자200d, 단자200e, 단자200f, 단자200g, 단자200h, 단자200i, 단자200j 및 단자200k는, 각각, 배선211_1, 배선211_2, 배선114_1, 배선114_2, 배선212, 배선213, 배선112, 노드A, 배선111, 노드Bl, 노드B2와 접속된다. 다만, 이것에 한정되지 않고, 회로200은, 그 밖에도 여러 가지 단자를 갖는 것이 가능하고, 단자200a∼200k중 어느 하나를 생략하는 것이 가능하다. 또는, 회로200의 각 단자는, 그 밖에도 여러 가지 배선 또는 노드와 접속되는 것이 가능하다.
또한, 배선211_1 및 배선211_2에는, 각각, 신호CK_1, 신호CK_2가 입력되는 것으로 한다. 신호CK_1, 신호CK_2는, 각각, 신호Sl_1, 신호S1_2에 대응하고, 클록 신호로서 기능하는 것이 가능하다. 배선114_1, 배선114_2에는, 각각, 신호CKB_1, 신호CKB_2가 입력되는 것으로 한다. 신호CKB_1, 신호CKB_2는, 각각, 신호S2_1, 신호S2_2에 대응하고, 반전 클록 신호로서 기능하는 것이 가능하다. 배선212에는, 신호SP가 입력되는 것으로 한다. 신호SP는, 디지털 신호일 경우가 많고, 스타트 신호로서 기능하는 것이 가능하다. 또는, 신호SP는, 별도의 단(예를 들면, 앞의 단)의 전송 신호, 출력 신호, 또는 선택신호등으로서 기능하는 것이 가능하다. 배선213에는, 신호RE가 입력되는 것으로 한다. 신호RE는, 디지털 신호일 경우가 많고, 리셋트 신호로서 기능하는 것이 가능하다. 또는, 신호RE는, 별도의 단(예를 들면, 다음 단)의 전송 신호, 출력 신호, 또는 선택신호등으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 이것들의 배선에는, 그 밖에도 여러 가지 신호, 여러 가지 전압, 또는 여러 가지 전류를 입력하는 것이 가능하다.
또한, 배선211_1 및 배선211_2는, 신호선, 또는 클록 신호선으로서 기능하는 것이 가능하다. 또는, 배선212 및 배선213은, 신호선, 게이트 선,또는 주사선 등으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 이것들의 배선은, 그 밖에도 여러 가지 배선으로서 기능하는 것이 가능하다.
또한, 회로200은, 신호CK_1, 신호CK_2, 신호CKB_1, 신호CKB_2, 신호SP, 신호RE, 전압Vl, 노드A의 전위, 신호OUT, 노드Bl의 전위 및/또는, 노드B2의 전위에 따라, 노드A의 전위, 신호OUT, 노드Bl의 전위 및/또는, 노드B2의 전위를 제어하는 기능을 갖고, 제어회로로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 회로200은, 그 밖에도 여러 가지 기능을 갖는 것이 가능하다.
또한, 도 8a에 나타나 있는 바와 같이, 반도체장치는, 회로300 및 회로400을 갖는 것이 가능하다. 회로300 및 회로400으로서는, 여러 가지 구성을 사용하는 것이 가능하다. 예를 들면, 회로400은, 트랜지스터101_1의 게이트의 전위를 제어하기 위한 논리회로와, 트랜지스터101_2의 게이트의 전위를 제어하기 위한 논리회로를 갖는 것이 가능하다. 이것들의 논리회로의 일례로서는, 도 20a에 나타나 있는 바와 같은 2입력의 AND와 NOT를 조합한 논리회로, 또는 도 20b에 나타나 있는 바와 같은 2입력의 NOR등이 있다. 다만, 이것에 한정되지 않고, 회로400으로서는, 그 밖에도 여러 가지 회로를 사용하는 것이 가능하다.
또한, 회로300 및 회로400은, 하나 또는 복수의 트랜지스터를 갖는 것으로 한다. 이것들의 트랜지스터의 극성은, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1, 트랜지스터102_2 및 트랜지스터201과 같은 극성인 것으로 한다. 다만, 이것에 한정되지 않는다. 예를 들면, 회로300, 및/또는, 회로400은, N채널형 트랜지스터와 P채널형 트랜지스터를 갖는 것이 가능하다. 즉, 회로300, 및/또는, 회로400은, CMOS회로인 것이 가능하다.
이때, 회로300은, 단자300a∼300i라고 하는 복수의 단자를 갖는다. 회로400은, 단자400a∼400f라고 하는 복수의 단자를 갖는다. 단자300a, 단자300b, 단자300c, 단자300d, 단자300e, 단자300f, 단자300g, 단자300h 및 단자300i는, 각각, 배선211_1, 배선211_2, 배선114_1, 배선114_2, 배선212, 배선213, 배선112, 트랜지스터201의 게이트, 배선111과 접속된다. 단자400a, 단자400b, 단자400c, 단자400d, 단자400e 및 단자400f는, 각각, 배선211_1, 배선211_2, 트랜지스터201의 게이트, 배선112, 트랜지스터101_1의 게이트, 트랜지스터101_2의 게이트와 접속된다. 다만, 이것에 한정되지 않고, 회로300, 및/또는, 회로400은, 그 밖에도 여러 가지 단자를 갖는 것이 가능하고, 단자300a∼300i 중 어느 하나 또는 단자400a∼400f중 어느 하나를 생략하는 것이 가능하다. 또는, 회로300, 및/또는, 회로400의 각 단자는, 그 밖에도 여러 가지 배선 또는 노드와 접속되는 것이 가능하다.
또한, 회로300은, 신호CK_1, 신호CK_2, 신호CKB_1, 신호CKB_2, 신호SP, 신호RE, 전압Vl, 노드A의 전위, 및/또는, 신호OUT에 따라, 노드A, 및/또는, 배선111의 전위를 제어하는 기능을 갖고, 제어회로로서 기능하는 것이 가능하다. 회로400은, 신호CK_1, 신호CK_2, 노드A의 전위, 전압Vl, 노드Bl의 전위, 및/또는, 노드B2의 전위에 따라, 노드Bl, 및/또는, 노드B2의 전위를 제어하는 기능을 갖고, 제어회로로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 회로300 및 회로400은, 그 밖에도 여러 가지 기능을 갖는 것이 가능하다.
다음에, 본 실시형태의 반도체장치의 동작에 관하여 설명한다. 여기에서는, 일례로서, 도 8a의 반도체장치의 동작에 대해서, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a 및 도 13b를 참조해서 설명한다. 도 8b에는, 신호CK, 신호CK_1, 신호CK_2, 신호CKB_1, 신호CKB_2, 신호SP, 신호RE, 노드A의 전위(Va), 노드Bl의 전위(Vbl), 노드B2의 전위(Vb2) 및 신호OUT를 나타낸다. 도 8b의 타이밍 차트의 1동작 기간(또는 1프레임 기간)은, 기간Tl, 기간T2, 기간T3, 기간T4 및 기간T5을 갖는다. 도 9a, 도 10a, 도 11a, 도 12a 및 도 13a에는, 각각, k번째 프레임의 기간Tl, 기간T2, 기간T3, 기간T4, 기간T5에 있어서의 반도체장치의 동작의 모식도를 나타낸다. 도 9b, 도 10b, 도 11b, 도 12b 및 도 13b에는, 각각, k+1번째 프레임의 기간Tl, 기간T2, 기간T3, 기간T4, 기간T5에 있어서의 반도체장치의 동작의 모식도를 나타낸다. 또한, 도 1a의 반도체장치의 동작과 공통되는 내용은, 그 설명을 생략한다. 또한, 도 8a의 반도체장치의 동작의 설명은, 도 7a∼7b의 반도체장치의 동작에 적용하는 것이 가능하다.
우선, k번째 프레임의 기간Tl에 있어서, 신호CKB_1이 H레벨이 되고, 신호CKB_2가 L레벨이 되므로, 트랜지스터102_1이 온이 되고, 트랜지스터102_2가 오프가 된다. 동시에, 신호CK_1 및 신호CK_2가 L레벨이 되므로, 회로400은, 노드Bl 및 노드B2의 전위를 감소시킨다. 예를 들면, 회로400은, L레벨의 신호 또는 전압Vl을 노드Bl 및 노드B2에 공급한다. 또는, 회로400은, 용량결합에 의해, 노드Bl 및 노드B2의 전위를 감소시킨다. 따라서, 트랜지스터101_1 및 트랜지스터101_2가 오프가 된다. 이 결과, 도 2b와 마찬가지로, 배선112와 배선111이 트랜지스터102_1을 거쳐서 도통상태가 되므로, 전압Vl이 배선112로부터 트랜지스터102_1을 거쳐서 배선111에 공급된다. 이 때, 신호SP이 H레벨이 되므로, 회로300은, 노드A의 전위를 상승시킨다. 예를 들면, 회로300은, H레벨의 신호 또는 전압V2을 노드A에 공급한다. 그 후에, 노드A의 전위가 신호CK의 L레벨의 전위(Vl)와, 트랜지스터201의 임계값 전압(Vth201)과의 합(Vl+Vth201)까지 상승하면, 트랜지스터201이 온이 된다. 따라서, 배선211과 배선111이 트랜지스터201을 거쳐서 도통상태가 되므로, L레벨의 신호CK이 배선211로부터 트랜지스터201을 거쳐서 배선111에 공급된다. 그 후에, 노드A의 전위는 한층 더 계속해서 상승한다. 그리고, 어떤 전위(적어도 Vl+Vth201이상)가 된 곳에서, 회로300은, 노드A에 신호 또는 전압등을 공급하지 않게 된다. 따라서, 노드A는, 이 때의 전위를 유지한 채, 부유 상태가 된다. 이렇게 해서, 신호OUT는 L레벨이 된다.
이때, k번째 프레임의 기간Tl에 있어서, 회로300은, L레벨의 신호 또는 전압Vl등을 배선111에 공급하는 것이 가능하다. 다만, 이것에 한정되지 않고, 회로300은, 신호 또는 전압등을 배선111에 공급하지 않는 것이 가능하다.
한편, k+1번째 프레임의 기간Tl에서는, 신호CKB_1이 L레벨이 되고, 신호CKB_2가 H레벨이 되므로, 트랜지스터102_1이 오프가 되고, 트랜지스터102_2가 온이 되는 동작이, k번째 프레임의 기간Tl의 동작과 다르다.
다음에, k번째 프레임의 기간T2에 있어서, 신호CKB_1이 L레벨이 되고, 신호CKB_2가 L레벨인채로 되므로, 트랜지스터102_1이 오프가 되고, 트랜지스터102_2가 오프인채로 된다. 동시에, 신호CK_1이 H레벨이 되고, 신호CK_2가 L레벨인채로 되지만, 노드A의 전위가 높은 값이므로, 회로400은, 노드Bl 및 노드B2의 전위를 낮은 값으로 유지한다. 예를 들면, 회로400은, L레벨의 신호 또는 전압Vl을 노드Bl 및 노드B2에 계속해서 공급한다. 또는, 회로400은, 신호 또는 전압등을 노드Bl 및 노드B2에 공급하지 않고, 노드Bl 및 노드B2을 부유 상태로 한다. 따라서, 트랜지스터101_1 및 트랜지스터101_2가 오프인채로 된다. 이 결과, 도 2c와 마찬가지로, 배선112와 배선111이 비도통상태가 된다. 이 때, 회로300은, 신호 또는 전압등을 노드A에 공급하지 않고 있는 경우가 많다. 즉, 노드A는 부유 상태인채로 되므로, 기간Tl에 있어서의 전위(Vl+Vth201이상)를 유지한다. 따라서, 트랜지스터201은 온인채로 되므로, 배선211과 배선111은 도통상태 그대로가 된다. 이 때, 신호CK가 L레벨로부터 H레벨로 상승하므로, 배선111의 전위가 상승하기 시작한다. 그 후, 노드A는 부유 상태 그대로 이므로, 노드A의 전위는, 트랜지스터201의 게이트와 제2의 단자와의 사이의 기생 용량에 의해 상승한다. 소위 부트스트랩 동작이다. 이렇게 해서, 노드A의 전위가 V2+Vth201+α(α는 정(positive)의 수)까지 상승한다. 그 후, 배선111의 전위는, H레벨의 신호CK의 전위(V2)까지 상승한다. 이렇게 하여, 신호OUT는 H레벨이 된다.
한편, k+1번째 프레임의 기간T2에서는, 신호CK_1이 L레벨인채로 되고, 신호CK_2가 H레벨이 되는 동작이, k번째 프레임의 기간T2의 동작과 다르다. 다만, 이 경우에도, 노드A의 전위가 높은 값이므로, 회로400은, 노드Bl 및 노드B2의 전위를 낮은 값으로 유지한다.
다음에, k번째 프레임의 기간T3에 있어서, 신호CKB_1이 H레벨이 되고, 신호CKB2가 L레벨인채로 되므로, 트랜지스터102_1이 온이 되고, 트랜지스터102_2가 오프인채로 된다. 동시에, 신호CK_1이 L레벨이 되고, 신호CK_2가 L레벨인채로 되므로, 회로400은, 노드Bl 및 노드B2의 전위를 낮은 값으로 유지한다. 예를 들면, 회로400은, L레벨의 신호 또는 전압Vl을 노드Bl 및 노드B2에 계속해서 공급한다. 또는, 회로400은, 신호 또는 전압등을 노드Bl 및 노드B2에 공급하지 않고, 노드Bl 및 노드B2을 부유 상태로 한다. 따라서, 트랜지스터102_1 및 트랜지스터102_2는 오프인채로 된다. 이 결과, 도 2b와 마찬가지로, 배선112와 배선111이 트랜지스터102_1을 거쳐서 도통상태가 되므로, 전압Vl이 배선112로부터 트랜지스터102_1을 거쳐서 배선111에 공급된다. 이 때, 신호RE가 H레벨이 되므로, 회로400은, 노드A의 전위를 감소시킨다. 예를 들면, 회로400은, 노드A에 L레벨의 신호 또는 전압Vl을 공급한다. 따라서, 트랜지스터201이 오프가 되므로, 배선211과 배선111은 비도통상태가 된다. 이렇게 해서, 신호OUT는 L레벨이 된다.
또한, k번째 프레임의 기간T3에 있어서, 회로300은, L레벨의 신호 또는 전압Vl등을 배선111에 공급하는 것이 가능하다.
한편, k+1번째 프레임의 기간T3에서는, 신호CKB_1이 L레벨인채로 되고, 신호CKB_2가 H레벨이 되므로, 트랜지스터102_1이 오프인채로 되고, 트랜지스터102_2가 온이 되는 동작이, k번째 프레임의 기간T3의 동작과 다르다.
다음에, k번째 프레임의 기간T4에 있어서, 신호CKB_1이 L레벨이 되고, 신호CKB_2가 L레벨인채로 되므로, 트랜지스터102_1이 오프가 되고, 트랜지스터102_2가 오프인채로 된다. 동시에, 신호CK_1이 H레벨이 되고, 신호CK_2가 L레벨이므로, 회로400은, 노드Bl의 전위를 상승시킨다. 예를 들면, 회로400은, H레벨의 신호 또는 전압V2을 노드Bl에 공급한다. 또는, 회로400은, 용량결합에 의해 노드Bl의 전위를 상승시킨다. 또한, 회로400은, 노드B2의 전위를 낮은 값으로 유지한다. 예를 들면, 회로400은, L레벨의 신호 또는 전압Vl을 노드B2에 공급한다. 또는, 회로400은, 신호 또는 전압등을 노드B2에 공급하지 않고, 노드B2을 부유 상태로 한다. 따라서, 트랜지스터101_1이 온이 되고, 트랜지스터101_2가 오프인채로 된다. 이 결과, 도 2a와 마찬가지로, 배선112와 배선111이 트랜지스터101_1을 거쳐서 도통상태가 되므로, 전압Vl이 배선112로부터 트랜지스터101_1을 거쳐서 배선111에 공급된다. 이 때, 회로300은, 노드A의 전위를 Vl으로 유지한다. 예를 들면, 회로300은, L레벨의 신호 또는 전압Vl을 노드A에 공급한다. 또는, 회로300은, 신호 또는 전압등을 노드A에 공급하지 않음으로써, 노드A를 부유 상태로 한다. 따라서, 트랜지스터201은 오프인채로 되므로, 배선211과 배선111은 비도통상태 그대로가 된다. 이렇게 해서, 신호OUT는 L레벨인채로 된다.
또한, k번째 프레임의 기간T4에 있어서, 회로300은, L레벨의 신호 또는 전압Vl을 배선111에 공급하는 것이 가능하다. 다만, 이것에 한정되지 않고, 회로300은, 신호 또는 전압등을 배선111에 공급하지 않는 것이 가능하다.
한편, k+1번째 프레임의 기간T4에서는, 신호CK_1이 L레벨인채로 되고, 신호CK_2가 H레벨이 되는 동작이, k번째 프레임의 기간T4의 동작과 다르다. 그리고, 회로400이 노드Bl을 낮은 전위으로 유지하고, 노드B2의 전위를 상승시키므로, 트랜지스터101_1이 오프인채로 되고, 트랜지스터101_2가 온이 되는 동작이, k번째 프레임의 기간T4의 동작과 다르다.
다음에, k번째 프레임의 기간T5에 있어서, 신호CKB_1이 H레벨이 되고, 신호CKB 2가 L레벨이므로, 트랜지스터102_1이 온이 되고, 트랜지스터102_2가 오프인채로 된다. 동시에, 신호CK_1이 L레벨이 되고, 신호CK_2가 L레벨이므로, 회로400은, 노드Bl의 전위를 감소시킨다. 예를 들면, 회로400은, L레벨의 신호 또는 전압Vl을 노드Bl에 공급한다. 또는, 회로400은, 용량결합에 의해, 노드Bl의 전위를 감소시킨다. 또한, 회로400은, 노드B2의 전위를 낮은 값으로 유지한다. 예를 들면, 회로400은, L레벨의 신호 또는 전압Vl을 노드B2에 공급한다. 또는, 회로400은, 신호 또는 전압등을 노드B2에 공급하지 않고, 노드B2을 부유 상태로 한다. 따라서, 트랜지스터101_1이 오프가 되고, 트랜지스터101_2가 오프인채로 된다. 이 결과, 도 2b와 마찬가지로, 배선111과 배선112가 트랜지스터102_1을 거쳐서 도통상태가 되므로, 전압Vl이 배선112로부터 트랜지스터102_1을 거쳐서 배선111에 공급된다. 이 때, 회로300은, 노드A의 전위를 Vl에 유지한다. 예를 들면, 회로300은, L레벨의 신호 또는 전압Vl을 노드A에 공급한다. 또는, 회로300은, 신호 또는 전압등을 노드A에 공급하지 않음으로써, 노드A를 부유 상태로 한다. 따라서, 트랜지스터201은 오프인채로 되므로, 배선211과 배선111은 비도통상태 그대로가 된다. 이렇게 해서, 신호OUT는 L레벨인채로 된다.
또한, k번째 프레임의 기간T5에 있어서, 회로300은, L레벨의 신호 또는 전압Vl을 배선111에 공급하는 것이 가능하다. 다만, 이것에 한정되지 않고, 회로300은, 신호 또는 전압등을 배선111에 공급하지 않는 것이 가능하다.
한편, k+1번째 프레임의 기간T5에서는, 신호CKB_1이 L레벨이 되고, 신호CKB_2가 H레벨이 되므로, 트랜지스터102_1이 오프가 되고, 트랜지스터102_2가 온이 되는 동작이, k번째 프레임의 기간T5의 동작과 다르다.
이상과 같이, 본 실시형태의 반도체장치는, k번째 프레임에 있어서의 동작과 k+1번째 프레임에 있어서의 동작을 반복함으로써, 트랜지스터가 온이 되는 시간을 짧게 할 수 있다. 따라서, 트랜지스터의 특성열화를 억제할 수 있다. 따라서, 시프트 레지스터, 게이트 드라이버, 또는 표시장치등이 본 실시형태의 반도체장치를 가짐으로써, 이것들의 수명을 길게 할 수 있다.
또는, 본 실시형태의 반도체장치는, 모든 트랜지스터의 극성을 N채널형 또는 P채널형으로 하는 것이 가능하다. 따라서, CMOS회로와 비교하여, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 꾀할 수 있다. 특히, 화소부등도 포함시키고, 모든 트랜지스터가 N채널형일 경우, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용하는 것이 가능하게 된다. 다만, 이것들의 반도체를 사용한 트랜지스터는, 열화하기 쉬운 경우가 많다. 그러나, 본 실시형태의 반도체장치는, 트랜지스터의 열화를 억제할 수 있다.
또는, 트랜지스터의 특성이 열화한 경우에도 반도체장치가 동작하도록, 트랜지스터의 채널 폭을 크게 할 필요가 없다. 따라서, 트랜지스터의 채널 폭을 작게 할 수 있다. 왜냐하면, 본 실시형태의 반도체 장치에서는, 트랜지스터의 열화를 억제할 수 있기 때문이다.
또한, 도 8b에 있어서, 기간T2을 선택 기간으로 나타내고, 그 이외의 기간(기간Tl, 기간T3, 기간T4 및 기간T5)을 비선택 기간으로 나타내는 것이 가능하다. 또는, 기간Tl, 기간T2, 기간T3, 기간T4 및 기간T5을, 각각, 세트 기간, 출력 기간, 리셋트 기간, 제1의 비선택 기간, 제2의 비선택 기간으로 나타내는 것이 가능하다.
또한, 도 14a에 나타나 있는 바와 같이, 신호CK, 신호CK_1, 신호CK_2, 신호CKB_1 및 신호CKB_2에 있어서, H레벨이 되는 시간이 L레벨이 되는 시간보다도 짧은 것이 가능하다. 이렇게 함으로써, 기간T2에 있어서, 신호CK이 L레벨로 될 때에, 노드A의 전위는 높은 값이므로, 트랜지스터201은 온인채로 된다. 따라서, 배선211과 배선111이 트랜지스터201을 거쳐서 도통상태 그대로 이므로, L레벨의 신호CK가 배선211로부터 배선111에 트랜지스터201을 거쳐서 공급된다. 트랜지스터201의 채널 폭은 큰 경우가 많으므로 배선111의 전위는, 금방 Vl까지 감소한다. 따라서, 신호OUT의 하강시간을 짧게 할 수 있다. 다만, 이것에 한정되지 않고, 신호CK, 신호CK_1, 신호CK_2, 신호CKB_l 및 신호CKB_2에 있어서, H레벨이 되는 시간이 L레벨이 되는 시간보다도 긴 것이 가능하다.
또한, 도 14b에 나타나 있는 바와 같이, 기간T2의 도중에, 전압Vl 또는 L레벨의 신호를, 노드A 및 배선111에 공급함으로써, 신호OUT를 L레벨로 하는 것이 가능하다. 이렇게 함으로써, 구동주파수를 느리게 할 수 있으므로, 소비 전력의 저감을 꾀할 수 있다.
또한, 도 5a와 같이, 반도체장치가 회로101 또는 회로102에 대응하는 회로를 복수 갖는 경우, 반도체장치에 다상의 클록 신호를 입력하는 것이 가능하다. 도 15a에는, 반도체장치에 3상의 클록 신호를 입력하는 경우의 타이밍 차트의 일례를 게시한다. 다만, 이것에 한정되지 않는다.
또한, 도 5b와 같이, 회로101 또는 회로102가 복수의 트랜지스터를 갖는 것이 가능하다. 도 15b에는, 회로101 또는 회로102가 3개의 트랜지스터를 가질 경우의 타이밍 차트의 일례를 게시한다. 다만, 이것에 한정되지 않는다.
또한, 트랜지스터201의 채널 폭은, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1 및 트랜지스터102_2의 채널 폭보다도 큰 것이 바람직하다. 이렇게 함으로써, 트랜지스터201의 온 저항이 작아지기 때문에, 신호OUT의 상승 시간, 또는 하강시간을 짧게 할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터201의 채널 폭은, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1, 및/또는, 트랜지스터102_2의 채널 폭보다도 작은 것이 가능하다.
이때, 트랜지스터201에 있어서, 게이트와 제2의 단자와의 사이의 기생 용량은, 게이트와 제1의 단자와의 사이의 기생 용량보다도 큰 것이 바람직하다. 왜냐하면, 기간T2에 있어서, 노드A의 전위가 부트스트랩 동작에 의해 높아지기 쉬워지기 때문이다. 따라서, 게이트로서 기능하는 도전층과, 소스 또는 드레인으로서 기능하는 도전층이 겹치는 면적은, 제2의 단자측의 쪽이 제1의 단자측에서도 큰 것이 바람직하다. 다만, 이것에 한정되지 않는다.
또한, 실시형태1에서 서술한 것처럼, 배선을 복수의 배선으로 분할하는 것이 가능하다. 그리고, 해당 복수의 배선에는, 같은 신호 또는 전압등을 입력하는 것이 가능하고, 따로따로의 신호 또는 전압등을 입력하는 것이 가능하다. 또는, 해당 복수의 배선은, 같은 배선 또는 소자등과 접속되는 것이 가능하고, 해당 복수의 배선은, 따로따로의 배선 또는 소자등과 접속되는 것이 가능하다. 도 16a에는, 일례로서, 배선112을 배선112A∼112D로 하는 복수의 배선으로 분할하는 경우의 구성을 나타낸다.
이때, 도 16a와 마찬가지로, 도 7b 및 도 8a에 있어서도, 배선을 복수의 배선으로 분할하는 것이 가능하다. 또한, 배선112뿐만 아니라, 배선114_1, 배선114_2, 배선211, 배선211_1, 배선211_2, 배선212, 및/또는, 배선213을 복수의 배선으로 분할하는 것이 가능하다.
또한, 도 16b에 나타나 있는 바와 같이, 트랜지스터101_1의 제1의 단자 및 트랜지스터101_2의 제1의 단자는, 각각, 배선211_1, 배선211_2와 접속되는 것이 가능하다. 트랜지스터102_1의 제1의 단자 및 트랜지스터102_2의 제1의 단자는, 각각, 배선114_2, 배선114_1과 접속되는 것이 가능하다. 이렇게 함으로써, 도 4b와 마찬가지로, 트랜지스터101_1∼101_2 및 트랜지스터102_1∼102_2에 역바이어스를 인가할 수 있으므로, 이것들의 트랜지스터의 열화를 억제할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터101_1의 제1의 단자, 트랜지스터101_2의 제1의 단자, 트랜지스터102_1의 제1의 단자 및 트랜지스터102_2의 제1의 단자는, 여러 가지 배선, 또는 여러 가지 노드와 접속되는 것이 가능하다. 예를 들면, 트랜지스터101_1의 제1의 단자 및 트랜지스터101_2의 제1의 단자는, 각각, 노드B2, 노드Bl과 접속되는 것이 가능하다.
또한, 도 16b와 마찬가지로, 도 7b 및 도 8a에 있어서도, 트랜지스터101_1의 제1의 단자 및 트랜지스터101_2의 제1의 단자는, 각각, 배선211_1, 배선211_2와 접속되는 것이 가능하다. 트랜지스터102_1의 제1의 단자 및 트랜지스터102_2의 제1의 단자는, 각각, 배선114_1, 배선114_2와 접속되는 것이 가능하다.
또한, 도 17a에 나타나 있는 바와 같이, 트랜지스터201의 게이트와 제2의 단자와의 사이에, 용량소자(202)를 새롭게 접속하는 것이 가능하다. 이렇게 해서, 기간T2에 있어서의 부트스트랩 동작시에, 노드A의 전위를 높게 할 수 있다. 따라서, 트랜지스터201의 Vgs가 커지므로, 신호OUT의 하강시간 혹은 상승 시간을 짧게 할 수 있다. 다만, 이것에 한정되지 않고, 용량소자(202)로서는, 트랜지스터를 MOS용량으로서 사용하는 것이 가능하다. 이 경우, MOS용량으로서 사용하는 트랜지스터의 용량값을 크게 하기 위해서, 해당 트랜지스터의 게이트는 노드A와 접속되고, 해당 트랜지스터의 제1의 단자, 또는 제2의 단자는 배선111과 접속되는 것이 바람직하다.
또한, 도 17a와 마찬가지로, 도 7b, 도 8a 및 도 16a∼16b에 있어서도, 트랜지스터201의 게이트와 제2의 단자와의 사이에, 용량소자(202)를 새롭게 접속하는 것이 가능하다.
또한, 출력 신호를 둘로 분할하는 것이 가능하다. 예를 들면, 한쪽의 출력 신호는, 별도의 단(예를 들면, 다음 단)에의 플립플롭으로의 전송용의 신호로서 기능하는 것이 가능하고, 다른쪽의 출력 신호는, 화소에 출력되는 신호로서 기능하는 것이 가능하다. 예를 들면, 도 17b에 나타나 있는 바와 같이, 트랜지스터203이, 새롭게 추가되는 것이 가능하다. 트랜지스터203은, 트랜지스터201과 같은 기능을 갖고, N채널형인 경우가 많다. 트랜지스터203의 제1의 단자는, 배선211과 접속되고, 트랜지스터203의 제2의 단자는, 배선212와 접속되고, 트랜지스터203의 게이트는 트랜지스터201의 게이트와 접속된다.
단, 이것에 한정되지 않고, 트랜지스터203은, P채널형인 것이 가능하다. 또는, 트랜지스터203의 제1의 단자와 트랜지스터201의 제1의 단자는, 따로따로의 배선과 접속되는 것이 가능하다. 또는, 트랜지스터203의 게이트와 트랜지스터201의 게이트는 따로따로의 배선과 접속되는 것이 가능하다.
또한, 도 18에 나타나 있는 바와 같이, 트랜지스터203뿐만 아니라, 회로231 및 회로232를 새롭게 추가하는 것이 가능하다. 회로231은, 회로101과 같은 기능을 갖고, 회로232는, 회로102와 같은 기능을 갖는다. 회로231은, 트랜지스터231_1 및 트랜지스터231_2이라고 하는 복수의 트랜지스터를 갖고, 회로232는, 트랜지스터232_1 및 트랜지스터232_2이라고 하는 복수의 트랜지스터를 갖는다. 트랜지스터231_1, 트랜지스터231_2, 트랜지스터232_1 및 트랜지스터232_2는, 각각, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1, 트랜지스터102_2에 대응하고, N채널형인 것으로 한다. 트랜지스터231_1, 트랜지스터231_2, 트랜지스터232_1 및 트랜지스터232_2의 제1의 단자는, 배선112와 접속된다. 트랜지스터231_1, 트랜지스터231_2, 트랜지스터232_1 및 트랜지스터232_2의 제2의 단자는, 배선212와 접속된다. 트랜지스터231_1, 트랜지스터231_2, 트랜지스터232_1 및 트랜지스터232_2의 게이트는, 각각, 노드B2, 노드B3, 배선114_1, 배선114_2와 접속된다. 다만, 이것에 한정되지 않고, 트랜지스터231_1, 트랜지스터231_2, 트랜지스터232_1 및/또는, 트랜지스터232_2는, P채널형인 것이 가능하다. 또는, 트랜지스터231_1, 트랜지스터231_2, 트랜지스터232_1, 및/또는, 트랜지스터232_2의 제1의 단자, 또는 제2의 단자는, 따로따로의 배선과 접속되는 것이 가능하다.
이때, 도 17b 및 도 18에 있어서, 배선111로부터의 출력 신호가 화소에 공급되는 신호이며, 배선212로부터의 출력 신호가 전송용의 신호일 경우, 트랜지스터203의 채널 폭은, 트랜지스터201의 채널 폭보다도 작은 것이 바람직하다. 왜냐하면, 배선111은, 게이트 선 또는 화소등에 접속되므로, 배선111의 부하는, 배선212의 부하보다도 큰 경우가 많기 때문이다. 다만, 이것에 한정되지 않고, 배선111로부터 출력되는 신호가 전송용의 신호이며, 배선212로부터 출력되는 신호가 화소에 출력되는 신호일 경우, 트랜지스터203의 채널 폭은, 트랜지스터201의 채널 폭보다도 큰 것이 가능하다.
또한, 도 17b 및 도 18에 있어서, 배선111로부터의 출력 신호가 화소에 공급되는 신호이며, 배선212로부터의 출력 신호가 전송용의 신호일 경우, 트랜지스터231_1, 트랜지스터231_2, 트랜지스터232_1 및 트랜지스터232_2의 채널 폭은, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1, 트랜지스터102_2의 채널 폭보다도 작은 것이 바람직하다. 왜냐하면, 배선111은, 게이트 선 또는 화소등에 접속되므로, 배선111의 부하는, 배선212의 부하보다도 큰 경우가 많기 때문이다. 다만, 이것에 한정되지 않고, 트랜지스터231_1, 트랜지스터231_2, 트랜지스터232_1 및 트랜지스터232_2의 채널 폭은, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1, 트랜지스터102_2의 채널 폭보다도 큰 것이 가능하다.
또한, 도 17b 및 도 18에 있어서, 트랜지스터203의 게이트와 제2의 단자와의 사이에, 용량소자를 접속하는 것이 가능하다.
또한, 도 17b 및 도 18과 마찬가지로, 도 7b, 도 8a, 도 16a∼16b 및 도 17a에 있어서도, 트랜지스터203, 회로231, 및/또는, 회로232를 새롭게 추가하는 것이 가능하다.
또한, 도 19a에 나타나 있는 바와 같이, 트랜지스터로서, P채널형 트랜지스터를 사용하는 것이 가능하다. 트랜지스터101p_1, 트랜지스터101p_2, 트랜지스터102p_1, 트랜지스터102p_2 및 트랜지스터201p는, 각각, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1, 트랜지스터102_2, 트랜지스터201에 대응하고, P 채널형이다. 그리고, 트랜지스터의 극성이 P채널형일 경우, 도 19b에 나타나 있는 바와 같이, 배선112에는, 전압V2가 공급되고, 신호CK, 신호CK_1, 신호CK_2, 신호CKB_1, 신호CKB_2, 전위Va, 전위Vbl, 전위Vb2 및 신호OUT는, 도 8b의 타이밍 차트와 비교해서 반전하고 있는 경우가 많다.
또한, 도 19a와 마찬가지로, 도 7b, 도 8a, 도 16a∼16b, 도 17a∼17b, 및 도 18에 있어서도, 트랜지스터로서, P채널형 트랜지스터를 사용하는 것이 가능하다.
(실시형태3)
본 실시형태에서는, 실시형태2에서 서술하는 회로300의 구체적인 예 에 관하여 설명한다. 또한, 회로300을 반도체장치, 구동회로, 또는 게이트 드라이버로 나타내는 것이 가능하다. 또한, 실시형태1∼실시형태2에서 서술하는 내용은, 그 설명을 생략한다. 또한, 실시형태1∼실시형태2에서 서술하는 내용은, 본 실시형태에서 서술하는 내용과 자유롭게 조합할 수 있다.
우선, 회로300의 일례에 대해서, 도 21a를 참조해서 설명한다. 회로300은, 트랜지스터301, 트랜지스터302, 트랜지스터303, 트랜지스터304_1, 트랜지스터304_2, 트랜지스터305_1 및 트랜지스터305_2를 갖는다. 다만, 이것에 한정되지 않고, 회로300은, 그 밖에도 여러 가지 것을 갖는 것이 가능하다. 또는, 회로300은, 이것들의 트랜지스터 중 어느 하나를 생략하는 것이 가능하다.
또한, 트랜지스터301, 트랜지스터302, 트랜지스터303, 트랜지스터304_1, 트랜지스터304_2, 트랜지스터305_1 및 트랜지스터3052는, 트랜지스터201과 같은 극성인 것이 바람직하고, N채널형인 것으로 한다. 다만, 이것에 한정되지 않고, 트랜지스터301, 트랜지스터302, 트랜지스터303, 트랜지스터304_1, 트랜지스터304_2, 트랜지스터305_1 및 트랜지스터305_2는, P채널형인 것이 가능하다.
다음에, 회로300의 접속 관계의 일례에 관하여 설명한다. 트랜지스터301의 제1의 단자는, 배선212와 접속되고, 트랜지스터301의 제2의 단자는, 노드A와 접속되고, 트랜지스터301의 게이트는, 배선212와 접속된다. 트랜지스터302의 제1의 단자는, 배선112와 접속되고, 트랜지스터302의 제2의 단자는, 노드A와 접속되고, 트랜지스터302의 게이트는, 배선213과 접속된다. 트랜지스터303의 제1의 단자는, 배선112와 접속되고, 트랜지스터303의 제2의 단자는, 배선111과 접속되고, 트랜지스터303의 게이트는, 배선213과 접속된다. 트랜지스터304_1 및 트랜지스터304_2의 제1의 단자는, 배선212와 접속된다. 트랜지스터304_1 및 트랜지스터304_2의 제2의 단자는, 노드A와 접속된다. 트랜지스터304_1 및 트랜지스터304_2의 게이트는, 각각, 배선114_1, 배선114_2와 접속된다. 트랜지스터305_1 및 트랜지스터3052의 제1의 단자는, 노드A와 접속된다. 트랜지스터305_1 및 트랜지스터305_2의 제2의 단자는, 배선111과 접속된다. 트랜지스터305_1 및 트랜지스터305_2의 게이트는, 각각, 배선211_1, 배선211_2와 접속된다. 다만, 이것에 한정되지 않고, 그 밖에도 여러 가지 접속 구성으로 하는 것이 가능하다.
다음에, 각 트랜지스터가 갖는 기능의 일례에 관하여 설명한다. 트랜지스터301은, 신호SP에 따라, 배선212와 노드A와의 도통상태를 제어 함으로써, H레벨의 신호를 노드A에 공급하는 타이밍을 제어하는 기능을 갖고, 다이오드로서 기능하는 것이 가능하다. 트랜지스터302는, 신호RE에 따라, 배선112와 노드A와의 도통상태를 제어 함으로써, 전압Vl이 노드A에 공급되는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능하는 것이 가능하다. 트랜지스터303은, 신호RE에 따라, 배선112와 배선111과의 도통상태를 제어 함으로써, 전압Vl이 배선111에 공급되는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능하는 것이 가능하다. 트랜지스터304_1은, 신호CKB_1에 따라, 배선212와 노드A와의 도통상태를 제어 함으로써, 신호SP가 노드A에 공급되는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능하는 것이 가능하다. 트랜지스터304_2는, 신호CKB_2에 따라, 배선212와 노드A와의 도통상태를 제어 함으로써, 신호SP가 노드A에 공급되는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능하는 것이 가능하다. 트랜지스터305_1은, 신호CK_1에 따라, 노드A와 배선111과의 도통상태를 제어하는 기능을 갖고, 스위치로서 기능하는 것이 가능하다. 트랜지스터305_2는, 신호CK_2에 따라, 노드A와 배선111의 도통상태를 제어하는 기능을 갖고, 스위치로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 이것들의 트랜지스터는 그 밖에도 여러 가지 기능을 갖는 것이 가능하다.
다음에, 도 21a의 반도체장치의 동작에 대해서, 도 8b의 타이밍 차트를 참조해서 설명한다.
우선, k번째 프레임의 기간Tl에 있어서, 신호SP이 H레벨이 되므로, 트랜지스터301이 온이 된다. 동시에, 신호CKB_1이 H레벨이 되고, 신호CKB_2가 L레벨이 되므로, 트랜지스터304_1이 온이 되고, 트랜지스터304_2가 오프가 된다. 따라서, 배선212와 노드A가 도통상태가 되므로, 신호SP가 배선212로부터 노드A에 공급된다. 그 후, 노드A의 전위가 상승하기 시작한다. 이 때, 신호CK_1 및 신호CK_2가 L레벨이 되므로, 트랜지스터305_1 및 트랜지스터305_2가 오프가 된다. 따라서, 노드A와 배선111은 비도통상태가 된다. 그리고, 신호RE가 L레벨이므로, 트랜지스터302 및 트랜지스터303이 오프가 된다. 따라서, 배선112와 노드A가 비도통상태가 되고, 배선112와 배선111이 비도통상태가 된다. 그 후에 노드A의 전위가 H레벨의 신호SP의 전위(V2)로부터 트랜지스터301의 임계값 전압(Vth301)을 뺀 값(V2-Vth301)이 되더라도, 트랜지스터301이 오프가 된다. 마찬가지로, 노드A의 전위가 H레벨의 신호CKB_1의 전위(V2)로부터 트랜지스터304_1의 임계값 전압(Vth304_1)을 뺀 값(V2-Vth304_1)이 되더라도, 트랜지스터304_1이 오프가 된다. 여기에서는, 노드A의 전위가 V2-Vth301이 되더라도, 트랜지스터301 및 304_1이 오프가 되는 것으로 한다. 따라서, 배선212와 노드A가 비도통상태가 된다. 그 후, 노드A는, 부유 상태가 되므로, 전위를 V2-Vth301로 유지한다.
한편, k+1번째 프레임의 기간Tl에서는, 신호CKB_1이 L레벨이 되고, 신호CKB_2가 H레벨이 되므로, 트랜지스터304_1이 오프가 되고, 트랜지스터304_2가 온이 되는 동작이, k번째 프레임의 기간Tl의 동작과 다르다.
다음에, k번째 프레임의 기간T2에 있어서, 신호SP이 L레벨이 되므로, 트랜지스터301이 오프인채로 된다. 그리고, 신호CKB_1이 L레벨이 되고, 신호CKB_2가 L레벨이므로, 트랜지스터304_1 및 트랜지스터304_2가 오프인채로 된다. 따라서, 배선212와 노드A는 비도통상태 그대로가 된다. 이 때, 신호CK_1이 H레벨이 되고, 신호CK_2가 L레벨인채로 된다. 그러나, 노드A의 전위는 V2+Vth201+β(β는 정의 수)가 되므로, 트랜지스터305_1 및 트랜지스터305_2는, 오프인채로 된다. 따라서, 노드A와 배선111은 비도통상태 그대로가 된다. 그리고, 신호RE가 L레벨이므로, 트랜지스터302 및 트랜지스터303이 오프인채로 된다. 따라서, 배선112와 노드A가 비도통상태 그대로가 되고, 배선112와 배선111이 비도통상태 그대로가 된다.
한편, k+1번째 프레임의 기간T2에서는, 신호CKB_1이 L레벨인채로 되고, 신호CKB_2가 H레벨이 되는 동작이, k번째 프레임의 기간T2의 동작과 다르다. 그러나, 이 경우에도, 노드A의 전위는 V2+Vth201+β이 되므로, 트랜지스터305_1 및 트랜지스터305_2는, 오프인채로 된다.
다음에, k번째 프레임의 기간T3에 있어서, 신호SP이 L레벨이므로, 트랜지스터301이 오프인채로 된다. 그리고, 신호CKB_1이 H레벨이 되고, 신호CKB2가 L레벨이므로, 트랜지스터304_1이 온이 되고, 트랜지스터304_2가 오프인채로 된다. 따라서, 배선212와 노드A가 도통상태가 되므로, L레벨의 신호SP가 배선212로부터 노드A에 공급된다. 이 때, 신호CK_1이 L레벨이 되고, 신호CK_2가 L레벨이므로, 트랜지스터305_1 및 트랜지스터305_2는, 오프인채로 된다. 따라서, 노드A와 배선111은 비도통상태 그대로가 된다. 그리고, 신호RE가 H레벨이 되므로, 트랜지스터302 및 트랜지스터303이 온이 된다. 따라서, 배선112와 노드A가 도통상태가 되고, 배선112와 배선111이 도통상태가 된다. 그 후, 전압Vl이 배선112로부터 노드A에 공급되고, 전압Vl이 배선112로부터 배선111에 공급된다.
한편, k+1번째 프레임의 기간T3에서는, 신호CKB_1이 L레벨이 되고, 신호CKB_2가 H레벨이 되므로, 트랜지스터304_1이 오프가 되고, 트랜지스터304_2가 온이 되는 동작이, k번째 프레임의 기간T3의 동작과 다르다.
다음에, k번째 프레임의 기간T4에 있어서, 신호SP이 L레벨이므로, 트랜지스터301이 오프인채로 된다. 그리고, 신호CKB_1이 L레벨이 되고, 신호CKB2가 L레벨이므로, 트랜지스터304_1이 오프가 되고, 트랜지스터304_2가 오프인채로 된다. 따라서, 배선212와 노드A는 비도통상태 그대로가 된다. 이 때, 신호CK_1이 H레벨이 되고, 신호CK_2가 L레벨이므로, 트랜지스터305_1이 온이 되고, 트랜지스터305_2가 오프인채로 된다. 따라서, 노드A와 배선111이 도통상태가 된다. 그리고, 신호RE가 L레벨이 되므로, 트랜지스터302 및 트랜지스터303이 오프가 된다. 따라서, 배선112와 노드A가 비도통상태가 되고, 배선112와 배선111이 비도통상태가 된다.
한편, k+1번째 프레임의 기간T4에서는, 신호CK_1이 L레벨인채로 되고, 신호CK_2가 H레벨이 되므로, 트랜지스터305_1이 오프인채로 되고, 트랜지스터305_2가 온이 되는 동작이, k번째 프레임의 기간T4의 동작과 다르다.
다음에, k번째 프레임의 기간T5에 있어서, 신호SP이 L레벨이므로, 트랜지스터301이 오프인채로 된다. 그리고, 신호CKB_1이 H레벨이 되고, 신호CKB2가 L레벨이므로, 트랜지스터304_1이 온이 되고, 트랜지스터304_2가 오프인채로 된다. 따라서, 배선212와 노드A가 도통상태가 되므로, L레벨의 신호SP가 노드A에 공급된다. 이 때, 신호CK_1이 L레벨이 되고, 신호CK_2가 L레벨이므로, 트랜지스터305_1이 오프가 되고, 트랜지스터305_2가 오프인채로 된다. 따라서, 노드A와 배선111은 비도통상태가 된다. 그리고, 신호RE가 L레벨이므로, 트랜지스터302 및 트랜지스터303이 오프인채로 된다. 따라서, 배선112와 노드A가 비도통상태가 되고, 배선112와 배선111이 비도통상태 그대로가 된다.
한편, k+1번째 프레임의 기간T5에서는, 신호CKB_1이 L레벨인채로 되고, 신호CKB_2가 H레벨이 되므로, 트랜지스터305_1이 오프인채로 되고, 트랜지스터305_2가 온이 되는 동작이, k번째 프레임의 기간T5의 동작과 다르다.
이상과 같이, 본 실시형태의 반도체장치는, k번째 프레임에 있어서의 동작과 k+1번째 프레임에 있어서의 동작을 반복함으로써, 트랜지스터가 온이 되는 시간을 짧게 할 수 있다. 따라서, 트랜지스터의 특성열화를 억제할 수 있다. 따라서, 시프트 레지스터, 게이트 드라이버, 또는 표시장치등이 본 실시형태의 반도체장치를 가짐으로써, 이것들의 수명을 길게 할 수 있다.
특히, 트랜지스터304_1, 트랜지스터304_2, 트랜지스터305_1 및 트랜지스터305_2는, 오프가 되는 기간과, 온과 오프를 반복하는 기간을 갖는다. 따라서, 트랜지스터가 온이 되는 시간이 짧아지므로, 트랜지스터의 특성열화를 억제할 수 있다.
또는, 본 실시형태의 반도체장치는, 모든 트랜지스터의 극성을 N채널형 또는 P채널형으로 하는 것이 가능하다. 따라서, CMOS회로와 비교하여, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 꾀할 수 있다. 특히, 화소부등도 포함시키고, 모든 트랜지스터가 N채널형일 경우, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용하는 것이 가능하게 된다. 다만, 이것들의 반도체를 사용한 트랜지스터는, 열화하기 쉬운 경우가 많다. 그러나, 본 실시형태의 반도체장치는, 트랜지스터의 열화를 억제할 수 있다.
또는, 트랜지스터의 특성이 열화한 경우에도 반도체장치가 동작하도록, 트랜지스터의 채널 폭을 크게 할 필요가 없다. 따라서, 트랜지스터의 채널 폭을 작게 할 수 있다. 왜냐하면, 본 실시형태의 반도체 장치에서는, 트랜지스터의 열화를 억제할 수 있기 때문이다.
또한, 트랜지스터304_1의 채널 폭과, 트랜지스터304_2의 채널 폭은 대략 같은 것이 바람직하다. 또는, 트랜지스터305_1의 채널 폭과, 트랜지스터305_2의 채널 폭은 대략 같은 것이 바람직하다. 왜냐하면, 트랜지스터304_1과 트랜지스터304_2는 같은 기능을 갖고, 트랜지스터305_1과 트랜지스터305_2는 같은 기능을 갖기 때문이다. 다만, 이것에 한정되지 않고, 트랜지스터304_1의 채널 폭은, 트랜지스터304_2의 채널 폭보다도 큰 것이 가능하고, 작은 것이 가능하다. 또는, 트랜지스터305_1의 채널 폭은, 트랜지스터305_2의 채널 폭보다도 큰 것이 가능하고, 작은 것이 가능하다.
또한, 트랜지스터303의 채널 폭은, 트랜지스터302의 채널 폭보다도 큰 것이 바람직하다. 왜냐하면, 배선111의 부하는, 노드A의 부하보다도 큰 경우가 많기 때문이다. 다만, 이것에 한정되지 않고, 트랜지스터303의 채널 폭은, 트랜지스터302의 채널 폭보다도 작은 것이 가능하다.
또한, 회로300이 갖는 트랜지스터의 일부를 생략하는 것이 가능하다. 예를 들면, 트랜지스터305_1과 트랜지스터305_2의 한쪽을 생략하는 것이 가능하다. 이 경우, 트랜지스터305_1과 트랜지스터305_2의 다른쪽의 게이트에는, 신호CK를 입력하는 것이 가능하다. 도 21b에는, 트랜지스터305_2를 생략하는 경우의 구성을 나타낸다. 다만, 이것에 한정되지 않고, 그 밖에도 여러 가지 트랜지스터를 생략하는 것이 가능하다. 예를 들면, 트랜지스터305_1과 트랜지스터305_2의 양쪽을 생략하는 것이 가능하다. 또는, 트랜지스터304_1과 트랜지스터304_2의 한쪽을 생략하는 것이 가능하다. 이 경우, 트랜지스터304_1과 트랜지스터304_2의 다른쪽의 게이트에는, 신호CKB를 입력하는 것이 가능하다. 또는, 트랜지스터304_1과 트랜지스터304_2의 양쪽을 생략하는 것이 가능하다. 또는, 트랜지스터302를 생략하는 것이 가능하다. 또는, 트랜지스터303을 생략하는 것이 가능하다.
또한, 실시형태1의 도 5b와 같이, 회로101 및 회로102가 m개의 트랜지스터를 가질 경우, 도 22a에 나타나 있는 바와 같이, 회로300은, 트랜지스터304_1∼304_m이라고 하는 복수의 트랜지스터와, 트랜지스터305_1∼305_m이라고 하는 복수의 트랜지스터를 갖는 것이 가능하다. 트랜지스터304_1∼304_m은, 트랜지스터304_1 또는 트랜지스터304_2에 대응하고, 트랜지스터305_1∼305_m은, 트랜지스터305_1 또는 트랜지스터305_2에 대응한다.
또한, 도 22a와 마찬가지로, 도 21b에 있어서도, 회로300은, 트랜지스터304_1∼304_m이라고 하는 복수의 트랜지스터와, 트랜지스터305_1∼305_m이라고 하는 복수의 트랜지스터를 갖는 것이 가능하다.
또한, 도 22b에 나타나 있는 바와 같이, 트랜지스터305_1 및 트랜지스터3052의 제1의 단자는, 배선112와 접속되고, 트랜지스터305_1 및 트랜지스터305_2의 게이트는, 각각, 노드Bl, 노드B2와 접속되는 것이 가능하다. 다만, 이것에 한정되지 않고, 트랜지스터305_1 및 트랜지스터305_2의 제1의 단자는, 각각, 배선114_2, 배선114_1과 접속되는 것이 가능하다. 또는, 트랜지스터305_1 및 트랜지스터305_2의 제1의 단자는, 각각, 배선211_2, 배선211_1과 접속되는 것이 가능하다. 또는, 트랜지스터305_1 및 트랜지스터305_2의 제1의 단자는, 각각, 노드B2, 노드Bl과 접속되는 것이 가능하다.
또한, 도 22b와 마찬가지로, 도 21b 및 도 22a에 있어서도, 트랜지스터305_1 및 트랜지스터305_2의 제1의 단자는, 배선112와 접속되고, 트랜지스터305_1 및 트랜지스터305_2의 게이트는, 각각, 노드Bl, 노드B2와 접속되는 것이 가능하다.
또한, 도 23a에 나타나 있는 바와 같이, 트랜지스터301의 제1의 단자는, 배선214와 접속되는 것이 가능하다. 배선214에는, 전압V2가 공급되고, 배선214는, 전원선으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 배선214에는, 기간Tl에 있어서 H레벨이 되는 신호가 입력되는 것이 가능하다.
또한, 도 23a와 마찬가지로, 도 21b 및 도 22a∼22b에 있어서도, 트랜지스터301의 제1의 단자는, 배선214와 접속되는 것이 가능하다.
또한, 도 23b에 나타나 있는 바와 같이, 트랜지스터로서, P채널형 트랜지스터를 사용하는 것이 가능하다. 트랜지스터301p, 트랜지스터302p, 트랜지스터303p, 트랜지스터304_1p, 트랜지스터304_2p, 트랜지스터305_1p 및 트랜지스터305_2p는, 각각, 트랜지스터301, 트랜지스터302, 트랜지스터303, 트랜지스터304_1, 트랜지스터304_2, 트랜지스터305_1 및 트랜지스터305_2에 대응하고, P 채널형이다. 그리고, 트랜지스터의 극성이 P채널형일 경우, 도 19b에 나타나 있는 바와 같이, 배선112에는, 전압V2가 공급되고, 신호CK, 신호CK_1, 신호CK_2, 신호CKB_1, 신호CKB_2, 전위Va 및 신호OUT는, 도 8b의 타이밍 차트와 비교해서 반전하고 있는 경우가 많다.
또한, 도 23b와 마찬가지로, 도 21b, 도 22a∼22b 및 도 23a에 있어서도, 트랜지스터로서, P채널형 트랜지스터를 사용하는 것이 가능하다.
(실시형태4)
본 실시형태에서는, 실시형태2에서 서술하는 회로400의 구체적인 예 에 관하여 설명한다. 또한, 회로400을 반도체장치, 구동회로, 또는 게이트 드라이버로 나타내는 것이 가능하다. 또한, 실시형태1∼실시형태2에서 서술하는 내용은, 그 설명을 생략한다. 또한, 실시형태1∼실시형태3에서 서술하는 내용은, 본 실시형태에서 서술하는 내용과 자유롭게 조합할 수 있다.
우선, 회로400의 일례에 대해서, 도 24a를 참조해서 설명한다. 회로400은, 트랜지스터401_1, 트랜지스터401_2, 트랜지스터402_1, 트랜지스터402_2, 용량소자403_1 및 용량소자403_2를 갖는다. 다만, 이것에 한정되지 않고, 회로400은, 그 밖에도 여러 가지 것을 갖는 것이 가능하다. 또는, 회로400은, 이것들의 트랜지스터 또는 용량소자 중 어느 하나를 생략하는 것이 가능하다.
이때, 트랜지스터401_1, 트랜지스터401_2, 트랜지스터402_1 및 트랜지스터402_2는, 트랜지스터201과 같은 극성인 것이 바람직하고, N채널형인 것으로 한다. 다만, 이것에 한정되지 않고, 트랜지스터401_1, 트랜지스터401_2, 트랜지스터402_1 및 트랜지스터402_2는, P채널형인 것이 가능하다.
다음에, 회로400의 접속 관계의 일례에 관하여 설명한다. 트랜지스터401_1의 제1의 단자는, 배선112와 접속되고, 트랜지스터401_1의 제2의 단자는, 노드Bl과 접속되고, 트랜지스터401_1의 게이트는, 노드A와 접속된다. 트랜지스터401_2의 제1의 단자는, 배선112와 접속되고, 트랜지스터401_2의 제2의 단자는, 노드B2와 접속되고, 트랜지스터401_2의 게이트는, 노드A와 접속된다. 트랜지스터402_1의 제1의 단자는, 배선112와 접속되고, 트랜지스터4021의 제2의 단자는, 노드Bl과 접속되고, 트랜지스터402_1의 게이트는, 배선211_2와 접속된다. 트랜지스터402_2의 제1의 단자는, 배선112와 접속되고, 트랜지스터402_2의 제2의 단자는, 노드B2와 접속되고, 트랜지스터402_2의 게이트는, 배선211_1과 접속된다. 용량소자403_1의 한쪽의 전극은, 배선211_1과 접속되고, 용량소자403_1의 다른쪽의 전극은, 노드Bl과 접속된다. 용량소자403_2의 한쪽의 전극은, 배선211_2와 접속되고, 용량소자403_2의 다른쪽의 전극은, 노드B2와 접속된다. 다만, 이것에 한정되지 않고, 그 밖에도 여러 가지 접속 구성으로 하는 것이 가능하다.
다음에, 각 트랜지스터 및 각 용량소자가 갖는 기능의 일례에 관하여 설명한다. 트랜지스터401_1은, 노드A의 전위에 따라, 배선112와 노드Bl과의 도통상태를 제어 함으로써, 전압Vl이 노드Bl에 공급되는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능하는 것이 가능하다. 트랜지스터401_2는, 노드A의 전위에 따라, 배선112와 노드B2의 도통상태를 제어 함으로써, 전압Vl이 노드B2에 공급되는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능하는 것이 가능하다. 트랜지스터402_1은, 신호CK_2에 따라, 배선112와 노드Bl의 도통상태를 제어 함으로써, 전압Vl이 노드Bl에 공급되는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능하는 것이 가능하다. 트랜지스터402_2는, 신호CK_1에 따라, 배선112와 노드B2의 도통상태를 제어 함으로써, 전압Vl이 노드B2에 공급되는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능하는 것이 가능하다. 용량소자403_1은, 신호CK_1에 따라, 노드Bl의 전위를 제어하는 기능을 갖는다. 용량소자403_2는, 신호CK_2에 따라, 노드B2의 전위를 제어하는 기능을 갖는다. 다만, 이것에 한정되지 않고, 이것들의 트랜지스터 및 용량소자는 그 밖에도 여러 가지 기능을 갖는 것이 가능하다.
다음에, 도 24a의 반도체장치의 동작에 대해서, 도 7b의 타이밍 차트를 참조해서 설명한다.
우선, k번째 프레임의 기간Tl에 있어서, 노드A의 전위가 높은 값(예를 들면, (V2-Vth301))이 되므로, 트랜지스터401_1, 트랜지스터401_2가 온이 된다. 이 때, 신호CK_1이 L레벨이 되고, 신호CK_2가 L레벨이 되므로, 트랜지스터402_1 및 트랜지스터402_2는 오프가 된다. 따라서, 배선112와 노드Bl이 도통상태가 되고, 배선112와 노드B2가 도통상태가 된다. 그 후, 전압Vl이 배선112로부터 노드Bl에 공급되고, 전압Vl이 배선112로부터 노드B2에 공급된다.
다음에, k번째 프레임의 기간T2에 있어서, 노드A의 전위가 높은 값(예를 들면, (V2+Vth201+α))이므로, 트랜지스터401_1, 트랜지스터401_2가 온으로 된다. 이 때, 신호CK_1이 H레벨이 되고, 신호CK_2가 L레벨이므로, 트랜지스터402_1이 오프로 되고, 트랜지스터402_2가 온이 된다. 따라서, 배선112와 노드Bl이 도통상태 그대로가 되고, 배선112와 노드B2가 도통상태 그대로가 된다. 그 후, 전압Vl이 배선112로부터 노드Bl에 공급되고, 전압Vl이 배선112로부터 노드B2에 공급된다.
한편, k+1번째 프레임의 기간T2에서는, 신호CK_1이 L레벨인채로 되고, 신호CK_2가 H레벨이 되므로, 트랜지스터402_1이 온이 되고, 트랜지스터402_2가 오프가 되는 동작이, k번째 프레임의 기간T2의 동작과 다르다.
다음에, k번째 프레임의 기간T3에 있어서, 노드A의 전위가 Vl이 되므로, 트랜지스터401_1, 트랜지스터401_2가 오프가 된다. 이 때, 신호CK_1이 L레벨이 되고, 신호CK_2가 L레벨이므로, 트랜지스터402_1이 오프인채로 되고, 트랜지스터402_2가 오프가 된다. 따라서, 배선112와 노드Bl은 비도통상태가 되고, 배선112와 노드B2는 비도통상태가 된다. 여기에서, 용량소자403_1에는, L레벨의 신호CK_1(배선211_1의 전위)와, Vl(노드Bl의 전위)과의 전위차가 유지된다. 그리고, 용량소자403_2에는, L레벨의 신호CK_2(배선211_2의 전위)와, Vl(노드B2의 전위)과의 전위차가 유지된다.
다음에, k번째 프레임의 기간T4에 있어서, 노드A의 전위가 Vl이므로, 트랜지스터401_1, 트랜지스터401_2는 오프인채로 된다. 이 때, 신호CK_1이 H레벨이 되고, 신호CK_2가 L레벨이므로, 트랜지스터402_1이 오프인채로 되고, 트랜지스터402_2가 온이 된다. 따라서, 배선112와 노드Bl이 비도통상태가 되고, 배선112와 노드B2가 도통상태가 된다. 그 후, 전압Vl이 배선112로부터 노드B2에 공급된다. 이 결과, 노드Bl은 부유 상태가 된다. 따라서, 신호CK_1이 L레벨로부터 H레벨이 되면, 용량소자403_1의 용량결합에 의해, 노드Bl의 전위가 상승한다.
한편, k+1번째 프레임의 기간T4에서는, 신호CK_1이 L레벨인채로 되고, 신호CK_2가 H레벨이 되므로, 트랜지스터402_1이 온이 되고, 트랜지스터402_2가 오프가 되는 점이, k번째 프레임의 기간T4와 다르다. 따라서, 배선112와 노드Bl이 도통상태가 되고, 배선112와 노드B2가 비도통상태가 된다. 그 후, 전압Vl이 배선112로부터 노드Bl에 공급된다. 이 결과, 노드B2가 부유 상태가 된다. 따라서, 신호CK_2가 L레벨로부터 H레벨이 되면, 용량소자403_2의 용량결합에 의해, 노드B2의 전위가 상승한다.
다음에, k번째 프레임의 기간T5에 있어서, 노드A의 전위가 Vl이므로, 트랜지스터401_1, 트랜지스터401_2는 오프인채로 된다. 이 때, 신호CK_1이 L레벨이 되고, 신호CK_2가 L레벨이므로, 트랜지스터402_1이 오프인채로 되고, 트랜지스터402_2가 오프가 된다. 따라서, 배선112와 노드Bl이 비도통상태가 되고, 배선112와 노드B2가 비도통상태가 된다. 이 결과, 노드Bl 및 노드B2는 부유 상태가 된다. 따라서, 신호CK_1이 H레벨로부터 L레벨이 되면, 용량소자403_1의 용량결합에 의해, 노드Bl의 전위가 감소한다. 다만, 신호CK_1은 L레벨이므로, 노드Bl의 전위는 Vl인채로 된다.
한편, k+1번째 프레임의 기간T5에서는, 신호CK_1이 L레벨인채로 되고, 신호CK_2가 L레벨이 되므로, 노드B2의 전위가 용량소자403_2의 용량결합에 의해 감소하는 점이, k번째 프레임의 기간T5와 다르다. 그리고, 노드Bl의 전위는 Vl이 되는 점이, k번째 프레임의 기간T5와 다르다.
이상과 같이, 본 실시형태의 반도체장치는, k번째 프레임에 있어서의 동작과 k+1번째 프레임에 있어서의 동작을 반복함으로써, 트랜지스터가 온이 되는 시간을 짧게 할 수 있다. 따라서, 트랜지스터의 특성열화를 억제할 수 있다. 따라서, 시프트 레지스터, 게이트 드라이버, 또는 표시장치등이 본 실시형태의 반도체장치를 가짐으로써, 이것들의 수명을 길게 할 수 있다.
또는, 본 실시형태의 반도체장치는, 모든 트랜지스터의 극성을 N채널형 또는 P채널형으로 하는 것이 가능하다. 따라서, CMOS회로와 비교하여, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 꾀할 수 있다. 특히, 화소부등도 포함시키고, 모든 트랜지스터가 N채널형일 경우, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용하는 것이 가능하게 된다. 다만, 이것들의 반도체를 사용한 트랜지스터는, 열화하기 쉬운 경우가 많다. 그러나, 본 실시형태의 반도체장치는, 트랜지스터의 열화를 억제할 수 있다.
또는, 트랜지스터의 특성이 열화한 경우에도 반도체장치가 동작하도록, 트랜지스터의 채널 폭을 크게 할 필요가 없다. 따라서, 트랜지스터의 채널 폭을 작게 할 수 있다. 왜냐하면, 본 실시형태의 반도체 장치에서는, 트랜지스터의 열화를 억제할 수 있기 때문이다.
또한, 트랜지스터401_1의 채널 폭과, 트랜지스터401_2의 채널 폭은, 대략 같은 것이 바람직하다. 또는, 트랜지스터402_1의 채널 폭과, 트랜지스터402_2의 채널 폭은, 대략 같은 것이 바람직하다. 또는, 용량소자403_1의 용량값, 또는 한쪽의 전극과 다른쪽의 전극이 겹치는 면적과, 용량소자403_2의 용량값, 또는 한쪽의 전극과 다른쪽의 전극이 겹치는 면적은, 대략 같은 것이 바람직하다. 왜냐하면, 트랜지스터401_1과 트랜지스터401_2는 같은 기능을 갖고, 트랜지스터402_1과 트랜지스터402_2는 같은 기능을 갖고, 용량소자403_1과 용량소자403_2는 같은 기능을 갖기 때문이다.
이때, 트랜지스터401_1의 채널 폭은, 트랜지스터402_1의 채널 폭보다도 큰 것이 바람직하다. 또는, 트랜지스터401_2의 채널 폭은, 트랜지스터402_2의 채널 폭보다도 큰 것이 바람직하다. 다만, 이것에 한정되지 않고, 트랜지스터401_1의 채널 폭은, 트랜지스터402_1의 채널 폭보다도 작은 것이 가능하다. 또는, 트랜지스터401_2의 채널 폭은, 트랜지스터402_2의 채널 폭보다도 작은 것이 가능하다.
또한, 도 24b에 나타나 있는 바와 같이, 배선112을 배선112G∼112J라고 하는 복수의 배선으로 분할하는 것이 가능하다. 트랜지스터401_1, 트랜지스터401_2, 트랜지스터402_1, 트랜지스터402_2의 제1의 단자는, 각각, 배선112G, 배선112H, 배선112I, 배선112J와 접속된다. 배선112G∼112J는, 배선112에 대응한다. 따라서, 배선112G∼112J에는 전압Vl을 공급하는 것이 가능해서, 배선112G∼112J는, 전원선으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 배선112G∼112J에는, 신호를 입력하는 것이 가능하다. 이 경우, 배선112G∼112J는, 신호선으로서 기능하는 것이 가능하다. 또는, 배선112G∼112J에는, 따로따로의 신호, 또는 따로따로의 전압을 공급하는 것이 가능하다.
또한, 도 24c에 나타나 있는 바와 같이, 트랜지스터401_1 및 트랜지스터4021의 제1의 단자는, 배선211_2와 접속되고, 트랜지스터401_2 및 트랜지스터402_2의 제1의 단자는, 배선211_1과 접속되는 것이 가능하다. 이렇게 함으로써, 트랜지스터가 오프가 되는 경우에는, 해당 트랜지스터의 제1의 단자에는 클록 신호가 입력된다. 따라서, 해당 트랜지스터에 역바이어스를 인가할 수 있으므로, 해당 트랜지스터의 특성열화를 억제할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터401_1 및 트랜지스터402_1의 제1의 단자는, 배선114_2와 접속되고, 트랜지스터401_2 및 트랜지스터402_2의 제1의 단자는, 배선114_1과 접속되는 것이 가능하다. 이 경우에도, 역바이어스가 트랜지스터에 인가되므로, 트랜지스터의 특성열화를 억제할 수 있다. 또는, 트랜지스터401_1 및 트랜지스터401_2의 제1의 단자는, 배선112와 접속되는 것이 가능하다.
또한, 도 25a에 나타나 있는 바와 같이, 트랜지스터402_1 및 트랜지스터402_2를 생략하는 것이 가능하다.
또한, 도 25a와 마찬가지로, 도 24b∼24c에 있어서도, 트랜지스터402_1 및 트랜지스터402_2를 생략하는 것이 가능하다.
또한, 도 25b에 나타나 있는 바와 같이, 용량소자로서, MOS용량을 사용하는 것이 가능하다. 트랜지스터403a_1 및 트랜지스터403a_2는, N채널형인 경우가 많고, MOS용량으로서 기능한다. 트랜지스터403a_1의 제1의 단자 및 제2의 단자는, 노드Bl과 접속되고, 트랜지스터403a_1의 게이트는, 배선211_1과 접속된다. 트랜지스터403a_2의 제1의 단자 및 제2의 단자는, 노드B2와 접속되고, 트랜지스터403a_2의 게이트는, 배선211_2와 접속된다. 이렇게 함으로써, 트랜지스터403a_1 및 트랜지스터403a_2에 채널 영역이 생기기 쉬워지므로, 용량값을 크게 할 수 있다.
또한, 도 25b와 마찬가지로, 도 24b∼24c 및 도 25a에 있어서도, 용량소자로서, MOS용량을 사용하는 것이 가능하다.
또한, 실시형태1의 도 5b와 같이, 회로101 및 회로102가 m개의 트랜지스터를 가질 경우, 도 25c에 나타나 있는 바와 같이, 반도체장치는, 트랜지스터401_1∼401_m이라고 하는 복수의 트랜지스터, 트랜지스터402_1∼402_m이라고 하는 복수의 트랜지스터 및 용량소자403_1∼403_m이라고 하는 복수의 용량소자를 갖는 것이 가능하다. 다만, 이것에 한정되지 않고, 트랜지스터402_1∼402_m을 생략하는 것이 가능하다.
또한, 도 25c와 마찬가지로, 도 24b∼24c 및 도 25a∼25b에 있어서도, 반도체장치는, 트랜지스터401_1∼401_m이라고 하는 복수의 트랜지스터, 트랜지스터402_1∼402_m이라고 하는 복수의 트랜지스터 및 용량소자403_1∼403_m이라고 하는 복수의 용량소자를 갖는 것이 가능하다.
또한, 도 25d에 나타나 있는 바와 같이, 트랜지스터로서, P채널형 트랜지스터를 사용하는 것이 가능하다. 트랜지스터401_1p, 트랜지스터401_2p, 트랜지스터402_1p 및 트랜지스터402_2p는, 각각, 트랜지스터401_1, 트랜지스터401_2, 트랜지스터402_1 및 트랜지스터402_2에 대응하고, P채널형이다. 그리고, 트랜지스터의 극성이 P채널형일 경우, 도 19b에 나타나 있는 바와 같이, 배선112에는, 전압V2가 공급되고, 신호CK, 신호CK_1, 신호CK_2, 신호CKB_1, 신호CKB_2, 전위Va 및 신호OUT는, 도 8b의 타이밍 차트와 비교해서 반전하고 있는 경우가 많다.
또한, 도 25d와 마찬가지로, 도 24b∼24c 및 도 25a∼25c에 있어서도, 트랜지스터로서, P채널형 트랜지스터를 사용하는 것이 가능하다.
(실시형태5)
본 실시형태에서는, 시프트 레지스터의 일례에 관하여 설명한다. 본 실시형태의 시프트 레지스터는, 실시형태1∼실시형태3의 반도체장치를 갖는 것이 가능하다. 또한, 시프트 레지스터를, 반도체장치, 또는 게이트 드라이버로 나타내는 것이 가능하다. 또한, 실시형태1∼실시형태4에서 서술하는 내용은, 그 설명을 생략한다. 또한, 실시형태1∼실시형태4에서 서술하는 내용은, 본 실시형태에서 서술하는 내용과 자유롭게 조합할 수 있다.
우선, 시프트 레지스터의 일례에 대해서, 도 26을 참조해서 설명한다. 시프트 레지스터는, 플립플롭501_1∼501_N(N은 자연수)이라고 하는 복수의 플립플롭을 갖는다.
이때, 플립플롭501_1∼501_N은, 각각, 실시형태1∼실시형태4에서 서술하는 반도체장치에 대응한다. 도 26의 일례에는, 플립플롭501_1∼501_N으로서, 도 7a의 반도체장치를 사용할 수 있는 경우에 대해서 나타낸다. 다만, 이것에 한정되지 않고, 플립플롭501_1∼501_N으로서는, 그 밖에도 실시형태1∼실시형태4에서 서술하는 반도체장치 혹은 회로, 또는, 다른 여러 가지 반도체장치 혹은 회로를 사용하는 것이 가능하다.
다음에, 시프트 레지스터의 접속 관계에 관하여 설명한다. 시프트 레지스터는, 배선511_1∼511_N, 배선512, 배선512_1, 배선512_2, 배선513, 배선513_1, 배선513_2, 배선514, 배선515, 배선516과 접속된다. 그리고, 플립플롭501_i(i는 1∼N 중 어느 하나)에 있어서, 배선111, 배선211, 배선211_1, 배선211_2, 배선114_1, 배선114_2, 배선112, 배선212 및 배선213은, 각각, 배선511_i, 배선512, 배선512_1, 배선512_2, 배선513_1, 배선513_2, 배선514, 배선511_i-1, 배선511_i+1과 접속된다. 여기에서, 홀수단의 플립플롭과, 짝수단의 플립플롭에서는, 배선211, 배선211_1, 배선211_2, 배선114_1, 배선114_2의 접속처가 다른 경우가 많다. 예를 들면, i번째(i는 1∼N 중 어느 하나)단의 플립플롭에 있어서, 배선211, 배선211_1, 배선211_2, 배선114_1 및 배선114_2가, 각각, 배선512, 배선512_1, 배선512_2, 배선513_1, 배선513_2와 접속된다고 한다. 이 경우, i+1번째단의 플립플롭, 또는 i-1번째단의 플립플롭에 있어서는, 배선211, 배선211_1, 배선211_2, 배선114_1 및 배선114_2는, 각각, 배선513, 배선513_1, 배선513_2, 배선512_1, 배선512_2와 접속된다.
또한, 플립플롭501_1에서는, 배선212는, 배선515와 접속되는 경우가 많다. 그리고, 플립플롭501_N에서는, 배선213은, 배선516과 접속되는 경우가 많다.
다음에, 각 배선에 입력 또는 출력되는 신호 또는 전압의 일례에 관하여 설명한다. 배선511_1∼511_N으로부터는, 일례로서, 각각, 신호GOUT_1∼GOUT_N이 출력되는 것으로 한다. 신호GOUT_1∼GOUT_N은, 각각, 플립플롭501_1∼501_N의 출력 신호다. 그리고, 신호GOUT_1∼GOUT_N은, 신호OUT에 대응하고, 출력 신호, 선택신호, 전송 신호, 스타트 신호, 리셋트 신호, 게이트 신호, 또는 주사 신호로서 기능하는 것이 가능하다. 배선512, 배선512_1 및 배선512_2에는, 일례로서, 각각, 신호GCK, 신호GCK_1, 신호GCK_2가 입력된다. 신호GCK은, 신호CK, 또는 신호CKB에 대응하고, 클록 신호로서 기능하는 것이 가능하다. 신호GCK_1은, 신호CK_1, 또는 신호CKB_l에 대응하고, 클록 신호로서 기능하는 것이 가능하다. 신호GCK_2는, 신호CK_2, 또는 신호CKB_2에 대응하고, 클록 신호로서 기능하는 것이 가능하다. 배선513, 배선513_1 및 배선513_2에는, 일례로서, 각각, 신호GCKB, 신호GCKB_1, 신호GCKB_2가 입력된다. 신호GCKB은, 신호CK, 또는 신호CKB에 대응하고, 반전 클록 신호로서 기능하는 것이 가능하다. 신호GCKB_1은, 신호CK_1, 또는 신호CKB_1에 대응하고, 반전 클록 신호로서 기능하는 것이 가능하다. 신호GCKB_2는, 신호CK_2, 또는 신호CKB_2에 대응하고, 반전 클록 신호로서 기능하는 것이 가능하다. 배선514에는, 일례로서, 전압Vl이 공급되는 것으로 한다. 배선515에는, 일례로서, 신호GSP가 입력되는 것으로 한다. 신호GSP는, 신호SP에 대응하고, 스타트 신호, 또는 수직동기신호로서 기능하는 것이 가능하다. 배선516에는, 일례로서, 신호GRE가 입력되는 것으로 한다. 신호GRE는, 신호RE에 대응하고, 리셋트 신호로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 이것들의 배선에는, 그 밖에도 여러 가지 신호, 여러 가지 전압, 또는 여러 가지 전류를 입력하는 것이 가능하다.
또한, 배선511_1∼511_N은, 신호선, 게이트 선, 주사선, 또는 출력 신호선으로서 기능하는 것이 가능하다. 배선512, 배선512_1 및 배선512_2는, 신호선, 또는 클록 신호선으로서 기능하는 것이 가능하다. 배선513, 배선513_1 및 배선513_2는, 신호선, 또는 클록 신호선으로서 기능하는 것이 가능하다. 배선514은, 전원선, 또는 그라운드 선으로서 기능하는 것이 가능하다. 배선515는, 신호선으로서 기능하는 것이 가능하다. 배선516은, 신호선으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 이것들의 배선은 그 밖에도 여러 가지 종류의 배선으로서 기능하는 것이 가능하다.
또한, 배선512, 배선512_1, 배선512_2, 배선513, 배선513_1, 배선513_2, 배선514, 배선515 및 배선516에는, 회로520으로부터 신호 또는 전압등이 입력되는 것으로 한다. 회로520은, 시프트 레지스터에 신호 또는 전압등을 공급 함으로써, 시프트 레지스터를 제어하는 기능을 갖고, 제어회로, 또는 콘트롤러등으로서 기능하는 것이 가능하다.
또한, 회로520은, 일례로서, 회로521 및 회로522를 갖는 것으로 한다. 회로521은, 정전원전압, 부전원전압, 그라운드 전압, 기준전압등의 전원전압을 생성하는 기능을 갖고, 전원회로, 또는 레귤레이터로서 기능하는 것이 가능하다. 회로522는, 클록 신호, 반전 클록 신호, 스타트 신호, 리셋트 신호 및/또는, 비디오신호등의 여러 가지 신호를 생성하는 기능을 갖고, 타이밍 제너레이터로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 회로520은, 회로521 및 회로522의 이외에도 여러 가지 회로, 또는 여러 가지 소자를 갖는 것이 가능하다. 예를 들면, 회로520은, 오실레이터, 레벨 시프트회로, 인버터 회로, 버퍼 회로, DA변환회로, AD변환회로, 오피앰프, 시프트 레지스터, 룩업테이블, 코일, 트랜지스터, 용량소자, 저항소자 및/또는, 분주기등을 갖는 것이 가능하다.
다음에, 도 26의 시프트 레지스터의 동작에 대해서, 도 27의 타이밍 차트를 참조해서 설명한다. 도 27은, 시프트 레지스터의 동작을 설명하기 위한 타이밍 차트의 일례다. 도 27에는, 신호GSP, 신호GRE, 신호GCK, 신호GCK_1, 신호GCK_2, 신호GCKB, 신호GCKB_1, 신호GCKB_2, 신호GOUT_1, 신호GOUT_i-1, 신호GOUT_i, 신호GOUT_i+1 및 신호GOUT_N의 일례를 게시한다. 또한, 실시형태1∼실시형태4의 반도체장치의 동작과 공통되는 점은, 그 설명을 생략한다.
플립플롭501_i의 동작에 관하여 설명한다. 우선, 신호GOUT_i-1이 H레벨이 된다. 그 후, 플립플롭501_i는, 기간Tl에 있어서의 동작을 시작하고, 신호GOUT_i는 L레벨이 된다. 그 후에 신호GCK 및 신호GCKB가 반전한다. 그 후, 플립플롭501_i가 기간T2에 있어서의 동작을 시작하고, 신호GOUT_i가 H레벨이 된다. 신호GOUT_i는, 플립플롭501_i-1에 리셋트 신호로서 입력되고, 또한 플립플롭501_i+1에 스타트 신호로서 입력된다. 따라서, 플립플롭501_i-1은, 기간T3에 있어서의 동작을 시작하고, 플립플롭501_i+1은, 기간Tl에 있어서의 동작을 시작한다. 그 후에 신호GCK 및 신호GCKB가 다시 반전한다. 그 후, 플립플롭501_i+1이 기간T2에 있어서의 동작을 시작하고, 신호GOUT_i+1이 H레벨이 된다. 신호GOUT_i+1은, 플립플롭501_i에 리셋트 신호로서 입력된다. 따라서, 플립플롭501_i가 기간T3에 있어서의 동작을 시작하므로, 신호GOUT_i는 L레벨이 된다. 그 후에, 다시 신호GOUT_i-1이 H레벨이 될때까지는, 플립플롭501_i는, 신호GCK 및 신호GCKB이 반전할 때마다, 기간T4에 있어서의 동작과 기간T5에 있어서의 동작을 반복한다.
또한, 플립플롭501_1에서는, 앞의 단의 플립플롭의 출력 신호 대신에, 신호GSP가 회로520으로부터 배선515를 거쳐서 입력된다. 따라서, 신호GSP가 H레벨이 되면, 플립플롭501_1은, 기간Tl에 있어서의 동작을 시작한다.
또한, 플립플롭501_N에서는, 다음 단의 플립플롭의 출력 신호 대신에, 신호GRE가 회로520으로부터 배선516을 거쳐서 입력된다. 따라서, 신호GRE가 H레벨이 되면, 플립플롭501_N은, 기간T3에 있어서의 동작을 시작한다.
이상, 본 실시형태의 시프트 레지스터의 동작에 관하여 설명했다. 본 실시형태의 시프트 레지스터는, 실시형태1∼실시형태4의 반도체장치를 사용함으로써, 해당 반도체장치와 같은 장점을 얻는 것이 가능하다.
이때, 신호GCK과 신호GCKB의 관계를 비평형으로 하는 것이 가능하다. 예를 들면, 도 28a의 타이밍 차트에 나타나 있는 바와 같이, 신호GCK 및 신호GCKB에 있어서, H레벨이 되는 기간이 L레벨이 되는 기간보다도 짧게 하는 것이 가능하다. 이렇게 함으로써, 신호GOUT_1∼GOUT_N에, 지연 또는 왜곡등이 생겨도, 이것들의 신호가 동시에 H레벨이 되는 기간을 방지할 수 있다. 따라서, 본 실시형태의 시프트 레지스터가 표시장치에 사용되는 경우, 복수의 행이 동시에 선택되는 것을 막을 수 있다. 다만, 이것에 한정되지 않고, 신호GCK 및/또는, 신호GCKB에 있어서, H레벨이 되는 기간이 L레벨이 되는 기간보다도 긴 것이 가능하다.
또한, 시프트 레지스터에 다상의 클록 신호를 입력하는 것이 가능하다. 예를 들면, 도 28b의 타이밍 차트에 나타나 있는 바와 같이, M(M은 자연수)상의 클록 신호를 사용하는 것이 가능하다. 이 경우, 신호GOUT_1∼GOUT_N에 있어서, 어떤 단에 있어서 H레벨이 되는 기간은, 그 전후의 단에 있어서 H레벨이 되는 기간과 겹치는 것이 가능해진다. 따라서, 본 실시형태가 표시장치에 사용되는 경우, 복수의 행이 동시에 선택되게 된다. 이에 따라 다른 행의 화소에의 비디오신호를 프리차지 전압으로서 사용하는 것이 가능하게 된다.
또한, 도 28b에 있어서, M≤8인 것이 바람직하다. 더 바람직하게는, M≤6인 것이 바람직하다. 더 바람직하게는, M≤4인 것이 바람직하다. 왜냐하면, 시프트 레지스터가 표시장치의 주사선 구동회로에 사용되는 경우, M이 지나치게 크면, 화소에 복수의 종류의 비디오신호가 기록되기 때문이다. 그리고, 해당 화소에 부정한 비디오신호가 입력되는 기간이 길어지므로, 표시 품위가 저하하는 경우가 있기 때문이다.
또한, 도 28b와 마찬가지로, 도 28a의 타이밍 차트에 있어서도, 다상의 클록 신호를 사용하는 것이 가능하다.
또한, 배선516은, 다른 배선과 공유, 또는 생략되는 것이 가능하다. 예를 들면, 배선516은, 배선512, 배선512_1, 배선512_2, 배선513, 배선513_1, 배선513_2, 배선514, 또는 배선515와 공유되는 것이 가능하다. 이 경우, 배선516이 생략되고, 플립플롭501_N에 있어서, 배선516은, 배선512, 배선512_1, 배선512_2, 배선513, 배선513_1, 배선513_2, 배선514, 또는 배선515와 공유되는 것이 가능하다. 별도의 예로서, 배선516이 생략되는 것이 가능하다. 이 경우, 플립플롭501_N에 있어서, 트랜지스터302 및 트랜지스터303이 생략되는 것이 가능하다.
또한, 배선을 새롭게 추가하는 것이 가능하다. 예를 들면, 플립플롭으로서, 도 23a와 같이, 전압V2을 필요로 하는 구성이 사용되는 경우, 새로운 배선을 추가하는 것이 가능하다. 그리고, 해당 배선에는, 전압V2를 공급하는 것이 가능하다. 다만, 이것에 한정되지 않고, 플립플롭의 구성에 따라, 여러 가지 배선을 새롭게 추가하는 것이 가능하고, 배선을 생략하는 것이 가능하다.
또한, 도 29에 나타나 있는 바와 같이, 출력 신호를 분할하는 것이 가능하다. 도 29의 일례에서는, 플립플롭501_1∼501_N으로서, 각각, 도 17b의 반도체장치를 사용할 수 있다. 플립플롭501_i에 있어서, 배선111, 배선211, 배선211_1, 배선211_2, 배선114_1, 배선114_2, 배선112, 배선212, 배선213 및 배선212는, 각각, 배선511_i, 배선512, 배선512_1, 배선512_2, 배선513_1, 배선513_2, 배선514, 배선517_i-1, 배선511_i+1, 배선517_i와 접속된다. 이렇게 함으로써, 배선511_1∼511_N에, 화소 또는 게이트 선등의 부하가 접속되는 경우에도, 다음 단의 플립플롭을 구동하기 위한 전송 신호에 왜곡 또는 지연등이 생길 일이 없다. 따라서, 시프트 레지스터의 지연의 영향을 저감할 수 있다. 다만, 이것에 한정되지 않고, 배선212는, 배선511_i-1과 접속되는 것이 가능하다. 또는, 배선213은, 배선517_i+1과 접속되는 것이 가능하다.
(실시형태6)
본 실시형태에서는, 표시장치의 일례에 관하여 설명한다.
우선, 도 30a를 참조하여, 액정표시장치의 시스템 블록의 일례에 관하여 설명한다. 액정표시장치는, 회로5361, 회로5362, 회로5363_1, 회로5363_2, 화소부(5364), 회로5365 및 조명 장치(5366)를 갖는다. 화소부(5364)에는, 복수의 배선5371이 회로5362로부터 연신해서 배치되고, 복수의 배선5372가 회로5363_1 및 회로5363_2로부터 연신해서 배치되어 있다. 그리고, 복수의 배선5371과 복수의 배선5372와의 교차 영역에는, 각각, 액정소자등의 표시 소자를 갖는 화소5367이 매트릭스 모양으로 배치되어 있다.
회로5361은, 영상신호5360에 따라, 회로5362, 회로5363_1, 회로5363_2 및 회로5365에, 신호, 전압, 또는 전류등을 공급하는 기능을 갖고, 콘트롤러, 제어회로, 타이밍 제너레이터, 전원회로, 또는 레귤레이터등으로서 기능하는 것이 가능하다. 본 실시형태에서는, 일례로서, 회로5361은, 회로5362에, 신호선 구동회로용 스타트 신호(SSP), 신호선 구동회로용 클록 신호(SCK), 신호선 구동회로용 반전 클록 신호(SCKB), 비디오신호용 데이터(DATA), 래치(latch) 신호(LAT)를 공급하는 것으로 한다. 또는, 회로5361은, 일례로서, 회로5363_1 및 회로5363_2에, 주사선 구동회로용 스타트 신호(GSP), 주사선 구동회로용 클록 신호(GCK) 및 주사선 구동회로용 반전 클록 신호(GCKB)를 공급하는 것으로 한다. 또는, 회로5361은, 회로5365에, 백라이트 제어신호(BLC)를 공급하는 것으로 한다. 다만, 이것에 한정되지 않고, 회로5361은, 그 밖에도 여러 가지 신호, 여러 가지 전압, 또는 여러 가지 전류등을, 회로5362, 회로5363_1, 회로5363_2 및 회로5365에 공급하는 것이 가능하다.
회로5362는, 회로5361로부터 공급되는 신호(예를 들면, SSP, SCK, SCKB, DATA, LAT)에 따라, 비디오신호를 복수의 배선(5371)에 출력하는 기능을 갖고, 신호선 구동회로로서 기능하는 것이 가능하다. 회로5363_1 및 회로5363_2는, 회로5361로부터 공급되는 신호(GSP, GCK, GCKB)에 따라, 주사 신호를 복수의 배선(5372)에 출력하는 기능을 갖고, 주사선 구동회로로서 기능하는 것이 가능하다. 회로5365는, 회로5361로부터 공급되는 신호(BLC)에 따라, 조명 장치(5366)에 공급하는 전력의 양, 또는 시간등을 제어 함으로써, 조명 장치(5366)의 휘도(또는 평균 휘도)를 제어하는 기능을 갖고, 전원회로로서 기능하는 것이 가능하다.
또한, 복수의 배선(5371)에 비디오신호가 입력되는 경우, 복수의 배선(5371)은, 신호선, 비디오신호선, 또는 소스 선등으로서 기능하는 것이 가능하다. 복수의 배선(5372)에 주사 신호가 입력되는 경우, 복수의 배선(5372)은, 신호선, 주사선, 또는 게이트 선등으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않는다.
또한, 회로5363_1 및 회로5363_2에, 같은 신호가 회로5361로부터 입력되는 경우, 회로5363_1이 복수의 배선(5372)에 출력하는 주사 신호와, 회로5363_2가 복수의 배선(5372)에 출력하는 주사 신호는, 대략 같은 타이밍이 되는 경우가 많다. 따라서, 회로5363_1 및 회로5363_2가 구동하는 부하를 작게 할 수 있다. 따라서, 표시장치를 크게 할 수 있다. 또는, 표시장치를 고선명으로 할 수 있다. 또는, 회로5363_1 및 회로5363_2가 갖는 트랜지스터의 채널 폭을 작게 할 수 있으므로, 좁은 프레임의 표시장치를 얻을 수 있다. 다만, 이것에 한정되지 않고, 회로5361은, 회로5363_1과 회로5363_2에 따로따로의 신호를 공급하는 것이 가능하다.
또한, 회로5363_1과 회로5363_2의 한쪽을 생략하는 것이 가능하다.
또한, 화소부(5364)에는, 용량선, 전원선, 주사선등의 배선을 새롭게 배치하는 것이 가능하다. 그리고, 회로5361은, 이것들의 배선에 신호 또는 전압등을 출력하는 것이 가능하다. 또는, 회로5363_1 또는 회로5363_2와 같은 회로를 새롭게 추가하고, 이 새롭게 추가한 회로는, 새롭게 추가한 배선에 주사 신호등의 신호를 출력하는 것이 가능하다.
또한, 화소(5367)가 표시 소자로서 EL소자등의 발광소자를 갖는 것이 가능하다. 이 경우, 도 30b에 나타나 있는 바와 같이, 표시 소자가 발광하는 것이 가능하므로, 회로(5365) 및 조명 장치(5366)는 생략되는 것이 가능하다. 그리고, 표시 소자에 전력을 공급하기 위해서, 전원선으로서 기능하는 것이 가능한 복수의 배선(5373)을 화소부(5364)에 배치하는 것이 가능하다. 회로5361은, 전압(ANO)이라고 하는 전원전압을 배선5373에 공급하는 것이 가능하다. 이 배선5373은, 화소의 색요소별로 접속되는 것이 가능하고, 모든 화소에 공통적으로 접속되는 것이 가능하다.
또한, 도 30b에서는, 일례로서, 회로5361은, 회로5363_1과 회로5363_2에 따로따로의 신호를 공급하는 경우의 일례를 게시한다. 회로5361은, 주사선 구동회로용 스타트 신호(GSPl), 주사선 구동회로용 클록 신호(GCKl) 및 주사선 구동회로용 반전 클록 신호(GCKBl)등의 신호를 회로5363_1에 공급한다. 그리고, 회로5361은, 주사선 구동회로용 스타트 신호(GSP2), 주사선 구동회로용 클록 신호(GCK2) 및 주사선 구동회로용 반전 클록 신호(GCKB2)등의 신호를 회로5363_2에 공급한다. 이 경우, 회로5363_1은, 복수의 배선(5372) 중 홀수행째의 배선만을 주사하고, 회로5363_2는, 복수의 배선(5372) 중 짝수행째의 배선만을 주사하는 것이 가능하게 된다. 따라서, 회로5363_1 및 회로5363_2의 구동주파수를 작게 할 수 있으므로, 소비 전력의 저감을 꾀할 수 있다. 또는, 1단분의 플립플롭을 배치하는 것이 가능한 면적을 크게 할 수 있다. 따라서, 표시장치를 고선명으로 할 수 있다. 또는, 표시장치를 대형으로 할 수 있다. 다만, 이것에 한정되지 않고, 도 30a와 마찬가지로, 회로5361은, 회로5363_1과 회로5363_2에 같은 신호를 출력하는 것이 가능하다.
또한, 도 30b와 마찬가지로, 도 30a에 있어서도, 회로5361은, 회로53631과 회로5363_2에 따로따로의 신호를 공급하는 것이 가능하다.
이상, 표시장치의 시스템 블록의 일례에 관하여 설명했다.
다음에, 표시장치의 구성의 일례에 대해서, 도 31a, 도 31b, 도 31c, 도 31d 및 도 31e를 참조해서 설명한다.
도 31a에서는, 화소부(5364)에 신호를 출력하는 기능을 갖는 회로(예를 들면, 회로5362, 회로5363_1 및 회로5363_2등)는, 화소부(5364)와 같은 기판(5380)에 형성된다. 그리고, 회로5361은, 화소부(5364)와는 다른 기판에 형성된다. 이렇게 해서, 외부부품의 수가 감소되므로, 비용의 저감을 꾀할 수 있다. 또는, 기판(5380)에 입력되는 신호 또는 전압의 수가 감소되므로, 기판(5380)과, 외부부품과의 접속수를 줄일 수 있다. 따라서, 신뢰성의 향상, 또는 수율의 향상을 꾀할 수 있다.
또한, 회로가 화소부(5364)와는 다른 기판에 형성되는 경우, 해당 기판은, TAB(Tape Automated Bonding)방식에 의해 FPC(Flexible Printed Circuit)에 설치되는 것이 가능하다. 또는, 해당 기판은, COG(Chip On Glass)방식에 의해 화소부(5364)와 같은 기판(5380)에 실장하는 것이 가능하다.
또한, 회로가 화소부(5364)와는 다른 기판에 형성되는 경우, 해당 기판에는, 단결정 반도체를 사용한 트랜지스터를 형성하는 것이 가능하다. 따라서, 해당 기판에 형성되는 회로는, 구동주파수의 향상, 구동전압의 향상, 출력 신호의 변동의 저감등의 장점을 얻을 수 있다.
또한, 외부회로부터는, 입력 단자(5381)를 거쳐서 신호, 전압, 또는 전류등이 입력되는 경우가 많다.
도 31b에서는, 구동주파수가 낮은 회로(예를 들면, 회로5363_1, 회로5363_2)는, 화소부(5364)와 같은 기판(5380)에 형성된다. 그리고, 회로5361 및 회로5362는, 화소부(5364)와는 다른 기판에 형성된다. 이렇게 해서, 이동도가 작은 트랜지스터에 의해, 기판(5380)에 형성되는 회로를 구성하는 것이 가능하게 된다. 따라서, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용하는 것이 가능하게 된다. 따라서, 표시장치의 대형화, 공정수의 삭감, 비용의 저감, 또는 수율의 향상등을 꾀할 수 있다.
또한, 도 31c에 나타나 있는 바와 같이, 회로5362의 일부(회로5362a)가 화소부(5364)와 같은 기판(5380)에 형성되고, 나머지의 회로5362(회로5362b)가 화소부(5364)와는 다른 기판에 형성되는 것이 가능하다. 회로5362a는, 이동도가 낮은 트랜지스터로 구성하는 것이 가능한 회로(예를 들면, 시프트 레지스터, 셀렉터, 스위치등)을 갖는 경우가 많다. 그리고, 회로5362b는, 이동도가 높고, 특성 변동이 작은 트랜지스터로 구성하는 것이 바람직한 회로(예를 들면, 시프트 레지스터, 래치회로, 버퍼 회로, DA변환회로, AD변환회로등)을 갖는 경우가 많다. 이렇게 함으로써, 도 31b와 마찬가지로, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용하는 것이 가능해지고, 한층 더 외부부품의 삭감을 꾀할 수 있다.
도 31d에서는, 화소부(5364)에 신호를 출력하는 기능을 갖는 회로(예를 들면, 회로5362, 회로5363_1 및 회로5363_2등) 및 이것들의 회로를 제어하는 기능을 갖는 회로(예를 들면, 회로5361)은, 화소부(5364)와는 다른 기판에 형성된다. 이렇게 해서, 화소부와, 그 주변회로를 따로따로의 기판에 형성하는 것이 가능하게 되므로, 수율의 향상을 꾀할 수 있다.
또한, 도 31d와 마찬가지로, 도 31a∼31c에 있어서도, 회로5363_1 및 회로5363_2를 화소부(5364)와는 다른 기판에 형성하는 것이 가능하다.
도 31e에서는, 회로5361의 일부(회로5361a)가 화소부(5364)와 같은 기판(5380)에 형성되고, 나머지의 회로5361(회로5361b)이 화소부(5364)와는 다른 기판에 형성된다. 회로5361a는, 이동도가 작은 트랜지스터로 구성하는 것이 가능한 회로(예를 들면, 스위치, 셀렉터, 레벨 시프트 회로등)을 갖는 경우가 많다. 그리고, 회로5361b는, 이동도가 높고, 변동이 작은 트랜지스터를 사용해서 구성하는 것이 바람직한 회로(예를 들면, 시프트 레지스터, 타이밍 제너레이터, 오실레이터, 레귤레이터 또는 아날로그 버퍼등)을 갖는 경우가 많다.
또한, 도 31a∼31d에 있어서도, 회로5361a를 화소부(5364)와 같은 기판에 형성하고, 회로5361b를 화소부(5364)와는 다른 기판에 형성하는 것이 가능하다.
여기에서, 회로5363_1 및 회로5363_2로서, 실시형태1∼실시형태5의 반도체장치 또는 시프트 레지스터를 사용하는 것이 가능하다. 이 경우, 회로5363_1 및 회로5363_2와 화소부가 같은 기판에 형성됨으로써, 해당 기판에 형성되는 모든 트랜지스터의 극성을 N채널형 또는 P채널형으로 하는 것이 가능하다. 따라서, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 꾀할 수 있다. 특히, 모든 트랜지스터의 극성이 N채널형일 경우에는, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용하는 것이 가능하게 된다. 따라서, 표시장치의 대형화, 비용의 저감, 또는 수율의 향상등을 꾀할 수 있다.
또는, 실시형태1∼실시형태5의 반도체장치, 또는 시프트 레지스터는, 트랜지스터의 채널 폭을 작게 할 수 있다. 따라서, 배치 면적을 작게 할 수 있으므로, 프레임을 작게 할 수 있다. 또는, 배치 면적을 작게 할 수 있으므로, 해상도를 높게 할 수 있다.
또는, 실시형태1∼실시형태5의 반도체장치, 또는 시프트 레지스터는, 기생 용량을 작게 할 수 있다. 따라서, 소비 전력을 저감할 수 있다. 또는, 외부회로의 전류능력을 작게 할 수 있다. 또는, 외부회로의 사이즈, 또는 해당 외부회로를 갖는 표시장치의 사이즈를 작게 할 수 있다.
또한, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체 또는 산화물반도체등을 반도체층으로서 사용하는 트랜지스터는, 임계값 전압의 증가, 또는 이동도의 저하등의 특성열화를 보일 경우가 많다. 그러나, 실시형태1∼실시형태5의 반도체장치 또는 시프트 레지스터는, 트랜지스터의 특성열화를 억제할 수 있으므로, 표시장치의 수명을 길게 할 수 있다.
또한, 회로5362의 일부로서, 실시형태1∼실시형태5의 반도체장치, 또는 시프트 레지스터를 사용하는 것이 가능하다. 예를 들면, 회로5362a는, 실시형태1∼실시형태4의 반도체장치, 또는 시프트 레지스터를 갖는 것이 가능하다.
(실시형태7)
본 실시형태에서는, 신호선 구동회로의 일례에 관하여 설명한다. 또한, 신호선 구동회로를 반도체장치, 또는 신호 생성 회로로 나타내는 것이 가능하다.
신호선 구동회로의 일례에 대해서, 도 32a를 참조해서 설명한다. 신호선 구동회로는, 회로602_1∼602_N(N은 자연수)이라고 하는 복수의 회로와, 회로600과, 회로601을 갖는다. 그리고, 회로602_1∼602_N은, 각각, 트랜지스터603_1∼603_k(k은 자연수)라고 하는 복수의 트랜지스터를 갖는다. 트랜지스터603_1∼603_k는, N채널형으로 한다. 다만, 이것에 한정되지 않는다. 예를 들면, 트랜지스터603_1∼603_k는, P채널형으로 하는 것이 가능하고, CMOS형태의 스위치로 하는 것이 가능하다.
신호선 구동회로의 접속 관계에 대해서, 회로602_1을 예로 해서 설명한다. 트랜지스터603_1∼603_k의 제1의 단자는, 배선605_1과 접속된다. 트랜지스터603_1∼603_k의 제2의 단자는, 각각, 배선Sl∼Sk와 접속된다. 트랜지스터603_1∼603_k의 게이트는, 각각, 배선604_1∼604_k와 접속된다. 예를 들면, 트랜지스터603_1의 제1의 단자는, 배선605_1과 접속되고, 트랜지스터603_1의 제2의 단자는, 배선Sl과 접속되고, 트랜지스터603_1의 게이트는, 배선604_1과 접속된다.
회로600은, 배선604_1∼604_k를 거쳐서, 신호를 회로602_1∼602_N에 공급하는 기능을 갖고, 시프트 레지스터, 또는 디코더등으로서 기능하는 것이 가능하다. 해당 신호는, 디지털 신호인 경우가 많고, 선택신호로서 기능하는 것이 가능하다. 그리고, 배선604_1∼604_k는, 신호선으로서 기능하는 것이 가능하다.
회로601은, 신호를 회로602_1∼602_N에 출력하는 기능을 갖고, 비디오신호 생성 회로등으로서 기능하는 것이 가능하다. 예를 들면, 회로601은, 배선605_1을 거쳐서 신호를 회로602_1에 공급한다. 동시에, 배선605_2를 거쳐서 신호를 회로602_2에 공급한다. 해당 신호는, 아날로그 신호일 경우가 많고, 비디오신호로서 기능하는 것이 가능하다. 그리고, 배선605_1∼605_N은, 신호선으로서 기능하는 것이 가능하다.
회로602_1∼602_N은, 회로601의 출력 신호를, 어느 배선에 출력하는 것인지를 선택하는 기능을 갖고, 셀렉터 회로로서 기능하는 것이 가능하다. 예를 들면, 회로602_1은, 회로601이 배선605_1에 출력하는 신호를, 배선Sl∼Sk 중 어느 배선에 출력하는 것인지를 선택하는 기능을 갖는다.
트랜지스터603_1∼603_k는, 각각, 회로600의 출력 신호에 따라, 배선605_1과, 배선Sl∼Sk와의 도통상태를 제어하는 기능을 갖고, 스위치로서 기능한다.
다음에, 도 32a의 신호선 구동회로의 동작에 대해서, 도 32b의 타이밍 차트를 참조해서 설명한다. 도 32b에는, 배선604_1에 입력되는 신호614_1, 배선604_2에 입력되는 신호614_2, 배선604_k에 입력되는 신호614_k, 배선605_1에 입력되는 신호615_1 및 배선605_2에 입력되는 신호615_2의 일례를 나타낸다.
이때, 신호선 구동회로의 1 동작 기간은, 표시장치에 있어서의 1게이트 선택 기간에 대응한다. 1 게이트 선택 기간이란, 어떤 행에 속하는 화소가 선택되고, 해당 화소에 비디오신호를 기록하는 것이 가능한 기간을 말한다.
또한, 1 게이트 선택 기간은, 기간TO, 기간Tl, 내지 기간Tk로 분할된다. 기간TO는, 선택된 행에 속하는 화소에 프리차지용의 전압을 동시에 인가하기 위한 기간이며, 프리차지기간으로서 기능하는 것이 가능하다. 기간Tl∼Tk는, 각각, 선택된 행에 속하는 화소에 비디오신호를 기록하기 위한 기간이며, 기록 기간으로서 기능하는 것이 가능하다.
또한, 편의상, 회로602_1의 동작을 예로 해서, 신호선 구동회로의 동작을 설명한다.
우선, 기간TO에 있어서, 회로600은, 배선604_1∼604_k에 H레벨의 신호를 출력한다. 그 후, 트랜지스터603_1∼603_k이 온 하므로, 배선605_1과, 배선Sl∼Sk가 도통상태가 된다. 이 때, 회로601은, 배선605_1에 프리차지전압Vp을 공급하고 있으므로, 프리차지전압Vp는, 트랜지스터603_1∼603_k를 거쳐서, 배선Sl∼Sk에 각각 출력된다. 그리고, 프리차지전압Vp은, 선택된 행에 속하는 화소에 기록되므로, 선택된 행에 속하는 화소가 프리차지된다.
다음에, 기간Tl에 있어서, 회로600은, H레벨의 신호를 배선604_1에 출력한다. 그 후, 트랜지스터603_1이 온 하므로, 배선605_1과 배선Sl이 도통상태가 된다. 그리고, 배선605_1과 배선S2∼Sk가 비도통상태가 된다. 이 때, 회로601은, 신호Data(Sl)를 배선605_1에 출력하고 있다고 하면, 신호Data(Sl)는, 트랜지스터603_1을 거쳐서, 배선Sl에 출력된다. 이렇게 해서, 신호Data(Sl)는, 배선Sl과 접속되는 화소 중, 선택된 행에 속하는 화소에 기록된다.
다음에, 기간T2에 있어서, 회로600은, H레벨의 신호를 배선604_2에 출력한다. 그 후, 트랜지스터603_2가 온 하므로, 배선605_2와 배선S2가 도통상태가 된다. 그리고, 배선605_1과 배선Sl이 비도통상태가 되고, 배선605_1과 배선S3∼Sk가 비도통상태 그대로가 된다. 이 때, 회로601은, 신호Data(S2)를 배선605_1에 출력하고 있다고 하면, 신호Data(S2)는, 트랜지스터603_2를 거쳐서, 배선S2에 출력된다. 이렇게 해서, 신호Data(Sl)는, 배선Sl과 접속되는 화소 중, 선택된 행에 속하는 화소에 기록된다.
그 후, 기간Tk까지, 회로600은, 배선604_1∼604_k에 H레벨의 신호를 순차적으로 출력하므로, 기간Tl 및 기간T2와 마찬가지로, 기간T3로부터 기간Tk까지, 회로600은, 배선604_3∼604_k에 H레벨의 신호를 순차적으로 출력한다. 따라서, 트랜지스터603_3∼603_k가 순차적으로 온 하므로, 트랜지스터603_1∼603_k가 순차적으로 온 한다. 따라서, 회로601로부터 출력되는 신호는, 배선Sl∼Sk에 순차적으로 출력된다. 이렇게 해서, 선택된 행에 속하는 화소에, 신호를 순차적으로 기록하는 것이 가능하게 된다.
이상, 신호선 구동회로의 일례에 관하여 설명했다. 본 실시형태의 신호선 구동회로는, 셀렉터로서 기능하는 회로를 가지므로, 신호의 수, 또는 배선의 수를 절감할 수 있다. 또는, 화소에 비디오신호를 기록하기 전(기간TO)에, 프리차지를 행하기 위한 전압을 화소에 기록하므로, 비디오신호의 기록 시간을 짧게 할 수 있다. 따라서, 표시장치의 대형화, 표시장치의 고선명화를 꾀할 수 있다. 다만, 이것에 한정되지 않고, 기간TO를 생략하고, 화소에 프리차지하지 않는 것이 가능하다.
이때, k가 지나치게 크면, 화소에의 기록 시간이 짧아지므로, 비디오신호의 화소에의 기록이 시간내에 종료하지 않는 경우가 있다. 따라서, k≤6인 것이 바람직하다. 더 바람직하게는, k≤3인 것이 바람직하다. 더 바람직하게는, k=2인 것이 바람직하다.
특히, 화소의 색요소가 n(n은 자연수)개로 분할되는 경우, k=n으로 하는 것이 가능하다. 예를 들면, 화소의 색요소가 빨강(R)과 초록(G)과 파랑(B)의 세개로 분할되는 경우, k=3인 것이 가능하다. 이 경우, 1게이트 선택 기간은, 기간TO, 기간Tl, 기간T2, 기간T3으로 분할된다. 그리고, 기간Tl, 기간T2, 기간T3에서는, 각각, 빨강(R)의 화소, 초록(G)의 화소, 파랑(B)의 화소에 비디오신호를 기록하는 것이 가능하다. 다만, 이것에 한정되지 않고, 기간Tl, 기간T2, 기간T3의 순서는 임의로 설정하는 것이 가능하다.
특히, 화소가 n(n은 자연수)개의 서브 화소(이하, 서브 픽셀 또는 부화소라고도 한다)로 분할되는 경우, k=n로 하는 것이 가능하다. 예를 들면, 화소가 2개의 서브 화소로 분할되는 경우, k=2인 것이 가능하다. 이 경우, 1게이트 선택 기간은, 기간TO, 기간Tl, 기간T2로 분할된다. 그리고, 기간Tl에서는, 2개의 서브 화소의 한쪽에 비디오신호를 기록하고, 기간T2에서는, 2개의 서브 화소의 다른쪽에 비디오신호를 기록하는 것이 가능하다.
또한, 회로600 및 회로602_1∼602_N의 구동주파수가 낮은 경우가 많으므로, 회로600 및 회로602_1∼602_N은, 화소부와 같은 기판에 형성하는 것이 가능하다. 이렇게 해서, 화소부가 형성되는 기판과, 외부회로와의 접속수를 절감할 수 있으므로, 수율의 향상, 또는 신뢰성의 향상등을 꾀할 수 있다. 또한, 도 31c와 같이, 주사선 구동회로도 화소부와 같은 기판에 형성됨으로써, 한층 더 외부회로와의 접속수를 절감할 수 있다.
또한, 회로600으로서, 실시형태1∼실시형태4의 반도체장치 또는 시프트 레지스터를 사용하는 것이 가능하다. 이 경우, 회로600이 갖는 모든 트랜지스터의 극성을 N채널형, 또는 P채널형으로 하는 것이 가능하다. 따라서, 공정수의 삭감, 수율의 향상, 또는 비용의 삭감을 꾀할 수 있다.
또한, 회로600뿐만 아니라, 회로602_1∼602_N이 갖는 모든 트랜지스터의 극성도 N채널형, 또는 P채널형으로 하는 것이 가능하다. 따라서, 회로600 및 회로602_1∼602_N이, 화소부와 같은 기판에 형성되는 경우, 공정수의 삭감, 수율의 향상, 또는 비용의 삭감을 꾀할 수 있다. 특히, 모든 트랜지스터의 극성을 N채널형으로 함으로써, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용할 수 있다. 왜냐하면, 회로600 및 회로602_1∼602_N의 구동주파수는, 낮은 경우가 많기 때문이다.
(실시형태8)
본 실시형태에 있어서는, 액정표시장치에 적용될 수 있는 화소의 구성 및 화소의 동작에 관하여 설명한다.
도 33a는, 화소의 일례를 게시한다. 화소(3020)는, 트랜지스터(3021), 액정소자(3022) 및 용량소자(3023)를 갖는다. 그리고, 트랜지스터(3021)의 제1의 단자는, 배선3031과 접속되고, 트랜지스터(3021)의 제2의 단자는, 액정소자(3022)의 한쪽의 전극 및 용량소자(3023)의 한쪽의 전극과 접속되고, 트랜지스터(3021)의 게이트는, 배선3032와 접속된다. 액정소자(3022)의 다른쪽의 전극은, 전극(3034)과 접속되고, 용량소자(3023)의 다른쪽의 전극은, 배선(3033)과 접속된다.
배선3031에는, 일례로서, 비디오신호가 입력되는 것이 가능하다. 배선3032에는, 일례로서, 주사 신호, 선택신호, 또는 게이트 신호가 입력되는 것이 가능하다. 배선3033에는, 일례로서, 일정한 전압이 공급되는 것이 가능하다. 전극(3034)에는, 일례로서, 일정한 전압이 공급되는 것이 가능하다. 다만, 이것에 한정되지 않고, 배선3031에는 프리차지전압이 공급 됨으로써, 비디오신호의 기록 시간을 짧게 하는 것이 가능하다. 또는, 배선3033에는 신호가 입력 됨으로써, 액정소자(3022)에 인가되는 전압을 제어하는 것이 가능하다. 또는, 전극(3034)에 신호가 입력 됨으로써, 프레임 반전 구동을 실현하는 것이 가능하다.
또한, 배선3031은, 신호선, 비디오신호선, 또는 소스 선으로서 기능하는 것이 가능하다. 배선3032는, 신호선, 주사선, 또는 게이트 선으로서 기능하는 것이 가능하다. 배선3033은, 전원선, 또는 용량선으로서 기능하는 것이 가능하다. 전극(3034)은, 공통 전극, 또는 대향전극으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 배선3031, 배선3032에, 전압이 공급되는 경우, 이것들의 배선은, 전원선으로서 기능하는 것이 가능하다. 또는, 배선3033에 신호가 입력되는 경우, 배선3033은 신호선으로서 기능하는 것이 가능하다.
트랜지스터(3021)은, 배선3031과 액정소자(3022)의 한쪽의 전극과의 도통상태를 제어 함으로써, 화소에 비디오신호를 기록하는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능하는 것이 가능하다. 용량소자(3023)는, 액정소자(3022)의 한쪽의 전극과, 배선3033과의 사이의 전위차를 유지하고, 액정소자(3022)에 인가되는 전압을 일정하게 유지하는 기능을 갖고, 저장용량으로서 기능한다. 다만, 이것에 한정되지 않는다.
도 33b에는, 도 33a의 화소의 동작을 설명하기 위한 타이밍 차트의 일례를 게시한다. 도 33b에는, 신호3042_j(j는 자연수), 신호3042_j+1, 신호3041_i(i는 자연수), 신호3041_i+1 및 전압3042를 나타낸다. 그리고, 도 33b에는, 제k(k는 자연수)프레임과, 제k+1프레임을 나타낸다. 또한, 신호3042_j, 신호3042_j+1, 신호3041_i, 신호3041_i+1 및 전압3042는, 각각, j행째의 배선3032에 입력되는 신호, j+1행째의 배선3032에 입력되는 신호, i열째의 배선3031에 입력되는 신호, i+1열째의 배선3031에 입력되는 신호, 배선3032에 공급되는 전압의 일례다.
j행i열째에 속하는 화소(3020)의 동작에 관하여 설명한다. 신호3042_j가 H레벨이 되면, 트랜지스터(3021)이 온 한다. 따라서, 1열째의 배선3031과 액정소자(3022)의 한쪽의 전극이 도통상태가 되므로, 신호3041_j가 트랜지스터(3021)를 거쳐서 액정소자(3022)의 한쪽의 전극에 입력된다. 그리고, 용량소자(3023)는, 이 때의 액정소자(3022)의 한쪽의 전극의 전위와, 배선3033의 전위와의 전위차를 유지한다. 따라서, 그 후, 다시 신호3042_j가 H레벨이 될 때까지, 액정소자(3022)에 인가되는 전압은 일정해진다. 그리고, 액정소자(3022)는, 인가되는 전압에 따른 계조를 표현한다.
또한, 도 33b에는, 정극성의 신호와 부극성의 신호가, 1행 선택 기간마다 교대로 배선3031에 입력되는 경우의 일례를 게시한다. 정극성의 신호란, 전위가 기준의 값(예를 들면, 전극(3034)의 전위)보다도 높은 신호이며, 부극성의 신호란, 전위가 기준의 값(예를 들면, 전극(3034)의 전위)보다도 낮은 신호다. 다만, 이것에 한정되지 않고, 배선3031에 입력되는 신호는, 1프레임 기간 동안, 같은 극성인 것이 가능하다.
또한, 도 33b에는, 신호3041_i의 극성과 신호3041_i+1의 극성이 서로 다른 경우의 일례를 게시한다. 다만, 이것에 한정되지 않고, 신호3041_i의 극성과 신호3041_i+1의 극성은 동일한 것이 가능하다.
또한, 도 33b에는, 신호3042_j가 H레벨이 되는 기간과, 신호3042_j+1이 H레벨이 되는 기간이, 겹치지 않는 경우의 일례를 게시했다. 다만, 이것에 한정되지 않고, 도 33c에 나타나 있는 바와 같이, 신호3042_j가 H레벨이 되는 기간과, 신호3042_j+1이 H레벨이 되는 기간은 겹치는 것이 가능하다. 이 경우, 배선3031에는, 1프레임 기간 동안, 같은 극성의 신호가 공급되는 것이 바람직하다. 이렇게 함으로써, j행째의 화소에 기록되는 신호3041_j를 사용하고, j+1행째의 화소를 프리차지 할 수 있다. 이렇게 해서, 화소에의 비디오신호의 기록 시간을 짧게 할 수 있다. 따라서, 표시장치를 고선명으로 할 수 있다. 또는, 표시장치의 표시부를 크게 할 수 있다. 또는, 1프레임 기간에 있어서, 배선3031에 같은 극성의 신호가 입력되므로, 소비 전력을 삭감할 수 있다.
또한, 도 34a의 화소구성과, 도 33c의 타이밍 차트를 조합시킴으로써, 닷(dot) 반전 구동을 실현할 수 있다. 도 34a의 화소구성에서는, 화소(3020)(i,j)는, 배선3031_i과 접속된다. 한편, 화소(3020)(i,j+1)는, 배선3031_i+1과 접속된다. 즉, 1열째에 속하는 화소는, 1행씩 교대로, 배선3031_i와, 배선3031_i+1과 접속된다. 이렇게 해서, 1열째에 속하는 화소는, 1행씩 교대로, 정극성의 신호와 부극성의 신호가 기록되므로, 닷 반전 구동을 실현할 수 있다. 다만, 이것에 한정되지 않고, 1열째에 속하는 화소는, 복수행(예를 들면, 2행 또는 3행)씩 교대로, 배선3031_i와, 배선3031_i+1과 접속되는 것이 가능하다.
이때, 화소구성으로서는, 서브 픽셀 구조를 사용하는 것이 가능하다. 도 34b 및 34c에는, 화소를 두개의 서브 화소로 분할하는 경우의 구성을 나타낸다. 그리고, 도 34b에는, 1S+2G이라고 불리는 서브 픽셀 구조를 나타내고, 도 34c에는, 2S+1G이라고 불리는 서브 픽셀 구조를 나타낸다. 서브 화소3020A 및 서브 화소3020B는, 화소3020에 대응한다. 트랜지스터3021A 및 트랜지스터3021B는, 트랜지스터3021에 대응한다. 액정소자3022A 및 액정소자3022B는, 액정소자3022에 대응한다. 용량소자3023A 및 용량소자3023B는, 용량소자3023에 대응한다. 배선3031A 및 배선3031B는, 배선3031에 대응한다. 배선3032A 및 배선3032B는, 배선3032에 대응한다.
여기에서, 본 실시형태의 화소와, 실시형태1∼실시형태7의 반도체장치, 시프트 레지스터, 표시장치, 또는 신호선 구동회로를 조합함으로써, 여러 가지 장점을 얻을 수 있다. 예를 들면, 화소로서, 서브 픽셀 구조를 사용하는 경우, 표시장치를 구동하기 위해서 필요한 신호의 수가 증가해버린다. 이 때문에, 게이트 선의 수, 또는 소스 선의 수가 증가해버린다. 이 결과, 화소부가 형성되는 기판과, 외부회로와의 접속수가 대폭 증가해버리는 경우가 있다. 그러나, 게이트 선의 수가 증가해도, 실시형태6에 나타나 있는 바와 같이, 주사선 구동회로를 화소부와 같은 기판에 형성하는 것이 가능하다. 따라서, 화소부가 형성되는 기판과, 외부회로와의 접속수를 대폭 늘리지 않고, 서브 픽셀 구조의 화소를 사용할 수 있다. 또는, 소스 선의 수가 증가해도, 실시형태6의 신호선 구동회로를 사용함으로써, 소스 선의 수를 감소할 수 있다. 따라서, 화소부가 형성되는 기판과, 외부회로와의 접속수를 대폭 늘리지 않고, 서브 픽셀 구조의 화소를 사용할 수 있다.
또는, 용량선에 신호를 입력하는 경우, 화소부가 형성되는 기판과, 외부회로와의 접속수가 대폭 증가해버릴 경우가 있다. 그래서, 용량선에, 실시형태1∼실시형태5의 반도체장치 또는 시프트 레지스터를 사용해서 신호를 공급하는 것이 가능하다. 그리고, 실시형태1∼실시형태5의 반도체장치 또는 시프트 레지스터는, 화소부와 같은 기판에 형성하는 것이 가능하다. 따라서, 화소부가 형성되는 기판과, 외부회로와의 접속수를 대폭 늘리지 않고, 용량선에 신호를 입력할 수 있다.
또는, 교류 구동을 사용하는 경우, 화소에의 비디오신호의 기록 시간이 짧아져버린다. 이 결과, 화소에의 비디오신호의 기록 시간이 모자라져 버리는 경우가 있다. 마찬가지로, 서브 픽셀 구조의 화소를 사용하는 경우, 화소에의 비디오신호의 기록 시간이 짧아진다. 이 결과, 화소에의 비디오신호의 기록 시간이 모자라져 버리는 경우가 있다. 그래서, 실시형태7의 신호선 구동회로를 사용하여, 화소에 비디오신호를 기록하는 것이 가능하다. 이 경우, 화소에 비디오신호를 기록하기 전에, 화소에 프리차지용의 전압을 기록하므로, 짧은 시간에 화소에 비디오신호를 기록할 수 있다. 또는, 도 28b에 나타나 있는 바와 같이, 어떤 행이 선택되는 기간과, 별도의 행이 선택되는 기간을 포갬으로써, 별도의 행의 비디오신호를 프리차지용의 전압으로서 사용하는 것이 가능하다.
(실시형태 9)
본 실시형태에서는, 표시장치의 단면구조의 일례에 대해서, 도 35a, 도 35b 및 도 35c를 참조해서 설명한다.
도 35a는, 표시장치의 평면도의 일례다. 기판(5391)에, 구동회로(5392)와 화소부(5393)가 형성되어 있다. 구동회로(5392)의 일례로서는, 주사선 구동회로, 또는 신호선 구동회로등이 있다.
도 35b에는, 도 35a의 A-B단면의 일례를 게시한다. 그리고, 도 35b에는, 기판(5400)과, 기판(5400) 위에 형성되는 도전층5401과, 도전층5401을 덮도록 형성되는 절연층5402와, 도전층5401 및 절연층5402 위에 형성되는 반도체층5403a와, 반도체층5403a 위에 형성되는 반도체층5403b와, 반도체층5403b 위 및 절연층5402 위에 형성되는 도전층5404와, 절연층5402 위 및 도전층5404 위에 형성되고, 개구부를 갖는 절연층5405와, 절연층5405 위 및 절연층5405의 개구부에 형성되는 도전층5406과, 절연층5405 위 및 도전층5406 위에 배치되는 절연층5408과, 절연층5405 위에 형성되는 액정층5407과, 액정층5407 위 및 절연층5405 위에 형성되는 도전층5409와, 도전층5409 위에 형성되는 기판5410을 나타낸다.
도전층(5401)은, 게이트 전극으로서 기능하는 것이 가능하다. 절연층(5402)은, 게이트 절연막으로서 기능하는 것이 가능하다. 도전층(5404)은, 배선, 트랜지스터의 전극, 또는 용량소자의 전극등으로서 기능하는 것이 가능하다. 절연층(5405)은, 층간막, 또는 평탄화 막으로서 기능하는 것이 가능하다. 도전층(5406)은, 배선, 화소전극, 또는 반사 전극으로서 기능하는 것이 가능하다. 절연층(5408)은, 씰재로서 기능하는 것이 가능하다. 도전층(5409)은, 대향전극, 또는 공통 전극으로서 기능하는 것이 가능하다.
여기에서, 구동회로(5392)와, 도전층(5409)와의 사이에는, 기생 용량이 생기는 것이 있다. 이 결과, 구동회로(5392)의 출력 신호 또는 각 노드의 전위에, 왜곡 또는 지연등이 생겨버린다. 또는, 소비 전력이 커져버린다. 그러나, 도 35b에 나타나 있는 바와 같이, 구동회로(5392) 위에, 씰재로서 기능하는 것이 가능한 절연층(5408)을 형성 함으로써, 구동회로(5392)와, 도전층(5409)과의 사이에 생기는 기생 용량을 저감할 수 있다. 왜냐하면, 씰재의 유전율은, 액정층의 유전율보다도 낮은 경우가 많기 때문이다. 따라서, 구동회로(5392)의 출력 신호 또는 각 노드의 전위의 왜곡 또는 지연을 저감할 수 있다. 또는, 구동회로(5392)의 소비 전력을 저감할 수 있다.
또한, 도 35c에 나타나 있는 바와 같이, 구동회로(5392)의 일부 위에, 씰재로서 기능하는 것이 가능한 절연층(5408)이 형성되는 것이 가능하다. 이러한 경우에도, 구동회로(5392)와, 도전층(5409)과의 사이에 생기는 기생 용량을 저감할 수 있으므로, 구동회로(5392)의 출력 신호 또는 각 노드의 전위의 왜곡 또는 지연을 저감할 수 있다. 다만, 이것에 한정되지 않고, 구동회로(5392) 위에, 씰재로서 기능하는 것이 가능한 절연층(5408)이 형성되지 않고 있는 것이 가능하다.
또한, 표시 소자는, 액정소자에 한정되지 않고, EL소자, 또는 전기영동소자등의 여러 가지 표시 소자를 사용하는 것이 가능하다.
이상, 본 실시형태에서는, 표시장치의 단면구조의 일례에 관하여 설명했다. 이러한 구조와, 실시형태1∼실시형태5의 반도체장치 또는 시프트 레지스터를 조합하는 것이 가능하다. 예를 들면, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정반도체, 유기반도체, 또는 산화물반도체등을 사용하는 경우, 트랜지스터의 채널 폭이 커지는 경우가 많다. 그러나, 본 실시형태와 같이, 구동회로의 기생 용량을 작게 할 수 있으면, 트랜지스터의 채널 폭을 작게 할 수 있다. 따라서, 배치 면적의 축소를 꾀할 수 있으므로, 표시장치를 좁은 프레임으로 할 수 있다. 또는, 표시장치를 고선명으로 할 수 있다.
(실시형태10)
본 실시형태에서는, 트랜지스터의 구조의 일례에 대해서 도 36a, 도 36b 및 도 36c를 참조해서 설명한다.
도 36a는, 톱 게이트형의 트랜지스터의 구성의 일례다. 도 36b는, 보텀 게이트형의 트랜지스터의 구성의 일례다. 도 36c는, 반도체 기판을 사용해서 제조되는 트랜지스터의 구조의 일례다.
도 36a에는, 기판(5260)과, 기판(5260) 위에 형성되는 절연층5261과, 절연층5261 위에 형성되고, 영역5262a, 영역5262b, 영역5262c, 영역5262d 및 5262e를 갖는 반도체층(5262)과, 반도체층(5262)을 덮도록 형성되는 절연층5263과, 반도체층(5262) 및 절연층5263 위에 형성되는 도전층5264와, 절연층5263 및 도전층5264 위에 형성되고, 개구부를 갖는 절연층5265와, 절연층5265 위 및 절연층5265의 개구부에 형성되는 도전층5266과, 도전층5266 위 및 절연층5265 위에 형성되고, 개구부를 갖는 절연층5267과, 절연층5267 위 및 절연층5267의 개구부에 형성되는 도전층5268과, 절연층5267 위 및 도전층5268 위에 형성되고, 개구부를 갖는 절연층5269와, 절연층5269 위 및 절연층5269의 개구부에 형성되는 발광층5270과, 절연층5269 위 및 발광층5270 위에 형성되는 도전층5271을 나타낸다.
도 36b에는, 기판(5300)과, 기판(5300) 위에 형성되는 도전층5301과, 도전층5301을 덮도록 형성되는 절연층5302와, 도전층5301 및 절연층5302 위에 형성되는 반도체층5303a와, 반도체층5303a 위에 형성되는 반도체층5303b와, 반도체층5303b 위 및 절연층5302 위에 형성되는 도전층5304과, 절연층5302 위 및 도전층5304 위에 형성되고, 개구부를 갖는 절연층5305와, 절연층5305 위 및 절연층5305의 개구부에 형성되는 도전층5306과, 절연층5305 위 및 도전층5306 위에 배치되는 액정층(5307)과, 액정층(5307) 위에 형성되는 도전층(5308)을 나타낸다.
도 36c에는, 영역5353 및 영역5355를 갖는 반도체 기판5352와, 반도체 기판5352 위에 형성되는 절연층5356과, 반도체 기판5352 위에 형성되는 절연층5354과, 절연층5356 위에 형성되는 도전층5357과, 절연층5354, 절연층5356 및 도전층5357 위에 형성되고, 개구부를 갖는 절연층5358과, 절연층5358 위 및 절연층5358의 개구부에 형성되는 도전층5359를 나타낸다. 이렇게 해서, 영역5350과 영역5351에, 각각, 트랜지스터가 제조된다.
절연층5261은, 하지막으로서 기능하는 것이 가능하다. 절연층5354는, 소자간 분리층(예를 들면, 필드 산화막)으로서 기능한다. 절연층5263, 절연층5302, 절연층5356은, 게이트 절연막으로서 기능하는 것이 가능하다. 도전층5264, 도전층5301, 도전층5357은, 게이트 전극으로서 기능하는 것이 가능하다. 절연층5265, 절연층5267, 절연층5305 및 절연층5358은, 층간막, 또는 평탄화 막으로서 기능하는 것이 가능하다. 도전층5266, 도전층5304 및 도전층5359는, 배선, 트랜지스터의 전극, 또는 용량소자의 전극등으로서 기능하는 것이 가능하다. 도전층5268 및 도전층5306은, 화소전극, 또는 반사 전극등으로서 기능하는 것이 가능하다. 절연층5269는, 제방으로서 기능하는 것이 가능하다. 도전층5271 및 도전층5308은, 대향전극, 또는 공통 전극등으로서 기능하는 것이 가능하다.
기판5260 및 기판5300의 일례로서는, 유리 기판, 석영기판, 실리콘 기판(또는 단결정 기판), SOI기판, 플라스틱 기판, 금속기판, 스테인레스 기판, 스테인레스·스틸·호일을 갖는 기판, 텅스텐 기판, 텅스텐·호일을 갖는 기판 또는 가요성 기판등이 있다. 유리 기판의 일례로서는, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프타레이트(PEN), 폴리에테르 설폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성을 갖는 합성 수지등이 있다. 그 밖에도, 접합 필름(폴리프로필렌, 폴리에스텔, 비닐, 폴리불화 비닐, 염화비닐등), 섬유형의 재료를 포함하는 종이, 기본재료 필름(폴리에스텔, 폴리아미드, 폴리이미드, 무기증착 필름, 종이류 등)등이 있다.
반도체 기판5352로서는, 일례로서, n형태 또는 p형태의 도전형을 갖는 단결정Sl기판을 사용하는 것이 가능하다. 다만, 이것에 한정되지 않고, 기판5260과 같은 것을 사용하는 것이 가능하다. 영역5353은, 일례로서, 반도체 기판5352에 불순물이 첨가된 영역이며, 웰로서 기능한다. 예를 들면, 반도체 기판5352가 p형태의 도전형을 갖는 경우, 영역5353은, n형태의 도전형을 갖고, n 웰로서 기능한다. 한편, 반도체 기판5352가 n형태의 도전형을 갖는 경우, 영역5353은, p형태의 도전형을 갖고, p웰로서 기능한다. 영역5355는, 일례로서, 불순물이 반도체 기판5352에 첨가된 영역이며, 소스 영역 또는 드레인 영역으로서 기능한다. 또한, 반도체 기판5352에, LDD영역을 형성하는 것이 가능하다.
절연층(5261)의 일례로서는, 산화 규소(SiOx), 질화규소(SiNx), 산화 질화규소(SiOxNy)(x>y), 질화산화 규소(SiNxOy)(x>y)등의 산소 혹은 질소를 갖는 막, 또는 이것들의 적층구조등이 있다. 절연층(5261)이 2층구조로 설치되는 경우의 일례로서는, 1층째의 절연막으로서 질화규소막을 설치하고, 2층째의 절연막으로서 산화 규소막을 설치하는 것이 가능하다. 절연층(5261)이 3층구조로 설치되는 경우의 일례로서는, 1층째의 절연막으로서 산화 규소막을 설치하고, 2층째의 절연막으로서 질화규소막을 설치하고, 3층째의 절연막으로서 산화 규소막을 설치하는 것이 가능하다.
반도체층5262, 반도체층5303a 및 반도체층5303b의 일례로서는, 비단결정 반도체(비정질(아모퍼스)실리콘, 다결정 실리콘, 미결정 실리콘등), 단결정 반도체, 화합물반도체 혹은 산화물반도체(ZnO, InGa ZnO, SiGe, GaAs, IZO, ITO, SnO, TiO, AlZnSnO(AZTO)), 유기반도체, 또는 카본 나노튜브등이 있다.
또한, 예를 들면, 영역5262a는, 불순물이 반도체층(5262)에 첨가되지 않고 있는 진성의 상태이며, 채널 영역으로서 기능한다. 다만, 영역5262a에 미소한 불순물을 첨가하는 것이 가능하고, 영역5262a에 첨가되는 불순물은, 영역5262b, 영역5262c, 영역5262d,또는 영역5262e에 첨가되는 불순물의 농도보다도 낮은 것이 바람직하다. 영역5262b 및 영역5262d는, 저농도로 불순물이 첨가된 영역이며, LDD(Lightly Doped Drain: LDD)영역으로서 기능한다. 다만, 영역5262b 및 영역5262d를 생략하는 것이 가능하다. 영역5262c 및 영역5262e는, 고농도로 불순물이 반도체층(5262)에 첨가된 영역이며, 소스 영역 또는 드레인 영역으로서 기능한다.
또한, 반도체층5303b는, 불순물원소로서 인등이 첨가된 반도체층이며, n형태의 도전형을 갖는다.
또한, 반도체층5303a로서, 산화물반도체, 또는 화합물반도체를 사용할 수 있는 경우, 반도체층5303b를 생략하는 것이 가능하다.
절연층5263, 절연층5302 및 절연층5356의 일례로서는, 산화 규소(SiOx), 질화규소(SiNx), 산화 질화규소(SiOxNy)(x>y), 질화산화 규소(SiNxOy)(x>y)등의 산소 혹은 질소를 갖는 막, 또는 이것들의 적층구조등이 있다.
도전층5264, 도전층5266, 도전층5268, 도전층5271, 도전층5301, 도전층5304, 도전층5306, 도전층5308, 도전층5357 및 도전층5359의 일례로서는, 단층 구조의 도전막, 또는 이것들의 적층구조등이 있다. 해당 도전막의 일례로서는, 알루미늄(Al), 탄타르(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 은(Ag), 동(Cu), 망간(Mn), 코발트(Co), 니오븀(Nb), 실리콘(Si), 철(Fe), 팔라듐(Pd), 탄소(C), 스칸듐(Sc), 아연(Zn), 인(P), 보론(B), 비소(As), 갈륨(Ga), 인듐(In), 주석(Sn), 산소(0), 지르코늄(Zr), 세륨(Ce)으로 구성되는 군으로부터 선택된 하나의 원소의 단체막, 또는, 상기 군으로부터 선택된 하나 또는 복수의 원소를 포함하는 화합물등이 있다. 해당 화합물의 일례로서는, 상기 군으로부터 선택된 하나 혹은 복수의 원소를 포함하는 합금(인듐 주석산화물(ITO), 인듐 아연산화물(IZO), 산화 규소를 포함하는 인듐 주석산화물(ITSO), 산화아연(ZnO), 산화 주석(SnO), 산화 주석 카드뮴(CTO), 알루미늄 네오디뮴(Al-Nd), 알루미늄 텅스텐(Al-Ta), 알루미늄 지르코늄(Al-Zr), 알루미늄 티타늄(Al-Ti), 알루미늄 세륨(Al-Ce), 마그네슘 은(Mg-Ag), 몰리브덴 니오븀(Mo-Nb), 몰리브덴 텅스텐(Mo-W), 몰리브덴 탄타르(Mo-Ta)등의 합금재료), 상기 군으로부터 선택된 하나 혹은 복수의 원소와 질소와의 화합물(질화 티타늄, 질화 탄타르, 질화 몰리브덴등의 질화막), 또는, 상기 군으로부터 선택된 하나 혹은 복수의 원소와 실리콘과의 화합물(텅스텐실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 알루미늄 실리콘, 몰리브덴 실리콘등의 실리사이드 막)등이 있다. 그 밖에도, 카본 나노튜브, 유기 나노튜브, 무기 나노튜브, 또는 금속 나노튜브등의 나노튜브 재료가 있다.
또한, 실리콘(Si)은, n형태 불순물(인등), 또는 p형태 불순물(보론 등)을 포함하는 것이 가능하다. 실리콘이 불순물을 포함하는 것에 의해, 도전율의 향상 및/또는 일반적인 도체와 같은 행동을 하는 것이 가능하게 되므로, 배선, 또는 전극등으로서 이용하기 쉬워진다.
또한, 실리콘으로서, 단결정, 다결정(폴리실리콘), 미결정(마이크로크리스탈실리콘)등, 여러 가지 결정성을 갖는 실리콘, 또는 비정질(아모퍼스 실리콘)등의 결정성을 갖지 않는 실리콘등을 사용하는 것이 가능하다. 실리콘으로서, 단결정 실리콘 또는 다결정 실리콘을 사용함으로써, 배선, 전극, 도전층, 도전막, 단자등의 저항을 작게 할 수 있다. 실리콘으로서, 비정질 실리콘 또는 미결정 실리콘을 사용함으로써, 간단한 공정으로 배선등을 형성할 수 있다.
또한, 도전층으로서, 실리콘등의 반도체재료를 사용하는 경우, 실리콘등의 반도체재료를 트랜지스터가 갖는 반도체층과 동시에 형성하는 것이 가능하다.
또한, 알루미늄, 또는 은은, 도전율이 높기 때문에, 신호 지연을 저감할 수 있다. 또한, 알루미늄, 또는 은은, 에칭하기 쉬우므로, 패터닝하기 쉬워, 미세가공을 행할 수 있다.
또한, 동은, 도전율이 높기 때문에, 신호 지연을 저감할 수 있다. 동이 도전층으로서 사용되는 경우, 밀착성을 향상시키기 위해서 적층구조로 하는 것이 바람직하다.
또한, 몰리브덴 또는 티타늄은, 산화물반도체(ITO, IZO등), 또는 실리콘과 접촉해도, 불량을 일으키기 어렵고, 에칭하기 쉽고, 내열성이 높은등의 이점을 가지므로, 바람직하다. 따라서, 산화물반도체, 또는 실리콘과 접촉하는 도전층으로서는, 몰리브덴 또는 티타늄을 사용하는 것이 바람직하다.
또한, 텅스텐은, 내열성이 높은 등의 이점을 갖기 때문에, 바람직하다.
또한, 네오디뮴은, 내열성이 높은등의 이점을 갖기 때문에, 바람직하다. 특히, 도전층으로서 네오디뮴과 알루미늄의 합금재료를 사용함으로써, 알루미늄이 힐록을 일으키기 어려워진다. 다만, 이것에 한정되지 않고, 알루미늄과, 탄타르, 지르코늄, 티타늄, 또는 세륨의 합금재료를 사용함으로써도, 알루미늄이 힐록을 일으키기 어려워진다. 특히, 알루미늄과 세륨의 합금재료는, 아킹(arcing)을 대폭 저감할 수 있다.
또한, ITO, IZO, ITSO, ZnO, Si, SnO, CTO, 또는 카본 나노튜브등은, 투광성을 갖고 있으므로, 이것들의 재료를 화소전극, 대향전극, 또는 공통 전극등의 빛을 투과시키는 부분에 사용하는 것이 가능하다. 특히, IZO는, 에칭하기 쉽고, 가공하기 쉽기 때문에, 바람직하다. IZO는, 에칭했을 때에, 찌꺼기가 남아버린다고 하는 것이 발생하기 어렵다. 따라서, 화소전극으로서 IZO를 사용하면, 액정소자나 발광소자에 결함(쇼트, 배향혼란등)을 초래하는 것을 저감할 수 있다.
또한, 도전층은, 단층 구조로 하는 것이 가능하고, 다층구조로 하는 것이 가능하다. 단층 구조로 함으로써, 배선, 전극, 도전층, 도전막, 단자등의 제조 공정을 간략화할 수 있고, 공정 일수를 적게 할 수 있고, 비용을 저감할 수 있다. 한편, 다층구조로 함으로써, 각각의 재료의 장점을 살리면서, 결점을 저감시켜, 성능이 좋은 배선, 전극등을 형성할 수 있다. 예를 들면, 저저항재료(알루미늄등)를 다층구조 속에 포함하는 것에 의해, 배선의 저저항화를 꾀할 수 있다. 별도의 예로서, 저내열성의 재료를, 고내열성의 재료 사이에 끼우는 적층구조로 함으로써, 저내열성의 재료가 갖는 장점을 살리면서, 배선, 전극등의 내열성을 높게 할 수 있다. 이러한 적층구조의 일례로서는, 알루미늄을 포함하는 층을, 몰리브덴, 티타늄, 네오디뮴등을 포함하는 층 사이에 끼우는 적층구조로 하면 바람직하다.
또한, 배선, 전극등들이 직접 접하는 경우, 서로 악영향을 미치게 하는 것이 있다. 예를 들면, 한쪽의 배선, 전극등이 다른쪽의 배선, 전극등 재료 속에 들어가 있어서, 성질을 바꾸어버려, 본래의 목적을 달성할 수 없게 되는 경우가 있다. 별도의 예로서, 고저항의 부분을 형성 또는 제조할 때에, 문제가 생기고, 정상적으로 제조할 수 없게 되는 경우가 있다. 이러한 경우, 다른 재료에 반응해서 성질이 바뀌어버리는 재료를, 해당 기타의 재료에 반응하기 어려운 재료에 의해 끼우거나, 덮거나 하는 것이 가능하다. 예를 들면, ITO와 알루미늄을 접속시키는 경우에는, ITO와 알루미늄과의 사이에, 네오디뮴 합금, 티타늄, 몰리브덴등을 끼우는 것이 가능하다. 예를 들면, 실리콘과 알루미늄을 접속시키는 경우에는, 실리콘과 알루미늄의 사이에, 네오디뮴 합금, 티타늄, 몰리브덴을 끼우는 것이 가능하다. 또한, 이것들의 재료는, 배선, 전극, 도전층, 도전막, 단자, 비어, 플러그등에도 사용하는 것이 가능하다.
절연층5265, 절연층5267, 절연층5269, 절연층5305 및 절연층5358의 일례로서는, 단층 구조의 절연막, 또는 이것들의 적층구조등이 있다. 해당 절연막의 일례로서는, 산화 규소(SiOx), 질화규소(SiNx), 혹은 산화 질화규소(SiOxNy)(x>y), 질화산화 규소(SiNxOy)(x>y)등의 산소 혹은 질소를 포함하는 막, DLC(다이아몬드 라이크 카본)등의 탄소를 포함하는 막, 또는, 실록산 수지, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 혹은 아크릴 등의 유기재료등이 있다.
발광층(5270)의 일례로서는, 유기EL소자, 또는 무기EL소자등이 있다.유기EL소자의 일례로서는, 정공주입 재료로 이루어진 정공주입층, 정공수송 재료로 이루어진 정공수송층, 발광 재료로 이루어진 발광층, 전자수송 재료로 이루어진 전자수송층, 전자주입 재료로 이루어진 전자주입층등, 혹은 이것들의 재료 중 복수의 재료를 혼합한 층의 단층 구조, 혹은 이것들의 적층구조등이 있다.
액정층(5307)의 일례로서는, 네마틱액정, 콜레스테릭액정, 스멕틱액정, 디스코틱액정, 서모트로픽 액정, 리오트로픽 액정, 저분자액정, 고분자액정, 고분자분산형 액정(PDLC), 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자액정, 플라즈마 어드레스 액정(PALC), 바나나형 액정등을 들 수 있다. 또한, 액정의 구동방식으로서는, TN(Twisted Nematic)모드, STN(Super Twisted Nematic)모드, IPS(In-Plane-Switching)모드, MVA(Multi-domain Vertical Alignment)모드, PVA(Patterned Vertical Alignment)모드, ASV(Advanced Super view)모드, ASM(Axially Symmetric aligned Micro-cell)모드, OCB(Optically Compensated Birefringence)모드, ECB(Electrically Controlled Birefringence)모드, FLC(Ferroelectric Liquid Crystal)모드, AFLC(AntiFerroelectric Liquid Crystal)모드, PDLC(Polymer Dispersed Liquid Crystal)모드, 게스토 호스토 모드, 블루상(Blue Phase)모드등이 있다.
또한, 절연층5305 위 및 도전층5306 위에는, 배향막으로서 기능하는 절연층, 돌기부로서 기능하는 절연층등을 형성하는 것이 가능하다.
또한, 도전층5308 위에는, 칼라필터, 블랙 매트릭스, 또는 돌기부로서 기능하는 절연층등을 형성하는 것이 가능하다. 도전층5308 아래에는, 배향막으로서 기능하는 절연층을 형성하는 것이 가능하다.
또한, 도 36a의 단면구조에 있어서, 절연층5269, 발광층5270 및 도전층5271을 생략하고, 도 36b에 나타내는 액정층(5307), 도전층5308을 절연층5267 위 및 도전층5268에 형성하는 것이 가능하다.
또한, 도 36b의 단면구조에 있어서, 액정층(5307), 도전층5308을 생략하고, 도 36a에 나타내는 절연층5269, 발광층(5270) 및 도전층5271을 절연층5305 위 및 도전층5306 위에 형성하는 것이 가능하다.
또한, 도 36c의 단면구조에 있어서, 절연층5358 및 도전층5359 위에, 도 36a에 나타내는 절연층5269, 발광층(5270) 및 도전층5271을 형성하는 것이 가능하다. 또는, 도 36b에 나타내는 액정층(5307), 도전층5308을 절연층5358 위 및 도전층5359에 형성하는 것이 가능하다.
본 실시형태의 트랜지스터는, 실시형태1∼실시형태9에 적용하는 것이 가능하다. 특히, 도 36b에 있어서, 반도체층으로서, 비단결정 반도체, 비정질반도체, 미결정 반도체, 유기반도체, 또는 산화물반도체등을 사용하는 경우, 트랜지스터가 열화해버릴 경우가 있다. 그러나, 실시형태1∼실시형태9의 반도체장치, 시프트 레지스터, 또는 표시장치에서는, 트랜지스터의 열화를 억제할 수 있으므로 유용하다.
(실시형태11)
본 실시형태에서는, 시프트 레지스터의 배치도(이하, 평면도라고도 한다)에 관하여 설명한다. 본 실시형태에서는, 일례로서, 실시형태5에 서술하는 시프트 레지스터의 배치도에 관하여 설명한다. 또한, 본 실시형태에 있어서 설명하는 내용은, 실시형태5에 서술하는 시프트 레지스터의 이외에도, 실시형태1∼실시형태10의 반도체장치, 시프트 레지스터, 또는 표시장치에 적용하는 것이 가능하다. 또한, 본 실시형태의 배치도는 일례이며, 이것에 한정되는 것은 아닌 것을 부기한다.
본 실시형태의 배치도에 대해서, 도 37 및 도 38을 참조해서 설명한다. 도 37에는, 시프트 레지스터의 일부의 배치도의 일례를 게시하고, 도 38에는, 일례로서, 도 7a의 반도체장치의 배치도를 나타낸다.
도 37 및 도 38에 나타내는 트랜지스터, 또는 배선등은, 도전층701, 반도체층(702), 도전층703, 도전층704 및 컨택트홀(705)로 구성된다. 다만, 이것에 한정되지 않고, 별도의 도전층, 절연막, 또는 별도의 컨택트홀을 새롭게 형성하는 것이 가능하다. 예를 들면, 도전층701과 도전층703을 접속하기 위한 컨택트홀을 새롭게 추가하는 것이 가능하다.
도전층701은, 게이트 전극,또는 배선으로서 기능하는 부분을 포함하는 것이 가능하다. 반도체층(702)은, 트랜지스터의 반도체층으로서 기능하는 부분을 포함하는 것이 가능하다. 도전층703은, 배선, 소스, 또는 드레인으로서 기능하는 부분을 포함하는 것이 가능하다. 도전층704는, 투명전극, 화소전극, 또는 배선으로서 기능하는 부분을 포함하는 것이 가능하다. 컨택트홀(705)은, 도전층701과 도전층704를 접속하는 기능, 또는 도전층703과 도전층704를 접속하는 기능을 갖는다.
도 37의 일례에서는, 배선이 개구부(711)를 갖는다. 이와 같이, 배선이 개구부를 가짐으로써, 기생 용량을 작게 할 수 있다. 또는, 정전파괴에 의해 생기는 트랜지스터의 파괴를 억제할 수 있다. 다만, 이것에 한정되지 않고, 배선은 개구부를 갖고 있지 않는 것이 가능하다.
도 37의 일례에서는, 배선과 배선이 교차하는 부분, 및 그 주변부분에, 개구부가 설치됨으로써, 배선의 교차 용량을 저감할 수 있다. 따라서, 노이즈의 저감, 또는 신호의 지연 또는 왜곡의 저감등을 꾀할 수 있다.
도 37의 일례에서는, 배선이 갖는 도전층703의 일부 위에는, 도전층704이 형성된다. 그리고, 해당 도전층704는, 컨택트홀(705)을 거쳐서 해당 도전층703과 접속된다. 이렇게 해서, 배선 저항을 작게 할 수 있으므로, 전압강하의 감소, 또는 신호의 지연 또는 왜곡의 저감을 꾀할 수 있다. 다만, 이것에 한정되지 않고, 해당 도전층704 및 해당 컨택트홀(705)을 생략하는 것이 가능하다.
도 37의 일례에서는, 배선512의 배선 폭은, 배선512_1의 배선 폭 및 배선512_2의 배선 폭보다도 큰 것이 바람직하다. 왜냐하면, 배선512에는 큰 전류가 생기기 때문이다. 같은 이유에 의해, 배선513의 배선 폭은, 배선513_1의 배선 폭 및 배선513_2의 배선 폭보다도 큰 것이 바람직하다. 다만, 이것에 한정되지 않는다.
도 38의 일례에서는, 트랜지스터101_1, 트랜지스터101_2, 트랜지스터102_1, 트랜지스터102_2, 및/또는, 트랜지스터201에 있어서, 제2의 단자의 도전층701과 도전층703이 겹치는 면적은, 제1의 단자의 도전층701과 도전층703이 겹치는 면적보다도 작은 것이 바람직하다. 이렇게 함으로써, 트랜지스터201의 게이트, 또는 배선111의 노이즈의 저감을 꾀할 수 있다. 또는, 제2의 단자에의 전계의 집중을 억제할 수 있으므로, 트랜지스터의 열화, 또는 트랜지스터의 파괴를 억제할 수 있다.
또한, 도전층701과 도전층703이 겹치는 부분에는, 반도체층(702)을 형성하는 것이 가능하다. 이렇게 함으로써, 도전층701과 도전층703과의 사이의 기생 용량을 작게 할 수 있으므로, 노이즈의 저감을 꾀할 수 있다. 같은 이유로, 도전층701과 도전층704가 겹치는 부분에는, 반도체층(702) 또는 도전층703을 형성하는 것이 가능하다.
또한, 도전층701의 일부 위에 도전층704를 형성하고, 해당 도전층701은, 컨택트홀(705)을 거쳐서 도전층704과 접속되는 것이 가능하다.이렇게 함으로써, 배선 저항을 하강시킬 수 있다. 또는, 도전층701의 일부 위에 도전층703 및 도전층704를 형성하고, 해당 도전층701은, 컨택트홀(705)을 거쳐서 해당 도전층704와 접속되고, 해당 도전층703은, 별도의 컨택트홀(705)을 거쳐서 해당 도전층704와 접속되는 것이 가능하다. 이렇게 함으로써, 배선 저항을 한층 더 하강시킬 수 있다.
또한, 도전층703의 일부 위에 도전층704을 형성하고, 해당 도전층703은, 컨택트홀(705)을 거쳐서 도전층704와 접속되는 것이 가능하다. 이렇게 함으로써, 배선 저항을 하강시킬 수 있다.
또한, 도전층704의 일부 아래에 도전층701, 또는 도전층703을 형성하고, 해당 도전층704는, 컨택트홀(705)을 거쳐서, 해당 도전층701, 또는 해당 도전층703과 접속되는 것이 가능하다. 이렇게 함으로써, 배선 저항을 하강시킬 수 있다.
또한, 이미 서술한 것처럼, 트랜지스터(201)의 게이트와 제1의 단자와의 사이의 기생 용량보다도, 트랜지스터(201)의 게이트와 제2의 단자와의 사이의 기생 용량을 크게 하는 것이 가능하다. 도 38에 나타나 있는 바와 같이, 트랜지스터(201)의 제1의 전극으로서 기능하는 것이 가능한 도전층703의 폭을 폭731로 나타내고, 트랜지스터(201)의 제2의 전극으로서 기능하는 것이 가능한 도전층703의 폭을 폭732로 나타낸다. 그리고, 폭731은, 폭732보다도 큰 것이 가능하다. 이렇게 함으로써, 트랜지스터(201)의 게이트와 제1의 단자와의 사이의 기생 용량보다도, 트랜지스터(201)의 게이트와 제2의 단자와의 사이의 기생 용량을 크게 하는 것이 가능하다. 다만, 이것에 한정되지 않는다.
(실시형태12)
본 실시형태에서는, 트랜지스터 및 용량소자의 제조 공정의 일례를 게시한다. 특히, 반도체층으로서, 산화물반도체를 사용하는 경우의 제조 공정에 관하여 설명한다. 산화물반도체층으로서는, InMO3(ZnO)m(m>0)로 표기되는 층을 사용하는 것이 가능하다. 또한, M으로서는, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소등이 있다. 예를 들면, M으로서, Ga의 경우가 있는 것외, Ga와 Ni 또는 Ga와 Fe등, Ga이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 산화물반도체에 있어서, M으로서 포함되는 금속 원소의 이외에, 불순물원소로서 Fe, Ni기타의 천이금속원소, 또는 상기 천이금속의 산화물이 포함되어 있는 것이 있다. 이러한 박막을 In-Ga-Zn-0계 비단결정막으로 나타내는 것이 가능하다. 또한, 산화물반도체로서는, ZnO를 사용하는 것이 가능하다. 또한, 산화물반도체층의 가동 이온, 대표적으로는 나트륨의 농도는, 5×1018/cm3이하, 또는 1×1018/cm3이하이면, 트랜지스터의 전기 특성이 변화되는 것을 억제할 수 있으므로 바람직하다. 다만, 이것에 한정되지 않고, 반도체층으로서는, 이외에 여러 가지 재료의 산화물반도체를 사용하는 것이 가능하다. 또는, 반도체층으로서는, 단결정 반도체, 다결정반도체, 미결정(마이크로크리스탈, 또는 나노크리스탈)반도체, 비정질(아모퍼스)반도체, 또는, 여러 가지 비단결정 반도체등을 사용하는 것이 가능하다.
도 46a∼46c를 참조하여, 트랜지스터 및 용량소자의 제조 공정의 일례에 관하여 설명한다. 도 46a∼46c는, 트랜지스터(5441) 및 용량소자(5442)의 제조 공정의 일례다. 트랜지스터(5441)는, 역 스태거형 박막트랜지스터의 일례이며, 산화물반도체층 위에 소스 전극 또는 드레인 전극을 거쳐서 배선이 설치되는 트랜지스터의 예다.
우선, 기판(5420) 위에, 스퍼터링법에 의해 제1도전층을 전체면에 형성한다. 다음에, 제1포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여, 선택적으로 제1도전층의 에칭을 행하고, 도전층5421 및 도전층5422를 형성한다. 도전층5421은, 게이트 전극으로서 기능하는 것이 가능하고, 도전층5422는, 용량소자의 한쪽의 전극으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 도전층5421 및 도전층5422는, 배선, 게이트 전극, 또는 용량소자의 전극으로서 기능하는 부분을 갖는 것이 가능하다. 이후, 레지스트 마스크를 제거한다.
다음에, 절연층(5423)을 플라즈마CVD법 또는 스퍼터링법을 사용해서 전체면에 형성한다. 절연층(5423)은, 게이트 절연층으로서 기능하는 것이 가능하고, 도전층5421 및 도전층5422를 덮도록 형성된다. 또한, 절연층(5423)의 막두께는, 50nm∼250nm일 경우가 많다.
또한, 절연층(5423)으로서, 산화 실리콘층을 사용할 수 있는 경우, 유기 시란 가스를 사용한 CVD법에 의해, 산화 실리콘층을 형성하는 것이 가능하다. 유기 실란 가스로서는, 규산 에틸(TEOS: 화학식Si(OC2H5).), 테트라메틸 실란(TMS:화학식Si(CH3).), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시 실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3)등의 실리콘 함유 화합물, 또는, 산화이트륨(Y203)을 사용하는 것이 가능하다.
다음에, 제2포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용하여, 절연층(5423)을 선택적으로 에칭해서 도전층(5421)에 달하는 컨택트홀(5424)을 형성한다. 이후, 레지스트 마스크를 제거한다. 다만, 이것에 한정되지 않고, 컨택트홀(5424)을 생략하는 것이 가능하다. 또는, 산화물반도체층의 형성 후에, 컨택트홀(5424)을 형성하는 것이 가능하다. 여기까지의 단계에서의 단면도가 도 46a에 해당한다.
다음에, 산화물반도체층을 스퍼터링법에 의해 전체면에 형성한다. 다만, 이것에 한정되지 않고, 산화물반도체층을 스퍼터링법에 의해 형성하고, 한층 더 그 위에 n+층을 형성하는 것이 가능하다. 또한, 산화물반도체층의 막두께는, 5nm∼200nm일 경우가 많다.
또한, 산화물반도체층을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행하는 것이 바람직하다. 이 역 스퍼터링에 의해, 절연층(5423)의 표면 및 컨택트홀(5424)의 저면에 부착되어 있는 먼지(dust)를 제거할 수 있다. 역 스퍼터링이란, 타겟측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판측에 RF전원을 사용해서 전압을 인가해서 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다. 다만, 이것에 한정되지 않고, 아르곤 분위기 대신에 질소, 헬륨등을 사용하는 것이 가능하다. 또는, 아르곤 분위기에 산소, 수소, N20등을 첨가한 분위기에서 행하는 것이 가능하다. 또는, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기에서 행하는 것이 가능하다. 또한, 역 스퍼터링을 행하면, 절연층(5423)의 표면이, 바람직하게는 2∼10nm정도 제거된다. 이러한 플라즈마 처리후에, 대기에 노출하지 않고 산화물반도체층을 형성함으로써, 게이트 절연층과 반도체층과의 계면에 먼지 또는 수분을 부착되지 못하게 하는 점에서 유용하다.
다음에, 제3포토마스크를 사용해서 선택적으로, 산화물반도체층의 에칭을 행한다. 이 후, 레지스트 마스크를 제거한다.
다음에, 스퍼터링법에 의해 제2도전층을 전체면에 형성한다. 다음에, 제4포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 선택적으로 제2도전층의 에칭을 행하고, 도전층5429, 도전층5430 및 도전층5431을 형성한다. 도전층5429는, 컨택트홀(5424)을 거쳐서 도전층(5421)과 접속된다. 도전층5429 및 도전층5430은, 소스 전극 또는 드레인 전극으로서 기능하는 것이 가능하고, 도전층5431은, 용량소자의 다른쪽의 전극으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 도전층5429, 도전층5430 및 도전층5431은, 배선, 소스 혹은 드레인 전극, 또는 용량소자의 전극으로서 기능하는 부분을 포함하는 것이 가능하다.
또한, 이 후, 열처리(예를 들면, 200℃∼600℃의)를 행하는 경우, 이 열처리에 견디는 내열성을 제2도전층에 갖게 하는 것이 바람직하다. 따라서, 제2도전층으로서는, Al과, 내열성 도전성 재료(예를 들면, Ti, Ta, W, Mo, Cr, Nd, Sc, Zr, Ce등의 원소, 이것들의 원소를 조합한 합금, 또는, 이것들의 원소를 성분으로 하는 질화물등)를 조합한 재료인 것이 바람직하다. 다만, 이것에 한정되지 않고, 제2도전층을 적층구조로 함으로써, 제2도전층에 내열성을 갖게 할 수 있다. 예를 들면, Al의 상하에, Ti, 또는 Mo등의 내열성 도전성 재료를 설치하는 것이 가능하다.
또한, 제2도전층을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행하고, 절연층(5423)의 표면, 산화물반도체층의 표면 및 컨택트홀(5424)의 저면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 다만, 이것에 한정되지 않고, 아르곤 분위기 대신에 질소, 헬륨등을 사용하는 것이 가능하다. 또는, 아르곤 분위기에 산소, 수소, N20등을 첨가한 분위기에서 행하는 것이 가능하다. 또는, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기에서 행하는 것이 가능하다.
또한, 제2도전층의 에칭시에, 또한, 산화물반도체층의 일부를 에칭하고, 산화물반도체층(5425)을 형성한다. 이 에칭에 의해, 도전층(5421)과 겹치는 부분의 산화물반도체층(5425), 또는, 위쪽에 제2의 도전층이 형성되지 않고 있는 부분의 산화물반도체층(5425)은, 식각되므로, 얇아지는 경우가 많다. 다만, 이것에 한정되지 않고, 산화물반도체층은, 에칭되지 않는 것이 가능하다. 다만, 산화물반도체층 위에 n+층이 형성되는 경우에는, 산화물반도체층은 에칭되는 경우가 많다. 이 후, 레지스트 마스크를 제거한다. 이 에칭이 종료한 단계에서 트랜지스터(5441)와 용량소자(5442)가 완성된다. 여기까지의 단계에서의 단면도가 도 46b에 해당한다.
여기에서, 제2도전층을 스퍼터링법에 의해 형성하기 전에 역 스퍼터링을 행하면, 절연층5423의 노출부가 바람직하게는 2∼10nm정도 식각되는 것이 있다. 따라서, 절연층5423에 오목부가 형성되는 경우가 있다. 또는, 제2도전층의 에칭을 행하고, 도전층5429, 도전층5430 및 도전층5431을 형성한 후, 역 스퍼터링 함으로써, 도 46b에 나타나 있는 바와 같이, 도전층5429, 도전층5430 및 도전층5431의 단부가 만곡하는 경우가 있다.
다음에, 대기분위기 하 또는 질소분위기 하에서 200℃∼600℃의 가열처리를 행한다. 이 열처리에 의해 In-Ga-Zn-0계 비단결정층의 원자 레벨의 재배열이 행해진다. 이 열처리에 의해 캐리어의 이동을 저해하는 왜곡이 해방되기 때문에, 여기에서의 열처리(광 어닐도 포함한다)는 중요하다. 또한, 이 가열처리를 행하는 타이밍은 한정되지 않고, 산화물반도체의 형성 후이면, 여러 가지 타이밍에서 행하는 것이 가능하다.
다음에, 절연층5432를 전체면에 형성한다. 절연층5432로서는, 단층 구조인 것이 가능하고, 적층구조인 것이 가능하다. 예를 들면, 절연층5432로서 유기절연층을 사용하는 경우, 유기절연층의 재료인 조성물을 도포하고, 대기분위기 하 또는 질소분위기 하에서 200℃∼600℃의 가열처리를 행하고, 유기절연층을 형성한다. 이렇게, 산화물반도체층에 접하는 유기절연층을 형성함에 의해, 전기 특성의 신뢰성이 높은 박막트랜지스터를 제조할 수 있다. 또한, 절연층5432로서 유기절연층을 사용하는 경우, 유기절연층 아래에, 질화규소막, 또는 산화 규소막을 설치하는 것이 가능하다.
또한, 도 46c에 있어서는, 비감광성 수지를 사용해서 절연층(5432)을 형성한 형태를 나타내기 때문에, 컨택트홀이 형성되는 영역의 단면에 있어서, 절연층(5432)의 단부가 네모져 있다. 그렇지만, 감광성 수지를 사용해서 절연층5432을 형성하면, 컨택트홀이 형성되는 영역의 단면에 있어서, 절연층5432의 단부를 만곡시키는 것이 가능하게 된다. 이 결과, 뒤에 형성되는 제3도전층 또는 화소전극의 피복율이 향상한다.
또한, 조성물을 도포하는 대신에, 그 재료에 따라, 딥, 스프레이 도포, 잉크젯법, 인쇄법, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터등을 사용하는 것이 가능하다.
또한, 산화물반도체층을 형성한 후의 가열처리를 하지 않고, 유기절연층의 재료인 조성물의 가열처리시에, 산화물반도체층의 가열처리를 겸하는 것이 가능하다.
또한, 절연층(5432)은, 200nm∼5㎛, 바람직하게는 300nm∼1㎛에서 형성하는 것이 가능하다.
다음에, 제3도전층을 전체면에 형성한다. 다음에, 제5포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 제3도전층을 선택적으로 에칭하고, 도전층5433 및 도전층5434을 형성한다. 여기까지의 단계에서의 단면도가 도 46c에 해당한다. 도전층5433 및 도전층5434은, 배선, 화소전극, 반사 전극, 투명전극, 또는 용량소자의 전극으로서 기능하는 것이 가능하다. 특히, 도전층5434는, 도전층5422와 접속되므로, 용량소자(5442)의 전극으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않고, 제1도전층과 제2도전층을 접속하는 기능을 갖는 것이 가능하다. 예를 들면, 도전층5433과 도전층5434를 접속함으로써, 도전층5422와 도전층5430을 제3도전층(도전층5433 및 도전층5434)을 거쳐서 접속되는 것이 가능하게 된다.
또한, 용량소자5442는, 도전층5422와 도전층5434에 의하여, 도전층5431이 끼워지는 구조가 되므로, 용량소자5442의 용량값을 크게 할 수 있다. 다만, 이것에 한정되지 않고, 도전층5422와 도전층5434의 한쪽을 생략하는 것이 가능하다.
또한, 레지스트 마스크를 습식 에칭으로 제거한 후, 대기분위기 하 또는 질소분위기 하에서 200℃∼600℃의 가열처리를 행하는 것이 가능하다.
이상의 공정에 의해, 트랜지스터(5441)와 용량소자(5442)를 제조할 수 있다.
또한, 도 46d에 나타나 있는 바와 같이, 산화물반도체층(5425) 위에 절연층(5435)을 형성하는 것이 가능하다. 절연층(5435)은, 제2도전층이 패터닝 되는 경우에, 산화물반도체층이 제거되는 것을 방지하는 기능을 갖고, 채널 스톱막으로서 기능한다. 따라서, 산화물반도체층의 막두께를 얇게 할 수 있으므로, 트랜지스터의 구동전압의 저감, 오프 전류의 저감, 드레인 전류의 온 오프비의 향상, 또는 S값의 개선등을 꾀할 수 있다. 또한, 절연층(5435)은, 산화물반도체층과 절연층을 연속해서 전체면에 형성하고, 그 후에 포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 선택적으로 해당 절연층을 패터닝 함으로써, 형성될 수 있다. 그 후, 제2도전층을 전체면에 형성하고, 제2도전층과 동시에 산화물반도체층을 패터닝 한다. 즉, 같은 마스크(레티클)를 사용하고, 산화물반도체층과 제2도전층을 패터닝 하는 것이 가능하게 된다. 이 경우, 제2도전층 아래에는, 반드시 산화물반도체층이 형성되게 된다. 이렇게 해서, 공정수를 늘리지 않고, 절연층5435를 형성할 수 있다. 이러한 제조 프로세스에서는, 제2도전층 아래에 산화물반도체층이 형성되는 경우가 많다. 다만, 이것에 한정되지 않고, 산화물반도체층을 패터닝 한 후에, 절연층을 전체면에 형성하고, 해당 절연층을 패터닝 함으로써, 절연층(5435)을 형성하는 것이 가능하다.
또한, 도 46d에 있어서, 용량소자(5442)는, 도전층5422와 도전층5431에 의하여, 절연층5423과 산화물반도체층5436이 끼워지는 구조다. 다만, 산화물반도체층5436을 생략하는 것이 가능하다. 그리고, 도전층5430과 도전층5431은, 제3도전층을 패터닝 해서 형성되는 도전층5437을 거쳐서 접속되어 있다. 이러한 구조는, 일례로서, 액정표시장치의 화소에 사용되는 것이 가능하다. 예를 들면, 트랜지스터(5441)는 스위칭 트랜지스터로서 기능하고, 용량소자(5442)는 저장용량으로서 기능하는 것이 가능하다. 그리고, 도전층5421, 도전층5422, 도전층5429, 도전층5437은, 각각, 게이트 선, 용량선, 소스 선, 화소전극으로서 기능하는 것이 가능하다. 다만, 이것에 한정되지 않는다. 또한, 도 46d와 마찬가지로, 도 46c에 있어서도, 도전층5430과 도전층5431을 제3도전층을 거쳐서 접속하는 것이 가능하다.
또한, 도 46e에 나타나 있는 바와 같이 제2도전층을 패터닝 한 후에, 산화물반도체층(5425)을 형성하는 것이 가능하다. 이렇게 함으로써, 제2도전층이 패터닝 되는 경우, 산화물반도체층은 형성되지 않고 있으므로, 산화물반도체층이 제거되는 일이 없다. 따라서, 산화물반도체층의 막두께를 얇게 할 수 있으므로, 트랜지스터의 구동전압의 저감, 오프 전류의 저감, 드레인 전류의 온 오프비의 향상, 또는 S값의 개선등을 꾀할 수 있다. 또한, 산화물반도체층(5425)은, 제2도전층이 패터닝 된 후에, 산화물반도체층이 전체면에 형성되고, 그 후 포토마스크를 사용한 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 사용해서 선택적으로 산화물반도체층을 패터닝 함으로써 형성될 수 있다.
또한, 도 46e에 있어서, 용량소자는, 도전층5422와, 제3도전층을 패터닝 해서 형성되는 도전층5439에 의하여, 절연층5423과 절연층5432가 끼워지는 구조다. 그리고, 도전층5422와 도전층5430은, 제3도전층을 패터닝 해서 형성되는 도전층5438을 거쳐서 접속된다. 또한, 도전층5439는, 제2도전층을 패터닝 해서 형성되는 도전층5440과 접속된다. 또한, 도 46e와 마찬가지로, 도 46c 및 46d에 있어서도, 도전층5430과 도전층5422는, 도전층5438을 거쳐서 접속되는 것이 가능하다.
또한, 산화물반도체층(또는 채널층)의 막두께를, 트랜지스터가 오프일 경우의 공핍층보다도 얇게 함으로써, 완전공핍화 상태를 발생하는 것이 가능하게 된다. 이렇게 해서, 오프 전류를 저감할 수 있다. 이것을 실현하기 위해서, 산화물반도체층의 막두께는, 20nm이하인 것이 바람직하다. 더 바람직하게는, 10nm이하다. 더 바람직하게는, 6nm이하인 것이 바람직하다.
또한, 트랜지스터의 동작 전압의 저감, 오프 전류의 저감, 드레인 전류의 온 오프비의 향상, S값의 개선등을 꾀하기 위해서, 산화물반도체층의 막두께는, 트랜지스터를 구성하는 층 중에서, 가장 얇은 것이 바람직하다. 예를 들면, 산화물반도체층의 막두께는, 절연층(5423)보다도 얇은 것이 바람직하다. 더 바람직하게는, 산화물반도체층의 막두께는, 절연층5423의 1/2이하인 것이 바람직하다. 더 바람직하게는, 1/5이하인 것이 바람직하다. 더 바람직하게는, 1/10이하인 것이 바람직하다. 다만, 이것에 한정되지 않고, 신뢰성을 향상시키기 위해서, 산화물반도체층의 막두께는, 절연층(5423)보다도 두꺼운 것이 가능하다. 특히, 도 46c와 같이, 산화물반도체층이 식각되는 경우에는, 산화물반도체층의 막두께는 두꺼운 쪽이 바람직하므로, 산화물반도체층의 막두께는, 절연층(5423)보다도 두꺼운 것이 가능하다.
또한, 트랜지스터의 내압을 높게 하기 위해서, 절연층(5423)의 막두께는, 제1도전층보다도 두꺼운 것이 바람직하다. 더 바람직하게는, 절연층(5423)의 막두께는, 제1도전층의 5/4이상인 것이 바람직하다. 더 바람직하게는, 4/3이상인 것이 바람직하다. 다만, 이것에 한정되지 않고, 트랜지스터의 이동도를 높게 하기 위해서, 절연층(5423)의 막두께는, 제1도전층보다도 얇은 것이 가능하다.
또한, 본 실시형태의 기판, 절연막, 도전막 및 반도체층으로서는, 다른 실시형태(예를 들면, 실시형태10)에 서술하는 재료, 또는 본 명세서에 있어서 서술하는 재료와 같은 것을 사용하는 것이 가능하다.
본 실시형태의 트랜지스터를 실시형태1∼실시형태9의 반도체장치, 시프트 레지스터, 또는 표시장치에 사용함으로써, 표시부를 크게 할 수 있다. 또는, 표시부를 고선명으로 할 수 있다.
(실시형태13)
본 실시형태에 있어서는, 전자기기의 예에 관하여 설명한다.
도 39a 내지 도 39h, 도 40a 내지 도 40d는, 전자기기를 도시한 도면이다. 이것들의 전자기기는, 하우징(5000), 표시부(5001), 스피커(5003), LED램프(5004), 조작 키(5005)(조작 스위치, 또는 전원 스위치를 포함한다), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(5008) 등을 가질 수 있다.
도 39a는 모바일 컴퓨터이며, 전술한 것 이외에, 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 39b는 기록 매체를 구비한 휴대형의 화상재생장치(예를 들면, DVD재생장치)이며, 전술한 것 이외에, 제2표시부(5002), 기록 매체 판독부(5011)등을 가질 수 있다. 도 39c는 고글형 디스플레이이며, 전술한 것 이외에, 제2표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 39d는 휴대형 유기기이며, 전술한 것 이외에, 기록 매체판독부(5011) 등을 가질 수 있다. 도 39e는 프로젝터이며, 전술한 것 이외에, 광원(5033), 투사 렌즈(5034) 등을 가질 수 있다. 도 39f는 휴대형 유기기이며, 전술한 것 이외에, 제2표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 39g는 텔레비전 수상기이며, 전술한 것 이외에, 튜너, 화상처리부 등을 가질 수 있다. 도 39h는 이전형 텔레비전 수상기이며, 전술한 것 이외에, 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다. 도 40a는 디스플레이이며, 전술한 것 이외에, 지지대(5018)등을 가질 수 있다. 도 40b는 카메라이며, 전술한 것 이외에, 외부 접속 포트(5019), 셔터 버튼(5015), 수상부(5016) 등을 가질 수 있다. 도 40c는 컴퓨터이며, 전술한 것 이외에, 포인팅 디바이스(5020), 외부접속 포트(5019), 리더(reader)/라이터(5021) 등을 가질 수 있다. 도 40d는 휴대전화기이며, 전술한 것 이외에, 안테나(5014), 휴대전화·이동단말을 향한 1세그먼트(segment) 부분 수신 서비스용 튜너 등을 가질 수 있다.
도 39a 내지 도 39h, 도 40a 내지 도 40d에 나타내는 전자기기는, 여러 가지 기능을 가질 수 있다. 예를 들면, 여러 가지 정보(정지 화상, 동영상, 텍스트 화상등)을 표시부에 표시하는 기능, 터치패널 기능, 카렌다, 날짜 또는 시간등을 표시하는 기능, 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 무선통신기능, 무선통신기능을 사용해서 여러 가지 컴퓨터 네트워크에 접속하는 기능, 무선통신기능을 사용해서 여러 가지 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독해서 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자기기에 있어서는, 하나의 표시부를 주로 해서 화상정보를 표시하고, 별도의 하나의 표시부를 주로 해서 문자정보를 표시하는 기능, 또는, 복수의 표시부에 시차를 고려한 화상을 표시하는 것으로 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 갖는 전자기기에 있어서는, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 39a 내지 도 39h, 도 40a 내지 도 40d에 나타내는 전자기기가 갖는 것이 가능한 기능은 이것들에 한정되지 않고, 여러 가지 기능을 가질 수 있다.
본 실시형태에 있어서 서술한 전자기기는, 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 본 실시형태의 전자기기와, 실시형태1∼실시형태9의 반도체장치, 시프트 레지스터, 또는 표시장치를 조합함으로써, 신뢰성의 향상, 수율의 향상, 비용의 삭감, 표시부의 대형화, 표시부의 고선명화등을 꾀할 수 있다.
다음에, 반도체장치의 응용 예를 설명한다.
도 40e에, 반도체장치를, 건조물과 일체로 해서 설치한 예에 대해서 나타낸다. 도 40e는, 하우징(5022), 표시부(5023), 조작부인 리모트 컨트롤 장치(5024), 스피커(5025) 등을 포함한다. 반도체장치는, 벽걸이형으로서 건물과 일체로 되어 있고, 설치하는 스페이스를 넓게 필요로 하지 않고 설치가능하다.
도 40f에, 건조물내에 반도체장치를, 건조물과 일체로 해서 설치한 별도의 예에 대해서 나타낸다. 표시 패널(5026)은, 유닛 배쓰(bath)(5027)와 일체로 부착할 수 있어, 입욕자는 표시 패널(5026)의 시청이 가능하게 된다.
또한, 본 실시형태에 있어서, 건조물로서 벽, 유닛 배쓰를 예로 했지만, 본 실시형태는 이것에 한정되지 않고, 여러 가지 건조물에 반도체장치를 설치할 수 있다.
다음에, 반도체장치를, 이동체와 일체로 해서 설치한 예에 대해서 나타낸다.
도 40g는, 반도체장치를, 자동차에 설치한 예에 대해서 나타낸 도면이다. 표시 패널(5028)은, 자동차 차체(5029)에 부착될 수 있어, 차체의 동작 또는 차체 내외에서 입력되는 정보를 온 디맨드로 표시할 수 있다. 또한, 네비게이션 기능을 갖고 있어도 된다.
도 40h는, 반도체장치를, 여객용 비행기와 일체로 해서 설치한 예에 대해서 나타낸 도면이다. 도 40h는, 여객용 비행기의 좌석 상부의 천정(5030)에 표시 패널(5031)을 설치했을 때의, 사용시의 형상에 대해서 나타낸 도면이다. 표시 패널(5031)은, 천정(5030)과 힌지부(5032)를 통해서 일체로 부착될 수 있고, 힌지부(5032)의 신축에 의해 승객은 표시 패널(5031)의 시청이 가능하게 된다. 표시 패널(5031)은 승객이 조작 함으로써 정보를 표시하는 기능을 갖는다.
또한, 본 실시형태에 있어서, 이동체로서는 자동차 차체, 비행기 차체에 대해서 예시했지만, 이것에 한정되지 않고, 자동이륜차, 자동 4륜차(자동차, 버스 등을 포함한다), 전차(모노 레일, 철도 등을 포함한다), 선박등, 여러 가지 것에 설치할 수 있다.
101: 회로, 102: 회로, 103: 회로, 111: 배선, 112: 배선, 113: 배선, 114: 배선, 115: 배선, 121: 경로, 122: 경로, 123: 경로, 200: 회로, 201: 트랜지스터, 202: 용량소자, 203: 트랜지스터, 211: 배선, 212: 배선, 213: 배선, 214: 배선, 231: 회로, 232: 회로, 300: 회로, 301: 트랜지스터, 302: 트랜지스터, 303: 트랜지스터, 304: 트랜지스터, 305: 트랜지스터, 400: 회로, 401: 트랜지스터, 402: 트랜지스터, 403: 용량소자, 501: 플립플롭, 511: 배선, 512: 배선, 513: 배선, 514: 배선, 515: 배선, 516: 배선, 517: 배선, 520: 회로, 521: 회로, 522: 회로, 540: 화소, 600: 회로, 601: 회로, 602: 회로, 603: 트랜지스터, 604: 배선, 605: 배선, 614: 신호, 615: 신호, 701: 도전층, 702: 반도체층, 703: 도전층, 704: 도전층, 705: 컨택트홀, 711: 개구부, 731: 폭, 732: 폭, 101a: 다이오드, 101p: 트랜지스터, 102a: 다이오드, 102p: 트랜지스터, 112A: 배선, 112B: 배선, 112C: 배선, 112D: 배선, 112G: 배선, 112H: 배선, 112I: 배선, 112J: 배선, 200a: 단자, 200b: 단자, 200c: 단자, 200d: 단자, 200e: 단자, 200f: 단자, 200g: 단자, 200h: 단자, 200i: 단자, 200j: 단자, 200k: 단자, 201p: 트랜지스터, 300a: 단자, 300b: 단자, 300c: 단자, 300d: 단자, 300e: 단자, 300f: 단자, 300g: 단자, 300h: 단자, 300i: 단자, 301p: 트랜지스터, 302p: 트랜지스터, 303p: 트랜지스터, 3020: 화소, 3021: 트랜지스터, 3022: 액정소자, 3023: 용량소자, 3031: 배선, 3032: 배선, 3033: 배선, 3034: 전극, 3042: 전압, 3041_j: 신호, 3042_j: 신호, 400a: 단자, 400b: 단자, 400c: 단자, 400d: 단자, 400e: 단자, 400f: 단자, 403a: 트랜지스터, 5000: 하우징, 5002: 표시부, 5003: 스피커, 5004: LED 램프, 5005: 조작 키, 5006: 접속단자, 5007: 센서, 5008: 마이크로폰, 5009: 스위치, 5010: 적외선 포트, 5011: 기록매체 판독부, 5012: 지지부, 5013: 이어폰, 5014: 안테나, 5015: 셔터 버튼, 5016: 수상부, 5017: 충전기, 5018: 지지대, 5019: 외부 접속 포트, 5020: 포인팅 디바이스, 5021: 리더/라이터, 5022: 하우징, 5023: 표시부, 5024: 리모트 컨트롤 장치, 5025: 스피커, 5026: 표시 패널, 5027: 유닛 배쓰, 5028: 표시 패널, 5029: 차체, 5030: 표시 패널, 5032: 힌지부, 5033: 광원, 5034: 투사렌즈, 5260: 기판, 5261: 절연층, 5262: 반도체층, 5263: 절연층, 5264: 도전층, 5265: 절연층, 5266: 도전층, 5267: 절연층, 5268: 도전층, 5269: 절연층, 5270: 발광층, 5271: 도전층, 5300: 기판, 5301: 도전층, 5302: 절연층, 5304: 도전층, 5305: 절연층, 5306: 도전층, 5307: 액정층, 5308: 도전층, 5350: 영역, 5351: 영역, 5352: 반도체 기판, 5353: 영역, 5354: 절연층, 5355: 영역, 5356: 절연층, 5357: 도전층, 5358: 절연층, 5359: 도전층, 5360; 영상신호, 5361: 회로, 5362: 회로, 5363: 회로, 5364: 화소부, 5365: 회로, 5366: 조명장치, 5367: 화소, 5371: 배선, 5372: 배선, 5373: 배선, 5380: 기판, 5381: 입력단자, 5391: 기판, 5392: 구동회로, 5393: 화소부, 5400: 기판, 5401: 도전층, 5402: 절연층, 5404: 도전층, 5405: 절연층, 5406: 도전층, 5408: 절연층, 5409: 도전층, 5410: 기판, 5420: 기판, 5421: 도전층, 5422: 도전층, 5423: 절연층, 5424: 컨택트홀, 5425: 산화물반도체층, 5429: 도전층, 5430: 도전층, 5431: 도전층, 5432: 절연층, 5433: 도전층, 5434: 도전층, 5435: 절연층, 5436: 산화물반도체층, 5437: 도전층, 5438: 도전층, 5439: 도전층, 5440: 도전층, 5441: 트랜지스터, 5442: 용량소자, 3020A: 서브화소, 3020B: 서브화소, 3021A: 트랜지스터, 3021B: 트랜지스터, 3022A: 액정소자, 3022B: 액정소자, 3023A: 용량소자, 3023B: 용량소자, 3031A: 배선, 3031B: 배선, 3032A: 배선, 3032B: 배선, 5262a: 영역, 5262b: 영역, 5262c: 영역, 5262d: 영역, 5262e: 영역, 5303a: 반도체층, 5303b: 반도체층, 5361a: 회로, 5361b: 회로, 5362a: 회로, 5362b: 회로, 5403a: 반도체층, 5403b: 반도체층.

Claims (3)

  1. 반도체 장치로서,
    제 1 내지 제 7 도전층과 회로를 가지고,
    상기 제 1 도전층은 제 1 개구부를 가지고,
    상기 제 2 도전층은 제 2 개구부를 가지고,
    상기 제 3 도전층은 제 3 개구부를 가지고,
    상기 제 4 도전층은 제 4 개구부를 가지고,
    상기 제 5 도전층은 제 5 개구부를 가지고,
    상기 제 6 도전층은, 제 6 개구부를 가지고,
    상기 제 1 내지 제 6 도전층은 제 1 방향을 따르도록 연장되어 있는 영역을 가지고,
    상기 제 7 도전층은 상기 제 1 방향과 교차하는 방향을 따르도록 연장되어 있는 영역을 가지고,
    상기 제 7 도전층은 컨택트를 거쳐서 상기 제 1 도전층과 접하고,
    상기 제 7 도전층은 상기 회로와 전기적으로 접속되고,
    상기 제 7 도전층은 상기 제 2 내지 제 6 개구부와 중첩되는 영역을 가지고,
    상기 회로는 트랜지스터를 가지고,
    상기 제 7 도전층은 상기 트랜지스터를 거쳐서 주사선과 전기적으로 접속되어 있는, 반도체 장치.
  2. 반도체 장치로서,
    제 1 내지 제 7 도전층과 회로를 가지고,
    상기 제 1 도전층은 제 1 개구부를 가지고,
    상기 제 2 도전층은 제 2 개구부를 가지고,
    상기 제 3 도전층은 제 3 개구부를 가지고,
    상기 제 4 도전층은 제 4 개구부를 가지고,
    상기 제 5 도전층은 제 5 개구부를 가지고,
    상기 제 6 도전층은 제 6 개구부를 가지고,
    상기 제 1 내지 제 6 도전층은 제 1 방향을 따르도록 연장되어 있는 영역을 가지고,
    상기 제 7 도전층은 상기 제 1 방향과 교차하는 방향을 따르도록 연장되어 있는 영역을 가지고,
    상기 제 7 도전층은 제 1 도전층과 중첩되는 영역을 가지며, 또한 컨택트를 거쳐서 상기 제 1 도전층과 접하고,
    상기 제 7 도전층은 상기 회로와 전기적으로 접속되고,
    상기 제 7 도전층은 상기 제 2 내지 제 6 개구부와 중첩되는 영역을 가지고,
    상기 회로는 트랜지스터를 가지고,
    상기 제 7 도전층은 상기 트랜지스터를 거쳐서 주사선과 전기적으로 접속되어 있는, 반도체 장치.
  3. 반도체 장치로서,
    제 1 내지 제 7 도전층과 회로를 가지고,
    상기 제 1 도전층은 제 1 개구부를 가지고,
    상기 제 2 도전층은 제 2 개구부를 가지고,
    상기 제 3 도전층은 제 3 개구부를 가지고,
    상기 제 4 도전층은 제 4 개구부를 가지고,
    상기 제 5 도전층은 제 5 개구부를 가지고,
    상기 제 6 도전층은 제 6 개구부를 가지고,
    상기 제 1 내지 제 6 도전층은 제 1 방향을 따르도록 연장되어 있는 영역을 가지고,
    평면에서 봤을 때, 상기 제 1 도전층은 상기 제 2 도전층과 인접하고,
    상기 제 7 도전층은 상기 제 1 방향과 교차하는 방향을 따르도록 연장되어 있는 영역을 가지고,
    상기 제 7 도전층은 제 1 도전층과 중첩되는 영역을 가지며, 또한 컨택트를 거쳐서 상기 제 1 도전층과 접하고,
    상기 제 7 도전층은 상기 회로와 전기적으로 접속되고,
    상기 제 7 도전층은 상기 제 2 내지 제 6 개구부와 중첩되는 영역을 가지고,
    상기 회로는 트랜지스터를 가지고,
    상기 제 7 도전층은 상기 트랜지스터를 거쳐서 주사선과 전기적으로 접속되어 있는, 반도체 장치.
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