KR101932905B1 - 반도체 장치 및 그 구동 방법 - Google Patents

반도체 장치 및 그 구동 방법 Download PDF

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Abstract

포토센서와, 발광 소자를 갖는 표시 소자의 세트를 매트릭스상으로 복수 갖는 반도체 장치로서, 고정밀화 가능한 반도체 장치를 제공한다.
포토센서와, 발광 소자를 갖는 표시 소자를 가지고, 발광 소자를 갖는 표시 소자에 전기적으로 접속되는 전원선과, 포토센서에 전기적으로 접속되는 전원선을 공유하는 반도체 장치이다. 이와 같이 하여, 전원선의 폭을 좁게 하지 않고, 고정밀도의 반도체 장치가 얻어진다. 이로 인해, 전원선의 전위의 안정성을 확보하면서, 반도체 장치를 고정밀화할 수 있기 때문에, 고정밀도의 반도체 장치에 있어서도, 발광 소자를 갖는 표시 소자의 구동 전압을 안정시키고, 또한 포토센서의 구동 전압도 안정시킬 수 있다. 이와 같이 하여, 고정밀화 가능하고, 또한, 표시 품질이 높고, 피검출물의 촬상 정밀도나 검출 정밀도가 높은 반도체 장치가 얻어진다.

Description

반도체 장치 및 그 구동 방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREOF}
포토센서를 갖는 반도체 장치에 관한 것이다. 포토센서와 표시 소자를 갖는 반도체 장치에 관한 것이다. 특히 표시 소자로서 발광 소자를 갖는 반도체 장치에 관한 것이다. 또한, 반도체 장치의 구동 방법에 관한 것이다. 또한, 반도체 장치를 갖는 전자 기기에 관한 것이다.
광을 검출하는 센서(「포토센서」라고도 한다)를 매트릭스상으로 복수 갖는 반도체 장치로서는, 예를 들면, 디지털 스틸 카메라나 휴대 전화 등의 전자 기기에 사용되고 있는 고체 촬상 장치(이미지 센서라고도 한다)가 있다.
특히, 포토센서와 표시 소자의 세트를 매트릭스상으로 복수 갖는 반도체 장치는, 촬상 기능에 더하여 화상 표시 기능도 가지며, 터치 패널 또는 터치 스크린 등이라고 불린다(이하, 이것을 단순히 「터치 패널」이라고 한다). 터치 패널에 있어서, 포토센서와 표시 소자의 세트를 매트릭스상으로 배치한 영역은, 표시 영역겸 정보 입력 영역이 된다.
표시 소자로서 유기 발광 소자를 갖는 표시 소자를 사용하고, 포토센서와, 유기 발광 소자를 갖는 표시 소자의 세트를 매트릭스상으로 배치한 표시 영역겸 정보 입력 영역을 갖는 터치 패널이 제안되어 있다(특허문헌 1 중, 도 8이나 도 9 참조).
표시 소자로서 발광 소자를 갖는 표시 소자를 사용한 터치 패널에서는, 우선 매트릭스상으로 형성된 발광 소자를 발하게 한다. 피검출물이 존재하면, 이 광은 피검출물에 의해 차단되어 일부가 반사된다. 매트릭스상으로 형성된 포토센서는, 피검출물에 의해 반사된 광의 양을 검출한다. 포토센서는 검출한 광의 양을 전기 신호로 변환하여 화상 데이터를 취득한다. 이와 같이 하여, 터치 패널은 피검출물의 촬상 화상의 취득이나, 피검출물이 존재하는 영역의 검출을 행한다.
일본 공개특허공보 2010-153834호
특허문헌 1에 기재된 구성에서는, 적어도, 유기 발광 소자를 갖는 표시 소자를 제어하는 신호가 입력되는 배선 및 전원선과, 포토센서를 제어하는 신호가 입력되는 배선 및 전원선이 형성된다. 이로 인해, 표시 영역 겸 정보 입력 영역에 형성하는 배선의 수가 많아져 반도체 장치의 고정밀화에 불리하다고 하는 과제가 있다.
그래서, 포토센서와, 발광 소자를 갖는 표시 소자의 세트를 매트릭스상으로 복수 갖는 반도체 장치로서, 고정밀화 가능한 반도체 장치를 제공하는 것을 과제로 한다.
본 발명의 반도체 장치의 일 형태는, 포토센서와, 발광 소자를 갖는 표시 소자를 가지고, 발광 소자를 갖는 표시 소자에 전기적으로 접속되는 전원선과, 포토센서에 전기적으로 접속되는 전원선을 공유하는 반도체 장치이다.
본 발명의 반도체 장치의 일 형태는, 포토센서와, 발광 소자를 갖는 표시 소자의 세트를 매트릭스상으로 복수 가지고, 복수의 세트 각각에 있어서, 발광 소자를 갖는 표시 소자에 전기적으로 접속되는 전원선과, 포토센서에 전기적으로 접속되는 전원선을 공유하는 반도체 장치이다.
본 발명의 반도체 장치의 일 형태는, 포토센서와, 발광 소자를 갖는 표시 소자의 세트를, m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스상으로 복수 갖는 반도체 장치이다. 포토센서는, 광전 변환 소자와, 광전 변환 소자에 전기적으로 접속되는 증폭 회로를 가진다. 발광 소자를 갖는 표시 소자는, 발광 소자에 전기적으로 접속되는 제어 회로를 가진다. 복수의 세트 각각에 있어서, 증폭 회로와 제어 회로는 동일한 전원선에 전기적으로 접속된다.
본 발명의 반도체 장치의 일 형태는, 포토센서와, 발광 소자를 갖는 표시 소자의 세트를, m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스상으로 복수로, 제 1 배선, 제 2 배선, 제 3 배선, 제 4 배선, 제 5 배선, 제 6 배선, 제 7 배선 및 제 8 배선을 갖는 반도체 장치이다. 포토센서는, 광전 변환 소자와, 광전 변환 소자에 전기적으로 접속되는 증폭 회로를 가진다. 발광 소자를 갖는 표시 소자는, 발광 소자에 전기적으로 접속되는 제어 회로를 가진다. 증폭 회로는, 제 1 트랜지스터, 제 2 트랜지스터 및 제 3 트랜지스터를 가진다. 제 2 트랜지스터와 제 3 트랜지스터는 제 1 배선과 제 2 배선 사이에 직렬로 전기적으로 접속되고, 제 2 트랜지스터의 게이트는 제 1 트랜지스터의 소스와 드레인의 한쪽과 전기적으로 접속되고, 제 1 트랜지스터의 소스와 드레인의 다른쪽은 광전 변환 소자의 한 쌍의 전극 중 한쪽과 전기적으로 접속되고, 광전 변환 소자의 한 쌍의 전극 중 다른쪽은 제 4 배선과 전기적으로 접속되고, 제 1 트랜지스터의 게이트는 제 3 배선과 전기적으로 접속되고, 제 3 트랜지스터의 게이트는 제 5 배선과 전기적으로 접속된다. 제어 회로는 제 4 트랜지스터와 제 5 트랜지스터를 가진다. 제 4 트랜지스터의 게이트는 제 6 배선과 전기적으로 접속되고, 제 4 트랜지스터의 소스와 드레인의 한쪽은 제 8 배선과 전기적으로 접속되고, 제 4 트랜지스터의 소스와 드레인의 다른쪽은, 제 5 트랜지스터의 게이트와 전기적으로 접속되고, 제 5 트랜지스터의 소스와 드레인의 한쪽은, 제 1 배선과 전기적으로 접속되고, 제 5 트랜지스터의 소스와 드레인의 다른쪽은, 발광 소자의 한 쌍의 전극 중 한쪽과 전기적으로 접속되고, 발광 소자의 한 쌍의 전극 중 다른쪽은 제 7 배선과 전기적으로 접속된다. 제 1 배선은 전원선이다.
또한, 상기 구성에 있어서, 제어 회로는 또한 제 6 트랜지스터를 가지고, 제 6 트랜지스터의 소스와 드레인의 한쪽은, 발광 소자의 한 쌍의 전극 중 한쪽과 전기적으로 접속되고, 제 6 트랜지스터의 소스와 드레인의 다른쪽은, 제 1 배선과 전기적으로 접속되어 있어도 좋다. 제 6 트랜지스터의 게이트는 제 9 배선과 전기적으로 접속되어 있어도 좋다.
또한, 상기 구성에 있어서, 제어 회로는 또한 용량 소자를 가지며, 용량 소자의 한 쌍의 전극 중 한쪽은, 제 5 트랜지스터의 게이트와 전기적으로 접속되고, 용량 소자의 한 쌍의 전극 중 다른쪽은, 제 5 트랜지스터의 소스와 드레인의 한쪽과 전기적으로 접속되어 있어도 좋다. 또한, 용량 소자의 한 쌍의 전극 중 다른쪽은, 제 1 배선에 전기적으로 접속되어 있어도 좋다. 또한, 용량 소자의 한 쌍의 전극 중 다른쪽은, 제 5 트랜지스터의 소스와 드레인의 한쪽이 아니라 제 10 배선에 전기적으로 접속되어 있어도 좋다.
제 1 트랜지스터 내지 제 6 트랜지스터 중 어느 하나는, 채널이 산화물 반도체층에 형성되는 트랜지스터로 할 수 있다. 제 1 트랜지스터 내지 제 6 트랜지스터 모두를, 채널이 산화물 반도체층에 형성되는 트랜지스터로 할 수도 있다. 제 1 트랜지스터 내지 제 6 트랜지스터 중 어느 하나를, 채널이 산화물 반도체층에 형성되는 트랜지스터로 하고, 나머지 트랜지스터는 채널이 실리콘층에 형성되는 트랜지스터로 할 수도 있다.
또한, 복수의 세트 각각은 표시 소자 1개와 포토센서 1개에 의해 구성되어 있어도 좋고, 표시 소자 2개 이상과 포토센서 1개에 의해 구성되어 있어도 좋고, 포토센서 2개 이상과 표시 소자 1개에 의해 구성되어 있어도 좋고, 표시 소자 2개 이상과 포토센서 2개 이상에 의해 구성되어 있어도 좋다. 즉, 1개의 세트에 포함되는 표시 소자와 포토센서의 수는, 임의의 수로 할 수 있다.
또한, 발광 소자는 전류 또는 전압에 의해 발광의 휘도가 제어되는 소자이며, 발광 다이오드, OLED(Organic Light Emitting Diode: 유기 발광 소자) 등으로 할 수 있다.
광전 변환 소자는 포토다이오드나 포토트랜지스터로 할 수 있다.
본 발명의 반도체 장치의 구동 방법의 일 형태는, 포토센서와, 발광 소자를 갖는 표시 소자의 세트를, m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스상으로 복수 가지며, 포토센서는 광전 변환 소자와, 광전 변환 소자에 전기적으로 접속되는 증폭 회로를 가지며, 발광 소자를 갖는 표시 소자는, 발광 소자에 전기적으로 접속되는 제어 회로를 가지며, 복수의 세트 각각에 있어서, 증폭 회로와 제어 회로는, 동일한 전원선에 전기적으로 접속되는 반도체 장치에 있어서의, 이하의 구동 방법 1 또는 구동 방법 2이다.
(구동 방법 1)
증폭 회로는, 증폭 회로에 축적된 전하를 방전시키는 리셋 동작과, 광전 변환 소자에 흐르는 광전류의 전류량에 대응한 전하를 축적하는 축적 동작과, 상기 전하의 양을 정보로서 포함하는 출력 신호를 판독하는 선택 동작을 행한다. 모든 발광 소자를 발광시켜 피검출물에 광을 조사하고, 피검출물에 의해 반사된 광의 양을 제 p(p는 m 이하의 자연수)번째 행의 포토센서에서 검출한다. 제 p번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 모든 발광 소자를 비발광(즉, 발광시키지 않는)으로 하여 제 (p+1)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 이러한 포토센서의 선택 동작을 전행에 관해서 순차적으로 행하여 인접하는 행의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다.
상기 구동 방법 1에서는, 모든 발광 소자를 발광시켜 피검출물에 광을 조사하고, 피검출물에 의해 반사된 광의 양을 검출하기 위해서, 제 p번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 그 후, 모든 발광 소자를 비발광으로 하여 제 (p+1)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 그러나 이하와 같이, 모든 발광 소자를 발광시켜 피검출물에 광을 조사하여 제 q(q는 n 이하의 자연수)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 모든 발광 소자를 비발광으로 하여 제 (q+1)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행하는 구동 방법 2라도 좋다.
(구동 방법 2)
증폭 회로는, 증폭 회로에 축적된 전하를 방전시키는 리셋 동작과, 광전 변환 소자에 흐르는 광전류의 전류량에 대응한 전하를 축적하는 축적 동작과, 상기 전하의 양을 정보로서 포함하는 출력 신호를 판독하는 선택 동작을 행한다. 모든 발광 소자를 발광시켜 피검출물에 광을 조사하고, 피검출물에 의해 반사된 광의 양을 제 q(q는 n 이하의 자연수)번째 열의 포토센서에서 검출한다. 제 q번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 모든 발광 소자를 비발광(즉, 발광시키지 않는)으로 하여 제 (q+1)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 이러한 포토센서의 선택 동작을 전열에 관해서 순차적으로 행하여 인접하는 열의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다.
(발광 소자의 발광 타이밍의 베리에이션)
또한, 구동 방법 1에 있어서, 모든 발광 소자를 동일한 타이밍으로 발광시키고 제 p번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행해도 좋고, 1행씩 순차적으로 발광 소자를 발광시키기 시작하여 모든 발광 소자가 발광하고 있는 기간에 있어서, 제 p번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행해도 좋다.
또한, 구동 방법 2에 있어서, 모든 발광 소자를 동일한 타이밍으로 발광시키고, 제 q번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행해도 좋고, 1행씩 순차적으로 발광 소자를 발광시키기 시작하여 모든 발광 소자가 발광하고 있는 기간에 있어서, 제 q번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행해도 좋다.
또한, 구동 방법 1에 있어서, 제 p번째 행의 포토센서에 있어서의 리셋 동작 및 축적 동작에서는, 제 p번째 행의 발광 소자 및 그 주변에 배치된 발광 소자만 발광시키고, 그 이외의 발광 소자를 발광시키지 않아도 좋다. 또한, 제 (p+1)번째 행의 포토센서에 있어서의 리셋 동작 및 축적 동작에서는, 제 (p+1)번째 행의 발광 소자 및 그 주변에 배치된 발광 소자만 비발광으로 하고, 그 이외의 발광 소자를 발광시켜도 좋다.
(포토센서의 리셋 동작 및 축적 동작의 타이밍의 베리에이션)
상기 구동 방법 1 및 구동 방법 2에서는, 리셋 동작 및 축적 동작을 행하는 타이밍을 인접하는 행 또는 열에서 상이하게 하는 구동 방법이며, 롤링 셔터 방식이다. 또한, 리셋 동작 및 축적 동작을 행하는 타이밍을 모든 행 또는 열에서 동일하게 하는 구동 방법은, 글로벌 셔터 방식이다.
또한, 구동 방법 1에 있어서, 리셋 동작 및 축적 동작은 1행마다 순차적으로 행해도 좋고, 복수의 행에서 동시에 행해도 좋다. 예를 들면, 발광 소자를 발광시켜 홀수행의 포토센서에 있어서 1행씩 순차적으로 리셋 동작 및 축적 동작을 행하고, 발광 소자를 비발광으로 하여 짝수행의 포토센서에 있어서 1행씩 순차적으로 리셋 동작 및 축적 동작을 행할 수 있다. 이 경우, 홀수행의 포토센서만, 또는 짝수행의 포토센서에만 주목해도, 롤링 셔터 방식으로 구동하고 있다고 말할 수 있다. 또는, 발광 소자를 발광시켜 홀수행의 포토센서에 있어서 일제히 리셋 동작 및 축적 동작을 행하고, 발광 소자를 비발광으로 하여 짝수행의 포토센서에 있어서 일제히 리셋 동작 및 축적 동작을 행할 수 있다. 이 경우, 홀수행의 포토센서만, 또는 짝수행의 포토센서에만 주목하면, 글로벌 셔터 방식으로 구동하고 있다고 말할 수도 있다.
또한, 구동 방법 2에 있어서, 리셋 동작 및 축적 동작은 1열마다 순차적으로 행해도 좋고, 복수의 열에서 동시에 행해도 좋다. 예를 들면, 발광 소자를 발광시켜 홀수열의 포토센서에 있어서 1열씩 순차적으로 리셋 동작 및 축적 동작을 행하고, 발광 소자를 비발광으로 하여 짝수열의 포토센서에 있어서 1열씩 순차적으로 리셋 동작 및 축적 동작을 행할 수 있다. 이 경우, 홀수열의 포토센서만, 또는 짝수열의 포토센서에만 주목해도, 롤링 셔터 방식으로 구동하고 있다고 말할 수 있다. 또는, 발광 소자를 발광시켜 홀수열의 포토센서에 있어서 일제히 리셋 동작 및 축적 동작을 행하고, 발광 소자를 비발광으로 하여 짝수열의 포토센서에 있어서 일제히 리셋 동작 및 축적 동작을 행할 수 있다. 이 경우, 홀수열의 포토센서만, 또는 짝수열의 포토센서에만 주목하면, 글로벌 셔터 방식으로 구동하고 있다고 할 수도 있다.
또한, 상기 구동 방법 1 및 구동 방법 2에 있어서, 발광 소자의 발광 및 비발광의 타이밍은 반대로 해도 좋다.
포토센서에 전기적으로 접속되는 전원선과, 발광 소자를 갖는 표시 소자에 전기적으로 접속되는 전원선을 공유함으로써, 반도체 장치에 포함되는 전원선의 수를 감소시킬 수 있다. 이와 같이 하여, 1개당 전원선의 폭을 넓게 할 수 있고, 또한 고정밀도의 반도체 장치가 얻어진다. 이로 인해, 전원선의 전위의 안정성을 확보하면서 반도체 장치를 고정밀화할 수 있다. 전원선의 전위의 안정성을 확보함으로써, 발광 소자를 갖는 표시 소자의 구동 전압, 및 포토센서의 구동 전압을 안정시킬 수 있다. 즉, 고정밀도의 반도체 장치에 있어서도, 발광 소자를 갖는 표시 소자의 구동 전압을 안정시키고, 또한 포토센서의 구동 전압도 안정시킬 수 있다. 이와 같이 하여, 고정밀화가 가능하고, 또한, 표시 품질이 높고, 피검출물의 촬상 정밀도나 검출 정밀도가 높은 반도체 장치가 얻어진다.
도 1은 포토센서와, 발광 소자를 갖는 표시 소자의 세트 구성을 도시하는 회로도, 및 매트릭스상으로 배치된 복수 세트 구성을 도시하는 회로도.
도 2는 포토센서와, 발광 소자를 갖는 표시 소자의 세트 구성을 도시하는 회로도.
도 3은 매트릭스상으로 배치된 복수 세트 중 인접하는 2세트의 구성을 도시하는 회로도.
도 4는 발광 소자를 갖는 표시 소자의 구성을 도시하는 회로도.
도 5는 포토센서의 구성을 도시하는 회로도.
도 6은 포토센서와, 발광 소자를 갖는 표시 소자의 세트 구성을 도시하는 상면도.
도 7은 매트릭스상으로 배치된 복수 세트 중 인접하는 2세트의 구성을 도시하는 상면도.
도 8은 포토센서 및 표시 소자의 구성을 도시하는 단면도.
도 9는 포토센서의 동작을 설명하는 타이밍 차트.
도 10은 포토센서와, 발광 소자를 갖는 표시 소자의 세트의 동작을 설명하는 타이밍 차트.
도 11은 포토센서와, 발광 소자를 갖는 표시 소자의 세트의 동작을 설명하는 타이밍 차트.
도 12는 포토센서와, 발광 소자를 갖는 표시 소자의 세트의 동작을 설명하는 타이밍 차트.
도 13은 포토센서와, 발광 소자를 갖는 표시 소자의 세트의 동작을 설명하는 타이밍 차트.
도 14는 발광 소자를 갖는 표시 소자의 동작을 설명하는 타이밍 차트.
도 15는 발광 소자를 갖는 표시 소자의 동작을 설명하는 타이밍 차트.
도 16은 산화물 재료의 결정 구조를 설명하는 도면.
도 17은 산화물 재료의 결정 구조를 설명하는 도면.
도 18은 산화물 재료의 결정 구조를 설명하는 도면.
도 19는 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 20은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 21은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 22는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 23은 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 24는 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 25는 시료 1의 트랜지스터의 BT 시험후의 Vg-Id 특성을 도시하는 도면.
도 26은 시료 2의 트랜지스터의 BT 시험후의 Vg-Id 특성을 도시하는 도면.
도 27은 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 28은 임계값 전압 및 전계 효과 이동도와 기판 온도의 관계를 도시하는 도면.
도 29는 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 30은 트랜지스터의 오프 전류와 측정시 기판 온도의 관계를 도시하는 도면.
도 31은 트랜지스터의 구성을 도시하는 도면.
도 32는 트랜지스터의 구성을 도시하는 도면.
본 발명의 실시 형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 트랜지스터가 갖는 소스 전극과 드레인 전극은, 트랜지스터의 극성 및 각 전극에 주어지는 전위의 고저에 의해, 그 호칭이 교체된다. 일반적으로, n채널형 트랜지스터에서는, 낮은 전위가 주어지는 전극이 소스 전극이라고 불리고, 높은 전위가 주어지는 전극이 드레인 전극이라고 불린다. 또한, p채널형 트랜지스터에서는, 낮은 전위가 주어지는 전극이 드레인 전극이라고 불리고, 높은 전위가 주어지는 전극이 소스 전극이라고 불린다. 이하, 소스 전극과 드레인 전극 중 어느 한쪽을 제 1 단자, 다른쪽을 제 2 단자로 하여 설명을 행한다.
또한, 본 명세서 중에 있어서, 전기적인 접속이란, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능한 상태에 상당한다. 따라서, 전기적으로 접속하고 있는 상태란, 직접 접속하고 있는 상태를 반드시 가리키는 것은 아니며, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능하도록, 배선, 저항, 다이오드, 트랜지스터 등의 회로 소자를 개재하여 간접적으로 접속하고 있는 상태도, 그 범주에 포함한다.
또한, 회로도상으로는 독립되어 있는 구성 요소끼리가 접속되어 있는 경우라도, 실제로는, 예를 들면 배선의 일부가 전극으로서 기능하는 경우 등, 하나의 도전막이 복수의 구성 요소의 기능을 함께 가지고 있는 경우도 있다.
본 명세서에 있어서, 트랜지스터가 직렬로 전기적으로 접속되어 있는 상태란, 예를 들면, 어떤 트랜지스터의 제 1 단자와 제 2 단자 중 어느 한쪽만이, 다른 트랜지스터의 제 1 단자와 제 2 단자 중 어느 한쪽에만 전기적으로 접속되어 있는 상태를 의미한다. 또한, 트랜지스터가 병렬로 전기적으로 접속되어 있는 상태란, 어떤 트랜지스터의 제 1 단자가 다른 트랜지스터의 제 1 단자에 전기적으로 접속되고, 또한, 어떤 트랜지스터의 제 2 단자가 다른 트랜지스터의 제 2 단자에 전기적으로 접속되어 있는 상태를 의미한다.
또한, 특별히 언급하지 않는 한, 본 명세서에서 오프 전류란, n채널형 트랜지스터에 있어서는, 드레인 전극을 소스 전극과 게이트 전극보다도 높은 전위로 한 상태에 있어서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0V 이하일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 의미한다. 또는, 본 명세서에서 오프 전류란, p채널형 트랜지스터에 있어서는, 드레인 전극을 소스 전극과 게이트 전극보다도 낮은 전위로 한 상태에 있어서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0V 이상일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 의미한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태에 따르는 반도체 장치의 구성에 관해서 설명한다.
(반도체 장치의 구성의 일 형태)
도 1a는 반도체 장치가 갖는, 포토센서(301)와, 발광 소자(102)를 갖는 표시 소자(101)의 세트(110)의 구성을 도시하는 회로도이다. 포토센서(301)는 광전 변환 소자(302)와, 광전 변환 소자(302)에 전기적으로 접속되는 증폭 회로(303)를 가지며, 발광 소자(102)를 갖는 표시 소자(101)는, 발광 소자(102)에 전기적으로 접속되는 제어 회로(103)를 가지며, 증폭 회로(303)와 제어 회로(103)는, 동일한 전원선 VR에 전기적으로 접속되어 있다. 포토센서(301)와 표시 소자(101)에 있어서 전원선 VR을 공유함으로써, 반도체 장치를 고정밀화할 수 있다.
또한, 도 1b에 도시하는 바와 같이, 또한 이웃하는 2개의 세트(세트(110a) 및 세트(110b))에 있어서, 공통적으로 전원선으로서 기능하는 배선 VR을 공유할 수도 있다. 복수의 세트(110)에 있어서, 전원선으로서 기능하는 배선 VR을 공유함으로써, 반도체 장치를 더욱 고정밀화할 수 있다. 또한, 세트(110a) 및 세트(110b)의 구성은 세트(110)와 같고, 이하의 설명에 있어서, 세트(110a) 및 세트(110b)를, 세트(110)라고도 부른다.
도 1c는, 도 1a에 도시한 구성의 세트(110)를, m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스상으로 복수 갖는 반도체 장치의 구성을 도시하는 회로도이다. 도 1c에서는, m이 4, n이 4인 경우를 예시하고 있다. 도면 중, 세로로 늘어선 1열의 세트에 있어서 전원선으로서 기능하는 배선 VR을 공유하고 있다.
도 1d는, 도 1b에 도시한 구성의 세트(110)를, m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스상으로 복수 갖는 반도체 장치의 구성을 도시하는 회로도이다. 도 1d에서는, m이 4, n이 4인 경우를 예시하고 있다. 도면 중, 세로로 늘어선 1열의 세트와, 이웃한 1열의 세트에 있어서 공통적으로 전원선으로서 기능하는 배선 VR을 공유하고 있다.
또한, 도 1에서는, 복수의 세트(110) 각각은, 표시 소자(101) 1개와 포토센서(301) 1개에 의해 구성된 예를 도시하였지만 이것에 한정되지 않는다. 표시 소자(101) 2개 이상과 포토센서(301) 1개에 의해 구성되어 있어도 좋고, 포토센서(301) 2개 이상과 표시 소자(101) 1개에 의해 구성되어 있어도 좋고, 표시 소자(101) 2개 이상과 포토센서(301) 2개 이상에 의해 구성되어 있어도 좋다. 즉, 1개의 세트(110)에 포함되는 표시 소자(101)와 포토센서(301)의 수는, 임의의 수로 할 수 있다.
또한, 발광 소자(102)는 전류 또는 전압에 의해 발광의 휘도가 제어되는 소자이며, 발광 다이오드, OLED(Organic Light Emitting Diode: 유기 발광 소자) 등으로 할 수 있다.
광전 변환 소자(302)는 포토다이오드나 포토트랜지스터라고 할 수 있다.
(증폭 회로와 제어 회로의 구체적인 구성의 일 형태)
도 2a는, 도 1a에 도시한 구성에 있어서, 증폭 회로(303)와 제어 회로(103)의 구체적 구성의 일례를 도시한 도면이다.
증폭 회로(303)는 트랜지스터(304), 트랜지스터(305) 및 트랜지스터(306)를 가진다. 트랜지스터(305)와 트랜지스터(306)는 배선 OUT과 배선 VR 사이에 직렬로 전기적으로 접속된다. 트랜지스터(305)의 게이트는 트랜지스터(304)의 소스와 드레인의 한쪽과 전기적으로 접속된다. 트랜지스터(304)의 소스와 드레인의 다른쪽은 광전 변환 소자(302)의 한 쌍의 전극 중 한쪽과 전기적으로 접속된다. 광전 변환 소자(302)의 한 쌍의 전극 중 다른쪽은 배선 PR과 전기적으로 접속된다. 트랜지스터(304)의 게이트는 배선 TX와 전기적으로 접속된다. 트랜지스터(306)의 게이트는 배선 SE와 전기적으로 접속된다. 트랜지스터(304)의 소스와 드레인의 한쪽과 트랜지스터(305)의 게이트가 전기적으로 접속되어 있는 노드를, 노드 FD로서 나타내고 있다. 노드 FD에 축적되는 전하의 양에 의해, 증폭 회로(303)의 출력 신호(배선 OUT으로부터 출력되는 신호)의 전위가 정해진다. 노드 FD에 있어서 전하를 보다 확실하게 유지하기 위해서, 노드 FD에 용량 소자를 전기적으로 접속해도 좋다.
제어 회로(103)는 트랜지스터(201)와 트랜지스터(202)를 가진다. 트랜지스터(201)의 게이트는 배선 GL과 전기적으로 접속된다. 트랜지스터(201)의 소스와 드레인의 한쪽은 배선 SL과 전기적으로 접속된다. 트랜지스터(201)의 소스와 드레인의 다른쪽은, 트랜지스터(202)의 게이트와 전기적으로 접속된다. 트랜지스터(202)의 소스와 드레인의 한쪽은, 배선 VR과 전기적으로 접속된다. 트랜지스터(202)의 소스와 드레인의 다른쪽은, 발광 소자(102)의 한 쌍의 전극 중 한쪽과 전기적으로 접속된다. 발광 소자(102)의 한 쌍의 전극 중 다른쪽은 배선 VB와 전기적으로 접속된다. 배선 VR은 전원선이다.
또한, 도 2a에서는, 제어 회로(103)는 용량 소자(203)를 가지며, 용량 소자(203)의 한 쌍의 전극 중 한쪽은 트랜지스터(202)의 게이트 및 트랜지스터(201)의 소스와 드레인의 다른쪽과 전기적으로 접속되고, 용량 소자(203)의 한 쌍의 전극 중 다른쪽은, 배선 CS와 전기적으로 접속되는 구성을 도시하였지만 이것에 한정되지 않는다. 도 4a에 도시하는 바와 같이, 배선 CS를 형성하지 않고, 용량 소자(203)의 한 쌍의 전극 중 다른쪽이, 트랜지스터(202)의 소스와 드레인의 한쪽(또는, 배선 VR)과 전기적으로 접속되어 있어도 좋다. 또한, 도 4a 내지 도 4d 중에서는, 표시 소자(101)의 구성만을 추출하여 도시하고 있지만, 실제로는, 도 2a와 같이, 포토센서(301)를 가지며, 포토센서(301)와 표시 소자(101)는 동일한 배선 VR에 전기적으로 접속되어 있다.
또한, 도 4b에 도시하는 바와 같이, 용량 소자(203)를 형성하지 않아도 좋다. 예를 들면, 트랜지스터(201)로서 오프 전류가 현저하게 작은 트랜지스터를 사용함으로써, 트랜지스터(202)의 게이트 전위를 장기간에 걸쳐 유지할 수 있기 때문에, 유지 용량으로서 기능하는 용량 소자(203)를 생략할 수 있다. 오프 전류가 현저하게 작은 트랜지스터로서는, 채널이 산화물 반도체층에 형성되는 트랜지스터를 사용할 수 있다. 또한, 용량 소자(203)를 형성하는 대신에, 트랜지스터(202) 등의 기생 용량을 적극적으로 이용할 수도 있다.
또한, 제어 회로(103)의 구성은, 도 2a나, 도 4a, 도 4b에 도시한 구성에 한정되지 않는다. 예를 들면, 도 4c에 도시하는 구성으로 할 수 있다. 도 4c의 구성에 있어서의 제어 회로(103)는, 도 2a에 도시한 구성에 더하여, 또한 트랜지스터(204)를 가진다. 트랜지스터(204)의 소스와 드레인의 한쪽은, 발광 소자(102)의 한 쌍의 전극 중 한쪽과 전기적으로 접속된다. 트랜지스터(204)의 소스와 드레인의 다른쪽은, 배선 VR에 전기적으로 접속된다. 트랜지스터(204)의 게이트는 배선 SA와 전기적으로 접속된다. 트랜지스터(204)는 트랜지스터(202)와 병렬로 형성되어 있다고 할 수도 있다.
또한 예를 들면, 제어 회로(103)의 구성은, 도 4d에 도시하는 구성으로 할 수 있다. 도 4d의 구성에 있어서의 제어 회로(103)는, 도 2a에 도시한 구성 외에 추가로 트랜지스터(205)를 가진다. 트랜지스터(205)의 소스와 드레인의 한쪽은, 배선 VR과 전기적으로 접속된다. 트랜지스터(205)의 소스와 드레인의 다른쪽은, 트랜지스터(202)의 소스와 드레인의 한쪽에 전기적으로 접속된다. 트랜지스터(205)의 게이트는 배선 ER과 전기적으로 접속된다. 트랜지스터(205)는 트랜지스터(202)와 직렬로 형성되어 있다고 할 수도 있다.
또한, 도 4c나 도 4d에 도시한 구성에 있어서, 도 4a와 같이 용량 소자(203)를 형성할 수도 있고, 도 4b와 같이 용량 소자(203)를 생략할 수도 있다.
또한, 증폭 회로(303)의 구성은, 도 2a에 도시한 구성에 한정되지 않는다. 예를 들면, 도 5a에 도시하는 구성으로 할 수 있다. 도 2a에서는, 배선 OUT과 배선 VR 사이에, 트랜지스터(306) 및 트랜지스터(305)가 이 순서대로 직렬로 전기적으로 접속되어 있다. 한편, 도 5a에서는, 배선 OUT과 배선 VR 사이에, 트랜지스터(305) 및 트랜지스터(306)가 이 순서대로 직렬로 전기적으로 접속된다.
또한 예를 들면, 증폭 회로(303)의 구성은, 도 5b나 도 5c에 도시하는 구성으로 할 수 있다. 도 5b나 도 5c의 구성에 있어서의 증폭 회로(303)는, 도 2a나 도 5a에 도시한 구성 외에 추가로 트랜지스터(307)를 가진다. 도 5b는, 도 2a에 도시한 구성에 트랜지스터(307)을 추가한 예이며, 도 5c는 도 5a에 도시한 구성에 트랜지스터(307)를 추가한 예이다. 도 5b 및 도 5c에 있어서, 트랜지스터(307)의 소스와 드레인의 한쪽은, 배선 VR과 전기적으로 접속된다. 트랜지스터(307)의 소스와 드레인의 다른쪽은, 트랜지스터(305)의 게이트와 전기적으로 접속된다. 트랜지스터(307)의 게이트는 배선 RE와 전기적으로 접속된다.
트랜지스터(201), 트랜지스터(202), 트랜지스터(204), 트랜지스터(205), 트랜지스터(304), 트랜지스터(305), 트랜지스터(306), 및 트랜지스터(307) 중 어느 하나는, 채널이 산화물 반도체층에 형성되는 트랜지스터로 할 수 있다. 트랜지스터(201), 트랜지스터(202), 트랜지스터(204), 트랜지스터(205), 트랜지스터(304), 트랜지스터(305), 트랜지스터(306), 및 트랜지스터(307) 전부를, 채널이 산화물 반도체층에 형성되는 트랜지스터로 할 수도 있다. 트랜지스터(201), 트랜지스터(202), 트랜지스터(204), 트랜지스터(205), 트랜지스터(304), 트랜지스터(305), 트랜지스터(306), 및 트랜지스터(307) 중 어느 하나를, 채널이 산화물 반도체층에 형성되는 트랜지스터로 하고, 나머지 트랜지스터는 채널이 실리콘층에 형성되는 트랜지스터로 할 수도 있다.
(배선의 배치의 배리에이션)
또한, 도 2b는, 도 2a에 도시한 구성에 있어서, 배선 VR, 배선 SE, 배선 OUT, 배선 TX, 배선 PR, 배선 SL, 배선 GL, 배선 VB, 배선 CS가 연신되어 배치되는 모양을 도시한 도면이다. 도 2b에 있어서, 배선 PR, 배선 TX, 배선 SE, 배선 GL, 배선 CS, 배선 VB는 서로 병렬로 배치되고, 이들 배선과 교차하도록, 배선 SL, 배선 OUT, 배선 VR이 서로 병렬로 배치되어 있다.
이웃하는 2세트에 있어서 전원선으로서 기능하는 배선 VR을 공유하는 도 1b에 도시한 구성에 있어서, 도 2b의 구성을 적용한 예를 도 3에 도시한다. 각 배선의 배치 방법은 도 2b와 같다.
각 배선이 연신하고 있는 방향이나, 배선끼리의 배치 관계(예를 들면, 병렬로 배치되어 있거나, 또는 교차하도록 배치되어 있는 등)에는 여러 가지 패턴이 있으며, 도 2b나 도 3에 도시한 구성에 한정되지 않는다.
또한, 도 2a에 있어서의 제어 회로(103)나 증폭 회로(303)를, 상기한 도 4나 도 5에 도시한 구성으로 변경한 경우에도, 도 2b나 도 3과 같이 각 배선을 특정한 방향으로 연신시켜 배치할 수 있다.
또한, 도 1c나 도 1d에 도시한 바와 같이, 표시 소자(101)와 포토센서(301)의 세트를 복수 매트릭스상으로 배치하는 경우에는, 배선이 연신된 방향으로 배치되는 1열 또는 1행의 세트(110)에 있어서, 상기 배선을 공유할 수 있다.
또한, 복수의 세트에 있어서, 동일한 전위나 동일한 신호가 입력되는 배선을 공유할 수 있다. 예를 들면, 배선 VB는 모든 세트에 있어서 공유할 수도 있다. 이 경우, 배선 VB는 「배선」이 아니라 「전극」이라고 부를 수도 있다. 또한 예를 들면, 배선 PR은 복수의 세트에서 공유할 수도 있다. 예를 들면, 포토센서(301)에 있어서의 리셋 동작 및 축적 동작을 동시에 행하는 세트에 있어서, 배선 PR을 공유할 수도 있다.
상기한 바와 같이, 포토센서에 전기적으로 접속되는 전원선과, 발광 소자를 갖는 표시 소자에 전기적으로 접속되는 전원선을 공유함으로써, 반도체 장치에 포함되는 전원선의 수를 감소시킬 수 있다. 이와 같이 하여, 1개당 전원선의 폭을 넓게 할 수 있고, 또한 고정밀도의 반도체 장치가 얻어진다. 이로 인해, 전원선의 전위의 안정성을 확보하면서, 반도체 장치를 고정밀화할 수 있다. 전원선의 전위의 안정성을 확보함으로써, 발광 소자를 갖는 표시 소자의 구동 전압, 및 포토센서의 구동 전압을 안정시킬 수 있다. 즉, 고정밀도의 반도체 장치에 있어서도, 발광 소자를 갖는 표시 소자의 구동 전압을 안정시키고, 또한 포토센서의 구동 전압도 안정시킬 수 있다. 이와 같이 하여, 고정밀화 가능하고, 또한, 표시 품질이 높고, 피검출물의 촬상 정밀도나 검출 정밀도가 높은 반도체 장치가 얻어진다.
본 실시 형태는, 다른 실시 형태와 자유롭게 조합하여 실시하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에서는, 반도체 장치의 보다 구체적인 구성예에 관해서 상면도 및 단면도를 사용하여 설명한다.
도 6은, 도 2b에 도시한 구성의 반도체 장치의 상면도의 일례이다. 도 6에 있어서, 도 2b와 동일한 부분은 동일한 부호를 사용하여 나타내고, 설명은 생략한다. 도 7은, 도 3에 도시한 구성의 반도체 장치의 상면도의 일례이다. 도 7에 있어서, 도 3과 동일한 부분은 동일한 부호를 사용하여 나타내고, 설명은 생략한다. 또한, 도 6 및 도 7에 있어서의 선분 A1-A2를 도 8a에, 선분 B1-B2를 도 8b에, 선분 C1-C2의 단면도를 도 8c에 도시한다. 또한, 도 6 내지 도 8에서는, 실제의 치수와 상이한 구성 요소를 포함한다. 또한, 도 6 및 도 7에 있어서, 도면을 보기 쉽게 하기 위해서, 발광 소자(102), 기판, 및 층간막으로서 기능하는 절연층 등은 도시하고 있지 않다.
도 6 내지 도 8을 참조하여 반도체 장치의 보다 구체적인 구성예에 관해서 설명한다.
기판(500) 위에 절연층(501)이 형성되고, 그 위에 반도체층(511a) 내지 반도체층(511d)이 형성된다.
반도체층(511a)은 p형 또는 n형의 도전형을 부여하는 불순물 원소를 함유하는 불순물 영역을 가진다. 반도체층(511a)은 제어 회로(103)에 있어서의 트랜지스터(201)의 채널이 형성되는 층(채널 형성층이라고도 한다) 및, 용량 소자(203)의 한 쌍의 전극 중 한쪽으로서의 기능을 가진다.
반도체층(511b)은 p형 또는 n형의 도전형을 부여하는 불순물 원소를 함유하는 불순물 영역을 가진다. 반도체층(511b)은 제어 회로(103)에 있어서의 트랜지스터(202)의 채널 형성층으로서의 기능을 가진다.
반도체층(511c)은 p형 및 n형의 한쪽의 도전형을 부여하는 불순물 원소를 함유하는 불순물 영역(503a), p형 및 n형의 다른쪽의 도전형을 부여하는 불순물 원소를 함유하는 불순물 영역(503b), p형 및 n형의 다른쪽의 도전형을 부여하는 불순물 원소를 함유하는 불순물 영역(503c), 불순물 영역(503a) 및 불순물 영역(503b) 사이에 형성된 제 1 반도체 영역, 및 불순물 영역(503b) 및 불순물 영역(503c) 사이에 형성된 제 2 반도체 영역을 가진다. 또한, 반도체층(511c)에 있어서, 제 1 반도체 영역이 불순물 영역(503a) 또는 불순물 영역(503b)보다 농도가 낮은 p형 또는 n형의 도전형을 부여하는 불순물 원소를 함유하고 있어도 좋다. 불순물 영역(503a) 및 불순물 영역(503b)과 그 사이에 형성된 제 1 반도체 영역에 의해, 광전 변환 소자(302)가 형성된다. 즉, 반도체층(511c)은 광전 변환 소자(302)로서의 기능을 가진다. 광전 변환 소자(302)에 입사되는 광의 방향을 도 8a 중, 흰 화살표로 나타낸다. 또한, 반도체층(511c)은 증폭 회로(303)에 있어서의 트랜지스터(304)의 채널 형성층으로서의 기능도 가진다. 또한, 광전 변환 소자(302)는, p형 불순물 영역 및 n형 불순물 영역을 함유하는 반도체층을 사용하여 형성되는 것에 한정되지 않고, p형 반도체층 및 n형 반도체층을 포함하는 적층을 사용하여 구성할 수도 있다.
반도체층(511d)은 p형 또는 n형의 도전형을 부여하는 불순물 원소를 함유하는 불순물 영역을 가진다. 반도체층(511d)은 증폭 회로(303)에 있어서의 트랜지스터(305) 및 트랜지스터(306)의 채널 형성층으로서의 기능을 가진다.
또한, 기판(500) 위에 복수의 반도체층을 형성하는 예를 나타냈지만 이것에 한정되지 않는다. 반도체 기판에, 서로 절연 분리된 반도체 영역을 형성함으로써, 반도체층(511a) 내지 반도체층(511d)을 대신하는 복수의 반도체 영역을 형성해도 좋다. 이 때, 반도체 기판으로서는, 예를 들면 단결정 반도체 기판을 사용할 수 있고, 예를 들면 단결정 실리콘 기판을 사용할 수 있다.
절연층(512)은 반도체층(511a) 내지 반도체층(511d) 위에 형성된다. 절연층(512)은 트랜지스터(201), 트랜지스터(202), 트랜지스터(304), 트랜지스터(305) 및 트랜지스터(306)의 게이트 절연층, 용량 소자(203)의 유전체층으로서의 기능을 가진다.
도전층(513a)은 절연층(512)을 개재하여 반도체층(511a)의 일부에 중첩된다. 또한, 반도체층(511a)에 있어서 도전층(513a)과 중첩되는 영역이 트랜지스터(201)의 채널 형성 영역이 된다. 도전층(513a)은 트랜지스터(201)의 게이트로서의 기능을 가진다. 또한, 도전층(513a)은 배선 GL로서도 기능한다. 또한, 도 8에 있어서, 도전층(513a)은 복수의 개소에서 반도체층(511a)의 일부에 중첩되어 있다. 반드시 도전층(513a)이 복수의 개소에서 반도체층(511a)의 일부에 중첩되고 있지 않아도 되지만, 도전층(513a)이 복수의 개소에서 반도체층(511a)의 일부에 중첩됨으로써, 트랜지스터(201)의 스위칭 특성을 향상시킬 수 있다. 또한, 도전층(513a)과 중첩되는 반도체층(511a)의 영역이 반도체층(511a)에 형성된 불순물 영역(도전층(513a), 도전층(513b) 및 도전층(513c) 중 어느 것과도 중첩되지 않는 영역)의 불순물 원소의 농도보다 낮은 농도로 p형 또는 n형의 도전형을 부여하는 불순물 원소를 함유하고 있어도 좋다.
도전층(513b)은 절연층(512)을 개재하여 반도체층(511a)의 일부 위에 형성된다. 도전층(513b)은 용량 소자(203)의 한 쌍의 전극 중 다른쪽으로서의 기능을 가진다. 또한, 도전층(513b)과 중첩되는 반도체층(511a)의 영역이 반도체층(511a)에 형성된 불순물 영역(도전층(513a), 도전층(513b) 및 도전층(513c) 중 어느 것과도 중첩되지 않는 영역)의 불순물 원소의 농도보다 낮은 농도로 p형 또는 n형의 도전형을 부여하는 불순물 원소를 함유하고 있어도 좋다. 도전층(513b)은 배선 CS로서도 기능한다.
도전층(513c)은 절연층(512)을 개재하여 반도체층(511a)의 일부 위 및 반도체층(511b)의 일부 위에 중첩된다. 또한, 도전층(513c)과 중첩되는 반도체층(511b)의 영역이 트랜지스터(202)의 채널 형성 영역이 된다. 도전층(513c)은 트랜지스터(202)의 게이트로서의 기능을 가진다. 또한, 도전층(513c)과 중첩되는 반도체층(511a) 및 반도체층(511b)의 영역이 반도체층(511a) 및 반도체층(511b)에 형성된 불순물 영역(도전층(513a), 도전층(513b) 및 도전층(513c) 중 어느 것과도 중첩되지 않는 영역)의 불순물 원소의 농도보다 낮은 농도로 p형 또는 n형의 도전형을 부여하는 불순물 원소를 함유하고 있어도 좋다.
도전층(513d)은 절연층(512)을 개재하여 반도체층(511c)의 일부에 중첩된다. 도전층(513d)은 배선 PR로서 기능한다. 또한, 도전층(513d)과 중첩되는 반도체층(511c)의 영역이 반도체층(511c)에 형성된 불순물 영역(불순물 영역(503a), 불순물 영역(503b), 불순물 영역(503c))의 불순물 원소의 농도보다 낮은 농도로 p형 또는 n형의 도전형을 부여하는 불순물 원소를 함유하고 있어도 좋다.
도전층(513e)은 절연층(512)을 개재하여 반도체층(511c)의 일부에 중첩된다. 도전층(513e)과 중첩되는 반도체층(511c)의 영역이 트랜지스터(304)의 채널 형성 영역이 된다. 도전층(513e)은 트랜지스터(304)의 게이트로서의 기능을 가진다. 또한, 도전층(513e)은 배선 TX로서도 기능한다. 또한, 도전층(513e)과 중첩되는 반도체층(511c)의 영역이 반도체층(511c)에 형성된 불순물 영역(불순물 영역(503a), 불순물 영역(503b), 불순물 영역(503c))의 불순물 원소의 농도보다 낮은 농도로 p형 또는 n형의 도전형을 부여하는 불순물 원소를 함유하고 있어도 좋다.
도전층(513f)은 절연층(512)을 개재하여 반도체층(511d)의 일부에 중첩된다. 도전층(513f)과 중첩되는 반도체층(511d)의 영역이 트랜지스터(305)의 채널 형성 영역이 된다. 도전층(513f)은 트랜지스터(305)의 게이트로서의 기능을 가진다. 또한, 도전층(513f)과 중첩되는 반도체층(511d)의 영역이 반도체층(511d)에 형성된 불순물 영역(도전층(513f), 도전층(513g) 중 어느 것과도 중첩되지 않는 영역)의 불순물 원소의 농도보다 낮은 농도로 p형 또는 n형의 도전형을 부여하는 불순물 원소를 함유하고 있어도 좋다.
도전층(513g)은 절연층(512)을 개재하여 반도체층(511d)의 일부에 중첩된다. 도전층(513g)과 중첩되는 반도체층(511d)의 영역이 트랜지스터(306)의 채널 형성 영역이 된다. 도전층(513g)은 트랜지스터(306)의 게이트로서의 기능을 가진다. 또한, 도전층(513g)은 배선 SE로서도 기능한다. 또한, 도전층(513g)과 중첩되는 반도체층(511d)의 영역이 반도체층(511d)에 형성된 불순물 영역(도전층(513f), 도전층(513g) 중 어느 것과도 중첩되지 않는 영역)의 불순물 원소의 농도보다 낮은 농도로 p형 또는 n형의 도전형을 부여하는 불순물 원소를 함유하고 있어도 좋다.
절연층(514)은 도전층(513a) 내지 도전층(513g)을 개재하여 절연층(512) 위에 형성된다.
도전층(515a)은 절연층(512) 및 절연층(514)을 관통하는 개구부를 개재하여 반도체층(511a)에 있어서의 복수의 불순물 영역의 하나에 전기적으로 접속된다. 도전층(515a)은 배선 SL로서의 기능을 가진다.
도전층(515b)은 절연층(512) 및 절연층(514)을 관통하는 개구부를 개재하여 반도체층(511d)에 있어서의 복수의 불순물 영역의 하나에 전기적으로 접속된다. 도전층(515b)은 배선 OUT으로서의 기능을 가진다.
도전층(515c)은 절연층(514)을 관통하는 개구부를 개재하여 도전층(513c)에 전기적으로 접속되고, 절연층(512) 및 절연층(514)을 관통하는 개구부를 개재하여 반도체층(511a)에 있어서의 복수의 불순물 영역의 하나에 전기적으로 접속된다.
도전층(515d)은 절연층(512) 및 절연층(514)을 관통하는 개구부를 개재하여 반도체층(511b)에 있어서의 복수의 불순물 영역의 하나에 전기적으로 접속되고, 절연층(512) 및 절연층(514)을 관통하는 개구부를 개재하여 반도체층(511d)에 있어서의 복수의 불순물 영역의 하나에 전기적으로 접속된다. 도전층(515d)은 배선 VR로서의 기능을 가진다.
도전층(515e)은 절연층(512) 및 절연층(514)을 관통하는 개구부를 개재하여 반도체층(511c)에 있어서의 불순물 영역(503a)에 전기적으로 접속되고, 절연층(514)을 관통하는 개구부를 개재하여 배선 PR로서 기능하는 도전층(513d)에 전기적으로 접속된다.
도전층(515f)은 절연층(512) 및 절연층(514)을 관통하는 개구부를 개재하여 반도체층(511c)에 있어서의 불순물 영역(503c)에 전기적으로 접속되고, 절연층(514)을 관통하는 개구부를 개재하여 도전층(513f)에 전기적으로 접속된다.
도전층(515g)은 절연층(512) 및 절연층(514)을 관통하는 개구부를 개재하여 반도체층(511b)에 있어서의 복수의 불순물 영역의 하나에 전기적으로 접속된다.
절연층(516)은 도전층(515a) 내지 도전층(515g)을 개재하여 절연층(514) 위에 형성된다.
도전층(517)은 절연층(516) 위에 형성되고, 절연층(516)을 관통하여 형성된 개구부를 개재하여 도전층(515g)에 전기적으로 접속된다. 도전층(517)은 발광 소자(102)의 한 쌍의 전극 중 한쪽으로서의 기능을 가진다.
절연층(518)은 도전층(517) 위에 형성된다.
전계 발광층(519)은 절연층(518) 위에 형성된다. 도전층(517)이 형성되고, 또한 절연층(518)이 형성되어 있지 않은 영역에 있어서, 전계 발광층(519)은 도전층(517)에 전기적으로 접속된다. 전계 발광층(519)은 발광 소자(102)의 전계 발광층으로서의 기능을 가진다.
도전층(520)은 전계 발광층(519) 위에 형성되고, 전계 발광층(519)에 전기적으로 접속된다. 도전층(520)은 발광 소자(102)의 한 쌍의 전극 중 다른쪽으로서의 기능을 가진다. 또한, 도전층(520)은 배선 VB으로서의 기능도 가진다. 배선 VB는 기판(500) 위에 있어서 특정한 형상으로 가공되어 있어도 좋고, 특정한 형상으로 가공되어 있지 않고 일면에 형성된 막 형상이라도 좋다.
도전층(517), 전계 발광층(519), 및 도전층(520)에 의해 발광 소자(102)가 구성된다. 이웃하는 세트(110)의 발광 소자(102)는 절연층(518)에 의해 서로 분리되어 있다. 발광 소자(102)는 상면 방향으로 광을 사출하는 구조로 하였다. 광의 사출 방향을 도 8b 중에 있어서 흰색 화살표로 나타낸다.
또한, 본 실시 형태에서는 발광 소자(102)의 구조를, 상면 방향(기판(500)과는 반대 방향)으로 광을 사출하는 구조로 하고 있지만, 이것에 한정되지 않고, 상면 및 하면 방향(기판(500)의 방향)으로 광을 사출하는 구조로 할 수도 있다.
착색층(522)은 전계 발광층(519)으로부터의 광을 투과하도록 기판(521)의 1평면에 형성된다. 착색층(522)은 전계 발광층(519)으로부터 발해진 광의 특정한 파장만 투과하여 소정의 색의 광으로 하기 위해서 형성되어 있다. 착색층(522)은 컬러 필터로서의 기능을 가진다. 또한, 전계 발광층(519)의 재료 등을 적절히 선택함으로써, 소정의 색의 광으로 발광 소자(102)를 발광시키는 경우는, 착색층(522)은 반드시 형성할 필요는 없다. 착색층(522)을 형성하지 않음으로써 광의 손실을 감소시켜 반도체 장치의 소비 전력을 저감시킬 수 있다.
절연층(523)은 착색층(522)을 개재하여 기판(521)의 1평면에 형성된다. 절연층(523)은 착색층(522) 등에 함유되는 불순물이 발광 소자(102) 등으로 진입하는 것을 방지하는 패시베이션막으로서 기능한다. 또한, 절연층(523)은 기판(521) 위에 있어서, 착색층(522)이 형성된 영역과 형성되지 않은 영역의 요철을 완화하는 평탄화막으로서의 기능도 가진다.
절연층(524)은 절연층(523)과 도전층(520) 사이에 형성된다. 또한, 절연층(524)은 발광 소자(102)의 밀봉재로서 기능하고, 또한 기판(500)과 기판(521)의 씰재로서도 기능한다. 절연층(524)을 형성하는 대신에, 절연층(523)과 도전층(520) 사이에 기체를 충전한 구조라도 좋다.
기판(500) 및 기판(521)으로서는, 예를 들면 유리 기판 또는 플라스틱 기판을 사용할 수 있다. 또한, 반드시 기판(500) 및 기판(521)을 형성하지 않아도 좋다.
절연층(501)으로서는, 예를 들면, 산화갈륨층, 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 질화산화알루미늄층, 또는 산화하프늄층을 사용할 수 있다. 예를 들면, 절연층(501)으로서는, 산화실리콘층 또는 산화질화실리콘층 등을 사용할 수 있다. 또한, 이들 층이 할로겐을 함유하고 있어도 좋다. 또한, 절연층(501)에 적용 가능한 재료의 층의 적층에 의해 절연층(501)을 구성할 수도 있다. 또한, 반드시 절연층(501)을 형성하지 않아도 좋다.
반도체층(511a) 내지 반도체층(511d)으로서는, 예를 들면 비정질 반도체, 미결정 반도체, 다결정 반도체, 또는 단결정 반도체를 포함하는 층을 사용할 수 있다. 또한, 반도체층(511a) 내지 반도체층(511d)으로서는, 예를 들면 원소 주기표에 있어서의 제 14 족의 반도체(실리콘 등)를 함유하는 반도체층을 사용할 수 있다.
반도체층(511a) 내지 반도체층(511d)으로서, 산화물 반도체층을 사용할 수도 있다.
산화물 반도체층을 사용하는 경우, 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오듐(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌륨(Gd), 테르븀(Tb), 디스프로슘(Dy), 호르뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)로 표기되는 재료를 사용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 좋다.
예를 들면, In:Ga:Zn-1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성 근방이다란, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2을 만족시키는 것을 말하고, r은, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이라도, 비단결정이라도 좋다. 후자의 경우, 비정질이라도, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도, 비(非)비정질이라도 좋다.
비정질 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감시킬 수 있어 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 대해 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면에서부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 식으로 정의된다.
Figure 112011098898468-pat00001
또한, 상기에 있어서, S0은, 측정면(좌표(x1,y1)(x1,y2)(x2,y1)(x2,y2)로 나타내는 4점에 의해 둘러싸이는 직사각형 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
산화물 반도체층은 스퍼터링법에 의해 형성하는 것이 바람직하다. 예를 들면, 상기한 계의 산화물 타깃을 사용하여 스터퍼링법에 의해 산화물 반도체층을 형성할 수 있다.
여기서, 타깃의 순도를, 99.99% 이상으로 함으로써, 산화물 반도체층에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 하이드록실기, 또는 수소화물 등을 저감시킬 수 있다. 또한, 상기 타깃을 사용함으로써, 산화물 반도체층에 있어서, 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감시킬 수 있다.
또한, In-Sn-Zn계 산화물은, ITZO라고 부를 수 있다. 산화물 반도체층으로서 ITZO를 사용하는 경우, 타깃의 조성비가, In:Sn:Zn이 원자수비로, 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등이 되는 산화물 타깃을 사용할 수 있다.
또한, 산화물 반도체층 형성시에, 스터퍼링 장치의 처리실의 압력을 0.4Pa 이하로 함으로써, 피성막면 및 피성막물로의 알칼리 금속, 수소 등의 불순물의 혼입을 저감시킬 수 있다. 또한, 피성막물에 함유되는 수소는, 수소 원자 외에, 수소 분자, 물, 하이드록실기, 또는 수소화물로서 함유되는 경우도 있다.
또한, 스터퍼링 장치의 처리실의 배기계로서 흡착형의 진공 펌프(예를 들면 크라이오 펌프 등)를 사용함으로써, 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 하이드록실기, 또는 수소화물 등의 불순물의 역류를 저감시킬 수 있다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것이라도 좋다.
산화물 반도체층 형성후, 필요하면, 수소 및 수분을 거의 함유하지 않는 분위기하(질소 분위기, 산소 분위기, 건조 공기 분위기(예를 들면, 수분에 관해서는 노점 -40℃ 이하, 바람직하게는 노점 -60℃ 이하) 등)에서 가열 처리(온도 범위 200℃ 이상 450℃ 이하)를 행해도 좋다. 이 가열 처리는, 산화물 반도체층 중으로부터 H, OH 등을 탈리시키는 탈수화 또는 탈수소화라고도 부를 수 있고, 불활성 분위기하에서 승온시키고, 도중에 전환하여 산소를 함유하는 분위기하로 하는 가열 처리를 행하는 경우나, 산소 분위기하에서 가열 처리를 행하는 경우는, 가산화 처리라고도 부를 수 있다.
산화물 반도체층에는, 전자 공여체(도너)가 되는 수분 또는 수소, 알칼리 금속 원소(나트륨이나 리튬 등) 등의 불순물이 저감된 산화물 반도체층을 사용한다. 산화물 반도체층은, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)에 의한 수소 농도의 측정값이, 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 보다 바람직하게는 5×1017/㎤ 이하, 더욱 바람직하게는 1×1016/㎤ 이하로 한다. 또한, 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체층의 캐리어 밀도는, 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 1×1011/㎤ 미만으로 한다. 또한, 산화물 반도체의 밴드갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다.
또한, 산화물 반도체는 불순물에 대해 둔감하여 막 중에는 상당한 금속 불순물이 함유되어 있어도 문제가 없으며, 나트륨과 같은 알칼리 금속이 다량으로 함유되는 염가의 소다석회유리도 사용할 수 있다고 지적되고 있다(카미야, 노무라, 호소노, 「비정질 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체물리, 2009년 9월호, Vol.44, pp.621-633.). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에 있어서, 불순물이 된다. 특히, 알칼리 금속 중 나트륨(Na)은, 산화물 반도체층에 접하는 절연막이 산화물인 경우, 상기 절연막 중으로 확산되어 Na+이 된다. 또한, Na는, 산화물 반도체층 내에 있어서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단시키거나, 또는, 그 결합 중에 끼어든다. 그 결과, 예를 들면, 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온화, 이동도 저하 등의 트랜지스터의 특성의 열화가 일어나고, 또한, 특성의 편차도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와, 특성의 편차는, 산화물 반도체층 중의 수소 농도가 충분히 낮은 경우에 있어서 현저하게 드러난다. 따라서, 산화물 반도체층 중의 수소 농도가 1×1018/㎤ 이하, 보다 바람직하게는 1×1017/㎤ 이하인 경우에는, 상기 불순물의 농도를 저감시키는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은, 5×1016/㎤ 이하, 바람직하게는 1×1016/㎤ 이하, 더욱 바람직하게는 1×1015/㎤ 이하로 하면 좋다. 마찬가지로, 리튬(Li) 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 하면 좋다. 마찬가지로, 칼륨(K) 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 하면 좋다.
층 중의 알칼리 금속 원소 농도나 수소 농도의 측정을 SIMS으로 행하는 경우, 그 원리상, 시료 표면 근방이나, 재질이 상이한 층과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란한 것이 알려져 있다. 그래서, 층중에 있어서의 알칼리 금속 원소 농도나 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 층이 존재하는 범위에 있어서, 값에 극단적인 변동이 없고, 거의 일정의 값이 얻어지는 영역에 있어서의 평균값을, 알칼리 금속 원소 농도나 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 층의 두께가 작은 경우, 인접하는 층내의 알칼리 금속 원소 농도나 수소 농도의 영향을 받아 거의 일정의 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 상기 층이 존재하는 영역에 있어서의, 알칼리 금속 원소 농도나 수소 농도의 최대값 또는 최소값을, 상기 층 중의 알칼리 금속 원소 농도나 수소 농도로서 채용한다. 또한, 상기 층이 존재하는 영역에 있어서, 최대값을 갖는 산형의 피크, 최소값을 갖는 계곡형의 피크가 존재하지 않는 경우, 변곡점의 값을 알칼리 금속 원소 농도나 수소 농도로서 채용한다.
산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류 밀도는, 100yA/㎛ 이하, 바람직하게는 10yA/㎛ 이하, 더욱 바람직하게는 1yA/㎛ 이하로 할 수 있다.
또한, Sn 등의 p형의 도전성을 부여하는 불순물을 산화물 반도체층에 도핑함으로써, 산화물 반도체층을 약한 p형으로 하고, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류의 저감을 도모해도 좋다.
또한, 산화물 반도체로서, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정(CAAC: C Axix Aligned Crystal이라고도 한다)을 함유하는 산화물을 사용할 수 있다.
CAAC를 함유하는 산화물이란, 광의로는 비단결정으로서, 그 ab면에 수직한 방향에서 볼 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 가지며, 또한 c축 방향에 수직한 방향에서 볼 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 함유하는 결정을 말한다.
CAAC는 단결정이 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.
CAAC에 산소가 함유되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 각각의 결정 부분의 c축은 일정 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직한 방향)에 일치하고 있어도 좋다. 또는, CAAC를 구성하는 각각의 결정 부분의 ab면의 법선은 일정 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직한 방향)을 향하고 있어도 좋다.
CAAC는 그 조성 등에 따라 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라, 가시광에 대해 투명하거나 불투명하거나 한다.
이러한 CAAC의 예로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직한 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
CAAC에 함유되는 결정 구조의 일례에 관해서 도 16 내지 도 18을 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 16 내지 도 18은 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 16에 있어서, 원으로 둘러싼 O는 4배위의 O를 나타내고, 2중원으로 둘러싼 O는 3배위의 O를 나타낸다.
도 16a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자 1개에 대해, 근접의 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 16a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 도시하고 있다. 또한, 도 16a의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 16a에 도시하는 소그룹은 전하가 0이다.
도 16b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, 근접한 2개의 4배위의 O를 갖는 구조를 나타낸다. 3배위의 O는, 모두 ab면에 존재한다. 도 16b의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 16b에 도시하는 구조를 취할 수 있다. 도 16b에 도시하는 소그룹은 전하가 0이다.
도 16c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 16c의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 16c의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 좋다. 도 16c에 도시하는 소그룹은 전하가 0이다.
도 16d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 16d의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 16d에 도시하는 소그룹은 전하가 +1이 된다.
도 16e에, 2개의 Zn을 포함하는 소그룹을 도시한다. 도 16e의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 16e에 도시하는 소그룹은 전하가 -1이 된다.
여기서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 한다.)이라고 부른다.
여기서, 이들 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 도 16a에 도시하는 6배위의 In 상반분의 3개의 O는, 하방향에 각각 3개의 근접 In을 가지며, 하반분의 3개의 O는, 상방향에 각각 3개의 근접 In을 가진다. 도 16b에 도시하는 5배위의 Ga 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 가지고, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 가진다. 도 16c에 도시하는 4배위의 Zn 상반분의 1개의 O는 하방향에 1개의 근접 Zn을 가지고, 하반분의 3개의 O는 상방향에 각각 3개의 근접 Zn을 가진다. 이와 같이 금속 원자 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이기 때문에, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자 상방향에 있는 4배위의 O의 수와, 다른 금속 원자 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 개재하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 개재하여 결합한다. 또한, 이 이외에도, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 17a에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 17b에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 17c는, 도 17b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 17a에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로 나타내고 있다. 마찬가지로, 도 17a에 있어서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로 나타내고 있다. 또한, 마찬가지로, 도 17a에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 17a에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 함유하는 소그룹은 전하가 +1이 된다. 이로 인해, Sn을 함유하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 16e에 도시하는 바와 같이, 2개의 Zn을 함유하는 소그룹을 들 수 있다. 예를 들면, Sn을 함유하는 소그룹 1개에 대해, 2개의 Zn을 함유하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 17b에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)로 하는 조성식으로 나타낼 수 있다.
또한, 이 외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다.), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 18a에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 18a에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn 하반분의 3개의 4배위의 O를 개재하여 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 18b에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 18c는, 도 18b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 함유하는 소그룹은, 전하가 0이 된다. 이로 인해, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 18a에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
절연층(512)으로서는, 예를 들면 절연층(501)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(512)에 적용 가능한 재료의 층의 적층에 의해 절연층(512)을 구성해도 좋다.
도전층(513a) 내지 도전층(513g)으로서는, 예를 들면 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료를 함유하는 재료의 층을 사용할 수 있다. 예를 들면, Cu-Mg-Al 합금을 사용할 수도 있다. 또한, 도전층(513a) 내지 도전층(513g)으로서는, 도전성의 금속 산화물을 함유하는 층을 사용할 수도 있다. 도전성의 금속 산화물로서는, 예를 들면 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석(In2O3-SnO2, ITO라고 약기하는 경우가 있다), 산화인듐산화아연(In2O3-ZnO) 등의 금속 산화물, 또는 실리콘, 산화실리콘, 질소를 함유하는 상기 금속 산화물을 사용할 수 있다. 또한, 도전층(513a) 내지 도전층(513g)에 적용 가능한 재료의 층의 적층에 의해, 도전층(513a) 내지 도전층(513g)을 구성할 수도 있다. 예를 들면, Cu-Mg-Al 합금으로 이루어지는 층과 Cu로 이루어지는 층의 적층 구조로 형성할 수 있다. 예를 들면, 질화탄탈층 및 텅스텐층의 적층에 의해 도전층(513a) 내지 도전층(513g)을 구성할 수도 있다. 또한, 도전층(513a) 내지 도전층(513g)의 측면은, 테이퍼상이라도 좋다.
절연층(514)으로서는, 예를 들면 절연층(501)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(501)에 적용 가능한 재료의 층의 적층에 의해 절연층(514)을 구성해도 좋다. 예를 들면, 질화산화실리콘층 및 산화질화실리콘층의 적층에 의해 절연층(514)을 구성할 수도 있다.
도전층(515a) 내지 도전층(515g)으로서는, 도전층(513a) 내지 도전층(513g)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 도전층(515a) 내지 도전층(515g)에 적용 가능한 재료의 층의 적층에 의해 도전층(515a) 내지 도전층(515g)을 구성할 수도 있다. 예를 들면, 티타늄층, 알루미늄층, 및 티타늄층의 적층에 의해 도전층(515a) 내지 도전층(515g)을 구성할 수도 있다. 또한, 도전층(515a) 내지 도전층(515g)의 측면은, 테이퍼상이라도 좋다.
절연층(516)으로서는, 예를 들면 절연층(512)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(516)에 적용 가능한 재료의 층의 적층에 의해 절연층(516)을 구성해도 좋다.
도전층(517)으로서는, 도전층(513a) 내지 도전층(513g)에 적용 가능한 재료의 층 중, 광을 반사하는 재료의 층을 사용할 수 있다. 또한, 도전층(517)에 적용 가능한 재료의 층의 적층에 의해 도전층(517)을 구성할 수도 있다. 또한, 이것에 한정되지 않고, 상면 및 하면 방향으로 광을 사출하는 구조인 경우에는, 도전층(517)으로서, 도전층(513a) 내지 도전층(513g)에 적용 가능한 재료의 층 중, 광을 투과하는 재료의 층을 사용할 수도 있다. 또한, 도전층(517)의 측면은, 테이퍼상이라도 좋다.
절연층(518)으로서는, 예를 들면 유기 절연층 또는 무기 절연층을 사용할 수 있다.
전계 발광층(519)은, 특정한 색의 광을 나타내는 단색광을 사출하는 층이다. 전계 발광층(519)으로서는, 예를 들면 특정한 색을 나타내는 광을 사출하는 발광 재료를 사용한 발광층을 사용할 수 있다. 또한, 서로 상이한 특성의 색을 나타내는 광을 사출하는 발광층의 적층을 사용하여 전계 발광층(519)을 구성해도 좋다. 발광 재료로서는, 형광 재료 또는 인광 재료 등의 일렉트로루미네선스 재료를 사용할 수 있다. 또한, 복수의 일렉트로루미네선스 재료를 함유하는 재료를 사용하여 발광 재료를 구성해도 좋다. 예를 들면 청색을 나타내는 광을 사출하는 형광 재료의 층, 주황색을 나타내는 광을 사출하는 제 1 인광 재료의 층, 및 주황색을 나타내는 광을 사출하는 제 2 인광 재료의 층의 적층에 의해, 백색을 나타내는 광을 사출하는 발광층을 구성해도 좋다. 또한, 일렉트로루미네선스 재료로서는, 유기 일렉트로루미네선스 재료 또는 무기 일렉트로루미네선스 재료를 사용할 수 있다. 또한, 상기 발광층 외에, 예를 들면 홀 주입층, 홀 수송층, 전자 주입층, 및 전자 수송층 중 하나 또는 복수를 형성하여 전계 발광층을 구성해도 좋다.
도전층(520)으로서는, 도전층(513a) 내지 도전층(513g)에 적용 가능한 재료의 층 중, 광을 투과하는 재료의 층을 사용할 수 있다. 또한, 도전층(520)에 적용 가능한 재료의 층의 적층에 의해 도전층(520)을 구성할 수도 있다. 또한, 도전층(520)의 측면은 테이퍼상이라도 좋다.
착색층(522)으로서는, 예를 들면 적색을 나타내는 광, 녹색을 나타내는 광, 또는 청색을 나타내는 광을 투과하고, 염료 또는 안료를 함유하는 층을 사용할 수 있다. 또한, 착색층(522)으로서, 시안, 마젠타, 또는 옐로우의 색을 나타내는 광을 투과하여 염료 또는 안료를 함유하는 층을 사용해도 좋다.
절연층(523)으로서는, 예를 들면 절연층(501)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(523)에 적용 가능한 재료의 층의 적층에 의해 절연층(523)을 구성해도 좋다. 또한, 절연층(523)을 반드시 형성하지 않아도 좋다.
절연층(524)으로서는, 예를 들면 절연층(501)에 적용 가능한 재료의 층 또는 수지 재료의 층을 사용할 수 있다. 또한, 절연층(524)에 적용 가능한 재료의 층의 적층에 의해 절연층(524)을 구성해도 좋다.
또한, 기판(500) 위나 기판(521) 위의 일부에 차광층을 형성해도 좋다. 상기 차광층에 의해, 트랜지스터 등으로의 불필요한 광의 입사를 억제해도 좋다.
또한, 도 8에서는, 트랜지스터(트랜지스터(201), 트랜지스터(202), 트랜지스터(304), 트랜지스터(305), 트랜지스터(306))가 게이트를 반도체층의 상측에만 가지고 있는 경우를 도시하고 있다. 그러나, 이것에 한정되지 않고, 트랜지스터(트랜지스터(201), 트랜지스터(202), 트랜지스터(304), 트랜지스터(305), 트랜지스터(306))가 게이트를 반도체층의 하측에만 가지고 있어도 좋다. 또한, 트랜지스터(트랜지스터(201), 트랜지스터(202), 트랜지스터(304), 트랜지스터(305), 트랜지스터(306))가 반도체층을 사이에 개재하여 존재하는 한 쌍의 게이트를 가지고 있어도 좋다. 반도체층을 사이에 개재하여 존재하는 한 쌍의 게이트를 가지고 있는 경우, 한쪽의 게이트에는 트랜지스터의 스위칭을 제어하기 위한 신호가 주어지고, 다른쪽의 게이트는 전위가 주어진 상태로 할 수 있다. 이 경우, 한 쌍의 게이트에 동일한 높이의 전위가 주어져 있어도 좋고, 다른쪽의 게이트에만 그라운드 등의 고정 전위가 주어져 있어도 좋다. 다른쪽의 게이트에 주는 전위의 높이를 제어함으로써, 트랜지스터의 임계값 전압을 제어할 수 있다. 또한, 트랜지스터의 임계값 전압에 영향을 주지 않는다면, 다른쪽의 게이트는 전기적으로 절연된 플로우팅 상태라도 좋다.
또한, 도 4에 있어서의 트랜지스터(204), 트랜지스터(205)나, 도 5에 있어서의 트랜지스터(307)도, 상기 트랜지스터(201), 트랜지스터(202), 트랜지스터(304), 트랜지스터(305), 트랜지스터(306)와 같은 구성으로 할 수 있다.
포토센서에 전기적으로 접속되는 전원선(도전층(515d)에 대응)과, 발광 소자를 갖는 표시 소자에 전기적으로 접속되는 전원선(도전층(515d)에 대응)을 공유함으로써, 반도체 장치에 포함되는 전원선의 수를 감소시킬 수 있다. 이와 같이 하여, 1개당 전원선의 폭을 넓게 할 수 있고, 또한 고정밀도의 반도체 장치가 얻어진다. 이로 인해, 전원선의 전위의 안정성을 확보하면서, 반도체 장치를 고정밀화할 수 있다. 전원선의 전위의 안정성을 확보함으로써, 발광 소자를 갖는 표시 소자의 구동 전압, 및 포토센서의 구동 전압을 안정시킬 수 있다. 즉, 고정밀도의 반도체 장치에 있어서도, 발광 소자를 갖는 표시 소자의 구동 전압을 안정시키고, 또한 포토센서의 구동 전압도 안정시킬 수 있다. 이와 같이 하여, 고정밀화 가능하고, 또한, 표시 품질이 높고, 피검출물의 촬상 정밀도나 검출 정밀도가 높은 반도체 장치가 얻어진다.
본 실시 형태는, 다른 실시 형태와 자유롭게 조합하여 실시하는 것이 가능하다.
(실시 형태 3)
본 실시 형태에서는, 반도체 장치의 구동 방법의 일례에 관해서 설명한다.
(포토센서의 구동 방법)
포토센서의 구동 방법의 일례에 관해서 설명한다.
(포토센서의 구동 방법 그 1)
도 2, 도 3, 도 5a에 도시한 구성의 포토센서(301)의 구동 방법에 관해서 설명한다. 도 9a는, 도 2, 도 3, 도 5a에 도시한 각 배선(배선 TX, 배선 PR, 배선 SE, 배선 OUT) 및 노드 FD의 전위의 변화를 도시하는 타이밍 차트의 일례이다. 또한, 본 실시 형태에서는, 광전 변환 소자(302)로서 포토다이오드를 사용하는 예에 관해서 설명한다.
또한, 도 9a에 도시하는 타이밍 차트에서는, 포토센서(301)의 동작을 알기 쉽게 설명하기 위해서, 배선 TX, 배선 SE, 배선 PR에는, 하이 레벨 또는 로우 레벨의 전위가 주어지는 것으로 가정한다. 구체적으로, 배선 TX에는, 하이 레벨의 전위 HTX와, 로우 레벨의 전위 LTX가 주어지는 것으로 하고, 배선 SE에는, 하이 레벨의 전위 HSE와, 로우 레벨의 전위 LSE가 주어지는 것으로 하고, 배선 PR에는, 하이 레벨의 전위 HPR과, 로우 레벨의 전위 LPR이 주어지는 것으로 한다. 또한 배선 VR에는, 소정의 전위, 예를 들면, 하이 레벨의 전원 전위 VDD가 주어져 있다.
또한, 트랜지스터(304), 트랜지스터(305) 및 트랜지스터(306)는 모두 n채널형 트랜지스터인 것으로 하여 설명한다. 그러나, 본 발명은 이것에 한정되지 않으며, 트랜지스터(304), 트랜지스터(305) 및 트랜지스터(306) 중 어느 하나, 또는 전부가 p채널형 트랜지스터라도 좋다. 가령, 트랜지스터(304), 트랜지스터(305) 및 트랜지스터(306) 중 어느 하나, 또는 전부가 p채널형 트랜지스터인 경우에 있어서도, 각 트랜지스터의 온 상태 또는 오프 상태가 이하의 설명과 같아지도록 각 배선의 전위를 결정하면 좋다.
우선, 시각 T1에 있어서, 배선 TX의 전위를, 전위 LTX로부터 전위 HTX로 변화시킨다. 배선 TX의 전위가 전위 HTX가 되면, 트랜지스터(304)는 온 상태가 된다. 또한, 시각 T1에 있어서, 배선 SE에는 전위 LSE가 주어지고, 배선 PR에는 전위 LPR이 주어져 있다.
시각 T2에 있어서, 배선 PR의 전위를, 전위 LPR로부터 전위 HPR로 변화시킨다. 또한, 시각 T2에 있어서, 배선 TX의 전위는 전위 HTX 그대로이며, 배선 SE의 전위는 전위 LSE 그대로이다. 광전 변환 소자(302)에 순바이어스의 전압이 인가된다. 이와 같이 하여, 노드 FD에는 배선 PR의 전위 HPR이 주어지기 때문에, 노드 FD에 유지되어 있는 전하는 방전된다.
시각 T3에 있어서, 배선 PR의 전위를, 전위 HPR로부터 전위 LPR로 변화시킨다. 시각 T3의 직전까지, 노드 FD의 전위는 전위 HPR로 유지되어 있기 때문에, 배선 PR의 전위가 전위 LPR이 되면, 광전 변환 소자(302)에 역방향 바이어스의 전압이 인가되게 된다. 그리고, 광전 변환 소자(302)에 역바이어스의 전압이 인가된 상태에서, 광전 변환 소자(302)에 광(피검출물에 있어서 반사한 광 등)이 입사되면, 광전 변환 소자(302)의 음극으로부터 양극을 향하여 전류(광전류)가 흐른다. 광전류의 전류값은 입사된 광의 강도에 따라서 변화된다. 즉, 광전 변환 소자(302)에 입사되는 광의 강도가 높을수록 광전류의 전류값은 높아지고 노드 FD와 광전 변환 소자(302) 사이를 이동하는 전하의 양도 커진다. 반대로, 광전 변환 소자(302)에 입사되는 광의 강도가 낮을수록 광전류의 전류값은 낮아지고 노드 FD와 광전 변환 소자(302) 사이를 이동하는 전하의 양도 작아진다. 따라서, 노드 FD의 전위는, 광의 강도가 높을수록 변화가 크고, 광의 강도가 낮을수록 변화가 작다.
시각 T4에 있어서, 배선 TX의 전위를 전위 HTX로부터 전위 LTX로 변화시키면, 트랜지스터(304)는 오프 상태가 된다. 따라서, 노드 FD와 광전 변환 소자(302) 사이에서의 전하의 이동이 멈추기 때문에, 노드 FD의 전위가 결정된다.
시각 T5에 있어서, 배선 SE의 전위를 전위 LSE로부터 전위 HSE로 변화시키면, 트랜지스터(306)는 온 상태가 된다. 그러면, 노드 FD의 전위에 따라서 배선 VR과 배선 OUT 사이에서 전하의 이동이 일어난다.
또한, 시각 T5 이전에, 배선 OUT의 전위를 소정의 전위로 하는 동작(프리차지 동작)을 완료시켜 둔다. 또한, 도 9a에서는, 배선 OUT의 전위는 시각 T5 이전에 로우 레벨의 전위로 프리차지되고, 시각 T5에서부터 시각 T6 사이에 광 강도에 따라서 배선 OUT의 전위가 상승하는 경우를 나타냈지만 이것에 한정되지 않는다. 배선 OUT의 전위는 시각 T5 이전에 하이 레벨의 전위로 프리차지되고, 시각 T5에서부터 시각 T6 사이에 광 강도에 따라서 배선 OUT의 전위가 저하되어도 좋다.
프리차지 동작은, 예를 들면, 배선 OUT과, 소정의 전위가 주어지는 배선을 트랜지스터 등의 스위칭 소자를 개재하여 전기적으로 접속하고, 상기 트랜지스터를 온 상태로 함으로써 행할 수 있다. 프리차지 동작을 완료한 후에는, 상기 트랜지스터는 오프 상태로 한다.
시각 T6에 있어서, 배선 SE의 전위를 전위 HSE로부터 전위 LSE로 변화시키면, 배선 VR로부터 배선 OUT으로의 전하의 이동이 정지되고, 배선 OUT의 전위가 결정된다. 이 배선 OUT의 전위가, 포토센서(301)의 출력 신호의 전위에 상당한다. 그리고, 출력 신호의 전위에는, 피검출물의 정보가 포함되어 있다.
여기서, 시각 T1이나 시각 T4에 있어서 배선 TX의 전위를 변화시킬 때에, 배선 TX와 노드 FD 사이의 기생 용량에 의해, 노드 FD의 전위가 변화된다. 이 전위의 변화가 큰 경우, 출력 신호를 정확하게 출력할 수 없다. 배선 TX의 전위를 변화시킬 때의 노드 FD의 전위의 변화를 억제하기 위해서, 트랜지스터(304)의 게이트와 소스 사이, 또는 게이트와 드레인 사이의 용량을 저감시키는 것이 유효하다. 또한, 트랜지스터(305)의 게이트 용량을 증대시키는 것이 유효하다. 또한, 노드 FD에 용량 소자를 전기적으로 접속하는 것이 유효하다. 또한, 도 9a에서는, 이들 대책을 시행하는 등하여, 배선 TX의 전위를 변화시킬 때의 노드 FD의 전위의 변화는 무시할 수 있는 것으로 하고 있다.
이상이, 도 2, 도 3, 도 5a에 도시한 구성의 포토센서(301)의 구동 방법이다.
(포토센서의 구동 방법 그 2)
이어서, 도 5b 및 도 5c에 도시한 구성의 포토센서(301)의 구동 방법에 관해서 설명한다. 도 9b는, 도 5b 및 도 5c에 도시한 각 배선(배선 TX, 배선 RE, 배선 SE, 배선 OUT) 및 노드 FD의 전위의 변화를 도시하는 타이밍 차트의 일례이다. 또한, 본 실시 형태에서는, 광전 변환 소자(302)로서 포토다이오드를 사용하는 예에 관해서 설명한다.
또한, 도 9b에 도시하는 타이밍 차트에서는, 포토센서(301)의 동작을 알기 쉽게 설명하기 위해서, 배선 TX, 배선 RE, 배선 SE에는, 하이 레벨 또는 로우 레벨의 전위가 주어지는 것으로 가정한다. 구체적으로, 배선 TX에는, 하이 레벨의 전위 HTX와, 로우 레벨의 전위 LTX가 주어지는 것으로 하고, 배선 SE에는, 하이 레벨의 전위 HSE와, 로우 레벨의 전위 LSE가 주어지는 것으로 하고, 배선 RE에는, 하이 레벨의 전위 HRE와, 로우 레벨의 전위 LRE가 주어지는 것으로 한다. 또한, 배선 PR에는, 일정한 전위, 예를 들면, 로우 레벨의 전원 전위 VSS가 주어져 있다.
또한, 트랜지스터(304), 트랜지스터(305), 트랜지스터(306) 및 트랜지스터(307)는 모두 n채널형 트랜지스터인 것으로 하여 설명한다. 그러나, 본 발명은 이것에 한정되지 않으며, 트랜지스터(304), 트랜지스터(305), 트랜지스터(306) 및 트랜지스터(307) 중 어느 하나, 또는 전부가 p채널형 트랜지스터라도 좋다. 가령, 트랜지스터(304), 트랜지스터(305), 트랜지스터(306) 및 트랜지스터(307) 중 어느 하나, 또는 전부가 p채널형 트랜지스터인 경우에 있어서도, 각 트랜지스터의 온 상태 또는 오프 상태가 이하의 설명과 같아지도록 각 배선의 전위를 결정하면 좋다.
우선, 시각 T1에 있어서, 배선 TX의 전위를, 전위 LTX로부터 전위 HTX로 변화시킨다. 배선 TX의 전위가 전위 HTX가 되면, 트랜지스터(304)는 온 상태가 된다. 또한, 시각 T1에 있어서, 배선 SE에는 전위 LSE가 주어지고, 배선 RE에는 전위 LRE가 주어져 있다.
계속해서, 시각 T2에 있어서, 배선 RE의 전위를, 전위 LRE로부터 전위 HRE로 변화시킨다. 배선 RE의 전위가 전위 HRE가 되면, 트랜지스터(307)는 온 상태가 된다. 또한, 시각 T2에 있어서, 배선 TX의 전위는 전위 HTX 그대로이며, 배선 SE의 전위는 전위 LSE 그대로이다. 따라서, 노드 FD에는 전원 전위 VDD가 주어지기 때문에, 노드 FD에 유지되어 있는 전하는 리셋된다. 또한, 광전 변환 소자(302)에는, 역바이어스의 전압이 인가된다.
계속해서, 시각 T3에 있어서, 배선 RE의 전위를, 전위 HRE로부터 전위 LRE로 변화시킨다. 시각 T3의 직전까지, 노드 FD의 전위는 전원 전위 VDD로 유지되고 있기 때문에, 배선 RE의 전위가 전위 LRE가 된 후에도, 광전 변환 소자(302)에 역바이어스의 전압이 인가된 상태가 계속된다. 그리고, 이 상태에서, 광전 변환 소자(302)에 광이 입사되면, 광전 변환 소자(302)의 음극으로부터 양극을 향하여 광전류가 흐른다. 광전류의 값은 광의 강도에 따라서 변화된다. 즉, 광전 변환 소자(302)에 입사되는 광의 강도가 높을수록 광전류의 전류값은 높아지고, 노드 FD와 광전 변환 소자(302) 사이를 이동하는 전하의 양도 커진다. 반대로, 광전 변환 소자(302)에 입사되는 광의 강도가 낮을수록 광전류의 전류값은 낮아지고, 노드 FD와 광전 변환 소자(302) 사이를 이동하는 전하의 양은 작아진다. 따라서, 노드 FD의 전위는, 광의 강도가 높을수록 변화가 크고, 광의 강도가 낮을수록 변화가 작다.
이어서, 시각 T4에 있어서, 배선 TX의 전위를 전위 HTX로부터 전위 LTX로 변화시키면, 트랜지스터(304)는 오프 상태가 된다. 따라서, 노드 FD와 광전 변환 소자(302) 사이의 전하의 이동이 멈추기 때문에, 노드 FD의 전위가 결정된다.
이어서, 시각 T5에 있어서, 배선 SE의 전위를 전위 LSE로부터 전위 HSE로 변화시키면, 트랜지스터(306)는 온 상태가 된다. 그러면, 노드 FD의 전위에 따라서 배선 VR과 배선 OUT 사이에서 전하의 이동이 일어난다.
또한, 시각 T5 이전에, 배선 OUT의 전위를 소정의 전위로 하는 동작(프리차지 동작)을 완료시켜 둔다. 또한, 도 9b에서는, 배선 OUT의 전위는 시각 T5 이전에 로우 레벨의 전위로 프리차지되고, 시각 T5에서부터 시각 T6 사이에 광 강도에 따라서 배선 OUT의 전위가 상승하는 경우를 도시하였지만 이것에 한정되지 않는다. 배선 OUT의 전위는 시각 T5 이전에 하이 레벨의 전위로 프리차지되고, 시각 T5에서부터 시각 T6 사이에 광 강도에 따라서 배선 OUT의 전위가 저하되어도 좋다.
프리차지 동작은, 예를 들면, 배선 OUT과, 소정의 전위가 주어지는 배선을 트랜지스터 등의 스위칭 소자를 개재하여 전기적으로 접속하고, 상기 트랜지스터를 온 상태로 함으로써 행할 수 있다. 프리차지 동작을 완료한 후에는, 상기 트랜지스터는 오프 상태로 한다.
시각 T6에 있어서, 배선 SE의 전위를 전위 HSE로부터 전위 LSE로 변화시키면, 배선 VR로부터 배선 OUT으로의 전하의 이동이 정지되고, 배선 OUT의 전위가 결정된다. 이 배선 OUT의 전위가, 포토센서(301)의 출력 신호의 전위에 상당한다. 그리고, 출력 신호의 전위에는, 피검출물의 정보가 포함되어 있다.
여기서, 시각 T1이나 시각 T4에 있어서 배선 TX의 전위를 변화시킬 때에, 배선 TX와 노드 FD 사이의 기생 용량에 의해, 노드 FD의 전위가 변화된다. 이 전위의 변화가 큰 경우, 출력 신호를 정확하게 출력할 수 없다. 배선 TX의 전위를 변화시킬 때의 노드 FD의 전위의 변화를 억제하기 위해서, 트랜지스터(304)의 게이트와 소스 사이, 또는 게이트와 드레인 사이의 용량을 저감시키는 것이 유효하다. 또한, 트랜지스터(305)의 게이트 용량을 증대시키는 것이 유효하다. 또한, 노드 FD에 용량 소자를 전기적으로 접속하는 것이 유효하다. 또한, 도 9b에서는, 이들 대책을 시행하는 등하여, 배선 TX의 전위를 변화시킬 때의 노드 FD의 전위의 변화는 무시할 수 있는 것으로 하고 있다.
이상이, 도 5b 및 도 5c에 도시한 구성의 포토센서(301)의 구동 방법이다.
도 9a나 도 9b의 타이밍 차트로 도시한 포토센서(301)의 상기 일련의 동작은, 리셋 동작, 축적 동작, 선택 동작으로 분류할 수 있다. 즉, 시각 T2에서부터 시각 T3까지의 동작이 리셋 동작, 시각 T3에서부터 시각 T4까지의 동작이 축적 동작, 시각 T5에서부터 시각 T6까지의 동작이 선택 동작에 상당한다. 또한, 축적 동작이 종료된 후 선택 동작이 개시될 때까지의 기간, 즉, 시각 T4에서부터 시각 T5까지의 기간이, 노드 FD에 있어서 전하가 유지되어 있는 전하 유지 기간에 상당한다. 여기에서, 리셋 동작을 행하는 기간을 TR로 표기하고, 축적 동작을 행하는 기간을 TI로 표기하고, 선택 동작을 행하는 기간을 TS로 표기한다.
이상이 포토센서(301)의 구동 방법의 설명이다.
(발광 소자를 갖는 표시 소자의 구동 방법)
발광 소자를 갖는 표시 소자의 구동 방법의 일례에 관해서 설명한다.
(발광 소자를 갖는 표시 소자의 구동 방법 그 1)
도 2, 도 3, 도 4a, 도 4b에 도시한 구성의 표시 소자(101)의 구동 방법에 관해서 설명한다. 도 14a는, 도 2, 도 3, 도 4a, 도 4b에 도시한 각 배선(배선 GL, 배선 SL)의 전위와, 발광 소자(102)의 한 쌍의 전극간에 인가되는 전압(EL)의 변화를 도시하는 타이밍 차트의 일례이다.
또한, 도 14a에 도시하는 타이밍 차트에서는, 표시 소자(101)의 동작을 알기 쉽게 설명하기 위해서, 배선 GL, 배선 SL에는, 하이 레벨 또는 로우 레벨의 전위가 주어지는 것으로 가정한다. 또한 배선 VR 및 배선 VB에는, 각각 소정의 전위가 주어져 있다. 또한, 배선 VR에 주어지는 전위와 배선 VB에 주어지는 전위의 전위차는, 상기 전위차에 대응하는 전압을 발광 소자(102)의 한 쌍의 전극간에 인가했을 때에, 발광 소자(102)가 발광할 정도로 정해져 있다. 예를 들면, 배선 VR에 하이 레벨의 전원 전위 VDD가 주어지고, 배선 VB에는 로우 레벨의 전원 전위 VSS가 주어져 있는 것으로 한다.
또한, 트랜지스터(201), 트랜지스터(202)는 모두 n채널형 트랜지스터인 것으로 하여 설명한다. 그러나, 본 발명은 이것에 한정되지 않고, 트랜지스터(201), 트랜지스터(202) 중 어느 하나, 또는 전부가 p채널형 트랜지스터라도 좋다. 가령, 트랜지스터(201), 트랜지스터(202) 중 어느 하나, 또는 전부가 p채널형 트랜지스터인 경우에 있어서도, 각 트랜지스터의 온 상태 또는 오프 상태가 이하의 설명과 같아지도록 각 배선의 전위를 결정하면 좋다.
시각 T1에 있어서, 배선 GL의 전위를 하이 레벨로 하면, 트랜지스터(201)는 온 상태가 된다. 이 때, 배선 SL의 전위가 하이 레벨이 되면 트랜지스터(202)도 온 상태가 된다. 그러자, 트랜지스터(202)를 개재하여 배선 VR의 전위가 발광 소자(102)의 한 쌍의 전극 중 한쪽에 입력된다. 이와 같이 하여, 발광 소자(102)의 한 쌍의 전극간에 소정의 전압이 인가되어 발광 소자(102)는 발광한다. 시각 T1 이후에도, 용량 소자(203)나 기생 용량 등에 의해, 트랜지스터(202)의 게이트 전위는 유지되기 때문에, 배선 GL의 전위가 로우 레벨이 되어서 트랜지스터(201)가 오프 상태가 된 후에도, 발광 소자(102)는 계속해서 발광한다.
그 후, 시각 T2에 있어서, 다시 배선 GL의 전위를 하이 레벨로 하면, 트랜지스터(201)는 온 상태가 된다. 이 때, 배선 SL의 전위를 로우 레벨로 함으로써 트랜지스터(202)를 오프 상태로 할 수 있다. 이와 같이 하여, 발광 소자(102)를 비발광 상태로 할 수 있다.
여기서, 발광 소자(102)가 발광하고 있는 기간을 TL로 표기한다.
(발광 소자를 갖는 표시 소자의 구동 방법 그 2)
이어서, 도 2, 도 3, 도 4a, 도 4b에 도시한 구성의 표시 소자(101)의 구동 방법에 관해서 상기한 구동 방법과는 다른 구동 방법의 일례를 설명한다. 도 14b는, 도 2, 도 3, 도 4a, 도 4b에 도시한 각 배선(배선 GL, 배선 SL, 배선 VB)의 전위와, 발광 소자(102)의 한 쌍의 전극간에 인가되는 전압(EL)의 변화를 도시하는 타이밍 차트의 일례이다.
또한, 도 14b에 도시하는 타이밍 차트에서는, 표시 소자(101)의 동작을 알기 쉽게 설명하기 위해서, 배선 GL, 배선 SL, 배선 VB에는, 하이 레벨 또는 로우 레벨의 전위가 주어지는 것으로 가정한다. 또한 배선 VR에는, 소정의 전위가 주어져 있다. 예를 들면, 배선 VR에 하이 레벨의 전원 전위 VDD가 주어져 있는 것으로 한다.
또한, 트랜지스터(201), 트랜지스터(202)는 모두 n채널형 트랜지스터인 것으로 하여 설명한다. 그러나, 본 발명은 이것에 한정되지 않고, 트랜지스터(201), 트랜지스터(202) 중 어느 하나, 또는 전부가 p채널형 트랜지스터라도 좋다. 가령, 트랜지스터(201), 트랜지스터(202) 중 어느 하나, 또는 전부가 p채널형 트랜지스터인 경우에 있어서도, 각 트랜지스터의 온 상태 또는 오프 상태가 이하의 설명과 같아지도록 각 배선의 전위를 결정하면 좋다.
시각 T0에 있어서, 배선 GL의 전위를 하이 레벨로 하면, 트랜지스터(201)는 온 상태가 된다. 이 때, 배선 SL의 전위가 하이 레벨이 되면 트랜지스터(202)도 온 상태가 된다. 그러면, 트랜지스터(202)를 개재하여 배선 VR의 전위가 발광 소자(102)의 한 쌍의 전극 중 한쪽에 입력된다. 그러나, 배선 VB의 전위가 배선 VR의 전위와 동정도로 되어 있어 발광 소자(102)는 발광하지 않는다.
시각 T1에 있어서, 배선 VB의 전위를 변화(도 14b에 도시하는 타이밍 차트에서는 하이 레벨로부터 로우 레벨의 전위로 변화)시킴으로써, 발광 소자(102)의 한 쌍의 전극간에 발광 소자(102)가 발광할 정도의 전압을 인가한다. 이와 같이 하여 발광 소자(102)는 발광한다.
시각 T2에 있어서, 배선 VB의 전위를 변화(도 14b에 도시하는 타이밍 차트에서는 로우 레벨로부터 하이 레벨의 전위로 변화)시킴으로써, 배선 VB의 전위를 배선 VR의 전위와 동정도로 한다. 이와 같이 하여 발광 소자(102)를 비발광 상태로 할 수 있다.
여기서, 발광 소자(102)가 발광하고 있는 기간을 TL로 표기한다.
(발광 소자를 갖는 표시 소자의 구동 방법 그 3)
이어서, 도 4d에 도시한 구성의 표시 소자(101)의 구동 방법의 일례를 설명한다. 도 15a는, 도 4d에 도시한 각 배선(배선 GL, 배선 SL, 배선 ER)의 전위와, 발광 소자(102)의 한 쌍의 전극간에 인가되는 전압(EL)의 변화를 도시하는 타이밍 차트의 일례이다.
또한, 도 15a에 도시하는 타이밍 차트에서는, 표시 소자(101)의 동작을 알기 쉽게 설명하기 위해서, 배선 GL, 배선 SL, 배선 ER에는, 하이 레벨 또는 로우 레벨의 전위가 주어지는 것으로 가정한다. 또한 배선 VR 및 배선 VB에는, 각각 소정의 전위가 주어져 있다. 또한, 배선 VR에 주어지는 전위와 배선 VB에 주어지는 전위의 전위차는, 상기 전위차에 대응하는 전압을 발광 소자(102)의 한 쌍의 전극간에 인가했을 때에, 발광 소자(102)가 발광할 정도로 정해져 있다. 예를 들면, 배선 VR에 하이 레벨의 전원 전위 VDD가 주어지고, 배선 VB에는 로우 레벨의 전원 전위 VSS가 주어져 있는 것으로 한다.
또한, 트랜지스터(201), 트랜지스터(202), 트랜지스터(205)는 모두 n채널형 트랜지스터인 것으로 하여 설명한다. 그러나, 본 발명은 이것에 한정되지 않고, 트랜지스터(201), 트랜지스터(202), 트랜지스터(205) 중 어느 하나, 또는 전부가 p채널형 트랜지스터라도 좋다. 가령, 트랜지스터(201), 트랜지스터(202), 트랜지스터(205) 중 어느 하나, 또는 전부가 p채널형 트랜지스터인 경우에 있어서도, 각 트랜지스터의 온 상태 또는 오프 상태가 이하의 설명과 같아지도록 각 배선의 전위를 결정하면 좋다.
시각 T1에 있어서, 배선 GL의 전위를 하이 레벨로 하면, 트랜지스터(201)는 온 상태가 된다. 이 때, 배선 SL의 전위가 하이 레벨이 되면 트랜지스터(202)도 온 상태가 된다. 또한 이 때, 배선 ER의 전위는 하이 레벨로서 트랜지스터(205)는 온 상태로 해 둔다. 그러면, 트랜지스터(202) 및 트랜지스터(205)를 개재하여 배선 VR의 전위가 발광 소자(102)의 한 쌍의 전극 중 한쪽에 입력된다. 이와 같이 하여, 발광 소자(102)의 한 쌍의 전극간에 소정의 전압이 인가되어 발광 소자(102)는 발광한다. 시각 T1 이후에도, 용량 소자(203)나 기생 용량 등에 의해, 트랜지스터(202)의 게이트 전위는 유지되기 때문에, 배선 GL의 전위가 로우 레벨이 되어서 트랜지스터(201)가 오프 상태가 된 후에도, 발광 소자(102)는 계속해서 발광한다.
그 후, 시각 T2에 있어서, 배선 ER의 전위를 로우 레벨로 함으로써 트랜지스터(205)를 오프 상태로 하고, 발광 소자(102)를 비발광 상태로 할 수 있다.
여기서, 발광 소자(102)가 발광하고 있는 기간을 TL로 표기한다.
(발광 소자를 갖는 표시 소자의 구동 방법 그 4)
이어서, 도 4c에 도시한 구성의 표시 소자(101)의 구동 방법의 일례를 설명한다. 도 15b는, 도 4c에 도시한 배선(배선 SA)의 전위와, 발광 소자(102)의 한 쌍의 전극간에 인가되는 전압(EL)의 변화를 도시하는 타이밍 차트의 일례이다.
또한, 도 15b에 도시하는 타이밍 차트에서는, 표시 소자(101)의 동작을 알기 쉽게 설명하기 위해서, 배선 SA에는, 하이 레벨 또는 로우 레벨의 전위가 주어지는 것으로 가정한다. 또한 배선 VR 및 배선 VB에는, 각각 소정의 전위가 주어져 있다. 또한, 배선 VR에 주어지는 전위와 배선 VB에 주어지는 전위의 전위차는, 상기 전위차에 대응하는 전압을 발광 소자(102)의 한 쌍의 전극간에 인가했을 때에, 발광 소자(102)가 발광할 정도로 정해져 있다. 예를 들면, 배선 VR에 하이 레벨의 전원 전위 VDD가 주어지고, 배선 VB에는 로우 레벨의 전원 전위 VSS가 주어져 있는 것으로 한다.
또한, 트랜지스터(201), 트랜지스터(202), 트랜지스터(204)는 모두 n채널형 트랜지스터인 것으로 하여 설명한다. 그러나, 본 발명은 이것에 한정되지 않고, 트랜지스터(201), 트랜지스터(202), 트랜지스터(204) 중 어느 하나, 또는 전부가 p채널형 트랜지스터라도 좋다. 가령, 트랜지스터(201), 트랜지스터(202), 트랜지스터(204) 중 어느 하나, 또는 전부가 p채널형 트랜지스터인 경우에 있어서도, 각 트랜지스터의 온 상태 또는 오프 상태가 이하의 설명과 같이지도록 각 배선의 전위를 결정하면 좋다.
도 4c에 도시한 구성의 표시 소자(101)는, 트랜지스터(204)가 오프 상태이면, 상기한(발광 소자를 갖는 표시 소자의 구동 방법 1), (발광 소자를 갖는 표시 소자의 구동 방법 2)에 의해 구동할 수 있다. 그러나, 트랜지스터(201)나 트랜지스터(202)의 상태(온 상태 또는 오프 상태)에 관계없이, 배선 SA의 전위를 하이 레벨로 함으로써 트랜지스터(204)를 온 상태로 하고, 발광 소자(102)를 발광 상태로 할 수도 있다. 트랜지스터(204)가 온 상태일 동안에는, 발광 소자(102)는 계속 발광한다.
여기서, 발광 소자(102)가 발광하고 있는 기간을 TL로 표기한다.
이상이, 발광 소자를 갖는 표시 소자의 구동 방법의 설명이다. 그 다음에, 포토센서와, 발광 소자를 갖는 표시 소자의 세트의 구동 방법에 관해서 설명한다.
(포토센서와, 발광 소자를 갖는 표시 소자의 세트의 구동 방법)
발광 소자(102)를 소정의 휘도로 발광시키고 있는 동안에, 포토센서(301)에 있어서 리셋 동작과 축적 동작을 행한다. 즉, 상기한 기간 TL 동안에, 기간 TR과 기간 TI를 형성한다. 이와 같이 하여, 발광 소자(102)로부터 사출된 광을 피검출물에 조사하고, 피검출물에 의해 반사된 광을 포토센서(301)에 의해 검출할 수 있다. 또한, 리셋 동작을 행하는 동안에는, 발광 소자(102)는 소정의 휘도로 발광시키고 있어도 좋고, 임의의 휘도로 발광시키고 있어도 좋고, 발광시키고 있지 않아도 좋다.
(포토센서와, 발광 소자를 갖는 표시 소자의 세트를 매트릭스상으로 복수 갖는 반도체 장치의 구동 방법)
매트릭스상으로 복수 배치된 발광 소자(102)를, 일제히 또는 순차적으로, 동일한 휘도로 발광시키고, 발광한 광을 피검출물에 조사한다. 또한, 매트릭스상으로 복수 배치된 포토센서(301)에 있어서, 일제히 또는 순차적으로, 리셋 동작과 축적 동작을 행한다. 여기에서, 적어도 인접하는 발광 소자(102)가 발광하고 있는 포토센서에 있어서, 상기 발광 소자(102)가 발광하고 있는 동안에 리셋 동작과 축적 동작을 행하도록 한다. 예를 들면, 동일한 세트에 포함되는 발광 소자(102)와 포토센서(301)에 있어서, 상기 발광 소자(102)가 발광하고 있는 동안에 포토센서(301)에 있어서 리셋 동작과 축적 동작을 행하도록 한다. 이와 같이 하여, 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다. 또한, 복수의 포토센서(301)에 있어서, 축적 동작을 행하는 기간의 길이는 동일하게 할 수 있다.
여기서, 외광의 노이즈를 경감시키기 위해서, 이하의 구동 방법을 적용할 수 있다.
발광 소자(102)를 발광시켜 피검출물에 광을 조사하고, 특정한 행(또는 특정한 열)의 포토센서(301)에서 리셋 동작 및 축적 동작을 행하고, 그 후, 발광 소자(102)를 발광시키지 않고 다른 행(또는 다른 열)의 포토센서(301)에서 리셋 동작 및 축적 동작을 행한다. 특정한 행과 다른 행(또는, 특정한 열과 다른 열) 사이의 거리는 가능한 한 가까운 쪽이 바람직하다. 예를 들면, 특정한 행과 다른 행은 인접하는 행으로 할 수 있다. 또한 예를 들면, 특정한 열과 다른 열은 인접하는 열로 할 수 있다. 여기에서, 발광 소자의 발광과 비발광의 전환이 빠른 경우에는, 발광 소자(102)의 발광시와 비발광시에 피검출물은 거의 이동하지 않는 것으로 간주할 수 있다. 그리고, 전행의 포토센서(301)의 선택 동작을 순차적으로 행한다. 특정한 행과 다른 행(또는, 특정한 열과 다른 열)의 포토센서(301)에서 얻어진 출력 신호의 차분을 취한다. 이 차분은, 외광의 노이즈가 상쇄되어 S/N비가 향상된 신호 성분이다. 이 차분에 의해, 피검출물의 촬상 화상을 생성한다. 이와 같이 하여, 보다 정밀도가 높은 촬상 화상을 생성할 수 있다.
이하에, 포토센서(301)와, 발광 소자(102)를 갖는 표시 소자(101)의 세트(110)를, m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스상으로 복수 가지고, 포토센서(301)는, 광전 변환 소자(302)와, 광전 변환 소자(302)에 전기적으로 접속되는 증폭 회로(303)를 가지며, 발광 소자(102)를 갖는 표시 소자(101)는, 발광 소자(102)에 전기적으로 접속되는 제어 회로(103)를 가지며, 복수의 세트(110) 각각에 있어서, 증폭 회로와 제어 회로는, 동일한 전원선에 전기적으로 접속되는 반도체 장치에 있어서, 외광의 노이즈를 경감시키기 위한 구동 방법의 구체예를 나타낸다. 설명에는, 도 10 내지 도 13의 타이밍 차트를 사용한다.
여기서, 도 10 내지 도 13에 있어서, (p,q)는, m행 n열의 매트릭스상으로 배치된 복수의 세트(110) 중, 제 p(p는 m 이하의 자연수)행째 제 q(q는 n 이하의 자연수)번째 열의 세트(110)를 나타낸다. 도 10 내지 도 13에 있어서, 인접하는 7개의 세트((p,q), (p+1,q), (p+2,q), (p+3,q), (p,q+1), (p,q+2), (p,q+3))를 대표적으로 도시한다. 또한 가로축 방향은, 시각을 나타낸다. 도 9, 도 14, 도 15를 사용하여 설명한 바와 같이, 기간 TL은 발광 소자(102)가 발광하고 있는 기간, 기간 TR은 포토센서(301)가 리셋 동작을 행하는 기간, 기간 TI는 포토센서(301)가 축적 동작을 행하는 기간, 기간 TS는 포토센서(301)가 선택 동작을 행하는 기간이다.
또한, 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행하는 경우에는, 발광하고 있는 발광 소자(102)는 모두 동일한 휘도로 발광하고 있는 것으로 한다. 또한, 반도체 장치에 있어서, 화상 표시를 행하는 경우에는, 발광하고 있는 발광 소자(102)의 휘도는 각각 화상 신호에 따라서 제어된다. 화상 표시를 행하는 경우의 표시 소자(101)의 구동 방법은, 공지의 구동 방법과 같기 때문에 설명은 생략한다.
(구동 방법 1)
도 10a의 타이밍 차트에 도시하는 구동 방법을 사용한다. 발광 소자(102)의 구동 방법은, 도 14 및 도 15 중 어느 구동 방법을 사용해도 좋다. 포토센서(301)의 구동 방법은, 도 9에 도시한 어느 구동 방법을 사용해도 좋다.
각 행의 발광 소자(102)를 순차적으로 발광 상태로 한다. 그리고, 발광 소자(102)가 발광하고 있는 동안에, 제 p번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에 있어서 동시에, 리셋 동작과 축적 동작을 행한다. 그 후, 발광 소자(102)를 발광시키지 않은 상태에서, 제 (p+1)번째 행의 포토센서와 제 (p+3)번째 행의 포토센서에 있어서 동시에, 리셋 동작과 축적 동작을 행한다. 그리고, 전행의 포토센서(301)의 선택 동작을 행마다 순차적으로 행한다. 인접하는 행의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다.
또한, 도 10a에 도시하는 구동 방법에 있어서, 제 p번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에 있어서 동시에, 리셋 동작과 축적 동작을 행할 때, 제 (p+1)번째 행의 발광 소자(102)와 제 (p+3)번째 행의 발광 소자(102)도 발광시키고 있지만, 발광시키지 않아도 좋다.
도 10a의 타이밍 차트에 도시하는 구동 방법에서는, 각 행의 발광 소자(102)를 순차적으로 발광 상태로 했지만, 모든 행의 발광 소자를 동시에 발광 상태로 해도 좋다. 예를 들면, 도 10b의 타이밍 차트에 도시하는 구동 방법을 사용할 수 있다. 발광 소자(102)의 구동 방법은, 도 14b, 도 15b의 구동 방법을 사용할 수 있다. 포토센서(301)의 구동 방법은, 도 9에 도시한 어느 구동 방법을 사용해도 좋다.
모든 발광 소자(102)를 일제히 발광 상태로 한다. 그리고, 발광 소자(102)가 발광하고 있는 동안에, 제 p번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에 있어서 동시에, 리셋 동작과 축적 동작을 행한다. 그 후, 발광 소자(102)를 발광시키지 않은 상태에서, 제 (p+1)번째 행의 포토센서와 제 (p+3)번째 행의 포토센서에 있어서 동시에, 리셋 동작과 축적 동작을 행한다. 그리고, 전행의 포토센서(301)의 선택 동작을 행마다 순차적으로 행한다. 인접하는 행의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다.
또한, 도 10b에 도시하는 구동 방법에 있어서, 제 p번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에 있어서 동시에, 리셋 동작과 축적 동작을 행할 때, 제 (p+1)번째 행의 발광 소자(102)와 제 (p+3)번째 행의 발광 소자(102)도 발광시키고 있지만, 발광시키지 않아도 좋다.
도 10a 및 도 10b의 타이밍 차트에 도시하는 구동 방법에서는, 제 p번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에 있어서 동시에 리셋 동작과 축적 동작을 행하고, 제 (p+1)번째 행의 포토센서와 제 (p+3)번째 행의 포토센서에 있어서 동시에 리셋 동작과 축적 동작을 행했지만 이것에 한정되지 않는다. 제 p번째 행의 포토센서의 리셋 동작과 축적 동작과, 제 (p+2)번째 행의 포토센서의 리셋 동작과 축적 동작을 순차적으로 행하고, 제 (p+1)번째 행의 포토센서의 리셋 동작과 축적 동작과, 제 (p+3)번째 행의 포토센서의 리셋 동작과 축적 동작을 순차적으로 행해도 좋다. 예를 들면, 도 11a의 타이밍 차트에 도시하는 구동 방법을 사용할 수 있다. 발광 소자(102)의 구동 방법은, 도 14 및 도 15 중 어느 구동 방법을 사용해도 좋다. 포토센서(301)의 구동 방법은, 도 9에 도시한 어느 구동 방법을 사용해도 좋다.
각 행의 발광 소자(102)를 순차적으로 발광 상태로 한다. 그리고, 발광 소자(102)가 발광하고 있는 동안에, 제 p번째 행의 포토센서의 리셋 동작과 축적 동작과 제 (p+2)번째 행의 포토센서의 리셋 동작과 축적 동작을, 순차적으로 행한다. 그 후, 발광 소자(102)를 발광시키지 않은 상태에서 제 (p+1)번째 행의 포토센서의 리셋 동작과 축적 동작과 제 (p+3)번째 행의 포토센서의 리셋 동작과 축적 동작을, 순차적으로 행한다. 그리고, 전행의 포토센서(301)의 선택 동작을 행마다 순차적으로 행한다. 인접하는 행의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다.
또한, 도 11a에 도시하는 구동 방법에 있어서, 제 p번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에 있어서 리셋 동작과 축적 동작을 행할 때, 제 (p+1)번째 행의 발광 소자(102)와 제 (p+3)번째 행의 발광 소자(102)도 발광시키고 있지만, 발광시키지 않아도 좋다.
도 11a에 도시한 구동 방법에 있어서, 도 10b에 도시한 구동 방법과 같이, 발광 소자(102)를 동시에 발광시켜도 좋다. 이 구동 방법의 타이밍 차트를 도 11b에 도시한다. 또한, 발광 소자(102)의 구동 방법은, 도 14b, 도 15b의 구동 방법을 사용할 수 있다. 포토센서(301)의 구동 방법은, 도 9에 도시한 어느 구동 방법을 사용해도 좋다.
모든 발광 소자(102)를 일제히 발광 상태로 한다. 그리고, 발광 소자(102)가 발광하고 있는 동안에, 제 p번째 행의 포토센서의 리셋 동작과 축적 동작과 제 (p+2)번째 행의 포토센서의 리셋 동작과 축적 동작을, 순차적으로 행한다. 그 후, 발광 소자(102)를 발광시키지 않은 상태에서 제 (p+1)번째 행의 포토센서의 리셋 동작과 축적 동작과 제 (p+3)번째 행의 포토센서의 리셋 동작과 축적 동작을, 순차적으로 행한다. 그리고, 전행의 포토센서(301)의 선택 동작을 행마다 순차적으로 행한다. 인접하는 행의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다.
또한, 도 11b에 도시하는 구동 방법에 있어서, 제 p번째 행의 포토센서와 제 (p+2)번째 행의 포토센서에 있어서 리셋 동작과 축적 동작을 행할 때, 제 (p+1)번째 행의 발광 소자(102)와 제 (p+3)번째 행의 발광 소자(102)도 발광시키고 있지만, 발광시키지 않아도 좋다.
도 10 및 도 11에 도시한 구동 방법에 있어서, 발광 소자(102)의 발광 및 비발광의 타이밍은 반대로 해도 좋다.
(구동 방법 2)
상기 구동 방법 1에서는, 발광 소자를 발광시켜 피검출물에 광을 조사하여 제 p번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 발광 소자를 비발광으로 하여 제 (p+1)번째 행의 포토센서에서 리셋 동작 및 축적 동작을 행한다. 그러나 이하와 같이, 발광 소자를 발광시켜 피검출물에 광을 조사하여 제 q(q는 n 이하의 자연수)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행한 후, 발광 소자를 비발광으로 하여 제 (q+1)번째 열의 포토센서에서 리셋 동작 및 축적 동작을 행하는 구동 방법 2라도 좋다.
도 12a의 타이밍 차트에 도시하는 구동 방법을 사용한다. 발광 소자(102)의 구동 방법은, 도 14 및 도 15 중 어느 구동 방법을 사용해도 좋다. 포토센서(301)의 구동 방법은, 도 9에 도시한 어느 구동 방법을 사용해도 좋다.
각 행의 발광 소자(102)를 순차적으로 발광 상태로 한다. 그리고, 발광 소자(102)가 발광하고 있는 동안에, 제 q번째 열의 포토센서와 제 (q+2)번째 열의 포토센서에 있어서 동시에, 리셋 동작과 축적 동작을 행한다. 그 후, 발광 소자(102)를 발광시키지 않은 상태에서, 제 (q+1)번째 열의 포토센서와 제 (q+3)번째 열의 포토센서에 있어서 동시에, 리셋 동작과 축적 동작을 행한다. 그리고, 전행의 포토센서(301)의 선택 동작을 행마다 순차적으로 행한다. 인접하는 열의 포토센서로 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다.
도 12a의 타이밍 차트에 도시하는 구동 방법에서는, 각 행의 발광 소자(102)를 순차적으로 발광 상태로 했지만, 모든 행의 발광 소자를 동시에 발광 상태로 해도 좋다. 예를 들면, 도 12b의 타이밍 차트에 도시하는 구동 방법을 사용할 수 있다. 발광 소자(102)의 구동 방법은, 도 14b, 도 15b의 구동 방법을 사용할 수 있다. 포토센서(301)의 구동 방법은, 도 9에 도시한 어느 구동 방법을 사용해도 좋다.
모든 발광 소자(102)를 일제히 발광 상태로 한다. 그리고, 발광 소자(102)가 발광하고 있는 동안에, 제 q번째 열의 포토센서와 제 (q+2)번째 열의 포토센서에 있어서 동시에, 리셋 동작과 축적 동작을 행한다. 그 후, 발광 소자(102)를 발광시키지 않은 상태에서, 제 (q+1)번째 열의 포토센서와 제 (q+3)번째 열의 포토센서에 있어서 동시에, 리셋 동작과 축적 동작을 행한다. 그리고, 전행의 포토센서(301)의 선택 동작을 행마다 순차적으로 행한다. 인접하는 열의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다.
도 12a 및 도 12b의 타이밍 차트에 도시하는 구동 방법에서는, 제 q번째 열의 포토센서와 제 (q+2)번째 열의 포토센서에 있어서 동시에 리셋 동작과 축적 동작을 행하고, 제 (q+1)번째 열의 포토센서와 제 (q+3)번째 열의 포토센서에 있어서 동시에 리셋 동작과 축적 동작을 행했지만 이것에 한정되지 않는다. 제 q번째 열의 포토센서의 리셋 동작과 축적 동작과, 제 (q+2)번째 열째의 포토센서의 리셋 동작과 축적 동작을 순차적으로 행하고, 제 (q+1)번째 열의 포토센서의 리셋 동작과 축적 동작과, 제 (q+3)번째 열의 포토센서의 리셋 동작과 축적 동작을 순차적으로 행해도 좋다. 예를 들면, 도 13a의 타이밍 차트에 도시하는 구동 방법을 사용할 수 있다. 발광 소자(102)의 구동 방법은, 도 14 및 도 15 중 어느 구동 방법을 사용해도 좋다. 포토센서(301)의 구동 방법은, 도 9에 도시한 어느 구동 방법을 사용해도 좋다.
각 행의 발광 소자(102)를 순차적으로 발광 상태로 한다. 그리고, 발광 소자(102)가 발광하고 있는 동안에, 제 q번째 열의 포토센서의 리셋 동작과 축적 동작과 제 (q+2)번째 열의 포토센서의 리셋 동작과 축적 동작을, 순차적으로 행한다. 그 후, 발광 소자(102)를 발광시키지 않은 상태에서 제 (q+1)번째 열의 포토센서의 리셋 동작과 축적 동작과 제 (q+3)번째 열의 포토센서의 리셋 동작과 축적 동작을, 순차적으로 행한다. 그리고, 전행의 포토센서(301)의 선택 동작을 행마다 순차적으로 행한다. 인접하는 열의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다.
도 13a에 도시한 구동 방법에 있어서, 도 12b에 도시한 구동 방법과 같이, 발광 소자(102)를 동시에 발광시켜도 좋다. 이 구동 방법의 타이밍 차트를 도 13b에 도시한다. 또한, 발광 소자(102)의 구동 방법은, 도 14b, 도 15b의 구동 방법을 사용할 수 있다. 포토센서(301)의 구동 방법은, 도 9에 도시한 어느 구동 방법을 사용해도 좋다.
모든 발광 소자(102)를 일제히 발광 상태로 한다. 그리고, 발광 소자(102)가 발광하고 있는 동안에, 제 q번째 열의 포토센서의 리셋 동작과 축적 동작과 제 (q+2)번째 열의 포토센서의 리셋 동작과 축적 동작을, 순차적으로 행한다. 그 후, 발광 소자(102)를 발광시키지 않은 상태에서 제 (q+1)번째 열의 포토센서의 리셋 동작과 축적 동작과 제 (q+3)번째 열의 포토센서의 리셋 동작과 축적 동작을, 순차적으로 행한다. 그리고, 전행의 포토센서(301)의 선택 동작을 행마다 순차적으로 행한다. 인접하는 열의 포토센서에서 얻어진 출력 신호의 차분을 취득한다. 이 차분을 사용하여 피검출물의 촬상 화상의 생성이나 피검출물이 존재하는 영역의 검출을 행한다.
도 12 및 도 13에 도시한 구동 방법에 있어서, 발광 소자(102)의 발광 및 비발광의 타이밍은 반대로 해도 좋다.
상기 구동 방법 1 및 구동 방법 2에서는, 리셋 동작 및 축적 동작을 행한 후 선택 동작을 행할 때까지의 기간의 길이가 행 및/또는 열에 따라 상이한 포토센서(301)가 존재한다. 그러나, 포토센서(301)의 증폭 회로(303)를 구성하는 트랜지스터로서, 산화물 반도체층에 채널이 형성되는 트랜지스터를 사용함으로써, 트랜지스터의 오프 전류에 의한 누설이 원인이 되는 노이즈를 저감시킬 수 있다. 이와 같이 하여, 광의 노이즈를 상쇄하여 S/N비가 향상된 신호 성분을 정확하게 추출할 수 있다.
본 실시 형태는, 다른 실시 형태와 자유롭게 조합하여 실시하는 것이 가능하다.
(실시예 1)
본 실시예에서는, 상기 실시 형태에 나타내는 반도체 장치에 사용할 수 있는 트랜지스터의 전계 효과 이동도에 관해서 설명한다.
산화물 반도체에 한정하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막 계면의 결함이 있지만, Levinson 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다. 그래서, 본 실시예에서는, 반도체 내부에 결함이 없는 이상적인 산화물 반도체의 전계 효과 이동도를 이론적으로 도출하는 동시에, 이러한 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성의 계산 결과를 나타낸다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ으로 하고, 반도체 중에 어떤 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하의 수학식과 같이 표현할 수 있다.
Figure 112011098898468-pat00002
여기서, E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는, 이하의 수학식과 같이 표현할 수 있다.
Figure 112011098898468-pat00003
여기서, e는 전기소량, N은 채널내의 단위 면적당 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox는 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 지장이 없다. 선형 영역에 있어서의 드레인 전류(Id)는, 이하와 같이 된다.
Figure 112011098898468-pat00004
여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10㎛이다.
또한, Vd는 드레인 전압이다. 상기 수학식의 양변을 Vg로 나누고, 다시 양변의 대수를 취하면, 이하와 같이 된다.
Figure 112011098898468-pat00005
수학식 5의 우변은 Vg의 함수이다. 이 수학식으로부터 알 수 있는 바와 같이, 세로축을 ln(Id/Vg), 가로축을 1/Vg로 하여 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도(N)가 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1인 것에서는 결함 밀도(N)는 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 2 및 수학식 3으로부터 μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 40㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연층 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120㎠/Vs가 될 것으로 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연층 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연층 계면으로부터 x만큼 떨어진 장소에 있어서의 이동도(μ1)는, 이하와 같이 표시된다.
Figure 112011098898468-pat00006
여기서, D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B=4.75×107cm/s, G=10nm(계면 산란이 이르는 깊이)이다. D가 증가(즉, 게이트 전압이 높아지면)하면 수학식 6의 제 2 항이 증가하기 때문에, 이동도(μ1)는 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도(μ2)를 계산한 결과를 도 19에 도시한다. 또한, 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드갭, 전자 친화력, 비유전율, 두께를 각각, 2.8전자볼트, 4.7전자볼트, 15, 15nm으로 하였다. 이러한 값은 스터퍼링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5전자볼트, 4.6전자볼트, 4.6전자볼트로 하였다. 또한, 게이트 절연층의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압(Vd)은 0.1V이다.
도 19에 도시하는 바와 같이, 게이트 전압 1V강에서 이동도 100㎠/Vs 이상의 피크를 나타내지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커져 이동도가 저하된다. 또한, 계면 산란을 저감시키기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 20 내지 도 22에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 23에 도시한다. 도 23에 도시하는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)을 가진다. 반도체 영역(1103a) 및 반도체 영역(1103c)의 저항율은 2×10-3Ωcm으로 한다.
도 23a에 도시하는 트랜지스터는, 하지 절연막(1101)과, 하지 절연막(1101)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(1102) 위에 형성된다. 트랜지스터는 반도체 영역(1103a), 반도체 영역(1103c)과, 이들 사이에 개재되고, 채널 형성 영역이 되는 진성의 반도체 영역(1103b)과, 게이트(1105)를 가진다. 게이트(1105)의 폭을 33nm으로 한다.
게이트(1105)와 반도체 영역(1103b) 사이에는 게이트 절연층(1104)을 가지며, 또한, 게이트(1105)의 양 측면에는 측벽 절연물(1106a) 및 측벽 절연물(1106b), 게이트(1105)의 상부에는, 게이트(1105)와 다른 배선의 단락을 방지하기 위한 절연물(1107)을 가진다. 측벽 절연물의 폭은 5nm으로 한다. 또한, 반도체 영역(1103a) 및 반도체 영역(1103c)에 접하여 소스(1108a) 및 드레인(1108b)을 가진다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40nm으로 한다.
도 23b에 도시하는 트랜지스터는, 하지 절연막(1101)과, 산화알루미늄으로 이루어지는 매립 절연물(1102) 위에 형성되고, 반도체 영역(1103a), 반도체 영역(1103c)과, 이들 사이에 개재된 진성의 반도체 영역(1103b)과, 폭 33nm의 게이트(1105)와 게이트 절연층(1104)과 측벽 절연물(1106a) 및 측벽 절연물(1106b)과 절연물(1107)과 소스(1108a) 및 드레인(1108b)을 갖는 점에서 도 23a에 도시하는 트랜지스터와 동일하다.
도 23a에 도시하는 트랜지스터와 도 23b에 도시하는 트랜지스터의 차이점은, 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역의 도전형이다. 도 23a에 도시하는 트랜지스터에서는, 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)이지만, 도 23b에 도시하는 트랜지스터에서는, 진성의 반도체 영역(1103b)이다. 즉, 도 23b에 도시하는 반도체층에 있어서, 반도체 영역(1103a)(반도체 영역(1103c))과 게이트(1105)가 Loff만큼 중첩되지 않는 영역이 형성되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭(Loff)을 오프셋 길이라고 한다. 도면으로부터 명백한 바와 같이, 오프셋 길이는, 측벽 절연물(1106a)(측벽 절연물(1106b))의 폭과 동일하다.
기타 계산에 사용하는 파라미터는 상기한 바와 같다. 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 20은, 도 23a에 도시하는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 도시한다. 드레인 전류(Id)는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 20a는 게이트 절연층의 두께를 15nm으로 한 것이며, 도 20b는 10nm으로 한 것이며, 도 20c는 5nm으로 한 것이다. 게이트 절연층이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하된다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후이고, 드레인 전류는 10μA를 초과하는 것이 나타났다.
도 21은, 도 23b에 도시하는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 5nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 도시한다. 드레인 전류(Id)는, 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 21a는 게이트 절연층의 두께를 15nm으로 한 것이며, 도 21b는 10nm으로 한 것이며, 도 21c는 5nm으로 한 것이다.
또한, 도 22는, 도 23b에 도시하는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 15nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 도시한다. 드레인 전류(Id)는 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 22a는 게이트 절연층의 두께를 15nm으로 한 것이며, 도 22b는 10nm으로 한 것이며, 도 22c는 5nm으로 한 것이다.
모두 게이트 절연층이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도(μ)의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도(μ)의 피크는, 도 20에서는 80㎠/Vs 정도이지만, 도 21에서는 60㎠/Vs 정도, 도 22에서는 40㎠/Vs 정도로, 오프셋 길이(Loff)가 증가할수록 저하된다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류도 오프셋 길이(Loff)의 증가에 따라 감소되지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후이고, 드레인 전류는 10μA를 초과하는 것이 나타났다.
또한, In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 상기 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 또는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic% 이상 함유되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜 노멀리·오프화시키는 것이 가능해진다.
예를 들면, 도 24a 내지 도 24c는, In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛인 산화물 반도체막과, 두께 100nm의 게이트 절연층을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 하였다.
도 24a는 기판을 의도적으로 가열하지 않고 스터퍼링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이 때 전계 효과 이동도는 18.8㎠/Vsec가 얻어지고 있다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 24b는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 도시하는데, 전계 효과 이동도는 32.2㎠/Vsec가 얻어지고 있다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써, 더욱 높일 수 있다. 도 24c는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스터퍼링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 도시한다. 이 때 전계 효과 이동도는 34.5㎠/Vsec가 얻어지고 있다.
기판을 의도적으로 가열함으로써 스터퍼링 성막 중의 수분이 산화물 반도체막 중으로 들어오는 것을 저감시키는 효과를 기대할 수 있다. 또한, 성막후에 열처리를 함으로써도, 산화물 반도체막으로부터 수소나 하이드록실기 또는 수분을 방출시켜 제거할 수 있어 상기한 바와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문으로도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100㎠/Vsec을 초과하는 전계 효과 이동도를 실현하는 것도 가능해질 것으로 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 함유되는 수소나 하이드록실기 또는 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 또는 재결정화 처리에 의해 결정성이 양호한 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리·오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트해 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리·오프가 되는 방향으로 이동하고, 이러한 경향은 도 24a와 도 24b의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 변경함으로써 제어하는 것이 가능하고, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리·오프화를 기대할 수 있다. 또한, 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온으로 성막하거나 또는 열처리함으로써 트랜지스터의 노멀리·오프화를 도모하는 것이 가능해진다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막후에 열처리를 함으로써, 게이트 바이어스·스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2MV/cm, 150℃, 1시간 인가의 조건에 있어서, 드리프트를 각각 ±1.5V 미만, 바람직하게는 1.0V 미만 얻을 수 있다.
실제로, 산화물 반도체막 성막후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대해 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vds을 10V로 하고, 트랜지스터의 Vg-Id 특성을 측정하였다. 또한, Vds는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음에, 게이트 절연층에 인가되는 전계 강도가 2MV/cm가 되도록 Vg에 20V를 인가하고, 그대로 1시간 동안 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vds을 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 플러스 BT 시험이라고 부른다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vds을 10V로 하고, 트랜지스터의 Vg-Id 특성을 측정하였다. 다음에, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm가 되도록 Vg에 -20V를 인가하고, 그대로 1시간 동안 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 마이너스 BT 시험이라고 부른다.
시료 1의 플러스 BT 시험의 결과를 도 25a에, 마이너스 BT 시험의 결과를 도 25b에 도시한다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 26a에, 마이너스 BT 시험의 결과를 도 26b에 도시한다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두, BT 시험전후에 있어서의 임계값 전압의 변동이 작아 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 또는 불활성 가스, 또는 감압하에서 열처리를 행한 후 산소를 함유하는 분위기 중에서 열처리를 행해도 좋다. 처음에 탈수화·탈수소화를 행한 후 산소를 산화물 반도체에 첨가함으로써, 열처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 첨가하기 위해서는, 산소 이온을 전계로 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체중 및 상기 산화물 반도체와 접하는 막의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 함유시킴으로써, 나중에 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 변형 등을 주지 않고 산화물 반도체 중에 함유시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 함유되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비In:Sn:Zn=1:1:1의 타깃을 사용하고, 기판을 의도적으로 가열하지 않고 스터퍼링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)으로 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의적이지만, 예를 들면 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 하였다. XRD 분석에는, Bruke AXS사 제조의 X선 회절 장치 D8 ADVANCE를 사용하고, Out-of-Plane법으로 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
In-Sn-Zn-O막은, 스터퍼링 장치를 사용하고, 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타깃은, 원자수비로, In:Sn:Zn=1:1:1의 In-Sn-Zn-O타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 대해 가열 처리를 650℃의 온도로 행하였다. 가열 처리는, 처음에 질소분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 다시 1시간의 가열 처리를 행하고 있다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 29에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35deg 근방 및 37deg 내지 38deg에 결정 유래의 피크가 관측되었다.
이 기판 가열이나 열처리는, 산화물 반도체에 있어서 악성의 불순물인 수소나 하이드록실기를 막 중에 함유시키지 않도록 하는 것, 또는 막 중에서 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그것에 의해서 트랜지스터의 노멀리·오프화를 도모할 수 있어 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류의 단위는, 채널 폭 1㎛당 전류값을 나타낸다.
도 30에, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)(T)의 역수의 관계를 도시한다. 여기에서는, 간단하게 하기 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 하고 있다.
구체적으로는, 도 30에 도시하는 바와 같이, 오프 전류는, 기판 온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛(10×10-21A/㎛) 이하로 할 수 있다. 오프 전류는, 바람직하게는 125℃에 있어서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에 있어서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에 있어서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다.
무엇보다도, 산화물 반도체막의 성막시에 수소나 수분이 막 중에 혼입되지 않도록, 성막실 외부로부터의 누설이나 성막실내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터링 가스는 수분이 막 중에 함유되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소나 수분 등의 불순물이 함유되어 있지 않도록, 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 함유되지 않은 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막후에 650℃의 가열 처리를 행한 시료 B를 사용한 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 관해서 평가하였다.
측정에 사용한 트랜지스터는, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vds는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기에서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극이 중첩되는 폭을 Lov라고 부르고, 산화물 반도체막에 대해 한 쌍의 전극이 튀어나오는 것을 dW라고 부른다.
도 27에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한다. 또한, 도 28a에 기판 온도와 임계값 전압의 관계를, 도 28b에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 28a로부터, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V이었다.
또한, 도 28b로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36㎠/Vs 내지 32㎠/Vs이었다. 따라서, 상기의 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하여 LSI에서 요구되는 온 전류의 값을 충족시킬 수 있다. 예를 들면, L/W=33nm/40nm의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, Si 반도체로 만들어지는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생시키지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 가열하는 것 및/또는 성막후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
본 실시예는, 실시 형태나 다른 실시예와 적절히 조합하여 실시하는 것이 가능하다.
(실시예 2)
본 실시예에서는, In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 일례에 관해서, 도 31, 32를 사용하여 설명한다.
도 31은, 코플레이너형인 톱 게이트·톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 31a에 트랜지스터의 상면도를 도시한다. 또한, 도 31b에 도 31a의 1점 쇄선 A-B에 대응하는 단면 A-B를 도시한다.
도 31b에 도시하는 트랜지스터는, 기판(2100)과, 기판(2100) 위에 형성된 하지 절연막(2102)과, 하지 절연막(2102)의 주변에 형성된 보호 절연막(2104)과, 하지 절연막(2102) 및 보호 절연막(2104) 위에 형성된 고저항 영역(2106a) 및 저저항 영역(2106b)을 갖는 산화물 반도체막(2106)과, 산화물 반도체막(2106) 위에 형성된 게이트 절연층(2108)과, 게이트 절연층(2108)을 개재하여 산화물 반도체막(2106)과 중첩하여 형성된 게이트 전극(2110)과, 게이트 전극(2110)의 측면과 접하여 형성된 측벽 절연막(2112)과, 적어도 저저항 영역(2106b)과 접하여 형성된 한 쌍의 전극(2114)과, 적어도 산화물 반도체막(2106), 게이트 전극(2110) 및 한 쌍의 전극(2114)을 덮고 형성된 층간 절연막(2116)과, 층간 절연막(2116)에 형성된 개구부를 개재하여 적어도 한 쌍의 전극(2114)의 한쪽과 접속하여 형성된 배선(2118)을 가진다.
또한, 도시하지 않지만, 층간 절연막(2116) 및 배선(2118)을 덮고 형성된 보호막을 가지고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(2116)의 표면 전도에 기인하여 발생하는 미소 누설 전류를 저감시킬 수 있어 트랜지스터의 오프 전류를 저감시킬 수 있다.
또한, 상기와는 상이한 In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 다른 일례에 관해서 이하에 나타낸다.
도 32는, 본 실시예에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 32a는 트랜지스터의 상면도이다. 또한, 도 32b는 도 32a의 1점 쇄선 A-B에 대응하는 단면도이다.
도 32b에 도시하는 트랜지스터는, 기판(3600)과, 기판(3600) 위에 형성된 하지 절연막(3602)과, 하지 절연막(3602) 위에 형성된 산화물 반도체막(3606)과, 산화물 반도체막(3606)과 접하는 한 쌍의 전극(3614)과, 산화물 반도체막(3606) 및 한 쌍인 전극(3614) 위에 형성된 게이트 절연층(3608)과, 게이트 절연층(3608)을 개재하여 산화물 반도체막(3606)과 중첩하여 형성된 게이트 전극(3610)과, 게이트 절연층(3608) 및 게이트 전극(3610)을 덮고 형성된 층간 절연막(3616)과, 게이트 절연막(3608) 및 층간 절연막(3616)에 형성된 개구부를 개재하여 한 쌍의 전극(3614)과 접속하는 배선(3618)과, 층간 절연막(3616) 및 배선(3618)을 덮고 형성된 보호막(3620)을 가진다.
기판(3600)으로서는 유리 기판을, 하지 절연막(3602)으로서는 산화실리콘막을, 산화물 반도체막(3606)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(3614)으로서는 텅스텐막을, 게이트 절연층(3608)으로서는 산화실리콘막을, 게이트 전극(3610)으로서는 질화탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(3616)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를, 배선(3618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서대로 형성된 적층 구조를, 보호막(3620)으로서는 폴리이미드막을, 각각 사용하였다.
또한, 도 32a에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(3610)과 한 쌍의 전극(3614)이 중첩되는 폭을 Lov라고 부른다. 마찬가지로, 산화물 반도체막(3606)에 대해 한 쌍의 전극(3614)이 튀어나온 것을 dW라고 부른다.
본 실시예는, 실시 형태나 다른 실시예와 적절히 조합하여 실시하는 것이 가능하다.
(실시예 3)
본 발명의 일 형태에 따르는 반도체 장치는, 고정밀화할 수 있다고 하는 특징을 가지고 있다.
본 발명의 일 형태에 따르는 반도체 장치는, 표시 장치, 노트형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 따르는 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다.
본 실시예는, 실시 형태나 다른 실시예와 적절히 조합하여 실시하는 것이 가능하다.
101 : 표시 소자 102 : 발광 소자
103 : 제어 회로 110 : 세트
201 : 트랜지스터 202 : 트랜지스터
203 : 용량 소자 204 : 트랜지스터
205 : 트랜지스터 301 : 포토센서
302 : 광전 변환 소자 303 : 증폭 회로
304 : 트랜지스터 305 : 트랜지스터
306 : 트랜지스터 307 : 트랜지스터
500 : 기판 501 : 절연층
512 : 절연층 514 : 절연층
516 : 절연층 517 : 도전층
518 : 절연층 519 : 전계 발광층
520 : 도전층 521 : 기판
522 : 착색층 523 : 절연층
524 : 절연층 110a : 세트
110b : 세트 503a : 불순물 영역
503b : 불순물 영역 503c : 불순물 영역
511a : 반도체층 511b : 반도체층
511c : 반도체층 511d : 반도체층
513a : 도전층 513b : 도전층
513c : 도전층 513d : 도전층
513e : 도전층 513f : 도전층
513g : 도전층 515a : 도전층
515b : 도전층 515c : 도전층
515d : 도전층 515e : 도전층
515f : 도전층 515g : 도전층
1101 : 하지 절연막 1102 : 매립 절연물
1103a : 반도체 영역 1103b : 반도체 영역
1103c : 반도체 영역 1104 : 게이트 절연층
1105 : 게이트 1106a : 측벽 절연물
1106b : 측벽 절연물 1107 : 절연물
1108a : 소스 1108b : 드레인
2100 : 기판 2102 : 하지 절연막
2104 : 보호 절연막 2106a : 고저항 영역
2106b : 저저항 영역 2106 : 산화물 반도체막
2108 : 게이트 절연층 2110 : 게이트 전극
2112 : 측벽 절연막 2114 : 한 쌍의 전극
2116 : 층간 절연막 2118 : 배선
3600 : 기판 3602 : 하지 절연막
3606 : 산화물 반도체막 3614 : 한 쌍의 전극
3608 : 게이트 절연층 3610 : 게이트 전극
3616 : 층간 절연막 3618 : 배선
3620 : 보호막

Claims (20)

  1. 제 1 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함하는 제 1 포토센서와;
    발광 소자, 제 4 트랜지스터, 및 제 5 트랜지스터를 포함하는 표시 소자와;
    배선과;
    전원선을 포함하고,
    상기 제 2 트랜지스터의 소스와 드레인의 한쪽은 상기 제 3 트랜지스터의 소스와 드레인의 한쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스와 드레인의 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 제 1 변환 소자의 한 쌍의 전극 중 한쪽에 전기적으로 접속되고,
    상기 제 1 변환 소자의 상기 한 쌍의 전극 중 다른 쪽은 상기 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스와 드레인의 한쪽은 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스와 드레인의 한쪽은 상기 발광 소자의 한 쌍의 전극 중 한쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스와 상기 드레인의 다른 한쪽에 전기적으로 접속되는 상기 전원선은 상기 제 5 트랜지스터의 상기 소스 및 상기 드레인의 다른 쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터 각각에서 In, Ga, 및 Zn을 포함하는 산화물 반도체층에 채널이 형성되고,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터 각각의 오프 전류 밀도는 100yA/μm 이하인, 반도체 장치.
  2. 제 1 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함하는 제 1 포토센서와;
    발광 소자, 제 4 트랜지스터, 및 제 5 트랜지스터를 포함하는 표시 소자와;
    제 1 배선, 제 2 배선, 제 3 배선, 제 4 배선, 제 5 배선, 제 6 배선, 제 7 배선, 및 제 8 배선을 각각 포함하는, 복수의 세트들을 포함하고,
    상기 제 2 트랜지스터의 소스와 드레인의 한쪽은 상기 제 3 트랜지스터의 소스와 드레인의 한쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스와 드레인의 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 제 1 광전 변환 소자의 한 쌍의 전극 중 한쪽에 전기적으로 접속되고,
    상기 제 1 광전 변환 소자의 상기 한 쌍의 전극 중 다른 쪽은 상기 제 4 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 제 6 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스와 드레인의 한쪽은 상기 제 8 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스와 드레인의 한쪽은 상기 발광 소자의 한 쌍의 전극 중 한쪽에 전기적으로 접속되고,
    상기 발광 소자의 상기 한 쌍의 전극 중 다른 쪽은 상기 제 7 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽에 전기적으로 접속되는 상기 제 2 배선은 상기 복수의 세트들 중 하나에서 상기 제 5 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터 각각에서 In, Ga, 및 Zn을 포함하는 산화물 반도체층에 채널이 형성되고,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터 각각의 오프 전류 밀도는 100yA/μm 이하이고,
    상기 제 1 포토센서는 상기 발광 소자 모두가 발광하는 동안 p번째 행에서 리셋 동작 및 축적 동작을 행하고,
    상기 제 1 포토센서는 상기 발광 소자 모두가 발광하지 않는 동안 (p+1)번째 행에서 상기 리셋 동작 및 상기 축적 동작을 행하고,
    p는 자연수이고,
    상기 반도체 장치는 상기 p번째 행 및 상기 (p+1)번째 행의 출력 신호의 차분을 취득하는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 복수의 세트들은 m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스로 배열되는, 반도체 장치.
  4. 제 1 광전 변환 소자, 제 1 트랜지스터, 제 2 트랜지스터, 및 제 3 트랜지스터를 포함하는 제 1 포토센서와;
    발광 소자, 제 4 트랜지스터, 및 제 5 트랜지스터를 포함하는 표시 소자와;
    제 1 배선, 제 2 배선, 제 3 배선, 제 4 배선, 제 5 배선, 제 6 배선, 및 제 7 배선과;
    전원선을 각각 포함하는, 복수의 세트들을 포함하고,
    상기 제 2 트랜지스터의 소스와 드레인의 한쪽은 상기 제 3 트랜지스터의 소스와 드레인의 한쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스와 드레인의 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 제 1 광전 변환 소자의 한 쌍의 전극 중 한쪽에 전기적으로 접속되고,
    상기 제 1 광전 변환 소자의 상기 한 쌍의 전극 중 다른 쪽은 상기 제 4 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 제 6 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스와 드레인의 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스와 드레인의 한쪽은 상기 발광 소자의 한 쌍의 전극 중 한쪽에 전기적으로 접속되고,
    상기 발광 소자의 상기 한 쌍의 전극 중 다른 쪽은 상기 제 7 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽 및 상기 제 2 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 복수의 세트들 중 하나에서 상기 전원선에 전기적으로 접속되고,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터 각각에서 In, Ga, 및 Zn을 포함하는 산화물 반도체층에 채널이 형성되고,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터 각각의 오프 전류 밀도는 100yA/μm 이하이고,
    상기 제 1 포토센서는 상기 발광 소자 모두가 발광하는 동안 q번째 열에서 리셋 동작 및 축적 동작을 행하고,
    상기 제 1 포토센서는 상기 발광 소자 모두가 발광하지 않는 동안 (q+1)번째 열에서 상기 리셋 동작 및 상기 축적 동작을 행하고,
    q는 자연수이고,
    상기 반도체 장치는 상기 q번째 열 및 상기 (q+1)번째 열의 출력 신호의 차분을 취득하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 복수의 세트들은 m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스로 배열되는, 반도체 장치.
  6. 제 1 포토센서와, 발광 소자를 포함하는 표시 소자와, 제 1 배선과, 제 2 배선과, 제 3 배선과, 제 4 배선과, 제 5 배선과, 제 6 배선과, 제 7 배선과, 제 8 배선을 각각 포함하는 복수의 세트들을 포함하고,
    상기 제 1 포토센서는 증폭 회로에 전기적으로 접속되는 제 1 광전 변환 소자를 포함하고,
    상기 표시 소자는 상기 발광 소자에 전기적으로 접속된 제어 회로를 포함하고,
    상기 증폭 회로는 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터를 포함하고,
    상기 제 2 트랜지스터의 소스와 드레인의 한쪽은 상기 제 3 트랜지스터의 소스와 드레인의 한쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 제 1 트랜지스터의 소스와 드레인의 한쪽에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스와 드레인의 다른 쪽은 상기 제 1 광전 변환 소자의 한 쌍의 전극 중 한쪽에 전기적으로 접속되고,
    상기 제 1 광전 변환 소자의 상기 한 쌍의 전극 중 다른 쪽은 상기 제 4 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 5 배선에 전기적으로 접속되고,
    상기 제어 회로는 제 4 트랜지스터와 제 5 트랜지스터를 포함하고,
    상기 제 4 트랜지스터의 게이트는 상기 제 6 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스와 드레인의 한쪽은 상기 제 8 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 제 5 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스와 드레인의 한쪽은 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스와 드레인의 다른 쪽은 상기 발광 소자의 한 쌍의 전극 중 한쪽에 전기적으로 접속되고,
    상기 발광 소자의 상기 한 쌍의 전극 중 다른 쪽은 상기 제 7 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터 각각에서 In, Ga, 및 Zn을 포함하는 산화물 반도체층에 채널이 형성되고,
    상기 제 1 트랜지스터 내지 상기 제 3 트랜지스터 각각의 오프 전류 밀도는 100yA/μm 이하이고,
    상기 제 1 포토센서는 상기 발광 소자 모두가 발광하는 동안 p번째 행에서 리셋 동작 및 축적 동작을 행하고,
    상기 제 1 포토센서는 상기 발광 소자 모두가 발광하지 않는 동안 (p+1)번째 행에서 상기 리셋 동작 및 상기 축적 동작을 행하고,
    p는 자연수이고,
    상기 반도체 장치는 상기 p번째 행 및 상기 (p+1)번째 행의 출력 신호의 차분을 취득하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 복수의 세트들은 m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스로 배열되는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 광전 변환 소자는 포토다이오드 또는 포토트랜지스터인, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 발광 소자는 발광 다이오드 또는 유기 발광 소자인, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 4 트랜지스터 내지 제 6 트랜지스터 중 적어도 하나에서 산화물 반도체층에 채널이 형성되는, 반도체 장치.
  11. 제 6 항에 있어서,
    상기 제어 회로는 용량 소자를 포함하고,
    상기 용량 소자의 한 쌍의 전극 중 한쪽은 상기 제 5 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 용량 소자의 상기 한 쌍의 전극 중 다른 쪽은 상기 제 5 트랜지스터의 상기 소스와 상기 드레인의 한쪽에 전기적으로 접속되는, 반도체 장치.
  12. 제 6 항에 있어서,
    상기 제어 회로는 용량 소자를 포함하고,
    상기 용량 소자의 한 쌍의 전극 중 한쪽은 상기 제 5 트랜지스터의 상기 게이트와 상기 제 4 트랜지스터의 상기 소스와 상기 드레인의 상기 다른 쪽에 전기적으로 접속되고,
    상기 용량 소자의 상기 한 쌍의 전극 중 다른 쪽은 상기 제 1 배선에 전기적으로 접속되는, 반도체 장치.
  13. 제 6 항에 있어서,
    제 10 배선을 더 포함하고,
    상기 제어 회로는 용량 소자를 포함하고,
    상기 용량 소자의 한 쌍의 전극 중 한쪽은 상기 제 5 트랜지스터의 상기 게이트와 상기 제 4 트랜지스터의 상기 소스와 상기 드레인의 상기 다른 쪽에 전기적으로 접속되고,
    상기 용량 소자의 상기 한 쌍의 전극 중 다른 쪽은 상기 제 10 배선에 전기적으로 접속되는, 반도체 장치.
  14. 제 6 항에 있어서,
    제 9 배선을 더 포함하고,
    상기 제어 회로는 제 7 트랜지스터를 포함하고,
    상기 제 7 트랜지스터의 소스와 드레인의 한쪽은 상기 발광 소자의 한 쌍의 전극 중 한쪽에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 상기 소스와 상기 드레인의 다른 쪽은 상기 제 5 트랜지스터의 상기 소스와 상기 드레인의 상기 한쪽에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 게이트는 상기 제 9 배선에 전기적으로 접속되는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 4 트랜지스터 내지 제 7 트랜지스터 중 적어도 하나에서 산화물 반도체층에 채널이 형성되는, 반도체 장치.
  16. 제 6 항에 있어서,
    제 10 배선을 더 포함하고,
    상기 제어 회로는 제 7 트랜지스터를 포함하고,
    상기 제 7 트랜지스터는 상기 제 1 배선과 상기 제 5 트랜지스터의 상기 소스와 상기 드레인의 상기 한쪽 사이에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 게이트는 상기 제 10 배선과 전기적으로 접속되는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 4 트랜지스터 내지 제 7 트랜지스터 중 적어도 하나에서 산화물 반도체층에 채널이 형성되는, 반도체 장치.
  18. 반도체 장치의 구동 방법으로서,
    상기 반도체 장치는 포토센서와, 발광 소자를 포함하는 표시 소자를 각각 포함하는, 복수의 세트들을 포함하고,
    상기 복수의 세트들은 m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스로 배열되고,
    상기 포토센서는 광전 변환 소자와 상기 광전 변환 소자에 전기적으로 접속된 증폭 회로를 포함하고,
    상기 표시 소자는 상기 발광 소자에 전기적으로 접속된 제어 회로를 포함하고,
    상기 증폭 회로와 상기 제어 회로는 상기 복수의 세트들 각각에서 전원선에 전기적으로 접속되고,
    상기 증폭 회로는 상기 증폭 회로에 축적된 전하를 방전시키는 리셋 동작과, 상기 광전 변환 소자를 통해 흐르는 광전류의 양에 대응하는 전하를 축적하는 축적 동작과, 상기 전하의 양을 데이터로서 포함하는 출력 신호를 판독하는 선택 동작을 행하고,
    상기 구동 방법은,
    상기 발광 소자 모두를 발광시켜 피검출물에 광을 조사하는 단계와,
    상기 발광 소자가 발광하는 기간 동안 p(p는 m 이하의 자연수)번째 행의 상기 포토센서에서 상기 리셋 동작과 상기 축적 동작을 행하는 단계와,
    상기 발광 소자 모두를 비발광으로 하는 단계와,
    상기 발광 소자가 비발광인 기간 동안, (p+1)번째 행의 상기 포토센서에서 상기 리셋 동작과 상기 축적 동작을 행하는 단계와,
    모든 상기 행들에서 상기 포토센서에 의해 순차적으로 상기 선택 동작을 행하고, 인접하는 행들의 상기 포토센서에 의해 얻어진 출력 신호들 간의 차분을 취득하는 단계와,
    상기 출력 신호들 간의 차분을 사용하여 상기 피검출물의 촬상 화상을 생성 및 상기 피검출물의 위치를 검출하는 단계를 포함하는, 반도체 장치의 구동 방법.
  19. 반도체 장치의 구동 방법으로서,
    상기 반도체 장치는 포토센서와, 발광 소자를 포함하는 표시 소자를 각각 포함하는, 복수의 세트들을 포함하고,
    상기 복수의 세트들은 m(m은 2 이상의 자연수)행 n(n은 2 이상의 자연수)열의 매트릭스로 배열되고,
    상기 포토센서는 광전 변환 소자에 전기적으로 접속된 증폭 회로를 포함하고,
    상기 표시 소자는 상기 발광 소자에 전기적으로 접속된 제어 회로를 포함하고,
    상기 증폭 회로와 상기 제어 회로는 상기 복수의 세트들 각각에서 전원선에 전기적으로 접속되고,
    상기 증폭 회로는 상기 증폭 회로에 축적된 전하를 방전시키는 리셋 동작과, 상기 광전 변환 소자를 통해 흐르는 광전류의 양에 대응하는 전하를 축적하는 축적 동작과, 상기 전하의 양을 데이터로서 포함하는 출력 신호를 판독하는 선택 동작을 행하고,
    상기 구동 방법은,
    상기 발광 소자 모두를 발광시켜 피검출물에 광을 조사하는 단계와,
    상기 발광 소자가 발광하는 기간 동안, q(q는 n 이하의 자연수)번째 상기 열의 포토센서에서 상기 리셋 동작과 상기 축적 동작을 행하는 단계와,
    상기 발광 소자 모두를 비발광으로 하는 단계와,
    상기 발광 소자가 비발광인 기간 동안, (q+1)번째 열의 상기 포토센서에서 상기 리셋 동작과 상기 축적 동작을 행하는 단계와,
    모든 상기 행들에서 상기 포토센서에 의해 순차적으로 상기 선택 동작을 행하고, 인접하는 열들의 상기 포토센서에 의해 얻어진 출력 신호들 간의 차분을 취득하는 단계와;
    상기 출력 신호들 간의 차분을 사용하여 상기 피검출물의 촬상 화상을 생성 및 상기 피검출물이 위치를 검출하는 단계를 포함하는, 반도체 장치의 구동 방법.
  20. 제 2 항에 있어서,
    상기 제 1 광전 변환 소자는 상기 발광 소자 모두가 발광하지 않는 동안 선택 동작을 행하는, 반도체 장치.
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