KR101941834B1 - 광 검출 회로, 입력 장치, 및 입출력 장치 - Google Patents
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Abstract
광 검출 회로로부터 출력되는 광 데이터에 대한 기생 용량의 영향을 억제한다.
광전 변환 소자와, 제 1 전계 효과 트랜지스터와, 제 2 전계 효과 트랜지스터를 구비하고, 제 1 전계 효과 트랜지스터의 게이트로서의 기능을 갖는 제 1 도전층과, 제 1 도전층 위에 형성된 절연층과, 절연층을 개재하여 제 1 도전층에 중첩되고, 제 1 전계 효과 트랜지스터의 채널 형성층으로서의 기능을 갖는 반도체층과, 반도체층에 전기적으로 접속되고, 제 1 전계 효과 트랜지스터의 소스 및 드레인의 한쪽으로서의 기능을 갖는 제 2 도전층과, 반도체층에 전기적으로 접속되고, 대향하는 한 쌍의 측면이 절연층을 개재하여 제 1 도전층을 포함하는 1개 이상의 도전층에 중첩되고, 제 1 전계 효과 트랜지스터의 소스 및 드레인의 다른쪽으로서의 기능을 갖는 제 3 도전층을 포함한다.
광전 변환 소자와, 제 1 전계 효과 트랜지스터와, 제 2 전계 효과 트랜지스터를 구비하고, 제 1 전계 효과 트랜지스터의 게이트로서의 기능을 갖는 제 1 도전층과, 제 1 도전층 위에 형성된 절연층과, 절연층을 개재하여 제 1 도전층에 중첩되고, 제 1 전계 효과 트랜지스터의 채널 형성층으로서의 기능을 갖는 반도체층과, 반도체층에 전기적으로 접속되고, 제 1 전계 효과 트랜지스터의 소스 및 드레인의 한쪽으로서의 기능을 갖는 제 2 도전층과, 반도체층에 전기적으로 접속되고, 대향하는 한 쌍의 측면이 절연층을 개재하여 제 1 도전층을 포함하는 1개 이상의 도전층에 중첩되고, 제 1 전계 효과 트랜지스터의 소스 및 드레인의 다른쪽으로서의 기능을 갖는 제 3 도전층을 포함한다.
Description
본 발명의 일 형태는, 광 검출 회로에 관한 것이다. 또한, 본 발명의 일 형태는, 입력 장치에 관한 것이다. 또한, 본 발명의 일 형태는, 입출력 장치에 관한 것이다.
최근, 입사되는 광의 조도에 따른 값의 데이터를 생성하는 것이 가능한 광 검출 회로(광 센서라고도 한다)를 사용하여 정보를 입력하는 입력 장치, 또는 상기 광 검출 회로를 사용하여 정보를 입력하고, 또한 입력한 정보에 따라서 정보를 출력하는 입출력 장치 등의 기술 개발이 진척되고 있다.
입력 장치로서는, 예를 들면 이미지 센서를 들 수 있다. 이미지 센서로서는, 예를 들면 CCD(Charge Coupled Device) 이미지 센서 또는 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서 등을 들 수 있다(예를 들면 특허문헌 1).
입출력 장치로서는, 예를 들면 화소부에 복수의 표시 회로 및 복수의 광 검출 회로를 구비하고, 광 검출 회로에 입사되는 광을 검출함으로써, 화소부에 중첩되는 피검출물의 좌표를 검출하는 기능(좌표 검출 기능이라고도 한다) 및 피검출물의 화상 데이터를 생성하는 기능(판독 기능이라고도 한다)을 갖는 입출력 장치를 들 수 있다(예를 들면 특허문헌 2). 예를 들면, 좌표 검출 기능에 의해, 상기 입출력 장치에 터치패널로서의 기능을 부가시킬 수도 있다. 또한, 판독 기능에 의해, 입출력 장치에 스캐너로서의 기능을 부가시킬 수 있고, 상기 판독 기능에 의해 생성된 화상 데이터에 기초하는 화상을, 복수의 표시 회로에 의해 표시시킬 수도 있다.
상기 입력 장치 또는 상기 입출력 장치에 있어서의 광 검출 회로는, 광전 변환 소자, 전하 축적 제어 트랜지스터, 및 증폭 트랜지스터를 구비한다. 이 때, 전하 축적 제어 트랜지스터가 온 상태가 됨으로써, 광전 변환 소자에 입사되는 광의 조도에 따라 증폭 트랜지스터의 게이트 전압이 변화되고, 그 후 전하 축적 제어 트랜지스터가 오프 상태가 되고, 변화된 증폭 트랜지스터의 게이트 전압을 데이터로서 유지하고, 유지된 증폭 트랜지스터의 게이트 전압에 따라서 증폭 트랜지스터의 소스 및 드레인에 흐르는 전류에 따른 값의 전압을 출력 데이터로서 출력한다.
그러나 종래의 광 검출 회로에서는, 기생 용량에 따라서 광 데이터의 값이 변화되어 버린다고 하는 문제가 있었다.
예를 들면, 특허문헌 1에 나타내는 입력 장치 또는 특허문헌 2에 나타내는 입출력 장치에서는, 광 검출 회로의 증폭 트랜지스터의 게이트가 부유 상태가 되는 기간이 존재한다. 이 때, 전하 축적 제어 트랜지스터의 게이트와 소스 및 드레인 사이에 기생 용량이 존재하면, 전하 축적 제어 트랜지스터의 게이트 전압에 따라서 광 데이터의 값이 변동되어 버린다. 특히, 종래의 광 검출 회로에서는, 증폭 트랜지스터를 사용하여 광전 변환 소자에 흐르는 전류를 증폭시키고, 전압 변환하여 광 데이터로서 출력하기 때문에, 기생 용량의 값이 작은 경우라도, 상기 기생 용량의 영향은 크다.
또한, 광 검출 회로의 제작시에, 상기 광 검출 회로를 구성하는 각 층의 패턴의 위치가 설계시에 있어서의 원하는 위치로부터 어긋나는 경우가 있다. 예를 들면, 광 검출 회로를 구성하는 각 층의 패턴의 형성에 사용되는 레지스트 마스크를 제작할 때의 노광을 복수회로 나누어서 행하면, 상기 광 검출 회로를 구성하는 각 층의 패턴의 위치가 설계시에 있어서의 원하는 위치로부터 어긋나는 경우가 있다. 이 때, 복수의 광 검출 회로를 동시에 제작하면, 각 광 검출 회로에 있어서의 전하 축적 제어 트랜지스터의 게이트와 소스 및 드레인 사이의 기생 용량의 값에 편차가 생기는 경우가 있으며, 예를 들면 동일한 조도의 광이 입사되는 경우라도, 광이 입사되는 광 검출 회로에 의해 상이한 값의 광 데이터로 되어 버릴 가능성이 있다.
본 발명의 일 형태에서는, 광 검출 회로에 있어서의 기생 용량의 영향을 억제하는 것을 과제의 하나로 한다.
본 발명의 일 형태에서는, 광 검출 회로에 있어서의 증폭 트랜지스터의 게이트에 부가되는 용량의 합이 일정한 범위내가 되도록, 상기 용량을 구성하는 복수의 도전층의 중첩 면적을 조정함으로써, 기생 용량의 영향의 억제를 도모한다.
본 발명의 일 형태는, 제 1 전류 단자 및 제 2 전류 단자를 가지며, 입사되는 광의 조도에 따라 제 1 전류 단자 및 제 2 전류 단자 사이에 광전류가 흐르는 광전 변환 소자와, 소스 및 드레인의 한쪽이 광전 변환 소자의 제 2 전류 단자에 전기적으로 접속되는 제 1 전계 효과 트랜지스터와, 게이트가 제 1 전계 효과 트랜지스터의 소스 및 드레인의 다른쪽에 전기적으로 접속되는 제 2 전계 효과 트랜지스터를 구비하고, 제 1 전계 효과 트랜지스터의 게이트로서의 기능을 갖는 제 1 도전층과, 제 1 도전층 위에 형성되고, 제 1 전계 효과 트랜지스터의 게이트 절연층으로서의 기능을 갖는 절연층과, 절연층을 개재하여 제 1 도전층에 중첩되고, 제 1 전계 효과 트랜지스터의 채널 형성층으로서의 기능을 갖는 반도체층과, 반도체층에 전기적으로 접속되고, 제 1 전계 효과 트랜지스터의 소스 및 드레인의 한쪽으로서의 기능을 갖는 제 2 도전층과, 반도체층에 전기적으로 접속되고, 대향하는 한 쌍의 측면이 절연층을 개재하여 제 1 도전층을 포함하는 1개 이상의 도전층에 중첩되고, 제 1 전계 효과 트랜지스터의 소스 및 드레인의 다른쪽으로서의 기능을 갖는 제 3 도전층을 포함하는 광 검출 회로이다.
이 때, 제 3 도전층에 있어서의 한 쌍의 측면의 적어도 한쪽에 중첩되는 도전층으로서는, 예를 들면 신호선 또는 배선으로서의 기능을 갖는 도전층, 제 1 전계 효과 트랜지스터 및 제 2 전계 효과 트랜지스터 이외의 트랜지스터가 존재하는 경우에는, 상기 트랜지스터의 게이트로서의 기능을 갖는 전극으로서의 기능을 갖는 도전층, 또는 용량 소자가 존재하는 경우에는, 상기 용량 소자의 전극 등을 들 수 있다.
또한, 본 발명의 일 형태는, 상기 구성의 광 검출 회로를 화소부에 구비하는 입력 장치이다.
또한, 본 발명의 일 형태는, 상기 구성의 광 검출 회로 및 표시 회로를 화소부에 구비하는 입출력 장치이다.
본 발명의 일 형태에 의해, 광 검출 회로에 있어서의 광 데이터에 대한 기생 용량의 영향을 억제할 수 있다.
도 1은 광 검출 회로의 예를 설명하기 위한 도면.
도 2는 광 검출 회로의 예를 설명하기 위한 도면.
도 3은 광 검출 회로의 예를 설명하기 위한 도면.
도 4는 반도체 장치의 구성예를 도시하는 도면.
도 5는 반도체 장치에 있어서의 표시 회로의 예를 설명하기 위한 도면.
도 6은 반도체 장치에 있어서의 소자 기판의 구조예를 도시하는 도면.
도 7은 반도체 장치에 있어서의 소자 기판의 구조예를 도시하는 도면.
도 8은 반도체 장치에 있어서의 소자 기판의 구조예를 도시하는 도면.
도 9는 반도체 장치에 있어서의 소자 기판의 구조예를 도시하는 도면.
도 10은 반도체 장치에 있어서의 소자 기판의 구조예를 도시하는 도면.
도 11은 반도체 장치의 구조예를 도시하는 도면.
도 12는 전자 기기의 예를 도시하는 모식도.
도 13은 산화물 재료의 구조를 설명하는 도면.
도 14는 산화물 재료의 구조를 설명하는 도면.
도 15는 산화물 재료의 구조를 설명하는 도면.
도 16은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 17은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 18은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 19는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 20은 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 21은 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 22는 시료 1인 트랜지스터의 BT 시험후의 Vg-Id 특성을 도시하는 도면.
도 23은 시료 2인 트랜지스터의 BT 시험후의 Vg-Id 특성을 도시하는 도면.
도 24는 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 25는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 도시하는 도면.
도 26은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 27은 트랜지스터의 오프 전류와 측정시의 기판 온도의 관계를 도시하는 도면.
도 28은 트랜지스터의 구성을 도시하는 도면.
도 29는 트랜지스터의 구성을 도시하는 도면.
도 2는 광 검출 회로의 예를 설명하기 위한 도면.
도 3은 광 검출 회로의 예를 설명하기 위한 도면.
도 4는 반도체 장치의 구성예를 도시하는 도면.
도 5는 반도체 장치에 있어서의 표시 회로의 예를 설명하기 위한 도면.
도 6은 반도체 장치에 있어서의 소자 기판의 구조예를 도시하는 도면.
도 7은 반도체 장치에 있어서의 소자 기판의 구조예를 도시하는 도면.
도 8은 반도체 장치에 있어서의 소자 기판의 구조예를 도시하는 도면.
도 9는 반도체 장치에 있어서의 소자 기판의 구조예를 도시하는 도면.
도 10은 반도체 장치에 있어서의 소자 기판의 구조예를 도시하는 도면.
도 11은 반도체 장치의 구조예를 도시하는 도면.
도 12는 전자 기기의 예를 도시하는 모식도.
도 13은 산화물 재료의 구조를 설명하는 도면.
도 14는 산화물 재료의 구조를 설명하는 도면.
도 15는 산화물 재료의 구조를 설명하는 도면.
도 16은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 17은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 18은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 19는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 20은 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 21은 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 22는 시료 1인 트랜지스터의 BT 시험후의 Vg-Id 특성을 도시하는 도면.
도 23은 시료 2인 트랜지스터의 BT 시험후의 Vg-Id 특성을 도시하는 도면.
도 24는 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 25는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 도시하는 도면.
도 26은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 27은 트랜지스터의 오프 전류와 측정시의 기판 온도의 관계를 도시하는 도면.
도 28은 트랜지스터의 구성을 도시하는 도면.
도 29는 트랜지스터의 구성을 도시하는 도면.
본 발명을 설명하기 위한 실시 형태의 일례에 관해서, 도면을 사용하여 이하에 설명한다. 또한, 본 발명의 취지 및 그 범위에서 일탈하지 않고 실시 형태의 내용을 변경하는 것은, 당업자라면 용이하다. 따라서, 본 발명은, 이하에 나타내는 실시 형태의 기재 내용에 한정되지 않는다.
또한, 각 실시 형태의 내용을 서로 적절히 조합할 수 있다. 또한, 각 실시 형태의 내용을 서로 치환할 수 있다.
또한, 제 1, 제 2 등의 서수는, 구성 요소의 혼동을 피하기 위해서 붙이고 있으며, 각 구성 요소의 수는, 서수의 수에 한정되지 않는다.
(실시 형태 1)
본 실시 형태에서는, 광 검출 회로의 예에 관해서 설명한다.
본 실시 형태에 있어서의 광 검출 회로의 예에 관해서 도 1을 사용하여 설명한다.
우선, 본 실시 형태에 있어서의 광 검출 회로의 구성예에 관해서, 도 1a를 사용하여 설명한다.
도 1a에 도시하는 광 검출 회로는, 광전 변환 소자(111), 트랜지스터(112a), 트랜지스터(112b), 트랜지스터(113) 및 트랜지스터(114)를 구비한다.
트랜지스터(112a), 트랜지스터(112b), 트랜지스터(113), 및 트랜지스터(114)의 각각은, 전계 효과 트랜지스터이다.
광전 변환 소자(111)는, 제 1 전류 단자 및 제 2 전류 단자를 가지며, 입사되는 광의 조도에 따라 제 1 전류 단자 및 제 2 전류 단자 사이에 전류(광전류라고도 한다)가 흐른다.
광전 변환 소자(111)의 제 1 전류 단자에는, 펄스 신호인 광 검출 리셋 신호(신호 PRST라고도 한다)가 입력된다. 또한, 본 실시 형태에 있어서의 광 검출 회로의 구성을, 광 검출 리셋 신호 대신에 전압(Va)이 광전 변환 소자(111)의 제 1 전류 단자에 입력되는 구성으로 해도 좋다. 이 때, 전계 효과 트랜지스터인 광 검출 리셋 트랜지스터를 형성하고, 광 검출 리셋 트랜지스터의 소스 및 드레인의 한쪽에 전압(Va)을 입력하고, 광 검출 리셋 트랜지스터의 소스 및 드레인의 다른쪽을 트랜지스터(113)의 게이트에 접속시키고, 광 검출 리셋 트랜지스터의 게이트에 광 검출 리셋 신호를 입력하는 구성으로 해도 좋다.
또한, 일반적으로 전압이란, 어떤 2점간에 있어서의 전위의 차(전위차라고도 한다)를 말한다. 그러나, 전압 및 전위의 값은, 회로도 등에 있어서 모두 볼트(V)로 나타내는 경우가 있기 때문에 구별이 곤란하다. 그래서, 본 명세서에서는, 특별히 지정하는 경우를 제외하고, 어떤 1점의 전위와 기준이 되는 전위(기준 전위라고도 한다)의 전위차를, 상기 1점의 전압으로서 사용하는 경우가 있다.
광전 변환 소자(111)로서는, 예를 들면 포토다이오드 또는 포토트랜지스터 등을 사용할 수 있다. 포토다이오드의 경우, 포토다이오드의 애노드 및 캐소드의 한쪽이 광전 변환 소자의 제 1 전류 단자에 상당하고, 포토다이오드의 애노드 및 캐소드의 다른쪽이 광전 변환 소자의 제 2 전류 단자에 상당하고, 포토트랜지스터의 경우, 포토트랜지스터의 소스 및 드레인의 한쪽이 광전 변환 소자의 제 1 전류 단자에 상당하고, 포토트랜지스터의 소스 및 드레인의 다른쪽이 광전 변환 소자의 제 2 전류 단자에 상당한다.
트랜지스터(112a)의 소스 및 드레인의 한쪽은, 광전 변환 소자(111)의 제 2 전류 단자에 접속되고, 트랜지스터(112a)의 게이트에는, 펄스 신호인 전하 축적 제어 신호(신호 TX라고도 한다)가 입력된다.
트랜지스터(112a)는, 광전 변환 소자(111)의 제 1 전류 단자 및 제 2 전류 단자 사이에 흐르는 전류에 따른 값의 전하의 축적을 행할지 여부를 선택하는 기능을 가지며, 상기 기능을 갖는 전하 축적 제어 트랜지스터로서의 기능을 가진다.
트랜지스터(112b)의 소스 및 드레인의 한쪽은, 광전 변환 소자(111)의 제 2 전류 단자에 접속되고, 트랜지스터(112b)의 게이트에는, 전하 축적 제어 신호가 입력된다.
트랜지스터(112b)는 광전 변환 소자(111)의 제 1 전류 단자 및 제 2 전류 단자 사이에 흐르는 전류에 따른 값의 전하의 축적을 행할지 여부를 선택하는 기능을 가지며, 상기 기능을 갖는 전하 축적 제어 트랜지스터로서의 기능을 가진다.
트랜지스터(113)의 게이트는, 트랜지스터(112a)의 소스 및 드레인의 다른쪽 및 트랜지스터(112b)의 소스 및 드레인의 다른쪽에 전기적으로 접속된다.
트랜지스터(113)는 광전 변환 소자(111)의 광전류를 증폭시키는 기능을 가지며, 상기 기능을 갖는 증폭 트랜지스터로서의 기능을 가진다.
트랜지스터(114)의 소스 및 드레인의 한쪽은, 트랜지스터(113)의 소스 및 드레인의 한쪽에 접속되고, 트랜지스터(114)의 게이트에는, 펄스 신호인 출력 선택 신호(신호 OSEL이라고도 한다)가 입력된다.
트랜지스터(114)는 트랜지스터(113)의 소스 및 드레인 사이에 흐르는 전류에 따른 값의 전압을 광 데이터로서 출력할지 여부를 선택하는 기능을 가지며, 상기 기능을 갖는 출력 선택 트랜지스터로서의 기능을 가진다. 또한, 반드시 트랜지스터(114)를 형성하지 않아도 되지만, 트랜지스터(114)를 형성함으로써, 광 검출 회로로부터 광 데이터를 출력하는 타이밍을 설정하기 쉬워진다.
또한, 트랜지스터(113)의 소스 및 드레인의 다른쪽, 및 트랜지스터(114)의 소스 및 드레인의 다른쪽 중 한쪽에는, 전압(Vb)이 입력된다.
또한, 전압(Va) 및 전압(Vb)의 한쪽은, 고전원 전압(Vdd)이며, 전압(Va) 및 전압(Vb)의 다른쪽은, 저전원 전압(Vss)이다. 전압(Va)의 값 및 전압(Vb)의 값의 차의 절대값은, 적어도 증폭 트랜지스터의 임계값 전압의 절대값보다 큰 것이 바람직하다. 또한, 전압(Va) 및 전압(Vb)의 값은, 예를 들면 트랜지스터의 극성 등에 의해 서로 바뀌는 경우가 있다.
또한, 트랜지스터(112a)의 게이트와 소스 및 드레인의 다른쪽 사이에는 기생 용량(117a)이 존재한다. 또한, 트랜지스터(112b)의 게이트와 소스 및 드레인의 다른쪽 사이에는 기생 용량(117b)이 존재한다.
이상이 도 1a에 도시하는 광 검출 회로의 구성예이다.
다음에, 도 1a에 도시하는 광 검출 회로의 구동 방법예에 관해서, 도 1b를 사용하여 설명한다. 도 1b는, 도 1a에 도시하는 광 검출 회로의 구동 방법예를 설명하기 위한 타이밍 차트이다.
도 1a에 도시하는 광 검출 회로의 구동 방법예에서는, 우선 기간 T11에 있어서 신호 PRST의 펄스(pls라고도 한다)를 입력하고, 또한, 기간 T11으로부터 기간 T12에 걸쳐 신호 TX의 펄스를 입력하여 트랜지스터(112a) 및 트랜지스터(112b)를 온 상태(상태 ON이라고도 한다)로 한다. 또한, 기간 T11에 있어서, 신호 PRST의 펄스의 입력 개시 타이밍은, 신호 TX의 펄스의 입력 개시 타이밍보다 빨라도 좋다.
이 때, 기간 T11에 있어서, 광전 변환 소자(111)가 순방향으로 전류가 흐르는 상태가 되고, 트랜지스터(113)의 게이트 전압은 리셋 상태가 된다.
다음에, 기간 T12에 있어서, 광전 변환 소자(111)가 순방향과는 역방향으로 전압이 인가된 상태가 된다. 또한, 트랜지스터(112a) 및 트랜지스터(112b)가 온 상태 그대로가 된다.
이 때, 광전 변환 소자(111)에 입사된 광의 조도에 따라, 광전 변환 소자(111)의 제 1 전류 단자 및 제 2 전류 단자 사이에 광전류가 흐른다. 또한, 광전류에 따라 트랜지스터(113)의 게이트 전압의 값이 변화된다. 이 때, 트랜지스터(113)의 게이트 전압에 따라서 트랜지스터(113)의 소스 및 드레인 사이의 채널 저항의 값이 변화된다.
또한, 신호 TX의 펄스의 입력이 끝나면, 트랜지스터(112a) 및 트랜지스터(112b)가 오프 상태(상태 OFF)가 된다.
다음에, 기간 T13에 있어서, 트랜지스터(112a) 및 트랜지스터(112b)가 오프 상태 그대로가 된다.
이 때, 트랜지스터(113)의 게이트 전압은, 기간 T12에 있어서의 광전 변환 소자(111)의 광전류에 따른 값으로 유지된다. 또한, 기간 T13을 반드시 마련하지 않아도 되하지만, 기간 T13을 마련함으로써, 광 검출 회로에 있어서, 데이터 신호를 출력하는 타이밍을 적절히 설정할 수 있으며, 예를 들면 복수의 광 검출 회로에 있어서, 각각 데이터 신호를 출력하는 타이밍을 적절히 설정할 수 있다.
또한, 기간 T14에 있어서, 신호 OSEL의 펄스를 입력하고, 트랜지스터(114)를 온 상태로 한다.
이 때, 광전 변환 소자(111)가 순방향과는 역방향으로 전압이 인가된 상태 그대로이며, 트랜지스터(114)가 온 상태가 된다.
또한, 이 때, 트랜지스터(113)의 소스 및 드레인, 및 트랜지스터(114)의 소스 및 드레인을 통하여 전류가 흐르고, 도 1a에 도시하는 광 검출 회로는, 트랜지스터(113)의 소스 및 드레인의 다른쪽, 및 트랜지스터(114)의 소스 및 드레인의 다른쪽 중 다른쪽으로부터 광 데이터를 데이터 신호로서 출력한다.
이상이 도 1a에 도시하는 광 검출 회로의 구동 방법예이다.
다음에, 도 1a에 도시하는 광 검출 회로의 일부의 구조예에 관해서 도 1c 및 도 1d를 사용하여 설명한다. 도 1c 및 도 1d는, 본 실시 형태에 있어서의 광 검출 회로의 일부의 구조예를 도시하는 모식도이며, 도 1c는 상면 모식도이며, 도 1d는 도 1c에 도시하는 선분 A1-B1의 단면 모식도이다.
도 1c 및 도 1d에 도시하는 광 검출 회로의 일부는, 도전층(121), 절연층(122), 반도체층(123a), 반도체층(123b), 도전층(124a), 도전층(124b) 및 도전층(124c)을 포함한다.
도전층(121)은 예를 들면 기판(120)의 1평면에 형성된다.
도전층(121)은 트랜지스터(112a) 및 트랜지스터(112b)의 게이트로서의 기능을 가진다.
절연층(122)은 도전층(121) 위에 형성된다.
절연층(122)은 트랜지스터(112a) 및 트랜지스터(112b)의 게이트 절연층으로서의 기능을 가진다. 또한, 절연층(122)은 트랜지스터(113) 및 트랜지스터(114)의 게이트 절연층으로서의 기능을 가진다.
반도체층(123a)은 절연층(122)을 개재하여 도전층(121)에 중첩된다.
반도체층(123a)은 트랜지스터(112a)의 채널이 형성되는 층(채널 형성층이라고도 한다)으로서의 기능을 가진다.
반도체층(123b)은 절연층(122)을 개재하여 도전층(121)에 중첩된다.
반도체층(123b)은 트랜지스터(112b)의 채널 형성층으로서의 기능을 가진다.
도전층(124a)은 반도체층(123a)에 전기적으로 접속된다.
도전층(124a)은 트랜지스터(112a)의 소스 및 드레인의 한쪽으로서의 기능을 가진다.
도전층(124b)은 반도체층(123b)에 전기적으로 접속된다.
도전층(124b)은 트랜지스터(112b)의 소스 및 드레인의 한쪽으로서의 기능을 가진다.
도전층(124c)은 반도체층(123a) 및 반도체층(123b)에 전기적으로 접속된다. 또한, 도전층(124c)은 대향하는 한 쌍의 측면을 가지고, 도전층(124c)에 있어서의 한 쌍의 측면은, 절연층(122)을 개재하여 도전층(121)에 중첩된다.
또한, 도 1c 및 도 1d에서는, 도전층(124c)에 도전층(121)의 측면을 중첩시킴으로써, 도전층(121) 및 도전층(124c)의 중첩부의 면적을 가능한 한 적게 하고, 도전층(121) 및 도전층(124c)에 의해 생성되는 기생 용량을 가능한 한 적게 하고 있지만, 이것에 한정되지 않고, 도전층(124c)에 도전층(121)의 측면이 중첩되지 않는 구조로 할 수도 있다.
도전층(124c)은 트랜지스터(112a)의 소스 및 드레인의 다른쪽, 및 트랜지스터(112b)의 소스 및 드레인의 다른쪽으로서의 기능을 가진다.
또한, 반도체층(123a) 및 반도체층(123b)을 형성하는 대신에, 절연층(122) 위에 형성되고, 절연층(122)을 개재하여 도전층(121)에 중첩되는 하나의 반도체층을 형성하고, 도전층(124a) 내지 도전층(124c)이 상기 하나의 반도체층에 전기적으로 접속되는 구조로 해도 좋다.
도 1c 및 도 1d에 도시하는 광 검출 회로에서는, 도전층(124c)에 있어서의 한 쌍의 측면이 절연층(122)을 개재하여 도전층(121)과 중첩되어 있다. 도전층(124c) 및 도전층(121)의 중첩부가 도 1a에 도시하는 기생 용량(117a) 및 기생 용량(117b)이 된다. 이 때, 도전층(124c) 및 도전층(121)의 중첩부에 있어서, 기생 용량(117a)에 상당하는 영역을 영역(ARA11)으로 하고, 기생 용량(117b)에 상당하는 영역을 영역(ARA12)으로 하면, 트랜지스터(113)의 게이트에 부가되는 용량은, 영역(ARA11)의 용량과 영역(ARA12)의 용량의 합이 된다. 즉, 트랜지스터(113)의 게이트에 부가되는 용량은, 영역(ARA11)의 면적과 영역(ARA12)의 면적의 합에 의해 결정된다.
또한, 광 검출 회로의 일부에 있어서, 제작시에 도전층(124a) 내지 도전층(124c)의 위치가 설계시의 위치로부터 y방향으로 어긋난 경우의 모식도를 도 1e 및 도 1f에 도시한다. 이 때, 영역(ARA11)의 면적은 작아지지만, 그 만큼 영역(ARA12)의 면적은 커지고, 영역(ARA11)의 면적과 영역(ARA12)의 면적의 합은, 도 1c 및 도 1d에 도시하는 광 검출 회로와 실질적으로 동일하다. 또한, 도전층(121)의 위치가 어긋난 경우도 마찬가지이다. 이것으로부터, 도 1에 도시하는 광 검출 회로에서는, 기생 용량(117a)과 기생 용량(117b)의 값의 합을, 각 층의 위치차에 상관없이 실질적으로 일정하게 할 수 있다.
또한, 각 구성 요소에 관해서, 이하에 설명한다.
도전층(121)으로서는, 예를 들면 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 금속 재료를 함유하는 재료의 층을 사용할 수 있다. 또한, 도전층(121)으로서는, 도전성의 금속 산화물을 포함하는 층을 사용할 수도 있다. 도전성의 금속 산화물로서는, 예를 들면 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석 합금(In2O3-SnO2, ITO라고 약기하는 경우가 있다), 산화인듐산화아연 합금(In2O3-ZnO) 등의 금속 산화물, 또는 실리콘, 산화실리콘, 질소를 함유하는 상기 금속 산화물을 사용할 수 있다. 또한, 도전층(121)에 적용 가능한 재료의 층의 적층에 의해, 도전층(121)을 구성할 수도 있다. 예를 들면, 스퍼터링법 등을 사용하여 도전층(121)에 적용 가능한 재료의 도전막을 형성하고, 상기 도전막의 일부를 제거함으로써 도전층(121)을 형성할 수 있다.
절연층(122)으로서는, 예를 들면 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 질화산화알루미늄층, 또는 산화하프늄층을 사용할 수 있다. 또한, 절연층(122)에 적용 가능한 재료의 층의 적층에 의해 절연층(122)을 구성할 수도 있다. 예를 들면, 스퍼터링법 또는 CVD(Chemical Vapor Deposition)법 등을 사용하여 절연층(122)에 적용 가능한 재료의 막을 형성함으로써, 절연층(122)을 형성할 수 있다.
반도체층(123a) 및 반도체층(123b)으로서는, 예를 들면 비정질 반도체, 미결정 반도체, 다결정 반도체, 또는 단결정 반도체를 포함하는 층을 사용할 수 있다.
또한, 반도체층(123a) 및 반도체층(123b)으로서는, 예를 들면 원소 주기표에 있어서의 제 14 족의 반도체(실리콘 등)를 함유하는 반도체층, 또는 산화물 반도체층을 사용할 수 있다.
산화물 반도체층을 사용하는 경우, 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오듐(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 호르뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)로 표기되는 재료를 사용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 1의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 좋다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성에 가까운 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성에 가까운 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물에 r만큼 가깝다란, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2을 만족시키는 것을 말한다. r로서는, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이라도, 비단결정이라도 좋다. 후자의 경우, 비정질이라도, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도, 비비정질이라도 좋다.
비정질 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감시킬 수 있어 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
또한, Ra는, JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 대해 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면에서부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 식으로 정의된다.
또한, 상기에 있어서, S0은, 측정면(좌표(x1,y1)(x1,y2)(x2,y1)(x2,y2)로 나타내는 4점에 의해 둘러싸이는 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다. 또한, 측정면이란, 전측정 데이터가 나타나는 면이며, 3개의 파라미터(X,Y,Z)로 성립되어 있으며, Z=F(X,Y)로 나타낸다. 또한 X의(및 Y)의 범위는 0 내지 XMAX(및 YMAX)이며, Z의 범위는 ZMIN 내지 ZMAX이다.
예를 들면, 스퍼터링법 등을 사용하여 반도체층(123a) 및 반도체층(123b)에 적용 가능한 재료의 반도체막을 형성하고, 상기 반도체막의 일부를 제거함으로써 반도체층(123a) 및 반도체층(123b)을 형성할 수 있다. 또한, 예를 들면 반도체층(123a) 및 반도체층(123b)에 적용 가능한 재료의 반도체막을 형성한 후에, 400℃ 이상 750℃ 이하, 또는 400℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 행해도 좋다.
또한, In-Sn-Zn계 산화물은, ITZO라고 부를 수 있다. 산화물 반도체로서 ITZO를 사용하는 경우, 타깃의 조성비가, In:Sn:Zn이 원자수비로, 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등이 되는 산화물 타깃을 사용할 수 있다.
또한, 상기 산화물 반도체층으로서는, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지고, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab 면에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 한다.)을 함유하는 산화물을 사용할 수 있다.
CAAC를 함유하는 산화물이란, 광의적으로 비단결정으로서, 그 ab면에 수직한 방향에서 볼 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 가지며, 또한 c축 방향에 수직한 방향에서 볼 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC를 함유하는 산화물은, 단결정이 아니며, 모두가 비정질도 아니다. 또한, CAAC를 함유하는 산화물은 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.
CAAC를 함유하는 산화물에 산소가 함유되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 각각의 결정 부분의 c축은 일정 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직한 방향)에 일치하고 있어도 좋다. 또는, CAAC를 구성하는 각각의 결정 부분의 ab면의 법선은 일정 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직한 방향)을 향하고 있어도 좋다.
CAAC는 그 조성 등에 따라 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라, 가시광에 대해 투명하거나 불투명하거나 한다.
이러한 CAAC의 예로서, 막상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직한 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되며, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 관해서 도 13 내지 도 15를 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 13 내지 도 15는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반분, 하반분으로 하는 경우, ab면을 경계로 한 경우 상반분, 하반분을 말한다.
도 13a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자가 1개에 대해, 근접의 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 13a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 13a의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 13a에 도시하는 소그룹은 전하가 0이다.
도 13b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 13b의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 13b에 도시하는 구조를 취할 수 있다. 도 13b에 도시하는 소그룹은 전하가 0이다.
도 13c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 13c 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또한, 도 13c의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 좋다. 도 13c에 도시하는 소그룹은 전하가 0이다.
도 13d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 13d의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 13d에 도시하는 소그룹은 전하가 +1이 된다.
도 13e에, 2개의 Zn을 포함하는 소그룹을 도시한다. 도 13e의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 13e에 도시하는 소그룹은 전하가 -1이 된다.
여기서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유니트 셀이라고도 말한다.)이라고 부른다.
여기서, 이러한 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 도 13a에 도시하는 6배위의 In 상반분의 3개의 O는 하방향에 각각 3개의 근접 In을 가지고, 하반분의 3개의 O는 상방향에 각각 3개의 근접 In을 가진다. 5배위의 Ga 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 가지며, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 가진다. 4배위의 Zn 상반분의 1개의 O는 하방향에 1개의 근접 Zn을 가지고, 하반분의 3개의 O는 상방향에 3개의 근접 Zn을 가진다. 이와 같이 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이기 때문에, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 통하여 결합한다. 또한, 이 외에도, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 14a에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 14b에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 14c는, 도 14b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 14a에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로서 나타내고 있다. 마찬가지로, 도 14a에 있어서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타내고 있다. 또한, 마찬가지로, 도 14a에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 14a에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 함유하는 소그룹은 전하가 +1이 된다. 이로 인해, Sn을 함유하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 13e에 도시하는 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 함유하는 소그룹이 1개에 대해, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 14b에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다. 또한, In-Sn-Zn-O계의 결정은, m의 수가 크면 결정성이 향상되기 때문에, 바람직하다.
또한, 그 외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다.), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, In-Ga계 산화물, 1원계 금속의 산화물인 In계 산화물, Sn계 산화물, Zn계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 15a에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 15a에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn 하반분의 3개의 4배위의 O를 통하여 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 15b에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 15c는 도 15b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은, 전하가 0이 된다. 이로 인해, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 15a에 도시한 중그룹으로 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
CAAC를 함유하는 산화물 반도체층은, 예를 들면, 기판 온도를 100℃ 이상 500℃ 이하로 하여 산화물 반도체막을 성막하고, 그 후 가열 처리를 행하여 산화물 반도체층을 형성함으로써 형성할 수 있다. 또한, 산화물 반도체층은 복수의 산화물 반도체층의 적층이라도 좋다. CAAC를 함유하는 산화물 반도체층을 사용함으로써, 예를 들면 광에 의한 트랜지스터의 전기 특성의 변화를 억제할 수 있다.
도전층(124a) 내지 도전층(124c)으로서는, 예를 들면 도전층(121)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 도전층(124a) 내지 도전층(124c)에 적용 가능한 재료의 층의 적층에 의해 도전층(124a) 내지 도전층(124c)을 구성할 수도 있다.
예를 들면, 스퍼터링법 등을 사용하여 도전층(124a) 내지 도전층(124c)에 적용 가능한 재료의 도전막을 절연층(122) 위에 형성하고, 상기 도전막의 일부를 제거함으로써, 도전층(124a) 내지 도전층(124c)을 동일 공정으로 형성할 수 있다.
도 1에 도시하는 바와 같이, 본 실시 형태에 있어서의 광 검출 회로의 일례는, 광전 변환 소자, 2개의 전하 축적 제어 트랜지스터, 및 증폭 트랜지스터를 적어도 갖는 구성이다.
또한, 본 실시 형태에 있어서의 광 검출 회로의 일례는, 2개의 전하 축적 제어 트랜지스터의 소스 및 드레인의 한쪽이 광전 변환 소자의 제 2 전류 단자에 전기적으로 접속되고, 2개의 전하 축적 제어 트랜지스터의 소스 및 드레인의 다른쪽이 증폭 트랜지스터의 게이트에 전기적으로 접속되고, 2개의 전하 축적 제어 트랜지스터의 소스 및 드레인의 다른쪽으로서의 기능을 갖는 도전층의 대향하는 한 쌍의 측면이 절연층을 개재하여 2개의 전하 축적 제어 트랜지스터의 게이트로서의 기능을 갖는 도전층에 중첩되는 구조이다.
상기 구조로 함으로써, 증폭 트랜지스터의 게이트에 부가되는 전하 축적 트랜지스터의 게이트와 소스 및 드레인 사이의 기생 용량의 값을, 제작시에 있어서의 각 층의 어긋남에 상관없이 실질적으로 일정하게 할 수 있기 때문에, 기생 용량에 의한 광 데이터에 대한 영향을 억제할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 상기 실시 형태 1과는 일부가 상이한 구성의 광 검출 회로의 예에 관해서 설명한다. 또한, 상기 실시 형태 1에 나타내는 광 검출 회로와 같은 부분에 관해서는, 상기 실시 형태 1에 나타내는 광 검출 회로의 설명을 적절히 원용할 수 있다.
본 실시 형태에 있어서의 광 검출 회로의 예에 관해서 도 2를 사용하여 설명한다.
우선, 본 실시 형태에 있어서의 광 검출 회로의 구성예에 관해서, 도 2a를 사용하여 설명한다.
도 2a에 도시하는 광 검출 회로는, 광전 변환 소자(151), 트랜지스터(152), 트랜지스터(153), 트랜지스터(154) 및 트랜지스터(155)를 구비한다.
트랜지스터(152), 트랜지스터(153), 트랜지스터(154), 및 트랜지스터(155)의 각각은 전계 효과 트랜지스터이다.
광전 변환 소자(151)는 제 1 전류 단자 및 제 2 전류 단자를 가지며, 입사되는 광의 조도에 따라 제 1 전류 단자 및 제 2 전류 단자 사이에 광전류가 흐른다.
광전 변환 소자(151)의 제 1 전류 단자에는, 단위 전압인 전압(Va)이 입력된다.
광전 변환 소자(151)로서는, 도 1a에 도시하는 광전 변환 소자(111)와 같이, 예를 들면 포토다이오드 또는 포토트랜지스터 등을 사용할 수 있다.
트랜지스터(152)의 소스 및 드레인의 한쪽은, 광전 변환 소자(151)의 제 2 전류 단자에 접속되고, 트랜지스터(152)의 게이트에는, 도 1a에 도시하는 트랜지스터(112a) 및 트랜지스터(112b)와 같이, 전하 축적 제어 신호(신호 TX)가 입력된다. 트랜지스터(152)는 광전 변환 소자(151)의 제 1 전류 단자 및 제 2 전류 단자 사이에 흐르는 전류에 따른 값의 전하의 축적을 행할지 여부를 선택하는 기능을 가지며, 전하 축적 제어 트랜지스터로서의 기능을 가진다.
트랜지스터(153)의 게이트는, 트랜지스터(152)의 소스 및 드레인의 다른쪽에 전기적으로 접속된다.
트랜지스터(154)의 소스 및 드레인의 한쪽은, 트랜지스터(153)의 소스 및 드레인의 한쪽에 접속되고, 트랜지스터(154)의 게이트에는, 도 1a에 도시하는 트랜지스터(114)와 같이, 출력 선택 신호(신호 OSEL)가 입력된다.
또한, 트랜지스터(153)의 소스 및 드레인의 다른쪽, 및 트랜지스터(154)의 소스 및 드레인의 다른쪽 중 한쪽에는, 전압(Vb)이 입력된다.
트랜지스터(155)의 소스 및 드레인의 한쪽에는 전압(Va)이 입력되고, 트랜지스터(155)의 소스 및 드레인의 다른쪽은 트랜지스터(153)의 게이트에 접속되고, 트랜지스터(155)의 게이트에는 광 검출 리셋 신호(신호 PRST)가 입력된다. 트랜지스터(155)는 트랜지스터(153)의 게이트를 리셋 상태로 할지 여부를 선택하는 기능을 가지며, 상기 기능을 갖는 광 검출 리셋 트랜지스터로서의 기능을 가진다.
또한, 트랜지스터(152)의 게이트와 소스 및 드레인의 다른쪽 사이에는 기생 용량(157a)이 존재한다. 또한, 트랜지스터(155)의 게이트와 소스 및 드레인의 다른쪽 사이에는 기생 용량(157b)이 존재한다.
이상이 도 2a에 도시하는 광 검출 회로의 구성예이다.
다음에, 도 2a에 도시하는 광 검출 회로의 구동 방법예에 관해서, 도 2b를 사용하여 설명한다. 도 2b는, 도 2a에 도시하는 광 검출 회로의 구동 방법예를 설명하기 위한 타이밍 차트이다.
도 2a에 도시하는 광 검출 회로의 구동 방법예에서는, 우선 기간 T21에 있어서 신호 PRST의 펄스를 입력하여 트랜지스터(155)를 온 상태로 하고, 또한, 기간 T21에서부터 기간 T22에 걸쳐서 신호 TX의 펄스를 입력하여 트랜지스터(152)를 온 상태로 한다. 또한, 기간 T21에 있어서, 신호 PRST의 펄스의 입력 개시 타이밍은, 신호 TX의 펄스의 입력 개시 타이밍보다 빨라도 좋다.
이 때, 기간 T21에 있어서, 트랜지스터(153)의 게이트 전압은, 전압(Va)과 동등한 값으로 리셋된다.
또한, 신호 PRST의 펄스의 입력이 끝나면, 트랜지스터(155)가 오프 상태가 된다.
다음에, 기간 T22에 있어서, 광전 변환 소자(151)가 순방향과는 역방향으로 전압이 인가된 상태가 된다. 또한, 트랜지스터(152)가 온 상태 그대로가 된다.
이 때, 광전 변환 소자(151)에 입사된 광의 조도에 따라, 광전 변환 소자(151)의 제 1 전류 단자 및 제 2 전류 단자 사이에 광전류가 흐른다. 또한, 광전류에 따라 트랜지스터(153)의 게이트 전압의 값이 변화된다. 이 때, 트랜지스터(153)의 게이트 전압에 따라서 트랜지스터(153)의 소스 및 드레인간의 채널 저항의 값이 변화된다.
또한, 신호 TX의 펄스의 입력이 끝나면, 트랜지스터(152)가 오프 상태가 된다.
다음에, 기간 T23에 있어서, 트랜지스터(152)가 오프 상태 그대로가 된다.
이 때, 트랜지스터(153)의 게이트 전압은, 기간 T22에 있어서의 광전 변환 소자(151)의 광전류에 따른 값으로 유지된다. 또한, 기간 T23을 반드시 마련하지 않아도 되지만, 기간 T23을 마련함으로써, 광 검출 회로에 있어서, 데이터 신호를 출력하는 타이밍을 적절히 설정할 수 있고, 예를 들면 복수의 광 검출 회로에 있어서, 각각 데이터 신호를 출력하는 타이밍을 적절히 설정할 수 있다.
또한, 기간 T24에 있어서, 신호 OSEL의 펄스를 입력하고, 트랜지스터(154)를 온 상태로 한다.
이 때, 광전 변환 소자(151)가 순방향과는 역방향으로 전압이 인가된 상태 그대로이며, 트랜지스터(154)가 온 상태가 된다.
또한, 이 때, 트랜지스터(153)의 소스 및 드레인, 및 트랜지스터(154)의 소스 및 드레인을 통하여 전류가 흐르고, 도 2a에 도시하는 광 검출 회로는, 트랜지스터(153)의 소스 및 드레인의 다른쪽, 및 트랜지스터(154)의 소스 및 드레인의 다른쪽 중 다른쪽으로부터 광 데이터를 데이터 신호로서 출력한다. 이상이 도 2a에 도시하는 광 검출 회로의 구동 방법예이다.
또한, 도 2a에 도시하는 광 검출 회로의 일부의 구조예에 관해서 도 2c 및 도 2d를 사용하여 설명한다. 도 2c 및 도 2d는, 본 실시 형태에 있어서의 광 검출 회로의 일부의 구조예를 도시하는 모식도이며, 도 2c는 상면 모식도이며, 도 2d는 도 2c에 도시하는 선분 A2-B2의 단면 모식도이다.
도 2c 및 도 2d에 도시하는 광 검출 회로의 일부는, 도전층(171a), 도전층(171b), 절연층(172), 반도체층(173a), 반도체층(173b), 도전층(174a), 도전층(174b) 및 도전층(174c)을 포함한다.
도전층(171a) 및 도전층(171b)은, 예를 들면 기판(170)의 1평면에 형성된다.
도전층(171a)은 트랜지스터(152)의 게이트로서의 기능을 가진다.
도전층(171b)은 트랜지스터(155)의 게이트로서의 기능을 가진다.
절연층(172)은 도전층(171a) 및 도전층(171b) 위에 형성된다.
절연층(172)은 트랜지스터(152) 및 트랜지스터(155)의 게이트 절연층으로서의 기능을 가진다. 또한, 절연층(172)은 트랜지스터(153) 및 트랜지스터(154)의 게이트 절연층으로서의 기능을 가진다.
반도체층(173a)은 절연층(172)을 개재하여 도전층(171a)에 중첩된다.
반도체층(173a)은 트랜지스터(152)의 채널 형성층으로서의 기능을 가진다.
반도체층(173b)은 절연층(172)을 개재하여 도전층(171b)에 중첩한다.
반도체층(173b)은 트랜지스터(155)의 채널 형성층으로서의 기능을 가진다.
도전층(174a)은 반도체층(173a)에 전기적으로 접속된다.
도전층(174a)은 트랜지스터(152)의 소스 및 드레인의 한쪽으로서의 기능을 가진다.
도전층(174b)은 반도체층(173b)에 전기적으로 접속된다.
도전층(174b)은 트랜지스터(155)의 소스 및 드레인의 한쪽으로서의 기능을 가진다.
도전층(174c)은 반도체층(173a) 및 반도체층(173b)에 전기적으로 접속된다. 또한, 도전층(174c)은 대향하는 한 쌍의 측면을 가진다. 도전층(174c)에 있어서의 한 쌍의 측면의 한쪽은, 절연층(172)을 개재하여 도전층(171a)에 중첩하고, 도전층(174c)에 있어서의 한 쌍의 측면의 다른쪽은, 절연층(172)을 개재하여 도전층(171b)에 중첩된다. 또한, 대향하는 한 쌍의 측면에는, 예를 들면 서로 평행 관계인 한 쌍의 측면이 포함되지만, 반드시 평행으로 한정되지 않는다. 또한, 대향하는 한 쌍의 측면에는, 수직에 대향하는 한 쌍의 측면뿐만 아니라, 수직 이외의 각도로 대향하는 한 쌍의 측면도 포함된다.
도전층(174c)은 트랜지스터(152)의 소스 및 드레인의 다른쪽, 및 트랜지스터(155)의 소스 및 드레인의 다른쪽으로서의 기능을 가진다.
도 2c 및 도 2d에 도시하는 광 검출 회로에서는, 도전층(174c)에 있어서의, 대향하는 한 쌍의 측면의 한쪽이 절연층(172)을 개재하여 도전층(171a)에 중첩되고, 도전층(174c)에 있어서의 한 쌍의 측면의 다른쪽이 절연층(172)을 개재하여 도전층(171b)에 중첩된다. 도전층(174c) 및 도전층(171a)의 중첩부가 도 2a에 도시하는 기생 용량(157a)이 되고, 도전층(174c) 및 도전층(171b)의 중첩부가 도 2a에 도시하는 기생 용량(157b)이 된다. 이 때, 도전층(174c) 및 도전층(171a)의 중첩부를 영역 ARA21로 하고, 도전층(174c) 및 도전층(171b)의 중첩부를 영역 ARA22로 하면, 트랜지스터(153)의 게이트에 부가되는 용량은, 영역 ARA21의 용량과 영역 ARA22의 용량의 합이 된다. 즉, 트랜지스터(153)의 게이트에 부가되는 용량은, 영역 ARA21의 면적과 영역 ARA22의 면적의 합에 의해 결정된다.
또한, 광 검출 회로의 일부에 있어서, 제작시에 도전층(174a) 내지 도전층(174c)의 위치가 설계시의 위치로부터 y방향으로 어긋난 경우의 모식도를 도 2e 및 도 2f에 도시한다. 이 때, 영역 ARA21의 면적은 작아지지만, 그 만큼 영역 ARA22의 면적은 커지고, 영역 ARA21의 면적과 영역 ARA22의 면적의 합은, 도 2c 및 도 2d에 도시하는 광 검출 회로와 실질적으로 동일하다. 또한, 도전층(171a) 및 도전층(171b)의 위치가 어긋난 경우도 마찬가지이다. 이것에 의해, 도 2에 도시하는 광 검출 회로에서는, 기생 용량(157a)과 기생 용량(157b)의 값의 합을, 각 층의 위치 어긋남에 상관없이 실질적으로 일정하게 할 수 있다.
또한, 각 구성 요소에 관해서 이하에 설명한다.
도전층(171a) 및 도전층(171b)으로서는, 도 1에 도시하는 도전층(121)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 도전층(171a) 및 도전층(171b)에 적용 가능한 재료의 층의 적층에 의해 도전층(171a) 및 도전층(171b)을 구성할 수도 있다.
예를 들면, 스퍼터링법 등에 의해 도전층(171a) 및 도전층(171b)에 적용 가능한 재료의 도전막을 기판(170) 위에 형성하고, 상기 도전막의 일부를 제거함으로써, 도전층(171a) 및 도전층(171b)을 동일 공정에 의해 형성할 수 있다.
절연층(172)으로서는, 예를 들면 도 1에 도시하는 절연층(122)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(172)에 적용 가능한 재료의 층의 적층에 의해 절연층(172)을 구성할 수도 있다.
반도체층(173a) 및 반도체층(173b)으로서는, 예를 들면 도 1에 도시하는 반도체층(123a) 및 반도체층(123b)에 적용 가능한 재료의 층을 사용할 수 있다.
도전층(174a) 내지 도전층(174c)으로서는, 예를 들면 도전층(171a) 및 도전층(171b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 도전층(174a) 내지 도전층(174c)에 적용 가능한 재료의 층의 적층에 의해 도전층(174a) 내지 도전층(174c)을 구성할 수도 있다.
도 2에 도시하는 바와 같이, 본 실시 형태에 있어서의 광 검출 회로의 일례는, 광전 변환 소자, 전하 축적 제어 트랜지스터, 광 검출 리셋 트랜지스터, 및 증폭 트랜지스터를 적어도 갖는 구성이다.
또한, 본 실시 형태에 있어서의 광 검출 회로의 일례에서는, 전하 축적 제어 트랜지스터의 소스 및 드레인의 한쪽이 광전 변환 소자의 제 2 전류 단자에 전기적으로 접속되고, 전하 축적 제어 트랜지스터의 소스 및 드레인의 다른쪽이 증폭 트랜지스터의 게이트에 전기적으로 접속되고, 전하 축적 제어 트랜지스터의 소스 및 드레인의 다른쪽, 및 광 검출 리셋 트랜지스터의 소스 및 드레인의 다른쪽으로서의 기능을 갖는 도전층에 있어서의 대향하는 한 쌍의 측면의 한쪽이 절연층을 개재하여 전하 축적 제어 트랜지스터의 게이트로서의 기능을 갖는 도전층에 중첩되고, 상기 한 쌍의 측면의 다른쪽이 절연층을 개재하여 광 검출 리셋 트랜지스터의 게이트로서의 기능을 갖는 도전층에 중첩되는 구조이다.
상기 구조로 함으로써, 증폭 트랜지스터의 게이트에 부가되는 전하 축적 트랜지스터의 게이트와 소스 및 드레인 사이의 기생 용량과 광 검출 리셋 트랜지스터의 게이트와 소스 및 드레인 사이의 기생 용량의 값의 합을, 제작시에 있어서의 각 층의 어긋남에 상관없이 실질적으로 일정하게 할 수 있기 때문에, 기생 용량에 의한 광 데이터에 대한 영향을 억제할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 상기 실시 형태 1 및 실시 형태 2와는 일부가 상이한 구성의 광 검출 회로의 예에 관해서 설명한다. 또한, 상기 실시 형태 1 또는 실시 형태 2에 나타내는 광 검출 회로와 같은 부분에 관해서는, 상기 실시 형태 1 또는 실시 형태 2에 나타내는 광 검출 회로의 설명을 적절히 원용할 수 있다.
본 실시 형태에 있어서의 광 검출 회로의 예에 관해서 도 3을 사용하여 설명한다.
우선, 본 실시 형태에 있어서의 광 검출 회로의 구성예에 관해서, 도 3a를 사용하여 설명한다.
도 3a에 도시하는 광 검출 회로는, 광전 변환 소자(211), 트랜지스터(212), 트랜지스터(213), 트랜지스터(214) 및 용량 소자(215)를 구비한다.
트랜지스터(212), 트랜지스터(213), 및 트랜지스터(214)의 각각은, 전계 효과 트랜지스터이다.
광전 변환 소자(211)는 제 1 전류 단자 및 제 2 전류 단자를 가지며, 입사되는 광의 조도에 따라 제 1 전류 단자 및 제 2 전류 단자 사이에 광전류가 흐른다.
광전 변환 소자(211)의 제 1 전류 단자에는, 도 1a에 도시하는 광전 변환 소자(111)와 같이, 광 검출 리셋 신호(신호 PRST)가 입력된다. 또한, 본 실시 형태에 있어서의 광 검출 회로의 구성을, 광 검출 리셋 신호 대신에 전압(Va)이 광전 변환 소자(211)의 제 1 전류 단자에 입력되는 구성으로 해도 좋다. 이 때, 전계 효과 트랜지스터인 광 검출 리셋 트랜지스터를 형성하고, 광 검출 리셋 트랜지스터의 소스 및 드레인의 한쪽에 전압(Va)을 입력하고, 광 검출 리셋 트랜지스터의 소스 및 드레인의 다른쪽을 트랜지스터(213)의 게이트에 접속시키고 광 검출 리셋 트랜지스터의 게이트에 광 검출 리셋 신호를 입력하는 구성으로 해도 좋다.
광전 변환 소자(211)로서는, 도 1a에 도시하는 광전 변환 소자(111)와 같이, 예를 들면 포토다이오드 또는 포토트랜지스터 등을 사용할 수 있다.
트랜지스터(212)의 소스 및 드레인의 한쪽은, 광전 변환 소자(211)의 제 2 전류 단자에 접속되고, 트랜지스터(212)의 게이트에는, 도 1a에 도시하는 트랜지스터(112a) 및 트랜지스터(112b)와 같이, 전하 축적 제어 신호(신호 TX)가 입력된다. 트랜지스터(212)는 광전 변환 소자(211)의 제 1 전류 단자 및 제 2 전류 단자 사이에 흐르는 전류에 따른 값의 전하의 축적을 행할지 여부를 선택하는 기능을 가지며, 전하 축적 제어 트랜지스터로서의 기능을 가진다.
트랜지스터(213)의 게이트는, 트랜지스터(212)의 소스 및 드레인의 다른쪽에 전기적으로 접속된다.
트랜지스터(214)의 소스 및 드레인의 한쪽은, 트랜지스터(213)의 소스 및 드레인의 한쪽에 접속되고, 트랜지스터(214)의 게이트에는, 도 1a에 도시하는 트랜지스터(114)와 같이, 출력 선택 신호가 입력된다.
또한, 트랜지스터(213)의 소스 및 드레인의 다른쪽, 및 트랜지스터(214)의 소스 및 드레인의 다른쪽 중 한쪽에는, 전압(Vb)이 입력된다.
용량 소자(215)는 제 1 용량 전극, 제 2 용량 전극, 및 제 1 용량 전극 및 제 2 용량 전극에 중첩되는 유전체층을 포함한다. 또한, 제 1 용량 전극을 제 1 전극이라고도 하고, 제 2 용량 전극을 제 2 전극이라고도 한다.
용량 소자(215)의 제 1 용량 전극에는, 전압(Vc) 또는 신호가 입력되고, 용량 소자(215)의 제 2 용량 전극은, 트랜지스터(213)의 게이트에 접속된다.
용량 소자(215)는 유지 용량으로서의 기능을 가진다. 또한, 용량 소자(215)의 용량의 값은, 광 검출 회로의 사양에 따라서 적절히 설정할 수 있다.
또한, 트랜지스터(212)의 게이트와 소스 및 드레인의 다른쪽 사이에는 기생 용량(217)이 존재한다.
다음에, 도 3a에 도시하는 광 검출 회로의 구동 방법예에 관해서, 도 3b를 사용하여 설명한다. 도 3b는 도 3a에 도시하는 광 검출 회로의 구동 방법예를 설명하기 위한 타이밍 차트이다.
도 3a에 도시하는 광 검출 회로의 구동 방법예에서는, 우선 기간 T31에 있어서 신호 PRST의 펄스를 입력하고, 또한, 기간 T31로부터 기간 T32에 걸쳐서 신호 TX의 펄스를 입력하여 트랜지스터(212)를 온 상태로 한다. 또한, 기간 T31에 있어서, 신호 PRST의 펄스의 입력 개시 타이밍은, 신호 TX의 펄스의 입력 개시 타이밍보다 빨라도 좋다.
이 때, 기간 T31에 있어서, 광전 변환 소자(211)가 순방향으로 전류가 흐르는 상태가 되고, 트랜지스터(213)의 게이트는 리셋 상태가 된다.
다음에, 기간 T32에 있어서, 광전 변환 소자(211)가 순방향과는 역방향으로 전압이 인가된 상태가 된다. 또한, 트랜지스터(212)가 온 상태 그대로가 된다.
이 때, 광전 변환 소자(211)에 입사된 광의 조도에 따라, 광전 변환 소자(211)의 제 1 전류 단자 및 제 2 전류 단자 사이에 광전류가 흐른다. 또한, 광전류에 따라 트랜지스터(213)의 게이트 전압의 값 및 용량 소자(215)의 제 2 용량 전극의 전압값이 변화된다. 이 때, 트랜지스터(213)의 게이트 전압에 따라서 트랜지스터(213)의 소스 및 드레인의 사이의 채널 저항값이 변화된다.
또한, 신호 TX의 펄스의 입력이 끝나면, 트랜지스터(212)가 오프 상태가 된다.
다음에, 기간 T33에 있어서, 트랜지스터(212)가 오프 상태 그대로가 된다.
이 때, 트랜지스터(213)의 게이트 전압 및 용량 소자(215)의 제 2 용량 전극의 전압은, 기간 T32에 있어서의 광전 변환 소자(211)의 광전류에 따른 값으로 유지된다. 또한, 기간 T33을 반드시 마련하지는 않아도 되지만, 기간 T33을 마련함으로써, 광 검출 회로에 있어서, 데이터 신호를 출력하는 타이밍을 적절히 설정할 수 있으며, 예를 들면 복수의 광 검출 회로에 있어서, 각각 데이터 신호를 출력하는 타이밍을 적절히 설정할 수 있다.
또한, 기간 T34에 있어서, 신호 OSEL의 펄스를 입력하고, 트랜지스터(214)를 온 상태로 한다.
이 때, 광전 변환 소자(211)가 순방향과는 역방향으로 전압이 인가된 상태 그대로이며, 트랜지스터(214)가 온 상태가 된다.
또한, 이 때, 트랜지스터(213)의 소스 및 드레인, 및 트랜지스터(214)의 소스 및 드레인을 통하여 전류가 흐르고, 도 3a에 도시하는 광 검출 회로는, 트랜지스터(213)의 소스 및 드레인의 다른쪽, 및 트랜지스터(214)의 소스 및 드레인의 다른쪽 중 다른쪽으로부터 광 데이터를 데이터 신호로서 출력한다. 이상이 도 3a에 도시하는 광 검출 회로의 구동 방법예이다.
또한, 도 3a에 도시하는 광 검출 회로의 일부의 구조예에 관해서 도 3c 및 도 3d를 사용하여 설명한다. 도 3c 및 도 3d는, 본 실시 형태에 있어서의 광 검출 회로의 일부의 구조예를 도시하는 모식도이며, 도 3c는 상면 모식도이며, 도 3d는 도 3c에 도시하는 선분 A3-B3의 단면 모식도이다.
도 3c 및 도 3d에 도시하는 광 검출 회로의 일부는, 도전층(221a), 도전층(221b), 절연층(222), 반도체층(223), 도전층(224a) 및 도전층(224b)을 포함한다.
도전층(221a) 및 도전층(221b)은, 예를 들면 기판(220)의 1평면에 형성된다.
도전층(221a)은 트랜지스터(212)의 게이트로서의 기능을 가진다.
도전층(221b)은 용량 소자(215)의 제 1 용량 전극으로서의 기능을 가진다.
절연층(222)은 도전층(221a) 및 도전층(221b) 위에 형성된다.
절연층(222)은 트랜지스터(212)의 게이트 절연층, 및 용량 소자(215)의 유전체층으로서의 기능을 가진다. 또한, 절연층(222)은 트랜지스터(213) 및 트랜지스터(214)의 게이트 절연층으로서의 기능을 가진다.
반도체층(223)은 절연층(222)을 개재하여 도전층(221a)에 중첩된다.
반도체층(223)은 트랜지스터(212)의 채널 형성층으로서의 기능을 가진다.
도전층(224a)은 반도체층(223)에 전기적으로 접속된다.
도전층(224a)은 트랜지스터(212)의 소스 및 드레인의 한쪽으로서의 기능을 가진다.
도전층(224b)은 반도체층(223)에 전기적으로 접속된다. 또한, 도전층(224b)은 대향하는 한 쌍의 측면을 가진다. 도전층(224b)에 있어서의 대향하는 한 쌍의 측면의 한쪽은, 절연층(222)을 개재하여 도전층(221a)에 중첩되고, 도전층(224b)에 있어서의 대향하는 한 쌍의 측면의 다른쪽은, 절연층(222)을 개재하여 도전층(221b)에 중첩된다.
도전층(224b)은 트랜지스터(212)의 소스 및 드레인의 다른쪽, 및 용량 소자(215)의 제 2 용량 전극으로서의 기능을 가진다.
도 3c 및 도 3d에 도시하는 광 검출 회로에서는, 도전층(224b)에 있어서의 대향하는 한 쌍의 측면의 한쪽이 절연층(222)을 개재하여 도전층(221a)에 중첩되고, 도전층(224b)에 있어서의 대향하는 한 쌍의 측면의 다른쪽이 절연층(222)을 개재하여 도전층(221b)과 중첩되어 있다. 도전층(224b) 및 도전층(221a)의 중첩부가 도 3a에 도시하는 기생 용량(217)이 되고, 도전층(224b) 및 도전층(221b)의 중첩부가 도 3a에 도시하는 용량 소자(215)가 된다. 이 때, 도전층(224b) 및 도전층(221a)의 중첩부를 영역 ARA31으로 하고, 도전층(224b) 및 도전층(221b)의 중첩부를 영역 ARA32으로 하면, 트랜지스터(213)의 게이트에 부가되는 용량은, 영역 ARA31의 용량과 영역 ARA32의 용량의 합이 된다. 즉, 트랜지스터(213)의 게이트에 부가되는 용량은, 영역 ARA31의 면적과 영역 ARA32의 면적의 합에 의해 결정된다.
또한, 광 검출 회로의 일부에 있어서, 제작시에 도전층(224a) 및 도전층(224b)의 위치가 설계시의 위치로부터 y방향으로 어긋난 경우의 모식도를 도 3e 및 도 3f에 도시한다. 이 때, 영역 ARA31의 면적은 작아지지만, 그 만큼 영역 ARA32의 면적은 커지고, 영역 ARA31의 면적과 영역 ARA32의 면적의 합은, 도 3c 및 도 3d에 도시하는 광 검출 회로와 실질적으로 동일하다. 또한, 도전층(221a) 및 도전층(221b)의 위치가 어긋난 경우도 마찬가지이다. 이것에 의해, 도 3에 도시하는 광 검출 회로에서는, 용량 소자(215)의 용량과 기생 용량(217)의 값의 합을, 각 층의 위치 어긋남에 상관없이 실질적으로 일정하게 할 수 있다.
또한, 각 구성 요소에 관해서, 이하에 설명한다.
도전층(221a) 및 도전층(221b)으로서는, 도 1에 도시하는 도전층(121)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 도전층(221a) 및 도전층(221b)에 적용 가능한 재료의 층의 적층에 의해 도전층(221a) 및 도전층(221b)을 구성할 수도 있다.
예를 들면, 스퍼터링법 등에 의해 도전층(221a) 및 도전층(221b)에 적용 가능한 재료의 도전막을 기판(220) 위에 형성하고, 상기 도전막의 일부를 제거함으로써, 도전층(221a) 및 도전층(221b)을 동일 공정에 의해 형성할 수 있다.
절연층(222)으로서는, 예를 들면 도 1에 도시하는 절연층(122)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(222)에 적용 가능한 재료의 층의 적층에 의해 절연층(222)을 구성할 수도 있다.
반도체층(223)으로서는, 예를 들면 도 1에 도시하는 반도체층(123a) 및 반도체층(123b)에 적용 가능한 재료의 층을 사용할 수 있다.
도전층(224a) 및 도전층(224b)으로서는, 예를 들면 도전층(221a) 및 도전층(221b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 도전층(224a) 및 도전층(224b)에 적용 가능한 재료의 층의 적층에 의해 도전층(224a) 및 도전층(224b)을 구성할 수도 있다.
도 3에 도시하는 바와 같이, 본 실시 형태에 있어서의 광 검출 회로의 일례는, 광전 변환 소자, 전하 축적 제어 트랜지스터, 증폭 트랜지스터, 및 유지 용량으로서의 기능을 갖는 용량 소자를 적어도 갖는 구성이다.
유지 용량으로서의 기능을 갖는 용량 소자를 형성함으로써, 기생 용량에 의한 광 데이터에 대한 영향을 더욱 억제할 수 있다. 예를 들면 전하 축적 제어 트랜지스터의 게이트 전압의 변화에 따른 증폭 트랜지스터의 게이트 전압의 변동을 억제할 수 있다.
또한, 본 실시 형태에 있어서의 광 검출 회로의 일례는, 전하 축적 제어 트랜지스터의 소스 및 드레인의 한쪽이 광전 변환 소자의 제 2 전류 단자에 전기적으로 접속되고, 전하 축적 제어 트랜지스터의 소스 및 드레인의 다른쪽이 증폭 트랜지스터의 게이트에 전기적으로 접속되고, 용량 소자의 제 2 전극이 증폭 트랜지스터의 게이트에 전기적으로 접속되고, 전하 축적 제어 트랜지스터의 소스 및 드레인의 다른쪽, 및 용량 소자의 제 2 전극으로서의 기능을 갖는 도전층에 있어서의 대향하는 한 쌍의 측면의 한쪽이 절연층을 개재하여 전하 축적 제어 트랜지스터의 게이트로서의 기능을 갖는 도전층에 중첩되고, 상기 한 쌍의 측면의 다른쪽이 절연층을 개재하여 용량 소자의 제 1 전극으로서의 기능을 갖는 도전층에 중첩되는 구조가다.
상기 구조로 함으로써, 증폭 트랜지스터의 게이트에 부가되는 전하 축적 트랜지스터의 게이트와 소스 및 드레인 사이의 기생 용량과 유지 용량의 합을, 제작시에 있어서의 각 층의 어긋남에 상관없이 실질적으로 일정하게 할 수 있기 때문에, 기생 용량에 의한 광 데이터에 대한 영향을 억제할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 상기 실시 형태에 나타내는 광 검출 회로를 화소부에 구비한 반도체 장치의 예에 관해서 설명한다.
우선, 본 실시 형태에 있어서의 반도체 장치의 구성예에 관해서, 도 4를 사용하여 설명한다. 도 4는, 본 실시 형태에 있어서의 반도체 장치의 구성예를 도시하는 블록도이다.
도 4a에 도시하는 반도체 장치는, 광에 의해 정보의 입력이 가능한 입력 장치이다.
도 4a에 도시하는 반도체 장치는, 광 검출 제어부(PSCTL_a)와 화소부(PIX_a)를 포함한다.
또한, 도 4a에 도시하는 반도체 장치는, 광 검출 구동 회로(PSDRV라고도 한다)(301_a), 판독 회로(READ라고도 한다)(302_a) 및 복수의 광 검출 회로(PS라고도 한다)(305p_a)를 구비한다.
광 검출 구동 회로(301_a)는, 광 검출 제어부(PSCTL_a)에 형성된다.
복수의 광 검출 회로(305p_a)는, 화소부(PIX_a)에 형성된다. 또한, 도 4a에 도시하는 반도체 장치에서는, 1개 이상의 광 검출 회로(305p_a)에 의해 1개의 화소가 구성된다.
판독 회로(302_a)는 광 검출 제어부(PSCTL_a)에 형성된다.
또한, 반드시 광 검출 제어부(PSCTL_a)를 도 4a에 도시하는 반도체 장치(입력 장치)에 포함시키지 않아도 된다.
또한, 도 4b에 도시하는 반도체 장치는, 광에 의해 정보의 입력이 가능하고, 또한 화상을 표시함으로써 정보의 출력이 가능한 입출력 장치이다.
도 4b에 도시하는 반도체 장치는, 광 검출 제어부(PSCTL_b), 표시 제어부(DISPCTL) 및, 화소부(PIX_b)를 포함한다.
또한, 반드시 광 검출 제어부(PSCTL_b) 및 표시 제어부(DISPCTL)를 도 4b에 도시하는 반도체 장치(입출력 장치)에 포함시키지는 않아도 된다.
또한, 도 4b에 도시하는 반도체 장치는, 광 검출 구동 회로(301_b), 판독 회로(302_b), 표시 구동 회로(303), 표시 데이터 신호 출력 회로(304), 복수의 광 검출 회로(305p_b) 및 복수의 표시 회로(305d)를 구비한다.
광 검출 구동 회로(301_b)는 광 검출 제어부(PSCTL_b)에 형성된다.
판독 회로(302_b)는 광 검출 제어부(PSCTL_b)에 형성된다.
표시 구동 회로(303)는 표시 제어부(DISPCTL)에 형성된다.
표시 데이터 신호 출력 회로(304)는, 표시 제어부(DISPCTL)에 형성된다.
복수의 광 검출 회로(305p_b) 및 복수의 표시 회로(305d)는, 화소부(PIX_b)에 형성된다. 또한, 도 4b에 도시하는 반도체 장치에서는, 1개 이상의 표시 회로(305d)에 의해 1개의 화소가 구성된다. 또한, 1개 이상의 표시 회로(305d) 및 1개 이상의 광 검출 회로(305p_b)에 의해 1개의 화소를 구성해도 좋다.
또한, 도 4a 및 도 4b에 도시하는 반도체 장치의 각 구성 요소에 관해서 설명한다.
광 검출 구동 회로(301_a) 및 광 검출 구동 회로(301_b)는, 광 검출 동작을 제어하기 위한 회로이며, 광 검출 구동 회로(301_a)는 광 검출 회로(305p_a)의 광 검출 동작을 제어하고, 광 검출 구동 회로(301_b)는 광 검출 회로(305p_b)의 광 검출 동작을 제어한다.
광 검출 구동 회로(301_a) 및 광 검출 구동 회로(301_b)는, 펄스 신호인 광 검출 리셋 신호 및 펄스 신호인 출력 선택 신호를 적어도 출력한다.
광 검출 구동 회로(301_a) 및 광 검출 구동 회로(301_b)는, 예를 들면 적어도 2개의 시프트 레지스터를 구비한다. 이 때, 광 검출 구동 회로(301_a) 및 광 검출 구동 회로(301_b)는, 2개의 시프트 레지스터의 한쪽으로부터 펄스 신호를 출력시킴으로써, 광 검출 리셋 신호를 출력하고, 2개의 시프트 레지스터의 다른쪽으로부터 펄스 신호를 출력시킴으로써, 출력 선택 신호를 출력할 수 있다.
판독 회로(302_a) 및 판독 회로(302_b)는, 광 데이터를 판독하는 기능을 가진다. 판독 회로(302_a)는 광 검출 회로(305p_a)로부터 광 데이터를 판독하고, 판독 회로(302_b)는 광 검출 회로(305p_b)로부터 광 데이터를 판독한다.
판독 회로(302_a) 및 판독 회로(302_b)는, 예를 들면 선택 회로를 사용하여 구성된다. 예를 들면, 선택 회로는 트랜지스터를 구비하고, 상기 트랜지스터에 따라서 광 데이터가 광 데이터 신호로서 입력됨으로써, 광 데이터를 판독할 수 있다.
표시 구동 회로(303)는 표시 회로(305d)의 표시 동작을 제어하는 회로이다.
표시 구동 회로(303)는, 예를 들면 시프트 레지스터를 구비한다. 이 때, 표시 구동 회로(303)는 시프트 레지스터로부터 복수의 펄스 신호를 출력시킴으로써, 표시 회로(305d)를 제어하기 위한 신호(예를 들면 표시 선택 신호(신호 DSEL이라고도 한다))를 출력할 수 있다. 또한, 표시 구동 회로(303)를 복수의 시프트 레지스터를 구비하는 구성으로 할 수도 있다. 이 때, 표시 구동 회로(303)는 상기 복수의 시프트 레지스터의 각각으로부터 복수의 펄스 신호를 출력시키고, 표시 회로(305d)를 제어하기 위한 복수의 신호를 출력할 수도 있다.
표시 데이터 신호 출력 회로(304)는 표시 제어부(DISPCTL)에 형성된다. 표시 데이터 신호 출력 회로(304)에는 화상 신호가 입력된다. 표시 데이터 신호 출력 회로(304)는 입력된 화상 신호를 바탕으로 전압 신호인 표시 데이터 신호(신호 DD라고도 한다)를 생성하고, 생성한 표시 데이터 신호를 출력하는 기능을 가진다.
표시 데이터 신호 출력 회로(304)는, 예를 들면 복수의 트랜지스터를 구비한다.
표시 데이터 신호 출력 회로(304)는, 상기 트랜지스터가 온 상태일 때에 입력되는 신호의 데이터를 표시 데이터 신호로서 출력할 수 있다. 상기 트랜지스터는 전류 제어 단자에 펄스 신호인 제어 신호를 입력함으로써 제어할 수 있다. 또한, 표시 회로(305d)의 수가 복수인 경우에는, 복수의 트랜지스터를 선택적으로 온 상태 또는 오프 상태로 함으로써, 화상 신호의 데이터를 복수의 표시 데이터 신호로서 출력해도 좋다.
광 검출 회로(305p_a) 및 광 검출 회로(305p_b)는, 입사되는 광의 조도에 따른 값의 전압인 광 데이터를 생성한다.
광 검출 회로(305p_a) 및 광 검출 회로(305p_b)로서는, 상기 실시 형태 1 또는 실시 형태 2에 나타내는 광 검출 회로를 사용할 수 있다.
또한, 복수의 광 검출 회로(305p_a) 및 광 검출 회로(305p_b)로서, 적색을 나타내는 광을 수광하는 광 검출 회로, 녹색을 나타내는 광을 수광하는 광 검출 회로, 및 청색을 나타내는 광을 수광하는 광 검출 회로를 형성하고, 각각의 광 검출 회로에 의해 광 데이터를 생성하고, 생성한 상이한 색을 나타내는 광 데이터를 합성하여 풀 컬러의 화상 신호의 데이터를 생성할 수도 있다. 또한, 상기 광 검출 회로 외에, 시안, 마젠타, 및 옐로우 중 하나 또는 복수의 색을 나타내는 광을 수광하는 광 검출 회로를 형성해도 좋다. 시안, 마젠타, 및 옐로의 하나 또는 복수의 색을 나타내는 광을 수광하는 광 검출 회로를 형성함으로써, 생성되는 화상 신호에 기초하는 화상에 있어서, 재현 가능한 색의 종류를 늘릴 수 있다. 예를 들면, 광 검출 회로에, 특정한 색을 나타내는 광을 투과하는 착색층을 형성하고, 상기 착색층을 통하여 광 검출 회로에 광을 입사시킴으로써, 특정한 색을 나타내는 광의 조도에 따른 값의 전압인 광 데이터를 생성할 수 있다.
복수의 표시 회로(305d)의 각각에는, 표시 데이터 신호가 입력된다. 복수의 표시 회로(305d)는 입력된 표시 데이터 신호에 따른 표시 상태가 된다.
표시 회로(305d)로서는, 예를 들면 액정 소자를 사용한 표시 회로 또는 일렉트로루미네선스(EL이라고도 한다) 소자를 사용한 표시 회로 등을 사용할 수 있다.
또한, 적색을 나타내는 광을 사출하는 표시 회로, 녹색을 나타내는 광을 사출하는 표시 회로, 및 청색을 나타내는 광을 사출하는 표시 회로를 형성하고, 각각의 표시 회로에 의해 광을 사출하고, 풀 컬러 화상을 화소부에 있어서 표시할 수도 있다. 또한, 상기 표시 회로 외에, 시안, 마젠타, 및 옐로우 중 하나 또는 복수의 색을 나타내는 광을 사출하는 표시 회로를 형성해도 좋다. 시안, 마젠타, 및 옐로우 중 하나 또는 복수의 색을 나타내는 광을 사출하는 표시 회로를 형성함으로써, 표시 화상에 있어서 재현 가능한 색의 종류를 늘릴 수 있기 때문에, 표시 화상의 품질을 향상시킬 수 있다. 예를 들면, 표시 회로에, 발광 소자 및 발광 소자가 발광함으로써 사출하는 광 중, 특정한 색을 나타내는 광을 투과하는 착색층을 형성하고, 발광 소자로부터 상기 착색층을 통하여 광을 사출시킴으로써, 특정한 색을 나타내는 광을 사출할 수 있다. 상기 구성으로 함으로써, 서로 상이한 색을 나타내는 광을 사출하는 복수의 발광 소자를 형성하지 않고 풀 컬러 화상을 표시할 수 있기 때문에, 제작 공정을 용이하게 하고, 제조 수율을 향상시킬 수 있고, 또 발광 소자의 품질을 향상시켜 발광 소자의 신뢰성을 향상시킬 수 있다.
다음에, 도 4a 및 도 4b에 도시하는 반도체 장치의 구동 방법예에 관해서 설명한다.
우선, 도 4a에 도시하는 반도체 장치의 구동 방법예에 관해서 설명한다.
도 4a에 도시하는 반도체 장치에서는, 광 검출 회로(305p_a)에 있어서, 입사되는 광의 조도에 따른 전압인 광 데이터를 생성하고, 상기 광 데이터를 광 데이터 신호로서 순차 출력한다.
또한, 판독 회로(302_a)에 의해 광 검출 회로(305p_a)로부터 출력된 광 데이터를 판독한다. 판독된 광 데이터는, 예를 들면 피검출물의 화상 데이터 생성 등, 소정의 처리에 사용된다.
다음에, 도 4b에 도시하는 반도체 장치의 구동 방법예에 관해서, 설명한다.
도 4b에 도시하는 반도체 장치에서는, 표시 구동 회로(303)에 의해 표시 회로(305d)를 행마다 선택하고, 선택한 각 행의 표시 회로(305d)에 표시 데이터 신호를 순차 입력한다.
표시 데이터 신호가 입력된 표시 회로(305d)는, 입력된 표시 데이터 신호의 데이터에 따른 표시 상태가 되고, 화소부(PIX_b)는, 화상을 표시한다.
또한, 도 4b에 도시하는 반도체 장치에서는, 광 검출 회로(305p_b)에 있어서, 입사되는 광의 조도에 따른 전압인 광 데이터를 생성하고, 상기 광 데이터를 광 데이터 신호로서 순차 출력한다.
예를 들면, 화소부(PIX_b)에 피검출물이 있는 경우, 표시 회로(305d)로부터 출력된 광이 피검출물에 의해 반사되고, 상기 반사광이 광 검출 회로(305p_b)에 입사되고, 광 검출 회로(305p_b)에 있어서, 입사되는 광의 조도에 따른 전압인 광 데이터를 생성하고, 상기 광 데이터를 광 데이터 신호로서 출력한다.
또한, 판독 회로(302_b)에 의해 광 검출 회로(305p_b)로부터 출력된 광 데이터를 판독한다. 판독된 광 데이터는, 예를 들면 피검출물의 좌표 검출 또는 화상 데이터 생성 등, 소정의 처리에 사용된다.
이상이 도 4a 및 도 4b에 도시하는 반도체 장치 구동 방법예이다.
또한, 도 4b에 도시하는 반도체 장치에 있어서의 표시 회로의 예에 관해서, 도 5를 사용하여 설명한다.
도 5a에 도시하는 표시 회로는, 트랜지스터(361a), 용량 소자(362a) 및 액정 소자(363)를 구비한다.
또한, 도 5a에 도시하는 표시 회로에 있어서, 트랜지스터(361a)는 전계 효과 트랜지스터이다.
또한, 액정 소자는 적어도 제 1 표시 전극, 제 2 표시 전극, 및 제 1 표시 전극 및 제 2 표시 전극에 중첩되는 액정층을 포함한다. 액정층은 제 1 표시 전극 및 제 2 표시 전극 사이에 인가되는 전압에 따라서 광의 투과율이 변화된다.
트랜지스터(361a)의 소스 및 드레인의 한쪽에는, 신호 DD가 입력되고, 트랜지스터(361a)의 게이트에는, 신호 DSEL이 입력된다.
용량 소자(362a)의 제 1 용량 전극은, 트랜지스터(361a)의 소스 및 드레인의 다른쪽에 전기적으로 접속되고, 용량 소자(362a)의 제 2 용량 전극에는, 전압(Vc)이 입력된다.
액정 소자(363)의 제 1 표시 전극은, 트랜지스터(361a)의 소스 및 드레인의 다른쪽에 전기적으로 접속되고, 액정 소자(363)의 제 2 표시 전극에는, 전압(Vc)이 입력된다. 전압(Vc)의 값은, 적절히 설정할 수 있다.
또한, 도 5b에 도시하는 표시 회로는, 트랜지스터(361b), 용량 소자(362b), 트랜지스터(364) 및 발광 소자(LEE라고도 한다)(365)를 구비한다.
또한, 도 5b에 도시하는 표시 회로에 있어서, 트랜지스터(361b) 및 트랜지스터(364)는, 전계 효과 트랜지스터이다.
또한, 발광 소자는 제 1 전류 단자와, 제 2 전류 단자와, 제 1 전류 단자 및 제 2 전류 단자에 중첩되는 전계 발광층을 포함한다. 발광 소자는 제 1 전류 단자 및 제 2 전류 단자 사이에 인가되는 전압에 따라서 제 1 전류 단자 및 제 2 전류 단자 사이에 전류가 흐름으로써 발광한다.
트랜지스터(361b)의 소스 및 드레인의 한쪽에는, 신호 DD가 입력되고, 트랜지스터(361b)의 게이트에는, 신호 DSEL이 입력된다.
용량 소자(362b)의 제 1 용량 전극에는, 전압(Vb)이 입력되고, 용량 소자(362b)의 제 2 용량 전극은, 트랜지스터(364)의 게이트에 전기적으로 접속된다.
트랜지스터(364)의 소스 및 드레인의 한쪽에는, 전압(Vb)이 입력되고, 트랜지스터(364)의 게이트는, 트랜지스터(361b)의 소스 및 드레인의 다른쪽에 전기적으로 접속된다.
발광 소자(365)의 제 1 전류 단자는, 트랜지스터(364)의 소스 및 드레인의 다른쪽에 전기적으로 접속되고, 발광 소자(365)의 제 2 전류 단자에는, 전압(Vb)이 입력된다.
또한, 도 5a 및 도 5b에 도시하는 표시 회로의 각 구성 요소에 관해서 설명한다.
트랜지스터(361a) 및 트랜지스터(361b)는 표시 선택 트랜지스터로서의 기능을 가진다.
용량 소자(362a) 및 용량 소자(362b)는 제 1 용량 전극 및 제 2 용량 전극 사이에 신호 DD에 따른 값의 전압이 인가되는 유지 용량으로서의 기능을 가진다.
액정 소자(363)에 있어서의 액정층으로서는, 예를 들면 제 1 표시 전극 및 제 2 표시 전극에 인가되는 전압이 0V일 때에 광을 투과하는 액정층을 사용할 수 있고, 예를 들면 전기 제어 복굴절형 액정(ECB형 액정이라고도 한다), 2색성 색소를 첨가한 액정(GH 액정이라고도 한다), 고분자 분산형 액정, 또는 디스코틱 액정을 포함하는 액정층 등을 사용할 수 있다. 또한, 액정층으로서는, 블루상을 발현하는 액정층을 사용해도 좋다. 블루상을 발현하는 액정층은, 예를 들면 블루상을 나타내는 액정과 키랄제를 함유하는 액정 조성물에 의해 구성된다. 블루상을 발현하는 액정은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다. 따라서, 블루상을 발현하는 액정을 사용함으로써, 동작 속도를 향상시킬 수 있다.
트랜지스터(364)는 구동 트랜지스터이다.
또한, 트랜지스터(361a), 트랜지스터(361b), 및 트랜지스터(364)로서는, 예를 들면 채널이 형성되고, 원소 주기표에 있어서의 제 14 족 반도체(실리콘 등)를 함유하는 반도체층, 또는 산화물 반도체층을 포함하는 트랜지스터를 사용할 수 있다.
발광 소자(365)로서는, 예를 들면 EL 소자, 발광 다이오드, 또는 발광 트랜지스터 등을 사용할 수 있다. 예를 들면 EL 소자의 경우, EL 소자의 애노드 및 캐소드의 한쪽이 발광 소자의 제 1 전류 단자에 상당하고, EL 소자의 애노드 및 캐소드의 다른쪽이 발광 소자의 제 2 전류 단자에 상당한다.
다음에, 도 5a 및 도 5b에 도시하는 표시 회로의 구동 방법예에 관해서 설명한다.
우선, 도 5a에 도시하는 표시 회로의 구동 방법예에 관해서, 도 5c를 사용하여 설명한다. 도 5c는, 도 5a에 도시하는 표시 회로의 구동 방법예를 설명하기 위한 타이밍 차트이며, 신호 DD, 신호 DSEL, 및 트랜지스터(361a)의 각각의 상태를 나타낸다.
도 5a에 도시하는 표시 회로의 구동 방법예에서는, 기간 T11에 있어서, 신호 DSEL의 펄스를 입력하고, 트랜지스터(361a)를 온 상태로 한다.
트랜지스터(361a)가 온 상태일 때, 표시 회로에 신호 DD가 입력되고, 액정 소자(363)의 제 1 표시 전극 및 용량 소자(362a)의 제 1 용량 전극의 전압이 신호 DD의 전압(여기서는 전압 D11)과 동등한 값이 된다.
이 때, 액정 소자(363)는 신호 DD에 따른 광의 투과율이 됨으로써, 신호 DD의 데이터에 따른 표시 상태가 된다.
또한, 신호 DSEL의 펄스의 입력이 끝나면 트랜지스터(361a)가 오프 상태가 된다. 이상이 도 5a에 도시하는 표시 회로의 구동 방법예이다.
다음에, 도 5b에 도시하는 표시 회로의 구동 방법예에 관해서, 도 5d를 사용하여 설명한다. 도 5d는, 도 5b에 도시하는 표시 회로의 구동 방법예를 설명하기 위한 타이밍 차트이며, 신호 DD, 신호 DSEL, 및 트랜지스터(361b)의 각각의 상태를 나타낸다.
도 5b에 도시하는 표시 회로의 구동 방법예에서는, 기간 T21에 있어서, 신호 DSEL의 펄스를 입력하고, 트랜지스터(361b)를 온 상태로 한다.
트랜지스터(361b)가 온 상태일 때, 표시 회로에 신호 DD가 입력되고, 트랜지스터(364)의 게이트 전압 및 용량 소자(362b)의 제 2 용량 전극의 전압이 신호 DD의 전압(여기서는 일례로서 전압 D21)과 동등한 값이 된다.
이 때, 트랜지스터(364)의 게이트 전압에 따라서 트랜지스터(364)의 소스 및 드레인 사이에 전류가 흐르고, 또한, 발광 소자(365)의 제 1 전류 단자 및 제 2 전류 단자 사이에 전류가 흐르고, 발광 소자(365)가 발광한다. 이 때, 발광 소자(365)의 제 1 전류 단자의 전압은, 신호 DD의 전압(여기서는 전압 D21)에 따른 값이 되고, 발광 소자(365)의 발광 휘도는, 신호 DD에 따라서 설정된 제 1 전류 단자의 전압, 및 전압(Vb)에 따른 값이 된다.
또한, 신호 DSEL의 펄스의 입력이 끝나면 트랜지스터(361b)가 오프 상태가 된다. 이상이 도 5b에 도시하는 표시 회로의 구동 방법예이다.
도 5a 및 도 5b를 사용하여 설명한 바와 같이, 본 실시 형태의 반도체 장치에 있어서의 표시 회로의 일례는, 표시 선택 트랜지스터 및 표시 소자를 구비하는 구성이다. 상기 구성으로 함으로써, 표시 회로를 표시 데이터 신호에 따른 표시 상태로 할 수 있다.
이상이 도 4b에 도시하는 반도체 장치에 있어서의 표시 회로의 예이다.
또한, 도 4b에 도시하는 반도체 장치에 있어서의 표시 회로, 및 도 4a 및 도 4b에 도시하는 반도체 장치에 있어서의 광 검출 회로의 구조예에 관해서 설명한다. 또한, 여기에서는, 도 4b에 도시하는 반도체 장치의 일례로서, 도 5a에 도시하는 표시 회로를 구비하는 반도체 장치의 예에 관해서 설명한다.
도 4a에 도시하는 반도체 장치는, 트랜지스터 등의 반도체 소자가 형성된 기판(소자 기판)을 포함한다.
또한, 도 4b에 도시하는 반도체 장치는, 트랜지스터 등의 반도체 소자가 형성된 제 1 기판(소자 기판)과, 제 2 기판과, 제 1 기판 및 제 2 기판에 형성된 액정층을 포함한다.
또한, 본 실시 형태의 반도체 장치에 있어서의 소자 기판의 구조예에 관해서, 도 6 내지 도 10을 사용하여 설명한다. 도 6 내지 도 10은, 본 실시 형태의 반도체 장치에 있어서의 소자 기판의 구조예를 도시하는 도면이며, 도 6a는 평면 모식도이며, 도 6b는 도 6a에 있어서의 선분 A-B의 단면 모식도이며, 도 7a는 평면 모식도이며, 도 7b는 도 7a에 있어서의 선분 C-D의 단면 모식도이며, 도 8a는 평면 모식도이며, 도 8b는 도 8a에 있어서의 선분 E-F의 단면 모식도이며, 도 9a는 평면 모식도이며, 도 9b는 도 9a에 있어서의 선분 G-H의 단면 모식도이며, 도 10a는 평면 모식도이며, 도 10b는 도 10a에 있어서의 선분 I-J의 단면 모식도이다.
도 4a에 도시하는 반도체 장치에 있어서의 소자 기판은, 도 6에 도시하는 바와 같이, 기판(500), 도전층(501a) 내지 도전층(501f), 절연층(502), 반도체층(503a) 내지 반도체층(503c), 도전층(504a) 내지 도전층(504h), 절연층(505), 반도체층(506), 반도체층(507), 반도체층(508), 절연층(509) 및 도전층(510a)을 포함한다.
도전층(501a) 내지 도전층(501f)의 각각은, 기판(500)의 1평면에 형성된다.
도전층(501a)은 광 검출 리셋 신호가 입력되는 신호선으로서의 기능을 가진다.
도전층(501b)은, 광 검출 회로에 있어서의 전하 축적 제어 트랜지스터의 게이트로서의 기능을 가진다. 또한, 트랜지스터의 게이트로서의 기능을 갖는 도전층을 게이트 전극 또는 게이트 배선이라고도 한다.
도전층(501c)은 전하 축적 제어 신호가 입력되는 신호선으로서의 기능을 가진다.
도전층(501d)은 광 검출 회로에 있어서의 증폭 트랜지스터의 게이트로서의 기능을 가진다.
도전층(501e)은 광 검출 회로에 있어서의 출력 선택 트랜지스터의 게이트로서의 기능을 가진다.
도전층(501f)은 실시 형태 3에 나타내는 광 검출 회로에 있어서의 유지 용량의 제 1 용량 전극, 및 전압(Va) 또는 전압(Vb)이 입력되는 배선으로서의 기능을 가진다.
절연층(502)은 도전층(501a) 내지 도전층(501f)을 개재하여 기판(500)의 1평면에 형성된다.
절연층(502)은 광 검출 회로에 있어서의 전하 축적 제어 트랜지스터의 게이트 절연층, 광 검출 회로에 있어서의 증폭 트랜지스터의 게이트 절연층, 광 검출 회로에 있어서의 출력 선택 트랜지스터의 게이트 절연층, 및 실시 형태 3에 나타내는 광 검출 회로에 있어서의 유지 용량의 유전체층으로서의 기능을 가진다.
반도체층(503a)은 절연층(502)을 개재하여 도전층(501b)에 중첩된다. 반도체층(503a)은 광 검출 회로에 있어서의 전하 축적 제어 트랜지스터의 채널 형성층으로서의 기능을 가진다.
반도체층(503b)은 절연층(502)을 개재하여 도전층(501d)에 중첩된다. 반도체층(503b)은 광 검출 회로에 있어서의 증폭 트랜지스터의 채널 형성층으로서의 기능을 가진다.
반도체층(503c)은 절연층(502)을 개재하여 도전층(501e)에 중첩된다. 반도체층(503c)은 광 검출 회로에 있어서의 출력 선택 트랜지스터의 채널 형성층으로서의 기능을 가진다.
도전층(504a)은 절연층(502)을 관통하는 개구부에 있어서 도전층(501a)에 전기적으로 접속된다. 도전층(504a)은 광 검출 회로에 있어서의 광전 변환 소자의 제 1 전류 단자로서의 기능을 가진다.
도전층(504b)은 반도체층(503a)에 전기적으로 접속된다. 도전층(504b)은 광 검출 회로에 있어서의 전하 축적 제어 트랜지스터의 소스 및 드레인의 한쪽으로서의 기능을 가진다. 또한, 트랜지스터의 소스로서의 기능을 갖는 도전층을 소스 전극 또는 소스 배선이라고도 하고, 트랜지스터의 드레인으로서의 기능을 갖는 도전층을 드레인 전극 또는 드레인 배선이라고도 한다.
도전층(504c)은 절연층(502)을 관통하는 개구부에 있어서 도전층(501b) 및 도전층(501c)에 전기적으로 접속된다. 도전층(504c)은 전하 축적 제어 신호가 입력되는 신호선으로서의 기능을 가진다.
도전층(504d)은 반도체층(503a)에 전기적으로 접속되고, 또한 절연층(502)을 관통하는 개구부에 있어서 도전층(501d)에 전기적으로 접속된다. 또한, 도전층(504d)에 있어서의 대향하는 한 쌍의 측면의 한쪽은, 절연층(502)을 개재하여 도전층(501b)에 중첩되고, 도전층(504d)에 있어서의 대향하는 한 쌍의 측면의 다른쪽은, 절연층(502)을 개재하여 도전층(501f)에 중첩된다. 도전층(501f), 절연층(502), 및 도전층(504d)에 의해, 실시 형태 3에 나타내는 광 검출 회로에 있어서의 유지 용량이 구성된다. 도전층(504d)은 광 검출 회로에 있어서의 전하 축적 제어 트랜지스터의 소스 및 드레인의 다른쪽, 및 실시 형태 3에 나타내는 광 검출 회로에 있어서의 유지 용량의 제 2 용량 전극으로서의 기능을 가진다.
도전층(504e)은 반도체층(503b) 및 반도체층(503c)에 전기적으로 접속된다. 도전층(504e)은 광 검출 회로에 있어서의 출력 선택 트랜지스터의 소스 및 드레인의 한쪽, 및 광 검출 회로에 있어서의 증폭 트랜지스터의 소스 및 드레인의 한쪽으로서의 기능을 가진다.
도전층(504f)은 반도체층(503c)에 전기적으로 접속된다. 도전층(504f)은 광 검출 회로에 있어서의 출력 선택 트랜지스터의 소스 및 드레인의 다른쪽으로서의 기능을 가진다.
도전층(504g)은 반도체층(503b)에 전기적으로 접속되고, 절연층(502)을 관통하는 개구부에 있어서 도전층(501f)에 전기적으로 접속된다. 도전층(504g)은 광 검출 회로에 있어서의 증폭 트랜지스터의 소스 및 드레인의 다른쪽으로서의 기능을 가진다.
도전층(504h)은 절연층(502)을 관통하는 개구부에 있어서 도전층(501f)에 전기적으로 접속된다. 도전층(504h)은 전압(Va) 또는 전압(Vb)이 입력되는 배선으로서의 기능을 가진다.
절연층(505)은 도전층(504a) 내지 도전층(504h)을 개재하여 반도체층(503a) 내지 반도체층(503c)에 접한다.
반도체층(506)은 절연층(505)을 관통하여 형성된 개구부에 있어서 도전층(504a)에 전기적으로 접속된다.
반도체층(507)은 반도체층(506)에 접한다.
반도체층(508)은 반도체층(507)에 접한다.
절연층(509)은 절연층(505), 반도체층(506), 반도체층(507), 및 반도체층(508)에 중첩된다. 절연층(509)은 평탄화 절연층으로서의 기능을 가진다.
도전층(510a)은 절연층(505) 및 절연층(509)을 관통하는 개구부에 있어서 도전층(504b)에 전기적으로 접속되고, 절연층(505) 및 절연층(509)을 관통하는 개구부에 있어서 반도체층(508)에 전기적으로 접속된다.
또한, 도 6에 도시하는 소자 기판의 변형예에 관해서, 도 7 내지 도 9를 사용하여 설명한다.
도 7a 및 도 7b에 도시하는 소자 기판은, 도 6a 및 도 6b에 도시하는 도전층(504d)에 있어서의 대향하는 한 쌍의 측면의 다른쪽이, 절연층(502)을 개재하여 도전층(501f)이 아니라 도전층(501a)에 중첩되는 구조이다. 도 7a 및 도 7b에 도시하는 소자 기판에서는, 도전층(501a), 절연층(502), 및 도전층(504d)에 의해, 실시 형태 3에 나타내는 광 검출 회로에 있어서의 유지 용량이 구성된다. 또한, 그 밖의 구조는, 도 6a 및 도 6b에 도시하는 소자 기판의 구성과 동일하기 때문에, 그 밖의 설명에 관해서는, 도 6a 및 도 6b에 도시하는 소자 기판의 설명을 적절히 원용한다.
또한, 도 8a 및 도 8b에 도시하는 소자 기판은, 도 6a 및 도 6b에 도시하는 반도체층(503a) 대신에 반도체층(503a1) 및 반도체층(503a2)이 형성된 구조이다. 이 때, 반도체층(503a1) 및 반도체층(503a2)은, 절연층(502)을 개재하여 도전층(501b)에 중첩되고, 도전층(501b)은 반도체층(503a) 대신에 반도체층(503a1) 및 반도체층(503a2)에 전기적으로 접속되고, 도전층(504d)은 반도체층(503a) 대신에 반도체층(503a1) 및 반도체층(503a2)에 전기적으로 접속된다. 도전층(504d)에 있어서의 대향하는 한 쌍의 측면은, 절연층(502)을 개재하여 도전층(501b)에 중첩된다. 상기 구조로 함으로써, 상기 실시 형태 1에 나타내는 광 검출 회로를 구성할 수 있다. 또한, 그 밖의 구조는, 도 6a 및 도 6b에 도시하는 소자 기판의 구성과 동일하기 때문에, 그 밖의 설명에 관해서는, 도 6a 및 도 6b에 도시하는 소자 기판의 설명을 적절히 원용한다.
또한, 도 9a 및 도 9b에 도시하는 소자 기판은, 도 6a 및 도 6b에 도시하는 구성 외에, 도전층(501g) 내지 도전층(501i), 반도체층(503d), 및 도전층(504i) 내지 도전층(504k)을 포함하는 구조이다.
도전층(501g) 내지 도전층(501i)은 도전층(501a) 내지 도전층(501f)과 같이 기판(500)의 1평면에 형성된다.
도전층(501g)은 실시 형태 2에 나타내는 광 검출 회로에 있어서의 광 검출 리셋 트랜지스터의 게이트로서의 기능을 가진다.
도전층(501h)은 실시 형태 2에 나타내는 광 검출 회로에 있어서의 광 검출 리셋 신호가 입력되는 신호선으로서의 기능을 가진다.
도전층(501i)은 전압(Va)을 공급하는 배선으로서의 기능을 가진다.
또한, 절연층(502)은 도전층(501g) 내지 도전층(501i) 위에도 형성된다. 이 때, 절연층(502)은 상기 실시 형태 2에 나타내는 광 검출 회로에 있어서의 광 검출 리셋 트랜지스터의 게이트 절연층으로서의 기능을 가진다.
반도체층(503d)은 절연층(502)을 개재하여 도전층(501g)에 중첩된다.
반도체층(503d)은 상기 실시 형태 2에 나타내는 광 검출 회로에 있어서의 광 검출 리셋 트랜지스터의 채널 형성층으로서의 기능을 가진다.
도전층(504i)은 절연층(502)을 관통하여 형성된 개구부를 통하여 도전층(501g) 및 도전층(501h)에 전기적으로 접속된다.
도전층(504i)은 광 검출 리셋 신호가 공급되는 신호선으로서의 기능을 가진다.
도전층(504j)은 반도체층(503d)에 전기적으로 접속되고, 절연층(502)을 관통하여 형성된 개구부를 통하여 도전층(501i)에 전기적으로 접속된다.
도전층(504j)은 실시 형태 2에 나타내는 광 검출 회로에 있어서의 광 검출 리셋 트랜지스터의 소스 및 드레인의 한쪽으로서의 기능을 가진다.
도전층(504k)은 절연층(502)을 관통하여 형성된 개구부를 통하여 도전층(501i)에 전기적으로 접속된다.
도전층(504k)은 전압(Va)이 공급되는 배선으로서의 기능을 가진다.
또한, 도 9a 및 도 9b에 있어서, 도전층(504d)은 반도체층(503a) 외에 반도체층(503d)에 전기적으로 접속된다. 이 때, 도전층(504d)은 광 검출 회로에 있어서의 전하 축적 제어 트랜지스터의 소스 및 드레인의 다른쪽, 및 상기 실시 형태 2에 나타내는 광 검출 회로에 있어서의 광 검출 리셋 트랜지스터의 소스 및 드레인의 다른쪽으로서의 기능을 가진다.
또한, 도전층(504d)에 있어서의 대향하는 한 쌍의 측면의 한쪽은, 절연층(502)을 개재하여 도전층(501b)에 중첩되고, 상기 한 쌍의 측면의 다른쪽은, 절연층(502)을 개재하여 도전층(501g)에 중첩된다. 상기 구조로 함으로써, 상기 실시 형태 2에 나타내는 광 검출 회로를 구성할 수 있다. 또한, 그 밖의 구조는 도 6a 및 도 6b에 도시하는 소자 기판의 구성과 동일하기 때문에, 그 밖의 설명에 관해서는, 도 6a 및 도 6b에 도시하는 소자 기판의 설명을 적절히 원용한다.
또한, 도 4b에 도시하는 반도체 장치에 있어서의 소자 기판은, 도 6 내지 도 9 중 어느 하나의 구성 외에, 도 10a 및 도 10b에 도시하는 바와 같이, 도전층(501j), 도전층(501k), 반도체층(503e), 도전층(504l) 내지 도전층(504n) 및 도전층(510b)을 포함한다.
도전층(501j) 및 도전층(501k)은, 도전층(501a) 내지 도전층(501i)과 같이 기판(500)의 1평면에 형성된다.
도전층(501j)은 표시 회로에 있어서의 표시 선택 트랜지스터의 게이트로서의 기능을 가진다.
도전층(501k)은 표시 회로에 있어서의 유지 용량의 제 1 용량 전극으로서의 기능을 가진다.
또한, 절연층(502)은 도전층(501j) 및 도전층(501k) 위에도 형성된다.
반도체층(503e)은 절연층(502)을 개재하여 도전층(501j)에 중첩된다. 반도체층(503e)은 표시 회로에 있어서의 표시 선택 트랜지스터의 채널 형성층으로서의 기능을 가진다.
도전층(504l)은 반도체층(503e)에 전기적으로 접속된다. 도전층(504l)은 표시 회로에 있어서의 표시 선택 트랜지스터의 소스 및 드레인의 한쪽으로서의 기능을 가진다.
도전층(504m)은 반도체층(503e)에 전기적으로 접속되고, 절연층(502)을 관통하는 개구부에 있어서 도전층(501k)에 전기적으로 접속된다. 도전층(504m)은 표시 회로에 있어서의 표시 선택 트랜지스터의 소스 및 드레인의 다른쪽으로서의 기능을 가진다.
도전층(504n)은 절연층(502)을 개재하여 도전층(501k)에 중첩된다. 도전층(504n)은 표시 회로에 있어서의 유지 용량의 제 2 용량 전극으로서의 기능을 가진다.
또한, 도 10a 및 도 10b에 도시하는 반도체 장치에 있어서, 절연층(505)은 반도체층(503e)에도 접하여 형성된다.
도전층(510b)은 절연층(505) 및 절연층(509)을 관통하는 개구부에 있어서 도전층(504m)에 전기적으로 접속된다. 또한, 도전층(510b)을 도전층(501j)에 중첩시킴으로써, 광 누설을 방지할 수 있다. 도전층(510b)은 표시 회로에 있어서의 표시 소자의 화소 전극으로서의 기능을 가진다. 또한, 화소 전극으로서의 기능을 갖는 층을 화소 전극이라고도 말한다.
또한, 도 4b에 도시하는 반도체 장치의 구조예에 관해서, 도 11을 사용하여 설명한다. 도 11은 본 실시 형태에 있어서의 반도체 장치의 구조예를 도시하는 단면 모식도이다.
도 4b에 도시하는 반도체 장치는, 도 6 내지 도 9 중의 어느 하나에 도시하는 구조 및 도 10에 도시하는 구조를 포함하는 소자 기판 외에, 도 11에 도시하는 바와 같이, 기판(512), 절연층(516), 도전층(517) 및 액정층(518)을 포함한다.
절연층(516)은 기판(512)의 1평면에 형성된다.
도전층(517)은 기판(512)의 1평면에 형성된다. 도전층(517)은 표시 회로에 있어서의 공통 전극으로서의 기능을 가진다. 또한, 광 검출 회로에 있어서, 반드시 도전층(517)이 형성되지 않아도 좋다.
액정층(518)은 도전층(50b) 및 도전층(517) 사이에 형성된다.
또한, 도전층(510b), 액정층(518), 및 도전층(517)은, 표시 회로에 있어서의 표시 소자로서의 기능을 가진다.
또한, 기판(512)의 1평면에 착색층을 형성해도 좋다.
또한, 도 6 내지 도 11에 도시하는 반도체 장치의 각 구성 요소에 관해서 설명한다.
기판(500) 및 기판(512)으로서는, 예를 들면 투광성을 갖는 기판을 사용할 수 있고, 투광성을 갖는 기판으로서는, 예를 들면 유리 기판 또는 플라스틱 기판을 사용할 수 있다.
도전층(501a) 내지 도전층(501k)으로서는, 예를 들면 도 1에 도시하는 도전층(121)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 도전층(501a) 내지 도전층(501k)에 적용 가능한 재료의 층의 적층에 의해 도전층(501a) 내지 도전층(501k)을 구성할 수도 있다.
절연층(502)으로서는, 예를 들면 도 1에 도시하는 절연층(122)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(502)에 적용 가능한 재료의 층의 적층에 의해 절연층(502)을 구성할 수도 있다.
반도체층(503a) 내지 반도체층(503e)으로서는, 예를 들면 도 1에 도시하는 반도체층(123a) 및 반도체층(123b)에 적용 가능한 재료의 층을 사용할 수 있다.
또한, 가열 처리를 행하고, 반도체층(503a) 내지 반도체층(503e)을 형성하는 경우, 가열 처리를 행하는 가열 처리 장치로서는, 전기로, 또는 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의해 피처리물을 가열하는 장치를 사용할 수 있고, 예를 들면 GRTA(Gas Rapid Thermal Anneal) 장치 또는 LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 예를 들면 할로겐 램프, 메탈할라이드 램프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. 또한, GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스로서는, 예를 들면 희가스, 또는 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체(예를 들면 질소)를 사용할 수 있다.
또한, 반도체층(503a) 내지 반도체층(503e)을 형성하는 경우, 소자 기판을 감압 상태로 하고, 소자 기판을 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 가열해도 좋다. 소자 기판을 가열함으로써, 산화물 반도체막의 불순물 농도를 저감시킬 수 있고, 또한, 스퍼터링법에 의한 산화물 반도체막의 손상을 경감시킬 수 있다.
또한, 산화물 반도체층에 의해, 반도체층(503a) 내지 반도체층(503e)을 형성하는 경우, 산화물 반도체층의 캐리어 농도를 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 1×1011/㎤ 미만으로 할 수 있어 온도 변화에 의한 특성 변화를 억제할 수 있다. 또한, 상기 산화물 반도체층을 사용하여 트랜지스터의 채널 형성층을 구성함으로써, 트랜지스터에 있어서의 채널 폭 1㎛당 오프 전류를 10aA(1×10-17A) 이하로 하는 것, 또한, 채널 폭 1㎛당 오프 전류를 1aA(1×10-18A) 이하, 또한 채널 폭 1㎛당 오프 전류를 10zA(1×10-20A) 이하, 또한 채널 폭 1㎛당 오프 전류를 1zA(1×10-21A) 이하, 또한 채널 폭 1㎛당 오프 전류를 100yA(1×10-22A) 이하로 할 수 있다. 트랜지스터의 오프 전류는, 낮으면 낮을수록 좋지만, 본 실시 형태의 트랜지스터의 채널 폭 1㎛당 오프 전류의 하한값은, 약 10-30A/㎛라고 추산된다.
도전층(504a) 내지 도전층(504n)으로서는, 도전층(501a) 내지 도전층(501k)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 도전층(504a) 내지 도전층(504n)에 적용 가능한 재료의 층을 적층하여 도전층(504a) 내지 도전층(504n)을 구성해도 좋다.
절연층(505)으로서는, 절연층(502)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(505)에 적용 가능한 층을 적층하여 절연층(505)을 구성해도 좋다.
반도체층(506)은 1도전형(P형 및 N형의 한쪽)의 반도체층이다. 반도체층(506)으로서는, 예를 들면 실리콘을 함유하는 반도체층을 사용할 수 있다.
반도체층(507)은 반도체층(506)보다 저항이 높은 반도체층이다. 반도체층(507)으로서는, 예를 들면 실리콘을 함유하는 반도체층을 사용할 수 있다.
반도체층(508)은 반도체층(506)과는 상이한 도전형(P형 및 N형의 다른쪽)의 반도체층이다. 반도체층(508)으로서는, 예를 들면 실리콘을 함유하는 반도체층을 사용할 수 있다.
절연층(509) 및 절연층(516)으로서는, 예를 들면 폴리이미드, 아크릴, 벤조사이클로부텐 등의 유기 재료의 층을 사용할 수 있다. 또한 절연층(509)으로서는, 저유전율 재료(low-k 재료라고도 한다)의 층을 사용할 수도 있다.
도전층(510a), 도전층(510b), 및 도전층(517)으로서는, 예를 들면 투광성을 갖는 도전 재료의 층을 사용할 수 있고, 투광성을 갖는 도전 재료로서는, 예를 들면 인듐주석 산화물, 산화인듐에 산화아연을 혼합한 금속 산화물, 산화인듐에 산화규소(SiO2)를 혼합한 도전 재료, 유기 인듐, 유기 주석, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 또는 산화티타늄을 함유하는 인듐주석 산화물 등을 사용할 수 있다.
또한, 도전층(510a), 도전층(510b), 및 도전층(517)은, 도전성 고분자(도전성 폴리머라고도 한다)를 함유하는 도전성 조성물을 사용하여 형성할 수도 있다. 도전성 조성물을 사용하여 형성한 도전층은, 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 함유되는 도전성 고분자의 저항율은, 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자가 사용할 수 있다. π 전자 공액계 도전성 고분자로서는, 예를 들면 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는, 아닐린, 피롤 및 티오펜의 2종 이상의 공중합체 또는 그 유도체 등을 들 수 있다.
차광층(513)으로서는, 예를 들면 금속 재료의 층을 사용할 수 있다.
액정층(518)으로서는, 예를 들면 TN 액정, OCB 액정, STN 액정, VA 액정, ECB형 액정, GH 액정, 고분자 분산형 액정, 또는 디스코틱 액정 등을 포함하는 층을 사용할 수 있다. 또한, 액정층(518)으로서, 도전층(510b) 및 도전층(517)에 인가되는 전압이 0V일 때에 광을 투과하는 액정을 사용하는 것이 바람직하다.
도 6 내지 도 11을 사용하여 설명한 바와 같이, 본 실시 형태에 있어서의 반도체 장치의 구조예는, 기판 위에 광 검출 회로를 구비하는 구조이다.
또한, 본 실시 형태에 있어서의 반도체 장치의 구조예는, 광 검출 회로와 동일 기판 위에 표시 회로를 구비하는 구조이다.
상기 구조로 함으로써, 예를 들면 입출력 장치에서는, 표시 회로 및 광 검출 회로를 동일 기판 위에 형성할 수 있기 때문에, 제조 비용을 저감시킬 수 있다.
또한, 본 실시 형태에 있어서의 반도체 장치의 구조예는, 광 검출 회로에 있어서, 전하 축적 제어 트랜지스터의 소스 및 드레인의 다른쪽으로서의 기능을 갖는 제 1 도전층과, 절연층과, 절연층을 개재하여 제 1 도전층에 중첩되는 다른 도전층(예를 들면 전압이 공급되는 배선 또는 신호선으로서의 기능을 갖는 도전층)에 의해 유지 용량이 구성되는 구조이다. 상기 구조로 함으로써, 별도 도전층을 형성하지 않고 상기 실시 형태 2의 광 검출 회로에 있어서의 유지 용량을 형성할 수 있기 때문에, 광 검출 회로의 면적의 증대를 억제할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 상기 실시 형태에 나타내는 광 검출 회로에 사용할 수 있는 트랜지스터의 전계 효과 이동도에 관해서 설명한다.
산화물 반도체에 한하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연층 계면의 결함이 있지만, Levinson 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ으로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하와 같이 표현할 수 있다.
여기서, E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는, 이하와 같이 표현된다.
여기서, e는 전기소량, N은 채널 내의 단위 면적당 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox은 단위 면적당 용량, Vg은 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 지장이 없다. 선형 영역에 있어서의 드레인 전류(Id)는, 이하와 같이 된다.
여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10㎛이다. 또한, Vd는 드레인 전압이다. 상기 수학식의 양변을 Vg로 나누고, 다시 양변의 대수를 취하면, 이하와 같이 된다.
수학식 5의 우변은 Vg의 함수이다. 이 수학식으로부터 알 수 있는 바와 같이, 세로축을 ln(Id/Vg), 가로축을 1/Vg로 하는 직선의 기울기로부터 결함 밀도(N)가 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1인 것에서는 결함 밀도(N)는 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 2 및 수학식 3으로부터 μ0=120㎠/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 40㎠/Vs 정도이다. 그러나, 반도체 내부 및 반도체와의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120㎠/Vs가 될 것으로 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연층의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 채널과 게이트 절연층의 계면으로부터 x만큼 떨어진 장소에 있어서의 이동도(μ1)는 이하와 같이 표현된다.
여기서, D는 게이트 방향의 전계, B, l은 상수이다. B 및 l은, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B=4.75×107cm/s, 1=10nm(계면 산란이 도달하는 깊이)이다. D가 증가(즉, 게이트 전압이 높아지면)하면 수학식 6의 제 2 항이 증가하기 때문에, 이동도(μ1)는 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도(μ2)를 계산한 결과를 도 16에 도시한다. 또한, 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드갭, 전자 친화력, 비유전율, 두께를 각각, 2.8전자볼트, 4.7전자볼트, 15, 15nm으로 하였다. 이들 값은 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5전자볼트, 4.6전자볼트, 4.6전자볼트로 하였다. 또한, 게이트 절연층의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압(Vd)은 0.1V이다.
도 16에 도시하는 바와 같이, 게이트 전압 1V강에서 이동도 100㎠/Vs 이상의 피크를 나타내지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커져 이동도가 저하된다. 또한, 계면 산란을 저감시키기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 17 내지 도 19에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 20에 도시한다. 도 20에 도시하는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)을 가진다. 반도체 영역(1103a) 및 반도체 영역(1103c)의 저항율은 2×10-3Ωcm으로 한다.
도 20a에 도시하는 트랜지스터는, 하지 절연막(1101)과, 하지 절연막(1101)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(1102) 위에 형성된다. 트랜지스터는 반도체 영역(1103a), 반도체 영역(1103c)과, 이들 사이에 개재되고, 채널 형성 영역이 되는 진성의 반도체 영역(1103b)과, 게이트(1105)를 가진다. 게이트(1105)의 폭을 33nm으로 한다.
게이트(1105)와 반도체 영역(1103b) 사이에는, 게이트 절연층(1104)을 가지고, 또한, 게이트(1105)의 양 측면에는 측벽 절연물(1106a) 및 측벽 절연물(1106b), 게이트(1105)의 상부에는, 게이트(1105)와 다른 배선의 단락을 방지하기 위한 절연물(1107)을 가진다. 측벽 절연물의 폭은 5nm으로 한다. 또한, 반도체 영역(1103a) 및 반도체 영역(1103c)에 접하며, 소스(1108a) 및 드레인(1108b)을 가진다. 또한 이 트랜지스터에 있어서의 채널 폭을 40nm으로 한다.
도 20b에 도시하는 트랜지스터는, 하지 절연막(1101)과, 산화알루미늄으로 이루어지는 매립 절연물(1102) 위에 형성되고, 반도체 영역(1103a), 반도체 영역(1103c)과, 이들 사이에 개재된 진성의 반도체 영역(1103b)과, 폭 33nm의 게이트(1105)와 게이트 절연층(1104)과 측벽 절연물(1106a) 및 측벽 절연물(1106b)과 절연물(1107)과 소스(1108a) 및 드레인(1108b)을 갖는 점에서 도 20a에 도시하는 트랜지스터와 동일하다.
도 20a에 도시하는 트랜지스터와 도 20b에 도시하는 트랜지스터의 차이점은, 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역의 도전형이다. 도 20a에 도시하는 트랜지스터에서는, 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)이지만, 도 20b에 도시하는 트랜지스터에서는, 진성의 반도체 영역(1103b)이다. 즉, 반도체 영역(1103a)(반도체 영역(1103c))과 게이트(1105)가 Loff만큼 중첩되지 않는 영역이 생성되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭(Loff)을 오프셋 길이라고 한다. 도면으로부터 명확한 바와 같이, 오프셋 길이는 측벽 절연물(1106a)(측벽 절연물(1106b))의 폭과 동일하다.
기타 계산에 사용하는 파라미터는 상기한 바와 같다. 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 17은, 도 20a에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 17a는 게이트 절연층의 두께를 15nm으로 한 것이며, 도 17b는 10nm으로 한 것이며, 도 17c는 5nm으로 한 것이다. 게이트 절연층이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하된다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 10μA를 초과하는 경우가 나타났다.
도 18은, 도 20b에 도시하는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 5nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 18a는 게이트 절연층의 두께를 15nm으로 한 것이며, 도 18b는 10nm으로 한 것이며, 도 18c는 5nm으로 한 것이다.
또한, 도 19는, 도 20b에 도시되는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 15nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 19a는 게이트 절연층의 두께를 15nm으로 한 것이며, 도 19b는 10nm으로 한 것이며, 도 19c는 5nm으로 한 것이다.
모두 게이트 절연층이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도(μ)의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도(μ)의 피크는, 도 17에서는 80㎠/Vs 정도이지만, 도 18에서는 60㎠/Vs 정도, 도 19에서는 40㎠/Vs 정도로, 오프셋 길이(Loff)가 증가할수록 저하된다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류에는 오프셋 길이(Loff)의 증가에 따라 감소되지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서, 드레인 전류는 10μA를 초과하는 것이 나타났다.
또한, In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 상기 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 또는 산화물 반도체막을 형성한 후에 열 처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5atomic% 이상 함유되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜 노멀리·오프화시키는 것이 가능해진다.
예를 들면, 도 21은, In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛인 산화물 반도체막과, 두께 100nm의 게이트 절연층을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 하였다.
도 21a는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이 때 전계 효과 이동도는 18.8㎠/Vsec이 얻어지고 있다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 21b는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내지만, 전계 효과 이동도는 32.2㎠/Vsec이 얻어지고 있다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열 처리를 함으로써, 더욱 높일 수 있다. 도 21c는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열 처리를 했을 때의 트랜지스터 특성을 도시한다. 이 때 전계 효과 이동도는 34.5㎠/Vsec이 얻어지고 있다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중으로 도입되는 것을 저감시키는 효과를 기대할 수 있다. 또한, 성막후에 열 처리를 함으로써도, 산화물 반도체막으로부터 수소나 하이드록실기 또는 수분을 방출시켜 제거할 수 있고, 상기한 바와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100㎠/Vsec을 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 될 것으로 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열 처리에 의해 상기 산화물 반도체에 함유되는 수소나 하이드록실기 또는 수분을 방출시키고, 그 열 처리와 동시에 또는 그 후의 열 처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 또는 재결정화 처리에 의해 결정성이 양호한 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막후에 열 처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리·오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트해 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리·오프가 되는 방향으로 이동하고, 이러한 경향은 도 21a과 도 21b의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 변경함으로써도 제어하는 것이 가능하고, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리·오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열 처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온으로 성막하거나 또는 열 처리함으로써 트랜지스터의 노멀리·오프화를 도모하는 것이 가능해진다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막후에 열 처리를 함으로써, 게이트 바이어스·스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2MV/cm, 150℃, 1시간 인가의 조건에 있어서, 드리프트를 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대해 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성을 측정하였다. 다음에, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음에, 게이트 절연층에 인가되는 전계 강도가 2MV/cm이 되도록 Vg에 20V를 인가하고, 그대로 1시간 동안 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 플러스 BT 시험이라고 부른다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의Vg-Id 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음에, 게이트 절연층에 인가되는 전계 강도가 -2MV/cm이 되도록 Vg에 -20V를 인가하고, 그대로 1시간 동안 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 마이너스 BT 시험이라고 부른다.
시료 1의 플러스 BT 시험의 결과를 도 22a에, 마이너스 BT 시험의 결과를 도 22b에 도시한다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 23a에, 마이너스 BT 시험의 결과를 도 23b에 도시한다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두, BT 시험전후에 있어서의 임계값 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
열 처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 또는 불활성 가스, 또는 감압 하에서 열 처리를 한 후 산소를 함유하는 분위기 중에서 열 처리를 행해도 좋다. 먼저 탈수화·탈수소화를 행한 후 산소를 산화물 반도체에 첨가함으로써, 열 처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 가하기 위해서는, 산소 이온을 전계에서 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체중 및 적층되는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열 처리에 의해 산화물 반도체 중에 산소를 과잉으로 함유시킴으로써, 정상적으로 생성되는 산소 결손을 과잉 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도를 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 변형 등을 주지 않고 산화물 반도체 중에 함유시킬 수 있다.
또한, 열 처리에 의해 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비 In:Sn:Zn=1:1:1의 타깃을 사용하고, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)로 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열 처리함으로써 결정화시킬 수 있다. 열 처리 온도는 임의적이지만, 예를 들면 650℃의 열 처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 행하였다. XRD 분석에는 Bruker AXS사 제조의 X선 회절 장치 D8 ADVANCE를 사용하여 Out-of-Plane법으로 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
In-Sn-Zn-O막은, 스퍼터링 장치를 사용하여 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타깃은 In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 대해 가열 처리를 650℃의 온도로 행하였다. 가열 처리는, 먼저 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 다시 1시간의 가열 처리를 행하고 있다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 26에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 약 35deg 및 37deg 내지 38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 가열 및/또는 성막후에 열 처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열 처리는, 산화물 반도체에 있어서 악성의 불순물인 수소나 하이드록실기를 막 중에 함유시키지 않도록 하는 것, 또는 막 중에서 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그것에 의해서 트랜지스터의 노멀리·오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기에서, 상기 오프 전류값의 단위는, 채널 폭 1㎛당 전류값을 나타낸다.
구체적으로는, 도 27에 도시하는 바와 같이, 기판 온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는, 125℃에 있어서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에 있어서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에 있어서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다.
또한, 산화물 반도체막의 성막시에 수소나 수분이 막 중에 혼입되지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터 가스는 수분이 막 중에 함유되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소나 수분 등의 불순물이 함유되어 있지 않도록, 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열 처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 함유되지 않은 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막후에 650℃의 가열 처리를 행한 시료의 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 관해서 평가하였다.
측정에 사용한 트랜지스터는, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vd는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기에서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극이 중첩되는 폭을 Lov라고 부르고, 산화물 반도체막에 대한 한 쌍의 전극이 튀어 나오는 것을 dW라고 부른다.
도 24에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한다. 또한, 도 25a에 기판 온도와 임계값 전압의 관계를, 도 25b에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 25a로부터, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V이었다.
또한, 도 25b로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36㎠/Vs 내지 32㎠/Vs이었다. 따라서, 상기의 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하여 LSI에서 요구되는 온 전류의 값을 충족시킬 수 있다. 예를 들면, L/W=33nm/40nm의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA이상의 온 전류를 흘려 보낼 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, Si 반도체로 만들어지는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생시키지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
(실시 형태 6)
본 실시 형태에서는, In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 일례에 관해서, 도 28, 29를 사용하여 설명한다.
도 28은, 코플레이너형인 탑 게이트·톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 28a에 트랜지스터의 상면도를 도시한다. 또한, 도 28b에 도 28a의 1점 쇄선 A-B에 대응하는 단면 A-B를 도시한다.
도 28b에 도시하는 트랜지스터는, 기판(2100)과, 기판(2100) 위에 형성된 하지 절연막(2102)과, 하지 절연막(2102) 주변에 형성된 보호 절연막(2104)과, 하지 절연막(2102) 및 보호 절연막(2104) 위에 형성된 고저항 영역(2106a) 및 저저항 영역(2106b)을 갖는 산화물 반도체막(2106)과, 산화물 반도체막(2106) 위에 형성된 게이트 절연층(2108)과, 게이트 절연층(2108)을 개재하여 산화물 반도체막(2106)과 중첩되어 형성된 게이트 전극(2110)과, 게이트 전극(2110)의 측면과 접하여 형성된 측벽 절연막(2112)과, 적어도 저저항 영역(2106b)과 접하여 형성된 한 쌍의 전극(2114)과, 적어도 산화물 반도체막(2106), 게이트 전극(2110) 및 한 쌍의 전극(2114)을 덮고 형성된 층간 절연막(2116)과, 층간 절연막(2116)에 형성된 개구부를 통하여 적어도 한 쌍의 전극(2114)의 한쪽과 접속하여 형성된 배선(2118)을 가진다.
또한, 도시하지 않지만, 층간 절연막(2116) 및 배선(2118)을 덮고 형성된 보호막을 가지고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(2116)의 표면 전도에 기인하여 생성되는 미소 누설 전류를 저감시킬 수 있고, 트랜지스터의 오프 전류를 저감시킬 수 있다.
또한, 상기와는 상이한 In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 다른 일례에 관해서 이하에 나타낸다.
도 29는, 본 실시 형태에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 29a는 트랜지스터의 상면도이다. 또한, 도 29b는 도 29a의 1점쇄선 A-B에 대응하는 단면도이다.
도 29b에 도시하는 트랜지스터는, 기판(3600)과, 기판(3600) 위에 형성된 하지 절연막(3602)과, 하지 절연막(3602) 위에 형성된 산화물 반도체막(3606)과, 산화물 반도체막(3606)과 접하는 한 쌍의 전극(3614)과, 산화물 반도체막(3606) 및 한 쌍의 전극(3614) 위에 형성된 게이트 절연층(3608)과, 게이트 절연층(3608)을 개재하여 산화물 반도체막(3606)과 중첩하여 형성된 게이트 전극(3610)과, 게이트 절연층(3608) 및 게이트 전극(3610)을 덮고 형성된 층간 절연막(3616)과, 층간 절연막(3616)에 형성된 개구부를 통하여 한 쌍의 전극(3614)과 접속하는 배선(3618)과, 층간 절연막(3616) 및 배선(3618)을 덮고 형성된 보호막(3620)을 가진다.
기판(3600)으로서는 유리 기판을, 하지 절연막(3602)으로서는 산화실리콘막을, 산화물 반도체막(3606)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(3614)으로서는 텅스텐막을, 게이트 절연층(3608)으로서는 산화실리콘막을, 게이트 전극(3610)으로서는 질화탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(3616)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를, 배선(3618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서대로 형성된 적층 구조를, 보호막(3620)으로서는 폴리이미드막을, 각각 사용하였다.
또한, 도 29a에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(3610)과 한 쌍의 전극(3614)이 중첩되는 폭을 Lov라고 부른다. 마찬가지로, 산화물 반도체막(3606)에 대한 한 쌍의 전극(3614)이 튀어 나온 것을 dW라고 부른다.
(실시 형태 7)
본 실시 형태에서는, 상기 실시 형태에 있어서의 반도체 장치의 하나인 입출력 장치를 구비한 전자 기기의 예에 관해서 설명한다.
본 실시 형태의 전자 기기의 구성예에 관해서, 도 12a 내지 도 12d를 사용하여 설명한다. 도 12a 내지 도 12d는, 본 실시 형태의 전자 기기의 구성예를 설명하기 위한 모식도이다.
도 12a에 도시하는 전자 기기는, 휴대형 정보 단말의 예이다. 도 12a에 도시하는 정보 단말은, 케이스(1001a)와, 케이스(1001a)에 형성된 케이스(1002a)를 구비한다.
또한, 케이스(1001a)의 측면(1003a)에 외부 기기에 접속시키기 위한 접속 단자, 및 도 12a에 도시하는 휴대형 정보 단말을 조작하기 위한 버튼의 하나 또는 복수를 설치해도 좋다.
도 12a에 도시하는 휴대형 정보 단말은, 케이스(1001a) 안에, CPU와, 메인 메모리와, 외부 기기와 CPU 및 메인 메모리의 신호의 송수신을 행하는 인터페이스와, 외부 기기와의 신호의 송수신을 행하는 안테나를 구비한다. 또한, 케이스(1001a) 안에, 특정한 기능을 갖는 집적 회로를 하나 또는 복수 형성해도 좋다.
도 12a에 도시하는 휴대형 정보 단말은, 예를 들면 전화기, 전자 서적, 퍼스널 컴퓨터, 및 게임기의 하나 또는 복수로서의 기능을 가진다.
도 12b에 도시하는 전자 기기는, 폴더식의 휴대형 정보 단말의 예이다. 도 12b에 도시하는 휴대형 정보 단말은, 케이스(1001b)와, 케이스(1001b)에 형성된 입출력부(1002b)와, 케이스(1004)와, 케이스(1004)에 형성된 입출력부(1005)와, 케이스(1001b) 및 케이스(1004)를 접속하는 축부(1006)를 구비한다.
또한, 도 12b에 도시하는 휴대형 정보 단말에서는, 축부(1006)에 의해 케이스(1001b) 또는 케이스(1004)를 움직임으로써, 케이스(1001b)를 케이스(1004)에 중첩시킬 수 있다.
또한, 케이스(1001b)의 측면(1003b) 또는 케이스(1004)의 측면(1007)에 외부 기기에 접속시키기 위한 접속 단자, 및 도 12b에 도시하는 휴대형 정보 단말을 조작하기 위한 버튼의 하나 또는 복수를 형성해도 좋다.
또한, 입출력부(1002b) 및 입출력부(1005)에, 서로 상이한 화상 또는 연속 화상을 표시시켜도 좋다. 또한, 입출력부(1005)를 반드시 형성할 필요는 없으며, 입출력부(1005) 대신에, 입력 장치인 키보드를 형성해도 좋다.
도 12b에 도시하는 휴대형 정보 단말은, 케이스(1001b) 또는 케이스(1004) 안에, CPU와, 메인 메모리와, 외부 기기와 CPU 및 메인 메모리의 신호의 송수신을 행하는 인터페이스를 구비한다. 또한, 케이스(1001b) 또는 케이스(1004) 안에, 특정한 기능을 갖는 집적 회로를 1개 또는 복수 형성해도 좋다. 또한, 도 12b에 도시하는 휴대형 정보 단말에, 외부와의 신호의 송수신을 행하는 안테나를 설치해도 좋다.
도 12b에 도시하는 휴대형 정보 단말은, 예를 들면 전화기, 전자 서적, 퍼스널 컴퓨터, 및 게임기 중 하나 또는 복수로서의 기능을 가진다.
도 12c에 도시하는 전자 기기는, 설치형 정보 단말의 예이다. 도 12c에 도시하는 설치형 정보 단말은, 케이스(1001c)와, 케이스(1001c)에 형성된 입출력부(1002c)를 구비한다.
또한, 입출력부(1002c)를 케이스(1001c)에 있어서의 갑판부(1008)에 형성할 수도 있다.
또한, 도 12c에 도시하는 설치형 정보 단말은, 케이스(1001c) 안에, CPU와, 메인 메모리와, 외부 기기와 CPU 및 메인 메모리의 신호의 송수신을 행하는 인터페이스를 구비한다. 또한, 케이스(1001c) 안에, 특정한 기능을 갖는 집적 회로를 하나 또는 복수 형성해도 좋다. 또한, 도 12c에 도시하는 설치형 정보 단말에, 외부와의 신호의 송수신을 행하는 안테나를 설치해도 좋다.
또한, 도 12c에 도시하는 설치형 정보 단말에 있어서의 케이스(1001c)의 측면(1003c)에 티켓 등을 출력하는 티켓 출력부, 동전 투입부, 및 지폐 삽입부 중 하나 또는 복수를 설치해도 좋다.
도 12c에 도시하는 설치형 정보 단말은, 예를 들면 현금 자동 입출금기, 티켓 등을 주문하기 위한 정보 통신 단말(멀티미디어 스테이션이라고도 한다), 또는 게임기로서의 기능을 가진다.
도 12d는, 설치형 정보 단말의 예이다. 도 12d에 도시하는 설치형 정보 단말은, 케이스(1001d)와, 케이스(1001d)에 형성된 입출력부(1002d)를 구비한다. 또한, 케이스(1001d)를 지지하는 지지대를 설치해도 좋다.
또한, 케이스(1001d)의 측면(1003d)에 외부 기기에 접속시키기 위한 접속 단자, 및 도 12d에 도시하는 설치형 정보 단말을 조작하기 위한 버튼 중 하나 또는 복수를 설치해도 좋다.
또한, 도 12d에 도시하는 설치형 정보 단말은, 케이스(1001d) 안에, CPU와, 메인 메모리와, 외부 기기와 CPU 및 메인 메모리의 신호의 송수신을 행하는 인터페이스를 구비해도 좋다. 또한, 케이스(1001d) 안에, 특정한 기능을 갖는 집적 회로를 하나 또는 복수 형성해도 좋다. 또한, 도 12d에 도시하는 설치형 정보 단말에, 외부와의 신호의 송수신을 행하는 안테나를 설치해도 좋다.
도 12d에 도시하는 설치형 정보 단말은, 예를 들면 디지털 포토프레임, 입출력 모니터, 또는 텔레비전 장치로서의 기능을 가진다.
상기 실시 형태 4의 반도체 장치의 하나인 입출력 장치는, 예를 들면 전자 기기의 입출력부로서 사용되고, 예를 들면 도 12a 내지 도 12d에 도시하는 입출력부(1002a) 내지 입출력부(1002d)로서 사용된다. 또한, 도 12b에 도시하는 입출력부(1005)로서 상기 실시 형태 4의 반도체 장치의 하나인 입출력 장치를 사용해도 좋다.
도 12를 사용하여 설명한 바와 같이, 본 실시 형태의 전자 기기의 일례는, 상기 실시 형태 4의 반도체 장치의 하나인 입출력 장치가 사용된 입출력부를 구비하는 구성이다. 상기 구성으로 함으로써, 예를 들면 손가락 또는 펜을 사용하여 전자 기기의 조작 또는 전자 기기로의 정보의 입력을 행할 수 있다.
또한, 본 실시 형태의 전자 기기의 일례에서는, 케이스에, 입사되는 조도에 따라 전원 전압을 생성하는 광전 변환부, 및 입출력 장치를 조작하는 조작부 중 어느 하나 또는 복수를 형성해도 좋다. 예를 들면 광전 변환부를 형성함으로써, 외부 전원이 불필요해지기 때문에, 외부 전원이 없는 장소라도, 상기 전자 기기를 장시간 사용할 수 있다.
111 광전 변환 소자 112 트랜지스터
112a 트랜지스터 112b 트랜지스터
113 트랜지스터 114 트랜지스터
117a 기생 용량 117b 기생 용량
120 기판 121 도전층
122 절연층 123a 반도체층
123b 반도체층 124a 도전층
124b 도전층 124c 도전층
151 광전 변환 소자 152 트랜지스터
153 트랜지스터 154 트랜지스터
155 트랜지스터 157a 기생 용량
157b 기생 용량 170 기판
171a 도전층 171b 도전층
172 절연층 173a 반도체층
173b 반도체층 174a 도전층
174b 도전층 174c 도전층
211 광전 변환 소자 212 트랜지스터
213 트랜지스터 214 트랜지스터
215 용량 소자 217 기생 용량
220 기판 221 도전층
221a 도전층 221b 도전층
222 절연층 223 반도체층
224a 도전층 224b 도전층
301 광 검출 구동 회로 302 판독 회로
303 표시 구동 회로 304 표시 데이터 신호 출력 회로
305d 표시 회로 305p 광 검출 회로
361a 트랜지스터 361b 트랜지스터
362a 용량 소자 362b 용량 소자
363 액정 소자 364 트랜지스터
365 발광 소자 500 기판
501a 도전층 501b 도전층
501c 도전층 501d 도전층
501e 도전층 501f 도전층
501g 도전층 501h 도전층
501i 도전층 501j 도전층
501k 도전층 502 절연층
503a 반도체층 503a1 반도체층
503a2 반도체층 503b 반도체층
503c 반도체층 503d 반도체층
503e 반도체층 504a 도전층
504b 도전층 504c 도전층
504d 도전층 504e 도전층
504f 도전층 504g 도전층
504h 도전층 504i 도전층
504j 도전층 504k 도전층
504l 도전층 504m 도전층
504n 도전층 505 절연층
506 반도체층 507 반도체층
508 반도체층 509 절연층
510a 도전층 510b 도전층
512 기판 513 차광층
516 절연층 517 도전층
518 액정층 1001a 케이스
1001b 케이스 1001c 케이스
1001d 케이스 1002a 입출력부
1002b 입출력부 1002c 입출력부
1002d 입출력부 1003a 측면
1003b 측면 1003c 측면
1003d 측면 1004 케이스
1005 입출력부 1006 축부
1007 측면 1008 갑판부
1101 하지 절연막 1102 매립 절연물
1103a 반도체 영역 1103b 반도체 영역
1103c 반도체 영역 1104 게이트 절연층
1105 게이트 1106a 측벽 절연물
1106b 측벽 절연물 1107 절연물
1108a 소스 1108b 드레인
2100 기판 2102 하지 절연막
2104 보호 절연막 2106a 고저항 영역
2106b 저저항 영역 2106 산화물 반도체막
2108 게이트 절연층 2110 게이트 전극
2112 측벽 절연막 2114 한 쌍의 전극
2116 층간 절연막 2118 배선
3600 기판 3602 하지 절연막
3606 산화물 반도체막 3614 한 쌍의 전극
3608 게이트 절연층 3610 게이트 전극
3616 층간 절연막 3618 배선
3620 보호막
112a 트랜지스터 112b 트랜지스터
113 트랜지스터 114 트랜지스터
117a 기생 용량 117b 기생 용량
120 기판 121 도전층
122 절연층 123a 반도체층
123b 반도체층 124a 도전층
124b 도전층 124c 도전층
151 광전 변환 소자 152 트랜지스터
153 트랜지스터 154 트랜지스터
155 트랜지스터 157a 기생 용량
157b 기생 용량 170 기판
171a 도전층 171b 도전층
172 절연층 173a 반도체층
173b 반도체층 174a 도전층
174b 도전층 174c 도전층
211 광전 변환 소자 212 트랜지스터
213 트랜지스터 214 트랜지스터
215 용량 소자 217 기생 용량
220 기판 221 도전층
221a 도전층 221b 도전층
222 절연층 223 반도체층
224a 도전층 224b 도전층
301 광 검출 구동 회로 302 판독 회로
303 표시 구동 회로 304 표시 데이터 신호 출력 회로
305d 표시 회로 305p 광 검출 회로
361a 트랜지스터 361b 트랜지스터
362a 용량 소자 362b 용량 소자
363 액정 소자 364 트랜지스터
365 발광 소자 500 기판
501a 도전층 501b 도전층
501c 도전층 501d 도전층
501e 도전층 501f 도전층
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504n 도전층 505 절연층
506 반도체층 507 반도체층
508 반도체층 509 절연층
510a 도전층 510b 도전층
512 기판 513 차광층
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1103a 반도체 영역 1103b 반도체 영역
1103c 반도체 영역 1104 게이트 절연층
1105 게이트 1106a 측벽 절연물
1106b 측벽 절연물 1107 절연물
1108a 소스 1108b 드레인
2100 기판 2102 하지 절연막
2104 보호 절연막 2106a 고저항 영역
2106b 저저항 영역 2106 산화물 반도체막
2108 게이트 절연층 2110 게이트 전극
2112 측벽 절연막 2114 한 쌍의 전극
2116 층간 절연막 2118 배선
3600 기판 3602 하지 절연막
3606 산화물 반도체막 3614 한 쌍의 전극
3608 게이트 절연층 3610 게이트 전극
3616 층간 절연막 3618 배선
3620 보호막
Claims (20)
- 광전 변환 소자;
제 1 도전층;
상기 제 1 도전층 위의 제 1 절연층;
상기 제 1 절연층을 개재하여 상기 제 1 도전층의 제 1 부분과 중첩하는 제 1 반도체층;
상기 제 1 절연층을 개재하여 상기 제 1 도전층의 제 2 부분과 중첩하는 제 2 반도체층;
상기 제 1 반도체층의 제 1 부분, 상기 제 2 반도체층의 제 1 부분, 및 상기 광전 변환 소자에 전기적으로 접속된 제 2 도전층; 및
상기 제 1 반도체층의 제 2 부분 및 상기 제 2 반도체층의 제 2 부분에 전기적으로 접속되고 상기 제 1 도전층의 상기 제 1 부분 및 상기 제 1 도전층의 상기 제 2 부분과 중첩하는 제 3 도전층을 포함하고,
상기 제 1 반도체층의 상기 제 2 부분은 상기 제 1 반도체층의 상기 제 1 부분과 상기 제 2 반도체층의 상기 제 2 부분 사이에 위치되고,
상기 제 2 반도체층의 상기 제 2 부분은 상기 제 2 반도체층의 상기 제 1 부분과 상기 제 1 반도체층의 상기 제 2 부분 사이에 위치되는, 광 검출 회로. - 제 1 항에 있어서,
제 4 도전층;
제 5 도전층;
상기 제 2 도전층, 상기 제 3 도전층, 상기 제 4 도전층, 및 상기 제 5 도전층 위의 제 2 절연층; 및
상기 제 2 절연층을 개재하여 상기 제 4 도전층과 중첩하는 제 6 도전층을 더 포함하고,
상기 제 6 도전층은 상기 제 2 도전층 및 상기 제 5 도전층에 전기적으로 접속되는, 광 검출 회로. - 제 2 항에 있어서,
상기 제 1 도전층은 상기 제 4 도전층에 전기적으로 접속되는, 광 검출 회로. - 제 3 항에 있어서,
상기 제 2 도전층, 상기 제 3 도전층, 상기 제 4 도전층, 및 상기 제 5 도전층의 각각은 동일한 금속 재료를 포함하는, 광 검출 회로. - 제 4 항에 있어서,
상기 제 1 반도체층 및 상기 제 2 반도체층의 각각은 산화물 반도체를 포함하는, 광 검출 회로. - 제 4 항에 있어서,
상기 광전 변환 소자는 상기 제 5 도전층 위에 제 3 반도체층을 포함하고,
상기 제 6 도전층은 상기 제 3 반도체층에 전기적으로 접속되는, 광 검출 회로. - 제 6 항에 있어서,
상기 제 3 반도체층은 비정질 실리콘을 포함하는, 광 검출 회로. - 기판;
상기 기판 위의 광 검출 회로; 및
상기 기판 위의 표시 회로를 포함하고,
상기 광 검출 회로는:
광전 변환 소자;
상기 기판 위의 제 1 도전층;
상기 제 1 도전층 위의 제 1 절연층;
상기 제 1 절연층을 개재하여 상기 제 1 도전층의 제 1 부분과 중첩하는 제 1 반도체층;
상기 제 1 절연층을 개재하여 상기 제 1 도전층의 제 2 부분과 중첩하는 제 2 반도체층;
상기 제 1 반도체층의 제 1 부분, 상기 제 2 반도체층의 제 1 부분, 및 상기 광전 변환 소자에 전기적으로 접속된 제 2 도전층; 및
상기 제 1 반도체층의 제 2 부분 및 상기 제 2 반도체층의 제 2 부분에 전기적으로 접속되고 상기 제 1 도전층의 상기 제 1 부분 및 상기 제 1 도전층의 상기 제 2 부분과 중첩하는 제 3 도전층을 포함하고,
상기 표시 회로는:
상기 기판 위의 제 7 도전층;
상기 제 7 도전층 위의 상기 제 1 절연층; 및
상기 제 1 절연층을 개재하여 상기 제 7 도전층과 중첩하는 제 4 반도체층을 포함하고,
상기 제 1 반도체층의 상기 제 2 부분은 상기 제 1 반도체층의 상기 제 1 부분과 상기 제 2 반도체층의 상기 제 2 부분 사이에 위치되고,
상기 제 2 반도체층의 상기 제 2 부분은 상기 제 2 반도체층의 상기 제 1 부분과 상기 제 1 반도체층의 상기 제 2 부분 사이에 위치되는, 입출력 장치. - 제 8 항에 있어서,
제 4 도전층;
제 5 도전층;
상기 제 2 도전층, 상기 제 3 도전층, 상기 제 4 도전층, 및 상기 제 5 도전층 위의 제 2 절연층; 및
상기 제 2 절연층을 개재하여 상기 제 4 도전층과 중첩하는 제 6 도전층을 더 포함하고,
상기 제 6 도전층은 상기 제 2 도전층 및 상기 제 5 도전층에 전기적으로 접속되는, 입출력 장치. - 제 9 항에 있어서,
상기 제 1 도전층은 상기 제 4 도전층에 전기적으로 접속되는, 입출력 장치. - 제 10 항에 있어서,
상기 제 2 도전층, 상기 제 3 도전층, 상기 제 4 도전층, 및 상기 제 5 도전층의 각각은 동일한 금속 재료를 포함하는, 입출력 장치. - 제 11 항에 있어서,
상기 제 1 반도체층, 상기 제 2 반도체층, 및 제 4 반도체층의 각각은 산화물 반도체를 포함하는, 입출력 장치. - 제 11 항에 있어서,
상기 광전 변환 소자는 상기 제 5 도전층 위에 제 3 반도체층을 포함하고,
상기 제 6 도전층은 상기 제 3 반도체층에 전기적으로 접속되는, 입출력 장치. - 제 13 항에 있어서,
상기 제 3 반도체층은 비정질 실리콘을 포함하는, 입출력 장치. - 광전 변환 소자;
제 1 트랜지스터;
제 2 트랜지스터; 및
제 3 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 상기 광전 변환 소자의 제 1 단자에 전기적으로 접속되고,
상기 제 2 트랜지스터의 제 1 단자는 상기 광전 변환 소자의 상기 제 1 단자에 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 게이트에 전기적으로 접속되고,
상기 제 2 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 상기 게이트에 전기적으로 접속되고,
상기 제 1 트랜지스터의 상기 제 1 단자는 상기 제 2 트랜지스터의 상기 제 1 단자에 직접 전기적으로 접속되고,
상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되는, 광 검출 회로. - 제 15 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각은 산화물 반도체를 포함하는, 광 검출 회로. - 제 15 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 각각은 산화물 반도체를 포함하고,
상기 광전 변환 소자는 비정질 실리콘을 포함하는, 광 검출 회로. - 제 15 항에 있어서,
제 4 트랜지스터를 더 포함하고,
상기 제 3 트랜지스터의 제 1 단자는 상기 제 4 트랜지스터의 제 1 단자에 전기적으로 접속되는, 광 검출 회로. - 제 18 항에 있어서,
상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 및 상기 제 4 트랜지스터의 각각은 산화물 반도체를 포함하는, 광 검출 회로. - 제 18 항에 있어서,
상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 및 상기 제 4 트랜지스터의 각각은 산화물 반도체를 포함하고,
상기 광전 변환 소자는 비정질 실리콘을 포함하는, 광 검출 회로.
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