KR101929605B1 - 반도체 디바이스의 제조방법 - Google Patents

반도체 디바이스의 제조방법 Download PDF

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    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Abstract

본 발명은 반도체 제조의 기술 분야에 관한 것이다. 반도체 디바이스의 제조방법은, LDMOS 드리프트 영역에서 산화물층의 에지 상의 상기 실리콘이 쉽게 노출되고, LDMOS 디바이스의 고장을 초래하는 선행기술의 문제점을 해결하는 것을 나타낸다. 상기 방법은 하기를 포함한다: LDMOS 영역 및 CMOS 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 희생적 산화물층(sacrificial oxide layer)을 형성하는 단계; 상기 희생적 산화물층을 제거하는 단계; 상기 희생적 산화 처리 후 상기 반도체 기판 상에 마스킹 층을 형성하는 단계; 마스크로서 상기 마스킹 층을 사용하여 LDMOS 드리프트 영역을 형성하고; 상기 드리프트 영역 상에 드리프트 영역 산화물층을 형성하는 단계; 및 상기 마스킹 층을 제거하는 단계. 본 발명의 상기 실시형태는 BCD 공정 등에 적용될 수 있다.

Description

반도체 디바이스의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조의 분야에 관한 것이고, 보다 특히 반도체 디바이스의 제조방법에 관한 것이다.
공간을 절약하기 위한 집적 회로의 지속적인 개발과 함께, 다양한 디바이스가 동시에 동일한 칩 상에서 제조된다. 예를 들어, BCD(Bipolar-CMOS-DMOS) 공정에서, 높은 전압(HV)의 측면으로 분산된 금속 산화물 반도체(laterally diffused metal oxide semiconductor, LDMOS) 및 낮은 전압(LV)의 CMOS 디바이스는 동일한 칩에 집적되어 있다(integrated). 도 1 에 나타낸 바와 같이, 반도체 기판(100)은, 파일드 옥사이드 층(filed oxide layer)(114)에 의해 분리되는, LDMOS(110) 및 CMOS(120)를 포함한다. 상기 LDMOS(110)은 상기 소스 영역 및 상기 드레인 영역 사이의 드리프트 영역(drift region)(111)을 갖는다. 상기 저농도로 도핑된 드리프트 영역(low doped drift region)은 이의 높은 임피던스(impedance)로 인하여 보다 높은 전압에 견딜 수 있다. 도 1 에 나타낸 바와 같이, 상기 LDMOS의 상기 게이트(112)는, 필드 플레이트(field plate)로서 고려될 수 있는 상기 드리프트 영역의 상기 드리프트 영역 산화 층(113)에 연장된다.
상기 LV COMS 는 100 내지 200 Å의 두께를 갖는 매우 얇은 게이트 산화물(very thin gate oxide)을 사용하고, 상기 기판 표면의 품질은, 상기 게이트 산화물(gate oxide)의 품질을 결정한다. 상기 게이트 산화물을 성장시키기 전에, 이는 상기 기판 표면을 산화시키고, 에칭(etching)을 통해 상기 산화물층을 제거하는 것을 필요로 하고, 따라서 높은 품질의 게이트 산화물이 노출되고, 이러한 공정은 상기 희생적 산화 공정(sacrificial oxidation process)으로써 또한 알려져 있다. 일반적으로, 상기 희생적 산화물층의 완전한 제거를 보장하기 위해, 상기 산화 층의 상기 에칭 손실이 상기 희생적 산화물층의 성장보다 더 크다.
도 2 및 도 3에 나타낸 반도체 디바이스를 위한 제조 방법은 하기를 포함한다:
단계 S301, LDMOS 영역 및 CMOS 영역을 포함하는, 반도체 기판(200)이 제공된다.
단계 S302, 마스킹 층(masking layer)(201)이 상기 반도체 기판 상에 형성된다.
단계 S303, LDMOS 드리프트 영역(202)은 마스크로서 상기 마스킹 층(201)을 사용하여 형성되고; 드리프트 산화물층(drift region oxide layer)(203)은 상기 드리프트 영역(202) 상에 형성된다.
단계 S304, 상기 마스킹 층(201)이 제거된다.
단계 S305, 희생적 산화물층(204)은 상기 반도체 기판 상에 형성된다.
단계 S306, 상기 희생적 산화물층이 제거된다.
단계 S307, 상기 CMOS의 게이트 산화물(gate oxide)(211) 및 게이트(210)은 상기 희생적 산화에 의해 처리된 상기 반도체 기판(500) 상에서 형성된다. 그리고 난 다음에, 그 다음의 생산 공정은, 확산(diffusion), 포토리소그래피, 에칭, 박막 공정(thin-film processing)에 의해 실행된다.
도 2 및 도 3에 나타낸 바와 같이, 상기 희생적 산화의 단계가, 상기 희생적 산화물층의 에칭 공정 동안에, 드리프트 영역 산화물층의 단계 후에 설정되기 때문에, HV LDMOS의 상기 드리프트 영역 산화 층이 또한 에칭된다(etched). 도 4 및 도 2g에 나타낸 코너 영역(corner area)(221)에서, 상기 드리프트 영역 산화물 에지(edge)는 손상에 영향을 받기 쉽다. 게다가, 도 2f에서 파선(dashed lines)으로 나타낸 상기 영역은 상기 드리프트 영역 산화물층(203)으로서 에칭된다. 상기 드리프트 영역 산화물층의 가장자리 상의 상기 코너 부분이 상기 게이트 산화물을 형성하는 공정 동안에 특정한 정도로 산화될 것일지라도, 상기 코너에서 상기 산화물층은 너무 얇고, 이는 상기 드리프트 영역에 걸쳐 보다 높은 전기장으로 인하여 상기 LDMOS 디바이스의 고장을 초래할 것이다.
선행 기술에서 하나의 해결책은, 파괴 전압(breakdown voltage)을 증가시키는 상기 드리프트 영역의 길이를 증가시키는 것이다. 그러나, 이러한 방법은 또한 몇몇의 문제점을 갖는다.
LDMOS 디바이스는, 수백의 LDMOS 유닛으로 구성된 단일 구조 유닛이고, 유닛의 수가 더 많으면 많을수록, 보다 더 강한 구동 능력(drive capability)을 갖는 LDMOS 디바이스를 갖는다. 상기 드리프트 영역의 상기 증가된 길이는 상기 LSMOS 유닛 칩의 증가된 영역을 초래하고, 유닛의 수가 감소하면 할수록, 이로 인하여 상기 동일한 영역 하의 상기 LDMOS 디바이스의 상기 구동 능력이 감소한다(The increased length of the drift region results in an increased area of the LDMOS unit chip, such that the number of unit is decreased, thereby decreasing the drive capability of the LDMOS device under the same area).
게다가, 온-저항(on-resistance)은 드레인에서 소스로의 작동 디바이스(working device)의 저항이고, 상기 온-저항이 작은 경우에, 보다 큰 출력 전류가 발생하고, 상기 디바이스가 좋은 스위칭 특성(good switching characteristics) 및 보다 강력한 구동 능력(more powerful drive capability)이 제공될 것이다. 그러나, 상기 드리프트 영역의 상기 증가된 길이는 증가된 온-저항을 초래하고, 이로 인하여 상기 LDMOS 디바이스의 상기 구동 능력은 추가적으로 감소된다.
이에 따라서, 상기 파괴 전압을 향상시키도록 상기 드리프트 영역의 길이를 증가시키는 것은, 상기 온-저항 및 칩 영역을 증가시킬 것이고, 따라서 상기 LDMOS 디바이스의 구동 능력을 감소시킨다.
상기 LDMOS 디바이스의 제조를 시행하는 경우에, 본 발명은, 상기 선행 기술에서 적어도 하기의 문제점이 있음을 발견하였다 :
LDMOS 드리프트 영역에서 산화물층의 상기 에지 상의 상기 실리콘은 상기 쉽게 노출되고, 이는 상기 접합 에지(junction edge) 상의 누출(leakage)을 유도하고, 상기 LDMOS 디바이스의 고장을 초래한다.
본 발명의 요약
선행 기술의 결점을 극복하기 위해, 본 발명은, LDMOS 드리프트 영역에서 산화물층의 상기 에지 상의 상기 실리콘이 쉽게 노출되고, LDMOS 디바이스의 고장을 일으키는 문제점을 해결하기 위한 반도체 디바이스 제조 방법을 제공하고, 이로 인하여 상기 LDMOS의 파괴 전압이 개선되면서 상기 LDMOS 디바이스의 상기 구동 능력이 확보된다(In order to overcome the deficiencies of the prior art, the present invention provides a semiconductor device manufacturing method to solve the problem that the silicon on the edge of an oxide layer in an LDMOS drift region is easily exposed and causes breakdown of an LDMOS device, thereby improving the breakdown voltage of the LDMOS while ensuring the driving capability of the LDMOS device).
상기의 목적을 성취하기 위해, 본 발명은 하기의 기술적인 해결책을 채택하였다 :
하기를 포함하는, 반도체 디바이스의 제조방법 :
LDMOS 영역 및 CMOS 영역을 포함하는 반도체 기판을 제공하는 단계;
상기 반도체 기판 상에 희생적 산화물층(sacrificial oxide layer)을 형성하는 단계;
상기 희생적 산화물층을 제거하는 단계;
상기 희생적 산화에 의해 처리된 상기 반도체 기판 상에 마스킹 층을 형성하는 단계;
마스크로서 상기 마스킹 층을 사용하여 LDMOS 드리프트 영역을 형성하고; 상기 드리프트 영역 상에 드리프트 영역 산화물층을 형성하는 단계; 및
상기 마스킹 층을 제거하는 단계.
바람직하게, 상기 희생적 산화 층을 제거한 후에, 상기 방법은, 상기 희생적 산화에 의하여 처리된 상기 반도체 기판 상에 상기 CMOS의 게이트 및 게이트 산화물을 형성하는 단계;를 더 포함한다.
바람직하게, 상기 마스킹 층은 250 내지 400 Å의 두께를 가진다.
바람직하게, 상기 마스킹 층은 마스킹 실리콘 질화물층 및 마스킹 산화물층을 포함하고, 상기 마스킹 실리콘 질화물층은 상기 마스킹 산화물층 위에(above) 위치한다(positioned).
바람직하게, 상기 마스킹 실리콘 질화물층(masking silicon nitride layer)은 200 내지 350 Å을 가지고; 상기 마스킹 산화물층은 50 내지 100 Å 두께를 가진다.
바람직하게, 상기 마스킹 실리콘 질화물층은, 600 내지 800 °의 온도에서 열 산화 성장(thermal oxide growth)에 의하여 형성된다.
바람직하게, 상기 마스킹 산화물층은, 800 내지 1000 °의 온도에서 열 산화 성장에 의하여 형성된다.
바람직하게, 상기 희생적 산화물층의 제거 두께는 상기 희생적 산화물층의 형성 두께보다 크다.
바람직하게, 상기 희생적 산화물층의 형성 두께는 200 내지 400 Å이고, 상기 희생적 산화물층의 제거 두께는 300 내지 600 Å이다.
바람직하게, 상기 드리프트 영역 산화물층은 500 내지 1000 Å의 두께를 가진다.
본 발명에 따른 상기 반도체 디바이스의 제조방법은, HV LDMOS 드리프트 영역에서 산화물층의 에지 상의 상기 실리콘이 쉽게 노출되고, 이로 인하여 접합 에지(junction edge) 상의 누출을 유도하고, 상기 LDMOS 디바이스의 고장을 초래하는 문제점을 해결한다. 게다가, 상기 생산 비용은, 보다 얇은 드리프트 영역 산화물층(thinner drift region oxide layer)을 형성하도록, 보다 얇은 마스킹 층을 사용하여 감소된다.
상기 도면에서 상기 구성 요소는, 주안점이 본 내용의 원리를 명확하게 설명하는 것 대신에, 규모에 필연적으로 접근하지 않는다(The components in the drawings are not necessarily drawn to scale, the emphasis instead being placed upon clearly illustrating the principles of the present disclosure). 게다가, 도면에서, 참고 번호는 도면을 통해 이에 대응하는 부분을 나타낸다.
도 1 은, 하나의 칩 상의 집적된(integrated) LDMOS 및 CMOS를 나타내는 도식적인 그림이다;
도 2a 내지 도 2g는, 상기 선행 기술에서 반도체 디바이스의 제조를 도식적으로 나타낸 단면도이다;
도 3 은, 상기 선행 기술에서 반도체 디바이스의 제조 방법의 흐름도이다;
도 4 는, 상기 선행 기술에서 드리프트 영역 산화물층의 손상된 코너를 나타내는 확대된 사진이다;
도 5a 내지 도 5g는, 본 발명의 실시형태에 따른 반도체 디바이스의 제조를 도식적으로 나타낸 단면도이다.
도 6 은, 본 발명의 실시형태에 따른 반도체 디바이스의 제조 방법의 흐름도이다;
도 7 은, 본 발명의 실시형태에 따라 드리프트 영역 산화물층의 손상된 코너를 나타내는 확대된 사진이다.
실시형태의 상세한 설명
참고는, 휴대폰을 위해 백업 전력 공급의 실시형태를 상세하게 기재하기 위해, 상기 도면에 현재 제조될 것이다(Reference will now be made to the drawings to describe, in detail, embodiments of the present back-up power supply for mobile phone). 이러한 내용에서 "an" 또는 "하나(one)" 실시형태에서의 언급은 필연적으로 동일한 실시예를 나타내지 않고, 이러한 참고는 적어도 하나를 의미함에 특히 주목해야한다(It should be noted that references to "an" or "one" embodiment in this disclosure are not necessarily to the same embodiment, and such references mean at least one).
내용이 다른 방식을 필요로 하지 않는 한, 기술(description) 및 청구항의 내용에, 단어 "포함한다", "포함하는" 등은, 배타적인(exclusive) 또는 완전한 의미(exhaustive sense)와 대조적인 포괄적인 의미; 다시 말해서, "포함하나, 이로 제한되지 않는"의 의미로 이해될 것이다. 상기 단수 또는 복수를 사용하는 단어는 각각 복수 또는 단수를 포함한다. 게다가, 이러한 출원에 사용된 경우, 상기 단어 "본원(herein)", "상기", "하기의" 및 유사한 의미의 단어는, 이러한 출원의 어떠한 특정한 부분이 아니고, 전체로서 이러한 출원을 나타낼 것이다. 상기 청구의 범위에서 둘 또는 그 이상의 목록에 관하여 상기 단어 "또는"을 사용한 경우, 단어는 단어의 하기의 해석의 모두를 포함한다: 상기 목록에서 어떠한 상기 항목(items), 상기 목록에서 상기 항목의 모두 및 상기 목록에서 상기 항목의 어떠한 조합(combination).
도 5 및 도 6 에 나타낸 바와 같이, 반도체 디바이스의 제조방법의 실시형태는, 하기의 단계를 포함하여, 제공된다:
단계 S601, 반도체 기판(500)은, LDMOS 영역 및 CMOS 영역을 갖는 것이 제공된다.
단계 S602, 희생적 산화물층(501)은 상기 반도체 기판(500) 상에 형성된다.
예를 들어, 보다 하위의 칩 구조(lower chip structure)의 제조가 완성된 후에, 희생적 산화물층(501)은, 800 ℃ 내지 1000 ℃에서 확산로 튜브(furnace tube)에서 실리콘 기판 상에 성장되고, 상기 희생적 산화물층(501)의 상기 두께는 200 내지 400 Å이다.
단계 S603, 상기 희생적 산화물층(501)은 제거된다.
예를 들어, 상기 희생적 산화물층(501)은 습식 에칭(wet etching)을 사용하여 제거되고, 습식 에칭 두께는 300 내지 600 Å이다.
단계 S604, 마스킹 층은 상기 희생적 산화로 처리된 상기 반도체 기판(500) 상에 형성된다.
예를 들어, 상기 마스킹 층은 마스킹 산화(PAD OX) 층(502) 마스킹 실리콘 질화 (PAD SIN) 층(503)을 포함하고, 상기 마스킹 실리콘 질화물층(503)은 상기 마스킹 산화물층(502) 상에 위치한다(positioned). 상기 PAD OX(502)는, 50 내지 100 Å의 두께를 갖는 800 ℃ 내지 1000 ℃에서 확산로 튜브에서 성장된다. 상기 PAD SIN(503)은, 200 내지 350 Å의 두께를 갖는 600 ℃ 내지 800 ℃에서 확산로 튜브에서 성장된다.
단계 S605, LDMOS 드리프트 영역(504)은 마스크로서 상기 마스킹 층을 사용하여 형성되고; 드리프트 영역 산화물층(505)은 상기 드리프트 영역(504) 상에 형성된다.
예를 들어, 상기 LDMOS 드리프트 영역(504)은 포토리소그래피 및 노출(exposure)에 의해 정의되고, 상기 LDMOS 드리프트 영역(504)는 PAD OX(502) 및 PAD SIN(503)을 에칭하여 노출된다. 그리고 난 다음에, 200-300KeV의 불순물 붕소(impurities Boron) 및 20-30KeV의 불순물 인(impurities Phosphorus)은 상기 드리프트 영역의 불순물 농도를 조절하도록 충전되고, 그리고 난 다음에, 상기 포토 레지스트는 에칭에 의해 제거된다. 상기 드리프트 영역 산화(OX)층(505)은, 500 내지 1000 Å의 두께를 갖는 800 ℃ 내지 1000 ℃에서 확산로 튜브에서 성장된 열 산화물(thermal oxide)이다.
단계 S606, 상기 마스킹 층은 제거된다.
예를 들어, PAD OX(502) 및 PAD SIN(503)은 에칭에 의해 제거된다.
단계 S607, 상기 CMOS의 게이트 산화물(511) 및 게이트(510)은 상기 희생적 산화에 의해 처리된 상기 반도체 기판(500) 상에 형성된다.
예를 들어, LV CMOS 게이트 산화물(GOX)(511)은 100 내지 200 Å의 두께를 갖는 800 ℃ 내지 1000 ℃에서 확산로 튜브에서 성장된 열 산화물이다. 그리고 난 다음에, 차후의 생산 공정은, 확산, 포토리소그래피, 에칭, 박막 공정에 의해 실행된다.
도 5g 및 도 7에 나타낸 바와 같이, 희생적 산화의 단계가 LDMOS 드리프트 영역을 형성하는 단계 전에 설정되기 때문에, 상기 드리프트 영역 산화물층의 상기 코너 부분(521)은 손상을 주지 않을 것이다.
상기 선행 기술에서, 드리프트 영역 산화물층의 두께의 일부는 희생적 산화의 공정 동안에 에칭될 것이고, 따라서 희생적 산화가 500 내지 1000 Å에 도달할 수 있는 후에, 상기 드리프트 영역 산화물층의 두께를 확실하게 보장하도록, 상기 드리프트 영역 산화물층의 두께는 사전에 1500 내지 2500 Å로 증가된다. 이에 따라서, 본 발명의 상기 드리프트 영역 산화물층의 상기 두께는 감소될 수 있고, 상기 마스킹 층의 두께는 이에 따라 감소된다. 도 2 에 나타낸 바와 같이, 상기 이전의 마스킹 산화물층의 상기 두께는 100 내지 300 Å이고, 상기 이전의 마스킹 실리콘 질화물층의 상기 두께는 100 내지 2000 Å이고, 이러한 결과로 생산 비용은 감소된다.
본 발명에 따른 상기 반도체 디바이스의 제조방법은, HV LDMOS 드리프트 영역에서 산화 층의 에지 상의 상기 실리콘이 쉽게 노출되고, 이는 접합 에지 상의 누출을 유도하고, 상기 LDMOS 디바이스의 고장을 초래하는 문제점을 해결한다. 게다가, 상기 생산 비용은, 보다 얇은 드리프트 영역 산화물층(thinner drift region oxide layer)을 형성하도록, 보다 얇은 마스킹 층을 사용하여 감소된다.
본 실시형태는 또한 BCD 공정 등에 적용될 수 있다.
본 발명은 발명을 실행하기 위한 최상의 방식 및 이의 실시형태에 관하여 기재되어 있을지라도, 첨부된 청구의 범위에 의해 정의된 것을 의도하는 다양한 변형 및 변화가, 본 발명의 범위로부터 벗어남이 없이 만들어질 수 있음을 본 분야의 숙련자에게 명백할 것이다.

Claims (10)

  1. LDMOS 영역 및 CMOS 영역을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 희생적 산화물층(sacrificial oxide layer)을 형성하는 단계;
    상기 희생적 산화물층을 제거하는 단계;
    상기 희생적 산화에 의해 처리된 상기 반도체 기판 상에 마스킹 층을 형성하는 단계로서, 상기 마스킹 층은 마스킹 실리콘 질화물층 (masking silicon nitride layer) 및 마스킹 산화물층을 포함하는 것인, 단계;
    마스크로서 상기 마스킹 층을 사용하여 LDMOS 드리프트 영역을 형성하고; 상기 드리프트 영역 상에 드리프트 영역 산화물층을 형성하는 단계; 및
    상기 마스킹 층을 제거하는 단계;
    를 포함하는 반도체 디바이스의 제조방법.
  2. 제1항에 있어서,
    상기 희생적 산화물층 제거 후에, 상기 희생적 산화에 의하여 처리된 상기 반도체 기판 상에 상기 CMOS의 게이트 및 게이트 산화물을 형성하는 단계;를 더 포함하는, 반도체 디바이스의 제조방법.
  3. 제1항에 있어서,
    상기 마스킹 층은 250 내지 400 Å의 두께를 가지는 것인, 반도체 디바이스의 제조방법.
  4. 제1항에 있어서,
    상기 마스킹 실리콘 질화물층은 상기 마스킹 산화물층 위에(above) 위치하는 것인, 반도체 디바이스의 제조방법.
  5. 제4항에 있어서,
    상기 마스킹 실리콘 질화물층은 200 내지 350 Å의 두께를 가지고; 상기 마스킹 산화물층은 50 내지 100 Å의 두께를 가지는 것인, 반도체 디바이스의 제조방법.
  6. 삭제
  7. 제4항에 있어서,
    상기 마스킹 산화물층은, 800 내지 1000 ℃의 온도에서 열 산화 성장에 의하여 형성되는 것인, 반도체 디바이스의 제조방법.
  8. 제1항에 있어서,
    상기 희생적 산화물층의 제거 두께는 상기 희생적 산화물층의 형성 두께보다 큰 것인, 반도체 디바이스의 제조방법.
  9. 제8항에 있어서,
    상기 희생적 산화물층의 형성 두께는 200 내지 400 Å이고, 상기 희생적 산화물층의 제거 두께는 300 내지 600 Å인 것인, 반도체 디바이스의 제조방법.
  10. 제1항에 있어서,
    상기 드리프트 영역 산화물층은 500 내지 1000 Å의 두께를 가지는 것인, 반도체 디바이스의 제조방법.
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