KR101873080B1 - 고-밀도 비-휘발성 메모리 내의 에어 갭 격리를 제조하는 방법 - Google Patents

고-밀도 비-휘발성 메모리 내의 에어 갭 격리를 제조하는 방법 Download PDF

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Abstract

비-휘발성 메모리 어레이들 내의 에어 갭 격리 및 관련 제조 공정들이 제공된다. 에어 갭들은 기판의 액티브 영역들 사이의 격리 영역들에 적어도 부분적으로 형성된다. 상기 에어 갭들은 인접한 층 스택의 열들 사이의 기판 표면 위에 더 연장될 수 있다. 희생 물질이 상기 격리 영역들에 적어도 부분적으로 형성되고 그 다음, 유전 라이너가 형성된다. 상기 희생 물질은, 개별 제어 게이트들 및 비-휘발성 저장 요소들의 열들을 형성하도록 제어 게이트층을 형성하고 상기 제어 게이트층 및 상기 층 스택의 열들을 에칭하기에 앞서 에어 갭들을 정의하도록 제거된다.

Description

고-밀도 비-휘발성 메모리 내의 에어 갭 격리를 제조하는 방법{METHOD OF MANUFACTURING AIR GAP ISOLATION IN HIGH-DENSITY NON-VOLATILE MEMORY}
[우선권 주장]
본 출원은 Pachamuthu 등에 의해 2011년 1월 12일자로 출원된 발명의 명칭이 "Air Isolation in High Density Non-Volatile Memory"인 미국 가특허 출원 제61/432,189호(사건 번호 SAND-01500US0)의 우선권을 주장하며, 상기 출원은 그 전체가 본 명세서에 참조로서 포함된다.
[기술분야]
본 발명의 실시예들은 비-휘발성 메모리와 같은 고밀도 반도체 디바이스들 및 상기 디바이스들을 형성하는 방법들에 의도된 것이다.
대부분의 집적 회로 응용들에서, 다양한 집적 회로 기능들을 구현하도록 배치되는 기판 영역이 감소되는 것이 지속되고 있다. 예를 들어, 반도체 메모리 디바이스들 및 이들의 제조 공정들은 실리콘 기판의 주어진 영역에 저장될 수 있는 데이터의 양의 증가를 위한 요구들을 충족시키기 위해 지속적으로 발달되고 있다. 이러한 요구들은 주어진 사이즈의 메모리 카드 또는 다른 타입의 패키지의 저장 용량을 증가시키고 그리고/또는 그들의 사이즈를 감소시키는 것을 요구한다.
플래시 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(flash EEPROM) 및 전기적으로 프로그램가능한 판독 전용 메모리(EPROM)를 포함하는 EEPROM은 가장 대중적인 비-휘발성 반도체 메모리들 중에 속한다. 하나의 대중적인 플래시 EEPROM 구조는 개별 비트 라인들과 공통 소스 라인들 사이에 하나 이상의 선택 트랜지스터를 통해 연결된 다수의 메모리 셀들의 스트링을 가진 NAND 어레이를 이용한다. 도 1은 단일 NAND 스트링을 도시하는 정면도이고, 도 2는 상기 단일 NAND 스트링의 등가 회로이다. 도 1 및 도 2에 도시된 상기 NAND 스트링은 제1 선택 게이트(120)와 제2 선택 게이트(122) 사이에 직렬로 네 개의 트랜지스터(100, 102, 104 및 106)를 포함한다. 선택 게이트(120)는 비트 라인 컨택(126)을 통해 비트에 상기 NAND 스트링을 연결한다. 선택 게이트(122)는 소스 라인 컨택(128)을 통해 공통 소스 라인에 상기 NAND 스트링을 연결한다. 트랜지스터들(100, 102, 104 및 106) 각각은 개별 저장 요소이며 제어 게이트 및 플로팅 게이트(floating gate)를 포함한다. 예를 들어, 트랜지스터(100)는 제어 게이트 (100CG) 및 플로팅 게이트(100FG)를 포함하고, 트랜지터(102)는 제어 게이트(102CG) 및 플로팅 게이트(102FG)를 포함하며, 트랜지터(104)는 제어 게이트(104CG) 및 플로팅 게이트(104FG)를 포함하고, 그리고 트랜지터(106)는 제어 게이트(106CG) 및 플로팅 게이트(106FG)를 포함한다. 제어 게이트(100CG)는 워드 라인 WL3에 연결되고, 제어 게이트(102CG)는 워드 라인 WL2에 연결되며, 제어 게이트(104CG)는 워드 라인 WL1에 연결되고, 그리고 제어 게이트(106CG)는 워드 라인 WL0에 연결된다.
비록, 도 1 및 2가 NAND 스트링에 네 개의 메모리 셀을 도시하고 있지만은, 네 개의 트랜지스터의 사용은 단지 예로서 제공되는 것임에 주목하자. NAND 스트링은 네 개의 메모리 셀보다 적거나 또는 네 개의 메모리 셀보다 많은 메모리 셀을 가질 수 있다. 예를 들어, 일부 NAND 스트링들은 8개의 메모리 셀, 16개의 메모리 셀, 32개의 메모리 셀, 또는 더 많은 메모리 셀을 포함할 것이다.
전류 플래시 EEPROM 어레이들의 전하 저장 요소(charge storage element)들은 대부분 일반적으로, 전기적으로 도전성인 플로팅 게이트들인 바, 상기 플로팅 게이트들은 통상적으로, 도핑된 폴리실리콘 물질로부터 형성된다. 플래시 EEPROM 시스템들에 유용한 다른 타입의 메모리 셀은 비-휘발성인 방식으로 전하를 저장할 수 있는 전하 저장 요소를 형성하기 위해 도전성 플로팅 게이트 대신 비-도전성 유전 물질(dielectric material)을 이용한다. 이러한 셀은 학술지 IEEE Electron Device Letters(Vol. EDL-8, No. 3, 1987년 3월, 페이지 93-95)에 Chan 등이 저술한 글인 "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device"에 기술되어 있다. 실리콘 산화물, 실리콘 나이트라이드(silicon nitride) 및 실리콘 산화물("ONO")로 형성된 삼중-층 유전체는 도전성 제어 게이트와 상기 메모리 셀 채널 위의 반도전성 기판의 표면 사이에 샌드위치(sandwich)된다. 상기 셀은 전자들을 상기 셀 채널로부터 상기 나이트라이드로 주입함으로써 프로그래밍되고, 여기서 상기 전자들은 제한된 공간에 트래핑되고 저장된다. 이렇게 저장된 전하는 그 다음, 검출가능한 방식으로 상기 셀의 채널의 일부의 임계 전압을 변경시킨다. 상기 셀은 상기 나이트라이드에 핫-홀(hot hole)들을 주입함으로써 소거된다. 또한, 도핑된 폴리실리콘 게이트가 별개의 선택 트랜지스터를 형성하도록 메모리 셀 채널의 일부에 걸쳐 확장되는 분리-게이트 구성(split-gate configuration)에서 유사한 셀을 기술하는 학술지 EEE Journal of Solid-State Circuits(Vol. 26, No. 4, 1991년 4월, 페이지 497-501)에 Nozaki 등이 저술한 "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application"을 참조하라.
통상의 비-휘발성 플래시 어레이들의 메모리 셀들은, 함께 소거되는 셀들의 개별 블록들로 분리된다. 즉, 상기 블록은, 비록 하나보다 많은 블록이 단일 소거 동작에서 소거될 수 있더라도, 별도로 소거 유닛으로서 함께 소거가능한 최소의 수의 셀들을 포함한다. 추가적으로, 더욱 최신의 메모리들은 블록들보다 작은 유닛들에서 소거하는 것을 제공할 수 있다. 통상적으로, 각 블록은 데이터의 하나 이상의 페이지들을 저장하고, 한 페이지는, 비록 하나보다 많은 페이지가 단일 동작에서 프로그래밍 또는 판독될 수 있더라도, 프로그래밍 및 판독의 기본 유닛으로서 데이터 프로그래밍 및 판독 동작을 동시에 겪는 최소의 수의 셀들을 포함한다. 통상적으로, 각 페이지는 데이터의 하나 이상의 섹터(sector)를 저장하고, 상기 섹터의 사이즈는 호스트 시스템에 의해 정의된다. 일 예는 자기 디스크 드라이브들로 설정된 표준에 따른 사용자 데이터에 상기 사용자 데이터 및/또는 상기 데이터가 저장되는 블록에 대한 몇 바이트의 오버헤드 정보(overhead information)를 더한 512 바이트의 섹터이다.
집적 회로 응용들에서 더 높은 밀도들에 대한 요구가 증가했고, 제조 공정들은 트랜지스터들의 게이트 및 채널 영역들과 같은 회로 요소들의 최소 배선 폭(feature size)들을 감소시키는 것을 발달시켜왔다. 상기 최소 배선 폭들이 감소함에 따라, 종래의 NAND 메모리 어레이에 대한 수정들은 다른 것들 중에서도, 작은 최소 배선폭들과 관련된 기생 커패시턴스를 감소시키는 것에 만들어졌다.
도 1은 NAND 스트링의 정면도이다.
도 2는 도 1에 도시된 NAND 스트링의 등가 회로도이다.
도 3은 NAND 플래시 메모리 어레이의 일부의 평면도이다.
도 4는 도 3에 도시된 플래시 메모리 어레이의 일부의 라인 A--A을 따라 절취된 수직 단면도이다.
도 5는 두 개의 NAND 스트링들의 네 개의 워드 라인의 긴 부분들의 한 쌍의 3-차원 도면이다.
도 6은 일 실시예에 따른 희생 물질(sacrificial material)을 사용하여 에어 갭들을 가진 비-휘발성 저장체를 제조하는 방법을 기술하는 흐름도이다.
도 7a 내지 7p는 일 실시예에서, 도 6의 방법에 따른 제조 공정을 묘사하는 비-휘발성 메모리 어레이의 일부를 통하는 단면도들이다.
도 8a 내지 8c는 일 실시예에서, 도 6의 방법에 따른 제조 공정의 일부를 묘사하는 비-휘발성 메모리 어레이의 일부를 통하는 단면도들이다.
도 9a 내지 9d는 일 실시예에서, 도 6의 방법에 따른 제조 공정의 일부를 묘사하는 비-휘발성 메모리 어레이의 일부를 통하는 단면도들이다.
도 10a 내지 10l은 일 실시예에서, 도 6의 방법에 따른 제조 공정을 묘사하는 비-휘발성 메모리 어레이의 일부를 통하는 단면도들이다.
도 11a 내지 11g는 일 실시예에서, 도 6의 방법에 따른 제조 공정을 묘사하는 비-휘발성 메모리 어레이의 일부를 통하는 단면도들이다.
도 12는 일 실시예에 따른 메모리 어레이의 조직(organization)의 예를 도시한다.
도 13은 개시된 기술의 실시예들을 구현하기 위해 제조 또는 사용될 수 있는 메모리 시스템의 예를 도시하는 블록도이다.
도 14는 감지 블록의 일 실시예를 도시하는 블록도이다.
본 발명의 실시예들은 고-밀도 반도체 메모리에 의도된 것이며, 특히 비-휘발성 메모리 내의 개별 디바이스들 간의 전기적 격리에 의도된 것이다. 전기적 격리는 열(column)(비트 라인) 방향으로 형성되는 에어 갭들 및/또는 행(row)(워드 라인) 방향으로 형성되는 에어 갭들에 의해 적어도 부분적으로 제공된다. 상기 비트 라인 에어 갭들은 제어 게이트들 및 전하 저장 영역들을 정의하도록 액티브 영역의 층 스택을 에칭하기 전에 제거되는 희생 물질들을 사용하여 형성된다. 비-휘발성 메모리 어레이들 및 관련 제조의 방법들이 제공된다.
비트 라인 에어 갭들로서 지칭되는 열 방향으로 형성된 에어 갭들은 행 방향으로 인접한 디바이스들 간의 전기적 격리를 제공할 수 있다. 예를 들어, NAND 타입 비-휘발성 메모리 내의 인접한 스트링들과 같은 비-휘발성 저장 요소들의 인접한 열들은 상기 인접한 열들 아래에 놓인 액티브 영역들 사이의 기판에 형성되는 에어 갭들을 이용하여 격리될 수 있다. 비록, NAND 타입 비-휘발성 메모리에 관하여 주로 기술되더라도, 본 명세서에 기술된 다양한 에어 갭들이 저장 요소들을 위한 열 및/또는 행 구조들을 이용하는 다른 어레이들에서 사용될 수 있음이 이해될 것이다.
일 실시예에서, 에어 갭들은 기판의 액티브 영역들 사이의 격리 영역들에 적어도 부분적으로 형성된다. 또한, 상기 에어 갭들은 인접한 층 스택의 열들 사이의 기판 표면 위에 연장될 수 있다. 희생층은 격리 영역들에 적어도 부분적으로 형성되고, 그 다음 유전 라이너(dielectric liner)가 형성된다. 상기 희생 물질은, 제어 게이트층을 형성하고 그 다음 개별 제어 게이트들 및 비-휘발성 저장 요소들의 열들을 형성하기 위해 상기 제어 게이트층 및 층 스택의 열들을 에칭하기에 앞서 에어 갭들을 정의하도록 제거된다.
일 실시예에서, 희생 물질은 후속적으로 형성되는 유전 라이너보다 높은 분해 온도를 가지고 형성된다. 그 다음, 상기 유전 라이너가 형성되고, 그 뒤에 상기 희생 물질을 제거하도록 기판의 온도가 상승된다. 상기 유전 라이너 및/또는 추가적인 절연 물질은 격리 영역들 위에 놓이는 브릿지들을 정의할 수 있다. 상기 브릿지들은 에어 갭들에 대한 상부 종점(upper endpoint)을 정의하는 하부 표면을 가진다. 다른 실시예에서, 상기 유전 라이너는 스페이서들을 형성하고 아래 놓인 희생 물질을 노출시키도록 에치 백(etch back)된다. 그 다음, 상기 희생 물질은 에칭함으로써 제거된다. 추가적인 절연 물질은 상기 브릿지들을 정의하기 위해 상기 스페이서들로 사용될 수 있다. 다른 실시예에서, 상기 희생 물질은 희생 레지스트(sacrificial resist)이다. 일 예에서, 상기 유전 라이너는 상기 레지스트의 분해를 위한 파장에서의 자외선에 광학적으로 투명하다(transparent). 다른 예에서, 상기 유전 라이너는 희생 레지스트 위에 형성되는 것이 아니라, 층 스택의 열들의 수직 측벽들을 따라서만 형성된다. 상기 유전 라이너를 형성한 이후에 적절한 UV 파장에 상기 기판을 노출하는 것이 상기 에어 갭들을 정의하는 데 사용된다.
일 실시예에서, 기판의 액티브 영역들 위에 층 스택의 열들 사이의 격리 영역들 및/또는 개구부들에서의 에어 갭들의 형성은 제어가능하다. 상기 에어 갭들에 대한 하부 종점 및 상기 에어 갭들에 대한 상부 종점의 정의를 포함하여 정의된 높이가 제공된다. 격리 영역들에서의 제1 절연 물질은 스핀-온(spin-on) 공정 또는 에치 백 공정에 의해 형성될 수 있다. 상기 제1 절연 물질의 상부 표면은 상기 에어 갭들에 대한 하부 종점 영역을 정의한다. 그 다음, 희생 물질이 상기 격리 영역들 및/또는 개구부들에 형성된다. 상기 희생 물질은 상기 에어 갭들에 대한 타겟 상부 종점에 대응하는 바람직한 높이까지 스핀-온 공정 또는 에치 백 공정을 사용하여 형성될 수 있다. 협소한 패턴들의 구조적 안정성이 제공된다. 더욱이, 터널(tunnel) 및 측벽 유전체들 상의 감소된 사후 습식 에치 화학품 문제들 및 관련 악영향들이 일 실시예에서 달성된다. 일 실시예는 에어 갭 높이 제어로 인해 서로 다른 노드 사이즈들로의 확장성을 포함하여 통합(integration) 및 비용 효율적인 기법들을 가능하게 하는 기존의 툴들을 이용하여 제공된다. 상기 터널 및 전하 저장층 측벽들은 후속적인 고온 공정으로 인한 인(Phosphorous)(폴리실리콘과 같은 전하 저장층) 및 붕소(Boron)(실리콘 기판) 외확산(out-diffusion)의 문제를 감소시키거나 또는 제거하기 위해 보호될 수 있다.
일 실시예는 기판의 복수의 액티브 영역들 위에 놓인 복수의 층 스택의 열들을 형성하는 단계를 포함하고, 각 액티브 영역은 두 개의 수직 측벽들을 구비하고 기판에서 복수의 격리 영역들에 의해 인접한 액티브 영역들로부터 분리된다. 상기 격리 영역들은 제1 절연 물질이 부분적으로 채워지고, 그 다음 각각의 격리 영역에서 상기 제1 절연 물질 위에 희생 물질이 형성된다. 유전 라이너는 각각의 층 스택의 열의 수직 측벽들을 따라 수직으로 형성되고, 상기 희생 물질은, 상기 제1 절연 물질의 상부 표면으로부터 적어도 기판의 표면의 레벨까지 수직으로 연장되는 복수의 비트 라인 에어 갭들을 정의하도록, 상기 유전 라이너를 형성한 이후에 제거된다.
다른 실시예에서, 비-휘발성 저장체를 제조하는 방법은 기판 위에 열 방향으로 신장된 제1 층 스택의 열 및 제2 층 스택의 열을 형성하는 단계를 포함하고, 각각의 층 스택의 열은 두 개의 수직 측벽들을 구비하고 터널 유전 스트립 위에 전하 저장 스트립을 포함한다. 상기 제1 층 스택의 열은 상기 기판의 제1 액티브 영역 위에 놓이고 상기 제2 층 스택의 열은 상기 기판의 제2 액티브 영역 위에 놓인다. 상기 기판은 상기 제1 액티브 영역 및 상기 제2 액티브 영역 사이의 격리 영역을 정의하도록 에칭된다. 제1 절연 물질이 상기 격리 영역에 부분적으로 형성되고 그 다음에, 상기 격리 영역에 희생 물질이 형성되며 상기 희생 물질 위에 상기 희생 물질의 분해 온도보다 높은 분해 온도를 가지는 라이너가 형성된다. 상기 기판의 온도는 적어도 상기 희생 물질의 분해 온도까지 상승되고, 에어 갭이 상기 희생 물질을 제거함으로써 격리 영역 내에 형성된다. 중간 유전층 및 제어 게이트층이 상기 에어 갭을 형성한 이후에 형성되고 그 다음에, 행 방향으로 신장된 복수의 제어 게이트들을 상기 제어 게이트층으로부터 형성하고, 상기 제1 층 스택의 열의 전하 스트립으로부터 제1 복수의 전하 저장 영역들을 형성하고, 그리고 상기 제2 층 스택의 열의 전하 저장 스트립으로부터 제2 복수의 전하 저장 영역들을 형성하도록 상기 제어 게이트층, 중간 유전층, 제1 층 스택의 열 및 제2 층 스택의 열이 에칭된다.
일 실시예는 기판의 복수의 액티브 영역들 위에 놓인 복수의 층 스택의 열들을 형성하는 단계를 포함하고, 각각의 액티브 영역은 두 개의 수직 측벽들을 구비하고 기판에서 복수의 격리 영역들에 의해 인접한 액티브 영역으로부터 분리된다. 상기 격리 영역들은 제1 절연 물질이 부분적으로 채워지고 그 다음에, 각각의 격리 영역에서 상기 제1 절연 물질 위에 희생 물질이 형성되고, 각각의 층 스택의 열의 수직 측벽들을 따라 수직으로 유전 라이너가 형성되며, 복수의 층 스택의 열들의 수직 측벽들을 따라 수직으로 연장된 복수의 스페이서들을 형성하도록 상기 유전 라이너가 에칭되고, 상기 복수의 스페이서들을 형성한 이후에 상기 희생 물질이 제거되며, 제2 절연 물질이 채워지고 에치 백된다. 상기 제2 절연 물질을 채우고 에치 백하는 것은 복수의 격리 영역들 위에 놓이는 복수의 브릿지들을 형성하고, 상기 제1 절연 물질의 상부 표면으로부터 적어도 기판의 표면의 레벨까지 수직으로 연장되는 복수의 비트 라인 에어 갭들을 정의한다.
본 발명의 실시예들에 따라 제조될 수 있는 바와 같은 NAND 메모리 어레이의 일부가 도 3에서 평면도에 도시된다. BL0 내지 BL4는 글로벌 수직 금속의 비트 라인(global vertical metal bit line)들(미도시)에게로의 비트 라인 연결들을 나타낸다. 네 개의 플로팅 게이트 메모리 셀이 예로서 각 스트링에 도시된다. 통상적으로, 개별 스트링들은 메모리 셀들의 열을 형성하는 16개, 32개 또는 그보다 많은 메모리 셀들을 포함한다. WL0 내지 WL3이라 라벨링된 제어 게이트(워드) 라인들은 종종 폴리실리콘에서, 플로팅 게이트들의 행들에 걸쳐 복수의 스트링들을 가로질러 연장된다. 도 4는 도 3의 라인 A--A를 따라 절취된 단면도이고, 폴리실리콘층 P2를 도시하는 바, 상기 P2로부터 제어 게이트 라인들이 형성된다. 상기 제어 게이트 라인들은 통상적으로, 자가-정렬된 스택으로서 플로팅 게이트들 위에 형성되고, 중간 유전층(162)을 통해 상기 플로팅 게이트들에 용량성으로 커플링된다. 스트링의 상단 및 하단은 선택 트랜지스터들(게이트들)(170 및 172)을 통해 비트 라인 및 공통 소스 라인에 각각 연결된다. 게이트(170)는 선택 라인 DSL에 의해 제어되고 게이트(172)는 선택 라인 SSL에 의해 제어된다. 상기 플로팅 게이트 물질(P1)은 액티브 게이트로서 사용되는 선택 트랜지스터들에 대한 제어 게이트에 단락될 수 있다. 플로팅 게이트와 제어 게이트 사이의 용량성 커플링은, 플로팅 게이트의 전압이 상기 제어 게이트 상의 전압을 증가시킴으로써 상승되게끔 한다. 열 내의 개별 셀은, 자신의 각 워드 라인들 상에 상대적으로 높은 전압을 두고 하나의 선택된 워드 라인 상에 상대적으로 더 낮은 전압을 둠으로써 스트링에서 나머지 셀들이 턴 온(turn on)되기 힘들게 하여 각 스트링을 통한 전류의 흐름이 상기 선택된 워드 라인 아래에 어드레싱된 셀 내에 저장된 전하의 레벨에만 주로 의존적이도록 함으로써 프로그래밍 동안 판독되고 검증된다. 상기 전류는 통상적으로, 병렬의 플로팅 게이트들의 행을 따라 전하 레벨 상태들을 판독하기 위해서 병렬로된 다수의 스트링들에 대해 감지된다. NAND 메모리 셀 어레이의 구조들 및 메모리 시스템의 일부로서의 이들의 동작의 예들이 미국 특허 제5,570,315호, 제5,774,397호 및 제6,046,935호에서 고려된다.
도 5는 더 거대한 플래시 메모리 어레이의 일부로서 제조될 수 있는 두 개의 예시적인 NAND 스트링(302 및 304)의 3-차원 블록도이다. 도 5는 예로서 스트링들(302 및 304) 상에 네 개의 메모리 셀을 도시한다. 도 5는 P-웰(P-well)(320) 아래에 N-웰(326)을 도시한다. 비트 라인 또는 y-방향은 NAND 스트링들을 따라 진행되고, 워드 라인 또는 x-방향은 상기 NAND 스트링들 또는 상기 비트 라인 방향에 직각으로 진행된다. 또한, 상기 워드 라인 방향은 행 방향으로서 나타내질 수 있고, 상기 비트 라인 방향은 열 방향으로서 나타내질 수 있다. N-웰(336) 아래의 P-타입 기판은 도 5에 도시되지 않는다. 일 실시예에서, 상기 제어 게이트들은 상기 워드 라인들을 형성한다. 공통 워드 라인 또는 워드 라인 상의 각 디바이스에 대한 제어 게이트를 제공하기 위해서 하나의 행에 걸쳐 일정하고 연속적인 층의 도전층(336)이 형성될 수 있다. 이 경우, 상기 층은, 상기 층이 대응하는 플로팅 게이트층(332)에 중첩되는 지점에서 각 메모리 셀에 대한 제어 게이트를 형성하는 것으로 간주될 수 있다. 다른 실시예들에서, 개별 제어 게이트들이 형성되고 그 다음, 별개로 형성된 워드 라인에 의해서 상호연결될 수 있다.
NAND-타입 비-휘발성 메모리 시스템을 제조할 때, 도 5에 도시된 바와 같은 NAND 스트링들을 포함하여, 전기적 격리가 인접한 스트링들 사이에 워드 라인 방향으로 제공된다. 도 5에 도시된 실시예에서, NAND 스트링(302)은 격리 영역(306)에 의해 NAND 스트링(304)으로부터 분리된다. 통상적으로, 절연 물질 또는 유전체가 이 격리 영역에서 인접한 스트링들 사이에 형성된다.
비-휘발성 메모리 저장 요소들을 스케일링할 때, 비트 라인/워드 라인 임계 치수(critical dimension)들 및 특성들의 제어는, 설계 룰 사양들을 충족시키도록 시도할 때 매우 어렵다. 셀 신뢰성 특성들은 프로그램/판독 방해, 전자 트랩/디-트랩(de-trap), 이웃한 셀의 커플링 효과들, 기생 커패시턴스들, 게이트와 채널 간의 그리고 채널 간의 커플링 효과들 등에 의해 영향을 받을 수 있다. 여러 예들에서, 이는, 간격들이 가깝고 기입, 검증 및 판독 동작들 동안 서로 다른 전하 포텐셜 에너지들이 생성될 때 이웃한 셀들 사이의 높은 전계 발생에 기인한다. 게다가, 종래의 공정들에 있어서 스케일링은 이러한 문제들을 증가시키고 기입, 소거 및 판독 동작들 동안 의도치 않은 임계 전압 시프트를 야기할 수 있다.
본 발명의 실시예들에 따르면, 에어 갭들이 메모리 구조에 가깝게 이격된 컴포넌트들 사이에 격리를 형성하도록 열(비트 라인) 및/또는 행(워드 라인)에 도입된다. 에어 갭들은 이웃한 플로팅 게이트들, 이웃한 제어 게이트들 사이의 그리고/또는 이웃한 플로팅 및 제어 게이트들 사이의 기생 간섭(parasitic interference)들을 감소시킬 수 있다. 에어 갭들은 다양한 물질 합성(composition)들을 포함하고 대기(atmospheric air)에 해당하지 않아도 된다. 예를 들어, 요소 가스(elemental gas)들의 농도들은 상기 에어 갭 영역들 내에서 다양할 수 있다. 에어 갭은 단순히, 어떤 고체 물질도 반도체 구조에 형성되지 않은 공동(void)이다. 비록, "에어" 갭들로서 지칭되지만은, 상기 에어의 요소 합성은 여러 다른 물질들을 포함할 수 있다. 따라서, 상기 용어, "에어"는 어떤 특별한 요소 합성을 가지는 것으로서 해석되어서는 안된다. 어떤 수 및 타입의 가스들도 상기 갭들 내에 있을 수 있다.
도 6은 개시된 기술의 일 실시예에 따른 비-휘발성 저장체를 제조하는 방법을 기술하는 흐름도이다. 도 7a 내지 7o는 일 실시예에서 도 6의 방법에 따라 제조된 비-휘발성 메모리 어레이의 수직 단면도들이다. 기술된 실시예는 단지 예시적일 뿐이며, 상기 실시예의 정확한 형태는 본 발명을 제한하는 것으로서 여겨져서는 안된다. 정확한 물질들, 치수들 및 공정의 순서는 주어진 구현의 요건들에 따라 다양할 수 있다. 다양한 특징들의 치수들은 필수적으로 스케일링 되어 그려진 것이 아님이 주목되어야 한다.
단계(402)에서, 최초의 공정이 메모리 제조를 위해 기판을 마련하도록 수행된다. 하나 이상의 웰들(예컨대, 삼중 웰)이 통상적으로, 기판 표면 위에 층 스택을 형성하기에 앞서 상기 기판에 형성된다. 예를 들어, p-타입 기판이 사용될 수 있다. 상기 p-타입 기판 내에, n-타입 웰이 생성될 수 있고, 상기 n-타입 웰 내에 p-타입 웰이 생성될 수 있다. 메모리 어레이의 다양한 유닛들이 개별 p-타입 웰들 내에 형성될 수 있다. 상기 웰(들)은 상기 기판을 도핑하도록 주입 및 어닐링될 수 있다. 또한, 제로 층(zero layer) 형성 단계가 웰 형성에 선행될 수 있다.
단계(404)에서, 최초의 층 스택이 상기 기판 표면 위에 형성된다. 도 7a는 도 3의 라인 B--B를 따라 절취된 x-축(행) 방향으로의 단면도를 도시한다. 도 7a는 일 예에서 단계들(402 내지 404)의 결과들을 도시한다. 층 스택(501)이 기판(502)의 표면 위에 형성된다. 이 예에서, 층 스택(501)은 터널 유전층(TDL)(504), 전하 저장층(CSL)(506) 및 하나 이상의 하드 마스크 층(508)(예컨대, 산화물)을 포함한다. 하나 이상의 희생층이 일 실시예에서, 상기 전하 저장층(506)과 하드 마스킹층(들)(508) 사이에 형성될 수 있다. 하나 이상의 층이 두 개의 층 사이에 있을 때뿐만 아니라 두 개의 층이 직접 컨택하고 있을 때도 하나의 층이 다른 층 위에 있다고 말해질 수 있음이 주목된다.
터널 유전층(504)은, 비록 다른 물질들 및 공정들이 사용될수 있지만은 일 실시예에서, 성장된 얇은 층의 산화물(예컨대, SiO2)이다. 화학 기상 증착(CVD) 공정들, 금속 유기 CVD 공정들, 물리 기상 증착(PVD) 공정들, 원자층 증착(ALD) 공정들, 열적 산화 또는 다른 적절한 기법들이 사용될 수 있다. 일 예에서, 상기 터널 산화물층은 약 8나노미터(nm)의 두께까지 형성된다. 비록 도시되지 않더라도, 하나 이상의 고전압 게이트 유전 영역들이 상기 터널 유전층을 형성하기 전에 또는 그 이후에 주변 회로 영역(peripheral circuitry region)에 형성될 수 있다. 상기 고전압 게이트 유전 영역들은 상기 터널 유전층보다 두꺼운 두께(예컨대, 30 내지 40nm)로 형성될 수 있다.
상기 전하 저장층(506)은 일 실시예에서 폴리실리콘 플로팅 게이트층이다. 상기 전하 저장층의 (기판 표면에 대한) 수직 치수 또는 두께는 실시예에 따라 다양할 수 있다. 일 예에서, 상기 전하 저장층은 30nm의 수직 치수를 가진다. 다른 예에서, 상기 전하 저장층은 70 내지 80nm의 수직 치수를 가진다. 또한, 유전 전하 저장 물질들, 금속 및 비-금속 나노구조들(예컨대, 탄소)이 전하 저장 물질의 층을 위해 사용될 수 있다. 일 실시예에서, 상기 전하 저장층은 전하-트랩 타입의 플로팅 게이트층을 형성하는 금속층이다. 얇은 금속의 전하-트랩 타입의 플로팅 게이트는 종래의 폴리실리콘 플로팅 게이트들의 경우에 일어날 수 있는 탄도성 전하(ballistic charge) 프로그래밍 문제들에 대한 우려들을 줄일 수 있다. 일 실시예에서, 금속 플로팅 게이트층은 10nm 내지 20nm 사이의 두께까지 형성된다. 다른 실시예에서, 20nm보다 두껍거나 10nm보다 얇은 금속 두께들이 사용된다. 일 실시예에서, 상기 금속 플로팅 게이트층은 높은 일함수의 금속이다. 일 예에서, 상기 금속은 루테늄(ruthenium)이다. 티타늄(titanium), 텅스텐(tungsten), 탄탈륨(tantalum), 니켈(nickel), 코발트(cobalt) 등 및 이들의 합금들(예컨대, TiN, WN, TaN, NiSi, CoSi, WSix)과 같은 다른 금속들이 사용될 수 있다.
단계(406)에서, 층 스택은 메모리 어레이의 의도된 열에 대응하는 제1 패턴으로 패터닝된다. 상기 제1 패턴은 행 또는 x-축의 방향으로 반복적이다. 또한, 상기 패턴은 격리 영역들에 의해 분리될 기판의 의도된 액티브 영역들에 대응한다. 일 실시예에서, 포토레지스트를 사용하는 종래의 포토리소그래피(photolithography)가, 하드 마스크층(508)을 x-축 방향으로 인접한 스트립들 사이의 공간들을 가지는 y-축 방향으로 신장된 스트립들로 패터닝하는 데 사용된다. 상기 하드 마스크층은, x-축 방향으로 서로 다른 치수들을 가지는 기판에서의 액티브 영역들을 정의하도록 메모리 어레이에서 제1 서브-패턴으로 그리고 주변 회로 영역들에서 하나 이상의 서로 다른 서브-패턴들로 패터닝될 수 있다. 또한, 스페이서-보조 패터닝, 나노-임프린트 패터닝(nano-imprint patterning) 및 다른 패터닝 기법들이 감소된 최소 선폭들에서 상기 하드 마스크층의 스트립들을 형성하는 데 사용될 수 있다. 제2 또는 행 방향으로 반복적인 상기 패턴은 타겟팅된 메모리 어레이의 열을 형성하도록 에칭의 제1 방향을 정의할 수 있다.
상기 패턴을 형성한 이후에, 단계(408)에서 층 스택 및 기판은 단계(406)에서 형성된 상기 패턴을 이용하여 에칭된다. 상기 층 스택은 층 스택 열들로 에칭된다. 상기 기판은 열들 아래에 놓인 액티브 영역들 및 상기 액티브 영역들을 분리시키는 격리 영역들로 에칭된다. 상기 용어, 층 스택은 공정 전반에서 상기 기판 위에 형성되는 층들을 지칭하는 데 사용된다. 따라서, 층 스택(501)은 최초의 층 스택을 에칭한 것으로부터 비롯된 층 스택의 열들의 집합을 나타낼 수 있다.
도 7b는 일 예에서 에칭 이후의 메모리 어레이를 도시한다. 에칭은 층 스택의 열들(503)을 형성하는 바, 상기 층 스택의 열들은 y-축 방향으로 신장되고, 이들 사이에 x-축 방향으로 간격들을 가진다. x-축 방향으로의 도해는 격리 영역들(520)에 의해 분리된 액티브 영역들(512) 위에 놓인 복수의 층 스택의 열들(503)을 도시한다. 각각의 층 스택의 열(503)은 터널 유전 스트립(TDS)(514), 전하 저장 스트립(CSS)(516) 및 하드 마스크 스트립(HMS)(518)을 포함한다. 일 예에서, 기판에서 격리 영역의 깊이는 200nm이다. 그러나, 다양한 깊이들이 일 예에서 180 내지 220nm의 범위에서 사용될 수 있다. 일 실시예에서, 반응성 이온 에칭이 서로 다른 층들을 에칭하도록 다양한 조합의 에칭 화학품들(etch chemistries)과 함께 사용된다. 어떤 적절한 에치 공정(들)도 사용될 수 있다.
단계(410)에서, 제1 유전 라이너가 격리 영역들의 수직 측벽들 및 층 스택의 열들의 수직 측벽들을 따라 형성된다. 단계(412)에서, 격리 영역들은 인접한 액티브 영역들 사이에 격리의 부분을 제공하는 제1 절연 물질이 부분적으로 채워진다. 일 예에서, 상기 충진 물질(fill material)은 일 실시예에서 스핀-온 증착 또는 코팅 공정을 이용하여 에치-백없이 바람직한 높이까지 격리 트랜치들에 선택적으로 증착된다. 예를 들어, 충진 물질(512)은 스핀-온 증착 또는 코팅 공정을 이용하여 형성되는 폴리실라잔(PSZ: polysilazane)일 수 있다. 다른 실시예에서, 충진 물질은 ALD 또는 CVD 공정을 이용하여 더 종래식으로 형성되고, 트랜치들 내에 바람직한 높이까지 에치 백될 수 있다. 충진 층을 위한 적절한 물질들은, 이들로만 한정되는 것은 아니지만은, 증대된 고 종횡비(enhanced high aspect ratio) 공정의 산화물들, 비-염색 실리케이트 유리(NSG: non-dyed silicate glass) 및 고-밀도 플라즈마(HDP) 산화물들과 같은 나이트라이드들 및 산화물들을 포함할 수 있다.
도 7c는 격리 영역들, 및 액티브 영역들 위에 놓인 층 스택의 열들의 측벽들을 따라 얇은 유전 라이너(510)를 형성한 이후의 디바이스를 도시한다. 상기 라이너는 상기 층 스택의 열들의 수직 측벽들뿐만 아니라 상기 격리 영역들의 벽들도 코팅한다. 일 실시예에서, 상기 라이너는 컨포멀한 증착(예컨대, ALD) 또는 다른 공정을 이용하여 형성된 고-온 산화물(HTO)이다. 테트라에틸 오르소실리케이트(Tetraethyl Orthosilicate), Si(OC2H5)4가 다른 실시예에서 사용된다. 비록 요구되지 않더라도, 상기 라이너는 일 예에서, 자신의 고온 형성을 위해 선택되고, 차후에 형성될 저온의 희생 물질에 대하여 분해 선택성(decomposition selectivity)을 제공한다. 서로 다른 두께들의 라이너가 사용될 수 있다. 일 예에서, 상기 라이너는 4nm 이하의 두께를 가진다. 다른 예들에서, 더 두꺼운 두께들이 사용될 수 있다. 라이너(510)는 층 스택의 열들(503)의 수직 측벽들 및 격리 영역들(520)의 수직 측벽들을 따라 형성된다.
또한, 도 7c는 격리 영역들 내에 바람직한 높이까지 형성되는 절연 충진 물질(512)을 도시한다. 일 실시예에서, 물질(512)은 SOD(spin on dielectric) 또는 SOP(spin on polymer)이다. 비록 다른 물질들이 사용될 수 있지만은 일 예에서 산화물이 물질(512)을 위해 사용된다. 스핀-온 공정이 라이너(510)의 상부 표면들 위에 충진 물질을 형성함없이 트랜치들(520) 내에 충진 물질(512)을 형성하는 데 사용될 수 있다. 일 예에서, 충진 물질(512)의 상부 표면과 기판 표면 사이의 거리는 약 70nm이다. 다른 치수들이 사용될 수 있다.
도 8a 내지 8c는 유전 라이너(510) 및 충진 물질(512)을 형성하는 다른 실시예를 도시한다. 이 예에서, 라이너(550)가 앞서와 같이 형성되지만, 충진 물질은 표준 ALD 또는 CVD 공정을 이용하여 형성되어, 격리 영역들(520)뿐만 아니라 인접한 층 스택의 열들 사이의 공간들을 채운다. 유전 라이너는 제1 유전 물질로부터 형성되고 제2의 다른 유전 물질은 격리 영역들을 채우는 데 사용된다. 상기 제2 물질은 상기 제1 유전 물질을 에칭함없이 상기 제2 유전 물질을 에칭하는 것을 가능하게 하는 에칭 선택성을 가진 채로 형성된다. 그 다음, 상기 충진 물질은 연마(예컨대 CMP) 및/또는 에칭(예컨대, SH)되고, 도 8b에 도시된 바와 같이, 희생 스트립들(518) 및 라이너(510)를 포함하여 평면인 상부 표면을 형성한다. 그 다음, 반응성 이온 에칭 또는 습식 에칭 화학품이 도 8c에 도시된 바와 같이 충진 물질을 리세스(recess)하도록 적용된다. 상기 충진 물질은 예컨대, 나이트라이드 희생 스트립들(518)에 대하여 옥사이드 충진 물질(512)을 선택적으로 에칭함으로써 선택적으로 리세스된다. 상기 에칭은 격리 영역들 내에 바람직한 높이까지 상기 충진 물질을 리세스하도록 제어된다. 이 예에서, 상기 충진 물질의 상부 표면은 기판 표면 아래 70nm에 타겟팅되지만, 다른 치수들이 사용될 수 있다. 다양한 거리들이 사용될 수 있다. 예를 들어, 100 내지 150nm의 범위가 일 실시예에서 사용될 수 있다. 물질(512)은 라이너(510)에 대하여 적절한 에칭 선택성을 달성하도록 물질(510)보다 적은 어닐링을 겪을 수 있다. 이 방식으로, 물질(512)은 리세스되고, 라이너(510)는 층 스택의 열들 및 격리 영역들의 수직 측벽들을 따라 남겨진다.
단계(414)에서, 희생 물질이 격리 영역들에 형성된다. 상기 희생 물질은 격리 영역들을 채우는 것을 완료하고 기판 표면 위로 일부 거리만큼 연장된다. 일 실시예에서, 희생 필름은 터널 유전층(514)의 상부 표면의 레벨 위로 7 내지 10nm 연장되지만, 다른 치수들이 사용될 수 있다.
도 7d는 일 실시예에서 희생 물질(515)을 형성한 것의 결과들을 도시한다. 이 예에서, 스핀-온 유전 폴리머가 격리 영역들에 형성된다. 이 이후에 더욱 상세히 기술된 바와 같이, 상기 희생 물질 및 상기 희생 물질의 제거를 위한 공정들은 실시예에 따라 다양할 수 있다. 상기 희생 물질은, 제한 없이, 종래의 유전체들, 레지스트들 등을 포함할 수 있다. 예를 들어, 약 440℃의 분해 온도를 가진 폴리노보렌(polynorborene)이 사용될 수 있다. 다른 예에서, 약 400℃의 분해 온도를 가진 폴리카보네이트(polycarbonate)가 사용될 수 있다. 다른 예들에서, 폴리네오펜틸 메타크릴레이트(polyneopentyl methacrylate)와 같은 크로스-링크된 폴리머(cross-linked polymer)들 또는 에틸렌 글리콜 디아크릴레이트(ethylene glycol diacrylate)와 크로스-링크된 시클로헥실 메타아크릴레이트 모노머(cyclohexyl methacrylate monomer)가 사용될 수 있다. 다양한 구현들에서, 보로실리케이트 유리(BSG: borosilicate glass) 또는 다른 타입의 산화물, SOC(spin-on carbon), 폴리실리콘, 실리콘 나이트라이드(SiN) 또는 PSZ-기반 무기 SOG(polysilazane-based inorganic spin-on-glass) 물질과 같은 비-고밀도 PSZ(undensified polysilazane)를 포함하는 다른 타입들의 물질들이 적절할 수 있다. WVG 경화 공정이 일 예에서 사용될 수 있다. 희생 필름은 라이너에 대한 고 에칭 또는 분해 선택성에 대해 선택될 수 있어서 상기 희생 필름이 라이너보다 빠른 속도에서 에칭된다. 일 예에서, 상기 희생 필름의 에칭 선택성은 어닐링을 생략(skip)함으로써 달성된다. 일 예에서, 희생 물질은 터널 유전층(504)의 상부 표면의 레벨 위에 수직 방향으로 7 내지 10nm 연장된다. 다른 예들에서, 희생 물질은 다른 치수들까지 형성될 수 있다. 예를 들어, 상기 희생 물질은 다른 실시예에서 상기 터널 유전층의 상부 표면의 레벨까지만 연장될 수 있거나, 또는 심지어 이 레벨 아래로 연장될 수 있다. 다른 예들에서, 상기 희생 물질은 상기 터널 유전층 위로 10nm보다 더 연장될 수 있다.
단계(516)에서, 제2 유전 라이너는 희생 필름의 노출된 상부 표면 및 제1 유전 라이너의 노출된 수직 측벽들 위에 형성된다. 일 실시예에서, 유전 라이너는 저온 또는 초-저온 형성 산화물이다. 상기 유전 라이너의 형성 온도는 상기 유전 라이너가 상기 희생 물질(515)의 분해 온도 미만에서 형성될 수 있도록 선택된다. 이는 일 실시예에서 상기 희생 필름을 제거함없이 상기 라이너의 형성을 가능하게 한다.
도 7e는 일 실시예에서 단계(516)의 결과들을 도시한다. 증착 공정이 희생 물질(515)의 상부 표면 위에 그리고 라이너(510)의 수직 측벽들 및 상부 표면을 따라 실리콘 산화물(SiO2) 또는 다른 유전체의 층(527)을 형성하는 데 사용된다. 일 실시예에서, 라이너(527)는 초-저온(ULT) 증착 공정을 이용하여 형성된 산화물이다. 예를 들어, 상온 증착 공정(room temperature deposition process)이 사용될 수 있다. 넓은 범위의 온도들이, 희생 물질이 제거되지 않도록 상기 희생 물질(515)의 분해 온도보다 낮은 온도에서 사용될 수 있다. 다른 예에서, 상기 라이너(527)는 도핑되지 않은 실리케이트 유리(USG), 도핑된 실리케이트 유리(FSG) 또는 이 둘의 조합들의 층이다. 도핑되거나 또는 도핑되지 않은 실리케이트 유리들은 SiO2보다 다공성이고, 차후의 공정 단계들에서 도움이 되도록 물질(515)의 분해 속도를 증가시킬 수 있다. 또한, 라이너(527)의 두께들은 희생 물질(515)의 분해 속도에 영향을 끼칠 수 있다. 일 예에서, 상기 라이너는 4nm 이하의 두께를 가지지만, 다른 치수들이 사용될 수 있다.
단계(418)에서, 상기 희생 물질은 제거된다. 다양한 공정들이 사용될 수 있다. 상기 희생 물질은 다양한 실시예들에서 레이져 노출, 열 분해 또는 에칭에 의해 제거될 수 있다. 일 실시예에서, 기판 온도는 희생 물질의 분해 온도에서의 레벨 또는 그보다 높은 레벨까지 상승된다. 기판의 온도를 상승시키는 것과 후속적으로 희생 필름의 온도를 상승시키는 것은 희생 물질의 자연적 분해 및 격리 영역들에서의 공동들의 생성 그리고 선택적으로는 인접한 층 스택의 열들 사이의 개구부의 생성을 유발한다. 온도가 폴리머의 분해 온도에 도달할 때, 열 분해가 일어날 것이다. 상기 희생 물질 위에 형성된 라이너(527)를 통해 투과(permeate)할 수 있는 가스 분해 산물들이 형성된다.
분해 및 부산물(byproduct)들의 배출은 도 7f의 예에 도시된 바와 같이 희생 물질에 의해 앞서 점유된 공간들에 공동을 남긴다. 이 공동들은 기판의 인접한 액티브 영역들 사이의 격리 영역들에 에어 갭들(525)을 형성한다. 상기 에어 갭들은 제1 절연 물질(512)의 상부 표면으로부터 라이너(527)의 하부 표면까지 연장된다. 희생 물질의 치수들에 관하여 앞서 기술된 바와 같이, 상기 에어 갭들은 기판 표면의 레벨 아래 약 70nm로부터 터널 유전층(504)의 상부 표면의 레벨 위 약 7 내지 10nm까지 연장될 수 있다. 에어 갭들에 대한 다른 치수들이 사용될 수 있다. 예를 들어, 상기 에어 갭들은 다른 예들에서 기판의 상부 표면 위로 연장되지 않고 전체가 기판 내에 있을 수 있다. 더욱이, 상기 에어 갭들은 기술된 것보다 기판 내에 더 깊게 또는 터널 유전층(404)의 상부 표면 위에 더 높게 형성될 수 있다. 행 방향으로, 비트 라인 에어 갭들은 격리 영역의 측벽들 사이의 전체 거리 만큼 연장되거나 또는 예컨대, 라이너나 부분 유전 충진이 사용되는 경우 상기 거리의 일부 만큼 연장될 수 있다. 이와 같이, 기판 표면 위에, 상기 에어 갭들은 저장 요소들의 인접한 열들 사이의 전체 거리 만큼 연장되거나 또는 예컨대, 라이너, 스페이서 또는 부분 유전 충진이 사용되는 경우 상기 거리의 일부 만큼 연장될 수 있다. 열 방향으로, 상기 비트 라인 에어 갭들은 NAND 비-휘발성 저장 요소들의 블록을 위해 형성될 수 있는 바와 같이 저장 요소들의 열의 길이를 연장할 수 있다. 상기 에어 갭들은 전체 열을 초과하여 또는 열의 전체 길이 미만으로 연장될 수 있다.
또한, 도 7f는 상부 에어 갭 치수(790)를 예시하는 바, 상기 치수는 기판의 상부 표면의 레벨과 라이너(527)의 하부 표면 사이의 거리에 대응한다. 상부 치수(790)는 희생 충진 물질(515)의 높이를 제어함으로써 튜닝(tune)되거나 또는 제어될 수 있다. 또한, 도 7f는, 기판의 상부 표면의 레벨과 제1 절연층(512)의 상부 표면 사이의 거리에 대응하는 하부 에어 갭 치수(792)가 격리 영역들에서 충진 물질의 높이를 제어함으로써 튜닝되거나 또는 제어될 수 있음을 예시한다.
단계(420)에서, 제2 절연 물질이 형성되고, 각각의 비트 라인 에어 갭들 위에 놓여 인접한 층 스택의 열들 사이에 연장되는 에어 갭 브릿지들을 형성하도록 에치 백된다. 상기 에어 갭 브릿지들은 일 실시예에서 상기 제2 유전 라이너로부터 형성될 수 있다. 상기 에치-백은 상기 제2 유전 라이너의 두께와 동일한 잔여 두께(remaining thickness)를 타겟팅할 수 있다. 또한, 상기 브릿지들은 다른 실시예에서 절연 충진 물질의 일부를 포함할 수 있다.
도 7g는 비트 라인 에어 갭들을 형성한 이후에 기판 위에 형성되는 제2 절연 물질(529)을 도시한다. 상기 제2 충진 물질은 인접한 층 스택의 열들 사이에 남아있는 공간들에 형성된다. 상기 절연 물질은 제2 유전 라이너의 수평 부분 위에 형성되고, 상기 제2 유전 라이너의 인접한 수직 부분들 사이의 개구부들을 채운다. 일 실시예에서, 상기 절연 물질은 산화물(예컨대, NSG, eHARP, HDP 또는 HTO)이지만, 다른 유전 물질들이 사용될 수 있다. 상기 충진 물질은, 층 스택의 열들의 수평 표면들 위로 연장되는 상기 충진 물질, 제2 유전 라이너(527) 및 제1 유전 라이너(510)의 일부들을 제거하도록 도 7h에 도시된 바와 같이 연마 또는 에치 백 된다. 상기 연마 또는 에치 백은 실질적으로 평면인 상부 표면을 형성한다. 그 다음, 상기 라이너들(510, 527) 및 충진 층(529)은 도 7i에 도시된 바와 같이 리세스된다. 일 실시예에서, 이 층들은 약, 전하 저장층(516)의 상부 표면의 높이까지 리세스된다. 그 다음, 희생 스트립(518)(예컨대, SiN)은 도 7j에 도시된 바와 같이 제거된다. 일 실시예에서, 고온 인산 에칭(hot phosphoric etch)(H3PO4)과 같은 습식 에칭 공정이 사용된다.
희생 스트립들을 제거한 이후에, 상기 라이너들(510 및 527) 및 충진 물질(529)은 도 7k에 도시된 바와 같이 다시 리세스된다. 비록, 습식 에칭 화학품들을 포함하는 다른 공정들이 역시 사용될 수 있지만은, 건식 반응성 이온 에칭 공정이 일 실시예에서 사용된다. 공정 제어는, 일부 량의 라이너 산화물(527)이 에치 백 이후에 남아 있어서 상기 에어 갭들(525)이 노출되지 않음을 보장하도록 이용된다. 일 실시예에서, 도시된 바와 같이 에어 갭들(525) 위에 수평으로 연장되는 라이너(527)의 일부만을 남겨두고 충진 층(529)의 전부가 제거될 수 있다. 다른 예들에서, 에치 백 공정은 충진 층(529)의 일부를 포함하여 물질을 더 남겨둘 수 있다.
상기 라이너들과 충진 층을 에치 백한 이후에, 중간 유전층 및 제어 게이트층이 단계(422)에서 형성된다. 일 실시예에서 도 7l은 중간 유전층(530)의 형성을 도시하고, 도 7m은 제어 게이트층(540)의 형성을 도시한다. 상기 중간 유전층은 일 실시예에서 산화물, 나이트라이드 및 산화물(ONO)의 삼중 층이다. 일 실시예에서, 하이-K(high-K)(유전 상수) 물질이 중간 층을 통해 전달되는 전하를 줄이거나 또는 없애도록 중간 유전체를 위해 사용되고, 플로팅 게이트 커플링에 개선된 제어 게이트를 제공한다. 컨포멀한 증착 공정들이 일 실시예에서 전하 저장층의 수직 측벽들을 따라 중간 유전층을 형성하는 데 사용되고, 상기 측벽들 사이에 제어 게이트 물질이 채워질 공간들 또는 개구부들을 남겨놓는다. 고 유전 상수(K) 물질들이 일 실시예에서 사용된다. 하이-K 물질들은 제어 게이트들과 플로팅 게이트들 사이의 커플링을 개선시킬 수 있다. 자가-정렬 하이-K 접근법이 일 실시예에서 중간 유전 물질을 통한 전하 전달을 줄이거나 또는 없애는 데 이용될 수 있다.
상기 제어 게이트층은 폴리실리콘 및/또는 금속들의 하나 이상의 층들로 형성될 수 있다. 상기 폴리실리콘은 그 자리에서(in-situ) 도핑되거나 도는 형성된 이후에 도핑될 수 있다. 다른 실시예에서, 상기 제어 게이트층은 적어도 부분적으로 금속으로 형성된다. 일 예에서, 상기 제어 게이트층은 폴리실리콘으로부터 형성된 하부 및 금속으로부터 형성된 상부를 가진다. 베리어 층(barrier layer)이 실리사이드화(silicidation)를 방지하도록 상기 폴리실리콘과 금속 사이에 형성될 수 있다. 일 실시예에서, 상기 제어 게이트는 전체적으로 금속이다. 다양한 실시예들에서 금속들은 비록 다른 금속들이 사용될 수 있지만은 텅스텐을 포함할 수 있다. 상기 제어 게이트층은 화학 기상 증착(CVD), 원자층 증착(ALD), 플레이팅 또는 다른 기법에 의해 형성될 수 있다.
단계(424)에서, 제2 패턴이 층 스택 위에 형성된다. 상기 제2 패턴은 상기 제1 패턴을 사용하는 에칭의 방향에 수직인 에칭에 대해 형성된다. 상기 제2 패턴은, x-축을 따라 행 방향으로 신장되고, y-축을 따라 열 방향으로 스트립들 사이의 간격을 가지는 하드 마스크 물질(예컨대, TEOS), 패드 물질(예컨대, 나이트라이드), 접착층들(예컨대, 나이트라이드) 및/또는 포토레지스트 등 또는 다른 적절한 마스크의 스트립들을 포함한다. 상기 패턴은 각 메모리 셀의 전하 저장 영역에 대한 게이트 길이를 정의한다. 또한, 폴리실리콘 스페이서들 등과 같은 다른 패터닝 에이젠트(agent)들이 사용될 수 있다.
도 7n은 일 실시예에서 단계(424)의 결과들을 도시한다. 도 7n은 x-축(행) 및 y-축(열) 둘 모두에서의 수직 단면도들을 도시한다. x-축 방향으로의 도해는 도 3에 도시된 라인 B--B의 단면도와 같이 라인을 따라 어레이를 통해 절취된 것이고, y-축 방향으로의 도해는 도 3에서의 라인 A--A의 단면도와 같이 라인을 따라 어레이를 통해 절취된 것이다. 하나 이상의 하드 마스크층(545)이 제어 게이트층 위에 형성되고, 그 다음 도 7b에 도시된 에칭 방향에 수직인 에칭을 위해 도포된 포토레지스트의 스트립들(549)이 형성된다. 상기 포토레지스트는 처음에, 하드 마스크 물질을 스트립들로 에칭하는 데 사용되고 그 다음, 메모리 어레이를 형성하기 위해서 층 스택의 열들 또는 상기 층 스택의 열들의 일부를 통하여 에칭하는 단계가 수행된다.
단계(426)에서, 상기 층 스택은 자가-정렬 워드 라인 구조를 형성하도록 단계(424)에서 형성된 패턴을 이용하여 층 스택의 행들로 에칭된다. 반응성 이온 또는 다른 적절한 에칭 공정이 사용될 수 있다. 하나 이상의 에칭 화학품들이 다양한 층들의 스택을 통하여 에칭하도록 적용될 수 있다. 도 7o는 일 실시예에서 단계(426)에서 수행된 수직 에칭의 결과들을 도시한다. 이 예에서 에칭은 터널 유전층에 도달할 때까지 지속된다. 다른 예들에서, 에칭은 기판 표면에 도달할 때까지 지속될 수 있다. 다른 예에서, 상기 터널 유전층의 일부는 층을 통하여 완전히 에칭함없이 에칭된다. 에칭은 층 스택의 행들(511)을 형성한다. 하드 마스킹 물질은 하드 마스크 스트립들(HMS)(547)로 에칭되고, 제어 게이트층은 제어 게이트들(CG)(542)로 에칭된다. 일 실시예에서, 상기 제어 게이트들(542)은 워드 라인들을 형성한다. 중간 유전층(530)은 스트립들(532)로 에칭된다. 전하 저장 스트립들(516)은 개별 전하 저장 영역들(CSR) 또는 플로팅 게이트들(526)로 에칭된다. 상기 층 스택을 행들로 에칭한 이후에, 주입 공정이 n+ 소스/드레인 영역들을 생성하도록 수행될 수 있다. 일 실시예에서, 상기 n+ 소스/드레인 영역들은 비소(arsenic) 또는 인(phosphorus)과 같은 n-타입 도펀트들을 p-웰에 주입함으로써 생성된다.
도 7o에 도시된 바와 같이, 수직의 에칭이 에어 갭들(525)에 도달할 때, 습식 에칭 화학품은 상기 에어 갭들의 상단에 남아있는 에어 갭 브릿지들(층(527))을 제거할 수 있다. 저온 물질이 제2 유전 물질(예컨대, 초-저온 SiO2)을 위해 사용되었기 때문에, 개별 저장 요소들 및 제어 게이트들을 형성하기 위한 에칭 공정은 상기 브릿지들을 에칭 및 제거할 수 있다. 이는 실제로, 에어 갭 비(air gap ratio)를 증가시킬 것이며, 성능을 향상시킬 수 있다. 이는 라이너 물질이 제거되는 것을 요하지 않는다. 도 7k에 도시된 리세스 공정으로 되돌아가서, 라이너(527)는 또한, 에어 갭 높이에 영향을 줌없이 도 7e에 도시된 바와 같이 형성 시에 더 두껍게 만들어질 수 있다. 이는, 도 7k에 도시된 바와 같이 브릿지 산화물이 에어 갭들 위에 남아있도록 보장하는 것을 더 쉽게 만듦으로써 공정 처리량(throughput)을 향상시킬 수 있다. 더 두꺼운 라이너는 초기에 에어 갭 높이를 감소시킬 수 있다. 그러나, 일단, 추가적인 층들이 형성되고, 수직 에칭이 저장 요소들을 형성하도록 수행되면, 상기 더 두꺼운 산화물은 제거될 것이고, 상기 에어 갭 높이는 증가될 것이다. 따라서, 상기 라이너 산화물 두께는 상기 에어 갭 높이를 감소시킴없이 증가될 수 있다.
단계(428)에서, 에어 갭들은 워드 라인들 방향으로 형성된다. 이 워드 라인 에어 갭들은 층 스택의 행들 사이의 공간들에 적어도 부분적으로 형성된다. 상기 에어 갭들은 x-방향으로 신장된다. 이들은 인접한 층 스택의 행들의 요소들 간의 전기적 격리 또는 차폐(shielding)를 제공하도록 x-방향으로 연장된다. 에어 갭들의 (y-축에 따른) 수직의 치수 및 열 치수는 주어진 구현들의 특별한 요건들을 충족하도록 다양할 수 있다.
도 7p는 일 실시예에서 단계(530)의 결과들을 도시한다. 유전 라이너(550)(예컨대, 산화물)는 처음에, 컨포멀한 증착 공정을 이용하여 형성된다. 그 다음, 캡핑층(capping layer)(552)이 컨포멀하지 않은 증착 공정을 이용하여 층 스택의 행들 위에 형성된다. 컨포멀하지 않은 증착 공정을 이용하여, 물질(552)은 상기 층 스택의 행들의 상부에 동일하지 않게(unequally) 증착될 것이다. 물질(552)은 워드 라인 에어 갭들(560)을 형성하도록 행들 사이의 공간 위의 위치에서 만나 빠르게 축적된다. 물질(552)은 라이너(550)를 따라 기판 표면을 향하여 수직으로 연장된다. 일 실시예에서, 층(552)은 산화물이지만, 나이트라이드와 같은 다른 물질들이 다른 구현들에서 사용될 수 있다. 비록 도시되지 않더라도, 유전체(552)의 일부는 전하 저장 영역들 사이의 공간에 들어갈 수 있다. 유전체의 이 일부는 행들 사이의 공간들에서 에어 갭들의 하부 종단을 상승시키지만, 매우 적은 양에 의한 것일 뿐이다. 그러나, 매우 컨포멀하지 않은 산화물이 상기 에어 갭의 수직 치수의 상당한 감소없이 도시된 바와 같이 공간들을 밀봉하도록 함께 신속하게 성장할 것이다. 비록 도시되지 않더라도, 연마 단계가 층(552)으로부터 개별 캡(cap)들을 형성하도록 적용될 수 있다. 캡핑층(552)은 워드 라인 에어 갭들(560)을 봉합하는 플러그(plug)들을 형성하도록 연마될 수 있다. 평면인 표면이 추가의 공정 단계들을 위해 생성될 수 있다.
단계(530)에서, 전위 공정(front end processing)이 완료된다. 일 예에서, 단계(530)는 선택 및 주변 회로 트랜지스터들의 플로팅 게이트와 제어 게이트 영역들을 상호 연결하는 것을 포함할 수 있다. 주변 게이트 연결들은, 개별 게이트 영역들에 컨택들을 형성하고 공통 제어 라인에 복수의 트랜지스터들을 연결하는 비아들(vias) 또는 컨택 홀들(contact holes) 등을 이용하여 형성될 수 있다. 상기 선택 게이트 트랜지스터들은 단일 게이트 구조를 형성하도록 상기 제어 게이트 영역들에 단락된 자신의 플로팅 게이트 영역들을 가질 수 있다. 또한, 어레이 연결들이 패터닝되고 형성될 수 있다. 컨택들 등을 형성한 이후에, 알려진 기법들에 따라 디바이스를 완성시키도록 금속 층들 등을 형성하는 추가의 후위 공정(backend processing)이 수행될 수 있다. 다양한 후위 공정들이 상기 에레이의 제조를 완결하도록 수행될 수 있다. 예를 들어, 패시베이션 유전층이 증착될 수 있고 그 다음, 금속 도전성 라인들, 및 메모리 셀 스트링들의 끝단에서 소스 및 드레인 영역들과 상기 라인들을 연결하는 비아들 등이 형성된다.
도 9a 내지 9d는, 반월 모양의(meniscus-shaped) 상부 표면이 제1 절연 물질(512)에 대해 생성되는 실시예를 도시한다. 도 9a를 참조하여, 도 7a 내지 7c에 기술된 바와 같은 공정이 층 스택의 열들(503), 격리 영역들(520) 및 각각의 상기 격리 영역들 내에 부분적으로 있는 충진 물질(512)을 형성하도록 수행되었다. 도 9a에서, 절연 물질의 상부 표면은 기판의 상부 표면에 대하여 오목하거나 또는 반월 모양으로 형성된다. 반월 모양은 일 실시예에서, 기판 표면과 부분적인 충진 물질의 상부 표면 사이의 거리를 증가시킴으로써 더 큰 에어 갭 영역을 제공할 수 있다. 일 실시예에서, 반월은 도 7d에 관하여 기술된 바와 같이 스핀-온 증착 기법을 이용하여 형성된다. 절연 물질을 증착하는 데 사용되는 스핀-온 공정은 일부 구현들에 존재하는 작은 갭-충진 치수들에서 반월 모양을 자연적으로 형성할 수 있다.
부분적인 충진을 형성한 이후에, 공정은, 희생 필름(515)이 격리 영역들의 남아 있는 부분들에 그리고 층 스택의 열들 사이의 공간의 일부에 형성되는 도 9b에 도시된 바와 같이 계속된다. 이 예에서, 스핀-온 공정은 희생 필름이 역시 반월 모양의 상부 표면을 가진 채로 형성되도록 상기 희생 필름(515)을 형성하는 데 다시 사용된다. 또한, 도 9b는 저온 제2 라이너(527)의 형성을 도시한다. 이 예에서, 희생 필름의 상부 표면에서의 반월은 상기 제2 라이너로 하여금 희생 필름의 반월 아래까지 수직으로 연장되게끔 한다. 공정은, 희생 필름이 에어 갭들(525)을 형성하도록 기판 온도를 상승시킴으로써 제거되는 도 9c에 도시된 바와 같이 계속된다. 또한, 도 9c는, 제2 유전 라이너(527) 및 제1 유전 라이너(510)를 리세스하고, 그로 인해 에어 갭 브릿지들을 형성하는 공정을 도시한다. 그 다음, 중간 유전층(들)이 도 9d에 도시된 바와 같이 형성되고 그 다음, 도 7m 내지 7o에 관하여 기술된 공정이 수행된다.
도 10a 내지 10l은, 제어 게이트들 및 전하 저장 영역들을 정의하도록 액티브 영역 에칭을 수행함에 앞서 희생 물질이 제거되도록 에칭되는 도 6의 방법에 따른 다른 제조 시퀀스(sequence)를 도시하는 단면도들이다.
도 7a 내지 7c에 관하여 기술된 바와 같은 공정이 수행되어, 도 10a에 도시된 디바이스에 도달한다. 이 예에서, 도 10b에 도시된 바와 같이 희생층은 그 다음, 격리 영역들의 남아 있는 부분들에 형성되고, 이 영역들 및 인접한 층 스택의 열들 사이의 공간들을 완전히 채운다. 희생층(615)은 트랜치들을 채우는 것을 완료하도록 제1 부분 충진 층(512) 위에 놓인 채로 격리 영역(520)에 형성된다. 일 예에서, 층(615)은 헥사클로로-디실란(HDC: hexachloro-disilane) 전구체를 이용하여 형성되는 희생 실리콘 나이트라이드층이지만, 다른 제조 공정들 및 물질들이 사용될 수 있다. 그 다음, 희생 물질은 전하 저장 스트립들(516)의 상부 표면 아래 높이까지 리세스된다. 반응성 이온 에칭 또는 다른 공정이 도 10c에 도시된 바와 같이 나이트라이드를 리세스하도록 적용될 수 있다. 일 예에서, 상기 희생층(517)은 비록 다른 치수들이 사용될 수 있지만은 터널 유전층(514)의 상부 표면 위 약 7 내지 10nm의 높이까지 리세스된다. 시간으로 설정되는 에칭 공정들(Timed etch processes)이 개구 영역들에 바람직한 레벨까지 나이트라이드를 제어 및 리세스하는 데 사용될 수 있다. 상기 나이트라이드층의 상부 표면은 비트 라인 에어 갭들의 바람직한 상부 종단에 대응하는 높이에 타겟팅될 수 있다.
제2 유전 라이너(527)가 도 10d에 도시된 바와 같이 형성된다. 이 예에서, 상기 제2 유전 라이너(527)는 도 7e에서의 두께보다 두꺼운 두께로 만들어지지만, 이는 요구사항이 아니다. 더 두꺼운 라이너(예컨대, 5 내지 6nm)는 차후의 에치 백 공정을 수행할 경우, 전하 저장 영역 및 터널 유전층에 추가적인 보호를 제공할 수 있다.
상기 제2 유전 라이너는 도 10e에 도시된 바와 같이 희생 물질의 상부 표면의 적어도 일부를 노출시키도록 에치 백된다. 반응성 이온 또는 다른 적절한 에칭 공정들이 사용될 수 있다. 일 예에서 시간으로 설정되는 에칭 공정이 상기 라이너 물질을 통하여 에칭하고 아래 놓인 희생 물질을 노출시키도록 사용될 수 있다. 에칭은 전하 저장 물질의 스트립들(516)의 수직 측벽들을 따라 연장되는 스페이서들(628)을 형성하는 제2 라이너의 일부들을 남겨둔다. 박스(640) 내의 영역들의 더욱 상세한 도면에 도시된 바와 같이, 각 스페이서(628)는, 상기 라이너 물질의 수평 두께가 (x-축 방향으로 더 연장되어) 더 두꺼운 (기판 표면에 근접한) 하부 영역에서 테이퍼(taper)(630)를 가진다. 상기 테이퍼들(630)은 x-축 방향으로 수평으로 연장되어, 한 부분의 테이퍼가 나이트라이드 물질(615)의 상부 표면 위에서 전하 저장 물질의 인접한 스트립 상의 인접한 스페이서의 테이퍼를 향해 수평으로 연장된다. 일 예에서, 상기 라이너 물질(527)을 에치 백하는데 사용되는 에칭 화학품은 테이퍼들(630)을 형성하도록 변경될 수 있다. 예를 들어 CH3 또는 CH4 에칭 화학품을 이용하는 반응성 이온 에칭 공정이 사용될 수 있다. 에칭 시퀀스의 차후의 또는 마지막 단계에서, 상기 화학품은 불소(Fluorine)를 포함하도록 변경되고 상기 테이퍼들을 생성할 수 있다. 테이퍼들(630)을 생성하는 다른 기법들이 사용될 수 있다.
또한, 도 10e에 도시된 바와 같이, 상기 테이퍼들은 각도 θ에서 스페이서의 수직 부분과 접촉하는 경사진 상부 표면 에지를 가진다. 일 예에서, 상기 각도 θ는 기판 표면에 대하여 수직을 기준으로 15 내지 45도 사이에 타겟팅된다. 다른 예에서, 상기 각은 0 내지 60도 사이에 타겟팅된다. 테이퍼들에 대한 다른 타겟 각도들이 사용될 수 있다.
도 10f에 도시된 바와 같이, 희생 나이트라이드 물질이 제거되고, 비트 라인 에어 갭들(525)이 격리 영역들에 형성되어 인접한 층 스택의 열들 사이에서 부분적으로 연장된다. 등방성 습식 에칭이 일 예에서 희생 나이트라이드(515)를 스트립하도록 적용될 수 있다. 일 예에서, 고온 H3PO4 습식 에칭이 사용된다.
그 다음, 제2 절연층이 기판 표면 위에 형성되고 그 다음, 에어 갭 브릿지들을 형성하도록 에치 백이 수행된다. 도 10g는 일 예에서, 산화물 절연 물질(529)의 형성을 도시한다. 스페이서들(628) 상의 테이퍼들(630) 때문에, 절연 충진 물질은 에어 갭 영역들(525) 위에 더욱 쉽게 형성되고 함께 합쳐질(join) 수 있다. 추가적인 테이퍼들은 인접한 층 스택의 열들 사이에 커버되는 공간들을 더 작게 만든다. 상기 충진 물질은 격리 트랜치들(520)을 밀봉하도록 상기 격리 트랜치들(520) 위에 테이퍼들(630) 사이로 모여들 것이다. 상기 테이퍼들은 상기 트랜치들을 밀봉하도록 증착된 물질이 합쳐지는 것을 도울 수 있다. 일부 충진 물질은 상기 트랜치들에 흘러들어 갈 수 있지만, 이는 하기에 기술된 차후의 습식 에칭 공정에서 제거될 수 있다.
그 다음, 상기 충진 층(529)은 도 10h에 도시된 바와 같이 리세스된다. 상기 충진 층은 에어 갭 브릿지들이 격리 영역들 위에 형성되게 하도록 완전히 제거되지 않는다. 상기 에어 갭 브릿지들은 각각의 스페이서(628)의 일부들로부터(대부분 테이퍼들(630)로부터) 그리고 에치 백 다음에 충진 물질(529)의 남아있는 부분으로부터 형성된다. 리세스 시간은 일 예에서, 충진 물질 및 테이퍼들(630)의 일부가 브릿지들을 형성하도록 남겨짐을 보장하도록 제어될 수 있다. 상기 트랜치들을 밀봉함으로써 에어 갭들(525)이 생성된다.
그 다음, 공정은 앞서 기술된 바와 같이 계속된다. 중간 유전층(530) 및 제어 게이트층(540)이 도 10i 내지 10j에 도시된 바와 같이 형성된다. 그 다음, 제2 패턴이 도 10k에 도시된 바와 같이 형성된다. 층 스택은 층 스택 열들로 에칭되어, 자가-정렬 워드 라인 구조를 형성한다. 그 다음, 워드 라인 에어 갭들(560)이 형성되고 그 다음, 도 10l에 도시된 바와 같이 전위 공정의 완료가 수행된다. 에어 갭 브릿지들은 일 실시예에서, 도 10의 구조에 남겨진다. 상기 브릿지들이 표준 온도 유전체로부터 형성되기 때문에, 개별 저장 요소들을 형성하는 에칭은 에어 갭 브릿지들을 제거하지 않는다. 다른 예들에서, 다른 물질들 및/또는 공정들이 상기 에어 갭 브릿지들의 제거를 발생시키는 데 사용될 수 있다.
도 9a 내지 9d에 도시된 실시예와 같이, 반월 모양이 부분적인 유전 충진(512)의 상부 표면에 형성될 수 있다. 희생 물질이 스핀-온 코팅 공정 대신에 에치 백 공정에 의해 형성되기 때문에, 상기 희생 물질의 상부 표면은 도 9b에서의 희생 충진 물질의 상부 표면과는 대조적으로 평면인 상부 표면을 가질 것이다.
도 11a 내지 11g는 도 6의 방법에 따른 제조 시퀀스를 도시하는 수직 단면도인 바, 상기 방법은 제어 게이트들 및 전하 저장 영역들을 정의하도록 액티브 영역 에칭을 수행하기에 앞서 사용자 레이져 공정에 의해 제거되는 격리 영역들 내의 희생 레지스트 물질을 이용하는 단계를 포함한다. 도 11a는 일 예에서 희생 레지스트(715)의 형성을 도시한다. 레지스트(715)는 종래의 리소그라피 기법들에 의해 형성될 수 있다. 일 예에서, 레지스트는 상기 기판 위에 증착되거나 또는 그렇지 않으면 형성되고 그 다음, 격리 영역들에서 바람 직한 높이까지 리세스된다. 다른 예에서, 스핀-온 공정이 에치 백 공정을 사용함없이 격리 영역들에서 레지스트(560)를 선택적으로 형성하는 데 사용될 수 있다. 상기 레지스트는 액체 상태로 형성되고 그 다음, 고체 레지스트 구조를 형성하도록 경화될 수 있다. 상기 레지스트는 비록 다른 치수들이 사용될 수 있지만은, 터널 유전층(504)의 상부 표면 위 약 7 내지 10nm의 레벨의 상부 표면을 구비하여 형성될 수 있다.
제2 유전 라이너(527)는 제1 유전 라이너의 수직 측벽들을 따라 형성된다. 일 실시예에서, 상기 제2 유전 라이너는 초 저온 SiO2와 같은 저온 산화물로 형성된다. 레지스트 물질의 경화 온도보다 낮은 온도에서 형성된 저온 라이너는 차후의 공정 단계들에서 상기 레지스트 물질의 제거를 용이하게 한다. 또한, 도 11a는 제2 유전 라이너를 도시한다. 이 예에서, 상기 유전 라이너가 희생 레지스트 물질의 상부 표면 위에 완전히 형성되지 않음을 알 수 있다. 일 실시예에서, 산화물인 제2 유전 물질은 희생 레지스트 물질 상에 자연적으로 형성되지 않는다. 다른 실시예에서, 상기 제2 유전 라이너는 상기 희생 레지스트의 상부 표면 위에 형성될 수 있다. 이러한 경우, 상기 제2 유전체는 자외선의 전달을 가능하게 하는 광학적으로 투명한 산화물일 수 있다.
그 다음, 상기 희생 레지스트는 제거되어, 격리 영역들에 비트 라인 에어 갭들을 형성한다. 도 11b는 비트 라인 에어 갭들(525)을 형성하도록 격리 영역들(520)에서 희생 레지스트(715)를 제거 및 형성하는 것을 도시한다. 상기 희생 레지스트는 일 예에서 자외선 파장(들)에 노출된다. 상기 파장(들)은 레지스트 물질에 대한 분해 파장에 대응한다. 크립톤 플루오라이드(KrF) 또는 아르곤 플루오라이드(ArF) 레이져가 일 실시예에서 사용된다. 상기 자외선 노출은 상기 레지스트 물질(715)을 분해하여, 격리 영역들(520)에 에어 갭들(525)을 형성한다. 대안적인 실시예에서, 황산(sulfuric acid) 및 과산화수소(SH: hydrogen peroxide) 에칭 화학품과 같은 습식 에칭 화학품이 상기 레지스트를 제거하는 데 사용될 수 있다.
그 다음, 제2 절연 물질이 기판 위에 형성되고, 제2 유전 라이너(527)의 인접한 부분들 사이의 공간들을 채운다. 상기 절연 물질은 인접한 층 스택의 열들 사이의 남아 있는 공간을 채운다. 상기 물질은 제2 유전 라이너 사이의 각 공간에 남아 있는 작은 영역 또는 면적(dimension)에 의해 에어 갭(525) 위에 형성된다. 물질의 일부양은 상기 트랜치에 흘러들어갈 수 있지만, 이는 격리 영역들을 완전히 채우지는 못할 것이다. 더욱이, 셀 형성에 있어서 액티브 영역 층 스택들을 에칭하는 데 사용되는 차후의 습식 에칭 공정이 상기 흘러내린 물질의 어떤 것이든 제거할 것이다.
도 11c 내지 11g는 일 예에서 비트 라인 에어 갭 브릿지들의 형성을 묘사한다. 유전 충진 물질(529)은 처음에, 도 11c에 도시된 바와 같이 도포되고 그 다음, 도 11d에 도시된 바와 같이 층 스택의 열들의 수평 상부 표면들 위에 놓인 층들(510, 527 및 529)의 어느 부분들을 제거하도록 연마 또는 에치 백 공정이 수행된다. 그 다음, 상기 제1 및 제2 유전 라이너들 및 유전 충진 물질이 도 11e에 도시된 바와 같이 전하 저장 스트립들(516)의 상부 표면의 레벨까지 리세스된다. 그 다음, 나이트라이드 스트립들(518)이 예컨대, 도 11f에 도시된 바와 같이 습식 스트립 공정(예컨대, H3P04)을 이용하여 제거된다. 그 다음, 유전체들은 도 11g에 도시된 바와 같이 최종적인 에어 갭 브릿지들을 형성하도록 다시 리세스된다. 건식 도는 습식 에칭 공정이 상기 유전체들을 리세스하도록 적용될 수 있다. 공정은 과도한 산화물의 제거 및 에어 갭들(525)의 후속적인 노출을 방지하도록 제어된다. 시간으로 설정되는 에칭 공정들이 일 예에서 사용된다. 예시된 바와 같이, 상기 에어 갭 브릿지들은 유전 충진 물질의 일부 및 제2 유전 라이너를 포함한다. 상기 에어 갭 브릿지들의 하부 표면은 아래 놓인 에어 갭에 대한 상부 종단을 정의한다. 그 다음, 공정은 앞선 실시예들에서 기술된 바와 같이 계속된다. 도 9a 내지 9d에 도시된 실시예와 같이, 반월 모양이 부분적인 유전 충진의 상부 표면에 형성될 수 있다.
도 12는 개시된 기술의 하나 이상의 실시예를 이용하여 제조될 수 있는 메모리 셀 어레이(952)의 예시적인 구조를 도시한다. 일 예로서, 1,024개의 블록들로 분할된 NAND 플래시 EEPROM이 기술된다. 각 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에서, 상기 블록은 동시에 소거되는 셀들의 최소 유닛이다. 이 예에서, 각 블록에는, 짝수 열들 및 홀수 열들로 분리되는 8,512개의 열들이 존재한다. 또한, 비트 라인들이 짝수 비트 라인들(BLE) 및 홀수 비트 라인들(BLO)로 분리된다. 도 12는 NAND 스트링을 형성하도록 직렬로 연결된 네 개의 메모리 셀들을 도시한다. 비록, 네 개의 셀들이 각 NAND 스트링에 포함되는 것으로 도시되지만은, 네 개보다 많거나 또는 적은 (예컨대, 16, 32 또는 다른 수의) 셀이 사용될 수 있다. 상기 NAND 스트링의 일 단자는 (선택 게이트로서도 지칭되는) 제1 선택 트랜지스터(SDG)를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 제2 선택 트랜지스터(SGS)를 통해 c-소스에 연결된다.
일 실시예의 메모리 셀들에 대한 판독 및 프로그래밍 동작들 동안, 4,256개의 메모리 셀들이 동시에 선택된다. 선택된 메모리 셀들은 동일한 워드 라인(예컨대, WL2-i) 및 동일한 종류의 비트 라인(예컨대, 짝수 비트 라인들)을 가진다. 그러므로, 532 바이트의 데이터가 동시에 판독 또는 프로그램될 수 있다. 동시에 판독 또는 프로그램되는 이 532 바이트의 데이터는 로직 페이지(logical page)를 형성한다. 그러므로, 이 예에서 하나의 블록은 적어도 8개의 페이지들을 저장할 수 있다. 각 메모리 셀이 두 비트의 데이터를 저장할 때(예컨대, 복수-레벨 셀), 하나의 블록은 16 페이지를 저장한다. 다른 실시예에서, x-방향으로 인접한 비트라인을 포함하여 블록 내의 각 비트 라인이 동시에 선택되도록 모든 비트 라인 구조를 이용하는 메모리 어레이가 형성된다.
다른 실시예들에서, 상기 비트 라인들은 홀수 및 짝수 비트 라인들로 분리되지 않는다. 이러한 구조들은 공통적으로, 모든 비트 라인 구조(all bit line architecture)들로서 나타내진다. 모든 비트 라인 구조에서, 블록의 모든 비트 라인들은 판독 및 프로그램 동작들 동안 동시에 선택된다. 공통 워드 라인을 따르고 어떤 비트 라인에 연결된 메모리 셀들은 동시에 프로그램된다. 다른 실시예들에서, 비트 라인들 또는 블록은 다른 그룹들(예컨대, 좌 및 우, 두 개의 그룹보다 많은 그룹 등)으로 나누어질 수 있다.
도 13은, 하나 이상의 메모리 다이 또는 칩들(1012)을 포함할 수 있는 비-휘발성 저장 디바이스(1010)를 예시한다. 메모리 다이(1012)는 메모리 셀(1000), 제어 회로(1020) 및 판독/기입 회로들(1030A 및 1030B)의 (2-차원 또는 3-차원) 어레이를 포함한다. 일 실시예에서, 다양한 주변 회로들에 의한 상기 메모리 어레이(1000)에게로의 액세스는 어레이의 반대 측들(opposite sides) 상에서 대칭적인 방식으로 구현되어서, 각 측 상에서의 액세스 라인들 및 회로의 밀도들이 반만큼 줄어든다. 판독/기입 회로들(1030A 및 1030B)은, 메모리 셀들의 페이지가 병렬로 판독 또는 프로그램되게끔 하는 복수의 감지 블록(1300)을 포함한다. 상기 메모리 어레이(1000)는 행 디코더들(1040A 및 1040B)을 통해 워드 라인들에 의해 그리고 열 디코더들(1042A 및 1042B)을 통해 비트 라인들에 의해 어드레싱가능하다. 전형적인 실시예에서, 제어기(1044)는 하나 이상의 메모리 다이(1012)와 동일한 메모리 디바이스(1010)(예컨대, 탈착가능 저장 카드 또는 패키지)에 포함된다. 명령들 및 데이터가 라인들(1032)을 통해 호스트와 제어기(1044) 사이에서 그리고 라인들(1034)을 통해 상기 제어기와 하나 이상의 메모리 다이(1012) 사이에서 전달된다. 일 구현은 복수의 칩들(1012)을 포함할 수 있다.
제어 회로(1020)는 상기 메모리 어레이(1000) 상에 메모리 동작들을 수행하도록 판독/기입 회로들(1030A 및 1030B)와 협동(cooperate)한다. 상기 제어 회로(1020)는 상태 머신(1022), 온-칩 어드레스 디코더(1024) 및 전력 제어 모듈(1026)을 포함한다. 상기 상태 머신(1022)은 메모리 동작들의 칩-레벨 제어를 제공한다. 상기 온-칩 어드레스 디코더(1024)는, 호스트 또는 메모리 제어기에 의해 사용되는 어드레스와 디코더들(1040A, 1040B, 1042A 및 1042B)에 의해 사용되는 하드웨어 어드레스 간에 변환을 행하기 위한 어드레스 인터페이스를 제공한다. 전력 제어 모듈(1026)은 메모리 동작들 동안 워드 라인들 및 비트 라인들에 인가되는 전력 및 전압들을 제어한다. 일 실시예에서, 전력 제어 모듈(1026)은 공급 전압보다 높은 전압들을 생성할 수 있는 하나 이상의 충전 펌프(charge pump)들을 포함한다.
일 실시예에서, 제어 회로(1020), 전력 제어 회로(1026), 디코더 회로(1024), 상태 머신 회로(1022), 디코더 회로(1042A), 디코더 회로(1042B), 디코더 회로(1040A), 디코더 회로(1040B), 판독/기입 회로들(1030A), 판독/기입 회로들(1030B) 및/또는 제어기(1044) 중 하나 또는 어떤 조합은 하나 이상의 관리 회로로서 나타내질 수 있다.
도 14는 감지 모듈(1280)로서 나타내지는 코어 부분(core portion) 및 공통 부분(1290)으로 분할된 개별 감지 블록(1300)의 블록도이다. 일 실시예에서, 각 비트 라인을 위한 별개의 감지 모듈(1280) 및 복수의 감지 모듈들(1280)의 세트를 위한 하나의 공통 부분(1290)이 존재할 것이다. 일 예에서, 감지 블록은 하나의 공통 부분(1290) 및 8개의 감지 모듈들(1280)을 포함할 것이다. 그룹에서 각각의 상기 감지 모듈들은 데이터 버스(1272)를 통해 관련된 공통 부분과 통신할 것이다. 추가의 세부사항의 경우, 본 명세서에 그 전체가 참조로서 포함된 미국 공개 출원 제2006/0140007호를 참조하라.
감지 모듈(1280)은, 연결된 비트 라인에서의 전도 전류(conduction current)가 미리 결정된 임계 레벨(threshold level)보다 높은지 또는 낮은지를 결정하는 감지 회로(1270)를 포함한다. 일부 실시예들에서, 감지 모듈(1280)은 감지 증폭기로서 공통적으로 나타내지는 회로를 포함한다. 또한, 감지 모듈(1280)은 연결된 비트 라인 상에 전압 상태를 설정하는 데 사용되는 비트 라인 래치(1282)를 포함한다. 예를 들어, 비트 라인 래치(1282)에 래치된 미리 결정된 상태는 결과적으로, 연결된 비트 라인이 프로그램 금지(program inhibit)를 지정하는 상태(예컨대, Vdd)에 풀링(full)되게끔 한다.
공통 부분(1290)은 프로세서(1292), 데이터 래치들의 세트(1294) 및 데이터 래치들의 세트(1924)와 데이터 버스(1220) 사이에 연결된 I/O 인터페이스(1296)를 포함한다. 프로세서(1292)는 연산들을 수행한다. 예를 들어, 상기 프로세서의 기능들 중 하나는 감지된 메모리 셀에 저장된 데이터를 결정하고 데이터 래치들의 세트에 상기 결정된 데이터를 저장하는 것이다. 데이터 래치들의 세트(1294)는 판독 동작 동안 프로세서(1292)에 의해 결정된 데이터 비트들을 저장하는 데 사용된다. 또한, 상기 데이터 래치들의 세트는 프로그램 동작 동안 데이터 버스(1220)로부터 임포트된 데이터 비트들들 저장하는 데 사용된다. 상기 임포트된 데이터 비트들은 메모리에 프로그램되도록 의도된 기입 데이터를 나타낸다. I/O 인터페이스(1296)는 데이터 래치들(1294) 및 데이터 버스(1220) 사이에 인터페이스를 제공한다.
판독 또는 감지 동안, 시스템의 동작은, 어드레싱된 셀에 서로 다른 제어 게이트 전압들의 인가를 제어하는 상태 머신(1022)의 제어 하에 있다. 동작이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 미리 정의된 제어 게이트 전압들을 통해 진행됨에 따라, 감지 모듈(1280)은 이 전압들 중 하나에서 작동(trip)할 수 있고 출력은 버스(1272)를 통해 감지 모듈(1280)로부터 프로세서(1292)로 제공될 것이다. 이 점에서, 프로세서(1292)는 감지 모듈의 작동 이벤트(들) 및 입력 라인들(1293)을 통해 상태 머신으로부터 인가된 제어 게이트 전압에 대한 정보의 고려에 의해 결과적인 메모리 상태를 결정한다. 그 다음, 상기 프로세서는 메모리 상태에 대한 이진 인코딩을 연산하고, 데이터 래치들(1294)에 결과적인 데이터 비트들을 저장한다. 코어 부분의 다른 실시예에서, 비트 라인 래치(1282)는, 감지 모듈(1280)의 출력을 래치하는 래치로서 그리고 또한, 전술된 바와 같은 비트 라인 래치로서 두 가지 임무(double duty)를 서빙(serve)한다.
일부 구현들이 복수의 프로세서(1292)를 포함할 것임이 예상된다. 일 실시예에서, 각 프로세서(1292)는, 각각의 출력 라인들이 와이어드-OR(wired-OR)이 되도록 출력 라인(도 12에 미도시)을 포함한다. 일부 실시예들에서, 상기 출력 라인들은 상기 연결된-OR 라인에 연결되기에 앞서 반전된다. 이러한 구성은, 상기 와이어드-OR 라인을 수신하는 상태 머신이, 프로그램된 모든 비트가 언제 바람직한 레벨에 도달했는 지를 결정할 수 있기 때문에 프로그램 검증 프로세스 동안 언제 프로그램 프로세스가 완료되었는 지의 빠른 결정을 가능하게 한다. 예를 들어, 각각의 비트가 자신의 바람직한 레벨에 도달했을 때, 그 비트를 위한 로직 0이 상기 와이어드-OR 라인에 보내질 것이다(또는 데이터 1이 반전된다). 모든 비트들이 데이터 0(또는 반전된 데이터 1)을 출력할 때, 그 다음, 상태 머신은 프로그래밍 프로세스를 종료해야할 것을 안다. 각 프로세서가 8개의 감지 모듈들과 통신하는 실시예들에서, 상기 상태 머신은 (일부 실시예들에서) 와이어드-OR 라인을 8번 판독할 필요가 있거나, 또는 로직은 관련된 비트 라인들의 결과들을 누적하도록 프로세서(1292)에 더해져서 상기 상태 머신이 상기 와이어드-OR 라인을 한 번만 판독하면 된다.
프로그램 또는 검증 동안, 프로그램될 데이터는 데이터 버스(1220)로부터 데이터 래치(1294)의 세트에 저장된다. 상태 머신의 제어 하에, 프로그램 동작은 어드레싱된 메모리 셀들의 제어 게이트들에 인가된 (증가된 크기의) 일련의 프로그램 전압 펄스들을 포함한다. 각 프로그램 펄스는 메모리 셀이 바람직한 상태에 프로그램되었는지를 결정하는 검증 프로세스가 뒤따른다. 프로세서(1292)는 바람직한 메모리 상태에 대하여 검증된 메모리 상태를 모니터링한다. 두 개의 상태가 일치할 때, 프로세서(1292)는, 비트 라인이 프로그램 금지를 지정하는 상태에 풀링되게끔 하도록 비트 라인 래치(1282)를 설정한다. 이는, 상기 비트 라인에 연결된 셀이 제어 게이트 상의 프로그램 펄스들을 겪는다 하여도 상기 셀이 더 프로그래밍되지 못하게 한다. 다른 실시예들에서, 상기 프로세서는 초기에 비트 라인 래치(1282)를 로딩하고, 감지 회로는 검증 프로세스 동안 상기 래치를 금지 값으로 설정한다.
데이터 래치 스택(1294)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일 실시예에서, 감지 모듈(1280) 당 3 내지 5개의 (또는 다른 개수의) 데이터 래치들이 존재한다. 일 실시예에서, 상기 래치들은 각각 1 비트이다. 일부 구현들에서 (필수 사항은 아니지만), 데이터 래치들은 시프트 레지스터로서 구현되어서, 상기 래치에 저장된 병렬 데이터가 데이터 버스(1220)를 위해 직렬 데이터로 변환되고, 반대의 경우 직렬 데이터가 병렬 데이터로 변환된다. 일 바람직한 실시예에서, m개의 메모리 셀들의 판독/기입 블록에 대응하는 모든 데이터 래치들은 블록 시프트 레지스터를 형성하도록 함께 링킹될 수 있어서 데이터의 블록은 직렬 전송에 의한 입력 또는 출력일 수 있다. 특히, 판독/기입 모듈들의 뱅크(bank)는, 마치 데이터 래치들이 전체 판독/기입 블록에 대한 시프트 레지시터의 일부인 것처럼 각각의 상기 데이터 래치들의 세트가 시퀀스 내에서 데이터 버스 안으로 또는 밖으로 데이터를 시프트시키도록 된다.
판독 동작들 및 감지 증폭기들에 대한 추가적인 정보는 (1) 발명의 명칭이"Non-Volatile Memory And Method With Reduced Source Line Bias Errors"인 미국 특허 제7,196,931호; (2)발명의 명칭이 "Non-Volatile Memory And Method with Improved Sensing"인 미국 특허 제7,023,736호; (3) 미국 특허 출원공개번호 2005/0169082; (4) 발명의 명칭이 "Compensating for Coupling During Read Operations of Non-Volatile Memory"인 미국 특허 제7,196,928호; 그리고 (5) 2006년 7월 20일에 공개된 발명의 명칭이 "Reference Sense Amplifier For Non-Volatile Memory"인 미국 특허 출원공개번호 2006/0158947에서 알 수 있다. 방금 상기 나열된 특허 문서들 5개 모두는 그 전체가 본 명세서에 참조로서 포함된다.
다양한 특징들 및 기법들이 NAND 플래시 메모리 구조에 관하여 제시되었다. 개시된 기술들의 구현들이 매우 제한된 것이 아님이 제공된 발명으로부터 이해될 것이다. 비-제한적 예로서, 본 발명에 따른 구현들은, 이들로만 한정되는 것을 아니지만은 로직 어레이들, SRAM 및 DRAM을 포함하는 휘발성 메모리 어레이들, 및 NOR 및 NAND 구조 둘 모두를 포함하는 비-휘발성 메모리 어레이들을 포함하는 넓은 범위의 반도체 디바이스들을 제공하고 이들의 제조에 사용될 수 있다.
상술된 상세한 설명은 예시 및 묘사의 목적을 위해 제시되었다. 이는 완전한 것(exhaustive) 또는 개시된 정확한 형태(들)에 본 명세서에 청구된 본 발명을 제한하는 것으로 의도된 것이 아니다. 여러 수정들 및 변경들이 상기 교시들에 비추어 가능하다. 기술된 실시예들은, 개시된 기술 및 이의 실제 응용의 원리를 가장 잘 설명하고, 그로 인해 이 기술분야의 숙련자들로 하여금 고려되는 특별한 사용에 적합한 바에 따라 다양한 실시예들에서 그리고 다양한 수정들과 함께 이 기술을 가장 잘 사용하게 하도록 선택되었다. 본 발명의 범위가 본 명세서에 첨부된 특허 청구 범위에 의해 정의되어야만 함이 의도된다.

Claims (9)

  1. 비-휘발성 저장체(storage) 제조의 일환으로 수행되는 방법으로서,
    기판의 복수의 액티브 영역들 위에 놓이는 복수의 층 스택의 열들을 형성하는 단계 - 각 액티브 영역은 두 개의 수직 측벽들을 구비하고 상기 기판에서 복수의 격리 영역(isolation region)들에 의해 인접한 액티브 영역으로부터 분리됨 -;
    제1 절연 물질이 상기 격리 영역들을 부분적으로 채우는 단계;
    각각의 격리 영역에서 상기 제1 절연 물질 위에 희생 물질(sacrificial material)을 형성하는 단계 - 상기 희생 물질은 상기 기판의 표면의 레벨 위로 연장됨 -;
    각각의 층 스택의 열의 상기 수직 측벽들을 따라 수직으로 유전 라이너(dielectric liner)를 형성하는 단계;
    상기 제1 절연 물질의 상부 표면으로부터 적어도 상기 기판의 표면의 레벨 까지 수직으로 연장되는 복수의 비트 라인 에어 갭(bit line air gap)들을 정의하도록, 상기 유전 라이너를 형성한 이후에 상기 희생 물질을 제거하는 단계;
    상기 희생 물질을 제거한 후에 중간 유전층을 형성하는 단계; 및
    상기 중간 유전층을 형성한 이후에 제어 게이트층을 형성하는 단계
    를 포함하는 것을 특징으로 하는
    비-휘발성 저장체 제조의 일환으로 수행되는 방법.
  2. 제1항에 있어서,
    복수의 층 스택의 열을 형성하는 단계는, 행(row) 방향으로 인접한 층 스택의 열들을 분리시키는 복수의 개구부들과 상기 복수의 층 스택의 열들을 정의하기 위해 층 스택을 에칭하는 단계를 포함하고, 각각의 층 스택의 열은 전하 저장 물질의 스트립을 포함하며, 상기 방법은:
    상기 희생 물질을 제거한 이후에 제2 절연 물질로 상기 복수의 개구부들을 채우는 단계; 및
    상기 전하 저장 물질의 스트립들의 상부 표면의 레벨 아래로 상기 제2 절연 물질 및 유전 라이너를 리세스(recess)하고, 그로 인해 상기 복수의 격리 영역들 위에 놓이는 복수의 브릿지들을 형성하는 단계를 더 포함하고, 각 브릿지는 상기 유전 라이너의 적어도 일부를 포함하는 것을 특징으로 하는
    비-휘발성 저장체 제조의 일환으로 수행되는 방법.
  3. 제2항에 있어서,
    상기 유전 라이너를 형성하는 단계는 각각의 격리 영역에 상기 희생 물질의 상부 표면 위에 상기 유전 라이너를 형성하는 단계를 포함하고;
    상기 방법은, 복수의 스페이서들을 형성하고 상기 희생 물질의 상부 표면을 노출시키도록 상기 유전 라이너를 에치 백(etch back)하는 단계를 더 포함하고, 각각의 스페이서는 하나의 층 스택의 열의 하나의 수직 측벽을 따라 수직으로 연장되고 상기 기판 표면에 인접한 하부 끝 부분에 테이퍼(taper)를 포함하며; 그리고
    상기 복수의 개구부들을 채우는 단계는 상기 복수의 브릿지들을 형성하도록 상기 제2 절연 물질을 증착하는 단계를 포함하고, 각각의 브릿지는 상기 유전 라이너의 일부 및 상기 제2 절연 물질의 일부를 포함하는 것을 특징으로 하는
    비-휘발성 저장체 제조의 일환으로 수행되는 방법.
  4. 제3항에 있어서,
    상기 희생 물질은 희생 나이트라이드(sacrificial nitride)이고; 그리고
    상기 희생 물질을 제거하는 단계는 상기 희생 나이트라이드를 제거하도록 에칭하는 단계를 포함하는 것을 특징으로 하는
    비-휘발성 저장체 제조의 일환으로 수행되는 방법.
  5. 제2항에 있어서,
    상기 희생 물질은 희생 레지스트(sacrificial resist)이고; 그리고
    상기 희생 물질을 제거하는 단계는 상기 희생 레지스트를 분해하는 파장의 자외선(ultraviolet light)에 상기 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는
    비-휘발성 저장체 제조의 일환으로 수행되는 방법.
  6. 제5항에 있어서,
    상기 유전 라이너는 자외선 파장에 광학적으로 투명한(transparent) 것을 특징으로 하는
    비-휘발성 저장체 제조의 일환으로 수행되는 방법.
  7. 제2항에 있어서,
    상기 희생 물질은 제1 분해 온도를 가지는 스핀-온 유전체(spin-on dielectric)이고;
    상기 유전 라이너는 상기 제1 분해 온도보다 낮은 온도의 공정에서 형성되며; 그리고
    상기 희생 물질을 제거하는 단계는 적어도 상기 제1 분해 온도까지 상기 기판의 온도를 상승시키는 단계를 포함하는 것을 특징으로 하는
    비-휘발성 저장체 제조의 일환으로 수행되는 방법.
  8. 제2항에 있어서,
    중간 유전층을 형성하는 단계는, 상기 제2 절연 물질을 리세스하는 단계 이후에 상기 중간 유전층을 컨포멀하게(conformally) 증착하는 단계를 포함하고 - 상기 중간 유전층은 상기 브릿지들 및 상기 전하 저장 물질의 스트립들의 상부 표면 위에 놓이고 각각의 층 스택의 열의 수직 측벽들을 따라 연장됨 -,
    상기 제어 게이트층은 상기 중간 유전층 위에 형성되고,
    상기 방법은,
    상기 중간 유전층의 복수의 스트립들 위에 행 방향으로 신장된 복수의 제어 게이트들을 형성하도록 상기 제어 게이트층, 상기 중간 유전층 및 복수의 층 스택의 열을 에칭하는 단계를 더 포함하고, 각각의 전하 저장 스트립은 전하 저장 영역들의 열로 에칭되는 것을 특징으로 하는
    비-휘발성 저장체 제조의 일환으로 수행되는 방법.
  9. 제8항에 있어서,
    캡핑층(capping layer)을 형성하고 복수의 워드 라인 에어 갭들을 정의하도록 제3 절연 물질을 컨포멀하지 않게(non-conformally) 증착하는 단계를 더 포함하고, 각각의 워드 라인 에어 갭은 인접한 쌍의 제어 게이트들 사이에 신장되고 상기 기판 표면 위의 레벨로부터 적어도 각각의 제어 게이트의 상부 표면 레벨까지 수직으로 연장되는 것을 특징으로 하는
    비-휘발성 저장체 제조의 일환으로 수행되는 방법.
KR1020137020003A 2011-01-12 2012-01-12 고-밀도 비-휘발성 메모리 내의 에어 갭 격리를 제조하는 방법 KR101873080B1 (ko)

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