KR101689944B1 - 메모리 셀들, 반도체 디바이스 구조들, 이러한 셀들을 포함한 시스템들, 및 제조의 방법들 - Google Patents

메모리 셀들, 반도체 디바이스 구조들, 이러한 셀들을 포함한 시스템들, 및 제조의 방법들 Download PDF

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Abstract

자유 영역들을 가진 셀 코어들을 포함한 메모리 셀들이 개시된다. 자유 영역들은 셀 코어 내에서 자화 방향에 영향을 미치는 변형을 보인다. 스트레서 구조는 자유 영역의 변형 상태를 초래하기 위해 셀 코어의 적어도 일 부분 상에 응력을 가한다. 이러한 메모리 셀들뿐만 아니라 이러한 메모리 셀들을 형성하기 위한 방법들을 포함한 반도체 디바이스 구조들 및 시스템들이 또한 개시된다.

Description

메모리 셀들, 반도체 디바이스 구조들, 이러한 셀들을 포함한 시스템들, 및 제조의 방법들{MEMORY CELLS, SEMICONDUCTOR DEVICE STRUCTURES, SYSTEMS INCLUDING SUCH CELLS, AND METHODS OF FABRICATION}
우선권 주장
본 출원은 "메모리 셀들, 반도체 디바이스 구조들, 이러한 셀들을 포함한 시스템들, 및 제조의 방법들"에 대한, 2012년 3월 22일에 출원된, 미국 특허 출원 일련 번호 제13/427,339호의 출원일의 이득을 주장한다.
본 개시는, 다양한 실시예들에서, 일반적으로 메모리 디바이스 설계 및 제조의 분야에 관한 것이다. 보다 특히, 본 개시는 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM)로서 특성화된 메모리 셀들의 설계 및 제조에 관한 것이다.
자기 랜덤 액세스 메모리(MRAM)는 자기 저항에 기초한 비-휘발성 컴퓨터 메모리 기술이다. MRAM은 비-휘발성이며 따라서 메모리 디바이스가 동력을 공급받지 않을 때 메모리 콘텐트를 유지할 수 있다. MRAM 데이터는 자기 저항 소자들에 의해 저장된다. 일반적으로, MRAM 셀에서의 자기 저항 소자들은 그 각각이 자화를 수용하며 유지하는, 두 개의 자기 영역들로부터 만들어진다. 일 영역("피닝(pinned) 영역")의 자화는 그것의 자기 방향에서 고정되며, 다른 영역("자유 영역")의 자화 방향은 변경될 수 있다. 따라서, 프로그래밍 전류는 두 개의 자기 영역들의 자기 방향들이 병렬이게 할 수 있어서, 자기 저항 소자들에 걸쳐 더 낮은 전기 저항("0" 상태로서 정의될 수 있는)을 제공하거나 또는 역평행이게 해서 MRAM 셀의 자기 저항 소자들에 걸쳐 더 높은 전기 저항("1" 상태로서 정의될 수 있는)을 제공하게 할 수 있다. 자유 영역의 자화 방향의 스위칭 및 자기 저항 소자들에 걸친 결과적인 고 또는 저 저항 상태들은 통상적인 MRAM 셀의 기록 및 판독 동작을 위해 제공한다.
일 유형의 MRAM 셀은 스핀 토크 전달 MRAM(STT-MRAM) 셀이다. 종래의 STT-MRAM 셀은 자기 셀 코어를 포함할 수 있으며, 이것은 자기 터널 접합(MTJ) 또는 스핀 밸브 구조를 포함할 수 있다. MTJ는 그 사이에서 두 개의 자기 영역들(하나는 피닝 및 하나는 자유) 및 비-자기, 전기적 절연 영역을 포함한 자기 저항 데이터 저장 소자이며, 이것은 데이터 라인들(예로서, 비트 라인들), 액세스 라인들(예로서, 워드 라인들), 및 액세스 트랜지스터를 통해 액세스될 수 있다. 스핀 밸브는 스핀 밸브가 두 개의 자기 영역들 사이에 도전성 영역을 가진다는 것을 제외하고, MTJ와 유사한 구조를 가진다.
동작에 있어서, 프로그래밍 전류는 액세스 트랜지스터 및 자기 셀 코어를 통해 흐를 수 있다. 셀 코어 내에서의 피닝 영역은 프로그래밍 전류의 전자 스핀을 분극시키며, 토크는 스핀-분극 전류가 코어를 통과할 때 생성된다. 스핀-분극 전자 전류는 자유 영역 상에 토크를 가함으로써 자유 영역과 상호 작용한다. 코어를 통과하는 스핀-분극 전자 전류의 토크가 자유 영역의 임계 스위칭 전류 밀도(Jc)보다 클 때, 스핀-분극 전자 전류에 의해 가해진 토크는 자유 영역의 자화의 방향을 스위칭하기에 충분하다. 따라서, 프로그래밍 전류는 자유 영역의 자화가 피닝 영역의 자화에 평행하게 또는 역 평행하게 정렬될 수 있게 하기 위해 사용될 수 있으며, 자유 영역의 자화가 평행 및 역평행 사이에서 스위칭될 때, 코어에 걸친 저항 상태가 변경된다.
종래의 STT-MRAM 셀들의 자유 영역들 및 피닝 영역들은 영역들의 폭을 갖고, 또한 "평면-내"로서 알려진, 수평인 자화 방향들을 보인다. 따라서, 자화 방향들은 STT-MRAM 셀을 지지하는 기판의 1차 표면에 의해 정의된 평면에 평행한다(또는 역평행한다). 이들 넓은, 평면-내 STT-MRAM 셀들은 큰 풋프린트들을 가져서, 25 나노미터들 이하의 셀들의 스케일링을 도전적이게 만든다.
수직으로 배향된 STT-MRAM 셀들은 보다 큰 셀 패킹을 수용하는, 평면-내 STT-MRAM 셀들보다 더 작은 셀 폭들을 요구할 수 있다. 또한, 수직으로 배향된 STT-MRAM 셀들의 연관된 수직 자화들(또한 수직 자기 비등방성("PMA")로서 이 기술분야에 알려진)은 평면-내 STT-MRAM 셀과 비교하여 크게 감소된 요구 스위칭 전압을 가질 수 있다. 그러므로, 피닝 영역들 및 자유 영역들이 수직 자화 방향들을 보이는 수직으로 배향된("역위상") STT-MRAM 셀들을 형성하기 위한 노력들이 이루어져 왔다. 그러나, 수직 자화 방향들을 달성하기 위해 셀 코어에 대한 적절한 재료들 및 설계들을 찾고 구현하는 것은 도전이 되어 왔다.
메모리 셀이 개시된다. 메모리 셀은 자기 셀 코어이다. 상기 자기 셀 코어는 수직 자화 방향을 초래하는 변형을 보이는 자유 영역을 포함한다.
셀 코어를 포함한 메모리 셀이 또한 개시된다. 상기 셀 코어는 수직 자화 방향을 보이는 변형 상태에서의 자유 영역을 포함한다. 상기 셀 코어는 또한 피닝 영역 및 상기 자유 영역과 상기 피닝 영역 사이에 배치된 또 다른 영역을 포함한다.
메모리 셀을 형성하는 방법이 또한 개시된다. 상기 방법은 셀 코어를 형성하는 단계 및 상기 셀 코어 내에서의 재료에 의해 보여지는 자화 방향에 영향을 초래하기 위해 상기 셀 코어에 응력을 인가하는 단계를 포함한다.
반도체 디바이스 구조가 또한 개시된다. 상기 반도체 디바이스 구조는 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM) 어레이를 포함한다. 상기 어레이는 복수의 STT-MRAM 셀들을 포함한다. 상기 복수의 각각의 STT-MRAM 셀은 수직 자화 방향을 보이는 변형된 자유 영역을 포함한 셀 코어를 포함한다. 상기 복수의 각각의 STT-MRAM 셀은 또한 상기 셀 코어의 외부에 있는 스트레서(stressor) 구조를 포함한다. 상기 스트레서 구조는 상기 변형된 자유 영역에 응력을 준다.
스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRMA) 셀이 또한 개시된다. 상기 셀은 자유 영역을 포함한 자기 셀 코어를 포함한다. 상기 셀은 또한 상기 셀 코어와 동작 가능하게 통신하는 워드 라인 및 상기 셀 코어와 동작 가능하게 통신하는 비트 라인을 포함한다. 상기 자유 영역은 상기 워드 라인 및 상기 비트 라인 중 하나로 향해진 자화 방향을 초래하는 변형을 보인다.
도 1은 본 개시의 실시예에 따라 제조된 메모리 셀들을 가진 메모리 어레이의 일 부분의 개략도이다.
도 2a 내지 도 2f는 본 개시의 실시예들에 따른 STT-MRAM 셀들의 단면, 입면, 개략적 예시들이다.
도 3a 내지 도 3f는 본 개시의 실시예들에 따라, 각각 단면 라인들(A-A, B-B, C-C, D-D, E-E, 및 F-F)을 따라 취해진, 각각 도 2a 내지 도 2f의 STT-MRAM 셀들의 단면, 평면, 개략적 예시들이다.
도 4a 내지 도 4f는 본 개시의 실시예들에 따라, 각각 단면 라인들(A-A, B-B, C-C, D-D, E-E, 및 F-F)을 따라 취해진, 각각 도 2a 내지 도 2f의 STT-MRAM 셀들의 단면, 평면, 개략적 예시들이다.
도 5a 내지 도 5c는 본 개시의 실시예에 따른 수평 압축 응력의 인가의 다양한 단계들 동안 자유 영역의 단면, 입면, 개략적 예시들이다.
도 6a 내지 도 6c는 본 개시의 실시예에 따른 수직 인장 응력의 인가의 다양한 단계들 동안 자유 영역의 단면, 입면, 개략적 예시들이다.
도 7은 본 개시의 실시예의 메모리 셀들을 포함한 반도체 디바이스의 간소화된 블록도이다.
도 8은 여기에 설명된 하나 이상의 실시예들에 따라 구현된 시스템의 간소화된 블록도이다.
메모리 셀들, 이러한 메모리 셀들을 포함한 반도체 디바이스 구조들, 이러한 메모리 셀들의 어레이들을 포함한 시스템들, 및 이러한 메모리 셀들을 형성하는 방법들이 개시된다. 메모리 셀들은 수직 자화 방향을 초래하는 변형을 보이는 자유 영역을 가진 셀 코어들을 포함한다. 따라서, 메모리 셀의 변형된 자유 영역의 수직 자화 방향은 인가된 응력에 의해 영향을 받는다. 인가된 응력은 기계 응력, 열 응력, 또는 양쪽 모두일 수 있다. 인가된 응력 및 자유 영역에 의해 보여진 초래된 수직 자화 방향은 영구적이거나 또는 일시적일 수 있다.
여기에 사용된 바와 같이, 용어("기판")는 메모리 셀들 내에서의 것들과 같은 구성요소들이 형성되는 기초 재료 또는 구성을 의미하며 이를 포함한다. 기판은 반도체 기판, 지지 구조상에서의 기초 반도체 재료, 금속 전극, 또는 하나 이상의 재료들, 구조들, 또는 그것 상에 형성된 영역들을 가진 반도체 기판일 수 있다. 기판은 종래의 실리콘 기판 또는 반도체 재료를 포함한 다른 벌크 기판일 수 있다. 여기에 사용된 바와 같이, 용어("벌크 기판")는 실리콘 웨이퍼들뿐만 아니라 실리콘-온-사파이어("SOS") 기판들 또는 실리콘-온-유리("SOG") 기판과 같은 실리콘-온-절연체("SOI") 기판들, 기초 반도체 기반 상에서의 실리콘의 에피택셜 층들, 또는 다른 것들 중에서, 실리콘-게르마튬(Si1 - xGex, 여기에서 x는 예를 들면 0.2 및 0.8 사이에서의 몰분율이다), 게르마늄(Ge), 갈륨 비소(GaAs), 질화 갈륨(GaN), 또는 인화 인듐(InP)과 같은 다른 반도체 또는 광전자 재료들을 또한 의미하며 이를 포함한다. 더욱이, 다음의 설명에서 참조가 "기판"에 대해 이루어질 때, 이전 프로세스 단계들은 기초 반도체 구조 또는 기반에서 재료들, 영역들, 또는 접합들을 형성하기 위해 이용되어 왔을 것이다.
여기에 사용된 바와 같이, 용어(STT-MRAM 셀)는 상기 논의된 바와 같이, 자유 영역 및 피닝 영역 사이에 배치된 비-자기 영역이 절연성이라면, MTJ를 포함할 수 있는 자기 셀 구조를 의미하며 이를 포함한다. 대안적으로, STT-MRAM 셀의 자기 셀 구조는, 자유 영역 및 피닝 영역 사이에 배치된 비-자기 영역이 도전성이라면, 스핀 밸브를 포함할 수 있다.
여기에 사용된 바와 같이, 용어("피닝 영역")는 STT-MRAM 셀의 사용 및 동작 동안 고정된 자화 방향을 가진 STT-MRAM 셀 내에서의 자기 재료의 영역을 의미하며 이를 포함한다. 피닝 영역의 고정된 자화 방향은 스트레서 구조에 의해 인가될 수 있는, 외부에 인가된 응력에 의해 영향을 받을 수 있으며, 따라서 피닝 영역은 변형을 보일 수 있다. 변형된 피닝 영역에 의해 보여지는 자화 방향은, 피닝 영역 상에서의 응력의 인가로 인해, 그것이 응력의 인가가 없는 것과 상이할 수 있다. 대안적으로, 피닝 영역에 의해 보여지는 자화 방향은 인가된 응력에 의해 영향을 받지 않을 수 있으며, 따라서 변형된 피닝 영역에 의해 보여지는 자화는 상관없이 변형되지 않은 피닝 영역에 의해 보여지는 자화와 동일할 것이다. 본 개시의 피닝 영역의 자화 방향은 수직 자화 방향을 보일 수 있다.
여기에 사용된 바와 같이, 용어("자유 영역")는 STT-MRAM 셀의 사용 및 동작 동안 스위칭 가능한 자화 방향을 가진 STT-MRAM 셀 내에서의 자기 재료의 영역을 의미하며 이를 포함한다. 자화 방향은 자유 영역에 의해 보여지는 자화 방향 및 피닝 영역에 의해 보여지는 자화 방향이 동일한 방향으로 향해지는 "평행" 방향 내지 자유 영역에 의해 보여지는 자화 방향 및 피닝 영역에 의해 보여지는 자화 방향이 반대 방향들로 향해지는 "역평행" 방향 사이에서 스위칭될 수 있다.
여기에 사용된 바와 같이, 용어("셀 코어")는 자유 영역 및 피닝 영역을 포함하며, 메모리 셀의 동작 동안, 전류가 자유 영역 내에서 평행한 또는 역평행한 자기 방향을 초래하도록 흐르는 메모리 셀 구조를 의미하며 이를 포함한다.
여기에 사용된 바와 같이, 용어("수직")는 각각의 영역의 폭에 수직인 방향을 의미하며 이를 포함한다. "수직"은 또한 STT-MRAM 셀을 지지하는 기판의 1차 표면에 수직인 방향을 의미하며 이를 포함한다.
여기에 사용된 바와 같이, 용어("제 1, "제 2", "제 3" 등)는 다양한 소자들, 구성요소들, 영역들, 재료들, 및/또는 섹션들을 설명할 수 있으며, 이것들 중 어떤 것도 이들 용어들에 의해 제한되지 않는다. 이들 용어들은 하나의 요소, 구성요소, 영역, 재료, 또는 섹션을 또 다른 요소, 구성요소, 영역, 재료, 또는 섹션으로부터 구별하기 위해서만 사용된다. 따라서, 이하에 논의되는, "제 1 요소", "제 1 구성요소", "제 1 영역", "제 1 재료", 또는 "제 1 섹션"은 여기에서의 교시들로부터 벗어나지 않고 제 2 요소, 제 2 구성요소, 제 2 영역, 제 2 재료, 또는 제 2 섹션으로 칭하여질 수 있다.
여기에 사용된 바와 같이, "아래에", "밑에", "보다 낮은", "최하부", "보다 위에", "위에", "최상부", "전방", "후방", "좌측", "우측" 등과 같은, 공간적으로 상대적인 용어들은 도면들에 예시된 바와 같이 또 다른 요소(들) 또는 특징(들)에 대한 하나의 요소의 또는 특징의 관계를 설명하기 위해 설명의 용이함을 위해 사용될 수 있다. 달리 특정되지 않는다면, 공간적으로 상대적인 용어들은 도면들에 묘사된 방향 이외에 재료들의 상이한 방향들을 포함하도록 의도된다. 예를 들면, 도면들에서의 재료들이 반전된다면, 다른 요소들 또는 특징들, "아래" 또는 "밑에" 또는 "아래에" 또는 "의 최하부에"로서 설명된 요소들은 그 후 다른 요소들 또는 특징들의 "위에" 또는 "의 최상부 상에" 배향될 것이다. 따라서, 용어("아래")는 용어가 사용되는 맥락에 의존하여 위 및 아래의 방향 양쪽 모두를 포함할 수 있으며, 이것은 이 기술분야의 숙련자에게 명백할 것이다. 재료들은 달리 배향될 수 있으며(90도 회전, 반전 등) 여기에 사용된 공간적으로 상대적인 디스크립터들이 그에 따라 해석된다.
여기에 사용된 바와 같이, 또 다른 요소 "상에" 또는 "위에" 있는 것으로서 요소에 대한 참조는 다른 요소의 최상부 상에 직접, 인접한, 의 밑에, 또는 그것과 직접 접촉하는 요소를 의미하며 이를 포함한다. 그것은 또한 그 사이에 존재하는 다른 요소들과 함께, 다른 요소의 최상부에 간접적으로, 에 인접하여, 의 밑에, 또는 그것 가까이에 있는 요소를 포함한다. 반대로, 요소가 또 다른 요소 "상에 직접" 있는 것으로 불리울 때, 존재하는 어떤 중재 요소들도 없다.
여기에 사용된 바와 같이, 용어들("포함하다", "포함하는", "포함시키다", 및/또는 포함시키는)은 서술된 특징들, 영역들, 정수들, 단계들, 동작들, 요소들, 재료들, 구성요소들, 및/또는 그룹들의 존재를 특정하지만, 하나 이상의 다른 특징들, 영역들, 정수들, 단계들, 동작들, 요소들, 재료들, 구성요소들, 및/또는 그것의 그룹들의 존재 또는 부가를 배제하지 않는다.
여기에 사용된 바와 같이, "및/또는"은 연관된 열거 아이템들 중 하나 이상의 임의의 및 모든 조합들을 포함한다.
여기에 사용된 바와 같이, 단수 형태들("a", "an", 및 "the")은, 맥락이 달리 명확하게 표시하지 않는다면, 복수 형태들을 또한 포함하도록 의도된다.
여기에 제공된 예시들은 임의의 특정한 재료, 구성요소, 구조, 디바이스, 또는 시스템의 실제 뷰들이도록 의도하지 않지만, 본 개시의 실시예들을 설명하기 위해 이용되는 단지 최적화된 표현들이다.
실시예들이 예시들을 참조하여 여기에 설명된다. 예를 들면, 제조 기술들 및/또는 허용 오차들의 결과로서 예시들의 형태들로부터의 변화들이 예상될 것이다. 따라서, 여기에 설명된 실시예들은 예시된 바와 같은 특정한 형태들 또는 영역들에 제한되는 것으로 해석되지 않으며 단지 예를 들면, 제조로부터 기인하는 형태들에서의 이탈들을 포함하는 것으로 해석된다. 예를 들면, 박스-형태로서 예시되거나 또는 설명된 영역은 대략적인 및/또는 비선형 특징들을 가질 수 있다. 게다가, 예시되는 뾰족한 각도들은 둥글어질 수 있다. 따라서, 도면들에 예시된 영역들은 사실상 개략적이며 그것들의 형태들은 영역의 정확한 형태를 예시하도록 의도되지 않으며 본 청구항들의 범위를 제한하지 않는다.
다음의 설명은 개시된 디바이스들 및 방법들의 실시예들의 철저한 설명을 제공하기 위해, 재료 유형들 및 프로세싱 상태들과 같은, 특정한 세부사항들을 제공한다. 그러나, 이 기술분야의 숙련자는 디바이스들 및 방법들의 실시예들이 이들 특정 세부사항들을 이용하지 않고 실시될 수 있다는 것을 이해할 것이다. 실제로, 디바이스들 및 방법들의 실시예들은 산업에 이용된 종래의 반도체 제조 기술들과 함께 실시될 수 있다.
여기에 설명된 제조 프로세스들은 반도체 디바이스 구조들을 프로세싱하기 위한 완전한 프로세스 흐름을 형성하지 않는다. 프로세스 흐름의 나머지는 이 기술분야의 숙련자들에게 알려져 있다. 따라서, 단지 본 디바이스들 및 방법들의 실시예들을 이해하기 위해 필요한 방법들 및 반도체 디바이스 구조들만이 여기에 설명된다.
맥락이 달리 표시되지 않는다면, 여기에 설명된 재료들은 이에 제한되지 않지만, 스핀 코팅 블랭킷 코팅, 화학적 기상 증착("CVD"), 플라즈마 강화 CVD, 원자 층 증착("ALD"), 플라즈마 강화 ALD, 또는 물리적 기상 증착("PVD")을 포함한 임의의 종래의 기술에 의해 형성될 수 있다. 대안적으로, 재료들은 원 위치에서 성장될 수 있다. 형성될 특정한 재료에 의존하여, 재료를 증착시키거나 또는 성장시키기 위한 기술은 이 기술분야의 숙련자에 의해 선택될 수 있다.
참조가 이제 도면들에 대해 이루어질 것이며, 여기에서 유사한 부호들은 전체에 걸쳐 유사한 구성요소들을 나타낸다. 도면들은 반드시 일정 비율인 것은 아니다.
메모리 셀이 개시된다. 메모리 셀은 변형을 보이는 자유 영역을 가진 자기 셀 코어를 포함한다. 변형은 자기 자화 방향을 초래한다.
도 1은 시스템 요건들 및 제조 기술에 의존하여, 다수의 로우들 및 컬럼들을 포함한 그리드 패턴으로, 또는 다양한 다른 배열들로, 그 복수가 메모리 셀들의 어레이를 형성하도록 제조될 수 있는, STT-MRAM 셀(100)과 동작 가능하게 통신하는 주변 디바이스들(90)을 포함하는 STT-MRAM 시스템(80)을 예시한다. STT-MRAM 셀(100)은 셀 코어(110), 액세스 트랜지스터(130), 비트 라인(140)으로서 기능할 수 있는 도전성 재료, 워드 라인(150)으로서 기능할 수 있는 도전성 재료, 및 소스 라인(160)으로서 기능할 수 있는 도전성 재료를 포함한다. STT-MRAM 시스템(80)의 주변 디바이스들(90)은 판독/기록 회로(170), 비트 라인 기준(180), 및 감지 증폭기(190)를 포함할 수 있다. 셀 코어(110)는 자유 영역 및 피닝 영역을 포함한, 자기 터널 접합(MTJ)을 포함할 수 있다. STT-MRAM 셀(100)은 또한 적어도 하나의 스트레서 구조(120)를 포함할 수 있으며, 이것은 셀 코어(110)의 외부에 있다. 여기에 사용된 바와 같이, 또 다른 구조의 "외부에 있는" 구조는 또 다른 구조와 물리적으로 분리되는 구조, 또 다른 구조와 전기적으로 분리되는 구조, 또 다른 구조와 전기적으로 통신하지 않는 구조, 비트 라인(140)과 전기 통신하는 셀 코어(110)의 최상위 영역 및 워드 라인(150)과 전기 통신하는 셀 코어(110)의 최하위 영역 사이에서 수직으로 위치되지 않는 구조, 또는 그것의 조합을 포함할 수 있다.
사용 및 동작에 있어서, STT-MRAM 셀(100)이 프로그램되도록 선택될 때, 프로그래밍 전류는 STT-MRAM 셀(100)에 인가되며, 전류는 피닝 영역에 의해 스핀-분극되고 자유 영역 상에 토크를 가하며, 이것은 STT-MRAM 셀(100)"에 기록"하거나 또는 "프로그램"하기 위해 자유 영역의 자화를 스위칭한다. STT-MRAM 셀(100)의 판독 동작에서, 전류는 셀 코어(110)의 저항 상태를 검출하기 위해 사용된다. 스트레서 구조(120)는 셀 코어(110)의 적어도 일 부분 상에 응력을 가할 수 있다. 응력의 인가로 인해, 수직 방향이 자유 영역의 자화를 스위칭하기 위해 요구된 임계 스위칭 전류를 감소시킬 수 있는, 셀 코어(110) 내에서의 자유 영역은 셀 코어(110) 내에서의 자유 영역에 의해 보여지는 수직으로 배향된 자화를 초래하는 변형을 보일 수 있으며, 따라서, 보다 작은 프로그래밍 전류가 STT-MRAM 셀(100)을 기록하도록 허용한다. 수직 자화 방향은 또한 보다 작은 측면 치수를 가진 셀 코어(110)의 사용을 허용할 수 있으며, 따라서 개선된 확장성 및 디바이스 밀도를 허용한다.
이전에 논의된 바와 같이, 프로그래밍 전류는 STT-MRAM 셀(100)의 기록 동작을 위해 인가된다. 프로그래밍 전류를 개시하기 위해, 판독/기록 회로(170)는 비트 라인(140) 및 소스 라인(160)에 기록 전류를 생성할 수 있다. 비트 라인(140) 및 소스 라인(160) 사이에서의 전압의 극성은 셀 코어(110)에서의 자유 영역의 자화에서의 스위치를 결정한다. 일단 자유 영역이 프로그래밍 전류의 스핀 극성에 따라 자화된다면, 프로그램된 상태는 STT-MRAM 셀(100)에 기록된다.
STT-MRAM 셀(100)을 판독하기 위해, 판독/기록 회로(170)는 비트 라인(140) 및 소스 라인(160) 내지 셀 코어(110) 및 액세스 트랜지스터(130)로 판독 전류를 생성한다. STT-MRAM 셀(100)의 프로그램된 상태는 셀 코어(110)에 걸친 저항과 관련 있으며, 이것은 비트 라인(140) 및 소스 라인(160) 사이에서의 전압 차에 의해 결정될 수 있다. 몇몇 실시예들에서, 전압 차는 비트 라인 기준(180)에 비교되며 감지 증폭기(190)에 의해 증폭될 수 있다.
도 2a는 본 개시의 실시예에 따른 복수의 STT-MRAM 셀들(100)을 예시한다. 각각의 STT-MRAM 셀(100)은 기판(10)에 의해 지지된 셀 코어(110)를 포함한다. 셀 코어(110)는 자유 영역(112) 및 피닝 영역(114)을 포함한다. 도전성이거나 또는 절연성일 수 있는, 비-자기 영역(113)은 자유 영역(112) 및 피닝 영역(114) 사이에 배치된다. 셀 코어(110)는 비-자기 영역(113)이 절연성이라면 MTJ를 형성하거나 또는 비-자기 영역(113)이 도전성이라면 스핀 밸브를 형성한다. 셀 코어(110)가 MTJ를 형성하는 실시예들에서, 자유 영역(112) 및 피닝 영역(114) 사이에서의 비-자기 영역(113)은 두 개의 영역들(112, 114) 사이에서 절연체로서 작용할 수 있다. 비-자기 영역(113)은 AlxOy, MgO, AlN, SiN, CaOx, NiOx, HfxOy, TaxOy, ZrxOy, NiMnOx, MgxFy, SiC, SiO2, SiOxNy, 또는 상기 재료들의 임의의 조합으로부터 형성되거나 또는 이를 포함할 수 있다.
자유 영역(112) 및 피닝 영역(114)은 예를 들면, Co, Fe, Ni, 또는 그것의 합금들, NiFe, CoFe, CoNiFe, 또는 도핑된 합금들(CoX, CoFeX, CoNiFeX(X=B, Cu, Re, Ru, Rh, Hf, Pd, Pt, C) 또는 NiMnSb 및 PtMnSb와 같은 반-금속성 강자성 재료와 같은, 강자성 재료들로부터 형성되거나 또는 이를 포함할 수 있다. 보다 특히, 예를 들면, 자유 영역(112)은 자기변형을 보이는 재료(예로서, 제한 없이 CoxFeyBz), L10 결정 구조를 보이는 재료, 단축 자기 비등방성을 보이는 재료, 및 특성들이 상호 배타적이지 않은 호이슬러 합금(Heusler alloy) 중 하나 이상으로부터 형성되거나 또는 이를 포함할 수 있다. 대안적으로 또는 부가적으로, 몇몇 실시예들에서, 자유 영역(112)은 계층화된 재료들로부터 형성되거나 또는 이를 포함할 수 있다. 예를 들면, 제한 없이, 자유 영역(112)은 코발트의 층들 사이에 배치된 백금의 층 및 그 반대를 갖고, 코발트 및 백금의 반복적인 층들로부터 형성되거나 또는 이를 포함할 수 있다. 또 다른 예로서, 제한 없이, 자유 영역(112)은, 코발트의 층들 사이에 배치된 니켈의 층 및 그 반대를 갖고 코발트 및 니켈의 반복 층들을 포함할 수 있다.
피닝 영역(114)은 그것이 도 2a 내지 도 2f의 피닝 영역(114)에 예시된 단방향 화살표에 의해 표현되는, 고정된 또는 피닝된 선호 방향을 가진 고정된 자화를 갖기 때문에 그렇게 명명된다. 자유 영역(112)에 예시된 양방향 화살표는 자유 영역(112)이 저 저항을 제공하는, 피닝 영역(114)의 방향에 평행하는 방향으로, 또는 고 저항을 제공하는, 피닝 영역(114)의 방향에 역평행한 방향으로 자화될 수 있음을 나타낸다.
셀 코어(110)는 선택적으로 자유 영역(112), 비-자기 영역(113), 및 피닝 영역(114) 이외의 다른 영역들을 또한 포함할 수 있다. 예를 들면, 도 2a에 예시된 바와 같이, 셀 코어(110)는 반강자성(antiferromagnetic) 영역(115)을 포함할 수 있으며, 이것은 교환 결합을 통해 피닝을 달성하기 위해 피닝 영역(114) 아래에 위치될 수 있다. 부가적인 비-자기 영역들이 셀 코어(110)에 포함될 수 있다. 예를 들면, 또 다른 비-자기 영역(111)은 자유 영역(112) 위에 위치될 수 있다. 셀 코어(110) 내에서의 다른 영역들은 압전 영역들, 부가적인 자유 영역들, 부가적인 피닝 영역들, 부가적인 반강자성 영역들, 또는 알려진 STT-MRAM 셀들의 다른 영역들 중 임의의 것을 포함할 수 있다.
셀 코어(110)의 외부에, 적어도 하나의 스트레서 구조(120)가 존재할 수 있다. 스트레서 구조(120)는 자유 영역(112) 상에 직접 또는 간접적으로 응력을 가한다. 가해진 응력은, 자유 영역(112)에 대한 스트레서 구조(120)의 구성 및 위치 결정에 적어도 부분적으로 기인할 수 있다. 스트레서 구조(120)는 그에 의해 자유 영역(112)에 의해 보여진 변형을 초래하기 위해 셀 코어(110)의 적어도 일 부분 상에 응력을 직접 또는 간접적으로 가할 수 있다. 자유 영역(112)의 변형 상태는 자유 영역(112)에서의 수직 자화 방향을 초래한다. 따라서, 스트레서 구조(120)에 의해 가해진 응력은 자유 영역(112)에 의해 보여진 변형을 야기하며, 이것은 자유 영역(112)의 수직 자화 방향을 초래한다.
스트레서 구조(120)는 하나 이상의 스트레서 재료들로 형성되거나 또는 이를 포함할 수 있다. 이러한 스트레서 재료들은 예를 들면, 제한 없이 SiO 또는 Si3N4를 포함할 수 있다. 다른 실시예들에서, 스트레서 재료는 예를 들면 및 제한 없이, 실질적으로 어닐링시 줄어들게 하기 위해 형성된 스핀-온 글라스 재료를 포함할 수 있다. 다른 실시예들에서, 응력 재료는 예를 들면 및 제한 없이, 어닐링시 밀도를 높이기 위해 형성된 비정질 재료를 포함할 수 있다.
스트레서 구조(120)는 스트레서 구조(120) 및 셀 코어(110)의 적어도 하나의 영역 사이에 배치된 절연 재료 또는 셀 코어(110)의 적어도 하나의 영역 상에서와 같이, 이웃 재료 또는 구조상에 응력을 가한다. 스트레서 구조(120)는 이웃 재료에 압축 응력 또는 인장 응력을 인가하도록 구성되며 위치될 수 있다. 부가적으로, 스트레서 구조(120)는 이웃 재료상에 근본적으로 수평 응력 또는 근본적으로 수직 응력을 가하도록 구성되며 위치될 수 있다. 여기에 사용된 바와 같이, "수평 응력"은 수평 응력이 가해지는 구조의 폭과 평행하는 방향으로 향해진 응력이다. 수평 응력은 수평 응력이 가해지는 구조가 지원되는 STT-MRAM 셀을 지지하는 기판의 1차 표면에 의해 정의된 평면과 평행하는 방향으로 향해질 수 있다. 또한, 여기에 사용된 바와 같이, "수직 응력"은 수직 응력이 가해지는 구조의 높이와 평행하는 방향으로 향해진 응력이다. 수직 응력은 수직 응력이 가해지는 구조가 지원되는 STT-MRAM 셀을 지지하는 기판의 1차 표면에 의해 정의된 평면과 수직인 방향으로 향해질 수 있다.
다른 실시예들에서, 스트레서 구조(120)는 이웃 재료상에 각이 진 응력을 가하도록 구성되며 위치될 수 있다. 그러므로, 스트레서 구조(120)는 수평 압축 응력, 수평 인장 응력, 수직 압축 응력, 수직 인장 응력, 경사 압축 응력, 또는 경사 인장 응력을 적어도 하나의 이웃 재료상에 가할 수 있으며, 이웃 재료는 셀 코어(110)의 자유 영역(112) 또는 스트레서 구조(120) 및 셀 코어(110)의 자유 영역(112) 사이에 배치된 또 다른 재료일 수 있다. 스트레서 구조(120)를 포함한 재료는 스트레서 구조(120)의 형성에 이어, 자유 영역(112)에 의해 원하는 변형을 보이며 셀 코어(110)의 변형된 자유 영역(112) 내에서의 수직 자화 방향을 초래하기 위해 이웃 재료상에서 원하는 방향(예로서, 수평, 수직, 경사)으로, 원하는 양의 원하는 유형(예로서, 압축 또는 인장)의 응력을 가하기 위해 선택된다는 것이 고려된다.
도 2a에 예시된 바와 같이, STT-MRAM 셀(100)은 하나 이상의 스트레서 구조(120)를 포함할 수 있다. 예를 들면, 도시된 바와 같이, STT-MRAM 셀(100)은 수평-인접 스트레서 구조(120L) 및 수직-인접 스트레서 구조(120V)를 포함할 수 있다. STT-MRAM 셀(100) 내에서의 이러한 수평-인접 스트레서 구조(120L)는 셀 코어(110)가 수평-인접 스트레서 구조(120L)의 적어도 두 개의 세그먼트들 사이에서 수평으로 배치되도록 위치될 수 있다. 수평-인접 스트레서 구조(120L)의 이러한 수평-인접 세그먼트들은 셀 코어(110)의 적어도 자유 영역(112) 상에, 압축 또는 인장인, 수평 응력을 직접 또는 간접적으로 가하도록 구성되며 위치될 수 있다.
수직-인접 스트레서 구조(120V)는 도 2a에 도시된 바와 같이, 셀 코어(110) 위 또는 아래에 배치될 수 있거나 또는 셀 코어(110) 위 및 아래 모두에 배치될 수 있다. 이러한 수직-인접 스트레서 구조들(120V)은 셀 코어(110)의 적어도 자유 영역(112) 상에 압축 또는 인장인, 수직 응력을 직접 또는 간접적으로 가하도록 구성되고 위치될 수 있다.
각각의 STT-MRAM 셀(100)의 워드 라인(150)은 기판(10)에 형성되며 그것에 의해 지지될 수 있다. 비트 라인(140) 및 워드 라인(150)은 도 2a에 도시된 바와 같이, 셀 코어(110) 및 수직-인접 스트레서 구조(120V) 사이에 배치될 수 있으며, 비트 라인(140) 및 워드 라인(150)을 형성하는 도전성 재료가 셀 코어(110)와 동작 가능하게 통신할 수 있다. 이러한 실시예들에서, 수직-인접 스트레서 구조들(120V)은 이러한 수직 응력이 셀 코어(110)의 자유 영역(112) 상에 간접적으로 가해지기 전에 비트 라인(140) 및 워드 라인(150)의 각각 또는 그 중 하나 상에 보다 직접 수직 응력을 가하도록 구성되며 위치될 수 있다.
다른 실시예들(도시되지 않음)에서, 수직-인접 스트레서 구조(120V)는 부가적으로 또는 대안적으로, 비트 라인(140) 및 비-자기 영역(111) 사이에서와 같이, 비트 라인(140) 및 셀 코어(110) 사이에 배치될 수 있다. 마찬가지로, 이러한 실시예들은 또한 또는 대안적으로 워드 라인(150) 및 반강자성 영역(115) 사이에서와 같이, 워드 라인(150) 및 셀 코어(110) 사이에 배치된 수직-인접 스트레서 구조(120V)를 포함할 수 있다.
스트레서 구조(120)는 셀 코어(110)로부터, 물리적으로 또는 전기적으로 분리되거나, 또는 물리적 및 전기적 양쪽 모두로 분리될 수 있다. 예를 들면, 절연 재료(20)는 셀 코어(110)로부터 스트레서 구조(120)를 분리할 수 있다. 절연 재료(20)는 예를 들면 및 제한 없이, 이산화 규소와 같은, 알려진 층간 유전 재료들로부터 형성되거나 또는 이를 포함할 수 있다.
스트레서 구조(120L)의 수평-인접 세그먼트들은 셀 코어(110)에 의해 정의된 높이의 모두 또는 단지 일 부분만을 연장할 수 있다. 예를 들면, 도 2a에 도시된 바와 같이, 수평-인접 스트레서 구조(120L)의 수평-인접 세그먼트들은 셀 코어(110)의 자유 영역(112), 비-자기 영역(113), 및 피닝 영역(114)에 의해 정의된 높이의 모두를 연장시킬 수 있지만, 비트 라인(140) 및 워드 라인(150) 사이에서 물리적으로 접촉하거나 또는 연장하지 않을 수 있다.
적어도 하나의 수평-인접 스트레서 구조(120L)의 수평-인접 세그먼트들은 비트 라인(140) 및 워드 라인(150) 중 더 넓은 것에 의해 정의된 폭보다 작거나 또는 동일한 폭을 정의할 수 있다. 그러므로, 이러한 실시예들에서, 비트 라인(140) 및 워드 라인(150) 중 더 넓은 것의 폭은 STT-MRAM 셀(100)의 폭을 정의할 수 있다.
도 2b를 참조하면, 몇몇 실시예들에서, STT-MRAM 셀(100)의 스트레서 구조(120)는 셀 코어(110)로부터 물리적으로 분리되지 않을 수 있다. 이러한 실시예들에서, 수평-인접 스트레서 구조(120L)는 셀 코어(110)에 의해 정의된 측벽들 상에 형성되는 것처럼, 셀 코어(110) 상에 직접 형성될 수 있다. 이러한 수평-인접 스트레서 구조(120L)는 자유 영역(112), 비트 라인(140), 및 워드 라인(150) 중 하나 이상과 직접 물리적으로 접촉할 수 있다.
또한, 도 2b에 도시된 바와 같이, 몇몇 실시예들에서, 수평-인접 스트레서 구조(120L)는 셀 코어(110)의 높이를 연장할 수 있다. 수평-인접 스트레서 구조(120L)는 또한 이웃 셀 코어들(110) 사이에서의 수평-인접 스트레서 구조(120L)의 별개의 세그먼트들을 정의하기보다는, 이웃 셀 코어들(110) 사이에서의 거리를 스패닝할 수 있다.
도 2c를 참조하면, 몇몇 실시예들에서, 수평-인접 스트레서 구조(120L)는 절연 재료(20)에 의해 셀 코어(110)로부터 물리적으로 및 전기적으로 분리되는 동안 셀 코어(110)의 높이를 근본적으로 연장시킬 수 있다.
도 2d를 참조하면, 몇몇 실시예들에서, 수평-인접 스트레서 구조(120L)는 근본적으로 셀 코어(110)의 자유 영역(112)의 높이만을 연장시킬 수 있다. 이러한 수평-인접 스트레서 구조(120L)는 근본적으로 절연 재료(20)에 의해 셀 코어(110)로부터 물리적으로 및 전기적으로 분리되는 동안 이웃 셀 코어들(110)의 자유 영역들(112) 사이에서 스패닝할 수 있다.
도 2e를 참조하면, 몇몇 실시예들에서, 수평-인접 스트레서 구조(120L)는 하나 이상의 스트레서 재료를 포함한다. 이러한 수평-인접 스트레서 구조들(120L)은 제 1 스트레서 재료(122)에 근접한 제 2 스트레서 재료(124)를 가진 셀 코어(110)에 근접한 제 1 스트레서 재료(122)를 포함할 수 있으며, 제 1 스트레서 재료(122)는 셀 코어(110) 및 제 2 스트레서 재료(124) 사이에 배치된다. 다른 실시예들에서, 둘 이상의 스트레서 재료들은 수평-인접 스트레서 구조(120L)에 포함될 수 있다. 수평-인접 스트레서 구조(120L)가 셀 코어(110)와 물리적으로 접촉하는 것처럼 예시되지만, 다른 실시예들(도시되지 않음)에서, 하나 이상의 스트레서 재료의 수평-인접 스트레서 구조(120L)는 셀 코어(110)로부터 전기적으로 분리되고, 물리적으로 분리되거나 또는 전기적 및 물리적 양쪽 모두로 분리될 수 있다. 마찬가지로, 수평-인접 스트레서 구조(120L)가 셀 코어(110)의 높이를 연장시키는 것처럼 예시될지라도, 다른 실시예들(도시되지 않음)에서, 하나 이상의 스트레서 재료의 수평-인접 스트레서 구조(120L)는 셀 코어(110)의 높이의 일 부분만을 연장시킬 수 있으며, 예로서 단지 셀 코어(110)의 자유 영역(112)의 높이를 따라서만 연장시킨다.
도 2f를 참조하면, 몇몇 실시예들에서, 수평-인접 스트레서 구조(120L)는 이웃 셀 코어들(110) 사이에서 스패닝하지 않으면서, 셀 코어(110)에 바로 인접하며 그것과 접촉할 수 있다.
다른 실시예들(도시되지 않음)에서, STT-MRAM 셀(100)은 도 2b 내지 도 2f에 예시된 수평-인접 스트레서 구조들(120L) 이외에 하나 이상의 재료들의 수직-인접 스트레서 구조들(120V)(예로서, 도 2a)을 포함할 수 있다. 이러한 실시예들에서, 수직-인접 스트레서 구조들(120V)은 그것 각각의 STT-MRAM 셀(100)에 대한 별개의 개개의 수직-인접 스트레서 구조들(120V)을 형성할 수 있다. 다른 이러한 실시예들에서, 수직-인접 스트레서 구조들(120V)은 복수의 STT-MRAM 셀들(100)에 걸쳐 및 그것 사이에서 연속적일 수 있다. 다른 이러한 실시예들에서, 수직-인접 스트레서 구조들(120V)은 혼합물 또는 막 구조에서 하나 이상의 재료로 형성될 수 있다.
몇몇 실시예들에서, 셀 코어(110)는 근본적으로 원통형일 수 있다. 이러한 실시예들에서, 수평-인접 스트레서 구조(120L)는 셀 코어(110)를 둘러쌀 수 있으며, 셀 코어(110)는 수평-인접 스트레서 구조(120L) 내에서 중심에 배치될 수 있다. 예를 들면, 도 3a 내지 도 3f는 단면 라인들(각각 도 2a의 A-A, 도 2b의 B-B, 도 2c의 C-C, 도 2d의 D-D, 도 2e의 E-E, 및 도 2f의 F-F)을 따라 취해진 단면도를 예시한다.
다른 실시예들에서, 셀 코어(110)는 근본적으로 박스형일 수 있다. 이러한 실시예들에서, 수평-인접 스트레서 구조(120L)는 셀 코어(110)를 둘러쌀 수 있으며, 셀 코어(110)는 수평-인접 스트레서 구조(120L) 내에서 중심에 배치될 수 있다. 예를 들면, 도 4a 내지 도 4f는 단면 라인들(각각 도 2a의 A-A, 도 2b의 B-B, 도 2c의 C-C, 도 2d의 D-D, 도 2e의 E-E, 및 도 2f의 F-F)을 따라 취해진 단면도를 예시한다.
다른 실시예들(도시되지 않음)에서, 수평-인접 스트레서 구조(120L)는 수평-인접 스트레서 구조(120L)가 셀 코어(110)를 완전히 수평으로 둘러싸지 않도록 별개의 세그먼트들에 형성된다. 이러한 실시예들에서, 수평-인접 스트레서 구조(120L)의 세그먼트들은 예를 들면, 도 1에 도시된 바와 같이, 셀 코어(110)의 한 쌍의 측면들에 수평으로 인접한 것과 같이, 셀 코어(110)의 전체가 아닌, 단지 하나 또는 몇몇의 측면들에 수평으로 인접할 수 있다.
메모리 셀을 형성하는 방법이 추가로 개시된다. 상기 방법은 셀 코어를 형성하는 단계 및 셀 코어 내에서의 재료에 의해 보여지는 자화 방향을 초래하기 위해 셀 코어에 응력을 인가하는 단계를 포함한다.
메모리 셀을 형성하는 단계는 자유 영역(112)을 포함한 셀 코어를 형성하는 단계 및 절연 재료(20)에 의해 자유 영역(112)으로부터 분리된 스트레서 구조(120)를 형성하는 단계를 포함할 수 있다. 자유 영역(112)을 가진 셀 코어는 여기에 상세히 설명되지 않은, 종래의 방법들을 사용하여 형성될 수 있다. 마찬가지로, 절연 재료(20)는 종래의 방법들을 사용하여 자유 영역(112)의 측벽들 상에 형성될 수 있다. 수평-인접 스트레서 구조(120L)는 어떤 절연 재료(20)도 수평-인접 스트레서 구조(120L) 및 자유 영역(112)을 분리하지 않는 실시예에서, 자유 영역(112) 및 자유 영역(112)의 측벽들 상에 형성될 수 있거나, 또는 절연 재료(20) 상에 형성될 수 있다. 스트레서 구조(120)는 적어도 하나의 이웃 재료상에 응력을 가하는 스트레서 구조(120)를 형성하기에 적합한 파라미터들(예로서, 유량들, 온도들, 압력들, 농도들, 노출 시간들) 하에서, 플라즈마-강화 CVD와 같은 종래의 기술들에 의해 형성될 수 있으며, 이러한 이웃 재료는 예를 들면 자유 영역(112) 또는 절연 재료(20)일 수 있다. 스트레서 구조(120)에 의해 가해진 응력은 제조 프로세스에서 온도 변화들 동안 열적 불일치로 인한, 볼륨 팽창 및 수축으로 인한(예로서, 스트레서 구조(120)를 포함한 스트레서 재료 및 이웃 재료의 열 팽창의 계수 사이에서의 열 팽창의 상이한 계수로 인해), 또는 스트레서 구조(120)를 포함한 재료 내에서의 재료 조성들 및 불순물들로 인한 격자 불일치로 인한, 또는 그것의 임의의 조합으로 인한 것일 수 있다. 스트레서 구조(120)가 어닐링 시 줄어들게 하도록 형성된 스핀-온 글라스 재료를 포함하는 것들과 같은, 다른 실시예들에서, 스트레서 구조(120)에 의해 가해진 응력은 스트레서 재료의 수축시 생성될 수 있다. 스트레서 구조(120)가 어닐링 시 밀도를 높이기 위해 형성된 비정질 재료를 포함하는 것들과 같은, 다른 실시예들에서, 스트레서 구조(120)에 의해 가해진 응력은 스트레서 재료의 고밀화로 인해 생성될 수 있다.
도 5a 내지 도 5c를 참조하면, 예를 들면, 수평-인접 스트레서 구조(120L)를 가진 셀 코어를 포함한 메모리 셀을 형성하는 단계는 자유 영역(112')을 가진 셀 코어(110)(도 2a 내지 도 2f)를 형성하는 단계를 포함할 수 있으며, 초기 형성에서, 자유 영역(112')은 변형을 보이지 않을 수 있다. 절연 재료(20)는 셀 코어(110)의 측벽들 상에 형성될 수 있으며, 수평-인접 스트레서 구조(120L)는 절연 재료(20) 상에 형성될 수 있다. 다른 실시예들에서, 수평-인접 스트레서 구조(120)는 셀 코어(110) 상에 바로 형성될 수 있다. 자유 영역(112') 및 수평-인접 스트레서 구조(120)는, 메모리 셀의 다른 재료들과 함께, 실온 및 동작 온도들을 초과하는 프로세싱 온도들에서 형성될 수 있다. 이러한 프로세싱 온도들에서, 수평-인접 스트레서 구조(120)는 수평-인접 스트레서 구조(120), 및 STT-MRAM 셀(100)(도 2a 내지 도 2f) 내에서의 다른 재료들이 실온 또는 동작 온도들로 냉각함에 따라 변할 수 있는, 격자 구조와 같은, 물리적 속성들을 보일 수 있다. 예를 들면, 도 5a에 예시된, 초기 형성에서, 수평-인접 스트레서 구조(120L)는 제 1 구조를 정의할 수 있다. 도 5b에 예시된 바와 같이, 수평-인접 스트레서 구조(120L)가 냉각됨에 따라, 수평-인접 스트레서 구조(120L)는 이웃 재료, 예로서 절연 재료(20)보다 높은 레이트로 팽창할 수 있으며, 그러므로 이웃 재료에 의해 이전에 점유된 공간을 침해하고 그에 의해 자유 영역(112") 상에 압축 응력을 가할 수 있어서, 자유 영역(112")이 변형의 양을 보이게 한다. 팽창에서의 이러한 불일치는 이웃 재료상에 수평 압축 응력(500)을 가하며, 이것은 변형된 재료가 그 후 수평 압축 응력(500)의 적어도 일 부분을, 셀 코어(110)(도 2a 내지 도 2f)의 자유 영역(112")을 포함할 수 있는 그것의 이웃 재료들에 가함으로써 가해진 응력을 추진시킬 수 있다. 팽창은 도 5c에 예시된 바와 같이, 최대 팽창을 계속할 수 있으며, 이것은 수평-인접 스트레서 구조(120L) 및 STT-MRAM 셀(100)(도 2a 내지 도 2f) 내에서의 다른 재료들이 실온 또는 동작 온도들로 냉각될 때 보여질 수 있다. 수평-인접 스트레서 구조(120L), 결과적인 수평 응력(500), 및 자유 영역(112)의 변형의 상태는 그것들이 STT-MRAM 셀(100)(도 2a 내지 도 2f)의 사용 및 동작 동안 있는 바와 같이 수평-인접 스트레서 구조(120L) 및 이웃 재료들의 형성 및 냉각의 완료에 이어 근본적으로 변경되지 않은 채로 있을 수 있다.
도 5a 내지 도 5c에 또한 예시된 바와 같이, 초기 형성시, 도 5a에 예시된 비-변형 자유 영역(112')은 근본적으로 수평으로 배치될 수 있는 자화 방향(200)을 보일 수 있다. 자유 영역(112')은 자유 영역(112')에 가해진 응력에 의해 야기된 변형의 상태의 부재시 이러한 수평-배향 자화 방향(200)을 계속해서 보여줄 수 있다. 그러나, 도 5b에 예시된 바와 같이, 수평 압축 응력(500)이 수평-인접 스트레서 구조(120L)에 의해 자유 영역(112") 상에 가해지며 자유 영역(112")이 변형 상태를 띰에 따라, 자화 방향(200)은 초기 형성시 변형 상태에 있지 않은 자유 영역(112')(도 5a)에 의해 보여진 자화 방향(200)에 비교하여 보다 수직 방향으로 변경될 수 있다. 자유 영역(112) 및 수평-인접 스트레서 구조(120L)의 형성의 완료 시, 도 5c에 예시된 바와 같이, 이제 변형의 상태에 있는, 자유 영역(112)이 근본적으로 수직 자화 방향(200)을 보일 수 있다.
도 5c가 위쪽으로-향해진 화살표들을 갖고 근본적으로 수직 자화 방향(200)을 예시할지라도, 표현된 상향 방향은 피닝 영역(114)(도 2a 내지 도 2f)에 의해 보여진 자화 방향과 평행할 때 또는 역평행할 때 변형된 자유 영역(112)에 의해 보여진 자화 방향을 표현할 수 있다. 자유 영역(112)의 평행-대-역평행으로 인해, 수평 압축 응력으로 인한, 자유 영역(112) 내에서의 유도된 수직 자화 방향(200)은 대안적으로, 아래쪽으로-향해진 화살표에 의해 표현될 수 있다. 게다가, 수평 압축 응력(500) 하에서 변형된 자유 영역(112)에 의해 보여지는 자화 방향(200)의 방향이 자유 영역(112)을 포함한 재료 또는 재료들에 의존할 수 있기 때문에, 본 개시는 압축성인 수평 응력을 통해 변형된 자유 영역(112) 내에서의 수직 자화 방향을 달성하는 것에 제한되지 않는다는 것이 이해되어야 한다. 다른 실시예들에서, 자유 영역(112)을 포함한 재료는 자유 영역(112) 상에 직접 또는 간접적으로, 수평 인장 응력을 가하는 것이 그것 안에서 원하는 수직 자화 방향을 달성하기 위해 자유 영역(112) 내에서의 자화 방향에 영향을 미치는 변형을 보일 수 있도록 하기 위한 것일 수 있다. 이러한 실시예들에서, 그러므로, 수평-인접 스트레서 구조(120L)의 조성 및 수평-인접 스트레서 구조(120L)를 형성하기 위한 기술은 자유 영역(112) 상에서, 직접 또는 간접적으로, 수평 인장 응력을 가하도록 구성된 수평-인접 스트레서 구조(120L)를 달성하기 위해 조정될 수 있다.
도 6a 내지 도 6c를 참조하면, 또 다른 실시예가 예시된다. 이 실시예에 따른 메모리 셀을 형성하는 방법은 제 1 수직-인접 스트레서 구조(120V')를 형성하는 단계, 제 1 수직-인접 스트레서 구조(120V') 위에 셀 코어(110)를 형성하는 단계, 및 셀 코어(110) 위에 제 2 수직-인접 스트레서 구조(120V")를 형성하는 단계를 포함한다. 수직-인접 스트레서 구조들(120V', 120V")을 포함한 스트레서 재료 또는 재료들은 제조 또는 다른 처리의 결과로서, 재료가 이웃 재료들로부터 떨어져 수축하도록 형성될 수 있어서, 변형의 상태에 있는 자유 영역(112) 상에서 간접적으로 수직 인장 응력을 가한다. 따라서, 초기 형성 시, 변형 상태에 있지 않은, 자유 영역(112')은 도 6a에 예시된 바와 같이, 근본적으로 수평 자화 방향(200)을 보일 수 있다. 수직-인접 스트레서 구조들(120V', 120V")이 수축함에 따라, 예를 들면, 냉각 동안, 수직-인접 스트레서 구조들(120V', 120V")이 이웃 재료들 상에 수직 인장 응력(600)을 가하며, 그러므로 자유 영역(112") 상에서 수직 인장 응력(600)을 간접적으로 가함에 따라, 도 6b에 예시된 바와 같이, 다소-변형된 자유 영역(112")의 자화 방향(200)의 방향을 변경한다. 제조의 완료 후, 수직-인접 스트레서 구조들(120V', 120V")은 도 6c에 예시된 바와 같이, 변형된 자유 영역(112)이 근본적으로 수직 자화 방향(200)을 보이도록 자유 영역(112) 상에 수직 인장 응력(600)을 계속해서 가한다. 수직-인접 스트레서 구조들(120V', 120V")의 수축 및 결과적인 수직 응력(600)은 근본적으로 수직-인접 스트레서 구조들(120V', 120V") 및 이웃 재료들의 형성 및 냉각의 완료에 이어 불변일 수 있다.
다시, 도 6c가 위쪽으로-향해진 화살표들을 갖고 근본적으로 수직 자화 방향(200)을 예시하지만, 표현된 상향 방향은 피닝 영역(114)(도 2a 내지 도 2f)에 의해 보여지는 자화 방향과 평행할 때 또는 역평행할 때 변형된 자유 영역(112)에 의해 보여지는 자화 방향을 표현할 수 있다. 수직 인장 응력으로 인해 변형된 자유 영역(112) 내에서의 유도된 수직 자화 방향(200)은 대안적으로, 아래쪽으로-향해진 화살표(묘사되지 않음)에 의해 표현될 수 있다. 게다가, 수직 인장 응력(600) 하에서 변형된 자유 영역(112)에 의해 보여지는 자화 방향(200)의 방향은 자유 영역(112)을 포함한 재료 또는 재료들에 의존할 수 있기 때문에, 본 개시는 인장인 수직 응력을 통해 자유 영역(112) 내에서의 수직 자화 방향을 달성하는 것에 제한되지 않는다는 것이 이해되어야 한다. 다른 실시예들에서, 자유 영역(112)을 포함한 재료들은 자유 영역(112) 상에 직접 또는 간접적으로, 수직 압축 응력을 가하는 것이 변형된 자유 영역(112)에서의 원하는 수직 자화 방향을 초래하기 위해 자유 영역(112) 내에서의 자화 방향에 영향을 미칠 수 있도록 하기 위한 것일 수 있다. 이러한 실시예들에서, 그러므로, 수직-인접 스트레서 구조들(120V', 120V")의 조성 및 수직-인접 스트레서 구조들(120V', 120V")을 형성하기 위한 기술은 자유 영역(112) 상에, 직접 또는 간접적으로, 수직 압축 응력을 가하도록 구성된 수직-인접 스트레서 구조들(120V', 120V")을 달성하기 위해 맞춰질 수 있다.
몇몇 실시예들에서, 셀 코어의 자유 영역(112)은 변형 상태에 있지 않을 때조차, 즉 외부에서-가해진 응력(예로서, 수평 압축 응력(500), 수직 인장 응력(600), 수평 인장 응력, 또는 수직 압축 응력) 하에 있지 않을 때 수직-배향 자화 방향(200)을 보여줄 수 있다. 이러한 실시예들에서, 본 실시예에 따른 스트레서 구조(120)(예로서, 수평-인접 스트레서 구조(들)(120L), 수직-인접 스트레서 구조(들)(120V', 120V"))는 변형된 자유 영역(112)에 의해 보여진 수직 자화 방향을 유지하도록 형성 및 구성될 수 있다.
다른 실시예들에서, 셀 코어의 자유 영역(112)은 비-변형 상태, 즉 외부에서-가해진 응력 하에 있지 않고 형성될 수 있다. 이러한 자유 영역(112)을 형성하는 재료는 셀 코어의 사용 동안, 셀의 로컬 온도가 증가할 때 수직-배향 자화 방향(200)을 보이도록 형성될 수 있다. 사용 동안 온도에서의 증가는 일시적인 수직-배향 자화 방향(200)을 초래하기 위해 자유 영역(112) 상에서 응력을 가할 수 있다. 응력은 하나 이상의 이웃 재료들의 열-유도 팽창으로, 또는 양쪽 모두로 자유 영역(112)의 열-유도 팽창에 의해 야기될 수 있다. 예를 들면, 셀의 판독 또는 기록 동안, 로컬 온도는 증가할 수 있어서, 그것이 변형 상태에 있으며 수직-배향 자화 방향(200)을 보이도록 자유 영역(112) 상에 응력을 가한다. 셀의 사용에 이어, 로컬 온도는 감소할 수 있어서, 응력을 경감시키며, 비-변형 상태로 다시 자유 영역(112)을 전이시킨다. 비-변형 상태에서, 자유 영역(112)은 더 이상 수직-배향 자화 방향(200)을 보이지 않을 수 있다. 이러한 실시예들은 스트레서 구조(120)를 포함하지 않을 수 있다. 따라서, 자유 영역(112) 상에 가해진 응력은 영구적이거나 또는 일시적일 수 있으며 기계적 응력 및 열 응력 중 하나 이상일 수 있다.
적어도 하나의 STT-MRAM 셀, 예로서, STT-MRAM 셀들의 어레이를 포함한 반도체 디바이스 구조가 또한 개시된다. 도 7을 참조하면, 여기에 설명된 하나 이상의 실시예들에 따라 구현된 반도체 디바이스 구조(700)의 간소화된 블록도가 예시된다. 반도체 디바이스 구조(700)는 메모리 어레이(702) 및 제어 로직 구성요소(704)를 포함한다. 메모리 어레이(702)는 도 2a 내지 도 4f에 묘사된 STT-MRAM 셀들(100) 중 복수의 임의의 것을 포함할 수 있다. 제어 로직 구성요소(704)는 메모리 어레이(702) 내에서 임의의 또는 모든 메모리 셀들(예로서, STT-MRAM 셀(100))로부터 판독하거나 또는 그것에 기록하기 위해 메모리 어레이(702)와 동작적으로 상호작용하도록 구성될 수 있다.
메모리 어레이, 예로서 메모리 어레이(702)를 포함한 시스템이 또한 개시된다. 도 8을 참조하면, 프로세서-기반 시스템(800)이 묘사된다. 프로세서-기반 시스템(800)은 본 개시의 실시예들에 따라 제조된 다양한 전자 디바이스들을 포함할 수 있다. 프로세서-기반 시스템(800)은 컴퓨터, 페이저, 셀룰러 전화기, 전자 수첩(personal organizer), 제어 회로, 또는 다른 전자 디바이스와 같은 다양한 유형들 중 임의의 것일 수 있다. 프로세서-기반 시스템(800)은 프로세서-기반 시스템(800)에서 시스템 기능들 및 요청들의 프로세싱을 제어하기 위해, 마이크로프로세서와 같은, 하나 이상의 프로세서들(802)을 포함할 수 있다. 프로세서-기반 시스템(800)의 프로세서(802) 및 다른 서브구성요소들은 본 개시의 실시예들에 따라 제조된 자기 메모리 디바이스들을 포함할 수 있다.
프로세서-기반 시스템(800)은 전원 공급 장치(804)를 포함할 수 있다. 예를 들면, 프로세서-기반 시스템(800)이 휴대용 시스템이라면, 전원 공급 장치(804)는 연료 전지, 전력 소기 디바이스, 영구 배터리들, 교체 가능한 배터리들, 및 재충전 가능한 배터리들 중 하나 이상을 포함할 수 있다. 전원 공급 장치(804)는 또한 AC 어댑터를 포함할 수 있으며; 그러므로, 프로세서-기반 시스템(800)은 예를 들면, 콘센트(wall outlet)로 플러깅될 수 있다. 전원 공급 장치(804)는 또한 프로세서-기반 시스템(800)이 예를 들면, 차량 담배 라이터로 플러깅될 수 있도록 DC 어댑터를 포함할 수 있다.
다양한 다른 디바이스들은 프로세서-기반 시스템(800)이 수행하는 기능들에 의존하여 프로세서(802)에 결합될 수 있다. 예를 들면, 사용자 인터페이스(806)는 프로세서(802)에 결합될 수 있다. 사용자 인터페이스(806)는 버튼들, 스위치들, 키보드, 광 펜, 마우스, 디지타이저 및 스타일러스, 터치 스크린, 음성 인식 시스템, 마이크로폰, 또는 그것의 조합과 같은 입력 디바이스들을 포함할 수 있다. 디스플레이(808)는 또한 프로세서(802)에 결합될 수 있다. 디스플레이(808)는 LCD 디스플레이, SED 디스플레이, CRT 디스플레이, DLP 디스플레이, 플라즈마 디스플레이, OLED 디스플레이, LED 디스플레이, 3-차원 프로젝션, 오디오 디스플레이, 또는 그것의 조합을 포함할 수 있다. 더욱이, RF 서브-시스템/기저대역 프로세서(810)는 또한 프로세서(802)에 결합될 수 있다. RF 서브-시스템/기저대역 프로세서(810)는 RF 수신기에 및 RF 송신기(도시되지 않음)에 결합되는 안테나를 포함할 수 있다. 통신 포트(812), 또는 하나 이상의 통신 포트(812)가 또한 프로세서(802)에 결합될 수 있다. 통신 포트(812)는 예를 들면, 모뎀, 프린터, 컴퓨터, 스캐너, 카메라와 같은 하나 이상의 주변 디바이스들(814)에 또는 근거리 네트워크, 원격 영역 네트워크, 인트라넷, 또는 인터넷과 같은 네트워크에 결합되도록 적응될 수 있다.
프로세서(802)는 메모리에 저장된 소프트웨어 프로그램들을 구현함으로써 프로세서-기반 시스템(800)을 제어할 수 있다. 소프트웨어 프로그램들은 예를 들면 운영 시스템, 데이터베이스 소프트웨어, 드래프팅 소프트웨어, 워드 프로세싱 소프트웨어, 미디어 편집 소프트웨어, 또는 미디어 플레잉 소프트웨어를 포함할 수 있다. 메모리는 다양한 프로그램들을 저장하며 그것의 실행을 용이하게 하기 위해 프로세서(802)에 동작 가능하게 결합된다. 예를 들면, 프로세서(802)는 시스템 메모리(816)에 결합될 수 있으며, 이것은 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM), 자기 랜덤 액세스 메모리(MRAM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 및 다른 알려진 메모리 유형들 중 하나 이상을 포함할 수 있다. 시스템 메모리(816)는 휘발성 메모리, 비-휘발성 메모리, 또는 그것의 조합을 포함할 수 있다. 시스템 메모리(816)는 통상적으로 그것이 동적으로 로딩된 애플리케이션들 및 데이터를 저장할 수 있도록 크다. 몇몇 실시예들에서, 시스템 메모리(816)는 도 7의 반도체 디바이스들(700), 도 2a 내지 도 4f 중 임의의 것의 STT-MRAM 셀들(100)과 같은 메모리 셀들, 또는 양쪽 모두와 같은, 반도체 디바이스 구조들을 포함할 수 있다.
프로세서(802)는 또한 비-휘발성 메모리(818)에 결합될 수 있으며, 이것은 시스템 메모리(816)가 반드시 휘발성임을 제안하지 않는다. 비-휘발성 메모리(818)는 시스템 메모리(816)와 함께 사용될, STT-MRAM, MRAM, EPROM, 저항성 판독-전용 메모리(RROM)과 같은 판독-전용 메모리(ROM), 및 플래시 메모리 중 하나 이상을 포함할 수 있다. ROM의 크기는 통상적으로 임의의 필요한 운영 시스템, 애플리케이션 프로그램들, 및 고정된 데이터를 저장하기에 충분히 크도록 선택된다. 부가적으로, 비-휘발성 메모리(818)는 예를 들면, 저항성 메모리 또는 다른 유형들의 비-휘발성 고체-상태 메모리를 포함한 하이브리드-드라이브와 같은, 디스크 드라이브 메모리와 같은 고 용량 메모리를 포함할 수 있다. 비-휘발성 메모리(818)는 도 7의 반도체 디바이스 구조들(700), 도 2a 내지 도 4f 중 임의의 것의 STT-MRAM 셀들(100)과 같은 메모리 셀들, 또는 양쪽 모두와 같은, 본 개시의 실시예들에 따라 형성된 STT-MRAM 디바이스들을 포함할 수 있다.
따라서, 메모리 셀이 개시된다. 메모리 셀은 수직 자화 방향을 초래하는 변형을 보이는 자유 영역을 포함한 자기 셀 코어를 포함한다.
셀 코어를 포함한 메모리 셀이 또한 개시된다. 셀 코어는 수직 자화 방향을 보이는 변형 상태에서의 자유 영역을 포함한다. 셀 코어는 또한 피닝 영역 및 자유 영역과 피닝 영역 사이에 배치된 또 다른 영역을 포함한다.
메모리 셀을 형성하는 방법이 추가로 개시되며, 상기 방법은 셀 코어를 형성하는 단계 및 셀 코어 내에서의 재료에 의해 보여진 자화 방향을 초래하기 위해 셀 코어에 응력을 인가하는 단계를 포함한다.
복수의 STT-MRAM 셀들을 포함한 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM) 어레이를 포함한 반도체 디바이스 구조가 추가로 개시된다. 상기 복수의 각각의 STT-MRAM 셀은 수직 자화 방향을 보이는 변형된 자유 영역을 포함한 셀 코어를 포함한다. 각각의 셀은 또한 셀 코어의 외부에 있는 스트레서 구조를 포함한다. 스트레서 구조는 변형된 자유 영역에 응력을 준다.
게다가, 복수의 자기 메모리 셀들을 포함한 메모리 어레이를 포함한 시스템이 개시된다. 상기 복수의 각각의 자기 메모리 셀은 수직 자화 방향을 입증하는 자유 영역에 응력을 인가하는 적어도 하나의 스트레서 구조를 포함한다.
본 개시는 그것의 구현에서 다양한 수정들 및 대안적인 형태들에 영향을 받기 쉽지만, 특정 실시예들은 도면들에서 예로서 도시되며 여기에서 상세히 설명된다. 그러나, 본 개시는 개시된 특정한 형태들에 제한되도록 의도되지 않는다. 오히려, 본 개시는 다음의 첨부된 청구항들 및 그것들의 법적 등가물들에 의해 정의된 바와 같이 본 개시의 범위 내에 있는 모든 수정들, 조합들, 등가물들, 변화들, 및 변경들을 포함한다.

Claims (20)

  1. 적어도 하나의 메모리 셀을 포함하는 반도체 디바이스에 있어서,
    상기 적어도 하나의 메모리 셀은,
    자기 셀 코어 위의 도전성 재료와 상기 자기 셀 코어 아래의 또 다른 도전성 재료 사이에 배치된 상기 자기 셀 코어 - 상기 자기 셀 코어는 수직 자화 방향을 초래하는 변형을 보이는 자유 영역을 포함함 -; 및
    상기 자기 셀 코어의 외부에 있으며 상기 자기 셀 코어에 응력을 인가하는 적어도 두 개의 스트레서(stressor) 구조
    를 포함하고,
    상기 적어도 두 개의 스트레서 구조는,
    상기 자기 셀 코어 옆에 있고, 위에 있는 상기 도전성 재료에 의해 적어도 부분적으로 오버랩되고, 아래에 있는 상기 또 다른 도전성 재료를 적어도 부분적으로 오버랩하는 적어도 하나의 수평-인접 스트레서 구조; 및
    상기 도전성 재료 및 상기 자기 셀 코어 위에 있는 적어도 하나의 수직-인접 스트레서 구조
    를 포함하며,
    상기 적어도 하나의 수평-인접 스트레서 구조 및 상기 적어도 하나의 수직-인접 스트레서 구조를 포함하는 상기 적어도 두 개의 스트레서 구조는 절연성 재료에 의해 상기 자기 셀 코어, 상기 도전성 재료 및 상기 또 다른 도전성 재료의 각각으로부터 물리적으로 분리되는, 반도체 디바이스.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 적어도 두 개의 스트레서 구조는 상기 자유 영역에 수평(lateral) 응력 및 수직 응력 중 적어도 하나를 가하는, 반도체 디바이스.
  4. 청구항 1에 있어서,
    상기 적어도 두 개의 스트레서 구조는 상기 자유 영역 상에 압축 응력 및 인장 응력 중 적어도 하나를 가하는, 반도체 디바이스.
  5. 청구항 4에 있어서,
    상기 적어도 하나의 수평-인접 스트레서 구조는 상기 자기 셀 코어를 수평으로 둘러싸는, 반도체 디바이스.
  6. 청구항 1에 있어서,
    상기 자기 셀 코어는 상기 적어도 하나의 수평-인접 스트레서 구조의 적어도 두 개의 세그먼트들 사이에서 수평으로 배치되는, 반도체 디바이스.
  7. 청구항 6에 있어서,
    상기 적어도 하나의 수평-인접 스트레서 구조는 상기 자유 영역에 수평 압축 응력을 인가하는, 반도체 디바이스.
  8. 청구항 1에 있어서,
    상기 자기 셀 코어는 상기 적어도 두 개의 스트레서 구조의 적어도 두 개의 세그먼트들 사이에서 수직으로 배치되는, 반도체 디바이스.
  9. 청구항 8에 있어서,
    상기 적어도 하나의 수직-인접 스트레서 구조는 상기 자유 영역에 수직 인장 응력을 인가하는, 반도체 디바이스.
  10. 삭제
  11. 청구항 1에 있어서,
    상기 자유 영역은 자기변형(magnetostriction)을 보이는 재료를 포함하는, 반도체 디바이스.
  12. 청구항 1에 있어서,
    상기 자유 영역은 호이슬러 합금(Heusler alloy)을 포함하는, 반도체 디바이스.
  13. 청구항 1에 있어서,
    상기 자기 셀 코어는 수직 자화 방향을 보이는 피닝(pinned) 영역을 더 포함하는, 반도체 디바이스.
  14. 청구항 1, 청구항 3 내지 청구항 9, 및 청구항 11 내지 청구항 13 중 어느 한 항에 있어서,
    상기 적어도 하나의 메모리 셀은 복수의 메모리 셀들을 어레이로 포함하며, 상기 어레이는,
    상기 복수의 메모리 셀들의 각각의 메모리 셀의 상기 자기 셀 코어와 동작 가능하게 통신하는 워드 라인; 및
    상기 복수의 메모리 셀들의 각각의 메모리 셀의 상기 자기 셀 코어와 동작 가능하게 통신하는 비트 라인을 포함하며,
    상기 복수의 메모리 셀들의 각각의 메모리 셀의 상기 자유 영역의 상기 수직 자화 방향은 그것과 동작 가능하게 통신하는 상기 워드 라인 및 상기 비트 라인 중 하나로 향해지는, 반도체 디바이스.
  15. 메모리 셀을 형성하는 방법에 있어서,
    도전성 재료 위에 셀 코어를 형성하는 단계;
    상기 셀 코어 위에 또 다른 도전성 재료를 형성하는 단계;
    상기 도전성 재료의 수직 위에 그리고 상기 도전성 재료, 상기 또 다른 도전성 재료 및 상기 셀 코어로부터 적어도 하나의 스트레서 구조를 분리시키는 절연성 재료 내에 상기 적어도 하나의 스트레서 구조를 형성하는 단계 - 상기 도전성 재료 및 상기 또 다른 도전성 재료 각각은 상기 적어도 하나의 스트레서 구조를 적어도 부분적으로 오버랩 또는 언더랩함 -;
    상기 또 다른 도전성 재료의 수직 위에, 그리고 상기 셀 코어의 수직 위에, 그리고 상기 또 다른 도전성 재료 및 상기 셀 코어로부터 적어도 하나의 다른 스트레서 구조를 분리하는 또 다른 절연성 재료 내에 상기 적어도 하나의 다른 스트레서 구조를 형성하는 단계; 및
    상기 셀 코어 내에서 재료에 의해 보여지는 자화 방향을 초래하도록 상기 적어도 하나의 스트레서 구조 및 상기 적어도 하나의 다른 스트레서 구조로 상기 셀 코어에 응력을 인가하는 단계를 포함하는, 메모리 셀을 형성하는 방법.
  16. 청구항 15에 있어서,
    셀 코어를 형성하는 단계는:
    피닝 영역을 형성하는 단계,
    상기 피닝 영역 위에 비-자기 영역을 형성하는 단계; 및
    상기 비-자기 영역 위에 자유 영역을 형성하는 단계를 포함하는, 메모리 셀을 형성하는 방법.
  17. 삭제
  18. 청구항 15에 있어서,
    상기 적어도 하나의 다른 스트레서 구조를 형성하는 단계는 상기 셀 코어의 이웃 재료의 열 팽창의 계수와 상이한 열 팽창의 계수를 가진 스트레서 재료를 형성하는 단계를 포함하는, 메모리 셀을 형성하는 방법.
  19. 청구항 18에 있어서,
    상기 적어도 하나의 다른 스트레서 구조를 형성하는 단계에 이어, 상기 이웃 재료에 응력을 주고 상기 셀 코어 내에서의 자유 영역의 상기 자화 방향을 초래하기 위해 상기 적어도 하나의 다른 스트레서 구조의 온도를 감소시키는 단계를 더 포함하는, 메모리 셀을 형성하는 방법.
  20. 삭제
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