KR101571526B1 - 전자기 장애를 차폐하는 집적회로 패키지 시스템 - Google Patents

전자기 장애를 차폐하는 집적회로 패키지 시스템 Download PDF

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병태 도
힙 회 콴
루이 후앙
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스태츠 칩팩, 엘티디.
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Abstract

집적회로 패키지 방법은, 기판을 제공하는 단계와; 상기 기판에 집적회로를 연결하는 단계와; 상기 집적회로 주위에 차폐 부재를 장착하는 단계와; 상기 차폐 부재 바로 위에 전도성 차폐층을 부착하는 단계와; 시스템 상호접속부를 상기 차폐 부재에 연결하는 단계를 포함한다.
집적회로 패키지 시스템, 차폐 부재, 타이 바

Description

전자기 장애를 차폐하는 집적회로 패키지 시스템{INTEGRATED CIRCUIT PACKAGE SYSTEM FOR SHIELDING ELECTROMAGNETIC INTERFERENCE}
본 발명은 일반적으로 집적회로 패키지에 관한 것으로, 특히 전자기 장애용 실드를 갖춘 집적회로를 패키지하는 시스템에 관한 것이다.
단일 몰딩 패키지 내에 고 레벨의 회로 집적을 제공하기 위해, 휴대폰과 같은 휴대형 전자기기들은 일반적으로 다중-부품 반도체 모듈을 이용한다. 다중-부품 반도체 모듈은 예를 들면, 기판 위에 실장되는 반도체 다이 및 복수의 전자 부품들을 포함할 수 있다. 반도체 다이와 전자 부품들을 포함하는 기판은 몰딩 공정에서 봉지되어서 오버-몰딩 반도체 패키지를 형성한다.
다양한 환경에서도 정상적으로 작동되어야 하는 휴대폰과 같은 기기에서, 수긍할 수 있을 정도의 성능을 확보하기 위해서, 오버-몰드 반도체 패키지는 전자파 장애(EMI:Electromagnetic Interference) 및/또는 고주파 장애(RFI:Radio Frequency Interference)로부터 차폐되어야만 한다. 반도체 다이는 디지털 기능의 속도에 따라 일반적으로 50 ㎒ 내지 3 ㎓ 영역의 전자기 방사선을 방출할 수 있다. 이해될 수 있는 바와 같이, 고속 디지털 디자인의 진보와 고속 네트워킹 및 스위칭 의 급격한 증가 능력으로 인해, 전자기 방사선이 상기 영역보다 높은 영역일 수도 있다.
전자기 방사선의 문제는 전자 장비 설계자들에게 새로운 것은 아니다. 그러나, 실질적으로 패키지 비용을 증가시키지 않고, 패키지 크기를 키우지 않으면서도 오버-몰드 반도체 패키지에 효과적인 EMI 및 RFI 차폐를 제공하는 것은, 반도체 디바이스 제조업자들에게는 도전이 된다.
하나의 방법에 있어, 오버-몰드 반도체 패키지 위에 개별 금속성 실드를 형성함으로써 EMI와 RFI 차폐가 된다. 일반적으로 상기 금속성 실드는, 오버-몰드 반도체 패키지 주위에 형성되는 벽과, 상기 벽에 부착되되 패키지와의 간섭을 방지하기 위해 오버-몰드 패키지 위에서 충분한 거리만큼 떨어져 위치하는 커버를 포함한다. 그 결과, 바람직하지 않게도 금속성 실드는 최종 오버-몰드 패키지의 두께를 증가시키게 된다. 또한, 금속성 실드의 형성은 추가적인 공정과 추가의 소재들을 필요로 하여, 패키지 비용을 상당히 증가시키는 요인이 된다.
실드 및 부품의 최종 어셈블리는 많은 응용 분야에서 적당한 차폐를 제공한다. 그러나, 칩들의 주파수가 증가(예를 들어, 3 ㎓를 상회)하고, 데이터 전송 속도가 증가함에 따라서, 잘못된 EMI 방사선의 생성이 더욱 증가하게 되고, 주위 회로들과 부품들에 더욱 많은 악영향을 미치게 된다. 실제, 칩 밀도의 증가에 따라, 면역성(다른 칩에 대해 상대적인 칩의) 과제가 가장 중요해졌다. 이에 따라서, 면역의 목적을 위해서는, 일반적으로 종래의 해결책들이 적당하지 않다는 것을 알게 되었고, 방사선 방출이 중요한 이슈가 되었다. 게다가, 극초단파 기기에 있어서, 특히 고조파(harmonic frequency)가 약 10 ㎓를 상회하는 경우에 있어서는 방사선 방출이 상당히 중요하다.
실제 모든 경우에 있어서, 휴대폰, PDA, 랩탑 컴퓨터, 셋톱 박스, 케이블 모뎀 및 스위치, 브리지 및 크로스-커넥터를 포함하는 네트워크 장비와 같은 전자 장치를 제조하는 데에, 기존의 해법들은 고가이며 추가 비용을 발생시킨다. 또한, 인쇄 회로 기판 위의 전자 부품들의 밀도가 증가함에 따라, 인쇄 회로 기판 위에 EMI/RFI 실드를 장착할 공간을 찾는 것도 매우 어렵다.
이에 따라서, 전자파 장애를 차폐하는 집적회로 패키지 시스템에 대한 수요는 여전히 남아 있다. 고주파수 디지털 디자인과 패키지 크기의 감축이란 경향의 관점에서, 이들 문제점들에 대한 해법을 찾는 것이 매우 중요해지고 있다. 소비자의 늘어나는 기대 심리와, 지속적으로 증가하는 상업 경쟁 압박과 시장에 차별화된 의미있는 제품의 출시 기회의 감소의 관점에서, 이들 문제점들에 대한 해법을 찾는 것이 매우 중요하다. 또한, 비용 절감 및 효율성 향상에 대한 지속적으로 증가하는 수요의 관점에서, 이들 문제점에 대한 해법을 찾는 것이 매우 중요하다.
이들 문제점들에 대한 솔루션은 오랜 기간동안 탐구되어 왔지만, 본 발명 이전에는 이러한 솔루션에 대한 암시 내지는 솔루션을 제공하지 못했으며, 이에 따라 당 업계에서는 이들 문제점에 대한 솔루션이 도출되지 못했다.
본 발명은, 기판을 제공하는 단계와; 상기 기판에 집적회로를 연결하는 단계와; 상기 집적회로 주위에 차폐 부재를 장착하는 단계와; 상기 차폐 부재 바로 위에 전도성 차폐층을 부착하는 단계와; 시스템 상호접속부를 상기 차폐 부재에 연결하는 단계를 포함하는 집적회로 패키지 방법을 제공한다.
본 발명의 특정 실시예들은 상술한 구성을 대체하는 구성을 포함하거나, 상술한 구성 외에도 추가적인 다른 구성을 포함한다. 이하의 발명의 상세한 설명과, 첨부된 도면을 참고로 하면, 이들 본 발명의 교시들이 당업자에게 명확해질 것이다.
이하에서 당업자들이 본 발명을 사용, 실시할 수 있도록 실시예들을 충분히 상세하게 기재하였다. 본 기재를 기초로 하여 다른 실시예가 이루어질 수도 있으며, 본 발명의 범위를 일탈하지 않으면서도 공정 또는 기구적 변경이 이루어질 수 있다는 것을 이해해야 한다.
이하에서, 본 발명에 대한 완전한 이해를 제공하기 위해 많은 특정의 상세 사항들을 기재하였다. 그러나, 이러한 상세한 특정 기재 사항이 없더라도 본 발명이 실시될 수 있다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위해, 일부 공지되어 있는 시스템 구성 및 공정 단계들을 상세하게 기재하지 않았다. 이와 마찬가지로, 본 시스템의 실시예들을 나타내는 도면들은 개략적으로 도시되어 있으며, 축척에 따라 도시된 것이 아니며, 특히 표현을 명료하게 할 목적으로 일부 치수들이 도면 내에서 과장되게 표현되어 있다. 또한, 표현의 용이함과 명료함을 위해, 공통되는 일부 기술적 특징을 갖는 복수의 실시예들이 기재되어 있고, 그 실시예들에서는 유사하거나 동일한 구성에 대해서는 동일한 도면부호를 사용할 것이다.
설명을 목적으로, 본 명세서에서는 그 방향과는 무관하게, "수평"이라는 용어를 사용하여 통상적인 집적회로의 표면과 평행한 평면을 규정한다. "수직"이란 용어는 위와 같이 규정된 수평과 직교하는 방향을 나타낸다. "위에"(above), "아래에"(below), "하단"(bottom), "상단"(top), "사이드"(side)("측벽"으로도 사용), "높은"(higher), "낮은"(lower), "위"(upper), "위에"(over) 및 "아래"(under)와 같 은 용어들은 수평면과 관련되어 규정된다. "바로 위에"(on)란 용어는 구성요소들 간에 직접 접촉하고 있음을 의미한다. 본 명세서에 사용되고 있는 "시스템"이란 용어는 그 용어가 사용되는 문맥에 따라서 본 발명의 장치나 방법을 지칭하는 것으로 사용된다. 본 명세서에 사용되고 있는 "공정"(processing)이란 용어는 스탬핑, 포징, 패터닝, 노출, 현상, 에칭, 세척 및/또는 소재의 제거 또는 기재된 구조물을 형성하는 데에 필요로 하는 레이저 트리밍을 포함한다.
본 발명은 많은 교시들을 갖고 있는 것을 알 수 있었다.
가장 주요한 교시는 본 발명이 집적회로 패키지의 수평방향 또는 수직방향으로 치수를 증가시키지 않으면서도, 전자파 장애를 저비용으로 그리고 신뢰성 있게 차폐할 수 있다는 것이다.
본 발명의 다른 중요한 교시는 성능 향상, 시스템 간소화 및 비용 절감이라는 역사적인 트렌드를 가치있게 지지한다는 것이다.
본 발명의 상기 및 다른 가치있는 교시들은 결과적으로 기술의 상태를 적어도 다음 레벨로 향상시킨다.
이에 따라서, 본 발명의 장치 및 방법은 중요하면서도 지금까지 알려지지 않은 솔루션, 능력 및 개선된 수율을 위한 기능적 태양을 제공한다. 결과적인 공정 및 구성은 간단하고, 비용 효율적이고, 간단하고, 융통성이 많고, 정밀하고, 예민하고 효과적이며, 공지되어 있는 구성요소들을 용이하고, 효율적이고 경제적인 제조, 응용 및 활용하여 구현할 수 있다. 결과로 얻어지는 공정 및 구성은 직접 활용 될 수 있고, 비용 효율적이고, 복잡하지 않으며, 다기능성 및 효율적이어서, 공지의 기술과 결합되어 실시될 수 있으며, 종래의 제조 공정 및 기술과 완전히 호환되는 집적회로 디바이스들을 효율적이고 경제적으로 제조하는 데에 적합하다. 결과로 얻어지는 공정 및 구성은 직접 활용될 수 있고, 비용 효율적이고, 복잡하지 않으며, 다기능성 및 효율적이어서, 공지의 부품들과 용이하게, 효율적으로, 그리고 경제적으로 제조, 응용 및 활용되어 실시될 수 있다.
도 1을 참조하면, 도 1에는 본 발명의 일 실시예인, 전자파 장애를 차폐하는 집적회로 패키지 시스템(100)의 단면이 도시되어 있다. 집적회로 패키지 시스템(100)의 단면도는 시스템 사이드(104)와 부품 사이드(106)를 구비하고 있는, 인쇄 회로 기판 또는 세라믹 기판과 같은 기판(102)을 도시하고 있다. 본드 패드(107)가 비아(via)(108)와 함께 부품 사이드(106)에서부터 기판(102)의 시스템 사이드(104)까지의 신호 경로를 형성할 수 있다. 상기 비아(108)가 기판(102)을 직접 관통하는 것으로 도시되어 있지만, 실제로는 시스템 사이드(104)와 부품 사이드(106) 사이를 간접적으로 연결하기 위해 기판(102) 내의 중간층(미도시)을 사용할 수도 있다. 다이 부착 소재와 같은 접착제(110)가 집적회로(112)를 부품 사이드(106)에 부착시킬 수 있다. 집적회로(112)는 와이어 본드 집적회로일 수 있다. 전기 상호접속부들(114)이 집적회로(112)를 본드 패드(107)에 연결할 수 있다.
전도성 접착제(116)가 그라운드 패드 또는 Vss 패드와 같은 패드(118)에 연결될 수 있다. 각부(foot)(122)와 콘택(124)을 갖추고 있는 차폐 부재(120)가 상기 전도성 접착제(116) 바로 위에 장착될 수 있다. 절연 화합물(126)이 몰딩에 의해서, 부품 사이드(106), 집적회로(112), 전기 상호접속부들(114) 및 차폐 부재(120) 바로 위에 형성될 수 있다. 에폭시 몰딩 화합물과 같은 절연 화합물(126)이 콘택(124)의 상단이 노출된 상태로 있게 할 수도 있다. 전도성 수지, 금속, 전도성 포일 또는 전도성 필름과 같은 전도성 차폐층(128)이 콘택(124)과 절연 화합물(126) 바로 위에 부착될 수 있다. 전도성 차폐층(128)은 플레이팅, 스퍼터링, 분사, 페인팅, 압연 또는 라미네이팅과 같은 공지의 방법에 의하여 전도성 정합층으로 부착될 수 있다.
집적회로(112)가 실장되어 동작할 때에, 전도성 접착제(116), 차폐 부재(120), 전도성 차폐층(128) 및 패드(118)가 전자파 장애용 실드(shield)를 형성할 수 있다. Vss 또는 그라운드 기준 전압이 솔더 페이스트, 솔더 범프, 솔더 볼, 스터드 범프 또는 솔더 컬럼과 같은 시스템 상호접속부(130)를 통해 기판(102)의 시스템 사이드(104)에 연결될 수 있다. 어떠한 전자파 장애도 집적회로 패키지 시스템(100)이 연결될 수 있는 인접 레벨 시스템 바로 위의 그라운드 기준점에 연결되어 있는 전도성 차폐층(128), 차폐 부재(120), 전도성 접착제(116), 패드(118) 및 시스템 상호접속부(130)에 의해 차단될 수 있다.
본 발명의 집적회로 패키지 시스템(100)은 저렴하면서도 신뢰성 있게 전자파 장애를 차폐한다는 것을 알 수 있었다. 본 발명은, 전자파 장애에 대한 강력한 격리 장벽을 제공하면서도, 집적회로 패키지 시스템(100)에 대해 수평방향 또는 수직방향으로 크기를 추가로 증가시키지 않는다.
도 2를 참조하면, 도 2에는 차폐 부재(120) 가설 단계에 있는, 집적회로 패 키지 시스템(200)의 평면이 도시되어 있다. 집적회로 패키지 시스템(200)의 상기 평면도는 부품 사이드(106)와 본드 패드(107)를 구비하고 있는 기판(102)을 도시하고 있다. 접착제(110)는 집적회로(112)를 부품 사이드(106)에 실장시키고, 전기 상호접속부들(114)은 집적회로(112)를 본드 패드(107)에 연결한다. 패드(118)는 전도성 접착제(116), 각부(122) 및 콘택(124)에 전기적으로 연결될 수 있다.
타이 바(202)가 차폐 부재(120)의 단편들(segments)을 연결하여, 정사각형, 직사각형 또는 기타 기하학적 형상을 형성할 수 있다. 차폐 부재(120)가 단일 구성으로 집적회로(112)를 구비하는 패키지 내에 통합되거나 또는 집적회로(112)가 다른 전자 부품들과 함께 실장되어 있는 시스템 내에 패키지 구성으로 통합될 수 있다는 것을 알 수 있었다. 단면 라인 3-3은 도 3에 대한 시야 및 단면 지점을 나타낸다.
도 3을 참조하면, 도 3에는 라인 3-3을 따르는, 도 2의 집적회로 패키지 시스템의 단면이 도시되어 있다. 집적회로 패키지 시스템(200)의 상기 단면도는 차폐 부재 단편들(304) 사이에 직사각형 개구(302)를 갖고 있는 차폐 부재(120)를 도시하고 있다. 타이 바(202)가 차폐 부재 단편들(304)을 연결하여 직사각형 개구(302)를 형성한다. 직사각형 개구(302)는, 몰딩 공정 중에 도 1의 절연 화합물(126)이 자유 유동(free flow)하도록 할 수 있다. 전도성 접착제(116)가 패드(118)를 차폐 부재(120)에 결합할 수 있다.
상기 구성은 일 실시예로 기재한 것이다. 직사각형 개구(302)가 차폐 부재 단편들(304) 보다 큰 것으로 도시되어 있지만, 직사각형 개구(302)와 차폐 부재 단 편들(304) 모두는 최종 패키지 크기를 증가시키지 않으면서, 도 1의 집적회로(112)를 격리하기 위한 임의의 크기와 형상일 수 있다.
도 4를 참조하면, 도 4에는 다른 실시예인 차폐 부재(120)로 전자파 장애를 차폐하는 집적회로 패키지 시스템(400)의 단면이 도시되어 있다. 집적회로 패키지 시스템(400)의 상기 단면도는 단변의 사각형 개구(402)를 구비하는 차폐 부재(120)를 도시하고 있다. 단변의 사각형 개구(402)는, 도 1의 집적회로(112)가 부품 사이드(106) 바로 위에 실장되었을 때에 집적회로(112)의 높이보다도 낮을 수 있다. 타이 바(202)는 차폐 부재 단편들(304)을 연결해서 도 1의 집적회로(112) 주위의 기하학적 형상을 형성한다. 전도성 접착제(116)가 패드(118)를 차폐 부재(120)에 연결할 수 있다.
단변의 사각형 개구(402)의 위치 및 수량은 일례로 기재한 것이다. 단변의 사각형 개구의 위치, 수량 및 크기는 다를 수 있다. 차폐 부재 단편들(304)은 부품 사이드(106)에 이르지 못해서, 오버행 옵션을 제공할 수도 있다.
도 5를 참조하면, 도 5에는 또 다른 실시예의 차폐 부재(120)로 전자파 장애를 차폐하는 집적회로 패키지 시스템(500)의 단면이 도시되어 있다. 집적회로 패키지 시스템(500)의 상기 단면도는 타이 바(202)에 의해 연결되어 있는 차폐 부재 단편들(304) 사이에 직사각형 개구(302)를 구비하고 있는 차폐 부재(120)를 도시하고 있다.
차폐 부재 단편들(304) 바로 위에는 원형 개구(502)가 위치할 수 있다. 원형 개구(502)는 도 1의 절연 화합물(126)이 유동하도록 할 수 있다. 원형 개구(502)의 크기, 위치 및 수량은 일례로 기재한 것이다. 원형 개구(502)의 위치, 수량 및 크기는 다를 수도 있다. 원형 개구(502)는 일례에 불과하며, 개구의 실제 형상은 다를 수도 있다. 차폐 부재 단편들(304)은 전도성 접착제(116)에 의해, 패드(118)에 연결될 수 있다.
도 6을 참조하면, 도 6에는 어셈블 단계에 있는, 집적회로 패키지 시스템(600)의 평면이 도시되어 있다. 집적회로 패키지 시스템(600)의 상기 평면도는 집적회로 패키지 시스템(600)을 제조하기 위한 스트립 기판(602)을 도시하고 있다. 도 6은 어셈블리(604)를 위한 단지 2개의 위치만을 도시하고 있지만, 이는 단순히 간소화를 위한 것으로 어셈블리들(604)의 실제 수량은 다를 수 있다.
한 세트의 타이 바들(606)이 스트립 기판(602) 바로 위에 실장되어 있는 차폐 부재들(120)을 연결할 수 있다. 상기 타이 바들(606)은, 최종 제조 공정에서 개별 패키지들을 분리하는 데에 사용되는 분리 영역을 표시한다.
각 어셈블리들(604)들은 집적회로(112)와 전기 상호접속부들(114)을 포함한다. 상기 집적회로(112)가 와이어 본드 타입으로 도시되어 있지만, 이는 플립 칩 타입 또는 이들의 조합 타입일 수 있다. 스트립 기판(602)은 어셈블리(604) 내에 실장되어 있는 집적회로(112) 형태를 수용하기 위해 분산되어 있는 비아들(108)을 구비할 수 있다. 차폐 부재(120)는 도 2에 도시되어 있는 바와 같이 스트립 기판(602)에 전기적으로 연결될 수 있다.
도 7을 참조하면, 도 7에는 전도성 차폐층(128) 부착 단계에 있는, 집적회로 패키지 시스템(700)의 단면이 도시되어 있다. 집적회로 패키지 시스템(700)의 상기 단면도는, 위에 집적회로(112)가 실장되어 있는 스트립 기판(602)을 도시하고 있다. 전기 상호접속부들(114)은 집적회로(112)를 본드 패드(107)에 전기적으로 연결한다. 차폐 부재(120)는 전도성 접착제(116) 바로 위에 장착되고, 패드(118)에 전기적으로 연결될 수 있다.
절연 화합물(126)이 스트립 기판(602), 집적회로(112), 전기 상호접속부들(114) 및 차폐 부재(120) 바로 위에 형성될 수 있다. 차폐 부재(120)의 절연 화합물(126)은 콘택(124) 또는 타이 바들(606)을 덮지 않는다. 전도성 차폐층(128)이 절연 화합물(126), 콘택들(124) 및 타이 바들(606) 위에 부착될 수 있다. 전도성 차폐층(128), 콘택들(124) 및 타이 바들(606) 사이에 전기 연결부가 형성된다.
도 8을 참조하면, 도 8에는 본 발명의 선택적 실시예로서, 전자파 장애를 차폐하는 집적회로 패키지 시스템(800)의 단면이 도시되어 있다. 집적회로 패키지 시스템(800)의 상기 단면도는, 위에 집적회로(112)가 실장되어 있는 스트립 기판(602)을 도시하고 있다. 전기 상호접속부들(114)이 집적회로(112)를 스트립 기판(602)에 연결할 수 있다. 전도성 접착제(116) 바로 위에 각부(804)를 위치시킴으로써, 차폐 부재(802)가 패드(118)에 전기적으로 연결될 수 있다.
절연 화합물(126)이 스트립 기판(602), 집적회로(112), 전기 상호접속부들(114) 및 차폐 부재(802) 바로 위에 형성될 수 있다. 절연 화합물(126)이 도 6의 타이 바들(606)과 차폐 부재(802)의 콘택(806)을 덮을 수 있다. 측면 사이드(810)를 구비하는 그루브(808)가 절연 화합물(126) 내에 그라이딩 또는 에칭에 의해 형성될 수 있다. 그루브(808)는 실질적으로 타이 바들(606)을 제거하고, 전도성 차폐 층(128)의 부착을 준비하기 위해서 콘택(806)을 노출시킨다. 전도성 차폐층(128)이 절연 화합물(126), 콘택들(806) 및 그루브(808) 위에 부착될 수 있다.
차폐 부재(802)의 수직방향 높이는 집적회로(112)의 높이보다 짧을 수 있다는 것을 알 수 있었다. 이는 전자파 장애와 고주파(radio frequency) 장애를 차폐하면서도, 초박형 패키지의 어셈블리를 제공할 수 있게 한다.
도 9를 참조하면, 도 9에는 패키지 어셈블리(900)에 있어서 차폐 부재(902) 가설 단계에 있는 시스템의 평면이 도시되어 있다. 패키지 어셈블리(900)의 상기 평면도는 구조물을 구비하고 있는 차폐 부재(902)와 도 1의 차폐 부재(120)와 실질적으로 유사한 부착 기법을 도시하고 있다. 집적회로(112)가 차폐 부재(902) 내에 실장될 수 있다.
패키지 기판(904) 내에서 시스템이, 향후에 패키지 칩들이 개별 시스템을 형성하도록 분리되는 복수 그룹의 부품들을 지지할 수 있다. 플립 칩 집적회로와 같은 제1 시스템 집적회로(906)가 패키지 기판(904) 내의 시스템 바로 위에 실장될 수 있다. 와이어 본드 집적회로와 같은 제2 시스템 집적회로(908)가 패키지 기판(904) 내에서 시스템 바로 위에 실장될 수 있다. 패키지 기판(904) 내의 시스템 바로 위에는 레지스터, 커패시터(capacitor), 인덕터(inductor), 다이오드 또는 이와 유사한 개별의(discrete) 부품들(910)이 실장될 수 있다.
집적회로(112)를 제1 시스템 집적회로(906), 제2 시스템 집적회로(908), 개별 부품들(910), 또는 패키지 기판(904) 내 시스템 외부의 소스에 의해 발생하는 전자파 장애로부터 격리시키기 위해, 차폐 부재(902)가 그라운드와 같은 기준 전압 에 연결될 수 있다. 제1 시스템 집적회로(906), 제2 시스템 집적회로(908) 및 개별 부품들(910)을 보호하기 위해, 차폐 부재(902)가 집적회로(112)에 의해 발생할 수 있는 전자파 장애를 포함하는 것도 가능하다. 개별 구조물들을 함께 연결함으로써, 타이 바들(912)이 차폐 부재(902) 어레이를 형성할 수도 있다. 단면 라인 10-10은 추가적으로 가공되는 패키지 어셈블리(900) 내 시스템의 시야를 보여준다.
도 10을 참조하면, 도 10에는 분리 전 단계에 있는, 단면 라인 10-10을 따르는 도 9의 집적회로 패키지 시스템(1000)의 단면이 도시되어 있다. 집적회로 패키지 시스템(1000)의 상기 단면도는 그 바로 위에 집적회로(112) 및 제1 시스템 집적회로(906)가 실장되어 있는 패키지 기판(904) 내의 시스템을 도시하고 있다. 차폐 부재(902)가 전도성 접착제(116)에 의해, 패키지 기판(904) 내의 시스템에 연결될 수 있다.
절연 화합물(126)이 패키지 기판(904) 내의 시스템, 집적회로(112), 전기 상호접속부들(114), 제1 시스템 집적회로(906) 및 차폐 부재(902) 바로 위에 형성될 수 있다. 차폐 부재(902)의 절연 화합물(126)은 콘택(1002) 또는 타이 바들(912)을 덮지 않는다. 전도성 차폐층(128)이 절연 화합물(126), 콘택들(1002) 및 타이 바들(912) 위에 부착될 수 있다. 전도성 차폐층(128), 콘택들(1002) 및 타이 바들(912) 사이에는 전기 접속이 형성될 수 있다.
집적회로(112)를 둘러싸서, 본 발명의 집적회로 패키지 시스템(1000)은 피격리 패키지 내의 시스템 내에서 전자파 장애로부터 격리시킬 수 있다는 것을 알 수 있었다. 패드(118), 차폐 부재(902) 및 전도성 차폐층(128)에 전기적으로 연결될 수 있는 전도성 접착제(116)로 구성된 전도성 쉘을 제공함으로써, 집적회로 패키지 시스템(1000)은 전자파 장애를 차단할 수 있다. 패드(118)는 그라운드 또는 Vss와 같은 전압에 연결될 수 있다.
도 11을 참조하면, 도 11에는 본 발명의 일 실시예인 전자파 장애를 차폐하는 집적회로 패키지 시스템(100)을 수행하기 위한 집적회로 패키지 방법(1100)의 흐름도가 도시되어 있다. 상기 방법(1100)은, 블록(1102)에서, 기판을 제공하는 단계와; 블록(1104)에서, 상기 기판에 집적회로를 연결하는 단계와; 블록(1106)에서, 집적회로 주위에 차폐 부재를 장착하는 단계와; 블록(1108)에서, 상기 차폐 부재 바로 위에 전도성 차폐층을 부착하는 단계와; 블록(1110)에서, 시스템 상호접속부를 상기 차폐 부재에 연결하는 단계를 포함한다.
본 발명을 특정의 최적의 실시예와 연계하여 기재하였지만, 전술한 기재에 비추어서 당업자라면 많은 변형, 변조 및 변경될 수 있다는 점을 이해해야 한다. 이에 따라서, 첨부된 청구범위 내에 속하는 그러한 변형 실시, 변조 및 변경 실시를 포함하는 것으로 이해되어야 한다. 본 명세서에 기재된 모든 사항과 첨부된 도면에 도시된 모든 사항은 예시적인 것으로 이에 한정되는 것으로 해석되어서는 안 된다.
도 1은 본 발명의 일 실시예인, 전자파 장애를 차폐하는 집적회로 패키지 시스템의 단면도이다.
도 2는 차폐 부재 가설 단계에 있는, 집적회로 패키지 시스템의 평면도이다.
도 3은 라인 3-3을 따르는, 도 2의 집적회로 패키지 시스템의 단면도이다.
도 4는 다른 실시예인 차폐 부재로 전자파 장애를 차폐하는 집적회로 패키지 시스템의 단면도이다.
도 5는 또 다른 실시예인 차폐 부재로 전자파 장애를 차폐하는 집적회로 패키지 시스템의 단면도이다.
도 6은 어셈블 단계에 있는, 집적회로 패키지 시스템의 평면도이다.
도 7은 전도성 차폐층 부착 단계에 있는, 집적회로 패키지 시스템의 단면도이다.
도 8은 본 발명의 선택적 실시예로서, 전자파 장애를 차폐하는 집적회로 패키지 시스템의 단면도이다.
도 9는 패키지 어셈블리에 있어서 차폐 부재 가설 단계에 있는 시스템의 평면도이다.
도 10은 분리 전 단계에 있는, 단면 라인 10-10을 따르는 도 9의 집적회로 패키지 시스템의 단면도이다.
도 11은 본 발명의 일 실시예인 전자파 장애를 차폐하는 집적회로 패키지 시스템을 수행하기 위한 집적회로 패키지 방법의 흐름도이다.

Claims (10)

  1. 집적회로 패키지 방법으로서,
    기판을 제공하는 단계와;
    상기 기판에 집적회로를 연결하는 단계와;
    타이 바에 의해 서로 연결된 차폐 부재 단편들을 구비한 차폐 부재를 상기 집적회로 주위에 장착하는 단계와;
    상기 기판, 상기 집적회로 및 상기 차폐 부재 바로 위에 절연 화합물을 몰딩하는 단계와;
    상기 차폐 부재와 상기 절연 화합물 바로 위에 전도성 차폐층을 부착하는 단계와;
    시스템 상호접속부를 상기 차폐 부재에 연결하는 단계를 포함하며,
    상기 전도성 차폐층은 전도성 정합층인 것을 특징으로 하는 집적회로 패키지 방법.
  2. 제1항에 있어서, 차폐 부재와 기판 사이에 전도성 접착제를 부착하는 단계를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지 방법.
  3. 제1항에 있어서, 시스템 상호접속부를 연결하는 단계는, 패드를 차폐 부재에 전기적으로 연결하는 단계와; 비아를 본드 패드에 연결하는 단계와; 시스템 상호접속부를 상기 본드 패드에 부착하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키지 방법.
  4. 제1항에 있어서, 상기 기판, 상기 집적회로 및 상기 차폐 부재 바로 위에 절연 화합물을 몰딩하는 단계에서, 상기 절연 화합물은 상기 차폐 부재의 콘택을 덮지 않는 것을 특징으로 하는 집적회로 패키지 방법.
  5. 제1항에 있어서, 타이 바에 의해 서로 연결된 차폐 부재 단편들을 구비한 차폐 부재를 상기 집적회로 주위에 장착하는 단계에서, 상기 타이 바가 상기 차폐 부재 단편들을 연결하여 차폐 부재에 개구가 형성되는 것을 특징으로 하는 집적회로 패키지 방법.
  6. 집적회로 패키지 시스템으로서,
    기판과;
    상기 기판에 연결되어 있는 집적회로와;
    상기 집적회로 주위에 위치하는, 타이 바에 의해 서로 연결된 차폐 부재 단편들을 구비한 차폐 부재와;
    상기 기판, 상기 집적회로 및 상기 차폐 부재 바로 위에 몰딩된 절연 화합물과;
    상기 차폐 부재와 상기 절연 화합물 바로 위의 전도성 차폐층과;
    상기 차폐 부재에 연결되어 있는 시스템 상호접속부를 포함하며,
    상기 전도성 차폐층은 전도성 정합층인 것을 특징으로 하는 집적회로 패키지 시스템.
  7. 제6항에 있어서, 차폐 부재와 기판 사이에 전도성 접착제를 추가로 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  8. 제6항에 있어서, 시스템 상호접속부에 연결되어 있는 상기 차폐 부재는, 차폐 부재에 전기적으로 연결되어 있는 패드와; 본드 패드에 연결되어 있는 비아와; 상기 본드 패드에 부착되어 있는 시스템 상호접속부를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  9. 제6항에 있어서, 상기 기판, 상기 집적회로 및 상기 차폐 부재 바로 위에 몰딩된 상기 절연 화합물은 차폐 부재의 콘택을 덮지 않는 것을 특징으로 하는 집적회로 패키지 시스템.
  10. 제6항에 있어서, 타이 바에 의해 서로 연결된 차폐 부재 단편들을 구비한 차폐 부재에 개구가 형성되어 있는 것을 특징으로 하는 집적회로 패키지 시스템.
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101378093B1 (ko) * 2007-11-07 2014-03-27 주식회사 케이티 그라운드 벽을 구비하는 인쇄회로기판
US8350367B2 (en) * 2008-02-05 2013-01-08 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8410584B2 (en) * 2008-08-08 2013-04-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8110902B2 (en) * 2009-02-19 2012-02-07 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US8018034B2 (en) 2009-05-01 2011-09-13 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer after encapsulation and grounded through interconnect structure
US8212340B2 (en) 2009-07-13 2012-07-03 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
TWI393239B (zh) * 2009-10-16 2013-04-11 Advanced Semiconductor Eng 具有內屏蔽體之封裝結構及其製造方法
US8368185B2 (en) * 2009-11-19 2013-02-05 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8378466B2 (en) 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US20120012991A1 (en) * 2010-07-16 2012-01-19 Qualcomm Incorporated Integrated shielding for a package-on-package system
US8084300B1 (en) 2010-11-24 2011-12-27 Unisem (Mauritius) Holdings Limited RF shielding for a singulated laminate semiconductor device package
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
TWI456728B (zh) * 2010-12-17 2014-10-11 Advanced Semiconductor Eng 具有防電磁干擾結構的半導體結構與其製造方法
TWI525782B (zh) * 2011-01-05 2016-03-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US8637981B2 (en) * 2011-03-30 2014-01-28 International Rectifier Corporation Dual compartment semiconductor package with temperature sensor
KR101862370B1 (ko) 2011-05-30 2018-05-29 삼성전자주식회사 반도체 소자, 반도체 패키지 및 전자 장치
KR101288211B1 (ko) * 2011-09-02 2013-07-19 삼성전기주식회사 전자 부품 모듈의 제조 방법
US10631413B1 (en) * 2011-11-28 2020-04-21 The United States Of America As Represented By The Secretary Of The Army Enhanced protective layering process to accommodate circuit board heat dissipation
US9254588B1 (en) * 2011-11-28 2016-02-09 The United States Of America As Represented By The Secretary Of The Army Protective layering process for circuit boards
US9900988B1 (en) * 2011-11-28 2018-02-20 The United States Of America As Represented By The Secretary Of The Army Protective layering process for circuit board EMI sheilding and thermal management
US9030841B2 (en) * 2012-02-23 2015-05-12 Apple Inc. Low profile, space efficient circuit shields
TWI666764B (zh) * 2012-11-12 2019-07-21 財團法人工業技術研究院 環境敏感電子元件封裝體
CN103811432B (zh) * 2012-11-12 2016-09-14 财团法人工业技术研究院 环境敏感电子元件封装体
CN103137609B (zh) * 2013-03-04 2015-12-09 华进半导体封装先导技术研发中心有限公司 带有电磁屏蔽结构的集成电路封装结构
JP5576542B1 (ja) * 2013-08-09 2014-08-20 太陽誘電株式会社 回路モジュール及び回路モジュールの製造方法
US9583445B2 (en) 2014-03-18 2017-02-28 Apple Inc. Metal electromagnetic interference (EMI) shielding coating along an edge of a ceramic substrate
CN103943610B (zh) * 2014-04-16 2016-12-07 华为技术有限公司 一种电子元件封装结构及电子设备
JP6017492B2 (ja) 2014-04-24 2016-11-02 Ｔｏｗａ株式会社 樹脂封止電子部品の製造方法、突起電極付き板状部材、及び樹脂封止電子部品
EP2962799B8 (de) * 2014-07-04 2016-10-12 ABB Schweiz AG Halbleitermodul mit Ultraschall geschweißten Anschlüssen
JP5944445B2 (ja) * 2014-07-18 2016-07-05 Ｔｏｗａ株式会社 樹脂封止電子部品の製造方法、突起電極付き板状部材、樹脂封止電子部品、及び突起電極付き板状部材の製造方法
CN105336629B (zh) * 2014-08-08 2018-11-27 日月光半导体制造股份有限公司 电子封装模块的制造方法以及电子封装模块
TWI553818B (zh) * 2014-08-08 2016-10-11 日月光半導體製造股份有限公司 電子封裝模組之製造方法以及電子封裝模組結構
KR20160036945A (ko) * 2014-09-26 2016-04-05 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 전자부품 패키지
US10062663B2 (en) * 2015-04-01 2018-08-28 Bridge Semiconductor Corporation Semiconductor assembly with built-in stiffener and integrated dual routing circuitries and method of making the same
KR102354370B1 (ko) * 2015-04-29 2022-01-21 삼성전자주식회사 쉴딩 구조물을 포함하는 자기 저항 칩 패키지
CN104966703A (zh) * 2015-06-04 2015-10-07 苏州日月新半导体有限公司 集成电路封装体及其形成方法
TWI708415B (zh) * 2015-10-16 2020-10-21 日月光半導體製造股份有限公司 封蓋結構和包含封蓋結構的半導體裝置封裝
US10163808B2 (en) * 2015-10-22 2018-12-25 Avago Technologies International Sales Pte. Limited Module with embedded side shield structures and method of fabricating the same
US10134682B2 (en) * 2015-10-22 2018-11-20 Avago Technologies International Sales Pte. Limited Circuit package with segmented external shield to provide internal shielding between electronic components
KR101712288B1 (ko) * 2015-11-12 2017-03-03 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US10373916B2 (en) * 2016-07-28 2019-08-06 Universal Scientific Industrial (Shanghai) Co., Ltd. Semiconductor device packages
US20180134546A1 (en) * 2016-11-14 2018-05-17 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
WO2018164159A1 (ja) * 2017-03-08 2018-09-13 株式会社村田製作所 モジュール
US20180374798A1 (en) * 2017-06-24 2018-12-27 Amkor Technology, Inc. Semiconductor device having emi shielding structure and related methods
KR102592329B1 (ko) 2018-06-26 2023-10-20 삼성전자주식회사 반도체 패키지 제조 방법
KR102553021B1 (ko) 2018-12-18 2023-07-07 삼성전자주식회사 전자장치 하우징 및 이를 구비하는 전자 시스템
US11935799B2 (en) * 2019-06-25 2024-03-19 Intel Corporation Integrated circuit package lids with polymer features
US11056441B2 (en) * 2019-12-05 2021-07-06 Apple Inc. Electromagnetic shielding of compact electronic modules
US11764161B2 (en) * 2019-12-06 2023-09-19 Micron Technology, Inc. Ground connection for semiconductor device assembly
US11798858B2 (en) * 2021-07-15 2023-10-24 Advanced Semiconductor Engineering, Inc. Semiconductor package structure including reinforcement component and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000200870A (ja) * 1998-11-04 2000-07-18 Nec Corp 半導体装置およびその製造方法
KR100473015B1 (ko) 1995-12-05 2005-05-16 루센트 테크놀러지스 인크 전자장치패키지
KR100645755B1 (ko) 2000-11-07 2006-11-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6150353A (ja) * 1984-08-20 1986-03-12 Oki Electric Ind Co Ltd Ｅｐｒｏｍ装置
US5473512A (en) * 1993-12-16 1995-12-05 At&T Corp. Electronic device package having electronic device boonded, at a localized region thereof, to circuit board
KR970005712B1 (ko) * 1994-01-11 1997-04-19 삼성전자 주식회사 고 열방출용 반도체 패키지
US5977626A (en) * 1998-08-12 1999-11-02 Industrial Technology Research Institute Thermally and electrically enhanced PBGA package
TW418511B (en) * 1998-10-12 2001-01-11 Siliconware Precision Industries Co Ltd Packaged device of exposed heat sink
TW388976B (en) * 1998-10-21 2000-05-01 Siliconware Precision Industries Co Ltd Semiconductor package with fully exposed heat sink
TWI248384B (en) * 2000-06-12 2006-02-01 Hitachi Ltd Electronic device
US6512675B1 (en) * 2000-06-28 2003-01-28 Advanced Micro Devices, Inc. Heat sink grounded to a grounded package lid
US6432742B1 (en) * 2000-08-17 2002-08-13 St Assembly Test Services Pte Ltd. Methods of forming drop-in heat spreader plastic ball grid array (PBGA) packages
US6707168B1 (en) * 2001-05-04 2004-03-16 Amkor Technology, Inc. Shielded semiconductor package with single-sided substrate and method for making the same
JP2005505939A (ja) * 2001-09-28 2005-02-24 エプコス　アクチエンゲゼルシャフト 電気的な素子のカプセル化方法およびこれによりカプセル化された表面弾性波素子
US6737750B1 (en) * 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US7196415B2 (en) * 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
AU2003273342A1 (en) * 2002-09-30 2004-04-23 Advanced Interconnect Technologies Limited Thermal enhanced package for block mold assembly
US20040119158A1 (en) * 2002-12-19 2004-06-24 Tatt Koay Hean Thermally enhanced package for an integrated circuit
US7187060B2 (en) * 2003-03-13 2007-03-06 Sanyo Electric Co., Ltd. Semiconductor device with shield
WO2004093505A2 (en) * 2003-04-15 2004-10-28 Wavezero, Inc. Emi shielding for electronic component packaging
US7030469B2 (en) * 2003-09-25 2006-04-18 Freescale Semiconductor, Inc. Method of forming a semiconductor package and structure thereof
TWI228303B (en) * 2003-10-29 2005-02-21 Advanced Semiconductor Eng Semiconductor package, method for manufacturing the same and lead frame for use in the same
US7254032B1 (en) * 2004-03-03 2007-08-07 Cisco Technology, Inc. Techniques for providing EMI shielding within a circuit board component
US7198987B1 (en) * 2004-03-04 2007-04-03 Skyworks Solutions, Inc. Overmolded semiconductor package with an integrated EMI and RFI shield
JP2005317861A (ja) * 2004-04-30 2005-11-10 Toshiba Corp 半導体装置およびその製造方法
US7482686B2 (en) * 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
US7432586B2 (en) * 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
US7629674B1 (en) * 2004-11-17 2009-12-08 Amkor Technology, Inc. Shielded package having shield fence
US7468548B2 (en) * 2005-12-09 2008-12-23 Fairchild Semiconductor Corporation Thermal enhanced upper and dual heat sink exposed molded leadless package
US7545032B2 (en) * 2006-07-10 2009-06-09 Stats Chippac Ltd. Integrated circuit package system with stiffener
US7576415B2 (en) * 2007-06-15 2009-08-18 Advanced Semiconductor Engineering, Inc. EMI shielded semiconductor package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100473015B1 (ko) 1995-12-05 2005-05-16 루센트 테크놀러지스 인크 전자장치패키지
JP2000200870A (ja) * 1998-11-04 2000-07-18 Nec Corp 半導体装置およびその製造方法
KR100645755B1 (ko) 2000-11-07 2006-11-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법

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