KR100473015B1 - 전자장치패키지 - Google Patents

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KR100473015B1
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루센트 테크놀러지스 인크
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Abstract

집적 회로 칩 또는 다칩 어셈블리(multichip assembly)와 같은 전자 장치의 하부면 및 측면은 연질 교화체(soft gel medium)로 둘러싸여 있다. 교화체는 경계선을 따라 에폭시 접합되는 강성 플라스틱 림(rigid plastic rim)에 의해 측방으로 봉합된다. 플라스틱 또는 금속으로 이루어진 플레이트는 패키지의 덮개를 제공하기 위해서 림의 상부면에 부착될 수 있다.

Description

전자 장치 패키지{ELECTRONIC DEVICE PACKAGE ENCLOSED BY PLIANT MEDIUM LATERALLY CONFINED BY A PLASTIC RIM MEMBER}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 전자 장치(가령, 실리콘 집적 회로 칩 및 이러한 칩의 어셈블리)용 패키지에 관한 것이다.
실리콘 반도체 집적 회로 칩 또는 공통 상호 접속 기판 상에 장착된 2개 이상의 상호 접속된 실리콘 반도체 집적 회로 칩으로 구성된 다칩 어셈블리 또는 다른 이러한 칩 상에 장착된 적어도 하나의 이러한 칩과 같은 반도체 전자 장치는, 전자 장치의 다수의 입/출력("I/O") 단자 또는 금속 패드에 의한, 외부 회로와의 전기적인 접속을 필요로 한다. 통상적으로, 이러한 접속은 무엇보다도 전자 장치가 장착되는 회로 보드에 의해 행해져, 어셈블리가 형성된다. 회로 보드는 인쇄 회로 보드 또는 적층 다층(다중 금속화 레벨) 회로 보드와 같은 형태를 취하는데, 다층 회로 보드는 "리드 프레임(lead-frame)" 보드로서 알려져 있다. 또한, 필요한 경우, 리드 프레임 보드는 납땜 범프(solder bump)(구형부(globule)) 어레이 또는 플러그 인 핀 그리드 어레이(plug-in pin grid array)와 같은 수단으로, 소위 "마더 보드(mother board)"에 의해 기계적으로 지지되고 전기적으로 접속되는데, 전형적으로, 이러한 마더 보드는 리드 프레임 보드 영역보다는 상당히 더 큰 영역을 가지며, 마더 보드 상에는 플러그 및 접속기뿐 아니라, 칩 또는 다칩 어셈블리에 편리하게 (적어도) 집적화될 수 없는 캐패시터, 변압기 및 저항과 같은 상호 접속된 다수의 전기 소자와, 다수의 전기적으로 상호 접속된 칩 또는 어셈블리가 배치될 수 있다.
William B, Mullen, Ⅲ 등에게 1993. 8. 31자로 허여된 미국 특허 제5,241,133호에는 실리콘 집적 회로 칩이 금 배선 접합부(gold wire bond)로 하부 인쇄 회로 보드 상에 배치된 금속과 전기 접속되는 전자 장치 어셈블리를 기술하고 있다. 동시에, 실리콘 칩의 기계적 지지부를 제공하기 위해서, 칩 접합 금속 패드는 칩 하부의 위치에 있는 회로 보드 상에 배치되고, 칩이 이러한 금속 패드에 도전성 접착제로 부착된다. 이러한 칩 접합 금속 패드의 측방 크기는 칩의 크기만큼이나 크다. 보드와 칩 사이의 열 팽창 계수의 불일치로 인해 회로 보드 및 칩의 최종 어셈블리에서 문제점이 발생하여, 보드는 칩에 의해 바람직하지 못한 응력을 받게 된다. 칩의 측방 치수가 크면 클수록 문제점은 그 만큼 커지게 되며, 이때의 열 팽창은 길이에 비례한다.
더욱이, 전술한 특허는 상술한 열 팽창 계수들 사이의 불일치에 의해 야기된 회로 보드의 기계적 응력을 감소시키기 위해서, 비교적 높은 굴곡율(약 2,000,000 psi = 14,000,000,000 Pa보다 높은 굴곡율)을 갖고 있고, 양측면이 접착제로 피막된 플레이트 형태의 금속 보강재(stiffener)가 금속 패드와 반도체 칩 사이에 삽입될 수 있는 것을 개시하고 있다. 그러나, 보강재 자체의 비유연성(inflexibility)으로 인해, 응력이 실리콘 칩에서 감소되는 정도의 부적절한 변형이 하부 회로 보드에서 계속해서 발생될 수 있다. 이러한 변형은 회로 보드가 납땜 범프 어레이에 의해 마더 보드 상에 지지되는 경우에 더욱 부적절할 수 있는데, 칩의 전기적 동작 중에 일어나는 열 사이클링(thermal cycling)은 회로 보드의 팽창-수축 사이클링을 발생시킬 수 있어서, 납땜 범프에 금속 피로 및 결정적인 고장을 일으키게 한다.
또한, 전술한 특허는 당해 분야에 공지된 바와 같이 주위 대기로부터 어셈블리를 밀봉(캡슐화)하고 실리콘 칩을 밀봉시키도록, 상기 어셈블리(인쇄 회로 보드에 전기적으로 접속되고, 물리적으로 장착된 실리콘 칩으로 이루어 짐)가 몰딩(molding) 기계에 의해, 냉각시의 비연성(non-pliant-when-cool) 몰딩 화합물로 그 상부면 상에 캡슐화된다는 것을 개시하고 있다. 그러나, 몰딩 성분의 열 팽창 계수는 실리콘 칩의 열 팽창 계수와 인쇄 회로 보드의 열 팽창 계수 둘다와 동일할 수 없다(열적으로 불일치함). 그러므로, 칩의 전기적 동작 중에 일어나는 열 사이클링은 칩 또는 회로 보드 또는 둘다에 바람직하지 못한 응력 또는 변형을 야기시키게 할 수 있다. 특히, 몰딩 화합물의 열 사이클링은 경화후에 칩 또는 회로 보드 또는 둘다로부터 상기 화합물을 파손시키는 부적절한 응력 또는 변형을 야기시키게 할 수 있어서, 이러한 파손부에 근접 배치된 배선 접합부가 파손될 수 있다. 또한, 몰딩중에 몰딩 화합물의 고압 및 고온은 배선 접합부를 파손케 하거나, 이들이 단락 회로(short circuit)를 형성하도록 변형시킬수 있다.
미국 특허 제5,473,512호(Degani 20-11-3-3)는 열 팽창 계수의 불일치에서 유래하는 문제점을 경감시키고 이 특허에 관련되는 전자 장치 패키지를 개시하고 있다.
특정 실시예에 있어서, 본 발명의 전자 장치 패키지는,
(a) 상부면 및 측면을 갖고 있는 연질 교화체(soft gel medium)와 같은 연성 매체(pliant medium)로 피막된 측면의 적어도 일부와 하부면을 갖고 있는 전자 장치와,
(b) 프리몰딩(premolding)된 플라스틱 물질을 포함하고, 전자 장치를 둘러싸고 있으며, 내부 측면을 갖고 있는 림 부재(rim member)를 포함하고,
매체의 측면이 림 부재의 내부 측면에 의해 경계를 이룬다.
이러한 방식에 있어서, 전자 장치는 연성 매체에 의해 보호되어, 비연성 매체에 의해 야기된 열적 불일치를 완화시키기도 한다. 더욱이, 림은 전자 장치를 연성 매체로 캡슐화하는 것을 용이하게 한다.
본 발명에 이용된 용어 "전자 장치"는 단일 반도체 집적 회로 칩, 상호 접속 실리콘 기판 상에 배치되고 이와 상호 접속된 2개 이상의 이러한 칩을 포함하는 다칩 어셈블리 또는 다른 이러한 칩 또는 다른 이러한 칩 어셈블리와 플립 칩(flip-chip) 접합 또는 그와 다르게 접합되는 하나의 이러한 칩 또는 다칩 어셈블리의 복합체를 포함하지만, 이에 국한되지는 않는다.
바람직하게, 강성 부재(rigid member)는 전자 장치를 기계적으로 지지한다. 강성 부재는 납땜 글로브(glob) 어레이와 같이 마더 보드에 의해 지지된 회로 보드이거나 회로 보드의 조합부일 수 있다.
바람직하게, 평탄한 외부 주요면을 갖는 덮개 부재는 림 부재 상에 배치된다. 이러한 덮개 부재는 프리몰딩된 플라스틱 플레이트를 포함하거나, 전기적 동작 중에 전자 장치에 의해 발생된 열을 전달할 수 있는 통상의 알루미늄 또는 구리로 이루어진 전도 플레이트를 포함할 수 있다. 덮개 부재의 평탄한 외부 주요면은 표준형의 집어서 놓는 기구(pick-and-place tool)와의 진공 접착을 행할 수 있는 면을 공급한다. 덮개 부재 자체는 전자 장치를 외부 기계력으로부터 기계적으로 보호한다. 또한, 바람직하게 덮개 부재는 전술한 열전도 플레이트와 동일한 플레이트일 수 있는 전도 물질을 포함하므로, 덮개 부재는 전자기(electromagnetic) 간섭 및 정전 방전으로부터 전자 장치의 전자 차폐 기능을 제공한다.
바람직하게도, 덮개 부재의 하부면은 돌출 릿지 세그먼트(protruding ridge segment)를 갖고 있고, 이러한 돌출 릿지 세그먼트는 림 부재의 내부 측면과 약간의 간격을 둔 상태로 고정된 외측면을 갖고 있다. 이러한 방식에 있어서, 회로 보드, 마더 보드 또는 금속 배선을 포함하는 구조와 같은 하부 구조와 덮개 부재 사이의 열 팽창 불일치로 인한 부적절한 기계적 응력이 경감된다.
전자 장치 패키지(도 1)는 예시적인(예증이 되는) 국부 금속 아일랜드(island)층(243, 244, 245)에 의해 실리콘 반도체 집적 회로 칩(300)의 형태로 전자 장치가 상부에 배치되는 통상의 리드 프레임 보드인 회로 보드(200)를 포함한다. 이러한 금속 아일랜드층(243, 244, 245)의 상부면은 예시적인 국부(아일랜드) 지지층(253, 254, 255)으로 각각 피막된다. 국부 접착층(304)은 전자 장치(300)의 측방 이동을 억제하기 위해(특히, 조립 과정 중에), 바람직하게도 국부 지지 아일랜드층들 중 하나 및 단 하나의 층의 일부분 상에, 즉 가장 중앙에 위치한 국부 지지층(254) 상에 제공된다. 통상적으로, 이러한 접착층(304)은, 전자 장치(300)가 모든 아일랜드 지지층(253, 254, 255) 상의 적절한 위치에 배치된 후, 가열에 의해 경화되는 에폭시이다.
전술한 바와 같이, 전형적으로, 칩(300)은 사각형 또는 장방형이다. 칩(300)의 하부면 상에는 바람직하게, 각각의 국부 지지층과 함께 분포되지만 소정의 접착층과는 함께 분포되지 않는 도 1에 도시된 단지 2개의 아일랜드층(243, 245)보다 많은 여러 개(전형적으로, 총 6개)의 아일랜드층이 있음을 알아야 한다. 각각의 하부 금속 아일랜드층(243, 244, 245)과 함께 국부 지지층(253, 254, 255)은 회로 보드(200)로부터 소정의 수직의 일정한 거리를 두고 떨어진 상태로 칩(300)의 위치를 유지하게 한다.
칩(300)은 실리콘 젤(gel)과 같은 연질 교화체(400)에 의해 상부 및 하부층의 모든 노출된 부분에 접촉되는 상태로 캡슐화된다. 본 발명에 이용된 바와 같은 용어 "연질(soft)"은 전기적 동작을 수반하는 칩(300)의 열 사이클링 중에 국부 보호층(253, 255)의 상부면을 따라 칩(300)의 하부면이 미끄러질 수 있을 만큼 충분히 연성인 교화체(400)를 발생시킬 정도로 충분히 낮은(전형적으로 100 psi = 700,000 Pa보다 작은) 교화체의 영률(Young's modulus)의 것을 칭한다.
교화체(400)의 측면은, 플라스틱으로 제조되는 것이 전형적이고, 다소 두꺼운 하부 부분(504)을 바람직하게 갖고 있는 경화 프리몰드 림 부재("림")(500)의 내측면에 의해 정해진다. 하부 부분(504)은 이러한 하부면 주변을 완전히 이동할 수 있는 (불필요한) 돌출 릿지(501)를 제외하고는 평탄한 하부면을 갖고 있다. 프리몰드 플라스틱 또는 금속으로 제조되는 것이 전형적인 덮개 부재("덮개")(600)는 외측면(602)을 갖는 돌출 릿지 세그먼트(604)(도 1, 도 3)를 갖고 있다. 외측면(602)은 림(500)의 내측 벽(502)(도 1, 도 2)에 대해 느슨하게 끼워진다. 이와 같이 느슨하게 끼우는 것은 덮개(600)의 물질과 회로 보드(200)의 물질 사이의 열 팽창 불일치를 고려한 것이다. 또한, 덮개(600)는 약간의 테이퍼형(tapered) 절두 고상 피라미드형 돌출부(truncated solid pyramidal projection)(603)를 갖고 있다. 통상적으로, 이러한 돌출부(603)는 테이퍼형 고상 원형 원뿔부(cone)를 갖고 있다. 그러므로, 이러한 돌출부(603)의 하부(단부)면의 경계선은 돌출부(603)에 관련하여 정합(registration) 시의 림(500) 내에 배치된 약간의 테이퍼형의, 전형적으로 원형인 절두 공동(hollow)형 결각부(indentation)(503) 내에 적절히 삽입된다.
바람직하게, 수직축을 기준으로 한 돌출부(603)의 테이퍼 각은 돌출부(603)의 하부 경계선이 이러한 결각부(503) 내에 밀입되도록 하기 위해서 약 0.02 라디안(1°의 호) 만큼 결각부(503)의 각도보다 작다. 이러한 돌출부(603) 및 결각부(503) 대신에, 덮개(600)가 림(500)에 견고하게 부착되도록, 기계적인 클램프 또는 에폭시 시멘트와 같은 다른 기계적 또는 접착성의 수단이 이용될 수 있다. 더욱이, 결각부(503)는 결각부(503)의 상부면들과 돌출부(603) 사이에 완화 측벽 접합부를 제공하기 위해서 돌출부(603)의 높이보다 높은 높이를 갖고 있다.
덮개(600)의 돌출 릿지 세그먼트(604)는 이들이 림(500)에 관련하여 덮개(600)를 정렬하는 데에 도움을 줄지라도 생략될 수 있고, 덮개(600)의 이러한 정렬은 림(500)의 결각부(503)에 관련하여 정합 시 배치된 덮개(600)의 약간의 테이퍼형 돌출부(603) 상에만 의존 관계로 달성될 수 있다.
림(500)의 하부 부분(504)은 연화 접착 에폭시층(401)에 의해 전형적으로 전기 절연성인 연속 주변 보호 도금 마스크층(251) 상에 접합된다. 예시적인 배선층(241, 246)은 회로 보드(200)의 상부면 상에 배치된다. 이러한 배선층(241, 246)은 림(500)의 경계 부분을 따라서, 또는 아래 및 반대쪽에 분포된 수 백개의 개별 인쇄 회로 배선을 나타낸다. 통상적으로, 배선층(241, 246)은 구리로 제조되고, 보호 도금 마스크층(251)의 각각의 부분에 의해 피막된다. 통상적으로, 이러한 도금 마스크층(251)의 두께는 약 10∼50 ㎛ 범위이고, 이것은 전형적으로 광 한정 폴리머(photo-definable polymer) 또는 그와 다르게 패터닝된 폴리머로 제조된다.
접착 에폭시층(401)의 두께는 비교적 상당히 크며, 전형적으로 약 450∼500 ㎛ 범위이다. 그러므로, 에폭시층(401)에 의해 제공된 접합은 상당히 연성(수평 방향으로)이다.
배선층(241)의 한 쌍의 이격된 노출 부분도, 층 니켈(layer nickel) 상에 층 금(layer gold)과 같은 적절한 접촉 금속으로 피막되므로, 한 쌍의 이격된 외부 및 내부 접촉 패드(261, 262)가 각각 정해진다. 이와 마찬가지로 한 쌍의 이격된 내부 및 외부 접촉 패드(266, 267)는 배선층(246) 상에 각각 정해진다. 통상적으로, 모든 이러한 접촉 패드는 니켈의 무전해 또는 전기 도금으로 배선층(241) 상에 도금된 다음, 금으로 전기 도금된다. 바람직하게, 모든 이러한 접촉 패드는 보호층(251)의 완성 직후에 도금된다.
칩(300)의 상부면은 예시적인 I/O 패드(301, 302)를 갖고 있다. 예시적인 배선 접합부(311, 312)는 당해 분야에 공지된 바와 같이 이러한 I/O 패드(301, 302)를 내부 접촉 패드(262, 266)에 전기적으로 접촉시킨다.
외부 및 내부 접촉 패드(261, 262)는 배선층(241)에 의해 전기적으로 각각 상호 접속되므로, I/O 패드(301)는 배선 접합부(311), 내부 접촉 패드(262) 및 배선층(241)을 경유하여 외부 접촉 패드(261)에 전기적으로 접속된다. 그러므로, 예시적인 외부 접촉 패드(261)(또는 267 또는 둘다)는 칩(300)을 검사하거나 이용 회로(800)(또는 900 또는 둘다)를 칩(300)에 전기적으로 접속시키기 위한 칩(300)의 전기적 접속점(access point)으로서 작용한다.
회로 보드(200)의 상부면 상에는 보호 댐(dam) 층(252)에 의해 피막된 금속층(242)으로 구성된 에폭시 댐(에폭시 유동 정지층)이 배치된다. 통상적으로, 이러한 금속층(242)은 금속 배선(241, 246)과 동일한 물질로 제조되고, 전형적으로 동시에 형성된다. 통상적으로, 보호 댐 층(252)은 국부 지지층(243, 244, 245) 및 보호 도금층(251)과 각각 동일한 물질로 제조되고, 이와 동시에 형성된다. 이러한 에폭시 댐은 칩(300)을 둘러싸는 링 형태를 취하고(상부에서 볼 경우), 특히 림(500)의 접합중에 에폭시가 가열될 때, 접착층(401) 내의 에폭시의 잠재적인 유동으로 인한 에폭시 혼입으로부터 칩을 보호하는 목적을 띠고 있다. 바람직하게, 이러한 에폭시는 전형적으로 약 45℃의 비교적 낮은 유리 전이 온도를 갖고 있지만, 이러한 접합은 에폭시가 유리 전이 온도 이상인 온도에서의 가열에 의해 경화될 때 유리하게 수행된다.
특히, 림(500)의 접합은 림(500)을 비경화 에폭시의 저장소 내에 먼저 담금으로써, 릿지(501)를 포함하는 림(500)의 전체 하부면이 에폭시로 젖게 되고, 그 다음 (작은 하향력의 도움을 받아서) 림(500)을 보호 도금 마스크층(251) 상의 위치 내에 배치하는 것으로 바람직하게 수행된다. 그러므로, 릿지(501)는 보호 마스크층(251)의 상부면에 관련하여 림(500)의 요구된 측방 위치 및 림(500)의 편평한 하부면의 수직 격리 거리를 정하도록 자동적으로 작용한다.
이와 달리, 릿지(501)는 플랜지(flange)(504)와 보호 마스크층(251) 사이의 요구된 수직 격리 거리가 정렬 기구에 의해 정해지는 위치 내에 림(500)을 배치할 수 있는 기계적 수직 정렬 기구를 이용할 때 생략될 수 있다(즉, 림(500)의 전체 하부면이 평탄해 질 수 있다). 더욱이, 이러한 경우에, 비경화된 에폭시 링은 도구가 덮개(600)를 최종 위치 내에 배치하기 전에 보호 마스크(251)의 상부면 상에 먼저 배치될 수 있다(즉, 전형적으로, 요구된 격리 거리는 에폭시 접착층(401)의 상술한 두께 범위 내에 있다). 이 때, 소정의 상태에서, 림을 에폭시 내에 배치한 후, 에폭시는 릿지(501)의 존재 또는 부재와 무관하게 림(500)과 보호층(251) 사이의 영구 연화 접합부를 형성하도록 가열함에 의해 경화된다.
교화체(400)를 주입하기 위해서, 림(500)이 접착층(401)에 의해 배선 보드(200)에 접합된 후, 특정 양의 솔(sol) 상태 교화체(비경화된 교화체)가 림(500)의 경계선 내에서 특정 레벨에 도달할 때까지 주입된다. 바람직하게, 비경화 교화체는 매우 낮은 점성 및 높은 표면 습식 특성을 갖고 있어서 제자리로 신속하게 흘러들어 간다. 낮은 점성의 비경화 교화체는 비경화 교화체의 이러한 주입중에 소정의 배선 접합 스위프(sweep)를 방지한다. 그 후, 비경화 교화체는 가열에 의해 경화된다.
그 후, 덮개(600)는 돌출부(603)를 결각부(503) 내로 밀어 넣는 압축 수직력에 의해 제자리에 스냅 고정된다. 이러한 절차에 있어서, 바람직하게 덮개(600)의 하부면은 림(500)의 상부면과 물리적으로 접촉하게 된다.
림(500)과 보호층(251) 사이의 접합, 및 연질 교화체(400)의 상술한 연성 특성으로 인해, 회로 보드(200)와 림(500) 사이의 열 팽창 불일치는 열 사이클링 중에 배선 접합부(311, 312)의 무결성을 손상시키지 않고, 회로 보드(200)는 림(500)과 무관하게 실질적으로 자유롭게 팽창 또는 수축하지 않는다.
또한, 비경화 교화체의 낮은 점성 및 높은 습식 특성은 젤에 의한 전자 장치(300)의 완전한 하부 충진(under filling)을 보장하는 것으로, 전자 장치(300)는 실리콘 또는 세라믹 기판과 같은 기판에 플립 칩 접합된 2개 이상의 집적 회로 칩으로 구성된 다칩 어셈블리인 경우, 또는 전자 장치(300)가 제 2의 이러한 칩 또는 다칩 어셈블리에 플립 칩 혹은 그와 다르게 접합되는 하나의 이러한 칩 또는 다칩 어셈블리의 복합 어셈블리인 경우를 포함한다.
요약하면, 전자 장치(300)의 후속하는 전기적 동작에 의해 발생된 열 사이클링 중에, 칩(300)의 하부면은 국부 지지층(253, 255)의 상부면을 따라 미끄러져, 칩 자체는 교화체(400) 내에서 측방으로 이동할 수 있어서, 칩(300)의 전기적 동작에 수반되는 교화체의 열 사이클링은 칩(300) 또는 회로 보드(200) 내의 부적절한 응력 또는 변형을 발생시키지 않게 하거나, 예시적인 배선 접합부(311, 312)의 전기적 무결성을 손상시키지 않게 한다.
회로 보드(200)는, 당해 분야에 공지된 바와 같이, 각각의 예시적인 배선층(241, 246)의 측방 연장부 내에 배치되는 각각의 위치에서 하부면으로부터 상부면으로 연장된 개별적인 국부 비아 홀(via hole)(개구)을 갖고 있다. 전형적으로 각각 구리인 각각의 예시적인 회로 보드 납땜 패드(221, 222)는 당해 분야에 공지된 바와 같이 각각의 이러한 개구의 위치에서 회로 보드(200)의 하부면 상에 배치된다. 각각의 이러한 개구의 측벽(sidewall)은 전형적으로 구리인 측벽 금속(231, 236)으로 피막된다. 각각의 이러한 측벽 금속(231, 236)의 하부는 당해 분야에 공지된 바와 같이 납땜 범프(구형부)(201, 204)를 통해 마더 보드(100)의 상부면 상에 배치되는 전도성 마더 보드 배선층(101, 104)에 전기적으로 각각 접촉된다. 전형적으로 전체 갯수가 약 100개(또는 그 이상 또는 그 이하)인 예시적인 납땜 범프(202, 203)의 2차원 어레이는 당해 분야에 공지된 바와 같이 예시적인 회로 보드 배선층(222, 223)을 예시적인 마더 보드 배선층(102, 103)과 각각 전기적으로 접촉시킨다. 각각의 회로 보드 납땜 패드(221, 224)의 노출면은 당해 분야에 공지된 바와 같이 납땜 마스킹층(211, 216)으로 각각 피막된다. 각각의 마더 보드 배선층(101, 102, 103, 104)의 노출면은 당해 분야에 공지된 바와 같이 각각의 납땜 정지층(111, 112, 113, 114)으로 각각 피막된다.
마더 보드(100)는, 예를 들어 아라미드(aramid), 에폭시 유리 또는 유리 섬유 강화 에폭시로 제조될 수 있다. 회로 보드(200)는 에폭시, 유리 섬유 강화 에폭시, 폴리이미드 또는 세라믹으로 제조될 수 있다. 바람직하게, 회로 보드(200)는 교화체(400)의 경화에 따라 림(500)이 접착층(401)에 접합되기 전, 후(또는, 보호층(251)에 직접 접합되기 전, 후)에 납땜 구형부(201, 202, 203, 204)에 의해 마더 보드(100)에 납땜될 수 있고, 마더 보드(100)에 회로 보드(200)를 납땜하는 것은 교화체(400)의 주입 전에 또는 교화체가 경화된 후 수행되지만, 소정의 상태에서 젤의 주입과 경화 사이의 기간이 최소화되는 것이 적당할 수 있다.
본 발명은 특정 실시예에 관련하여 상세하게 기술하였지만, 본 발명의 영역을 벗어나지 않고서도 여러 가지 변형이 이루어질 수 있다. 예를 들어, 납땜 범프(201, 202, 203, 204)는 미국 특허 제5,346,118호에 기술된 바와 같이 형성되거나, 당해 분야에 공지된 바와 같이 플러그 접속식(plug-in) 핀 어레이일 수 있다. 이와 달리, 특히 회로 보드가 적층된 다층 금속 보드인 경우에, 마더 보드(100)는 생략될 수 있고, 모든 접속 회로는 회로 보드(200) 상에 또는 그 내부에 배치될 수 있다.
또한, 국부 지지층(253, 254, 255)에 의해 각각 피막된 금속 아일랜드(243, 244, 245)에 의해 공급되는 지지 소자 대신에, 이러한 지지 소자는, 예를 들어 국부 폴리머층만에 의해서나 회로 보드(200)의 상부면 내에(융기 무늬와 같이) 제조되는 결각 영역(따라서, 상보적으로 상승한 영역)에 의해 공급될 수 있다. 더욱이, 국부 지지층(254)에 의해 형성된 (중앙) 지지 소자 및 이것의 하부 금속 아일랜드층(244)은, 국부 지지층(253, 255)에 의해 각각의 하부 금속 아일랜드층(243, 245)과 함께 형성된 지지 소자와 같은 하나 이상의 다른 지지 소자와 통합되어, 단지 하나의 지지 소자가 이러한 단일 지지 소자의 중앙 영역 상에만 배치되는 접착 매체(300)로 형성되므로, 칩(200)이 이러한 지지 소자의 주변 영역에서 측방으로 자유롭게 미끄러질 수 있다. 또한, 국부 접착 매체(304)는 지지 소자에 대한 접착 매체의 모든 접촉 영역 전체가 칩(300)의 중앙 영역으로 한정되며, 이 중앙 영역은 칩 하부면 영역에 비해 1/10 이하의 작은 영역을 갖는 것으로 정해지는 경우에 하나 이상의 다른 지지 소자 상에 분포될 수 있다.
이용 회로(800 또는 900, 또는 둘다)는 검사 회로를 포함할 수 있고, 또한 이용 회로(도시하지 않음)는 당해 분야에 공지된 바와 같이 하나 이상의 마더 보드 배선층(101, 102, 103, 104)에 접속될 수 있다.
배선 접합부(311, 312)에 의해 회로 보드(200) 및 I/O 패드(301, 302)에 각각 전기적으로 접속된 칩(300)을 갖는 대신에, 칩(300)은 칩(300)의 하부면과 회로 보드(200)의 상부면 사이에 배치된 납땜 범프 어레이 또는 그 밖의 다른 금속 어레이에 의해 회로 보드(200)에 접속될 수 있다. 다른 대안적인 실시예로서, 칩(300)의 하부면 또는 나란히 배치된 다수의 이러한 칩의 하부면들은 이러한 어레이 또는 배선 접합부에 의해, 회로 보드(200)의 상부면에 배치되고 배선 접합부에 의해 회로 보드(200)에 전기적으로 접속되는 다칩 어셈블리의 상부면에 전기적으로 접속될 수 있다. 소정의 경우에, 회로 보드(200)는 예시적인 납땜 펌프(201, 202, 203, 204)에 의해 마더 보드(100)에 계속해서 전기적으로 접속될 수 있다.
더욱이, 전열 수지(thermally conducting grease)(도시하지 않음)로 이루어진 층은, 덮개(600) 자체가 양호한 전열체인 경우에 칩(300)의 전기적 동작 중에 덮개(600)를 통해 방열 효과를 향상시키도록 덮개(600)의 하부면에 배치될 수 있다. 이러한 수지층을 이용할 때, 바람직하게 교화체의 상부면은 칩(300)의 상부면을 피막하는 수준을 상승시키지 않으므로, 수지층은 칩(300)의 상부면과 물리적으로 접촉하게 된다.
덮개(600)는 전형적으로 금속을 포함하는 전열층 또는 전도층으로 피막된 하부면 또는 상부면 또는 상부면과 하부면 둘다를 갖고 있는 프리몰딩된 연성체를 포함하는 화합물일 수 있다. 이러한 방식에 있어서, 층은 덮개용으로 전열체 또는 전도체를 제공하거나, 전열체 및 전도체를 제공할 수 있다. 이러한 전열체는 전기적 동작중에 전자 장치로부터 떨어져 열을 전달하는데 유리하고, 이러한 전도체는 전자기 간섭 또는 정전 방전(또는 이러한 간섭 및 방전 둘다)에 대해 전자 장치를 보호하는데 유리하다.
도 1은 본 발명의 특정 실시예에 따른 전자 장치 패키지의 단면도,
도 2는 본 발명의 특정 실시예의 실시에 유용한 림 부재의 사시도,
도 3은 본 발명의 특정 실시예의 실시에 유용한 덮개 부재의 사시도.
도면의 주요 부분에 대한 부호의 설명
101, 102, 103, 104, 141, 146, 222, 223, 241, 246 : 배선층
200 : 회로 보드
201, 202, 203, 204 : 납땜 범프
221, 224 : 회로 보드 납땜 패드
243, 244, 245, 253, 254, 255 : 지지층
244, 245 : 금속 아일랜드층
251 : 보호 도금 마스크층
261, 262, 266, 267 : 접촉 패드
300 : 반도체 집적 회로 칩
311, 312 : 배선 접합부 400 : 연질 교화체
401 : 접착 에폭시층 500 : 림 부재
504 : 플랜지 600 : 덮개 부재
603 : 피라미드형 돌출부 604 : 돌출 릿지 세그먼트
800, 900 : 이용 회로

Claims (6)

  1. 전자 장치 패키지에 있어서,
    (a) 상부면 및 측면을 갖는 연질 교화 매체(pliant soft gel medium)로 피막된 측면의 적어도 일부분과 하부면을 갖는 전자 장치와,
    (b) 상기 전자 장치를 둘러싸고 있고, 내부 측면-상기 내부 측면은 상기 매체의 측면의 경계를 이룸- 및 상부 표면-상기 상부 표면은 절두 공동형(hollow) 결각부(indentations)를 포함함-을 갖고 있는 프리몰드된 플라스틱 재료를 포함한 림 부재(rim member)와,
    (c) 상기 림 부재와 상기 교화 매체 모두의 위에 배치된 덮개 부재-상기 덮개 부재는 상기 교화 매체의 상부면과 이격되는 하부면을 갖고, 상기 덮개 부재는 절두 피라미드형 돌출부(truncated pyramidal projections)와 돌출 릿지 세그먼트(protruding ridge segment)를 가지며, 상기 절두 피라미드형 돌출부는 상기 돌출 릿지 세그먼트들 사이에 배치되고, 상기 절두 피라미드형 돌출부는 상기 절두 공동형 결각부와 정합하게 배치되고 맞물리게 되어 상기 덮개를 고정하며, 상기 돌출 릿지 세그먼트는 상기 덮개 부재와 상기 전자 장치간의 열 팽창 불일치를 고려하여 상기 림 부재의 상기 내부 측면과 이격된 외부 측면을 가짐-를 포함하는
    전자 장치 패키지.
  2. 제 1 항에 있어서,
    상기 전자 장치를 지지하는 회로 보드를 더 포함하는 전자 장치 패키지.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 장치에 전기적으로 접속된 이용 회로(utilization circuitry)를 더 포함하는 전자 장치 패키지.
  4. 제 1 항에 있어서,
    상기 덮개 부재는 상기 교화체의 상부면과 어느 곳에서나 이격되는 하부면을 갖는 전자 장치 패키지.
  5. 제 1 항에 있어서,
    상기 덮개 부재는 열전도 물질을 포함하는 전자 장치 패키지.
  6. 제 1 항에 있어서,
    상기 덮개 부재는 전기 전도성 물질을 포함하는 전자 장치 패키지.
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* Cited by examiner, † Cited by third party
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4079511A (en) * 1976-07-30 1978-03-21 Amp Incorporated Method for packaging hermetically sealed integrated circuit chips on lead frames
JPS58148438A (ja) * 1982-02-27 1983-09-03 Toshiba Chem Corp プラスチツクicチツプパツケ−ジ
US4546412A (en) * 1983-05-12 1985-10-08 Hitachi, Ltd. Electronic device for automobile
JPS63107150A (ja) * 1986-10-24 1988-05-12 Hitachi Ltd 半導体装置
JPH05129474A (ja) * 1991-10-30 1993-05-25 Nippondenso Co Ltd 樹脂封止型半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4079511A (en) * 1976-07-30 1978-03-21 Amp Incorporated Method for packaging hermetically sealed integrated circuit chips on lead frames
JPS58148438A (ja) * 1982-02-27 1983-09-03 Toshiba Chem Corp プラスチツクicチツプパツケ−ジ
US4546412A (en) * 1983-05-12 1985-10-08 Hitachi, Ltd. Electronic device for automobile
JPS63107150A (ja) * 1986-10-24 1988-05-12 Hitachi Ltd 半導体装置
JPH05129474A (ja) * 1991-10-30 1993-05-25 Nippondenso Co Ltd 樹脂封止型半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101571526B1 (ko) 2007-12-13 2015-11-24 스태츠 칩팩, 엘티디. 전자기 장애를 차폐하는 집적회로 패키지 시스템

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