KR101544488B1 - 반도체 센서를 표면 실장하는 실장 기판 및 그 실장 방법 - Google Patents

반도체 센서를 표면 실장하는 실장 기판 및 그 실장 방법 Download PDF

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Abstract

반도체 센서를 표면 실장하는 실장 기판 및 그 실장 방법이 개시된다. 금속 패턴이 형성된 복수의 기판의 상면에 홈이 형성된 실장 기판을 생성하는 제1 공정 단계, 상기 홈에 금속볼을 안착하는 제2 공정 단계, 상기 안착된 금속볼을 리플로우(reflow) 공정을 통하여 융해하는 제3 공정 단계 및 상기 융해된 금속볼의 상측에 반도체를 실장하는 제4 공정 단계를 포함한다.

Description

반도체 센서를 표면 실장하는 실장 기판 및 그 실장 방법{Mount board for surface mount and method of mounting the same of semiconductor sensor}
본 발명은 표면 실장하는 실장 기판에 관한 것으로 더 상세하게는 반도체 센서를 표면 실장하는 실장 기판 및 그 실장 방법에 관한 것이다.
반도체의 칩이 소형화 다기능화, 고성능화, 대용량화가 급속이 이루어짐에 따라 패키징(packaging) 기술은 최종적으로 디바이스의 전기적 성능, 신뢰성, 생산성 및 전자 시스템의 소형화를 결정짓는 핵심기술로서 그 중요성이 더해 가고 있다. 패키징 기술이란 웨이퍼 공정에서 만들어진 개개의 칩을 최종적으로 제품화하는 일력의 공정을 의미한다. 최근에는 단위 체적당 실장효율을 더욱 높이기 위해 BGA(Ball Grid Array), 칩 크기와 거의 같은 크기의 CSP(Chip Scale Pakage), 칩 위에 또 다른 칩을 적층(stack)시켜 쌓아 올리거나, 기능이 다른 여러 개의 반도체 칩을 하나의 패키지 안에 배열하는 다중 칩 모듈(Mutli Chip Module, MCM) 등의 기술이 등장하고 있다.
반도체나 LED 칩은 인쇄회로기판(PCB, FPCB) 상에 칩과 패키지 부분을 본딩하는 공정을 거치게 되며, 이 경우 일반적으로 본딩 방식으로서 솔더볼을 리플로우(reflow) 시키는 방식을 이용하게 된다. 즉, 개별 패키지를 인쇄회로 기판에 연결하기 위해 솔더 공정을 수행하게 된다. 특히, 종래의 스트립형 혹은 픽셀형 반도체 센서는 금속막만 점착되는 점도성 용액을 사용하는 리플로우 방식으로 단층 또는 다층 세라믹에 본딩을 한다.
도 1을 참조하면, 이는 종래에 기술에 따른 솔더볼 방식으로 인쇄회로기판에 전자소자용 칩을 본딩하는 공정을 설명하기 위한 도면이다.
구체적으로는 전자 소자용 패키지는 기본적으로 도 1을 참조하면, 종래의 플립 칩 접합 방식에 의한 반도체 패키지 기판의 경우를 예를 들어 설명하면, 절연기판(10)상에 회로패턴(20)이 형성되고, 순차로 솔더레지스트(50) 그리고 칩을 실장하는 다이 어태치 에폭시(60)를 매개로 하여 칩(70)이 실장되며, 상기 칩(70)은 회로패턴(20)과 와이어(80) 본딩되며, 상기 칩과 와이어를 보호하기 위한 몰딩(90)이 형성되는 구조를 가지게 된다. 특히 일반적으로 이러한 반도체 패키지 기판은 후에 보드(Board)에 본딩하기 위한 매개체로서 기판의 하부에 솔더볼(30)을 구비하게 되며, 상기 솔더볼(30)은 기판의 회로패턴(20)과 솔더볼 패드(40)를 통해 전기적으로 도통될 수 있도록 한다. 즉, 인쇄회로기판(1)은 절연기판(2) 상에 회로패턴(3)이 형성된 구조의 보드를 형성하게 되며, 회로패턴(3)과 패키지의 솔더볼(30)이 접촉하여 본딩이 이루어지게 된다. 그러나 이러한 솔더 본딩 방식은 납이 주성분인 재료를 사용하게 되므로 환경적으로 불리한 재료이다.
즉, 실리콘(Si)과 같이 화학적으로 안정된 반도체 이외에 카드뮴징크텔루라이드(CdZnTe), 카드뮴텔루라이드(CdTe), 티타늄브로마이드(TiBr), 머큐리아이오다이드(HgI2)와 같은 반도체의 경우 화학적으로 반응 또는 오염의 원인이 되어 그 성능을 다하지 못하는 단점이 있다. 또한 본딩 시 사용되는 고온은 이러한 화합물 반도체에 커다란 영향을 주는 단점이 있다. 기존의 평면 타입 세라믹 또는 PCB를 이용한 반도체 실장 시 빛반사 억제제 또는 섬광체와 같은 물질을 반도체와 결합하여 사용 시 공정상 많은 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는 낮은 온도에서 녹고 점착성이 강한 금속볼을 이용하여 반도체에 영향을 주지 않고, 화학적 반응 또는 오염이 없는 반도체 센서를 표면 실장하는 실장 기판 및 그 실장 방법을 제공한다.
본 발명이 이루고자 하는 다른 기술적 과제는 현미경 없이 육안으로 본딩을 하는 반도체 센서를 표면 실장하는 실장 기판 및 그 실장 방법을 제공한다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 빛반사 억제제 도포 또는 섬광체의 실장을 용이하게 하는 반도체 센서를 표면 실장하는 실장 기판 및 그 실장 방법을 제공한다.
반도체 센서를 표면 실장을 하는 실장 방법은,
금속 패턴이 형성된 복수의 기판의 상면에 홈이 형성된 실장 기판을 생성하는 제1 공정 단계, 상기 홈에 금속볼을 안착하는 제2 공정 단계, 상기 안착된 금속볼을 리플로우(reflow) 공정을 통하여 융해하는 제3 공정 단계 및 상기 융해된 금속볼의 상측에 반도체를 실장하는 제4 공정 단계를 포함한다.
금속 패턴이 형성된 복수의 기판 및 구멍이 형성된 적어도 하나의 더미(dummy) 기판을 포함되되, 상기 복수의 기판의 상면에 상기 더미 기판을 압착하여 홈이 형성되고, 상기 홈의 바닥면에 금속 패드가 구비되며, 상기 복수의 기판 및 상기 더미 기판의 압착된 형상의 수직 단면이 좌우 대칭인 ∪자 형상이다.
본 발명에 따른 반도체 센서를 표면 실장하는 실장 기판 및 그 실장 방법은 낮은 온도에서 녹고 점착성이 강한 금속볼을 이용하여 반도체에 영향을 주지 않고, 화학적 반응 또는 오염이 없다.
또한 고가의 현미경 없이 육안으로 본딩을 한다.
또한 빛반사 억제제 도포 또는 섬광체의 실장을 용이하게 한다.
도 1은 종래 기술에 따른 솔더볼 방식으로 인쇄회로기판에 전자소자용 칩을 본딩하는 공정을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 센서의 표면 실장을 설명하기 위한 도면이다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 반도체 센서의 표면 실장하는 방법을 설명하기 위한 흐름도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 센서의 표면 실장하는 방법을 설명하기 위한 순서도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명할 수 있다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 할 수 있다. 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 당업자에게 자명하거나 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 센서의 표면 실장을 설명하기 위한 도면이다.
도 2를 참조하면, 도 2(a)는 표면 실장을 수직 단면으로 도시한 단면도이고, 도 2(b)는 표면 실장을 상면을 도시한 상면도이다. 더 상세하게는, 도 2(a) 및 도 2(b)는 금속볼(230)이 실장 기판(210)에 안착되는 모습을 도시한 예시도이다.
도 2(a)는 금속볼(230)이 복수의 기판(211, 212, 213, 214, 215, 216) 및 구멍이 형성된 더미(dummy) 기판(217, 218)을 포함하는 실장 기판(210)에 안착을 도시하고 있는 단면도이다.
실장 기판(210)은 더미 기판(217, 218)을 복수의 기판(211, 212, 213, 214, 215, 216)의 상면에 압착한 것일 수 있다. 실장 기판(210)의 수직 단면은 좌우 대칭인 ∪자 형상일 수 있다. 복수의 기판(211, 212, 213, 214, 215, 216)은 세라믹 기판 또는 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 복수의 기판(211, 212, 213, 214, 215, 216)은 80um 내지 120um의 두께를 이룰 수 있다. 또한 더미 기판(217, 218)은 금속볼(230)이 안착되므로, 상기 금속볼(230)은 더미 기판의 높이보다 직경이 큰 것이 바람직할 수 있다.
실장 기판(210)은 더미 기판(217, 218)의 구멍 크기에 따라 홈의 크기가 결정될 수 있다. 실장 기판(210)는 더미 기판(217, 218)의 적층량에 따라 홈의 깊이가 결정될 수 있다. 또한 실장 기판(210)의 홈은 금속볼(230)이 리플로우(reflow)를 통하여 액체상태로 융해 되었을 때, 상기 액체상태의 금속볼이 가득 채워질 수 있다.
도 2(b)는 금속볼(230)이 복수의 기판(211, 212, 213, 214, 215, 216) 및 구멍이 형성된 더미 기판(217, 218)을 포함하는 실장 기판(210)에 안착을 도시하고 있는 상면도이다.
실장 기판(210)은 더미 기판(217, 218)의 구멍 형상에 따라 홈의 형상이 정해질 수 있다. 더미 기판(217, 218)의 구멍 형상은 원, 삼각형, 사각형 및 다각형 중 하나의 형상일 수 있다. 실장 기판(210)은 실장되는 반도체의 형태, 크기 및 재질에 따라 홈의 형상이 결정될 수 있다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 반도체 센서의 표면 실장하는 방법을 설명하기 위한 흐름도이다.
도 3 내지 도 12를 참조하면, 표면 실장은 낮은 온도에서 녹고 점착성이 강한 금속볼(230)을 이용하여 반도체에 영향을 주지 않고, 화학적 반응 또는 오염이 없을 수 있다. 표면 실장은 현미경 없이 육안으로 본딩이 될 수 있다.
실장 기판(210)은 복수의 기판(211, 212, 213, 214, 215, 216) 및 구멍이 형성된 적어도 하나의 더미 기판(217, 218)이 포함될 수 있다. 실장 기판(210)은 복수의 기판(211, 212, 213, 214, 215, 216)의 상면에 더미 기판(217, 218)이 압착되어 홈이 형성될 수 있다. 상기 홈은 더미 기판(217, 218)의 적층량 또는 구멍의 크기에 따라 조절될 수 있다. 따라서, 실장 기판(210)은 더미 기판(217, 218)의 적층량에 따라 빛반사 억제제와 같은 용액을 도포하였을 경우, 상기 용액이 흐리지 않을 수 있다.
실장 기판(210)은 상기 홈의 바닥면에 금속 패드(220)가 구비될 수 있다. 상기 금속 패드(220)는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 및 상기 금속들의 합금 중 적어도 하나의 금속이 포함될 수 있다.
실장 기판(210)의 홈은 금속볼(230)이 안착될 수 있다. 금속볼(230)은 실장 기판(210)의 상측으로 뿌린 다량의 금속볼들 중 하나의 금속볼일 수 있다. 또한 실장 기판(210)은 하나의 홈에 하나의 금속볼(230)이 안착될 수 있다. 따라서, 실장 기판(210)은 금속볼(230)을 현미경 및 정밀 주사기와 같은 고가의 장비가 사용되지 않고도 홈에 안착될 수 있다.
특히, 금속볼(230)은 낮은 온도에서 녹고, 점착성이 강한 금속볼일 수 있다. 특히, 금속볼(230)은 녹는점이 90℃ 내지 110℃일 수 있고, 지름은 10um 내지 100um일 수 있다. 상기 금속볼(230)는 In/Ag, In/Pb, Sn/Pb, Sn/Ag를 포함할 수 있다. 바람직하게는 금속볼(230)은 인듐볼(Indium ball)일 수 있다.
실장 기판(210)은 금속볼(230)을 융해하기 위해 리플로우 공정이 수행될 수 있다. 실장 기판(210)은 리플로우 공정을 통해 홈에 액체 상태가 된 금속볼(230)을 가득 채워질 수 있다.
상기 리플로우 공정은 리플로우 오븐(reflow oven)이 이용될 수 있다. 상기 리플로우 공정은 금속볼(230)의 녹는점을 고려하여 공정이 수행될 수 있다. 또한 상기 리플로우 공정의 시간은 1초에서 1시간까지로 제한될 수 있다.
실장 기판(210)은 융해된 금속볼(230)의 상측에 반도체(240)가 실장될 수 있다. 실장 기판(210)은 반도체의 패턴에 따라 실장이 될 수 있다. 실장 기판(210)은 홈에 채워진 액체 상태의 금속볼 상측에 반도체(240)가 실장될 수 있다. 실장 기판(210)은 매우 우수한 평면도를 유지할 수 있다
반도체(240)는 더미 기판(217, 218)으로 생긴 홈에 의해서 외부 충격으로부터 보호받을 수 있다. 반도체(240)는 화학물 반도체 및 실리콘 반도체 중 하나를 기반으로 한 반도체일 수 있다. 반도체(240)는 픽셀형 또는 스트립형일 수 있다.
반도체(240)의 실장은 어떠한 화학약품을 사용하지 않으므로 화학적 반응을 할 수 있는 화학물 반도체에 영향을 주지 않을 수 있다. 상기 화학물 반도체는 카드뮴징크텔루라이드(CdZnTe), 카드뮴텔루라이드(CdTe), 티타늄브로마이드(TiBr), 머큐리아이오다이드(HgI2) 중 하나일 수 있다.
실장 기판(210)은 빛반사 억제제(250) 및 섬광체(260) 중 적어도 하나의 물질이 실장 또는 도포될 수 있다. 실장 기판(210)은 더미 기판(217, 218)으로 생긴 홈을 이용하여 빛반사 억제제(250)가 도포되고, 섬광체(260)가 실장될 수 있다. 특히, 섬광체(260)는 더미 기판을 지지대로 이용하여 실장될 수 있으며, 상기 더미 기판는 섬광체(260)의 종류, 크기 및 형태에 따라 개수를 조절할 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 센서의 표면 실장하는 방법을 설명하기 위한 순서도이다.
도 13을 참조하면, 실장 기판(210)은 금속볼(230)이 홈에 안착되면 리플로우 공정을 통하여 반도체 센서가 실장될 수 있다. 또한 실장 기판(210)는 빛반사 억제제 도포 또는 섬광체 실장이 추가적으로 될 수 있다.
제1 공정 단계는 실장 기판(210)을 생성한다(S100). 제1 공정 단계는 복수의 기판(211, 212, 213, 214, 215, 216) 및 구멍이 형성된 적어도 하나의 더미 기판(217, 218)이 포함하는 실장 기판(210)을 생성할 수 있다. 제1 공정 단계는 복수의 기판(211, 212, 213, 214, 215, 216)의 상면에 더미 기판(217, 218)이 압착되어 홈이 형성된 실장 기판(210)을 생성할 수 있다. 상기 홈은 더미 기판(217, 218)의 적층량 또는 구멍의 크기에 따라 조절될 수 있다. 제1 공정 단계는 상기 홈의 바닥면에 금속 패드(220)를 구비할 수 있다.
제2 공정 단계는 금속볼(230)을 홈에 안착시킨다(S110). 제2 공정 단계는 실장 기판(210)의 홈에 금속볼(230)을 안착시킬 수 있다. 제2 공정 단계는 다량의 금속볼을 뿌려서 실장 기판(210)의 홈으로 안착시킬 수 있다. 또한 제2 공정 단계는 하나의 홈에 하나의 금속볼(230)을 안착시킬 수 있다.
제3 공정 단계는 금속볼(230)을 리플로우 공정을 한다(S120). 제3 공정 단계는 금속볼(230)을 융해하기 위해 리플로우 공정을 수행할 수 있다. 제3 공정 단계는 리플로우 공정을 통해 실장 기판(210)의 홈에 액체 상태가 된 금속볼(230)을 가득 채울 수 있다.
제4 공정 단계는 반도체(240)를 실장한다(S130). 제4 공정 단계는 실장 기판(210)은 홈에 채워진 액체 상태의 금속볼 상측에 반도체를 실장할 수 있다. 제4 공정 단계는 더미 기판(217, 218)으로 생긴 홈에 의하여 반도체를 외부 충격으로부터 보호할 수 있고 매우 우수한 평면도를 유지할 수 있다.
제5 공정 단계는 빛반사 억제제 도포 또는 섬광체 실장을 한다(S140). 제5 공정 단계는 빛반사 억제제(250) 및 섬광체(260) 중 적어도 하나의 물질을 실장 또는 도포할 수 있다. 제5 공정 단계는 더미 기판(217, 218)으로 생긴 홈을 이용하여 빛반사 억제제(250)를 도포하고 섬광체(260)를 실장할 수 있다.
이하, 본 발명을 실시예를 통하여 더욱 구체적으로 설명한다. 단 하기 실시예들은 본 발명의 설명을 위한 것일 뿐 본 발명의 범위가 하기 실시예에 의하여 한정되는 것은 아니다.
<실시예1>
단계 1: 금속 패턴이 형성된 복수의 기판의 상면에 홈이 형성된 실장 기판을 생성하였다. 이때, 상기 기판으로는 80um 두께, 250mm×250mm의 세라믹 시트(sheet)을 사용하였으며, 상기 세라믹 시트는 90%의 Al2O3와 10%의 유리(glass)성분을 포함한다. 또한 상기 시트는 테이프캐스팅(tape casting)방법을 이용하여 생성되며, 그 위에 금(Au) 패턴을 스크린 인쇄(screen printing)방법을 이용하여 패턴을 형성하였다.
상기 이후, 64×64 픽셀 CdZnTe 화합물 반도체를 세라믹 기판에 안착시키기 위해 Au 패턴이 형성된 7장의 세라믹 시트와, 상기 세라믹 기판 상에 적층하였다. 또한 인듐볼이 홀 안에 안착하기 위한 더미 기판을 더 사용하였다.
상기 더미 기판은 50um 두께, 250mm×250mm 세라믹 기판을 사용하였으며, 펀치머신(punching machine)을 이용하여 120um 크기로 홀을 형성하였다. 상기 홀은 추후 인듐볼이 안착되는 부분이다.
총 8장의 세라믹 기판를 1600℃에서 소결하였으며, 이 때 총 두께는 소결에 의해 약 20%로 줄어드는 것을 감안하여 제작하였다.
250mm×250mm 크기로 소결된 세라믹 기판은 64×64 픽셀 기본 모듈로 절단하였으며,이에 따라 250mm×250mm 크기의 세라믹 기판으로부터 약 100개의 기본 모듈 세라믹 기판이 제공되었다.
단계 2: 단계1에서 더미 기판에 형성된 홀에 80um 크기의 인듐볼을 안착시켰다. 세라믹 기판을 범프 본더(bump bonder) 장비에 위치시키고 인듐볼을 안착 시킨다. CdZnTe 화학물반도체는 범프 본더 상단에 위치시키고, 기판과 패턴이 정렬되도록 조절한 뒤 접합하여 패턴 매칭하였다.
상기 범프 본더는 밑에 위치한 세라믹 기판과 상단에 위치한 CdZnTe 화합물 반도체 패턴을 동시에 볼 수 있는 장비이고, 아래 위치한 세라믹 기판에 최대 250℃까지 가열할 수 있는 장비이다.
단계 3: 세라믹 기판과 CdZnTe 화합물 반도체를 정렬하여 패턴 매칭을 시킨 후, 약 90℃로 가열하였다.
단계 4: 단계 3의 가열을 통해인듐볼이 융해됨에 따라 세라믹 기판과 CdZnTe 화합물 반도체가 본딩하였다.
<실시예 2>
상기 실시예 1의 단계 1에 있어서, 상기 더미 기판으로 레이저 머신을 이용하여 120um 크기의 홀을 형성하는 것을 제외하고는 상기 실시예 1과 동일하게 수행하여 세라믹 기판과 CdZnTe 화합물 반도체를 실장하였다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
1: 인쇄회로기판 2, 10: 절연기판
3, 20: 회로패턴 30: 솔더볼
40: 솔더볼 패드 50: 솔더레지스트
60: 다이 어태치 에폭시 70: 칩
80: 와이어 90: 몰딩
210: 실장기판 211, 212, 213, 214, 215, 216: 기판
217, 218: 더미기판 220: 금속패드
230: 금속볼 240: 반도체
250: 빛 반사 억제제 260: 섬광체

Claims (13)

  1. 금속 패턴이 형성된 복수의 기판의 상면에 홈이 형성된 실장 기판을 생성하는 단계;
    상기 형성된 홈의 바닥면에 금속 패드를 구비하는 단계;
    상기 홈에 하나의 금속볼을 안착하는 단계;
    상기 안착된 금속볼을 리플로우(reflow) 공정을 통하여 융해하는 단계; 및
    상기 융해된 금속볼의 상측에 반도체를 실장하는 단계;를 포함하되,
    상기 금속 패드는 금(Au), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 어느 하나의 금속 또는 상기 금속의 합금을 포함하고, 상기 금속볼은 인듐/은(In/Ag), 인듐/납(In/Pb), 주석/납(Sn/Pb) 및 주석/은(Sn/Ag) 중 어느 하나의 금속을 포함하는 것을 특징으로 하는 반도체 센서를 표면 실장하는 실장 방법.
  2. 제 1항에 있어서,
    빛반사 억제제 및 섬광체 중 적어도 하나의 물질을 도포 또는 실장하는 단계;를 더 포함하는 반도체 센서를 표면 실장하는 실장 방법.
  3. 제 1항에 있어서,
    상기 실장 기판을 생성하는 단계는,
    상기 실장 기판의 수직 단면이 좌우 대칭인 ∪자 형상의 기판으로 생성하는 것을 특징으로 하는 반도체 센서를 표면 실장하는 실장 방법.
  4. 제 1항에 있어서,
    상기 실장 기판을 생성하는 단계는,
    구멍이 형성된 적어도 하나의 더미(dummy) 기판을 압착하거나 펀칭머신(punching machine) 또는 레이저 머신를 이용하여 상기 홈을 형성하는 것을 특징으로 하는 반도체 센서를 표면 실장하는 실장 방법.
  5. 삭제
  6. 제 1항에 있어서,
    상기 실장 기판을 생성하는 단계는,
    상기 홈을 더미 기판의 적층량 또는 구멍의 크기에 따라 조절하는 것을 특징으로 하는 반도체 센서를 표면 실장하는 실장 방법.
  7. 제 1항에 있어서,
    상기 금속볼을 안착하는 단계는,
    상기 금속볼을 상기 실장 기판의 상측에 뿌려서 상기 홈에 안착시키는 것을 특징으로 하는 반도체 센서를 표면 실장하는 실장 방법.
  8. 제 1항에 있어서,
    상기 반도체를 실장하는 단계는,
    상기 반도체를 화학물 반도체 및 실리콘 반도체 중 하나를 기반으로 하는 것을 특징으로 하는 반도체 센서를 표면 실장하는 실장 방법.
  9. 제 1항에 있어서,
    상기 금속볼은 녹는점이 90℃ 내지 110℃이고, 지름은 10um 내지 100um인 것을 특징으로 하는 반도체 센서를 표면 실장하는 실장 방법.
  10. 삭제
  11. 금속 패턴이 형성된 복수의 기판; 및
    적어도 하나의 더미(dummy) 기판;을 포함되되,
    상기 복수의 기판의 상면에 상기 더미 기판이 압착되어 수직 단면이 좌우 대칭인 ∪자 형상인 홈이 형성되고,
    상기 홈의 바닥면에 금(Au), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 어느 하나의 금속 또는 상기 금속의 합금을 포함하는 금속 패드가 구비되며,
    상기 홈에 인듐/은(In/Ag), 인듐/납(In/Pb), 주석/납(Sn/Pb) 및 주석/은(Sn/Ag) 중 어느 하나의 금속을 포함하는 금속볼이 하나가 안착된 후, 상기 안착된 금속볼이 리플로우(reflow) 공정을 통하여 융해되고,
    상기 융해된 금속볼의 상측에 반도체가 실장되는 것을 특징으로 하는 반도체 센서를 표면 실장하는 실장 기판.
  12. 제 11항에 있어서,
    상기 복수의 기판 또는 상기 더미 기판은 80um 내지 120um의 두께를 이고, 상기 두께는 금속볼의 지름보다 큰 것을 특징으로 하는 반도체 센서를 표면 실장하는 실장 기판.
  13. 제 11항에 있어서,
    상기 복수의 기판은 세라믹 기판 또는 인쇄회로기판(Printed Circuit Board, PCB)인 것을 특징으로 하는 반도체 센서를 표면 실장하는 실장 기판.

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124381A (ja) * 2001-10-17 2003-04-25 Hitachi Kokusai Electric Inc 半導体パッケージ
KR100971747B1 (ko) * 2003-08-27 2010-07-21 삼성에스디아이 주식회사 함몰전극형 태양전지 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0810739B2 (ja) * 1993-02-08 1996-01-31 日本電気株式会社 ハイブリッドｉｃ
JPH1117055A (ja) * 1997-06-25 1999-01-22 Ngk Spark Plug Co Ltd 配線基板とその製造方法
JP3482837B2 (ja) * 1997-09-29 2004-01-06 日立電線株式会社 半導体装置
TWI248384B (en) * 2000-06-12 2006-02-01 Hitachi Ltd Electronic device
DE10057635A1 (de) * 2000-11-21 2002-05-23 Bosch Gmbh Robert Verfahren zum Bearbeiten von Substraten
JP2004063770A (ja) * 2002-07-29 2004-02-26 Fujitsu Ltd 電極間接続構造体の形成方法
JP2006210777A (ja) * 2005-01-31 2006-08-10 Nec Electronics Corp 半導体装置
JP2007059862A (ja) * 2005-07-26 2007-03-08 Tdk Corp 多層セラミック基板及びその製造方法
JP2009071186A (ja) * 2007-09-14 2009-04-02 Stanley Electric Co Ltd Ｌｅｄユニット
US20120319268A1 (en) * 2010-01-29 2012-12-20 Tomohiro Kagimoto Conductive connection sheet, method for connecting terminals, method for forming connection terminal, semiconductor device, and electronic device
JP5395761B2 (ja) * 2010-07-16 2014-01-22 日東電工株式会社 発光装置用部品、発光装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124381A (ja) * 2001-10-17 2003-04-25 Hitachi Kokusai Electric Inc 半導体パッケージ
KR100971747B1 (ko) * 2003-08-27 2010-07-21 삼성에스디아이 주식회사 함몰전극형 태양전지 및 그 제조방법

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