KR20110122242A - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20110122242A
KR20110122242A KR1020100041623A KR20100041623A KR20110122242A KR 20110122242 A KR20110122242 A KR 20110122242A KR 1020100041623 A KR1020100041623 A KR 1020100041623A KR 20100041623 A KR20100041623 A KR 20100041623A KR 20110122242 A KR20110122242 A KR 20110122242A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
substrate
bump
thickness
dam
Prior art date
Application number
KR1020100041623A
Other languages
English (en)
Other versions
KR101197189B1 (ko
Inventor
이강욱
장석환
Original Assignee
(주)와이솔
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)와이솔 filed Critical (주)와이솔
Priority to KR1020100041623A priority Critical patent/KR101197189B1/ko
Publication of KR20110122242A publication Critical patent/KR20110122242A/ko
Application granted granted Critical
Publication of KR101197189B1 publication Critical patent/KR101197189B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)

Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 일면에 접속 패드가 형성된 기판; 상기 기판 상에 실장되며, 상기 기판과 마주보는 일면에 전극 패턴, 및 상기 전극 패턴과 이격 배치되며 상기 접속 패드에 본딩되는 범프가 형성된 반도체 칩; 상기 반도체 칩의 상기 기판과 마주보는 일면 가장자리에 상기 전극 패턴 및 상기 범프를 둘러싸도록 형성된 보호댐; 및 상기 반도체 칩을 덮도록 상기 기판 상에 형성된 몰딩재;를 포함하는 반도체 패키지를 제공하고, 또한 본 발명은 상기 반도체 패키지의 제조방법을 제공한다.

Description

반도체 패키지 및 그 제조방법{Chip package and method of manufacturing the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 반도체 칩의 가장자리부에 보호댐(dam)을 형성함으로써, 상기 반도체 칩의 활성 영역으로 몰딩재가 침투하는 것을 방지하도록 한 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지의 제조 공정에서 플립 칩 본딩(flip chip bonding) 방식은 칩에 범프(bump)를 형성하고 이를 인쇄회로기판(Printed Circuit Board; PCB)에 직접 접속시키는 방식으로서, 와이어 본딩 방식과 같이 와이어(wire)를 사용할 필요가 없어 박형화가 가능할 뿐만 아니라 집적도나 성능면에서 탁월하여 전자제품의 박형화, 소형화, 경량화 및 고기능화에 부합되는 기술로 널리 각광받고 있다.
종래의 반도체 패키지는 인쇄회로기판 상에 플립칩 본딩 방식으로 칩을 실장하고 나서, 상기 칩을 에폭시 수지 재질의 몰딩재로 몰딩하여 상기 칩을 먼지나 습기 등의 외부 환경으로부터 보호하게 된다.
그러나, 상기 몰딩재를 형성하는 과정에서 에폭시 수지가 칩의 활성 영역(active area)으로 침투되어 상기 활성 영역에 형성된 전극 패턴 등을 오염시켜, 반도체 패키지의 전기적 특성을 저하시키고 제품 불량을 유발하는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은, 칩의 가장자리부에 보호댐을 형성함으로써, 상기 칩의 활성 영역에 몰딩재가 침투하는 것을 방지하여 패키지의 전기적 특성 저하를 방지하고, 불량률을 낮출 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 의한 반도체 패키지는, 일면에 접속 패드가 형성된 기판; 상기 기판 상에 실장되며, 상기 기판과 마주보는 일면에 전극 패턴, 및 상기 전극 패턴과 이격 배치되며 상기 접속 패드에 본딩되는 범프가 형성된 반도체 칩; 상기 반도체 칩의 상기 기판과 마주보는 일면 가장자리에 상기 전극 패턴 및 상기 범프를 둘러싸도록 형성된 보호댐; 및 상기 반도체 칩을 덮도록 상기 기판 상에 형성된 몰딩재;를 포함할 수 있다.
여기서, 상기 보호댐은, 상기 접속 패드와 상기 범프를 합한 두께와 동일한 두께를 가질 수 있다.
또한, 상기 보호댐은, 상기 접속 패드와 상기 범프를 합한 두께보다 작은 두께를 가지고, 상기 전극 패턴의 두께보다 큰 두께를 가질 수 있다.
또한, 상기 보호댐은, 상기 반도체 칩의 가장자리에 소정 간격을 두고 불연속적으로 형성될 수 있다.
또한, 상기 보호댐은, 금속 또는 절연재로 이루어질 수 있다.
그리고, 상기 목적을 달성하기 위한 본 발명의 실시예에 의한 반도체 패키지의 제조방법은, 일면에 접속 패드가 형성된 기판을 준비하는 단계; 일면에 전극 패턴 및 상기 전극 패턴과 이격 배치된 범프가 형성된 반도체 칩을 준비하는 단계; 상기 반도체 칩의 일면 가장자리에 상기 전극 패턴 및 범프를 둘러싸도록 보호댐을 형성하는 단계; 상기 반도체 칩의 상기 범프를 상기 기판의 상기 접속 패드에 본딩시키는 단계; 및 상기 반도체 칩을 덮도록 상기 기판 상에 몰딩재를 형성하는 단계;를 포함할 수 있다.
여기서, 상기 보호댐을 형성하는 단계에서, 상기 보호댐은, 상기 접속 패드와 상기 범프를 합한 두께와 동일한 두께를 갖도록 형성할 수 있다.
또한, 상기 보호댐을 형성하는 단계에서, 상기 보호댐은, 상기 접속 패드와 상기 범프를 합한 두께보다 작은 두께를 가지고, 상기 전극 패턴의 두께보다 큰 두께를 갖도록 형성할 수 있다.
또한, 상기 보호댐을 형성하는 단계에서, 상기 보호댐은, 상기 반도체 칩의 가장자리에 소정 간격을 두고 불연속적으로 형성할 수 있다.
또한, 상기 보호댐을 형성하는 단계에서, 상기 보호댐은, 금속 또는 절연재를 이용하여 형성할 수 있다.
또한, 상기 보호댐을 형성하는 단계는, 상기 반도체 칩의 일면 가장자리를 따라 에폭시 레진을 도포하는 단계; 노광 및 현상 공정을 차례로 수행하여 상기 에폭시 레진의 일부분을 선택적으로 제거하는 단계; 및 상기 현상 공정에서 제거되지 않은 에폭시 레진을 경화시키는 단계;를 포함할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 패키지 및 그 제조방법에 의하면, 칩의 가장자리부에 보호댐을 형성함으로써, 상기 칩의 전극 패턴이 형성된 활성 영역으로 몰딩재가 침투하는 것을 막을 수 있는 효과가 있다.
따라서, 본 발명은 몰딩재 침투로 인한 반도체 칩의 전극 패턴 등의 오염을 방지할 수 있으므로, 반도체 칩과 기판 간의 전기적인 접속 신뢰성을 향상시켜 전기적 특성을 개선할 수 있는 장점이 있다.
또한, 본 발명은 몰딩재 침투로 인한 반도체 칩의 기울어짐 현상 등을 방지하여, 반도체 패키지의 제조시 불량 발생률을 낮추고 제조 수율을 향상시킬 수 있는 이점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 구조를 나타낸 단면도.
도 2는 도 1에 도시된 반도체 칩의 저면도.
도 3은 본 발명의 실시예에 따른 반도체 패키지의 보호댐에 의해 몰딩재의 침투가 방지되는 것을 나타낸 사진도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
반도체 패키지의 구조에 관한 실시예
도 1 내지 도 3을 참조하여 본 발명의 실시예에 따른 반도체 패키지에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 구조를 나타낸 단면도이고, 도 2는 도 1에 도시된 반도체 칩의 저면도이다.
우선, 도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지(10)는, 기판(100)과, 상기 기판(100) 상에 플립 칩 본딩(flip chip bonding) 방식으로 실장된 반도체 칩(200), 및 상기 반도체 칩(200)을 덮도록 상기 기판(100) 상에 형성된 몰딩재(300)를 포함할 수 있다.
상기 기판(100)의 일면에는 복수개의 접속 패드(110)가 형성되어 있다. 상기 접속 패드(110)는 구리(Cu) 또는 알루미늄(Al) 등의 도전성 물질로 이루어질 수 있다.
본 발명의 실시예에 따른 반도체 패키지(10)는, 상기 접속 패드(110)가 상기 기판(100)의 일면에만 형성된 경우를 도시하였으나, 상기 접속 패드(110)는 상기 기판(100)의 양면에 형성되어 있을 수도 있으며, 이 경우 상기 기판(100)의 양면에 형성된 접속 패드(110)는, 기판(100)의 일부분을 수직 관통하도록 형성된 전도성 비아(미도시) 등에 의해 서로 전기적으로 연결되어 있을 수 있다.
이러한 기판(100) 상에는 상기 반도체 칩(200)이 플립 칩 본딩 방식에 의해 실장되어 있다.
즉, 상기 기판(100)과 마주보는 상기 반도체 칩(200)의 일면에는, 복수개의 전극 패턴(210)이 형성되어 있다.
또한, 상기 기판(100)과 마주보는 상기 반도체 칩(200)의 일면에는, 상기 전극 패턴(210)과 이격 배치된 범프(220)가 복수개 형성되어 있다.
상기 반도체 칩(200)에 형성된 상기 범프(220)는, 상기 기판(100)에 구비된 상기 접속 패드(110)와 대응하는 위치에 구비되어, 상기 반도체 칩(200)의 플립 칩 본딩 시 상기 접속 패드(110)에 본딩된 것일 수 있다.
이때, 도면에 도시하지는 않았으나, 상기 범프(220)와 상기 전극 패턴(210)은, 상기 반도체 칩(200)에 구비된 연결 배선(도시안됨) 등에 의해 서로 전기적으로 연결되어 있을 수 있다.
한편, 상기 범프(220)가 상기 접속 패드(110)에 본딩되었을 때에, 상기 전극 패턴(210)이 상기 접속 패드(110)에 직접 접촉되지 않도록 상기 전극 패턴(210)은 상기 범프(220) 보다 작은 두께를 갖도록 형성될 수 있다.
이와 같이 반도체 칩(200)이 플립 칩 본딩된 상기 기판(100)의 상면에는, 상기 반도체 칩(200)을 덮도록 몰딩재(300)가 형성되어 있다.
상기 몰딩재(300)는, 상기 반도체 칩(200)을 몰딩하여 상기 반도체 칩(200)의 전극 패턴(210) 등이 형성된 영역, 즉 상기 반도체 칩(200)의 활성 영역(active area)으로 먼지나 습기 등의 외부 환경 요소가 침투하는 것을 방지해 줄 수 있다.
상기 몰딩재(300)는, 예를 들어 에폭시 수지 또는 실리콘 수지 등으로 이루어질 수 있다.
특히, 본 발명의 실시예에 따른 반도체 패키지(10)에 있어서, 상기 반도체 칩(200)의 상기 기판(100)과 마주보는 일면 가장자리에는, 상기 전극 패턴(210) 및 상기 범프(220)를 둘러싸도록 보호댐(dam)(230)이 돌출 형성되어 있다.
상기 보호댐(230)은, 상기 칩(200)을 몰딩재(300)로 몰딩할 때에, 상기 몰딩재(300)의 재료로 사용되는 수지가 상기 보호댐(230)의 내측, 즉 상기 전극 패턴(210) 등이 형성된 상기 반도체 칩(200)의 활성 영역으로 침투하는 것을 방지해 줄 수 있다.
이때, 상기 보호댐(230)은, 상기 접속 패드(110)와 상기 범프(220)를 합한 두께와 동일한 두께를 가질 수 있다.
상기 보호댐(230)이, 상기 접속 패드(110)와 상기 범프(220)를 합한 두께보다 큰 두께를 갖는 경우, 상기 반도체 칩(200)과 상기 기판(100) 사이의 간격이 벌어지면서 상기 접속 패드(110)에 상기 범프(220)가 본딩되지 않을 수 있으므로, 상기 보호댐(230)은 상기한 바와 같은 두께를 가질 수 있다.
또한, 상기 보호댐(230)은, 상기 접속 패드(110)와 상기 범프(220)를 합한 두께와 동일한 두께를 갖도록 형성하는 대신에, 보호댐(230) 형성시의 공정 오차 등을 고려하여, 상기 접속 패드(110)와 상기 범프(220)를 합한 두께보다 작은 두께를 가지고, 상기 전극 패턴(210)의 두께보다 큰 두께를 갖도록 형성될 수도 있다.
상기 보호댐(230)이 전극 패턴(210)의 두께와 같거나 작은 두께를 가질 경우, 상기 몰딩재(300)가 상기 보호댐(230)의 내측, 즉 상 반도체 칩(200)의 활성 영역으로 쉽게 흘러들어갈 수 있으므로, 상기 보호댐(230)은 상기 전극 패턴(210)의 두께보다 큰 두께로 형성함이 바람직하다.
이때, 도 2에 도시된 바와 같이, 상기 보호댐(230)은, 상기 반도체 칩(200)의 가장자리에 소정 간격을 두고 불연속적으로 형성될 수 있다.
즉, 상기 보호댐(230)은, 도면에서와 같이 복수개의 선형 패턴이 소정 간격을 두고 불연속적으로 형성된 것으로서, 이는, 상기 반도체 칩(200)을 상기 기판(100) 상에 실장한 후 진행되는 리플로우(reflow) 공정 또는 세정 공정 등에 의해 발생하는 가스 또는 액체 등이 보호댐(230)을 구성하는 선형 패턴 사이의 공간으로 빠져나갈 수 있도록 한 것이다.
상기 보호댐(230)은 금속으로 이루어지거나, 폴리머 수지 또는 에폭시 레진 등의 절연재로 이루어질 수 있다.
이때, 금속은 절연재에 비해 단단하므로, 상기 보호댐(230)이 금속으로 이루어지는 경우, 절연재로 이루어지는 경우에 비해 몰딩재(300)의 형성시 몰딩재(300)에 의해 보호댐(230)의 변형이 일어날 염려가 없다.
그리고, 상기 보호댐(230)이 절연재로 이루어지는 경우에는, 상기 보호댐(230)이 인접하는 위치에 형성된 전극 패턴(210)이나 범프(220) 등에 접촉된다 하더라도, 패키지의 전기적인 특성에 영향을 미치지 않으므로 보호댐(230)의 설계 자유도가 금속에 비해 자유로운 장점이 있다.
한편, 본 발명의 실시예에서 상기 보호댐(230)이 도 2에서와 같이, 6 개의 선형 패턴이 소정 간격을 두고 불연속적으로 형성된 것으로 도시하였으나, 상기 보호댐(230)의 형상 및 갯수는 이에 한정되는 것은 아니다.
여기서, 도 3은 본 발명의 실시예에 따른 반도체 패키지의 보호댐에 의해 몰딩재의 침투가 방지되는 것을 나타낸 사진도이다.
상술한 바와 같은 본 발명의 실시예에 따른 반도체 패키지(10)에 따르면, 반도체 칩(200)의 외곽부에 전극 패턴(210) 및 범프(220) 등을 둘러싸는 보호댐(230)을 형성함으로써, 도 3에 도시된 바와 같이, 에폭시 수지 등으로 이루어진 몰딩재(300)의 형성시 상기 몰딩재(300)가 상기 반도체 칩(200)의 전극 패턴(210) 및 범프(220) 등이 형성된 활성 영역으로 침투하는 것을 막을 수 있다.
따라서, 본 발명의 실시예에 의하면, 상기 몰딩재(300)가 상기 반도체 칩(200)의 활성 영역에 구비된 전극 패턴(210)이나 범프(220) 등을 오염시키는 것을 방지함으로써, 상기 반도체 칩(200)과 상기 기판(100) 간의 전기적인 접속 신뢰성을 향상시켜 전기적 특성을 개선할 수가 있다.
또한, 본 발명의 실시예에 의하면, 상기 몰딩재(300)의 침투를 방지함으로써, 상기 반도체 칩(200)의 기울어짐 현상 등을 방지하여, 반도체 패키지(10)의 제조시 불량 발생률을 낮추고 제조 수율을 향상시킬 수 있다.
반도체 패키지의 제조방법에 관한 실시예
이하, 도 4a 내지 도 4e를 참조하여 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 상세하게 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 일면에 복수개의 접속 패드(110)가 형성된 기판(100)을 준비한다.
그런 다음, 도 4b에 도시된 바와 같이, 일면에 복수개의 전극 패턴(210) 및 상기 전극 패턴(210)과 이격 배치된 복수개의 범프(220)가 형성된 반도체 칩(200)을 준비한다.
여기서, 상기 범프(220)는, 상기 기판(100)의 접속 패드(110)와 대응하는 부분에 형성되어, 후속의 반도체 칩(200) 실장시 상기 접속 패드(110)에 본딩될 수 있다.
또한, 상기 범프(220)와 상기 전극 패턴(210)은, 상기 반도체 칩(200)에 구비된 연결 배선(도시안됨) 등에 의해 서로 전기적으로 연결되어 있을 수 있다.
다음으로, 도 4c에 도시된 바와 같이, 상기 전극 패턴(210) 및 상기 범프(220)가 형성된 상기 반도체 칩(200)의 일면 가장자리에 상기 전극 패턴(210) 및 범프(220)를 둘러싸도록 보호댐(230)을 형성한다.
상기 보호댐(230)은, 후속의 몰딩재(300) 형성시, 몰딩재(300)가 상기 반도체 칩(200)의 전극 패턴(210) 등이 형성된 영역, 즉 활성 영역으로 침투하는 것을 방지하기 위한 것이다.
이러한 보호댐(230)은, 상기 접속 패드(110)와 상기 범프(220)를 합한 두께와 동일한 두께를 갖도록 형성하거나, 또는 상기 접속 패드(110)와 상기 범프(220)를 합한 두께보다 작은 두께를 가지고 상기 전극 패턴(220)보다 큰 두께를 갖도록 형성할 수 있다.
상기 보호댐(230)은, 앞서의 도 2에 도시된 바와 같이 상기 반도체 칩(200)의 가장자리에 소정 간격을 두고 불연속적으로 형성할 수 있다.
이때, 상기 보호댐(230)은, 절연재, 예컨대 에폭시 레진을 상기 반도체 칩(200)의 일면 가장자리를 따라 도포한 다음, 노광 및 현상 공정을 차례로 수행하여 상기 에폭시 레진의 일부분을 선택적으로 제거한 후, 상기 현상 공정에서 제거되지 않은 에폭시 레진을 경화시켜 형성할 수가 있다.
또는, 상기 보호댐(230)은, 에폭시 레진 또는 폴리머 수지 등을 반도체 칩(200)의 가장자리에 디스펜싱 방식 등에 의해 불연속적으로 도포한 후, 경화시켜 형성할 수도 있다.
또한, 상기 보호댐(230)은, 상기한 노광 및 현상 방식, 또는 디스펜싱 방식 이외에도, 절연재 또는 금속 등을 원하는 형상, 예컨대 선형 패턴 형상으로 복수개 가공한 후, 이를 반도체 칩(200)의 가장자리부에 접착시켜 형성하거나, 또는 스크린 프린팅 방식 등의 다양한 방식을 적용하여 형성할 수도 있다.
그 다음에, 도 4d에 도시된 바와 같이, 상기 반도체 칩(200)의 상기 범프(220)를 상기 기판(100)의 상기 접속 패드(110)에 본딩시킨다. 즉, 상기 반도체 칩(200)을 상기 기판(100) 상에 플립 칩 본딩 방식으로 실장하는 것이다.
상기 반도체 칩(200)의 플립 칩 본딩 시, 상기 반도체 칩(200)의 범프(220)에 플럭스(flux)를 도포한 후, 상기 범프(220)를 상기 접속 패드(110)에 접촉시킨 상태에서 리플로우(reflow) 공정에 의해 범프(220)를 용융하여 반도체 칩(200)과 접속 패드(110)를 본딩시킬 수 있다. 그런 후에 세정 공정을 통해 상기 플럭스 등의 이물질을 제거할 수 있다.
이때, 본 발명의 실시예에서는 상기 보호댐(230)이 불연속적으로 형성되어 있기 때문에, 상기 리플로우 및 세정 공정 등에 의해 발생하는 가스 또는 액체 등이 보호댐(230) 사이의 공간으로 빠져나가 소자의 성능에 영향을 미치지 않도록 할 수 있다.
그런 후에, 도 4e에 도시된 바와 같이, 상기 반도체 칩(200)을 덮도록 상기 기판(100) 상에 몰딩재(300)를 형성한다. 상기 몰딩재(300)는 에폭시 수지 또는 실리콘 수지 등을 이용하여 형성할 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
10: 반도체 패키지
100: 기판
110: 접속 패드
200: 칩
210: 전극 패턴
220: 범프
230: 보호댐
300: 몰딩재

Claims (11)

  1. 일면에 접속 패드가 형성된 기판;
    상기 기판 상에 실장되며, 상기 기판과 마주보는 일면에 전극 패턴, 및 상기 전극 패턴과 이격 배치되며 상기 접속 패드에 본딩되는 범프가 형성된 반도체 칩;
    상기 반도체 칩의 상기 기판과 마주보는 일면 가장자리에 상기 전극 패턴 및 상기 범프를 둘러싸도록 형성된 보호댐; 및
    상기 반도체 칩을 덮도록 상기 기판 상에 형성된 몰딩재;
    를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 보호댐은, 상기 접속 패드와 상기 범프를 합한 두께와 동일한 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 보호댐은, 상기 접속 패드와 상기 범프를 합한 두께보다 작은 두께를 가지고, 상기 전극 패턴의 두께보다 큰 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 보호댐은, 상기 반도체 칩의 가장자리에 소정 간격을 두고 불연속적으로 형성된 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 보호댐은, 금속 또는 절연재로 이루어진 것을 특징으로 하는 반도체 패키지.
  6. 일면에 접속 패드가 형성된 기판을 준비하는 단계;
    일면에 전극 패턴 및 상기 전극 패턴과 이격 배치된 범프가 형성된 반도체 칩을 준비하는 단계;
    상기 반도체 칩의 일면 가장자리에 상기 전극 패턴 및 범프를 둘러싸도록 보호댐을 형성하는 단계;
    상기 반도체 칩의 상기 범프를 상기 기판의 상기 접속 패드에 본딩시키는 단계; 및
    상기 반도체 칩을 덮도록 상기 기판 상에 몰딩재를 형성하는 단계;
    를 포함하는 반도체 패키지의 제조방법.
  7. 제6항에 있어서,
    상기 보호댐을 형성하는 단계에서,
    상기 보호댐은, 상기 접속 패드와 상기 범프를 합한 두께와 동일한 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제6항에 있어서,
    상기 보호댐을 형성하는 단계에서,
    상기 보호댐은, 상기 접속 패드와 상기 범프를 합한 두께보다 작은 두께를 가지고, 상기 전극 패턴의 두께보다 큰 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제6항에 있어서,
    상기 보호댐을 형성하는 단계에서,
    상기 보호댐은, 상기 반도체 칩의 가장자리에 소정 간격을 두고 불연속적으로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 제9항에 있어서,
    상기 보호댐을 형성하는 단계에서,
    상기 보호댐은, 금속 또는 절연재를 이용하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제10항에 있어서,
    상기 보호댐을 형성하는 단계는,
    상기 반도체 칩의 일면 가장자리를 따라 에폭시 레진을 도포하는 단계;
    노광 및 현상 공정을 차례로 수행하여 상기 에폭시 레진의 일부분을 선택적으로 제거하는 단계; 및
    상기 현상 공정에서 제거되지 않은 에폭시 레진을 경화시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
KR1020100041623A 2010-05-04 2010-05-04 반도체 패키지 및 그 제조방법 KR101197189B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100041623A KR101197189B1 (ko) 2010-05-04 2010-05-04 반도체 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100041623A KR101197189B1 (ko) 2010-05-04 2010-05-04 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20110122242A true KR20110122242A (ko) 2011-11-10
KR101197189B1 KR101197189B1 (ko) 2012-11-02

Family

ID=45392795

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100041623A KR101197189B1 (ko) 2010-05-04 2010-05-04 반도체 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101197189B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160120524A (ko) 2015-04-08 2016-10-18 (주)와이솔 웨이퍼 레벨 saw 필터 제작 방법
KR20160120525A (ko) 2015-04-08 2016-10-18 (주)와이솔 웨이퍼 레벨 saw 필터 모듈 및 이의 제작 방법
KR20170108383A (ko) * 2016-03-17 2017-09-27 삼성전기주식회사 소자 패키지 및 그 제조방법
US10749098B2 (en) 2016-03-17 2020-08-18 Samsung Electro-Mechanics Co., Ltd. Electronic element package and method for manufacturing the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220092039A (ko) 2020-12-24 2022-07-01 한양대학교 에리카산학협력단 프런트 엔드 모듈용 표면 탄성파 장치 및 그 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3538526B2 (ja) * 1997-07-03 2004-06-14 三菱電機株式会社 半導体集積回路装置
US7323675B2 (en) * 2005-09-21 2008-01-29 Sigurd Microelectronics Corp. Packaging structure of a light-sensing device with a spacer wall
JP5042607B2 (ja) 2006-12-07 2012-10-03 日本碍子株式会社 封止電子部品

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160120524A (ko) 2015-04-08 2016-10-18 (주)와이솔 웨이퍼 레벨 saw 필터 제작 방법
KR20160120525A (ko) 2015-04-08 2016-10-18 (주)와이솔 웨이퍼 레벨 saw 필터 모듈 및 이의 제작 방법
KR20170108383A (ko) * 2016-03-17 2017-09-27 삼성전기주식회사 소자 패키지 및 그 제조방법
US9842787B2 (en) 2016-03-17 2017-12-12 Samsung Electro-Mechanics Co., Ltd. Electronic element package and method for manufacturing the same
US10068820B2 (en) 2016-03-17 2018-09-04 Samsung Electro-Mechanics Co., Ltd. Electronic element package and method for manufacturing the same
US10749098B2 (en) 2016-03-17 2020-08-18 Samsung Electro-Mechanics Co., Ltd. Electronic element package and method for manufacturing the same

Also Published As

Publication number Publication date
KR101197189B1 (ko) 2012-11-02

Similar Documents

Publication Publication Date Title
US20160365379A1 (en) Electronic device package and fabricating method thereof
TWI419300B (zh) 內建電子零件之基板及其製造方法
JP7505145B2 (ja) 事前に濡れさせたコンタクト側壁表面を備える集積回路パッケージ
JP2006294701A (ja) 半導体装置及びその製造方法
KR101197189B1 (ko) 반도체 패키지 및 그 제조방법
JP5290215B2 (ja) 半導体装置、半導体パッケージ、インタポーザ、及びインタポーザの製造方法
CN105321908A (zh) 半导体器件及半导体器件的制造方法
US10134665B2 (en) Semiconductor device
US20120119358A1 (en) Semicondiuctor package substrate and method for manufacturing the same
KR101673649B1 (ko) 반도체 디바이스 및 그 제조 방법
KR101101550B1 (ko) 솔더 볼 및 반도체 패키지
JP2009105209A (ja) 電子装置及びその製造方法
KR20130126171A (ko) 범프 구조물 및 이의 형성 방법
KR102698698B1 (ko) 반도체 패키지 장치
KR102207273B1 (ko) 패키지 기판
JP2010098077A (ja) 回路モジュールの製造方法
JP2006196734A (ja) 半導体装置及びその製造方法
KR101699213B1 (ko) 저 프로파일 전자 패키지 및 그 제조 방법
CN102931145B (zh) 接垫结构的形成方法
JP5587464B2 (ja) 半導体装置の製造方法
US20140027160A1 (en) Printed circuit board and fabricating method thereof
JP5069879B2 (ja) 回路装置
KR101186030B1 (ko) 반도체 디바이스 및 그 제조 방법
KR20150058954A (ko) 전자소자 패키지 및 그 제조 방법
JP2009129975A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151002

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160907

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170925

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180718

Year of fee payment: 7