KR101527638B1 - 전자 디바이스용 에피택셜 기판 및 그 제조 방법 - Google Patents

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Abstract

뒤틀림 상태 형상을 적정하게 제어한, 가로 방향을 주전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판 및 그 제조 방법을 제공한다.
Si 단결정 기판과, 해당 Si 단결정 기판 상에 복수 층의 Ⅲ족 질화물층을 에피택셜 성장시켜 형성한 Ⅲ족 질화물 적층체를 구비하고, 가로 방향을 주전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판에 있어서, 상기 Si 단결정 기판과 상기 Ⅲ족 질화물 적층체와의 사이에, 절연층으로서의 버퍼를 더 구비하고, 상기 버퍼는, 1*1018/cm3 이상의 C를 포함하는 초격자 다층 구조로 이루어지는 적층체를 갖고, 상기 Si 단결정 기판은, p형 기판이고, 또 비저항치가 0.01 Ωcm 이하인 것을 특징으로 한다.

Description

전자 디바이스용 에피택셜 기판 및 그 제조 방법{EPITAXIAL SUBSTRATE FOR ELECTRONIC DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 전자 디바이스용 에피택셜 기판 및 그 제조 방법, 특히 HEMT용 에피택셜 기판 및 그 제조 방법에 관한 것이다.
근년, IC용 디바이스 등의 고속화에 동반하여, 고속의 전계 효과 트랜지스터(FET : Field effect transistor)로서, 고전자 이동도 트랜지스터(HEMT : High electron mobility transistor)가 넓게 이용하게 되었다. 이러한 전계 효과형의 트랜지스터는, 예컨대 도 1에 모식적으로 도시한 바와 같이, 절연성 기판(21) 상에 채널층(22) 및 전자 공급층(23)을 적층하고, 이 전자 공급층(23)의 표면에 소스 전극(24), 드레인 전극(25) 및 게이트 전극(26)을 배설 함으로써 형성되는 것이 일반적이다. 디바이스의 동작시에는, 소스 전극(24), 전자 공급층(23), 채널층(22), 전자 공급층(23) 및 드레인 전극(25)의 순으로 전자가 이동하여 가로 방향을 주전류 도통 방향으로 하고, 이 가로 방향의 전자의 이동은, 게이트 전극(26)에 인가되는 전압에 의해 제어된다. HEMT에서, 밴드 갭(band gap)이 다른 전자 공급층(23) 및 채널층(22)의 접합계면에 발생하는 전자는, 통상의 반도체내와 비교하여 고속으로 이동할 수 있다.
이러한 전계 효과형의 트랜지스터의 에피택셜 기판으로서는, 반도체 기판 상에 Ⅲ족 질화물 적층체를 에피택셜 성장 시킨 것을 이용하는 것이 일반적이고, 이 반도체 기판의 예로서 특허 문헌 1에는, 디바이스의 성능을 열화시키는 기판 손실의 저감을 목적으로 하여, 102 Ωcm를 넘는 저항값을 가지는 Si 기판을 이용하는 것이 기재되어 있고, 특허 문헌 2에는, Si기판으로의 리크 전류(leak current)의 저감을 목적으로 하여, 1.0∼500 Ωcm 정도의 저항값을 가지는 Si 기판을 이용하는 것이 기재되어 있다.
이와 같이, 종래에는 저항값이 높은 Si 기판을 이용하는 것이 바람직하다고 여겨져 왔지만, 일반적으로, 소정의 저항값을 가지는 Si기판 상에, 저항값이 다른 층을 에피택셜 성장 시키면, 이들 Si 기판과 층과의 사이에 격자 정수의 부정합이 발생하여, 일그러짐을 완화하기 위한 뒤틀림(warp)이 발생하는 것이 알려져 있다. 에피택셜 기판의 뒤틀림은, 디바이스 프로세스의 단계에서, 흡착 불량이나 노광 불량의 원인이 되고 있다.
이러한 문제를 해결하기 위해, 특허 문헌 3에는, 미리 반도체 기판의 뒤틀림의 방향을 식별하고, 그 후 적절하게 에피택셜층을 성장 시킴으로써, 뒤틀림의 절대치를 저감 시키는 기술이 개시되고 있다.
하지만, 특허 문헌 3에 기재된 기술에서는, 미리 식별되는 뒤틀림은 잉곳(ingot)으로부터의 슬라이스 공정 유래의 것으로, 어디까지나 에피택셜 기판의 뒤틀림의 절대치를 저감 시키는 것 만을 목적으로 하고 있고, 최종적인 에피택셜 기판의 뒤틀림 형상을 충분히 제어하지 못하고, 또 반도체 기판의 뒤틀림의 방향을 식별하는 공정을 거치기 때문에 제조 공정이 복잡하다라고 하는 문제가 있다.
특허 문헌 1 : 일본특허공개 2008-522447호 공보 특허 문헌 2 : 일본특허공개 2003-59948호 공보 특허 문헌 3 : 일본특허공개 평 6-112120호 공보
본 발명의 목적은, 상기 문제를 해결하고, 뒤틀림 형상을 적정하게 제어한, 가로 방향을 주전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 요지 구성은 이하와 같다.
(1) Si 단결정 기판과, 해당 Si 단결정 기판 상에 복수 층의 Ⅲ족 질화물층을 에피택셜 성장시켜 형성한 Ⅲ족 질화물 적층체를 구비하고, 가로 방향을 주전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판에 있어서, 상기 Si 단결정 기판과 상기 Ⅲ족 질화물 적층체와의 사이에, 절연층으로서의 버퍼를 더 구비하고, 상기 버퍼는, 1*1018/cm3 이상의 C를 포함하는 초격자 다층 구조로 이루어지는 적층체를 갖고, 상기 Si 단결정 기판은, 0.01 Ωcm 이하의 비저항치를 갖는 p형 기판 인 것을 특징으로 하는 전자 디바이스용 에피택셜 기판.
(2) 상기 Ⅲ족 질화물층이, 적어도 Al 또는 Ga를 포함하는 층인 상기 (1)에 기재된 전자 디바이스용 에피택셜 기판.
(3) Si 단결정 기판 상에 복수 층의 Ⅲ족 질화물층을 에피택셜 성장시켜 Ⅲ족 질화물 적층체를 형성한, 가로 방향을 주전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판의 제조 방법에 있어서, 상기 Ⅲ족 질화물 적층체를 형성하기 전에, 상기 Si 단결정 기판 상에 초격자 다층 구조로 이루어지는 적층체를 갖는 절연층으로서의 버퍼를 형성하고, 상기 버퍼는, 1*1018/cm3 이상의 C를 포함하는 초격자 다층 구조로 이루어지는 적층체를 갖고, 상기 Si 단결정 기판은, 0.01 Ωcm 이하의 비저항치를 갖는 p형 기판이 되도록 형성되는 것을 특징으로 하는 전자 디바이스용 에피택셜 기판의 제조 방법.
본 발명은, Si 단결정 기판의 비저항치를 적정치 이하로 함으로써, 디바이스의 성능을 열화시키지 않고, 전자 디바이스용 에피택셜 기판의 뒤틀림 형상을 적정하게 제어할 수 있다.
또, 본 발명은 Si 단결정 기판과 Ⅲ족 질화물 적층체와의 사이에, 절연층으로서의 버퍼를 더 구비하고, 버퍼는, 1*1018/cm3 이상의 C를 포함하는 초격자 다층 구조로 이루어지는 적층체를 갖는 것에 의해, Si 단결정 기판에 전류가 흐르는 것을 방지하고, 또 비저항이 낮은 Si 기판을 이용하는 것에 의해, 세로 방향의 리크 전류의 제어 및 내압 향상을 유도하고, 또 밴드 불연속에 기인한 캐리어의 발생을 억제하고, 버퍼의 내압을 보다 향상시키는 것이 가능하다.
또, 본 발명은, 고농도의 붕소를 첨가하여 Si 단결정 기판의 비저항치를 적정치 이하로 함으로써, 전자 디바이스용 에피택셜 기판의 뒤틀림 형상을 적정하게 제어할 수 있다.
도 1은 일반적인 전계 효과 트랜지스터를 나타내는 모식적 단면도이다.
도 2는 본 발명에 따른 전자 디바이스용 에피택셜 기판의 모식적 단면도이다.
도 3는 「BOW」를 설명하기 위한 모식도이다.
도 4는 「SORI」를 설명하기 위한 모식도이다.
도 5는 (a)∼(d)는, 다양한 뒤틀림의 단면 형상을 각각 도시하는 것이다.
도 6은 (a)∼(d)는, 다양한 뒤틀림의 단면 형상을 각각 도시하는 것이다.
도 7은 (a)∼(d)는, 형상 측정 장치를 이용하여 측정한 전자 디바이스용 에피택셜 기판의 등고선 및 그 단면의 표면을 각각 도시한 것이다.
다음으로, 본 발명의 전자 디바이스용 에피택셜 기판의 실시 형태에 대해 도면을 참조하면서 설명한다. 도 2는, 이 발명에 따른 전자 디바이스용 에피택셜 기판의 단면 구조를 모식적으로 도시한 것이다.
도 2에 도시한 바와 같이, 본 발명의 전자 디바이스용 에피택셜 기판(1)은, Si 단결정 기판(2)와, 이 Si 단결정 기판(2) 상에 복수 층의 Ⅲ족 질화물층을 에피택셜 성장시켜 형성한 Ⅲ족 질화물 적층체(3)을 구비하고, 가로 방향을 주전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판이고, Si 단결정 기판(2)은 p형 기판이며, 또한 비저항치가 0.01 Ωcm 이하인 것을 특징으로 하고, 이러한 구성을 가짐으로써, 디바이스의 성능을 열화시키지 않고, 전자 디바이스용 에피택셜 기판의 뒤틀림 형상을 적정하게 제어할 수 있는 것을 알게 되었다.
여기서, 「가로 방향을 주전류 도통 방향으로 한다」는, 도 1에 도시한 바와 같이, 소스 전극으로부터 드레인 전극으로, 주로 적층체의 폭방향으로 전류가 흐르는 것을 의미하고, 예컨대 반도체를 한 쌍의 전극에 사이에 낀 구조와 같이, 주로 세로 방향 즉 적층체의 두께 방향으로 전류가 흐르는 것과는 다른 것을 의미한다.
Si 단결정 기판(2)의 비저항치는, p형 불순물 원소를 첨가 함으로써 조정된다. 이 p형 불순물 원소로서는, 예컨대 붕소, 알루미늄이나 갈륨 등을 예시할 수 있지만, 보다 고농도로 첨가할 수 있다는 점으로부터, 붕소를 이용하는 것이 바람직하다. 이 때, Si 단결정 기판(2)의 비저항치를 0.01 Ωcm 이하로 조정하기 때문에, 붕소의 첨가 농도는 1019/cm3 이상으로 하는 것이 바람직하다. 또한 Si 단결정 기판(2)의 사이즈는, 용도에 따라 적당히 선택할 수 있다. 또한, Si 단결정 기판의 면은 특별히 특정되는 것이 아니고, (111), (100), (110) 면 등, 각 면이 적용 가능하지만, (111) 면을 이용하는 것이 바람직하다. (111) 면을 이용했을 경우, Ⅲ족 질화물의 (0001) 면이 용이하게 성장할 수 있고, 표면 평탄성을 향상할 수 있기 때문이다. 또, 이면에 다른 재료의 기판을 접합시키거나, 산화막, 질화막 등의 보호막을 붙이거나 하는 것도 가능하다.
이와 같이, Si 단결정 기판(2)의 비저항치를 0.01 Ωcm 이하로 함으로써, 전자 디바이스용 에피택셜 기판의 뒤틀림 형상을 적정화 할 수 있다. 여기서, 「뒤틀림」 형상의 적정도는, 도 3에 도시하는 「BOW」의 절대치로부터, 도 4에 도시하는 「SORI」를 차감한 값의 절대치에 의해 정의된다. BOW치는, 도 3에 도시한 바와 같이, 비흡착에서의 워크 중심 측정치(측정 표면)에 대해, 중심 이외의 측정치와 다른 부호에서 절대치의 최대의 것을 절대치 끼리 합을 취해 중심 측정치의 부호를 붙인 값이다. 한편, SORI치는, 도 4에 도시한 바와 같이, 비흡착에서의 주표면(front surface)에서의 전측정점 데이터의 최대치와 최소치와의 차이의 값이다.
본 발명에 따른 전자 디바이스용 에피택셜 기판(1)의 뒤틀림의 단면 형상은, 이하의 관계식을 만족하는 것이 바람직하다.
||BOW| - SORI|≤2 ㎛
단, 기판의 주변부 3 mm는 제외하고 측정한 값으로 한다. 기판 주변부는, Si 단결정 기판 자체의 SORI 형상 기판 엣지 처리 형상 등의 요인으로, 좁은 영역의 변형이 발생하는 것이 있기 때문이다.
도 5(a)∼(d)는, 다양한 뒤틀림의 단면 형상을 각각 나타내는 것이고, 도 6(a)∼(d)는, 도 5(a)∼(d)와 같은 뒤틀림의 단면 형상을 각각 도시한 것이다. 도 5 및 도 6 중의 파선은, BOW와 SORI를 측정하기 위해 이용한 것이다. 도 5(a)∼(c) 및 도 6(a)∼(c)는, |BOW|와 SORI의 값이 대략 동등한 경우를, 도 5(d) 및 도 6(d)은 |BOW|와 SORI가 다른 경우를 나타낸 것이다. 전자 디바이스용 에피택셜 기판(1)의 뒤틀림의 단면 형상은, 도 5(a) 및 도 6(a)과 같이, 일 방향으로 균일하게 휘어져 있는 것이 바람직하다. 반대로, 도 5(d) 및 도 6(d)에 도시한 바와 같이, 뒤틀림의 단면 형상이 양방향에 휘고 있는 경우에는, |BOW|와 SORI의 값이 상이하여, 이러한 차이의 절대치가 커질수록, 뒤틀림의 형상은 양방향으로 불균일하게 되어 있다. 상기 ||BOW| - SORI|가 2 ㎛를 넘는 경우, 디바이스의 성능을 열화 시킬 우려가 있고, 또 흡착 불량이나 노광 불량의 원인이 될 우려가 있다.
전자 디바이스용 에피택셜 기판의 뒤틀림의 단면 형상은, 도 5(a) 및 도 6(a)에 도시한 바와 같이, 전폭에 걸쳐서 단조로운 만곡 형상인 것이 바람직하다. 뒤틀림의 교정을 용이하게 실시할 수 있고, 흡착 불량에 의한 디바이스 노광 불량을 억제할 수 있기 때문이다. 단, 상술한 것처럼, 기판의 주변부 3 mm는 제외한 것으로 한다.
또, Si 단결정 기판(2)과 Ⅲ족 질화물 적층체(3)과의 사이에, 절연층으로서의 버퍼(4)를 더 구비하는 것이 바람직하다. Si 단결정 기판(2)에 전류가 흐르는 것을 방지하고, 또 비저항의 낮은 Si 기판을 이용하는 것에 의한, 세로 방향의 리크 전류의 억제 및 내압 향상을 도모할 수 있기 때문이다.
버퍼(4)는, 초격자 다층 구조로 이루어지는 적층체(4a)를 가지는 것이 바람직하다. 이 적층체(4a)는, 예컨대 Ba1Alb1Gac1Ind1N(0≤a1≤1, 0≤b1≤1, 0≤c1≤1, 0≤d1≤1, a1+b1+c1+d1=1) 재료로 이루어지는 제1층(4a1) 및 상기 제 1층과는 밴드 갭이 다른 Ba2Alb2Gac2Ind2N(0≤a2≤1, 0≤b2≤1, 0≤c2≤1, 0≤d2≤1, a2+b2+c2+d2=1) 재료로 이루어지는 제2층(4a2)를 적어도 포함하는 것을 교대로 적층한 것으로 할 수 있다. 밴드의 불연속에 기인한 세로 방향의 저항을 증대할 수 있기 때문이다. 이 때, 초격자 다층 구조 내에는, 1×1018/cm3 이상의 C(카본)를 포함하는 것이 바람직하다. 밴드 불연속에 기인한 캐리어의 발생을 억제하고, 버퍼의 내압을 보다 향상시킬 수 있기 때문이다. C농도의 상한은 특별히 지정되는 것은 아니지만, Ⅲ족 질화물 적층체(3)에서의 피트의 발생을 억제하는 관점에서, 1×1020/cm3 이하인 것이 바람직하다. 또한 통상의 초격자에서는, 계면을 급격하게 변화시켜 형성하지만, 본 출원에서는, 본원의 발명의 기술적 효과를 해치지 않는 범위 내에서, 계면에 다른 층을 삽입하거나, 계면의 조성을 연속적으로 변화시키거나, 초격자 다층 구조의 조성을 변화시키거나 하는 경우도 포함된다.
특히 내압의 향상이라고 하는 관점으로부터 고려하면, 밴드 갭의 큰 층의 두께는, 터널 전류를 억제할 수 있는 정도의 두께 이상에서, 또한 크랙의 발생하지 않는 막두께 이하로 하는 것이 바람직하다. 예컨대, Ⅲ족 질화물 중 최대의 밴드 갭을 가지는 AlN를 이용하여, 2∼10 nm로 설정하는 것이 바람직하다. 또, 동일한 관점에서, 밴드 갭의 작은 층은, C농도를 유효하게 취하도록, 적어도 Al를 포함하는 것이 바람직하다.
또, 초격자 다층 구조의 왜곡완충 효과를 유효하게 발휘하고, 크랙의 발생을 억제하기 위해서, 밴드 갭의 작은 층의 두께는, 밴드 갭의 큰 층 보다 두껍고, 40 nm이하가 바람직하다. 또, 같은 이유에 의해, 밴드 갭의 큰 층과의 조성차이가 필요하고, 밴드 갭의 큰 층 보다 Al의 조성이50% 이상의 차이(|b1-b2|≥0.5)가 있는 것이 바람직하다.
초격자 다층 구조의 적층 페어수는 특별히 한정되는 것은 아니지만, 페어수를 늘리면 늘릴수록 세로 방향의 리크 전류의 억제 및 내압 향상을 도모할 수 있다.
다음으로, 본 발명의 전자 디바이스용 에피택셜 기판의 제조 방법의 실시 형태에 대해 도면을 참조하면서 설명한다. 도 2에 도시한 바와 같이, 본 발명의 전자 디바이스용 에피택셜 기판(1)은, 가로 방향을 주전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판(1)이며, Si 단결정 기판(2) 상에 복수 층의 Ⅲ족 질화물층을 에피택셜 성장시켜 Ⅲ족 질화물 적층체(3)을 형성하고, Si 단결정 기판(2)은, 고농도의 붕소를 첨가 함으로써, 비저항치가 0.01 Ωcm 이하인 p형 기판이 되도록 형성되는 것을 특징으로 하고, 이러한 구성을 가짐으로써, 디바이스의 성능을 열화시키지 않고, 뒤틀림 형상을 적정하게 제어할 수 있는 것이다.
p형 불순물 원소로서는, 예컨대 붕소, 알루미늄이나 갈륨 등을 예시할 수 있지만, 보다 고농도로 첨가할 수 있다는 점으로부터, 붕소를 이용하는 것이 바람직하다. 붕소의 첨가량은, 1019/cm3 이상으로 하고, 기판 전체에 포함되어 있는 것이 바람직하다. 이 붕소는, CZ법, FZ법 등의 단결정 제작 시에 불순물으로서 첨가 함으로써, 단결정 내에 첨가하여도 무방하고, 이온 주입 등의 방법이나, 열확산으로 도입할 수 있다. 또, 이 때, 단결정 기판 전역에 상기의 붕소가 첨가되고 있을 필요는 없고, 기판의 일부에 첨가되고 있으면 무방하다. 예컨대, 붕소 첨가량이 상기 값 이상의 기판 상에, 붕소 첨가량이 상기 값 미만의 Si막이 형성되어 있거나, 부분적으로, 상기 값 미만의 첨가량의 부분이 Si 기판 내에 있는 경우도, 본 발명에 포함된다. 또, 기판 표면에, 초기층으로서 Si질화막, 탄화막, 산화막 등의 표면 변질층이 형성되어 있거나, Si 또는 Ⅲ족 질화물 이외가 다른 재료가 형성되고 있는 경우도 본 발명에 포함된다. 또, B 이외의 불순물, 예컨대, Al, Ga, In, P, Sb, As, H, C, Ge, N, O 등도 포함할 수 있다. Si 단결정 기판의 경도를 부여하는 목적의 불순물의 첨가는 보다 바람직하다.
Ⅲ족 질화물 적층체를 형성하기 전에, Si 단결정 기판 상에 초격자 다층 구조로 이루어지는 적층체를 가지는 절연층으로서의 버퍼를 형성하고, 그 후 HEMT 구조의 Ⅲ족 질화물 적층체를 형성하는 것이 바람직하다. 초격자 다층 구조로 이루어지는 적층체, HEMT 구조의 Ⅲ족 질화물 적층체를 기본으로, MOCVD, MBE, HVPE 등의 각종 박막 적층 방법에 의해 형성할 수 있다.
버퍼는, 1*1018/cm3 이상의 C를 포함하는 초격자 다층 구조로 이루어지는 적층체를 갖도록 형성된다.
또한, 도1∼6은, 대표적인 실시 형태의 예를 나타낸 것이고, 본 발명은 이러한 실시 형태로 한정되는 것은 아니다.
실시예
(실시예 1)
직경 3 인치의 Si 단결정 기판(판두께 : 625 ㎛, 붕소 첨가량 : 2*1019/cm3, 비저항치 0.005 Ωcm, 결정면(111))을, 수소 및 질소 분위기 내에서 1050 ℃로 가열한 후, MOCVD법을 이용하여, 트라이메틸갈륨(TMG, trimethylgallium), 트라이메틸알루미늄(TMA, trimethylaluminum), NH3의 공급량을 조정 함으로써, 막두께 200 nm의 AlN층과 막두께 50 nm의 Al0 .25Ga0 .75 N층을 형성하였다. 그 후, 트라이메틸갈륨(TMG), 트라이메틸알루미늄(TMA), NH3의 공급량을 조정 함으로써, 상기 Al0 .25Ga0 .75 N층의 상에, AlN(막두께 4nm)와 Al0 .15Ga0 .85 N(막두께 : 25nm)를 교대로 80 대 적층시킨 절연성의 초격자층을 형성하였다. 이 초격자층의 평균 C농도는 2×1018/cm3이 였다. 아울러 그 위에, 가로 방향 전류 도전층으로서 기능하는, 두께 1.5 ㎛의 GaN층과 Al0 .25Ga0 .75 N(막두께 20nm)를 적층하고, 전자 디바이스용 에피택셜 기판을 제작하였다.
(실시예 2)
붕소 첨가량을 1019/cm3로 하고, Si 단결정 기판의 비저항치를 0.01 Ωcm로 한 것 이외는, 실시예 1과 동일한 방법에 의해 전자 디바이스용 에피택셜 기판을 제작하였다.
(비교예 1)
붕소 첨가량을 4*1018/cm3로 하고, Si 단결정 기판의 비저항치를 0.02 Ωcm로 한 것 이외는, 실시예 1과 동일한 방법에 의해 전자 디바이스용 에피택셜 기판을 제작하였다.
(비교예 2)
붕소 첨가량을 1.5*1016/cm3로 하고, Si 단결정 기판의 비저항치를 1 Ωcm로 한 것 이외는, 실시예 1과 동일한 방법에 의해 전자 디바이스용 에피택셜 기판을 제작하였다.
(비교예 3)
붕소 첨가량을 8*1014/cm3로 하고, Si 단결정 기판의 비저항치를 25 Ωcm로 한 것 이외는, 실시예 1과 동일한 방법에 의해 전자 디바이스용 에피택셜 기판을 제작하였다.
(비교예 4)
붕소 첨가량을 1*1013/cm3로 하고, Si 단결정 기판의 비저항치를 5000 Ωcm로 한 것 이외는, 실시예 1과 동일한 방법에 의해 전자 디바이스용 에피택셜 기판을 제작하였다.
(평가)
실시예 1∼2 및 비교예 1∼4의 각 전자 디바이스용 에피택셜 기판에 대해, 형상 측정 장치(FT-900 : NIDEC제)를 이용하여, 뒤틀림의 형상을 관찰하고, BOW 및 SORI의 값을 측정하였다. 도 7(a)∼(d)는, 상기 형상 측정 장치를 이용하여, 실시예 1, 비교예 1, 비교예 2 및 비교예 4의 단면의 뒤틀림의 형상의 표면을 각각 도시한 것이고, 표 1은, BOW 및 SORI의 값의 측정 결과를 나타낸 것이다.
또, Si 단결정 기판 자체의 형상의 격차를 고려하기 위하여, 실시예 1∼2 및 비교예 1∼4의 전자 디바이스용 에피택셜 기판을 각각 10장씩 제작하고, 각각 상기와 동일한 실험을 실시하였다. 표 2는, 각 예의 결과의 최소치 및 최대치를 나타낸 것이다.
Figure 112012054611655-pat00001
Figure 112012054611655-pat00002
도 7(a)에 도시한 바와 같이, 본 발명에 따른 실시예 1의 전자 디바이스용 에피택셜 기판의 단면의 뒤틀림의 형상은, 일 방향으로 균일하게 되어 있는 것을 알 수 있다. 한편, 도 7(b)∼도 7(d)에 도시한 바와 같이, 비교예 1, 비교예 2 및 비교예 4의 전자 디바이스용 에피택셜 기판의 단면의 뒤틀림의 형상은, 불균일하게 되어 있는 것을 알 수 있다. 또, 표 1 및 표 2에 도시한 바와 같이, 본 발명에 따른 실시예 1 및 2는, Si 단결정 기판의 비저항치를 0.01 Ωcm 이하로 함으로써, 비교예 1∼4와 비교하여 ||BOW| - SORI|의 값을 작게 하는 것이 가능하다 것을 알 수 있다.
기판 두께, 사이즈에 대해서는, 특별히 상기 실시예로 한정되는 것은 아니고, 적용 용도에 따라 적당히 선택된다.
본 발명에 의하면, Si 단결정 기판의 비저항치를 적정치 이하로 하는 것에 의해, 디바이스의 성능을 열화시키지 않고, 전자 디바이스용 에피택셜 기판의 뒤틀림 형상을 적정하게 제어할 수 있다.
또, 본 발명에 의하면, Si 단결정 기판과 Ⅲ족 질화물 적층체와의 사이에, 절연층으로서의 버퍼를 더 구비하고, 버퍼는, 1*1018/cm3 이상의 C를 포함하는 초격자 다층 구조로 이루어지는 적층체를 갖는 것에 의해, Si 단결정 기판에 전류가 흐르는 것을 방지하고, 또 비저항이 낮은 Si 기판을 이용하는 것에 의해, 세로 방향의 리크 전류의 제어 및 내압 향상을 유도하고, 또 밴드 불연속에 기인한 캐리어의 발생을 억제하고, 버퍼의 내압을 보다 향상시키는 것이 가능하다.
1 전자 디바이스용 에피택셜 기판
2 Si 단결정 기판
3 Ⅲ족 질화물 적층체
3a 채널층
3b 전자 공급층
4 버퍼
4a 초격자 다층 구조로 이루어지는 적층체
4b 중간층
4c 핵형성층

Claims (3)

  1. Si 단결정 기판과, 해당 Si 단결정 기판의 일방의 주면(主面) 상에만 복수 층의 Ⅲ족 질화물층을 에피택셜 성장시켜 형성한 Ⅲ족 질화물 적층체를 구비하고, 가로 방향을 주전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판에 있어서,
    상기 Si 단결정 기판과 상기 Ⅲ족 질화물 적층체와의 사이에, 절연층으로서의 버퍼를 더 구비하고,
    상기 버퍼는, 1*1018/cm3 이상의 C를 포함하는 초격자 다층 구조로 이루어지는 적층체를 갖고,
    상기 Si 단결정 기판은, 0.01 Ωcm 이하의 비저항치를 갖는 p형 기판인 것을 특징으로 하는 전자 디바이스용 에피택셜 기판..
  2. 제1항에 있어서,
    상기 Ⅲ족 질화물층이, 적어도 Al 또는 Ga를 포함하는 층인 전자 디바이스용 에피택셜 기판.
  3. Si 단결정 기판의 일방의 주면 상에만 복수 층의 Ⅲ족 질화물층을 에피택셜 성장시켜 Ⅲ족 질화물 적층체를 형성한, 가로 방향을 주전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판의 제조 방법에 있어서,
    상기 Ⅲ족 질화물 적층체를 형성하기 전에, 상기 Si 단결정 기판 상에 초격자 다층 구조로 이루어지는 적층체를 갖는 절연층으로서의 버퍼를 형성하고,
    상기 버퍼는, 1*1018/cm3 이상의 C를 포함하는 초격자 다층 구조로 이루어지는 적층체를 갖고,
    상기 Si 단결정 기판은, 0.01 Ωcm 이하의 비저항치를 갖는 p형 기판이 되도록 형성되는 것을 특징으로 하는 전자 디바이스용 에피택셜 기판의 제조 방법.
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