WO2010061865A1 - 電子デバイス用エピタキシャル基板およびその製造方法 - Google Patents

電子デバイス用エピタキシャル基板およびその製造方法 Download PDF

Info

Publication number
WO2010061865A1
WO2010061865A1 PCT/JP2009/069896 JP2009069896W WO2010061865A1 WO 2010061865 A1 WO2010061865 A1 WO 2010061865A1 JP 2009069896 W JP2009069896 W JP 2009069896W WO 2010061865 A1 WO2010061865 A1 WO 2010061865A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
single crystal
epitaxial substrate
group iii
iii nitride
Prior art date
Application number
PCT/JP2009/069896
Other languages
English (en)
French (fr)
Inventor
哲也 生田
成 清水
柴田　智彦
Original Assignee
Ｄｏｗａエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ｄｏｗａエレクトロニクス株式会社 filed Critical Ｄｏｗａエレクトロニクス株式会社
Priority to EP09829111A priority Critical patent/EP2357661A4/en
Priority to CN2009801532807A priority patent/CN102272889B/zh
Priority to KR1020127017774A priority patent/KR101527638B1/ko
Priority to KR1020117013087A priority patent/KR101205020B1/ko
Priority to US13/131,411 priority patent/US20110298009A1/en
Publication of WO2010061865A1 publication Critical patent/WO2010061865A1/ja
Priority to US13/550,115 priority patent/US10388517B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to an epitaxial substrate for electronic devices and a method for manufacturing the same, and more particularly to an epitaxial substrate for HEMT and a method for manufacturing the same.
  • a high electron mobility transistor has been widely used as a high-speed field-effect transistor (FET: Field effect transistor).
  • FET Field effect transistor
  • a field effect transistor for example, as schematically shown in FIG. 1, a channel layer 22 and an electron supply layer 23 are stacked on an insulating substrate 21, and a source electrode is formed on the surface of the electron supply layer 23. 24, the drain electrode 25 and the gate electrode 26 are generally provided.
  • electrons move in the order of the source electrode 24, the electron supply layer 23, the channel layer 22, the electron supply layer 23, and the drain electrode 25, and the lateral direction becomes the main current conduction direction.
  • the voltage applied to the gate electrode 26 is controlled.
  • electrons generated at the junction interface between the electron supply layer 23 and the channel layer 22 having different band gaps can move at a higher speed than in a normal semiconductor.
  • an epitaxial substrate of such a field effect transistor it is common to use an epitaxially grown group III nitride stacked body on a semiconductor substrate.
  • a Si substrate having a resistance value exceeding 10 2 ⁇ ⁇ cm is used, and Patent Document 2 discloses leakage current to the Si substrate. It is described that a Si substrate having a resistance value of about 1.0 to 500 ⁇ ⁇ cm is used for the purpose of reduction.
  • Patent Document 3 discloses a technique for reducing the absolute value of warpage by identifying the warpage direction of a semiconductor substrate in advance and then growing an epitaxial layer appropriately.
  • the warp identified in advance is derived from the slicing process from the ingot, and is intended only to reduce the absolute value of the warp of the epitaxial substrate.
  • the warping shape of the substrate cannot be sufficiently controlled, and the manufacturing process is complicated due to the process of identifying the warping direction of the semiconductor substrate.
  • An object of the present invention is to provide an epitaxial substrate for electronic devices in which the lateral direction is the main current conduction direction, in which the above-described problems are solved and the warp shape is appropriately controlled, and a method for manufacturing the same.
  • the gist of the present invention is as follows. (1) An electron comprising a Si single crystal substrate and a Group III nitride laminate formed by epitaxially growing a plurality of Group III nitride layers on the Si single crystal substrate, the lateral direction being the main current conduction direction An epitaxial substrate for electronic devices, wherein the Si single crystal substrate is a p-type substrate and has a specific resistance of 0.01 ⁇ ⁇ cm or less.
  • a method of manufacturing an epitaxial substrate for an electronic device in which a group III nitride laminate is formed by epitaxially growing a plurality of group III nitride layers on a Si single crystal substrate, and a horizontal direction is a main current conduction direction.
  • the Si single crystal substrate is formed to be a p-type substrate having a specific resistance value of 0.01 ⁇ ⁇ cm or less by adding high-concentration boron. Manufacturing method.
  • a buffer is formed as an insulating layer having a laminate composed of a superlattice multilayer structure on the Si single crystal substrate, and then a group III nitride having a HEMT structure is formed.
  • the warp shape of the epitaxial substrate for electronic devices can be appropriately controlled without degrading the performance of the device by setting the specific resistance value of the Si single crystal substrate to be equal to or less than the appropriate value.
  • the warp shape of the epitaxial substrate for electronic devices can be appropriately controlled by adding high-concentration boron so that the specific resistance value of the Si single crystal substrate is not more than an appropriate value.
  • FIG. 2 schematically shows a cross-sectional structure of an epitaxial substrate for an electronic device according to the present invention.
  • an epitaxial substrate 1 for an electronic device includes a Si single crystal substrate 2 and a group III nitride formed by epitaxially growing a plurality of group III nitride layers on the Si single crystal substrate 2.
  • An electronic device epitaxial substrate having a lateral direction as a main current conduction direction, the Si single crystal substrate 2 being a p-type substrate, and having a specific resistance of 0.01 ⁇ ⁇ cm or less It has been found that, by having such a configuration, the warp shape of the epitaxial substrate for electronic devices can be appropriately controlled without degrading the performance of the device.
  • the lateral direction is the main current conduction direction
  • a current flows from the source electrode to the drain electrode mainly in the width direction of the stacked body as shown in FIG. This means that the current flows mainly in the longitudinal direction, that is, in the thickness direction of the laminated body, as in a structure in which is sandwiched between a pair of electrodes.
  • the specific resistance value of the Si single crystal substrate 2 is adjusted by adding a p-type impurity element.
  • the p-type impurity element include boron, aluminum, and gallium, but boron is preferably used because it can be added at a higher concentration.
  • the boron addition concentration is preferably set to 10 19 / cm 3 or more.
  • the size of the Si single crystal substrate 2 can be appropriately selected according to the application.
  • the surface of the Si single crystal substrate is not particularly specified, and each surface such as the (111), (100), and (110) surfaces can be applied, but the (111) surface is preferably used.
  • the (111) plane is used, the (0001) plane of the group III nitride can be easily grown and the surface flatness can be improved.
  • a substrate of another material can be attached to the back surface, or a protective film such as an oxide film or a nitride film can be attached.
  • the warp shape of the epitaxial substrate for electronic devices can be optimized.
  • the appropriateness of the “warp” shape is defined by the absolute value of the value obtained by subtracting “SORI” shown in FIG. 4 from the absolute value of “BOW” shown in FIG.
  • the BOW value is the center of the non-adsorbed workpiece center measurement value (measurement surface) obtained by summing the absolute values of the absolute values with different signs from the measurement values other than the center. It is the value with the sign of the measured value.
  • the SORI value is a difference value between the maximum value and the minimum value of all measurement point data on the non-adsorbed main surface (front surface) as shown in FIG.
  • the cross-sectional shape of the warp of the electronic device epitaxial substrate 1 according to the present invention preferably satisfies the following relational expression.
  • it is set as the value measured excluding the peripheral part 3 mm of the substrate. This is because the peripheral portion of the substrate may be deformed in a narrow region due to factors such as the SORI shape of the Si single crystal substrate itself and the substrate edge processing shape.
  • FIGS. 5A to 5D show various cross-sectional shapes of warpage
  • FIGS. 6A to 6D show the same warpage as FIGS. 5A to 5D.
  • Each cross-sectional shape is shown.
  • the broken lines in FIGS. 5 and 6 are used to measure BOW and SORI. 5 (a) to 5 (c) and FIGS. 6 (a) to 6 (c) show the case where
  • FIGS. 5 (d) and 6 (d) show
  • the cross-sectional shape of the warp of the electronic device epitaxial substrate 1 is preferably uniformly warped in one direction as shown in FIGS. 5 (a) and 6 (a).
  • the cross-sectional shape of the warp of the epitaxial substrate for electronic devices is preferably a uniform curved shape over the entire width, as shown in FIGS. 5 (a) and 6 (a). This is because the correction of the warp can be easily performed and the device exposure failure due to the suction failure can be suppressed. However, as described above, the peripheral portion 3 mm of the substrate is excluded.
  • a buffer 4 as an insulating layer is further provided between the Si single crystal substrate 2 and the group III nitride laminate 3. This is because it is possible to prevent a current from flowing through the Si single crystal substrate 2 and to suppress the leakage current in the vertical direction and improve the breakdown voltage by using a Si substrate having a low specific resistance.
  • the buffer 4 preferably has a stacked body 4a having a superlattice multilayer structure.
  • One including at least the second layer 4a 2 made of a material may be alternately laminated.
  • the superlattice multilayer structure preferably contains 1 ⁇ 10 18 / cm 3 or more of C (carbon). This is because the generation of carriers due to band discontinuity can be suppressed and the withstand voltage of the buffer can be further improved.
  • the upper limit of the C concentration is not particularly specified, but is preferably 1 ⁇ 10 20 / cm 3 or less from the viewpoint of suppressing generation of pits in the group III nitride laminate 3. Note that in an ordinary superlattice, the interface is formed with a sharp change, but in the present application, other layers may be inserted into the interface or within the range that does not impair the technical effect of the invention of the present application. The case where the composition is continuously changed or the composition of the superlattice multilayer structure is changed is also included.
  • the thickness of the layer having a large band gap is preferably not less than a thickness that can suppress the tunnel current and not more than a thickness at which cracks do not occur.
  • the layer having a small band gap preferably contains at least Al so that the C concentration can be effectively incorporated.
  • the thickness of the layer with a small band gap is preferably larger than the layer with a large band gap, and 40 nm or less.
  • the composition of Al is 50% or more (
  • the number of stacked pairs in the superlattice multilayer structure is not particularly limited, but as the number of pairs is increased, the leakage current in the vertical direction can be suppressed and the breakdown voltage can be improved.
  • an electronic device epitaxial substrate 1 is an electronic device epitaxial substrate 1 in which the lateral direction is a main current conduction direction, and a plurality of layers of group III nitride are formed on a Si single crystal substrate 2.
  • a group III nitride laminate 3 is formed by epitaxially growing a physical layer, and the Si single crystal substrate 2 includes a p-type substrate having a specific resistance of 0.01 ⁇ ⁇ cm or less by adding high-concentration boron.
  • the amount of boron added is preferably 10 19 / cm 3 or more and is preferably contained in the entire substrate.
  • This boron may be added into the single crystal by adding it as an impurity during the production of a single crystal such as the CZ method or the FZ method, or may be introduced by a method such as ion implantation or thermal diffusion.
  • the above boron does not need to be added to the entire area of the single crystal substrate, and may be added to a part of the substrate.
  • a Si film having a boron addition amount less than the above value is formed on a substrate having an abnormal boron addition amount, or a portion having an addition amount less than the above value is partially in the Si substrate.
  • a Si film having a boron addition amount less than the above value is formed on a substrate having an abnormal boron addition amount, or a portion having an addition amount less than the above value is partially in the Si substrate.
  • the present invention also includes a case where a surface-modified layer such as a Si nitride film, a carbide film, or an oxide film is formed as an initial layer on the substrate surface, or a different material other than Si or Group III nitride is formed. included.
  • impurities other than B for example, Al, Ga, In, P, Sb, As, H, C, Ge, N, O, etc. can also be included. Addition of impurities for the purpose of increasing the hardness of the Si single crystal substrate is more preferable.
  • a buffer as an insulating layer having a laminate composed of a superlattice multilayer structure is formed on a Si single crystal substrate, and then a group III nitride laminate having a HEMT structure is formed. It is preferable to do this.
  • Both a laminate having a superlattice multilayer structure and a group III nitride laminate having a HEMT structure can be formed by various thin film lamination methods such as MOCVD, MBE, and HVPE.
  • Example 1 A 3-inch diameter Si single crystal substrate (plate thickness: 625 ⁇ m, boron addition amount: 2 ⁇ 10 19 / cm 3 , specific resistance value 0.005 ⁇ ⁇ cm, crystal plane (111)) is 1050 in a hydrogen and nitrogen atmosphere. After heating to 0 ° C., the supply amount of trimethylgallium (TMG), trimethylaluminum (TMA), and NH 3 is adjusted using the MOCVD method, whereby an AlN layer having a thickness of 200 nm and an Al 0.25 layer having a thickness of 50 nm are adjusted. A Ga 0.75 N layer was formed.
  • TMG trimethylgallium
  • TMA trimethylaluminum
  • NH 3 the MOCVD method
  • TMG trimethylgallium
  • TMA trimethylaluminum
  • NH 3 NH 3
  • AlN film thickness: 4 nm
  • Al 0 .5 on the Al 0.25 Ga 0.75 N layer .
  • An insulating superlattice layer was formed by alternately stacking 80 pairs of 15 Ga 0.85 N (film thickness: 25 nm). The average C concentration of this superlattice layer was 2 ⁇ 10 18 / cm 3 .
  • a 1.5 ⁇ m thick GaN layer and Al 0.25 Ga 0.75 N (film thickness 20 nm) functioning as a lateral current conductive layer were laminated thereon to produce an electronic device epitaxial substrate.
  • Example 2 An epitaxial substrate for an electronic device was produced in the same manner as in Example 1 except that the boron addition amount was 10 19 / cm 3 and the specific resistance value of the Si single crystal substrate was 0.01 ⁇ ⁇ cm.
  • Example 1 An epitaxial substrate for an electronic device was produced by the same method as in Example 1 except that the boron addition amount was 4 ⁇ 10 18 / cm 3 and the specific resistance value of the Si single crystal substrate was 0.02 ⁇ ⁇ cm.
  • Example 2 An epitaxial substrate for an electronic device was produced by the same method as in Example 1 except that the boron addition amount was 1.5 ⁇ 10 16 / cm 3 and the specific resistance value of the Si single crystal substrate was 1 ⁇ ⁇ cm.
  • Example 3 An epitaxial substrate for an electronic device was produced in the same manner as in Example 1 except that the boron addition amount was 8 ⁇ 10 14 / cm 3 and the specific resistance value of the Si single crystal substrate was 25 ⁇ ⁇ cm.
  • Example 4 An epitaxial substrate for an electronic device was produced in the same manner as in Example 1 except that the boron addition amount was 1 ⁇ 10 13 / cm 3 and the specific resistance value of the Si single crystal substrate was 5000 ⁇ ⁇ cm.
  • FIGS. 7A to 7D show the surfaces of the warped shapes of the cross sections of Example 1, Comparative Example 1, Comparative Example 2, and Comparative Example 4, respectively, using the shape measuring apparatus.
  • Table 1 shows the measurement results of the BOW and SORI values.
  • FIG. 7A it can be seen that the shape of the warp of the cross section of the epitaxial substrate for electronic devices of Example 1 according to the present invention is uniform in one direction.
  • FIGS. 7B to 7D the shape of the warp of the cross section of the epitaxial substrate for electronic devices of Comparative Example 1, Comparative Example 2, and Comparative Example 4 is not uniform. I understand. Further, as shown in Tables 1 and 2, Examples 1 and 2 according to the present invention are compared with Comparative Examples 1 to 4 by setting the specific resistance value of the Si single crystal substrate to 0.01 ⁇ ⁇ cm or less. It can be seen that the value of
  • the substrate thickness / size is not particularly limited to the above-described embodiment, and is appropriately selected depending on the application.
  • the warp shape of the epitaxial substrate for electronic devices can be appropriately controlled without degrading the performance of the device by making the specific resistance value of the Si single crystal substrate equal to or less than the appropriate value.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

　反り形状を適正に制御した、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板およ びその製造方法を提供する。 　Si単結晶基板と、該Si単結晶基板上に複数層のＩＩＩ族窒化物層をエピタキシャル成長させて形成したＩＩＩ族窒化物積層体とを具え、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板であっ て、前記Si単結晶基板はｐ型基板であって、かつ比抵抗値が0.01Ω･cm以下であることを特徴とする。

Description

電子デバイス用エピタキシャル基板およびその製造方法
　本発明は、電子デバイス用エピタキシャル基板およびその製造方法、特に、ＨＥＭＴ用エピタキシャル基板およびその製造方法に関する。
　近年、ＩＣ用デバイス等の高速化に伴い、高速の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）として、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ　ｅｌｅｃｔｒｏｎ　ｍｏｂｉｌｉｔｙ　ｔｒａｎｓｉｓｔｏｒ）が広く用いられるようになっている。このような電界効果型のトランジスタは、例えば図１に模式的に示されるように、絶縁性基板２１上にチャネル層２２および電子供給層２３を積層し、この電子供給層２３の表面にソース電極２４、ドレイン電極２５およびゲート電極２６を配設することにより形成されるのが一般的である。デバイスの動作時には、ソース電極２４、電子供給層２３、チャネル層２２、電子供給層２３およびドレイン電極２５の順に電子が移動して横方向を主電流導通方向とし、この横方向の電子の移動は、ゲート電極２６に印加される電圧により制御される。ＨＥＭＴにおいて、バンドギャップの異なる電子供給層２３およびチャネル層２２の接合界面に生じる電子は、通常の半導体内と比較して高速で移動することができる。
　このような電界効果型のトランジスタのエピタキシャル基板としては、半導体基板上にＩＩＩ族窒化物積層体をエピタキシャル成長させたものを用いるのが一般的であり、この半導体基板の例として、特許文献１には、デバイスの性能を劣化させる基板損失の低減を目的として、１０２Ω・ｃｍを超える抵抗値を有するＳｉ基板を用いることが記載されており、特許文献２には、Ｓｉ基板へのリーク電流の低減を目的として１．０~５００Ω・ｃｍ程度の抵抗値を有するＳｉ基板を用いることが記載されている。
　このように、従来は抵抗値の高いＳｉ基板を用いることが望ましいとされてきたが、一般に、所定の抵抗値を有するＳｉ基板上に、抵抗値の異なる層をエピタキシャル成長させると、これらＳｉ基板と層との間に格子定数の不整合が生じ、歪みを緩和するために反りが発生することが知られている。エピタキシャル基板の反りは、デバイスプロセスの段階で、吸着不良や露光不良の原因となっていた。
　このような問題を解決するため、特許文献３には、予め半導体基板の反りの方向を識別し、その後適切にエピタキシャル層を成長させることにより、反りの絶対値を低減させる技術が開示されている。
　しかしながら、特許文献３に記載された技術では、予め識別される反りはインゴットからのスライス工程由来のもので、あくまでもエピタキシャル基板の反りの絶対値を低減させることだけを目的としており、最終的なエピタキシャル基板の反り形状を十分に制御することはできず、また、半導体基板の反りの方向を識別する工程を経るため製造工程が複雑であるという問題があった。
特開２００８−５２２４４７号公報 特開２００３−５９９４８号公報 特開平６−１１２１２０号公報
　本発明の目的は、上記問題を解決し、反り形状を適正に制御した、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板およびその製造方法を提供することにある。
　上記目的を達成するため、本発明の要旨構成は以下のとおりである。
　（１）Ｓｉ単結晶基板と、該Ｓｉ単結晶基板上に複数層のＩＩＩ族窒化物層をエピタキシャル成長させて形成したＩＩＩ族窒化物積層体とを具え、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板であって、前記Ｓｉ単結晶基板はｐ型基板であって、かつ比抵抗値が０．０１Ω・ｃｍ以下であることを特徴とする電子デバイス用エピタキシャル基板。
　（２）前記電子デバイス用エピタキシャル基板の反りの断面形状が、下記関係式を満たす上記（１）に記載の電子デバイス用エピタキシャル基板。
　記
　｜｜ＢＯＷ｜−ＳＯＲＩ｜≦２μｍ
　（３）前記電子デバイス用エピタキシャル基板の反りの断面形状が、全幅にわたって一様の湾曲形状である上記（１）または（２）に記載の電子デバイス用エピタキシャル基板。
　（４）前記Ｓｉ単結晶基板は、不純物元素として濃度１０１９／ｃｍ３以上のボロンを含有する上記（１）、（２）または（３）に記載の電子デバイス用エピタキシャル基板。
　（５）前記Ｓｉ単結晶基板と前記ＩＩＩ族窒化物積層体との間に、絶縁層としてのバッファをさらに具える上記（１）~（４）のいずれか一に記載の電子デバイス用エピタキシャル基板。
　（６）前記バッファは、超格子多層構造からなる積層体を有する上記（５）に記載の電子デバイス用エピタキシャル基板。
　（７）Ｓｉ単結晶基板上に複数層のＩＩＩ族窒化物層をエピタキシャル成長させてＩＩＩ族窒化物積層体を形成した、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板の製造方法であって、前記Ｓｉ単結晶基板は、高濃度のボロンを添加することにより、比抵抗値が０．０１Ω・ｃｍ以下であるｐ型基板となるよう形成されることを特徴とする電子デバイス用エピタキシャル基板の製造方法。
　（８）前記ボロンの添加量は、１０１９／ｃｍ３以上である上記（７）に記載の電子デバイス用エピタキシャル基板の製造方法。
　（９）前記ＩＩＩ族窒化物積層体を形成する前に、前記Ｓｉ単結晶基板上に超格子多層構造からなる積層体を有する絶縁層としてのバッファを形成し、その後、ＨＥＭＴ構造のＩＩＩ族窒化物積層体を形成する上記（７）または（８）に記載の電子デバイス用エピタキシャル基板の製造方法。
　本発明は、Ｓｉ単結晶基板の比抵抗値を適正値以下とすることによって、デバイスの性能を劣化させることなく、電子デバイス用エピタキシャル基板の反り形状を適正に制御することができる。
　また、本発明は、高濃度のボロンを添加してＳｉ単結晶基板の比抵抗値を適正値以下とすることにより、電子デバイス用エピタキシャル基板の反り形状を適正に制御することができる。
一般的な電界効果トランジスタを示す模式的断面図である。 本発明に従う電子デバイス用エピタキシャル基板の模式的断面図である。 「ＢＯＷ」を説明するための模式図である。 「ＳＯＲＩ」を説明するための模式図である。 （ａ）~（ｄ）は、様々な反りの断面形状をそれぞれ示したものである。 （ａ）~（ｄ）は、様々な反りの断面形状をそれぞれ示したものである。 （ａ）~（ｄ）は、形状測定装置を用いて測定した電子デバイス用エピタキシャル基板の等高線およびその断面の表面をそれぞれ示したものである。
　次に、本発明の電子デバイス用エピタキシャル基板の実施形態について図面を参照しながら説明する。図２は、この発明に従う電子デバイス用エピタキシャル基板の断面構造を模式的に示したものである。
　図２に示すように、本発明の電子デバイス用エピタキシャル基板１は、Ｓｉ単結晶基板２と、このＳｉ単結晶基板２上に複数層のＩＩＩ族窒化物層をエピタキシャル成長させて形成したＩＩＩ族窒化物積層体３とを具え、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板であって、Ｓｉ単結晶基板２はｐ型基板であって、かつ比抵抗値が０．０１Ω・ｃｍ以下であることを特徴とし、かかる構成を有することにより、デバイスの性能を劣化させることなく、電子デバイス用エピタキシャル基板の反り形状を適正に制御することができることを見出したものである。
　ここで、「横方向を主電流導通方向とする」とは、図１で示したように、ソース電極からドレイン電極へ、主に積層体の幅方向に電流が流れることを意味し、例えば半導体を一対の電極で挟んだ構造のように、主に縦方向すなわち積層体の厚さ方向に電流が流れるものとは異なることを意味する。
　Ｓｉ単結晶基板２の比抵抗値は、ｐ型不純物元素を添加することにより調整される。このｐ型不純物元素としては、例えばボロン、アルミニウムやガリウムなどが挙げられるが、より高濃度に添加できるという点から、ボロンを用いるのが好ましい。このとき、Ｓｉ単結晶基板２の比抵抗値を０．０１Ω・ｃｍ以下に調整するため、ボロンの添加濃度は１０１９／ｃｍ３以上とするのが好ましい。なお、Ｓｉ単結晶基板２のサイズは、用途に応じて適宜選択することができる。なお、Ｓｉ単結晶基板の面は特に特定されるものでなく、（１１１），（１００），（１１０）面など、各面が適用可能であるが、（１１１）面を用いることが好ましい。（１１１）面を用いた場合、ＩＩＩ族窒化物の（０００１）面が容易に成長でき、表面平坦性が向上できるからである。また、裏面に他の材料の基板を貼り合わせたり、酸化膜、窒化膜等の保護膜をつけたりすることもできる。
　このように、Ｓｉ単結晶基板２の比抵抗値を０．０１Ω・ｃｍ以下とすることにより、電子デバイス用エピタキシャル基板の反り形状を適正化することができる。ここで、「反り」形状の適正度は、図３に示される「ＢＯＷ」の絶対値から、図４に示される「ＳＯＲＩ」を差し引いた値の絶対値によって定義される。ＢＯＷ値とは、図３に示すとおり、非吸着でのワーク中心測定値（測定表面）に対し、中心以外の測定値と異符号で絶対値の最大のものを絶対値同士で和をとり中心測定値の符号を付した値である。一方、ＳＯＲＩ値とは、図４に示すとおり、非吸着での主表面（ｆｒｏｎｔ　ｓｕｒｆａｃｅ）での全測定点データの最大値と最小値との差の値である。
　本発明に従う電子デバイス用エピタキシャル基板１の反りの断面形状は、以下の関係式を満たすのが好ましい。
　｜｜ＢＯＷ｜−ＳＯＲＩ｜≦２μｍ
　但し、基板の周辺部３ｍｍは除外して測定した値とする。基板周辺部は、Ｓｉ単結晶基板自体のＳＯＲＩ形状・基板エッジ処理形状等の要因で、狭い領域の変形が発生することがあるためである。
　図５（ａ）~（ｄ）は、様々な反りの断面形状をそれぞれ示したものであって、図６（ａ）~（ｄ）は、図５（ａ）~（ｄ）と同じ反りの断面形状をそれぞれ示したものである。図５および図６中の破線は、ＢＯＷとＳＯＲＩを測定するために用いたものである。図５（ａ）~（ｃ）および図６（ａ）~（ｃ）は、｜ＢＯＷ｜とＳＯＲＩの値がほぼ等しい場合を、図５（ｄ）および図６（ｄ）は｜ＢＯＷ｜とＳＯＲＩが異なる場合を示したものである。電子デバイス用エピタキシャル基板１の反りの断面形状は、図５（ａ）および図６（ａ）のように、一方向に均一に反っているのが好ましい。反対に、図５（ｄ）および図６（ｄ）に示すように、反りの断面形状が両方向に反っている場合には、｜ＢＯＷ｜とＳＯＲＩの値が異なり、これらの差の絶対値が大きくなるほど、反りの形状は両方向に不均一になることとなる。上記｜｜ＢＯＷ｜−ＳＯＲＩ｜が２μｍを超える場合、デバイスの性能を劣化させるおそれがあり、また、吸着不良や露光不良の原因となるおそれがある。
　電子デバイス用エピタキシャル基板の反りの断面形状は、図５（ａ）および図６（ａ）に示すように、全幅にわたって一様の湾曲形状であるのが好ましい。反りの矯正を容易に行うことができ、吸着不良によるデバイス露光不良を抑制することができるためである。但し、上述したように、基板の周辺部３ｍｍは除くものとする。
　また、Ｓｉ単結晶基板２とＩＩＩ族窒化物積層体３との間に、絶縁層としてのバッファ４をさらに具えるのが好ましい。Ｓｉ単結晶基板２に電流が流れるのを防止し、また、比抵抗の低いＳｉ基板を用いることによる、縦方向のリーク電流の抑制及び耐圧向上を図ることができるためである。
　バッファ４は、超格子多層構造からなる積層体４ａを有するのが好ましい。この積層体４ａは、例えばＢａ１Ａｌｂ１Ｇａｃ１Ｉｎｄ１Ｎ（０≦ａ１≦１，０≦ｂ１≦１，０≦ｃ１≦１，０≦ｄ１≦１，ａ１＋ｂ１＋ｃ１＋ｄ１＝１）材料からなる第１層４ａ１および該第１層とはバンドギャップの異なるＢａ２Ａｌｂ２Ｇａｃ２Ｉｎｄ２Ｎ（０≦ａ２≦１，０≦ｂ２≦１，０≦ｃ２≦１，０≦ｄ２≦１，ａ２＋ｂ２＋ｃ２＋ｄ２＝１）材料からなる第２層４ａ２を少なくとも含むものを交互に積層したものとすることができる。バンドの不連続に起因した縦方向の抵抗を増大することができるためである。この際、超格子多層構造内には、１×１０１８／ｃｍ３以上のＣ（カーボン）を含むことが好ましい。バンド不連続に起因したキャリアの発生を抑制し、バッファの耐圧をより向上させることができるためである。Ｃ濃度の上限は特に指定されるものではないが、ＩＩＩ族窒化物積層体３でのピットの発生を抑制する観点から、１×１０２０／ｃｍ３以下であることが好ましい。なお、通常の超格子においては、界面を急峻に変化させて形成するが、本出願においては、本願の発明の技術的効果を損なわない範囲内で、界面に他の層を挿入したり、界面の組成を連続的に変化させたり、超格子多層構造の組成を変化させたりする場合も含まれる。
　特に耐圧の向上という観点から考えると、バンドギャップの大きい層の厚みは、トンネル電流が抑制できる程度の厚み以上でかつ、クラックの発生しない膜厚以下とすることが好ましい。たとえば、ＩＩＩ族窒化物中最大のバンドギャップを持つＡｌＮを用いて、２~１０ｎｍに設定することが好ましい。また、同様の観点から、バンドギャップの小さい層は、Ｃ濃度を有効に取りこめるように、少なくともＡｌを含むことが好ましい。
　また、超格子多層構造の歪緩衝効果を有効に発揮し、クラックの発生を抑制するために、バンドギャップの小さい層の厚みは、バンドギャップの大きい層より厚く、４０ｎｍ以下が好ましい。また、同様の理由により、バンドギャップの大きい層との組成差が必要であり、バンドギャップの大きい層よりＡｌの組成が５０％以上の差（｜ｂ１−ｂ２｜≧０．５）があることがあることが好ましい。
　超格子多層構造の積層ペア数は特に限定されるものではないが、ペア数を増やせば増やすほど縦方向のリーク電流の抑制及び耐圧向上を図ることができる。
　次に、本発明の電子デバイス用エピタキシャル基板の製造方法の実施形態について図面を参照しながら説明する。図２に示すように、本発明の電子デバイス用エピタキシャル基板１は、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板１であって、Ｓｉ単結晶基板２上に複数層のＩＩＩ族窒化物層をエピタキシャル成長させてＩＩＩ族窒化物積層体３を形成し、Ｓｉ単結晶基板２は、高濃度のボロンを添加することにより、比抵抗値が０．０１Ω・ｃｍ以下であるｐ型基板となるよう形成されることを特徴とし、かかる構成を有することにより、デバイスの性能を劣化させることなく、反り形状を適正に制御することができるものである。
　ボロンの添加量は、１０１９／ｃｍ３以上とし、基板全体に含まれているのが好ましい。このボロンは、ＣＺ法・ＦＺ法などの単結晶作製時に不純物として添加することにより、単結晶内に添加してもよいし、イオン注入等の方法や、熱拡散で導入することもできる。また、この際、単結晶基板全域に上記のボロンが添加されている必要はなく、基板の一部に添加されていれば良い。例えば、ボロン添加量が上記値異常の基板上に、ボロン添加量が上記値未満のＳｉ膜が形成されていたり、部分的に、上記値未満の添加量の部分がＳｉ基板内にある場合も、本発明に含まれる。また、基板表面に、初期層として、Ｓｉ窒化膜・炭化膜・酸化膜等の表面変質層が形成されていたり、ＳｉもしくはＩＩＩ族窒化物以外の異なる材料が形成されている場合も本発明に含まれる。また、Ｂ以外の不純物、たとえば、Ａｌ、Ｇａ、Ｉｎ、Ｐ、Ｓｂ、Ａｓ、Ｈ、Ｃ、Ｇｅ、Ｎ、Ｏなども含むことができる。Ｓｉ単結晶基板の硬度をあげる目的の不純物の添加はより好ましい。
　ＩＩＩ族窒化物積層体を形成する前に、Ｓｉ単結晶基板上に超格子多層構造からなる積層体を有する絶縁層としてのバッファを形成し、その後、ＨＥＭＴ構造のＩＩＩ族窒化物積層体を形成するのが好ましい。超格子多層構造からなる積層体、ＨＥＭＴ構造のＩＩＩ族窒化物積層体ともに、ＭＯＣＶＤ、ＭＢＥ、ＨＶＰＥ等の各種薄膜積層方法により形成することができる。
　なお、図１~６は、代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではない。
　（実施例１）
　直径３インチのＳｉ単結晶基板（板厚：６２５μｍ，ボロン添加量：２×１０１９／ｃｍ３，比抵抗値０．００５Ω・ｃｍ，結晶面（１１１））を、水素および窒素雰囲気中で１０５０℃に加熱した後、ＭＯＣＶＤ法を用いて、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、ＮＨ３の供給量を調整することにより、膜厚２００ｎｍのＡｌＮ層と膜厚５０ｎｍのＡｌ０．２５Ｇａ０．７５Ｎ層を形成した。その後、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、ＮＨ３の供給量を調整することにより、前記Ａｌ０．２５Ｇａ０．７５Ｎ層の上に、ＡｌＮ（膜厚４ｎｍ）とＡｌ０．１５Ｇａ０．８５Ｎ（膜厚：２５ｎｍ）を交互に８０対積層させた絶縁性の超格子層を形成した。この超格子層の平均Ｃ濃度は２×１０１８／ｃｍ３であった。更にその上に、横方向電流導電層として機能する、厚さ１．５μｍのＧａＮ層とＡｌ０．２５Ｇａ０．７５Ｎ（膜厚２０ｎｍ）を積層し、電子デバイス用エピタキシャル基板を作製した。
　（実施例２）
　ボロン添加量を１０１９／ｃｍ３とし、Ｓｉ単結晶基板の比抵抗値を０．０１Ω・ｃｍとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
　（比較例１）
　ボロン添加量を４×１０１８／ｃｍ３とし、Ｓｉ単結晶基板の比抵抗値を０．０２Ω・ｃｍとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
　（比較例２）
　ボロン添加量を１．５×１０１６／ｃｍ３とし、Ｓｉ単結晶基板の比抵抗値を１Ω・ｃｍとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
　（比較例３）
　ボロン添加量を８×１０１４／ｃｍ３とし、Ｓｉ単結晶基板の比抵抗値を２５Ω・ｃｍとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
　（比較例４）
　ボロン添加量を１×１０１３／ｃｍ３とし、Ｓｉ単結晶基板の比抵抗値を５０００Ω・ｃｍとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
　（評価）
　実施例１~２および比較例１~４の各電子デバイス用エピタキシャル基板に対し、形状測定装置（ＦＴ−９００：ＮＩＤＥＣ製）を用いて、反りの形状を観察し、ＢＯＷおよびＳＯＲＩの値を測定した。図７（ａ）~（ｄ）は、上記形状測定装置を用いて、実施例１、比較例１、比較例２および比較例４の断面の反りの形状の表面をそれぞれ示したものであり、表１は、ＢＯＷおよびＳＯＲＩの値の測定結果を示したものである。
　また、Ｓｉ単結晶基板自体の形状のばらつきを考慮すべく、実施例１~２および比較例１~４の電子デバイス用エピタキシャル基板をそれぞれ１０枚ずつ作製し、各々上記と同様の実験を行った。表２は、各例の結果の最小値および最大値を示したものである。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　図７（ａ）に示すように、本発明に従う実施例１の電子デバイス用エピタキシャル基板の断面の反りの形状は、一方向に均一となっていることがわかる。一方、図７（ｂ）~図７（ｄ）に示すように、比較例１、比較例２および比較例４の電子デバイス用エピタキシャル基板の断面の反りの形状は、不均一となっていることがわかる。また、表１および表２に示すように、本発明に従う実施例１および２は、Ｓｉ単結晶基板の比抵抗値を０．０１Ω・ｃｍ以下とすることにより、比較例１~４と比較して｜｜ＢＯＷ｜−ＳＯＲＩ｜の値を小さくすることができていることがわかる。
　基板厚み・サイズについては、特に上記実施例に限定されるわけではなく、適用用途により適宜選択される。
　本発明によれば、Ｓｉ単結晶基板の比抵抗値を適正値以下とすることによって、デバイスの性能を劣化させることなく、電子デバイス用エピタキシャル基板の反り形状を適正に制御することができる。
　１　　　　電子デバイス用エピタキシャル基板
　２　　　　Ｓｉ単結晶基板
　３　　　　ＩＩＩ族窒化物積層体
　３ａ　　　チャネル層
　３ｂ　　　電子供給層
　４　　　　バッファ
　４ａ　　　超格子多層構造からなる積層体
　４ｂ　　　中間層
　４ｃ　　　核形成層

Claims (9)

  1. 　Ｓｉ単結晶基板と、該Ｓｉ単結晶基板上に複数層のＩＩＩ族窒化物層をエピタキシャル成長させて形成したＩＩＩ族窒化物積層体とを具え、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板であって、
    　前記Ｓｉ単結晶基板はｐ型基板であって、かつ比抵抗値が０．０１Ω・ｃｍ以下であることを特徴とする電子デバイス用エピタキシャル基板。
  2. 　前記電子デバイス用エピタキシャル基板の反りの断面形状が、下記関係式を満たす請求項１に記載の電子デバイス用エピタキシャル基板。
    　記
    　｜｜ＢＯＷ｜−ＳＯＲＩ｜≦２μｍ
  3. 　前記電子デバイス用エピタキシャル基板の反りの断面形状が、全幅にわたって一様の湾曲形状である請求項１または２に記載の電子デバイス用エピタキシャル基板。
  4. 　前記Ｓｉ単結晶基板は、不純物元素として濃度１０１９／ｃｍ３以上のボロンを含有する請求項１、２または３に記載の電子デバイス用エピタキシャル基板。
  5. 　前記Ｓｉ単結晶基板と前記ＩＩＩ族窒化物積層体との間に、絶縁層としてのバッファをさらに具える請求項１~４のいずれか一項に記載の電子デバイス用エピタキシャル基板。
  6. 　前記バッファは、超格子多層構造からなる積層体を有する請求項５に記載の電子デバイス用エピタキシャル基板。
  7. 　Ｓｉ単結晶基板上に複数層のＩＩＩ族窒化物層をエピタキシャル成長させてＩＩＩ族窒化物積層体を形成した、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板の製造方法であって、
    　前記Ｓｉ単結晶基板は、高濃度のボロンを添加することにより、比抵抗値が０．０１Ω・ｃｍ以下であるｐ型基板となるよう形成されることを特徴とする電子デバイス用エピタキシャル基板の製造方法。
  8. 　前記ボロンの添加量は、１０１９／ｃｍ３以上である請求項７に記載の電子デバイス用エピタキシャル基板の製造方法。
  9. 　前記ＩＩＩ族窒化物積層体を形成する前に、前記Ｓｉ単結晶基板上に超格子多層構造からなる積層体を有する絶縁層としてのバッファを形成し、その後、ＨＥＭＴ構造のＩＩＩ族窒化物積層体を形成する請求項７または８に記載の電子デバイス用エピタキシャル基板の製造方法。
PCT/JP2009/069896 2008-11-27 2009-11-18 電子デバイス用エピタキシャル基板およびその製造方法 WO2010061865A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
EP09829111A EP2357661A4 (en) 2008-11-27 2009-11-18 EPITAXIAL SUBSTRATE FOR ELECTRONIC DEVICE AND METHOD FOR MANUFACTURING THE SAME
CN2009801532807A CN102272889B (zh) 2008-11-27 2009-11-18 电子器件用外延基板及其生产方法
KR1020127017774A KR101527638B1 (ko) 2008-11-27 2009-11-18 전자 디바이스용 에피택셜 기판 및 그 제조 방법
KR1020117013087A KR101205020B1 (ko) 2008-11-27 2009-11-18 전자 디바이스용 에피택셜 기판 및 그 제조 방법
US13/131,411 US20110298009A1 (en) 2008-11-27 2009-11-18 Epitaxial substrate for electronic device and method of producing the same
US13/550,115 US10388517B2 (en) 2008-11-27 2012-07-16 Epitaxial substrate for electronic device and method of producing the same

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008-302620 2008-11-27
JP2008302620 2008-11-27
JP2009260014A JP4519196B2 (ja) 2008-11-27 2009-11-13 電子デバイス用エピタキシャル基板およびその製造方法
JP2009-260014 2009-11-13

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US13/131,411 A-371-Of-International US20110298009A1 (en) 2008-11-27 2009-11-18 Epitaxial substrate for electronic device and method of producing the same
US13/550,115 Continuation US10388517B2 (en) 2008-11-27 2012-07-16 Epitaxial substrate for electronic device and method of producing the same

Publications (1)

Publication Number Publication Date
WO2010061865A1 true WO2010061865A1 (ja) 2010-06-03

Family

ID=42225736

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/069896 WO2010061865A1 (ja) 2008-11-27 2009-11-18 電子デバイス用エピタキシャル基板およびその製造方法

Country Status (6)

Country Link
US (2) US20110298009A1 (ja)
EP (2) EP2357661A4 (ja)
JP (1) JP4519196B2 (ja)
KR (2) KR101527638B1 (ja)
CN (2) CN102272889B (ja)
WO (1) WO2010061865A1 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4677499B2 (ja) * 2008-12-15 2011-04-27 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP5543866B2 (ja) * 2010-07-16 2014-07-09 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル基板
JP5384450B2 (ja) * 2010-09-03 2014-01-08 コバレントマテリアル株式会社 化合物半導体基板
KR101720589B1 (ko) * 2010-10-11 2017-03-30 삼성전자주식회사 이 모드(Ｅ-ｍｏｄｅ) 고 전자 이동도 트랜지스터 및 그 제조방법
JP5059205B2 (ja) 2011-03-03 2012-10-24 株式会社東芝 ウェーハ及び結晶成長方法
JP5460751B2 (ja) * 2012-01-16 2014-04-02 株式会社東芝 半導体装置
JP2014022698A (ja) * 2012-07-24 2014-02-03 Dowa Holdings Co Ltd 窒化物半導体成長用Ｓｉ基板およびそれを用いた電子デバイス用エピタキシャル基板およびそれらの製造方法
WO2014041736A1 (ja) * 2012-09-13 2014-03-20 パナソニック株式会社 窒化物半導体構造物
JP2014072429A (ja) 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置
CN104641453B (zh) 2012-10-12 2018-03-30 住友电气工业株式会社 Iii族氮化物复合衬底及其制造方法以及制造iii族氮化物半导体器件的方法
JP6322890B2 (ja) 2013-02-18 2018-05-16 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイスの製造方法
JP6154604B2 (ja) * 2012-12-07 2017-06-28 住友化学株式会社 窒化物半導体エピタキシャルウェハ
EP3282041B1 (en) 2013-02-15 2020-06-24 AZUR SPACE Solar Power GmbH P doping of group iii nitride buffer layer structure on a heterosubstrate
US9923063B2 (en) 2013-02-18 2018-03-20 Sumitomo Electric Industries, Ltd. Group III nitride composite substrate and method for manufacturing the same, laminated group III nitride composite substrate, and group III nitride semiconductor device and method for manufacturing the same
JP6108609B2 (ja) 2013-04-25 2017-04-05 クアーズテック株式会社 窒化物半導体基板
JP5756830B2 (ja) * 2013-05-31 2015-07-29 サンケン電気株式会社 半導体基板、半導体装置、及び、半導体装置の製造方法
JP2014236093A (ja) 2013-05-31 2014-12-15 サンケン電気株式会社 シリコン系基板、半導体装置、及び、半導体装置の製造方法
CN105264651B (zh) * 2013-07-19 2017-10-03 夏普株式会社 场效应晶体管
JP2015053328A (ja) 2013-09-05 2015-03-19 富士通株式会社 半導体装置
JP2015070064A (ja) 2013-09-27 2015-04-13 富士通株式会社 半導体装置及び半導体装置の製造方法
CN105373072A (zh) * 2014-09-01 2016-03-02 富泰华工业（深圳）有限公司 高精度平面加工系统及方法
US9608103B2 (en) 2014-10-02 2017-03-28 Toshiba Corporation High electron mobility transistor with periodically carbon doped gallium nitride
JP2017216257A (ja) * 2014-10-14 2017-12-07 シャープ株式会社 窒化物半導体およびそれを用いた電子デバイス
JP2017054955A (ja) * 2015-09-10 2017-03-16 株式会社東芝 半導体装置
JP2018041851A (ja) * 2016-09-08 2018-03-15 クアーズテック株式会社 窒化物半導体基板
WO2019151441A1 (ja) * 2018-02-01 2019-08-08 住友化学株式会社 半導体ウエハー及びその製造方法
JP7179706B2 (ja) * 2018-12-12 2022-11-29 クアーズテック株式会社 窒化物半導体基板
US10825895B2 (en) * 2018-12-12 2020-11-03 Coorstek Kk Nitride semiconductor substrate

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112120A (ja) 1992-09-26 1994-04-22 Toshiba Corp 半導体エピタキシャル基板の製造方法
JP2003059948A (ja) 2001-08-20 2003-02-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2005159207A (ja) * 2003-11-28 2005-06-16 Sanken Electric Co Ltd 半導体素子形成用板状基体の製造方法
JP2005158846A (ja) * 2003-11-21 2005-06-16 Sanken Electric Co Ltd 半導体素子形成用板状基体及びその製造方法
JP2007273814A (ja) * 2006-03-31 2007-10-18 Furukawa Electric Co Ltd:The シリコン基板及びその製造方法
JP2008522447A (ja) 2004-12-03 2008-06-26 ニトロネックス コーポレイション シリコン基板からなるｉｉｉ族窒化物材料構造体
JP2008251704A (ja) * 2007-03-29 2008-10-16 Furukawa Electric Co Ltd:The シリコン基板及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5393993A (en) * 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
JP4329984B2 (ja) * 2002-02-28 2009-09-09 古河電気工業株式会社 Ｉｉｉ−ｖ族窒化物半導体の層構造体、その製造方法
US6969824B2 (en) * 2003-07-16 2005-11-29 Lincoln Global, Inc. Locking device for latch assembly
JP4867137B2 (ja) * 2004-05-31 2012-02-01 住友化学株式会社 化合物半導体エピタキシャル基板
JP4826703B2 (ja) * 2004-09-29 2011-11-30 サンケン電気株式会社 半導体素子の形成に使用するための板状基体
JP2007059595A (ja) * 2005-08-24 2007-03-08 Toshiba Corp 窒化物半導体素子
CN101390201B (zh) * 2005-12-28 2010-12-08 日本电气株式会社 场效应晶体管和用于制备场效应晶体管的多层外延膜
JP2007242853A (ja) * 2006-03-08 2007-09-20 Sanken Electric Co Ltd 半導体基体及びこれを使用した半導体装置
US7608526B2 (en) * 2006-07-24 2009-10-27 Asm America, Inc. Strained layers within semiconductor buffer structures
JP2008034411A (ja) * 2006-07-26 2008-02-14 Toshiba Corp 窒化物半導体素子
JP5224311B2 (ja) 2007-01-05 2013-07-03 古河電気工業株式会社 半導体電子デバイス
JP5309452B2 (ja) * 2007-02-28 2013-10-09 サンケン電気株式会社 半導体ウエーハ及び半導体素子及び製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112120A (ja) 1992-09-26 1994-04-22 Toshiba Corp 半導体エピタキシャル基板の製造方法
JP2003059948A (ja) 2001-08-20 2003-02-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2005158846A (ja) * 2003-11-21 2005-06-16 Sanken Electric Co Ltd 半導体素子形成用板状基体及びその製造方法
JP2005159207A (ja) * 2003-11-28 2005-06-16 Sanken Electric Co Ltd 半導体素子形成用板状基体の製造方法
JP2008522447A (ja) 2004-12-03 2008-06-26 ニトロネックス コーポレイション シリコン基板からなるｉｉｉ族窒化物材料構造体
JP2007273814A (ja) * 2006-03-31 2007-10-18 Furukawa Electric Co Ltd:The シリコン基板及びその製造方法
JP2008251704A (ja) * 2007-03-29 2008-10-16 Furukawa Electric Co Ltd:The シリコン基板及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2357661A4

Also Published As

Publication number Publication date
JP4519196B2 (ja) 2010-08-04
KR20110088559A (ko) 2011-08-03
CN102272889A (zh) 2011-12-07
CN102272889B (zh) 2013-09-11
US20120273759A1 (en) 2012-11-01
EP2357661A4 (en) 2012-10-17
EP2613341A1 (en) 2013-07-10
EP2357661A1 (en) 2011-08-17
US10388517B2 (en) 2019-08-20
CN103258717A (zh) 2013-08-21
KR20120096069A (ko) 2012-08-29
KR101527638B1 (ko) 2015-06-09
CN103258717B (zh) 2016-07-06
JP2010153817A (ja) 2010-07-08
US20110298009A1 (en) 2011-12-08
KR101205020B1 (ko) 2012-11-27

Similar Documents

Publication Publication Date Title
WO2010061865A1 (ja) 電子デバイス用エピタキシャル基板およびその製造方法
US8847203B2 (en) Group III nitride epitaxial laminate substrate
US8426893B2 (en) Epitaxial substrate for electronic device and method of producing the same
US8410472B2 (en) Epitaxial substrate for electronic device and method of producing the same
US8946863B2 (en) Epitaxial substrate for electronic device comprising a high resistance single crystal substrate on a low resistance single crystal substrate, and method of manufacturing
WO2011161975A1 (ja) エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法
JP5543866B2 (ja) Ｉｉｉ族窒化物エピタキシャル基板
JP5546301B2 (ja) 電子デバイス用エピタキシャル基板およびその製造方法
WO2015045412A1 (ja) 電子デバイス用エピタキシャル基板およびその製造方法
WO2016059923A1 (ja) 窒化物半導体およびそれを用いた電子デバイス
JP2014022698A (ja) 窒化物半導体成長用Ｓｉ基板およびそれを用いた電子デバイス用エピタキシャル基板およびそれらの製造方法
JP2015103665A (ja) 窒化物半導体エピタキシャルウエハおよび窒化物半導体
TWI441331B (zh) A epitaxial substrate for electronic components and a method for manufacturing the same
JP6108609B2 (ja) 窒化物半導体基板
JP6404738B2 (ja) 電子デバイス用エピタキシャル基板および高電子移動度トランジスタならびにそれらの製造方法
EP3940123A1 (en) Nitride semiconductor substrate

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980153280.7

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09829111

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13131411

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2009829111

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 20117013087

Country of ref document: KR

Kind code of ref document: A