JP6404738B2 - 電子デバイス用エピタキシャル基板および高電子移動度トランジスタならびにそれらの製造方法 - Google Patents

Description

本発明は、電子デバイス用エピタキシャル基板およびそれを用いた高電子移動度トランジスタならびにそれらの製造方法に関し、特に、高電子移動度トランジスタに供して好適な電子デバイス用エピタキシャル基板に関する。

近年、IC用デバイス等の高速化に伴い、高速の電界効果トランジスタ(FET: Field effect transistor)として、高電子移動度トランジスタ(HEMT: High electron mobility transistor)が広く用いられるようになっている。このような電界効果型のトランジスタは、例えば図１に模式的に示されるように、基板２１上にチャネル層２２および電子供給層２３を積層し、この電子供給層２３の表面にソース電極２４、ドレイン電極２５およびゲート電極２６を配設することにより形成され、デバイスの動作時には、ソース電極２４、電子供給層２３、チャネル層２２、電子供給層２３およびドレイン電極２５の順に電子が移動して、横方向を電流導通方向とし、この横方向の電子の移動は、ゲート電極２６に印加される電圧により制御される。ＨＥＭＴにおいて、バンドギャップの異なる電子供給層２３およびチャネル層２２の接合界面に生じる電子は、通常の半導体内と比較して高速で移動することができる。

このように、横方向の電子の移動、すなわち電流は、ゲート電圧によって制御されるが、一般に、ゲート電圧をしきい値電圧以上のOFF状態にしても電流が０になることはない。このOFF状態に流れる電流のことをリーク電流といい、リーク電流が増えると消費電力が増大し、その結果、発熱や当該トランジスタを組み込んだシステム不良動作などの問題が生じることになる。このリーク電流は、一般に、横方向リーク電流と縦方向リーク電流とに分けられ、横方向リーク電流とは、電子供給層２３側表面に配置した２電極間（たとえば、ソース電極２４とドレイン電極２５間）に流れるリーク電流のことをいい、縦方向リーク電流とは、電子供給層２３側表面と基板２１側表面にそれぞれ配置した２電極間に流れるリーク電流のことをいう。

本願出願人は、特許文献１において、導電性SiC単結晶基板を基板として用いつつ、横方向リーク電流を低減することのできる、横方向を電流導通方向とする以下の電子デバイス用エピタキシャル基板を先に提案している。すなわち、特許文献１において、導電性SiC基板上に、Al含有III族窒化物からなる初期成長層および所定の超格子積層体を有するバッファならびに所定の主積層体を具え、超格子積層体および主積層体のバッファ側の部分いずれか一方または両方が、１×10¹⁸ atoms/cm³以上のＣ濃度を有する電子デバイス用エピタキシャル基板を提案している。

特開2010-287882号公報

特許文献１に記載された電子デバイス用エピタキシャル基板により、横方向リーク電流の低減および良好な横方向耐圧特性を両立させ、また、縦方向耐圧を向上させることができ、さらに、放熱性を向上させ、かつ、クラックの発生を低減させることができる。ところで、電子デバイス用エピタキシャル基板の反りに対する要求が益々厳しくなっており、反り量については、特許文献１の技術には改善の余地がある。なお、電子デバイス用エピタキシャル基板の反りが過大となると、デバイスプロセスの段階で、吸着不良や露光不良などの原因となり得る。

そこで本発明は、横方向を主電流とする電子デバイス用エピタキシャル基板の基板としてSiC単結晶基板を用いた場合でも、反りを低減することのできる電子デバイス用エピタキシャル基板およびその製造方法を提供することを目的とする。また、本発明はかかる電子デバイス用エピタキシャル基板を用いた高電子移動度トランジスタおよびその製造方法を提供することを目的とする。

本発明者らは、上記課題を解決する方途について鋭意検討し、バッファの各層、すなわちSiC単結晶基板と接する初期成長層および超格子積層体のＡｌ組成比の関係に着目した。本発明者らの検討によると、初期成長層と、超格子積層体におけるＡｌ組成比の小さな層とのＡｌ組成差が大きい場合に、格子定数の不整合に起因する歪みが過大となって、電子デバイス用エピタキシャル基板の反り量が大きくなってしまう場合があることが判明した。そして、初期成長層と、超格子積層体との間に、適切なＡｌ組成比を有する調整層を挿設することで、初期成長層と超格子積層体との歪みを緩和することができ、その結果、電子デバイス用エピタキシャル基板の反りを低減することができることを知見し、本願発明を完成するに至った。

すなわち、本発明の要旨構成は以下の通りである。
（１）SiC単結晶基板と、該SiC単結晶基板上に形成した絶縁層としてのバッファと、該バッファ上に複数層のIII族窒化物層をエピタキシャル成長させて形成した主積層体とを具え、横方向を電流導通方向とする電子デバイス用エピタキシャル基板であって、前記バッファは、前記SiC単結晶基板と接する初期成長層および該初期成長層上の超格子多層構造からなる超格子積層体を少なくとも有し、前記初期成長層はB_a1Al_b1Ga_c1In_d1N (0≦a₁≦0.5, 0.5≦b₁≦1, 0≦c₁≦0.5, 0≦d₁≦0.5, a₁+b₁+c₁+d₁=1)材料からなり、前記超格子積層体はB_a2Al_b2Ga_c2In_d2N (0≦a₂≦0.5, 0.5≦b₂≦1, 0≦c₂≦0.5, 0≦d₂≦0.5, a₂+b₂+c₂+d₂=1)材料からなる第１層と、B_a3Al_b3Ga_c3In_d3N (0≦a₃≦0.26, 0.1≦b₃≦0.36, 0.64≦c₃≦0.9, 0≦d₃≦0.26, a₃+b₃+c₃+d₃=1)材料からなる第２層とを交互に積層してなり、前記初期成長層と前記超格子積層体の間に、B_a4Al_b4Ga_c4In_d4N (0≦a₄≦1, 0≦b₄≦b₃/2, 0≦c₄≦1, 0≦d₄≦1, a₄+b₄+c₄+d₄=1)材料からなる調整層が挿設されていることを特徴とする、電子デバイス用エピタキシャル基板。

（２）前記b₄が、b₄≦b₃/3である、上記（１）に記載の電子デバイス用エピタキシャル基板。

（３）前記b₄が、b₄≦0.05である、上記（１）または（２）に記載の電子デバイス用エピタキシャル基板。

（４）前記b₄が、b₄≧0.01である、上記（１）〜（３）のいずれかに記載の電子デバイス用エピタキシャル基板。

（５）前記超格子積層体のＣ濃度が1×10¹⁸ atoms/cm³以上であり、かつ、前記調整層のＣ濃度が1×10¹⁸ atoms/cm³以上である、上記（１）〜（４）のいずれかに記載の電子デバイス用エピタキシャル基板。

（６）前記超格子積層体のＣ濃度が1×10¹⁸ atoms/cm³以上である、上記（１）〜（５）のいずれかに記載の電子デバイス用エピタキシャル基板。

（７）前記調整層の厚さは、10nm以上50nm以下である、上記（１）〜（６）のいずれかに記載の電子デバイス用エピタキシャル基板。

（８）上記（１）〜（７）のいずれかに記載の電子デバイス用エピタキシャル基板を用いた高電子移動度トランジスタであって、前記主積層体がチャネル層および該チャネル層上の電子供給層を含み、前記電子供給層上にソース電極、ドレイン電極およびゲート電極を有することを特徴とする高電子移動度トランジスタ。

（９）SiC単結晶基板上に絶縁層としてのバッファを形成する工程と、該バッファ上に複数層のIII族窒化物層をエピタキシャル成長させて形成した主積層体を形成する工程と、を含む、横方向を電流導通方向とする電子デバイス用エピタキシャル基板の製造方法であって、前記バッファを形成する工程において、前記SiC単結晶基板と接する初期成長層、調整層および超格子多層構造からなる超格子積層体を順次形成し、前記初期成長層はB_a1Al_b1Ga_c1In_d1N (0≦a₁≦0.5, 0.5≦b₁≦1, 0≦c₁≦0.5, 0≦d₁≦0.5, a₁+b₁+c₁+d₁=1)材料からなり、前記超格子積層体はB_a2Al_b2Ga_c2In_d2N (0≦a₂≦0.5, 0.5≦b₂≦1, 0≦c₂≦0.5, 0≦d₂≦0.5, a₂+b₂+c₂+d₂=1)材料からなる第１層と、B_a3Al_b3Ga_c3In_d3N (0≦a₃≦0.26, 0.1≦b₃≦0.36, 0.64≦c₃≦0.9, 0≦d₃≦0.26, a₃+b₃+c₃+d₃=1)材料からなる第２層とを交互に積層してなり、前記調整層は、B_a4Al_b4Ga_c4In_d4N (0≦a₄≦1, 0≦b₄≦b₃/2, 0≦c₄≦1, 0≦d₄≦1, a₄+b₄+c₄+d₄=1)材料からなることを特徴とする、電子デバイス用エピタキシャル基板の製造方法。

（１０）上記（９）に記載の製造方法により製造された電子デバイス用エピタキシャル基板を用いる高電子移動度トランジスタの製造方法であって、前記主積層体を形成する工程において、チャネル層および電子供給層を順次形成し、前記電子供給層上にソース電極、ドレイン電極およびゲート電極を形成する工程を更に含むことを特徴とする高電子移動度トランジスタの製造方法。

本発明によれば、初期成長層と、超格子積層体との間に適切なＡｌ組成比を有する調整層を挿設したので、反りを低減することのできる電子デバイス用エピタキシャル基板およびその製造方法を提供することができる。また、かかる電子デバイス用エピタキシャル基板を用いた高電子移動度トランジスタおよびその製造方法を提供することができる。

一般的な電界効果トランジスタを示す模式的断面図である。 本発明に従う電子デバイス用エピタキシャル基板の模式的断面図である。 反り量（ＳＯＲＩ）の定義を説明する基板の模式断面図である。 実施例において、調整層のＡｌ組成ｂ_４に対するＳＯＲＩを示すグラフである。

（第１実施形態：電子デバイス用エピタキシャル基板）
以下、図面を参照して本発明の実施形態について説明する。なお、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。また、各図において、説明の便宜上、基板および各層の縦横の比率を実際の比率から誇張して示している。なお、超格子積層体６の積層構造の一部を省略している。なお、各層のB_aAl_bGa_cIn_dN材料における各組成比（a,b,c,d）の値は、例えばエネルギー分散型X線分析（EDS）を用いて測定することができる。十分な厚さがあればSEM-EDSを用いることができ、超格子積層体のように各層の厚さが薄い場合にはTEM-EDSを用いて同定することができる。

図１に示すように、本発明の一実施形態に従う電子デバイス用エピタキシャル基板１は、SiC単結晶基板２と、該SiC単結晶基板２上に形成した絶縁層としてのバッファ３と、該バッファ３上に複数層のIII族窒化物層をエピタキシャル成長させて形成した主積層体４とを具え、横方向を電流導通方向とする。ここで、バッファ３は、SiC単結晶基板２と接する初期成長層５および該初期成長層５上の超格子多層構造からなる超格子積層体６を少なくとも有し、初期成長層５はB_a1Al_b1Ga_c1In_d1N (0≦a₁≦0.5, 0.5≦b₁≦1, 0≦c₁≦0.5, 0≦d₁≦0.5, a₁+b₁+c₁+d₁=1)材料からなり、超格子積層体６はB_a2Al_b2Ga_c2In_d2N (0≦a₂≦0.5, 0.5≦b₂≦1, 0≦c₂≦0.5, 0≦d₂≦0.5, a₂+b₂+c₂+d₂=1)材料からなる第１層６ａと、B_a3Al_b3Ga_c3In_d3N (0≦a₃≦0.26, 0.1≦b₃≦0.36, 0.64≦c₃≦0.9, 0≦d₃≦0.26, a₃+b₃+c₃+d₃=1)材料からなる第２層６ｂとを交互に積層してなり、初期成長層４と超格子積層体６の間に、B_a4Al_b4Ga_c4In_d4N (0≦a₄≦1, 0≦b₄≦b₃/2, 0≦c₄≦1, 0≦d₄≦1, a₄+b₄+c₄+d₄=1)材料からなる調整層が挿設されていることを特徴とする。そして、かかる構成とすることで、電子デバイス用エピタキシャル基板１の反りを低減することができる。

なお、「横方向を電流導通方向とする」とは、図１で示したように、ソース電極２４からドレイン電極２５へ、主に主積層体４の幅方向に電流が流れることを意味し、例えば半導体を一対の電極で挟んだ構造のように、主に縦方向すなわち主積層体４の厚さ方向に電流が流れるものとは異なることを意味する。以下、各構成の詳細を順に説明する。

SiC単結晶基板２としては各種結晶構造のものを用いることができるが、４Ｈあるいは６Ｈのものを用いるのが望ましい。面方位は特に指定されず、(0001), (10-10), (11-20)面等を使用することができ、III族窒化物の(0001)面を表面平坦性よく成長させるためには、(0001)面を使用することが望ましい。SiC単結晶基板２のオフ角は限定されず、任意の角度とすることができるが、表面平坦性を維持するためには、0.5°以下とすることが好ましい。なお、ｐ型、ｎ型いずれの伝導型としてもよい。ここで、SiC単結晶基板２の導電性については、1000Ω・cm未満の抵抗の低い導電性基板を用いてもよく、1000Ω・cm以上の半絶縁性の高抵抗基板を用いてもよい。このSiC単結晶基板２の製法としては、昇華法等各種方法を用いることができ、基板表面にSiCをホモエピタキシャル成長することもできる。また、基板表面に酸化膜・窒化膜・炭化膜からなる薄膜が形成されているものを用いることも可能である。

SiC単結晶基板２上には、絶縁層としてのバッファ３を形成する。既述のとおり、バッファ３は、初期成長層５と、調整層７と、超格子積層体６とをこの順に有する。
初期成長層５は、B_a1Al_b1Ga_c1In_d1N (0≦a₁≦0.5, 0.5≦b₁≦1, 0≦c₁≦0.5, 0≦d₁≦0.5, a₁+b₁+c₁+d₁=1)材料からなるAl含有III族窒化物材料で形成する。Al含有の超格子積層体６のクラック発生を抑制するためには、超格子積層体の最もAlの組成の少ない層よりも初期成長層５のAl組成を大きくすることが好ましい。必ずしも、初期成長層５が単一組成である必要はなく、上記組成の範囲内で傾斜組成とすることもできる。また、単一組成だとしても、組成を変化させた複数層構造とすることもできる。なお、クラック抑制効果の観点からは、初期成長層５をAl_b1Ga_c1N (a₁=0, 0.9≦b₁≦1, 0≦c₁≦0.1, d₁=0, a₁+b₁+c₁+d₁=1）とすることが好ましく、AlN (a₁=0, b₁＝1, c₁=0, d₁=0)とすることが最も好ましい。初期成長層５の組成をAlNとすることが最も効果が高いが、b₁＞0.9とすれば、AlNの場合と同等の効果が得られることが確認されている。また、組成の関係を前記のようにすることにより超格子積層体内の引張応力を効果的に抑えることもできる。ただし、ここでいうAlN材料は、意図したもの意図しないものに関わらず、モル比で１％以下の微量不純物を含んでいてもよく、たとえば、上記Ga, Inを始めとして、Si, H, O, C, B, Mg, As, P,遷移金属などの不純物を含んでもよい。特に、Fe系の不純物を意図的に添加することで、より耐圧を向上させることができ、好ましい。また、初期成長層５の厚みは、10nm〜200nmの範囲とすることが好ましい。初期成長層が薄すぎる場合には超格子積層体内の引張応力を十分に抑制できないため、超格子積層体内にクラックが発生することがあり、厚すぎる場合には、初期層内の引張応力が蓄積されてしまうため、初期成長層でのクラックが発生することがある。

初期成長層５と、超格子積層体６との間に設けられる調整層７については後述する。調整層７上の超格子積層体６は、既述のとおり、B_a2Al_b2Ga_c2In_d2N (0≦a₂≦0.5, 0.5≦b₂≦1, 0≦c₂≦0.5, 0≦d₂≦0.5, a₂+b₂+c₂+d₂=1)材料からなる第１層６ａと、B_a3Al_b3Ga_c3In_d3N (0≦a₃≦0.26, 0.1≦b₃≦0.36, 0.64≦c₃≦0.9, 0≦d₃≦0.26, a₃+b₃+c₃+d₃=1)材料からなる第２層６ｂとを交互に積層した積層体である。第１層６ａがAlN材料からなり、第２層６ｂがAl_b3Ga_c3N (a₃=0, 0.1≦b₃≦0.36, 0.64≦c₃≦0.9, d₃=0)材料からなるのがより好ましい。b₃が0.1未満であると、横方向・縦方向ともにリーク電流が大きくなり、b₃が0.36超であると、第１層６ｂとのＡｌ組成差が小さくなり、超格子構造による歪み緩衝効果が小さくなるためである。また、第１層６ａと第２層６ｂのバンドギャップ差が縦方向耐圧を向上するため、組成差をできるだけ大きくし、バンドギャップ差をできるだけ大きくとることが好ましい。III族窒化物半導体材料で混晶を作る場合、最もバンドギャップ差が大きいのは、AlN (6.2eV)とGaN (3.5eV)であるため、AlGaN材料で超格子構造をつくることが好ましい。Al組成差（b₂−b₃）の下限については、0.5より小さくなると、SiC単結晶とIII族窒化物の格子定数差による応力緩和が不十分になり、クラックが発生するため、組成差を0.5以上とすることが好ましい。また、組成差の上限については、組成差は大きいほうが望ましいが、AlGaN層自身の絶縁化が進み耐圧を向上させるため、バンドギャップの小さい第２層はAlが少なくとも含まれるようにし、Alの組成差を１より小さくすることが望ましい。Alが少なくとも含まれるようにした場合、Ｃ（炭素）をより効率的に取り込むことができる。

ここで、超格子積層体６の炭素濃度（Ｃ濃度）は縦方向・横方向とも耐圧を得るため平均値で1.0×10¹⁸ atoms/cm³以上とすることが好ましく、5.0×10¹⁸atoms/cm³以上とすることがより好ましいが、不純物を増加させすぎることによるピットの発生を防止するため、平均値で1.0×10²⁰ atoms/cm³未満とすることが好ましい。以下、本明細書において、超格子積層体６の炭素濃度は超格子積層体中の平均値を意味する。また、Ｃ濃度は必ずしも一定である必要はなく、上記範囲内であれば、濃度傾斜や変調をかけることはできる。たとえば、第1層6aのＣ濃度を少なくして、第1層6bのＣ濃度を多くするということもできる。

超格子のペア数は、少なくとも２組以上（第１層６ａおよび第２層６ｂの合計層数が４層以上）とする。SiC単結晶基板２として半絶縁性基板を用いる場合は、SiC単結晶基板２により縦方向耐圧が確保されるため、ペア数の総数を一般的なペア数よりも少なくすることができる。一方、SiC単結晶基板２として導電性基板を用いる場合は、超格子ペア数を増やし、合計厚膜を１μｍ以上とすることで、耐圧のばらつきを低減することができ、好ましい。なお、の超格子積層体を厚くすればするほど、耐圧を大きくすることができるので、高電圧で用いる用途に対しては厚くすることが好ましいが、原料費が増大するデメリットもあるので、厚みは用途に応じて、適宜選択する。なお、電子デバイス用エピタキシャル基板１の反りを抑制するために、超格子のペア数を、２００組以下とすることが好ましい。

なお、「超格子積層体が交互に積層してなる」とは、第１層６ａと第２層６ｂとを周期的に含むように積層することを意味し、超格子積層体６に、第１層６ａと第２層６ｂ以外の層（たとえば組成遷移層）が含まれていてもよい。また、第１層６ａおよび第２層６ｂの合計層数は偶数に限定されず、超格子積層体６の初めと最後を第１層６ａとしてもよい。このように超格子積層体６の初めと最後を第１層６ａとし、第１層６ａおよび第２層６ｂを交互に積層する場合には、ｎ．５組（但し、ｎは整数である）と称することとする。

超格子積層体６の各層の厚みに関しては、耐圧の向上という観点から考えると、バンドギャップの大きい第１層６ａの厚みは、トンネル電流が抑制できる程度の厚み以上でかつ、クラックの発生しない膜厚以下とすることが好ましい。たとえば、第１層６ａにAlNを用いた場合には、厚みを0.5〜10nmに設定することが好ましい。バンドギャップの小さい第２層６ｂの厚みに関しては、クラックの抑制または反りの制御の観点から適宜設定するが、超格子積層構造の歪緩衝効果を有効に発揮し、クラックの発生を抑制するために、第２層６ｂの厚みは、第１層６ａよりも厚く、40nm以下とするのが好ましい。なお、超格子積層体内で必ずしもすべて同じ膜厚、同じ組成で積層させる必要はない。

超格子積層体６上には、複数層のIII族窒化物層をエピタキシャル成長させた主積層体３が形成される。ここで、電子デバイス用エピタキシャル基板１は、横方向を電流導通方向とする様々な用途に用いることができ、ＨＥＭＴに用いることが好ましい。この場合、図２に示すエピタキシャル基板１の主積層体４を、B_a5Al_b5Ga_c5In_d5N (0≦a₅≦1, 0≦b₅≦1, 0≦c₅≦1, 0≦d₅≦1, a₅+b₅+c₅+d₅=1)材料からなるチャネル層４ａと、チャネル層４ａよりバンドギャップの大きいB_a6Al_b6Ga_c6In_d6N (0≦a₆≦1, 0≦b₆≦1, 0≦c₆≦1, 0≦d₆≦1, a₆+b₆+c₆+d₆=1)材料からなる電子供給層４ｂとすることができる。この際、両層とも単一もしくは複数の組成から構成することができる。特に、合金散乱をさけ、電流導通部分の比抵抗を下げるためには、チャネル層４ａの少なくとも電子供給層４ｂと接する部分はGaN材料（a₅=0, b₅=0, c₅=1, d₅=0）とすることが好ましい。そして、図１を用いて既述したように、電子デバイス用エピタキシャル基板１の電子供給層４ｂ上にソース電極、ゲート電極およびドレイン電極を形成することにより、ＨＥＭＴを作製することができる。チャネル層4aの超格子積層体側を、ノーマリーオフ化を意図してAl_xGa_(1-x)N層(0＜x≦0.3)とすることもできる。

ここで、初期成長層５と、超格子積層体６との間に、B_a4Al_b4Ga_c4In_d4N (0≦a₄≦1, 0≦b₄≦b₃/2, 0≦c₄≦1, 0≦d₄≦1, a₄+b₄+c₄+d₄=1)材料からなる調整層７を設けることが、本実施形態の特に特徴となる構成である。ここで、調整層７のＡｌ組成比ｂ_４を、超格子積層体６の第２層６ｂのＡｌ組成比ｂ_３の1/2以下とすることにより、バッファ層に印加される圧縮歪みを緩和できるため、電子デバイス用エピタキシャル基板１の反り量を低減することができるのである。一方、調整層７のＡｌ組成比ｂ_４を、超格子積層体６の第２層６ｂのＡｌ組成比ｂ_３の1/2超とすると、バッファ層内の圧縮歪み緩和が不十分であるため、電子デバイス用エピタキシャル基板１の反りを低減する効果が乏しい。

以上のとおり、本実施形態に従う電子デバイス用エピタキシャル基板１は、初期成長層５と、超格子積層体６との間に調整層７を挿設したので、反りを低減することができる。

ここで、電子デバイス用エピタキシャル基板１の反り量をより小さくするためには、調整層７のＡｌ組成比b₄を、第２層６ｂのＡｌ組成比b₃の1/3以下（b₄≦b₃/3）とすることがより好ましい。また、調整層７のＡｌ組成比b₄を絶対値として0.075以下（b₄≦0.075）とすることが好ましく、0.05以下（b₄≦0.05）とすることがより好ましい。なお、反りの低減効果をより高めるためには、調整層７のＡｌ組成比b₄を小さくすることが好ましく、0とすることが最も好ましいが、リーク電流を抑制する観点では、調整層７のＡｌ組成比b₄を0.01以上（b₄≧0.01）とすることが好ましい。

なお、主積層体４のバッファ３側の部分４´においては、バッファ３と主積層体４との格子定数の違いによる影響により、転位が横あるいは斜め方向に屈曲する現象が見られ、リーク電流が流れやすいパスが形成されることがある。そのため、部分４′はバッファ層３よりもリーク電流が流れやすくなる場合があり、このリーク電流を抑制するには、Ｃ濃度を1.0×10¹⁸ atoms/cm³以上1.0×10²¹ atoms/cm³以下とすることが好ましい。電子デバイス用エピタキシャル基板１の縦方向耐圧特性をさらに向上させることができる。この効果をより得るためには、チャネル層５の超格子積層体側４側の部分５ａの炭素濃度を1.0×10¹⁸ atoms/cm³以上5.0×10¹⁹ atoms/cm³以下とすることがさらに好ましい。上記炭素濃度範囲であれば、電子デバイス用エピタキシャル基板１の縦方向耐圧を向上させることができるとともに、反りを悪化させにくいからである。また、この主積層体４のバッファ３側の部分４´の厚さを0.05μm未満とすると、Ｃ濃度が少ない部分でも転位の屈曲が顕著に存在するおそれがあるため、0.05μm以上の厚さに設定することが好ましい。部分４´の厚さの上限は耐圧の向上、リーク電流の低減という観点では、特に指定されるものではなく、基板の反りおよびクラックの抑制の観点から適宜設定する。また、部分４′のＣ濃度は必ずしも一定である必要はなく、上記範囲内であれば、濃度傾斜や変調をかけることはできる。

一方、チャネル層４ａのバッファ層とは反対側の部分は、Ｃ濃度が低いことが好ましく、5×10¹⁶ atoms/cm³以下に設定することが好ましい。この部分は、電子デバイスの電流導通部分に相当するため、導電性を阻害したり、電流コラプスを発生させたりする不純物は含まないほうが望ましいからである。また、ｎ型不純物による残留キャリアによるリークを抑制するため、1×10¹⁵ atoms/cm³以上存在することが望ましい。

また、調整層７のＣ濃度は特に制限されるものではないが、リーク電流抑制および耐圧特性向上のためにＣ濃度を1×10¹⁸ atoms/cm³以上とすることが好ましい。この場合、超格子積層体６、のＣ濃度が1×10¹⁸ atoms/cm³以上であることがより好ましい。なお、調整層７のＣ濃度の上限は制限されないが、ピット・クラックの発生を抑制するため、１×10²⁰ atoms/cm³以下とすることが好ましい。

なお、本実施形態において、調整層７の厚みは制限されない。ただし、調整層７の厚みを10nm以上とすることで反り低減の効果がより確実に得られるため、調整層７の厚みを10nm以上とすることが好ましい。調整層７の厚みが50nm以下であれば、調整層７をパスとするリークを抑制できるため、厚みの上限を50nmとすることが好ましいが、リークが発生しない限りは50nm超としてもよい。すなわち、調整層の厚さは、10nm以上50nm以下であることが特に好ましい。

（第２実施形態：高電子移動度トランジスタ）
前述のとおり、第１実施形態の電子デバイス用エピタキシャル基板を高電子移動度トランジスタ（HEMT）に用いることが好ましい。すなわち、本発明の第２実施形態に従う高電子移動度トランジスタは、第１実施形態に従う電子デバイス用エピタキシャル基板１において、主積層体４がチャネル層４ａおよび該チャネル層４ａ上の電子供給層４ｂを含み、電子供給層４ｂ上にソース電極、ドレイン電極およびゲート電極（図示せず）を有することを特徴とする。

（第３実施形態：電子デバイス用エピタキシャル基板の製造方法）
本発明の一実施形態に従う、図２に示す電子デバイス用エピタキシャル基板１の製造方法は、SiC単結晶基板２上に絶縁層としてのバッファ３を形成する工程と、バッファ３上に複数層のIII族窒化物層をエピタキシャル成長させて形成した主積層体４を形成する工程と、を含む。そして、バッファ３を形成する工程において、SiC単結晶基板２と接する初期成長層５、調整層７および超格子多層構造からなる超格子積層体６を順次形成する。ここで、初期成長層５はB_a1Al_b1Ga_c1In_d1N (0≦a₁≦0.5, 0.5≦b₁≦1, 0≦c₁≦0.5, 0≦d₁≦0.5, a₁+b₁+c₁+d₁=1)材料からなり、超格子積層体６はB_a2Al_b2Ga_c2In_d2N (0≦a₂≦0.5, 0.5≦b₂≦1, 0≦c₂≦0.5, 0≦d₂≦0.5, a₂+b₂+c₂+d₂=1)材料からなる第１層６ａと、B_a3Al_b3Ga_c3In_d3N (0≦a₃≦0.26, 0.1≦b₃≦0.36, 0.64≦c₃≦0.9, 0≦d₃≦0.26, a₃+b₃+c₃+d₃=1)材料からなる第２層６ｂとを交互に積層してなり、調整層７は、B_a4Al_b4Ga_c4In_d4N (0≦a₄≦1, 0≦b₄≦b₃/2, 0≦c₄≦1, 0≦d₄≦1, a₄+b₄+c₄+d₄=1)材料からなることを特徴とする。

バッファ３を形成する工程、主積層体４を形成する工程については、常法に従い、初期成長層５、調整層７、超格子積層体６および主積層体３をエピタキシャル成長させて形成すればよい。

調整層７、超格子積層体６および主積層体３の炭素濃度の制御にあたっては、以下に示すいくつかの方法により行うことができる。
第１の方法：炭素を含む炭素源ガスを、調整層７、超格子積層体６および主積層体４の成長中に別途添加する。メタン，エタン，エチレン，アセチレン，ベンゼン，シクロペンタン等が例示される。
第２の方法：有機金属中のメチル基，エチル基等を、超格子積層体６およびチャネル層５のエピタキシャル成長時に混入させる。有機金属の分解を抑えるように、成長温度，成長圧力，成長速度，成長時のアンモニア流量，水素流量，窒素流量等を適宜設定することにより、エピタキシャル成長時に添加される炭素濃度を調整することが可能である。
なお、本願では、超格子積層体６のＣ濃度は、SIMSにより、超格子積層体６の厚さの１／２を除去した箇所の測定値とする。主積層体４のバッファ３側の部分４´のＣ濃度は、
SIMSにより、前記部分４´の厚さの１／２を除去した箇所の測定値とする。

各層の製造工程において、炭素以外の不純物量については、特に指定されるものではないが、比較的不純物準位の浅いドナー不純物(Si, O, Ge)の混入は抑制することが好ましいものの、こうしたドナー準位を補償できる程度Ｃが含有されていれば、ある程度の混入は許容される。なお、不純物濃度は、SIMS分析を用いて、表面側からエッチングしながら、深さ方向の不純物濃度分布を測定したものとする。また、部分４´のみIII族元素の組成を変更してもよいし、部分４´からチャネル層４ａのバッファ層とは反対側の部分のＣの濃度あるいはIII族元素の組成を変化させる場合、急峻に変化させることもできるし、連続的に変化させることもできる。

（第４実施形態：高電子移動度トランジスタの製造方法）
本発明の第４実施形態に従う高電子移動度トランジスタの製造方法は、第３実施形態に従う電子デバイス用エピタキシャル基板の製造方法により製造された製造された電子デバイス用エピタキシャル基板１を用いる高電子移動度トランジスタの製造方法であって、主積層体４を形成する工程において、チャネル層４ａおよび電子供給層４ｂを順次形成し、電子供給層４ｂ上にソース電極、ドレイン電極およびゲート電極（図示せず）を形成する工程を更に含むことを特徴とする。

なお、前述の第１実施形態〜第４実施形態の説明に用いた図２は、本発明に従う代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではない。たとえば、各層の間に本発明の効果に悪影響を与えない程度の中間層を挿入したり、他の超格子層を挿入したり、組成に傾斜をつけたりすることはできる。また、SiC単結晶の表面に、窒化膜、炭化膜、Al層などを形成してもよい。さらに、主積層体４の表面に窒化ケイ素膜を設け、該窒化ケイ素膜上にゲート電極を形成してもよい。

なお、本明細書において、電子デバイス用エピタキシャル基板１の反り量の指標として、ＳＥＭＩ Ｍ１−０３０２に規定されるＳＯＲＩ（μｍ）を用いることとする。ＳＯＲＩは、非強制状態で測定を行ったときの、非吸着での全測定点データの最大値と最小値との差の値である。図３に示すように、基準面を最小二乗法により求められた仮想平面とすると、反り量（ＳＯＲＩ）は最大値Ａと最小値Ｂの絶対値の和で示される。前述の第１実施形態に従う電子デバイス用エピタキシャル基板１および第２実施形態により得られる電子デバイス用エピタキシャル基板１は、調整層７を設けることで、調整層７を設けない場合に比べてＳＯＲＩを低減することができる。

以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。例えば、必要とされるデバイスの特性に応じて、主積層体の構造を適宜設計変更することは可能であり、電子供給層を多層化してもよい。他にも、AlNスペーサー層を挿入してもよいし、表面にGaN、AlGaN、InGaNまたは絶縁膜からなるキャップ層を、主積層体からの一連のエピ成長工程で形成してもよい。また、各構成の一部にｎ層やｐ層といった導電性を付加する等の、構造の変更も可能である。

（発明例１）
比抵抗が10^５Ω・cmの300μm厚の(0001)面3インチ6H-SiC単結晶基板上に、初期成長層(AlN材料、厚さ：100nm)と、調整層（Al_0.02Ga_0.98N材料（b₄=0.02）、厚さ：30nm）と、第１層（AlN材料、厚さ：1.5nm）および第２層（Al_0.15Ga_0.85N材料（b₃=0.15）、厚さ：25nm）を交互に積層してなる５．５組の超格子積層体とを順次成長させてバッファを形成した。また、基板のオフ角は0.3°である。なお、超格子積層体の初めと最後を第１層としており、第１層を６層、第２層を５層形成している。
次いで、この超格子積層体上にチャネル層（GaN材料:厚さ1.5μm）および電子供給層(Al_0.25Ga_0.75N材料:厚さ20nm)をエピタキシャル成長させてHEMT構造の主積層体を形成した後、SiH₄ガスとアンモニアガスを用いて窒化ケイ素膜を20nm形成して、発明例１にかかる電子デバイス用エピタキシャル基板を作製した。
なお、各層の成長方法としてはMOCVD法を使用し、III族原料としては、TMA(トリメチルアルミニウム)およびTMG(トリメチルガリウム)、Ｖ族原料としてはアンモニアを用い、キャリアガスとして、水素および窒素ガスを用いた。

なお、バッファおよび主積層体の各層の形成にあたっては、下記表１に示すとおり成長圧力および成長温度を変化させることでＣ濃度を変化させた。表中P₁を調整することによりＣ濃度を調整し、成膜圧力を下げることによりＣ濃度を増加させている。なお、ここでいう成膜温度は、成長中に放射温度計を用いて測定した、基板自体の温度を意味する。Ｃ濃度の測定にあたっては、エピタキシャル層側からエッチングを行い、Cameca製の測定装置で、イオン源としてCs⁻を用い、イオンエネルギーを8keVとしてSIMS測定を行ったところ、調整層のＣ濃度は5×10¹⁸atoms/cm³であり、超格子積層体のＣ濃度は2×10¹⁸atoms/cm³であり、主積層体のバッファ側の部分のＣ濃度は5.0×10¹⁸ atoms/cm³であり、チャネル層の電子供給層側の部分のＣ濃度は2×10¹⁶ atoms/cm³であった。なお、超格子積層体の濃度は、SIMSにより、超格子積層体の厚さの１／２を除去した箇所を測定することにより得た。主積層体のバッファ側の部分および電子供給層側の部分Ｃ濃度は、ＳＩＭＳにより、前記部分の厚さの１／２を除去した箇所を測定値することにより得た。

（発明例２）
調整層をAl_0.02Ga_0.98N材料に替えてGaN材料（すなわち、b₄=0）とした以外の条件は発明例１と全て同じとして、発明例２に係る電子デバイス用エピタキシャル基板を作製した。

（発明例３）
調整層をAl_0.02Ga_0.98N材料に替えてAl_0.05Ga_0.95N材料（すなわち、b₄=0.05）とした以外の条件は発明例１と全て同じとして、発明例３に係る電子デバイス用エピタキシャル基板を作製した。

（発明例４）
調整層をAl_0.02Ga_0.98N材料に替えてAl_0.07Ga_0.93N材料（すなわち、b₄=0.03）とした以外の条件は発明例１と全て同じとして、発明例４に係る電子デバイス用エピタキシャル基板を作製した。

（比較例１）
調整層をAl_0.02Ga_0.98N材料に替えてAl_0.10Ga_0.90N材料（すなわち、b₄=0.10）とした以外の条件は発明例１と全て同じとして、比較例１に係る電子デバイス用エピタキシャル基板を作製した。

（比較例２）
調整層をAl_0.02Ga_0.98N材料に替えてAl_0.15Ga_0.85N材料（すなわち、b₄=0.15）とした以外の条件は発明例１と全て同じとして、比較例１に係る電子デバイス用エピタキシャル基板を作製した。

（従来例１）
調整層を形成しなかった以外の条件は発明例１と全て同じとして、比較例１に係る電子デバイス用エピタキシャル基板を作製した。

（評価：基板の反りの測定）
発明例１〜４、比較例１，２および従来例１の電子デバイス用エピタキシャル基板について、光学干渉方式による反り測定装置（Ｎｉｄｅｋ社製、ＦＴ−９００）を用いて、基板全体の反り量（ＳＯＲＩ）をＳＥＭＩ Ｍ１−０３０２に準じて測定した。結果を表２に示し、調整層のＡｌ組成ｂ_４に対するＳＯＲＩを示すグラフを図４に示す（従来例１は図示せず）。なお、表２には、調整層のＡｌ組成ｂ_４と、第２層のＡｌ組成ｂ_３との大小関係を併せて示す。

表２および図４より、B_a4Al_b4Ga_c4In_d4N (0≦a₄≦1, 0≦b₄≦b₃/2, 0≦c₄≦1, 0≦d₄≦1, a₄+b₄+c₄+d₄=1)材料からなる調整層を設けた発明例１〜４では、従来例１に比べて電子デバイス用エピタキシャル基板の反り量を低減できたことがわかった。また、調整層のＡｌ組成がb₄≦b₃/3を満足すると、反り量の低減効果がより大きくなることもわかった。一方、本発明条件を満足しない調整層を設けた比較例１，２では、反りを低減することができなかった。

本発明によれば、反りを低減することのできる電子デバイス用エピタキシャル基板およびその製造方法を提供することができる。また、かかる電子デバイス用エピタキシャル基板を用いた高電子移動度トランジスタおよびその製造方法を提供することができる。

１ 電子デバイス用エピタキシャル基板
２ SiC単結晶基板
３ バッファ
４ 主積層体
４ａ チャネル層
４ｂ 電子供給層
５ 初期成長層
６ 超格子積層体
６ａ 第１層
６ｂ 第２層
７ 調整層

Claims (10)

1. SiC単結晶基板と、
   該SiC単結晶基板上に形成した絶縁層としてのバッファと、
   該バッファ上に複数層のIII族窒化物層をエピタキシャル成長させて形成した主積層体とを具え、横方向を電流導通方向とする電子デバイス用エピタキシャル基板であって、
   前記バッファは、前記SiC単結晶基板と接する初期成長層および該初期成長層上の超格子多層構造からなる超格子積層体を少なくとも有し、
   前記初期成長層はB_a1Al_b1Ga_c1In_d1N (0≦a₁≦0.5, 0.5≦b₁≦1, 0≦c₁≦0.5, 0≦d₁≦0.5, a₁+b₁+c₁+d₁=1)材料からなり、
   前記超格子積層体はB_a2Al_b2Ga_c2In_d2N (0≦a₂≦0.5, 0.5≦b₂≦1, 0≦c₂≦0.5, 0≦d₂≦0.5, a₂+b₂+c₂+d₂=1)材料からなる第１層と、B_a3Al_b3Ga_c3In_d3N (0≦a₃≦0.26, 0.1≦b₃≦0.36, 0.64≦c₃≦0.9, 0≦d₃≦0.26, a₃+b₃+c₃+d₃=1)材料からなる第２層とを交互に積層してなり、
   前記初期成長層と前記超格子積層体の間に、B_a4Al_b4Ga_c4In_d4N (0≦a₄≦1, 0≦b₄≦b₃/2, 0≦c₄≦1, 0≦d₄≦1, a₄+b₄+c₄+d₄=1)材料からなる調整層が挿設されていることを特徴とする、電子デバイス用エピタキシャル基板。
2. 前記b₄が、b₄≦b₃/3である、請求項１に記載の電子デバイス用エピタキシャル基板。
3. 前記b₄が、b₄≦0.05である、請求項１または２に記載の電子デバイス用エピタキシャル基板。
4. 前記b₄が、b₄≧0.01である、請求項１〜３のいずれか１項に記載の電子デバイス用エピタキシャル基板。
5. 前記超格子積層体のＣ濃度が1×10¹⁸ atoms/cm³以上であり、かつ、前記調整層のＣ濃度が1×10¹⁸ atoms/cm³以上である、請求項１〜４のいずれか１項に記載の電子デバイス用エピタキシャル基板。
6. 前記主積層体の前記バッファ側の部分は、Ｃ濃度が1×10¹⁸ atoms/cm³以上である、請求項１〜５のいずれか１項に記載の電子デバイス用エピタキシャル基板。
7. 前記調整層の厚さは、10nm以上50nm以下である、請求項１〜６のいずれか１項に記載の電子デバイス用エピタキシャル基板。
8. 請求項１〜７のいずれか１項に記載の電子デバイス用エピタキシャル基板を用いた高電子移動度トランジスタであって、
   前記主積層体がチャネル層および該チャネル層上の電子供給層を含み、前記電子供給層上にソース電極、ドレイン電極およびゲート電極を有することを特徴とする高電子移動度トランジスタ。
9. SiC単結晶基板上に絶縁層としてのバッファを形成する工程と、
   該バッファ上に複数層のIII族窒化物層をエピタキシャル成長させて形成した主積層体を形成する工程と、を含む、横方向を電流導通方向とする電子デバイス用エピタキシャル基板の製造方法であって、
   前記バッファを形成する工程において、前記SiC単結晶基板と接する初期成長層、調整層および超格子多層構造からなる超格子積層体を順次形成し、
   前記初期成長層はB_a1Al_b1Ga_c1In_d1N (0≦a₁≦0.5, 0.5≦b₁≦1, 0≦c₁≦0.5, 0≦d₁≦0.5, a₁+b₁+c₁+d₁=1)材料からなり、
   前記超格子積層体はB_a2Al_b2Ga_c2In_d2N (0≦a₂≦0.5, 0.5≦b₂≦1, 0≦c₂≦0.5, 0≦d₂≦0.5, a₂+b₂+c₂+d₂=1)材料からなる第１層と、B_a3Al_b3Ga_c3In_d3N (0≦a₃≦0.26, 0.1≦b₃≦0.36, 0.64≦c₃≦0.9, 0≦d₃≦0.26, a₃+b₃+c₃+d₃=1) 材料からなる第２層とを交互に積層してなり、
   前記調整層は、B_a4Al_b4Ga_c4In_d4N (0≦a₄≦1, 0≦b₄≦b₃/2, 0≦c₄≦1, 0≦d₄≦1, a₄+b₄+c₄+d₄=1)材料からなることを特徴とする、電子デバイス用エピタキシャル基板の製造方法。
10. 請求項９に記載の製造方法により製造された電子デバイス用エピタキシャル基板を用いる高電子移動度トランジスタの製造方法であって、
    前記主積層体を形成する工程において、チャネル層および電子供給層を順次形成し、
    前記電子供給層上にソース電極、ドレイン電極およびゲート電極を形成する工程を更に含むことを特徴とする高電子移動度トランジスタの製造方法。
    

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