KR101332532B1 - 전자 장치의 제조 방법, 전자 부품 탑재용 기판 및 반도체 소자 탑재용 기판의 제조 방법 - Google Patents

전자 장치의 제조 방법, 전자 부품 탑재용 기판 및 반도체 소자 탑재용 기판의 제조 방법 Download PDF

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도시야 아카마츠
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후지쯔 가부시끼가이샤
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Abstract

전자 부품의 충분한 신뢰성 평가가 가능하고, 또한 그 전자 부품을 별도의 전자 부품 위에 땜납 범프를 통해 접합한 전자 장치의 신뢰성을 높이는 제조 방법을 제공한다. 제1 부품과 제2 부품을 준비하고, 제1 부품 및 제2 부품 중 한쪽 부품의 위에, Bi를 베이스로 하는 제1 땜납으로 이루어지는 제1 범프를 형성하고, 제1 부품 및 제2 부품 중 다른쪽 부품의 위에, Sn을 베이스로 하고, 액상선 온도가 제1 땜납과 대략 동일한 제2 땜납으로 이루어지는 제2 범프를 형성하고, 제1 땜납 및 제2 땜납의 액상선 온도보다도 높은 온도에서 제1 범프와 제2 범프를 접촉시켜, 제1 범프와 제2 범프를 일체화하여, 제1 땜납 및 제2 땜납보다도 액상선 온도가 낮은 제3 땜납으로 이루어지는 땜납 접합부를 제1 부품과 제2 부품의 사이에 형성하고, 땜납 접합부를 강온시킴으로써, 땜납 접합부를 응고하는 전자 장치의 제조 방법.

Description

전자 장치의 제조 방법, 전자 부품 탑재용 기판 및 반도체 소자 탑재용 기판의 제조 방법{ELECTRONIC DEVICE MANUFACTURING METHOD, SUBSTRATE FOR MOUNTING ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING SUBSTRATE FOR MOUNTING SEMICOMDUCTOR DEVICE}
본 발명은, 복수의 부품이 땜납 범프를 통해 접합되어 되는 전자 장치의 제조 방법을 제공한다.
일반적으로, LSI의 고속화, 다기능화에 의해서 반도체 소자의 접속 단자수는 증가하는 경향이 있다. 이러한 접속으로는, 반도체 소자 상에 형성된 땜납 범프를 이용한 페이스 다운에서의 플립칩 실장 방식이 채용되고 있다. 반도체 소자의 땜납 범프를 구성하는 재료로서, 예컨대, 주석(Sn)-은(Ag)계 합금, 주석-구리(Cu)계 합금, 주석-은-구리계 합금이 사용되고 있다.
플립칩 실장 방식에서는, 통상, 전술한 바와 같이 반도체 소자의 전극에 땜납 범프를 형성하는 한편으로, 그 반도체 소자를 탑재하기 위한 회로 기판의 전극 상에도 땜납 합금을 공급한다. 회로 기판의 전극 상에 공급되는 땜납 합금은, 반도체 소자에 형성한 땜납 범프와 주성분이 대략 동일한 것이 일반적이다. 이와 같이 하는 것은, 범프 접속시의 땜납 습윤성을 양호한 것으로 하고, 또한 미소한 피치에 대하여 충분한 양의 땜납을 공급하여, 높은 접속 신뢰성을 유지하기 위한 것이다.
저비용화와 미세화를 실현하기 위해서, 회로 기판에는 유기 재료를 이용한 빌드업 기판이 이용되고 있다. 상기 땜납 범프의 재료를 이용하여 회로 기판에 반도체 소자를 접합한 경우, 예컨대 250℃ 이상의 고온으로 가열된다. 이 가열에 의해서 용융된 반도체 소자의 땜납 범프와 회로 기판의 땜납 범프가 서로 용융 일체화하고, 냉각되어 접합이 완료된다.
이 냉각 과정에 있어서, 용융 일체화하여 얻어지는 땜납 접합부가, 액체로부터 고체로 변화된 후, 반도체 소자와 회로 기판은 서로 물리적으로 구속된다. 유기 재료를 이용한 기판은 열팽창 계수가 15~22 ppm/℃로 높은 데 비하여, 반도체 소자의 열팽창 계수는 3~5 ppm/℃로 작다. 이 때문에, 상온까지 냉각되는 과정(땜납의 응고로부터 상온으로 변화되는 과정)에서, 반도체 소자, 회로 기판 및 땜납 접합부는 열팽창차에 기인한 큰 응력을 받게 된다. 이 응력은, 반도체 소자의 크랙이나 접합부의 파괴 등과 같은 품질 저하에 이어져 큰 문제로 된다. 이와 같이 반도체 소자와 회로 기판의 열팽창차(응력)에 의해서 생기는 문제는, 금후에 반도체 소자의 단자수가 점점 증가함에 따른 소자 사이즈의 대형화로 인하여 한층 더 가속화되는 큰 문제로 되고 있다.
이 문제를 해결하는 하나의 방법으로서, 저융점의 땜납의 사용이 고려된다. 저융점 땜납으로서는, 예컨대, 융점이 139℃인 Sn-58Bi 땜납이나, 융점이 115℃인 Sn-52In 땜납을 들 수 있다. 저융점 땜납의 사용은, 접합시의 응력에 기인한 여러 가지 문제를 해결하는 하나의 수단으로 된다. 그러나 융점이 낮은 땜납을 반도체 소자에 형성하게 되면, 반도체 소자의 번인 시험에서 땜납이 용융되어, 전기적 특성에 대한 충분한 신뢰성 평가를 할 수 없다고 하는 문제를 초래한다.
: 일본 특허 공개 평성 10-41621호 공보 : 국제 공개 공보 WO94/027777 팜플렛 : 특허 공개 2007-208056호 공보
본 발명은, 전자 부품의 충분한 신뢰성 평가가 가능하고, 또한 그 전자 부품을 별도의 전자 부품 상에 땜납 범프를 통해 접합한 전자 장치의 전기 특성에 관한 신뢰성을 높이는 것이 가능한 제조 방법을 제공한다.
본 발명의 일 측면에 의하면,
제1 부품과, 제2 부품을 준비하는 공정과,
상기 제1 부품 또는 상기 제2 부품 중 한쪽의 부품의 위에, Bi를 베이스로 하는 제1 땜납으로 이루어진 제1 범프를 형성하는 공정과,
상기 제1 부품 또는 상기 제2 부품 중 다른쪽 부품의 위에, Sn을 베이스로 하고, 액상선 온도가 상기 제1 땜납과 대략 동일한 제2 땜납으로 이루어진 제2 범프를 형성하는 공정과,
상기 제1 땜납 및 상기 제2 땜납의 액상선 온도보다도 높은 온도에서, 상기 제1 범프와 상기 제2 범프를 접촉시킴으로써, 제1 범프와 제2 범프와가 일체화하여 상기 제1 땜납 및 상기 제2 땜납보다도 액상선 온도가 낮은 제3 땜납으로 이루어지는 땜납 접합부를 상기 제1 부품과 상기 제2 부품의 사이에 형성하는 공정과,
상기 땜납 접합부를 강온시킴으로써, 상기 땜납 접합부가 응고하는 공정
을 포함하는 것을 특징으로 하는 전자 장치의 제조 방법이 제공된다.
본 발명에 따르면, 전자 부품과 별도의 전자 부품을 땜납을 통해 접합할 때에, 양 전자 부품 및 땜납에 생기는 응력을 낮게 억제하기 때문에, 얻어지는 전자 장치의 전기 특성에 관한 신뢰성이 높아진다. 또한, 전자 부품의 전기 특성에 관한 충분한 신뢰성 평가를 할 수 있기 때문에, 얻어지는 전자 장치의 신뢰성이 높아진다.
도 1은, 제1 실시형태의 반도체 장치의 제조 방법을 도시하는 모식적 단면도이다.
도 2는, Bi-Sn 땜납의 상태도이다.
도 3은, 제2 실시형태의 반도체 장치의 제조 방법을 도시하는 모식적 단면도이다.
도 4는, 땜납 범프의 정상부에 대하여 프레스기를 이용하여 평탄화 처리를 행한 후의 평탄면의 직경과 그 변동의 범위를 도시한 도면이다.
도 5는, 평탄화한 땜납 범프의 정상부를 촬영한 사진이다.
부호의 설명
11 : 회로 기판 12 : 전극
13 : 땜납 범프 14 : 땜납층
15 : 반도체 소자 탑재용 기판 22 : 땜납 접합부
24 : 반도체 소자 25 : 땜납 범프
51a~ 51d : 땜납 범프의 정상부
52 : 땜납층을 설치한 땜납 범프의 정상부
도 1은, 제1 실시형태의 반도체 장치의 제조 방법을 도시하는 모식적 단면도이다.
우선, 도 1의 (a)에 도시된 바와 같이, 반도체 소자(24)를 준비하고, 그 표면에 땜납(25)을 마련한다.
반도체 소자(24)는, 예컨대 LSI(Large-Scale Integration) 등의 공지의 반도체 소자이다. 반도체 소자(24)의 열팽창 계수는, 예컨대 3~4×10-6 K-1 정도이다.
땜납 범프(25)는 반도체 소자(24)의 표면에 형성된다. 땜납 범프(25)는, Sn을 베이스로 하는 합금으로 이루어진다. 여기서 Sn을 베이스로 하는 합금은, Sn의 중량비가 50 wt% 초과의 합금이다. 땜납 범프(25)에 사용되는 합금으로서는, 예컨대, Sn-Ag 합금, Sn-Cu 합금, Sn-Ag-Cu 합금, Sn-Bi 합금 등을 들 수 있다.
땜납 범프(25)의 액상선 온도가 후속 공정에서 땜납 범프(13)와 땜납 범프(25)가 용융되어 일체화하여 형성되는 땜납 접합부의 액상선 온도보다도 높도록, 땜납 범프(25)의 조성이 설계된다. 땜납 범프(25)가 표면에 설치된 반도체 소자(24)에 대해서, 번인(burn-in) 시험으로 지칭되는 신뢰성 평가 시험이 행해진다. 번인 시험은, 반도체 소자의 열화를 온도와 전압에 의해 가속시켜, 초기 불량의 반도체 소자를 사전에 제거하는 스크리닝법(screening process)이다. 반도체 소자(24)의 번인 시험은, 통상 150~200℃ 정도의 온도 조건하에서 행해진다. 200℃ 정도의 번인 시험에 의해서 용융되지 않는다는 점에서, 땜납 범프(25)를 용융 온도 210℃ 이상의 땜납으로 구성하는 것이 바람직하다. 액상선 온도가 210℃ 이상인 땜납으로서는, 예컨대, Sn-3.5Ag 합금(응고점: 221℃), Sn-0.7Cu 합금(응고점: 227℃), Sn-3Ag-0.5Cu 합금(응고점: 217℃) 등을 들 수 있다. 또한, 본 명세서에 있어서, 원소 기호의 앞에 표시되는 숫자는, 땜납에 포함되는 해당 원소의 함유 비율을 나타낸다. 숫자가 표시되어 있지 않은 원소의 함유 비율은, 100과 숫자가 표기된 원소의 해당 숫자들의 합의 차이다. 예컨대, Sn-3.5Ag 합금은, Ag이 3.5 wt% 이고, Sn이 96.5 wt% 이다. 다만, 그 합금에 포함되는 Sn은 엄밀히는 96.5 wt%가 아닐 수도 있다. 예컨대, Sn-3.5Ag 합금에 포함되는 Sn은 96.5 wt% 미만으로, Ag와 Sn의 잔부는 0.01~1 wt%의 미량의 타원소로 하여도 좋다.
또한, 얻어지는 반도체 장치에 있어서 땜납 접합부의 강도(strength)나 연성(ductility) 등의 기계적 성질을 향상시키기 위해서, 땜납 범프(25)는, Au, Ag, Cu, Sb, Ni, Ge, Zn과 같은 임의의 원소 0.01~ 1%를 더 포함하여도 좋다. 또한, 반도체 소자(24) 위에 설치된 땜납 범프(25)의 총 체적은, 예컨대 1× 105~ 6×105 ㎛3이다. 그러나, 땜납 범프(25)의 체적은 접속 피치나 접속 높이에 따라서 적절하게 선택될 수 있다.
반도체 소자(24)의 표면에 땜납 범프(25)를 형성하는 방법은, 전극(12) 위에 땜납 범프(13)를 형성하는 방법과 동일하며, 이에 대해서는 도 1의 (c)를 이용하여 후술한다.
계속해서, 이하의 순서에 의해 반도체 소자 탑재용 기판(15)을 준비한다. 반도체 소자 탑재용 기판(15)을 준비하는 순서에 대해서, 도 1의 (b), 도 1의 (c)를 이용하여 설명한다.
우선, 도 1의 (b)에 도시된 바와 같이, 표면에 전극(12)을 갖는 회로 기판(11)을 준비한다.
회로 기판(11)은, 그 내부 및/또는 표면에 도시되지 않는 배선을 갖는다. 회로 기판(11)의 재료는, 특별하게 한정되지 않지만, 배선을 흐르는 전류가 누전되기 어렵도록 전기적 절연성이 높은 재료가 이용된다. 전기적 절연성이 높은 재료로서는, 예컨대 에폭시 수지 등의 유기 수지를 들 수 있다. 유기 수지 기판은, 열팽창 계수가 15~20 ppm/K 정도로 비교적 높다. 기재의 일부에 도전성이 높은 재료가 이용되고 있는 경우에도, 배선과 도전성이 높은 재료의 사이에 전기적 절연성이 높은 재료가 설치된 기재라면 좋다.
전극(12)은, 회로 기판(11)의 위에 설치된다. 전극(12)은, 회로 기판(11)에 설치된 도시되지 않는 배선에 전기적으로 접속되어 있다. 전극(12)의 재료는, 도전성을 갖는 한은 특별히 한정되지 않으며, 후술하는 땜납 범프(13)에 대한 습윤성이 높은 것이 바람직하다. 전극(12)의 재료로서는, 예컨대, 금, 은, 동, 니켈 등이 이용된다.
회로 기판(11)의 표면에 전극(12)을 형성하는 수단은 특별히 한정되지 않는다. 집적 회로의 제조에 이용되는 스퍼터링, 도금 등의 성막 기술, 포토리소그래피법이나 에칭법 등을 이용한 패터닝 기술, 그리고 기계 가공이나 연마 가공 등의 연마 기술을 포함한 기존의 박막 제조 프로세스를 이용하여, 회로 기판(11)의 표면에 전극(12)을 형성할 수 있다. 또한, 표면에 전극이 설치된 시판의 회로 기판을 준비하여도 좋다.
계속해서, 도 1의 (c)에 도시된 바와 같이, 전극(12) 위에 땜납 범프(13)를 형성하고, 반도체 소자 탑재용 기판(15)을 얻는다.
땜납 범프(13)는, Bi를 베이스로 하는 합금으로 이루어진다. 여기서 Bi를 베이스로 하는 합금은, Bi의 중량비가 50 wt% 초과인 합금이다. 땜납 범프(13)의 액상선 온도는, 땜납 범프(25)의 액상선 온도와 대략 동일하다. 양 땜납 범프의 액상선 온도가 이러한 관계로 있을 때에는, 후속 공정에서 땜납 범프(13)와 땜납 범프(25)가 용융되어 일체화할 때에 양 땜납 범프를 구성하는 재료가 상호 확산되기 쉬워, 양 땜납 범프가 일체화하여 형성되는 땜납 접합부의 조성의 변동이 적어진다.
또한, 상술한 바와 같이, 땜납 범프(25)가 설치된 반도체 소자(24)에 대하여 미리 번인 시험 등의 신뢰성 시험을 행하기 때문에, 땜납 범프(13)의 액상선 온도 및 땜납 범프(25)의 액상선 온도가 땜납 범프(13)와 땜납 범프(25)가 용융되어 일체화하여 형성되는 땜납 접합부의 액상선 온도보다도 높게 되도록, 땜납 범프(13) 및 땜납 범프(25)의 조성이 각각 설계된다.
땜납 범프(13)의 액상선 온도는, 땜납 범프(25)의 액상선 온도와 대략 동일하지만, 엄밀하게 동일할 필요는 없다. 본 실시형태의 반도체 장치의 제조 방법에 있어서는, 땜납을 접합할 때에 이용하는 리플로우 컨베이어 노(furnace)의 온도 공차의 범위, 및 합금의 조성 변동에 따른 액상선 온도의 공차의 범위에서, 땜납 범프(13)의 액상선 온도와 땜납 범프(25)의 액상선 온도의 사이에 차이가 있을 수도 있다. 리플로우 컨베이어 노의 온도 공차는 ±20℃ 이고, 바람직하게는 ±10℃ 이며, 특히 바람직하게는 ±5℃ 이다. 합금의 조성 변동에 기인한 공차의 범위는, 예컨대 Bi-Sn 합금의 경우 ±3~5℃ 이다. 이상을 고려하면, 공차의 범위는 대략 ±20℃ 이며, 이 온도 공차의 범위 내에서, 땜납 재료의 기계적 강도나 입수 용이성 등을 고려하여 땜납 범프에 사용되는 재료를 선택할 수 있다.
예컨대, 반도체 소자(24)의 번인 시험을 200℃에서 행할 때, 땜납 범프(25)는, 전술한 바와 같이, Sn-3.5Ag 합금(응고점: 221℃), Sn-0.7Cu 합금(응고점: 227℃), Sn-3Ag-0.5Cu 합금(응고점: 217℃) 등과 같이, 액상선 온도(응고 개시 온도)가 210℃ 이상인 땜납을 이용한다. Sn-2.6Ag 합금(응고 개시점: 225℃)으로 이루어진 땜납 범프(25)에 대응하는 땜납 범프(13)의 액상선 온도는, 리플로우 컨베이어 노의 온도 공차가 ± 20℃일 때, 205~245℃ 이다. 이 온도 범위의 액상선 온도를 갖는 땜납 범프(13)의 조성비는, 예컨대, Bi의 중량비가 85~90 wt%이고, Sn의 중량비가 15~10 wt% 이다.
후속 공정에서 땜납 범프(13)와 땜납 범프(25)가 용융되어 일체화할 때에, 양 땜납 범프를 구성하는 재료가 상호 확산되기 쉽기 때문에, 땜납 범프(13)는, Sn을 더 포함하는 것이 바람직하다.
얻어지는 반도체 장치에 있어서 땜납 접합부의 강도(strength)나 연성(ductility) 등의 기계적 성질을 향상시키기 위해서, 땜납 범프(13)는, Au, Ag, Cu, Sb, Ni, Ge, Zn 등과 같은 임의의 원소 0.01~ 1%를 더 포함하여도 좋다. 또한, 땜납 범프(13)는, 소프트 에러(soft error)를 야기하는 알파선량이 많은 Pb 등의 원소의 함유량이 적은 것이 바람직하다.
전극(12)의 위에 땜납 범프(13)를 형성하는 수단은 특별히 한정되지 않지만, 예컨대, 미리 조성을 조정한 땜납볼(solder ball)을 플럭스를 사용하여 탑재 접합하는 방법이나, 또는 미리 조성을 조정한 땜납 분말과 플럭스로 이루어지는 수지분을 혼합한 솔더 페이스트를 전극 위에 인쇄 공급하는 방법이나, 도금법, 메탈 제트법 등의 방법 중에서 적절하게 선택할 수 있다. 특히 인쇄 공급법은, 플럭스 수지분과 혼합하여 페이스트화하는 것으로, 용이하게 전극 위에 땜납을 공급할 수 있으므로 바람직하게 이용된다.
예컨대, 땜납 범프(13)를 형성하는 수단으로서 솔더 페이스트 인쇄법을 이용할 때, 솔더 페이스트는, 상기 조성으로 조정한 전술한 땜납을 디스크 분사법을 이용하여 입경이 20 ㎛ 이하가 되도록 생성한 분말과, 플럭스를 혼련함으로써 얻어진다. 혼합 비율은, 예컨대 땜납이 90 wt%이고, 플럭스가 10 wt% 이다.
플럭스 성분은, 로진, 용제, 활성제, 틱소트로프제(thixotropic agent)를 기초로 조합된다. 로진으로서는, 천연 로진, 중합 로진 등을 적절하게 선택할 수 있고, 용제는 고융점 땜납에 알맞은 비교적 높은 비점의 용제를 이용한다. 예컨대, 부틸 카르비톨이나, 안식향산 벤질 등을 이용하는 것이 가능하다. 활성제는, 할로겐계, 유기산계, 아민계 중 어느 것을 선택하여도 좋다. 틱소트로프제는 경화 피마자유 등을 이용할 수 있다. 이들 플럭스 성분은 인쇄성이나 가사 시간(pot life)을 고려하여 적시 최적의 것을 선택할 수 있다. 또한, 로진 대신에, 에폭시계 수지를 선택하여도 상관없다.
솔더 페이스트의 인쇄에는, 회로 기판(11)의 전극(12)이 설치된 장소에 대응하는 개구부를 갖는 메탈 마스크를 이용했다. 메탈 마스크의 개구 사이즈 및 막 두께를 조정하여, 솔더 페이스트의 공급량을 조정할 수 있다. 솔더 페이스트를 전극 위에 공급한 후, 예컨대 온풍 가열 방식의 질소 리플로우 컨베이어 노 등을 이용하여 가열 용융한다.
솔더 페이스트의 인쇄 시에, 정밀도 좋고 안정적으로 솔더 페이스트를 공급하기 위해서, 개구 사이즈가 다른 메탈 마스크를 이용하여 복수 회에 나눠 전극(12) 위에 솔더 페이스트를 공급하여도 좋다. 예컨대, 2회의 인쇄에 의해 전극(12) 위에 솔더 페이스트를 공급할 때, 1회째의 인쇄에 사용하는 메탈 마스크는, 개구 사이즈를 φ 100 ㎛으로, 마스크 두께를 30 ㎛으로 하며, 2회째에 사용하는 메탈 마스크는, 개구 사이즈를 φ 135 ㎛으로 하고, 마스크 두께를 80 ㎛으로 할 수 있다. 제1회째의 인쇄로 전술한 솔더 페이스트를 전극 위에 공급한 후, 온풍 가열 방식의 질소 리플로우 컨베이어 노에서 가열 용융시켜, 상온까지 냉각한다. 그 후, 2회째의 인쇄용 메탈 마스크를 이용하여, 전술한 솔더 페이스트를 1회째의 인쇄로 전극(12) 위에 설치된 땜납의 위에 공급하여, 1회째와 같이 가열 용융시켜 반도체 소자 탑재용 기판에 땜납을 형성한다. 그 후, 1회째의 인쇄 후와 동일하게, 온풍 가열 방식의 질소 리플로우 컨베이어 노에서 가열 용융시켜, 상온까지 냉각한다. 전극(12) 위에 설치된 땜납 범프(13)의 총 체적은, 예컨대 4× 105~8×105㎛3이다.
또한, 전극(12) 위에 땜납 범프(13)를 형성한 후, 땜납 범프(13)의 정상부를 프레스 등에 의해 평탄화함으로써, 반도체 소자의 탑재 어긋남을 억제하는 것이 가능하다.
계속해서, 도 1의 (d)에 도시된 바와 같이, 전극(12) 위에 마련된 땜납 범프(13)와, 반도체 소자(24)에 마련된 땜납 범프(25)를 정렬시켜 접촉시킨다. 그 후, 땜납 범프(13, 25)의 양방이 용융되는 온도로 가열한다. 이와 같이 하면, 도 1의 (e)에 도시된 바와 같이, 땜납 범프(13)와 땜납 범프(25)가 용융되어 일체화하여, 땜납 접합부(22)를 형성한다. 반도체 소자(24) 위의 땜납 범프(25) 및 회로 기판(11) 위의 전극(12) 상의 땜납 범프(13)는, 예컨대 어느 것이나 용융 온도가 200℃ 이상으로 높다. 접합 가열 용융시에 양 땜납의 액상선 온도(응고 개시 온도)가 대략 동일하기 때문에, 양 땜납이 확산에 의해 단시간에 서로 유동하여, 저온에서 응고되는 화학 조성을 갖는 땜납 접합부(22)를 자발적으로 형성하는 것이 가능하다. 또한, 양 땜납 중 일부가 확산하지 않고서 땜납 접합부(22)에 인접하여 남아 있기 어렵기 때문에, 일체화한 땜납 접합부(22)의 조성 변동에 기인한 액상선 온도(응고 개시 온도)의 상승을 야기하기 어렵다. 일체화하여 얻어지는 땜납 접합부(22)의 액상선 온도(응고 개시 온도)는, 예컨대 170℃ 이하이다.
또한, 양 땜납 범프의 액상선 온도가 대략 동일하기 때문에, 후속 공정에서 양 땜납 범프가 용융되어 일체화할 때, 양 땜납 범프의 온도를 필요 이상으로 상승시키지 않더라도 양 땜납 범프를 용융시킬 수 있다. 이로 인하여, 회로 기판(11)이나 반도체 소자(24)의 전기적 특성에 대한 신뢰성이 높아져, 얻어지는 반도체 장치의 전기적 특성에 관한 신뢰성도 높아진다.
땜납 접합부(22)는, Bi와 Sn을 포함하고, 대략 공정(共晶) 조성을 갖는 땜납을 포함할 수도 있다. 여기서 대략 공정 조성에는, Sn-58Bi의 공정 조성을 갖는 땜납뿐만 아니라, 공정 조성 근방의 조성도 포함된다. 대략 공정 조성을 갖는 땜납으로서는, 예컨대, 45~65 wt%의 Bi와 55~35 wt%의 Sn을 포함하는 합금을 들 수 있다.
도 2는, Bi-Sn 땜납의 상태도이다. 상태도의 종축은 Bi-Sn 땜납의 온도(℃)를, 아래의 횡축은 Sn의 원자량비(at%)를, 위의 횡축은 Sn의 중량비(wt%)를 나타낸다. 예컨대, 땜납 범프(13)를 구성하는 합금으로서 Sn-5Bi 합금을 이용하고, 땜납 범프(25)를 구성하는 합금으로서 Sn-88Bi를 이용할 수 있다. Sn-5Bi와, Sn-88Bi의 액상선 온도는, 도 2에 있어서, 각각 점 A, 점 B로 표시되고, 모두 230℃ 정도이다. 이러한 조성의 땜납 범프(13) 및 땜납 범프(25)에 대해서, 각각 체적을 조정함으로써, 상호 용융되어 일체화하면 45~65 wt%의 Bi와 55~35 wt%의 Sn을 포함하는 합금으로 구성되는 땜납 접합부(22)를 얻을 수 있다. 이들 조성으로 이루어지는 땜납 접합부(22)는, 응고 개시 온도가 170℃ 이하이다.
그 후, 땜납 접합부(22)를 냉각하여 응고시킨다. 회로 기판(11)의 배선부와, 전극(12)이 땜납 접합부(22)를 통해 전기적으로 접속된다. 냉각 도중에, 땜납 접합부(22)를 구성하는 합금의 액상선 온도(응고 개시 온도)보다도 낮은 온도로 되면, 땜납 접합부(22)의 일부가 고체로서 석출되기 시작한다. 더 냉각하면, 회로 기판(11)과 반도체 소자(24)가 점진적으로 강하게 고정되어, 회로 기판(11)과 반도체 소자(24)의 열팽창 계수의 차이에 의해, 회로 기판(11) 및 반도체 소자(24)에 생기는 응력이 서서히 커진다. 더욱 냉각하여, 땜납 접합부(22)를 구성하는 합금의 공정 온도에 도달하면, 땜납 접합부(22)의 액형 부분이 공정 조성의 고체로 변화되어, 회로 기판(11)과 반도체 소자(24)는 강고히 고정된다. 냉각을 더 계속하여 상온에 근접할수록, 회로 기판(11), 반도체 소자(24) 및 땜납 접합부(22)에 생기는 응력은 커진다. 땜납 접합부(22)의 액상선 온도는 땜납 범프(13, 25)에 비해서 낮아서, 얻어지는 반도체 장치의 회로 기판(11), 반도체 소자(24), 및 땜납 접합부(22)에 가해지는 응력이 억제된다. 따라서 이러한 응력의 억제는 반도체 장치의 전기적 특성의 신뢰성 향상에 기여한다.
마지막으로, 도 1의 (f)에 도시된 바와 같이, 반도체 소자(24)와 회로 기판(11)의 간극에 언더필 접착제(16)를 충전하여, 본 실시형태의 반도체 장치를 얻을 수 있다. 언더필 접착제(16)는, 회로 기판(11) 위에 반도체 소자(24)를 고정하도록, 그리고 땜납 접합부(22)의 간극을 매립하도록 형성된다. 언더필 접착제(16)에 사용되는 재료는, 회로 기판(11)에 반도체 소자(24)를 고정할 수 있는 접착제인 것을 빼고는 특별히 한정되지 않지만, 예컨대, 에폭시 수지, 우레탄 수지 등의 접착제를 이용할 수 있다.
상기 실시형태에서 얻어지는 반도체 장치에 있어서는, Sn-3.5Ag 합금(응고점: 221℃), Sn-0.7Cu 합금(응고점: 227℃), Sn-3Ag-0.5Cu 합금(응고점: 217℃) 등을 채용하여, 접합시의 반도체 소자에 가해지는 응력을, 기존의 땜납 접합부를 통해 기재와 반도체 소자를 접합하는 반도체 장치에 있어서의 응력과 비교해서, 60% 이하로 억제하는 것이 가능하다.
본 실시형태의 땜납 접합부(22)는, 45~65 wt%의 Bi와 55~35 wt%의 Sn을 포함하고 응고 온도는 170℃ 이하이지만, 본 발명의 반도체 장치의 제조 방법에 의해 얻어지는 반도체 장치에 있어서, 땜납 접합부에 있어서의 Bi의 조성은 이 범위로 한정되지 않는다. 예컨대, 땜납 접합부를 구성하는 재료는, 접합 전의 2개의 땜납 범프보다도 응고 개시 온도가 낮은 재료이면 된다. 또한, 상기 땜납 범프(13)와 땜납 범프(25)의 구성 재료를 서로 교체하여도 좋다.
도 3은, 제2 실시형태의 반도체 장치의 제조 방법을 도시하는 모식적 단면도이다. 또한, 제1 실시형태의 설명과 중복되는 설명은 생략한다.
우선, 도 3의 (a)와 같이, 반도체 소자(24)의 위에 땜납 범프(25)를 형성한다. 계속해서, 도 3의 (b)와 같이, 회로 기판(11)의 위에 전극(12)을 형성하고, 또한 전극(12)의 위에 땜납 범프(13)와 땜납층(14)을 이 순서로 형성한 후, 땜납층(14)의 정상부를 평탄화하여 반도체 소자 탑재용 기판(15)을 얻는다. 반도체 소자(24), 땜납 범프(25), 회로 기판(11), 전극(12) 및 땜납 범프(13)는, 제1 실시형태와 동일하다.
땜납층(14)은, Sn을 베이스로 하는 합금으로 이루어진다. Sn을 베이스로 하는 합금은, Sn의 중량비가 50 wt% 초과의 합금이다. 땜납층(14)의 정상부를 가압함으로써, 균열이나 비틀림이 없는 실질적으로 평탄한 정상부를 얻을 수 있다. 정상부가 실질적으로 평탄하기 때문에, 후속 공정에서, 땜납층(14)이 설치된 땜납 범프(13)와, 땜납 범프(25)를 정렬할 때에, 양자가 접촉 가능한 범위가 넓게 되어, 양 땜납 범프의 접합이 용이하게 된다. 땜납층(14)의 정상부를 실질적으로 평탄하게 하기 때문에, 땜납층(14)은 90 wt% 이상의 Sn을 포함하는 땜납 합금으로 이루어지는 것이 바람직하다. 땜납층(14)의 가압 처리에는, 시판의 프레스기를 이용할 수 있다.
땜납층(14)을 형성하지 않고서 땜납 범프(13)의 정상부를 가압하여 평탄화하여도 좋지만, Bi를 베이스로 하는 땜납 범프(13)는 딱딱하게 깨지기 쉽기 때문에, 평탄화 후의 땜납 범프(13)의 상면의 형상이 타원형 등으로 왜곡된 모양으로 되거나, 균열이 생길 우려가 있다. 이 경우에는, 후속 공정에서, 땜납 범프(13)와 땜납 범프(25)를 정렬할 때에, 양자를 접촉시키기 어렵게 된다.
땜납 범프(14)의 액상선 온도는, 땜납 범프(13, 25)의 액상선 온도와 대략 동일하다. 이에 따라, 후속 공정에서 땜납 범프(13)와 땜납 범프(25)와 땜납층(14)이 용융되어 일체화할 때에 재료가 상호 확산하기 쉬워, 양 땜납 범프 및 땜납층(14)이 일체화하여 형성되는 땜납 접합부의 조성의 변동이 적어진다.
도 4는, 제1 실시형태의 땜납 범프(13)와, 제2 실시형태의 땜납층(14)이 형성된 땜납 범프(13)의 정상부에 대하여, 프레스기를 이용하여 평탄화 처리를 행한 후의 평탄면의 직경과 그 변동의 범위를 도시한 도면이다. 도 4의 횡축은 땜납 범프 하나당의 하중(g)을 나타내고, 종축은 평탄면의 직경을 나타낸다. 샘플 수는 40개이다. 제1 실시형태의 평탄면의 직경에 비해서, 제2 실시형태의 평탄면의 직경의 변동이 작은 것을 알 수 있다.
도 5는, 회로 기판 상에 형성된 평탄화된 땜납 범프의 정상부를 촬영한 사진이다. 도 5의 (a)에는 제1 실시형태의 땜납 범프(13)의 정상부가 촬영되어 있고, 도 5의 (b)에는 제2 실시형태의 땜납층(14)의 정상부가 촬영되어 있다. 제1 실시형태 및 제2 실시형태에서 사용된 회로 기판 및 그 표면에 설치된 전극은 공통이다. 도 5의 (a)에서, 하얗게 찍힌 부분(총 35개소)은, 각각 땜납 범프(13)의 정상부(51a~51d)를 나타낸다. 예컨대, 땜납 범프(13)의 정상부(51a~51d) 등의 형상이 왜곡되어 있는 것을 알 수 있다. 도 5의 (b)에서, 하얗게 찍힌 부분(총 35개소)은, 각각 땜납층(14)이 형성된 땜납 범프(13)의 정상부(52)를 나타낸다. 정상부(52)의 형상은, 정상부(51a~ 51d) 등과 비교하여 왜곡이 적고, 원형 형상인 것을 알 수 있다.
또한, 제1 실시형태에 있어서 진술한 바와 같이, 땜납 범프(25)가 설치된 반도체 소자(24)에 대하여 미리 신뢰성 시험을 한다. 이 때문에, 땜납 범프(13), 땜납층(14), 및 땜납 범프(25)의 액상선 온도가, 이들을 형성하는 재료가 용융되어 일체화하여 형성되는 땜납 접합부(22)의 액상선 온도보다도 높도록, 땜납 범프(13), 땜납층(14), 및 땜납 범프(25)의 조성이 각각 설계된다.
땜납 범프(13)의 위에 설치되는 땜납층(14)의 총 체적은, 예컨대 1×105~2×105 ㎛3이다. 다만, 이러한 땜납층의 총 체적은, 땜납 범프(13) 및 땜납 범프(25)의 체적에 따라서, 적절하게 결정하는 것이 필요하다.
계속해서, 도 3의 (c)와 같이, 전극(12) 위에 설치된 땜납층(14)과, 반도체 소자(24)에 설치된 땜납 범프(25)를 정렬하여 접촉시킨다. 그 후, 땜납 범프(13), 땜납층(14), 및 땜납 범프(25)가 용융되는 온도로 가열한다. 이렇게 하면, 도 3의 (d)에 도시된 바와 같이, 땜납 범프(13)와 땜납 범프(25)가 용융되고 일체화하여, 땜납 접합부(22)를 형성한다.
접합 가열 용융 시에 땜납 범프(13), 땜납층(14), 및 땜납 범프(25)의 액상선 온도(응고 개시 온도)가 대략 동일하므로, 땜납이 확산에 의해 단시간에 서로 유동하여, 저온에서 응고되는 화학 조성을 갖는 땜납 접합부(22)를 자발적으로 형성하는 것이 가능하다. 또한, 땜납 범프(13), 땜납층(14), 및 땜납 범프(25) 중 일부가 확산되지 않고서 땜납 접합부(22)에 인접하여 남아 있기 어렵기 때문에, 일체화한 땜납 접합부(22)의 조성 변동에 기인한 액상선 온도(응고 개시 온도)의 상승을 야기하기 어렵다. 일체화하여 얻어지는 땜납 접합부(22)의 액상선 온도(응고 개시 온도)는, 예컨대 170℃ 이하이다.
또한, 땜납 범프(13), 땜납층(14), 및 땜납 범프(25)의 액상선 온도가 대략 동일하기 때문에, 후속 공정에서 이들이 용융되어 일체화할 때, 온도를 필요 이상으로 상승시키지 않더라도 이들을 용융시킬 수 있다. 이 점에서, 회로 기판(11)이나 반도체 소자(24)의 전기적 특성에 관한 신뢰성이 높아지고, 얻어지는 반도체 장치의 전기적 특성에 대한 신뢰성도 높아진다.
형성되는 땜납 접합부(22)는, 제1 실시형태와 동일하기 때문에 설명을 생략한다.
그 후, 땜납 접합부(22)를 냉각함으로써 응고시킨다. 이 냉각에 관한 설명은, 제1 실시형태의 설명과 동일하기 때문에 생략한다.
마지막으로, 도 3의 (e)에 도시된 바와 같이, 반도체 소자(24)와 회로 기판(11)의 간극에 언더필 접착제(16)를 충전하여, 본 실시형태의 반도체 장치를 얻을 수 있다. 언더필 접착제(16)는, 제1 실시형태와 동일하므로 설명을 생략한다.
또한, 본 발명은 상기 실시형태로 한정되는 것이 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 지니고, 동일한 작용 효과를 나타내는 것은, 모두 본 발명의 기술적 범위에 포함된다.
본 발명에 있어서의 제1 부품과 제2 부품의 조합은 회로 기판과 반도체 소자의 조합으로 한정되지 않는다. 별도의 실시형태로서, 예컨대, 제1 부품 및 제2 부품을, 회로 기판과, 이 회로 기판보다 열팽창 계수가 낮은 별도의 회로 기판으로 할 수도 있다. 번인 시험 등의 신뢰성 시험을, 회로 기판에 대하여도 행할 수 있다.
실시예
(실시예 1)
상기 제1 실시형태의 제조 방법에 따라서, 도 1의 (e)의 구조를 갖는 실시예 1의 반도체 장치를 작성했다.
우선, 땜납 범프(25)가 표면에 설치된 반도체 소자(24)를 준비했다. 땜납 범프(25)를 구성하는 땜납은 Sn-5Ag(액상선 온도: 240℃)이었다. 반도체 소자(24)의 열팽창 계수는 4 K-1이었다.
계속해서, 반도체 소자 탑재용 기판(15)을 제작했다. 우선, 표면에 전극(12)을 갖는 회로 기판(11)을 준비했다. 회로 기판(11)의 사이즈는 45×45 mm, 두께 1.2 mm이며, 전극(12)의 수는 2000개, 전극 피치는 200 ㎛, 전극 사이즈는 φ 80 ㎛ 이었다. 회로 기판(11)의 열팽창 계수는 17 K-1이었다. 전극(12)의 패턴을 형성하기 위해서 표면에 형성한 솔더 레지스트의 두께는 약 25 ㎛ 이었다. 다음으로, 전극(12)의 표면에 땜납 범프(13)를 형성한다. 형성한 땜납 범프(13)를 구성하는 땜납은 90Bi-Sn(액상선 온도: 240℃) 이었다. 전극(12) 위에 땜납을 공급하는 데에는 솔더 페이스트 인쇄법을 이용했다. 솔더 페이스트로는, 원하는 조성으로 조정한 전술한 땜납 합금과, 디스크 분사법을 이용하여 입자 지름 20 ㎛ 이하로 준비한 분말과, 플럭스 수지분으로서, 중합 로진, 용제로서의 안식향산 벤질, 활성제로서의 무수 호박산, 틱소트로프제로서 캐스터 왁스(castor wax)를 혼합한 수지분을 혼련한 것을 이용하였다. 혼합 비율은 땜납이 90 wt%이고, 플럭스 수지분이 10 wt% 이다. 인쇄에는, 미리 회로 기판의 전극의 위치에 대응하는 장소에 개구부를 형성한 메탈 마스크를 이용하였다. 메탈 마스크의 개구 사이즈와, 막 두께를 조정하는 것에 의해, 솔더 페이스트의 공급량을 조정할 수 있다. 본 실시예에서는 정밀도 좋고 안정적으로 페이스트를 공급하기 위하여, 개구 사이즈가 다른 메탈 마스크를 이용하여 2회에 걸쳐 땜납을 공급하였다. 제1회째에 사용한 메탈 마스크는, 개구 사이즈가 φ 100 ㎛이고 마스크 두께가 30㎛ 이다. 2회째에 사용한 메탈 마스크는, 개구 사이즈를 φ 135 ㎛으로, 마스크 두께를 85 ㎛으로 하였다. 1회째의 인쇄에 의해 전술한 솔더 페이스트를 회로 기판의 전극 위에 공급한 후, 온풍 가열 방식의 질소 리플로우 컨베이어 노(온도 공차 ±20℃)에서 가열 용융시켰다. 가열 온도는 260℃ 이었다. 그 후, 재차 2회째의 인쇄용 메탈 마스크를 이용하여, 전술한 솔더 페이스트를 회로 기판(11)의 제1회째의 땜납의 위에 공급하여, 1회째와 동일하게 가열 용융시켜 회로 기판(11)에 땜납 범프(13)를 형성하였다. 공급된 총 땜납의 양은, 7×105㎛3 이었다. 그 후, 프레스기를 이용하여, 회로 기판 위에 형성한 땜납의 정상부가 대략 평탄하게 되도록 가압 처리를 하였다. 프레스는, 상온에서 약 30 kg/2000 범프(bump)로 행하였다. 프레스 후의 땜납의 높이는 15 ㎛이고, 평탄한 정상부의 직경은 약 100 ㎛ 이었다.
계속해서, 반도체 소자(24)에 설치된 땜납 범프(25)의 선단에 플럭스를 적량 도포한 후, 플립칩 본더를 이용하여 회로 기판에 정렬 탑재하였다. 그 후, 상기 질소 리플로우 컨베이어 노를 이용하여 260℃에서 가열하고, 상온까지 냉각한 결과, 양호한 땜납 접합부(22)가 형성되는 것을 확인하였다.
땜납 접합부(22)를 샘플링하여, ICP-AES(ICP-Atomic Emission Spectrometry; IPC 발광 분광)에 의해 조성을 확인한 결과, 59 wt%의 Bi와 잔부 Sn 및 Ag로 이루어지는 접합부가 형성되고, 그 응고 개시 온도가 143℃인 것을 DSC(Differential scanning calorimetry; 시차 주사 열량 측정)에 의해 확인했다.
(실시예 2~24)
땜납 범프(13)가 90 wt% Bi-Sn 합금으로 이루어지고, 회로 기판(11)에 형성된 땜납 범프(13)의 체적과, 반도체 소자(24)에 형성된 땜납 범프(25)의 조성 및 체적을 표 1에 표시된 값으로 변경한 것을 제외하고는, 실시예 1과 동일하게 하여 실시예 2~24의 반도체 장치를 제작하였다. 솔더 페이스트를 인쇄하는 메탈 마스크의 치수를 표 1에 나타낸다.
땜납 접합부(22)를 샘플링하여, ICP에 의해 조성을 확인한 결과, 표 1에 표시되는 조성으로 이루어지는 땜납 접합부가 형성되는 것을 확인했다. 또한, DSC에 의해 그 응고 개시 온도를 측정한 결과를 표 1에 나타낸다.
Figure 112011041666267-pct00001
(실시예 25~31)
땜납 범프(13)가 85 wt% Bi-Sn 합금으로 이루어지고, 회로 기판(11)에 형성된 땜납 범프(13)의 체적과, 반도체 소자(24)에 형성된 땜납 범프(25)의 체적을 표 1에 나타내는 값으로 변경한 것을 제외하고는, 실시예 1과 동일하게 하여 실시예 25~31의 반도체 장치를 제작하였다. 솔더 페이스트를 인쇄하는 메탈 마스크의 치수를 표 1에 나타낸다.
땜납 접합부(22)를 샘플링하여, ICP에 의해 조성을 확인한 결과, 표 1에 표시되는 조성으로 이루어지는 땜납 접합부가 형성되는 것을 확인했다. 또한, DSC에 의해 그 응고 개시 온도를 측정한 결과를 표 1에 나타낸다.
(실시예 32)
상기 제2 실시형태의 제조 방법에 따라서, 도 3의 (d)의 구조를 갖는 실시예 32의 반도체 장치를 제작하였다.
땜납 범프(13)가 90 wt% Bi-Sn 합금으로 이루어지는 땜납 범프(13)를 실시예 1과 같은 수단으로 형성한 후, 개구 사이즈가 φ 135 ㎛이고 마스크 두께가 80 ㎛인 메탈 마스크를 사용하여, 솔더 페이스트 인쇄법에 의해 땜납층(14)을 형성하였다. 땜납 범프(13), 땜납층(14), 땜납 범프(25)의 조성 및 체적과, 솔더 페이스트를 인쇄하는 메탈 마스크의 치수를 표 2에 나타낸다. 또한, 프레스는 땜납층(14)이 형성된 땜납 범프(13)의 정상부에 대하여 행하였다. 이들 점을 제외하고는, 실시예 1과 동일한 순서로 실시예 32의 반도체 장치를 제작하였다. 솔더 페이스트를 인쇄하는 메탈 마스크의 치수를 표 2에 나타낸다.
땜납 접합부(22)를 샘플링하여, ICP에 의해 조성을 확인한 결과, 표 2에 표시되는 조성으로 이루어지는 땜납 접합부가 형성되는 것을 확인했다. 또한, DSC에 의해 그 응고 개시 온도를 측정한 결과를 표 2에 나타낸다.
Figure 112011041666267-pct00002
(실시예 33~37)
회로 기판(11)에 형성된 땜납 범프(13)의 체적을 표 2에 표시하는 값으로 변경한 것을 제외하고는 실시예 32와 동일하게 하여 실시예 33~37의 반도체 장치를 제작하였다. 솔더 페이스트를 인쇄하는 메탈 마스크의 치수를 표 2에 나타낸다.
땜납 접합부(22)를 샘플링하여, ICP에 의해 조성을 확인한 결과, 표 2에 표시되는 조성으로 이루어지는 땜납 접합부가 형성되는 것을 확인하였다. 또한, DSC에 의해 그 응고 개시 온도를 측정한 결과를 표 2에 도시한다.
(실시예 38~42)
땜납 범프(13)가 85 wt% Bi-Sn 합금으로 이루어지고, 회로 기판(11)에 형성된 땜납 범프(13)의 체적을 표 1에 나타내는 값으로 변경한 것을 제외하고는, 실시예 32와 동일하게 하여 실시예 38~42의 반도체 장치를 제작하였다. 솔더 페이스트를 인쇄하는 메탈 마스크의 치수를 표 2에 나타낸다.
땜납 접합부(22)를 샘플링하여, ICP에 의해 조성을 확인한 결과, 표 2에 표시되는 조성으로 이루어지는 땜납 접합부가 형성되는 것을 확인하였다. 또한, DSC에 의해 그 응고 개시 온도를 측정한 결과를 표 2에 도시한다.

Claims (19)

  1. 제1 부품과, 제2 부품을 포함하는 전자 장치의 제조 방법으로서,
    상기 제1 부품 또는 상기 제2 부품 중 한쪽 부품의 위에, Bi를 베이스로 하고 Sn을 포함하는 제1 땜납 범프를 형성하는 공정과,
    상기 제1 부품 또는 상기 제2 부품 중 다른쪽 부품의 위에, Sn을 포함하는 제2 땜납 범프를 형성하는 공정과,
    상기 제1 땜납 범프 및 상기 제2 땜납 범프 중 어느 쪽의 액상선 온도보다도 높은 온도에서, 상기 제1 땜납 범프와 상기 제2 땜납 범프를 접촉시켜, 상기 제1 땜납 범프와 상기 제2 땜납 범프를 용융 일체화하여, 상기 제1 땜납 범프 및 상기 제2 땜납 범프 중 어느 쪽의 액상선 온도보다도 낮은 액상선 온도를 갖는 합금으로 이루어지는 땜납 접합부를 형성하는 공정과,
    상기 제1 부품과 제2 부품의 사이의 상기 땜납 접합부를 응고하는 공정
    을 포함하고,
    상기 제1 땜납 범프와 상기 제2 땜납 범프의 액상선 온도의 차가 20℃ 이하인 것을 특징으로 하는 전자 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 부품은 표면에 제1 전극을 갖는 회로 기판이며, 상기 제2 부품은 표면에 제2 전극을 갖는 반도체 소자이며,
    상기 제1 땜납 범프는 상기 제1 전극 또는 상기 제2 전극 중 한쪽 전극의 위에 형성되고, 상기 제2 땜납 범프는 상기 제1 전극 또는 상기 제2 전극 중 다른쪽 전극의 위에 형성되는 것을 특징으로 하는 전자 장치의 제조 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 제1 땜납 범프는, 중량비가 85∼90 wt%의 Bi를 포함하는 것을 특징으로 하는 전자 장치의 제조 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 땜납 범프에 포함되는 Sn의 중량비보다도 큰 중량비의 Sn을 포함하는 땜납층을 상기 제1 땜납 범프의 위에 형성하는 공정을 더 포함하는 것을 특징으로 하는 전자 장치의 제조 방법.
  7. 제6항에 있어서, 상기 땜납층의 상면을 평탄화하는 공정을 더 포함하는 것을 특징으로 하는 전자 장치의 제조 방법.
  8. 회로 기판과,
    상기 회로 기판 상에 설치된 전극과,
    상기 전극 상에 설치되고, Bi를 베이스로 하며 Sn을 포함하는 제1 땜납 범프와,
    상기 제1 땜납 범프 상에 형성되고, 상기 제1 땜납 범프의 Sn의 중량비보다 큰 중량비의 Sn을 포함하는 땜납층
    을 구비하는 것을 특징으로 하는 전자부품 탑재용 기판.
  9. 회로 기판의 전극의 위에, Bi를 베이스로 하고 Sn을 포함하는 제1 땜납 범프를 형성하는 공정과,
    상기 제1 땜납 범프 상에, 상기 제1 땜납 범프의 Sn의 중량비보다 큰 중량비의 Sn을 포함하는 땜납층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  10. 삭제
  11. 제9항에 있어서, 상기 땜납층의 상면을 평탄화하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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