JP2004119801A - 半田バンプの形成方法 - Google Patents

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Akinobu Adachi
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Abstract

【課題】半田バンプ内の大きな気泡が無く、半田バンプによる部材の半田付性の良好な半田バンプの形成方法を提供する。
【解決手段】本発明の半田バンプの形成方法は、先ず、薄い第１のクリーム半田層３が溶融した際、フラックスと酸化銅が反応して、ガスや水が発生するが、薄い半田層４となっているため、半田層４内には大きな気泡が存在せず、また、半田層４上の第２のクリーム半田層５と半田層４が溶融しても、多くのフラックスが存在する第２のクリーム半田層５は、下地の半田層４の存在によって、銅箔のランド部２と反応せず、このため、ガスや水の発生が無くなり、従って、半田バンプ６内の大きな気泡を無くすることができる。
【選択図】　　　　図３

Description

【０００１】
【発明の属する技術分野】
本発明は電子回路ユニットやマザー基板等に使用して好適な半田バンプの形成方法に関する。
【０００２】
【従来の技術】
従来の半田バンプの形成方法に関する図面を説明すると、図６は従来の半田バンプの形成方法の第１工程を示す説明図、図７は従来の半田バンプの形成方法の第２工程を示す説明図、図８は従来の半田バンプの形成方法によって形成された半田バンプへの部材の取付を示す説明図である。
【０００３】
次に、従来の半田バンプの形成方法を図６，図７に基づいて説明すると、プリント基板５１上には、銅箔からなる配線パターンの一部であるランド部５２が形成されており、先ず、第１の工程で、このランド部５２上に、厚さの厚いクリーム半田層５３が形成される。
【０００４】
次に、第２の工程で、厚さの厚いクリーム半田層５３を溶融すると、図７に示すように、ランド部５２上に半田バンプ５４が形成されたものとなる。
しかし、銅箔のランド部５２の表面は、酸化して酸化銅となっており、このため、クリーム半田層５３が溶融した際、フラックスと酸化銅が反応して、ガスや水が発生する。
【０００５】
その結果、図７に示すように、半田バンプ５４内に大きな気泡５５が存在したものとなる。
そして、図８に示すように、このような半田バンプ５４上に、半導体部品や回路基板等かなる部材５６の電極５７を載置し、しかる後、半田バンプ５４を溶融して電極５７の半田付を行うと、大きな気泡５５の存在によって、電極５７の半田付性が悪くなるものであった。
【０００６】
【発明が解決しようとする課題】
従来の半田バンプの形成方法は、ランド部５２ａ上に厚く形成したクリーム半田層５３を溶融して、半田バンプ５４を形成するため、半田バンプ５４内に大きな気泡５５が存在するという問題がある。
その結果、半田バンプ５４を溶融して電極５７の半田付を行うと、大きな気泡５５の存在によって、電極５７の半田付性が悪くなるという問題がある。
【０００７】
そこで、本発明は半田バンプ内に大きな気泡が無く、半田バンプによる部材の半田付性の良好な半田バンプの形成方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するための第１の解決手段として、プリント基板に設けられた銅箔からなるランド部上に、厚さの薄い第１のクリーム半田層を形成する工程と、前記第１のクリーム半田層を溶融して、前記ランド部上に薄い半田層を形成する工程と、前記半田層上に第２のクリーム半田層を形成する工程と、前記第２のクリーム半田層と前記半田層を溶融する工程を備えた形成方法とした。
【０００９】
また、第２の解決手段として、前記第２のクリーム半田層の厚さが前記第１のクリーム半田層より厚く形成された形成方法とした。
また、第３の解決手段として、前記第１，第２の半田クリーム層が印刷によって形成されると共に、前記第１，第２のクリーク半田層、及び前記半田層がリフロー装置によって溶融される形成方法とした。
【００１０】
【発明の実施の形態】
本発明の半田バンプの形成方法に関する図面を説明すると、図１は本発明の半田バンプの形成方法の第１工程を示す説明図、図２は本発明の半田バンプの形成方法の第２工程を示す説明図、図３は本発明の半田バンプの形成方法の第３工程を示す説明図、図４は本発明の半田バンプの形成方法の第４工程を示す説明図、図５は本発明の半田バンプの形成方法によって形成された半田バンプへの部材の取付を示す説明図である。
【００１１】
次に、本発明の半田バンプの形成方法を図１〜図４に基づいて説明すると、マザー基板や回路基板からなるプリント基板１上には、銅箔からなる配線パターンの一部である複数個のランド部２が形成されている。
そして、先ず、図１に示すように第１の工程で、このランド部２上に、厚さの薄い第１のクリーム半田層３が印刷によって形成される。
【００１２】
次に、第２の工程で、厚さの薄い第１のクリーム半田層３をリフロー装置（図示せず）で溶融すると、図２に示すように、ランド部２上に薄い半田層（下地半田層）４が形成されたものとなる。
【００１３】
この時、銅箔のランド部２の表面は、酸化して酸化銅となっており、第１のクリーム半田層３が溶融した際、フラックスと酸化銅が反応して、ガスや水が発生するが、薄い半田層４となっているため、ガスが逃げて、半田層４内には大きな気泡が存在しない状態となる。
【００１４】
次に、図３に示すように第３の工程で、半田層４上に、第１のクリーム半田層３より厚さの厚い第２のクリーム半田層５が印刷によって形成される。
【００１５】
次に、第４の工程で、厚さの厚い第２のクリーム半田層５、及び半田層４をリフロー装置（図示せず）によって溶融すると、図４に示すように、ランド部２上に半田バンプ６が形成されたものとなる。
【００１６】
この時、多くのフラックスが存在する第２のクリーム半田層５は、下地の半田層４の存在によって、銅箔のランド部２と反応せず、このため、第２のクリーム半田層５が溶融しても、ガスや水の発生が無くなり、従って、半田バンプ６内の大きな気泡を無くすることができる。
【００１７】
そして、図５に示すように、このような半田バンプ６上に、半導体部品や回路基板等かなる部材７の電極８を載置し、しかる後、半田バンプ６を溶融して電極８の半田付を行うと、大きな気泡が無いために、電極８の半田付性が良好となる。
【００１８】
なお、上記実施例においては、２回のクリーム半田層の形成と２回の半田溶融によって、半田バンプを形成したもので説明したが、３回以上のクリーム半田層の形成と３回以上の半田溶融によって、半田バンプを形成しても良い。
【００１９】
【発明の効果】
本発明の半田バンプの形成方法は、プリント基板に設けられた銅箔からなるランド部上に、厚さの薄い第１のクリーム半田層を形成する工程と、第１のクリーム半田層を溶融して、ランド部上に薄い半田層を形成する工程と、半田層上に第２のクリーム半田層を形成する工程と、第２のクリーム半田層と半田層を溶融する工程を備えた形成方法とした。
このように、先ず、薄い第１のクリーム半田層が溶融した際、フラックスと酸化銅が反応して、ガスや水が発生するが、薄い半田層となっているため、半田層内には大きな気泡が存在せず、また、半田層上の第２のクリーム半田層と半田層が溶融しても、多くのフラックスが存在する第２のクリーム半田層は、下地の半田層の存在によって、銅箔のランド部と反応せず、このため、ガスや水の発生が無くなり、従って、半田バンプ内の大きな気泡を無くすることができる。
その結果、半田バンプ上に、半導体部品や回路基板等かなる部材の電極を載置し、しかる後、半田バンプを溶融して電極の半田付を行うと、大きな気泡が無いために、電極の半田付性が良好となる。
【００２０】
また、第２のクリーム半田層の厚さが第１のクリーム半田層より厚く形成された形成方法としたため、２回のクリーム半田層の形成と、２回の半田溶融によって半田バンプが形成できて、生産性の良好なものが得られる。
【００２１】
また、第１，第２の半田クリーム層が印刷によって形成されると共に、第１，第２のクリーク半田層、及び半田層がリフロー装置によって溶融される形成方法としたため、量産性に適したものが得られる。
【図面の簡単な説明】
【図１】本発明の半田バンプの形成方法の第１工程を示す説明図。
【図２】本発明の半田バンプの形成方法の第２工程を示す説明図。
【図３】本発明の半田バンプの形成方法の第３工程を示す説明図。
【図４】本発明の半田バンプの形成方法の第４工程を示す説明図。
【図５】本発明の半田バンプの形成方法によって形成された半田バンプへの部材の取付を示す説明図。
【図６】従来の半田バンプの形成方法の第１工程を示す説明図。
【図７】従来の半田バンプの形成方法の第２工程を示す説明図。
【図８】従来の半田バンプの形成方法によって形成された半田バンプへの部材の取付を示す説明図。
【符号の説明】
１　プリント基板
２　ランド部
３　第１のクリーム半田層
４　半田層
５　第２のクリーム半田層
６　半田バンプ
７　部材
８　電極

Claims (3)

  1. プリント基板に設けられた銅箔からなるランド部上に、厚さの薄い第１のクリーム半田層を形成する工程と、前記第１のクリーム半田層を溶融して、前記ランド部上に薄い半田層を形成する工程と、前記半田層上に第２のクリーム半田層を形成する工程と、前記第２のクリーム半田層と前記半田層を溶融する工程を備えたことを特徴とする半田バンプの形成方法。
  2. 前記第２のクリーム半田層の厚さが前記第１のクリーム半田層より厚く形成されたことを特徴とする請求項１記載の半田バンプの形成方法。
  3. 前記第１，第２の半田クリーム層が印刷によって形成されると共に、前記第１，第２のクリーク半田層、及び前記半田層がリフロー装置によって溶融されることを特徴とする請求項１、又は２記載の半田バンプの形成方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102842552A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于锡膏层的wlcsp单芯片封装件及其塑封方法
CN102842554A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于镍钯金或镍钯、锡层的wlcsp单芯片封装件及其封装方法
CN102842553A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于镍钯金或镍钯的wlcsp单芯片封装件及其封装方法
CN102842558A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于锡膏层的wlcsp多芯片堆叠式封装件及其封装方法
CN102842562A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于基板的wlcsp单芯片封装件及其塑封方法
CN102842561A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种wlcsp单芯片封装件及其塑封方法
CN102842563A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种wlcsp单芯片封装件及其塑封方法
CN102842560A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种wlcsp多芯片堆叠式封装件及其封装方法
CN102842571A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于基板、锡层的wlcsp多芯片堆叠式封装件及其封装方法
US8556157B2 (en) 2008-11-28 2013-10-15 Fujitsu Limited Method of manufacturing electronic apparatus, electronic component-mounting board, and method of manufacturing the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100459082C (zh) * 2006-08-10 2009-02-04 中芯国际集成电路制造(上海)有限公司 铅锡合金凸点制作方法
CN108031939B (zh) * 2017-11-10 2020-10-27 武汉凌云光电科技有限责任公司 一种激光焊接磁性材料的方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8556157B2 (en) 2008-11-28 2013-10-15 Fujitsu Limited Method of manufacturing electronic apparatus, electronic component-mounting board, and method of manufacturing the same
US8740047B2 (en) 2008-11-28 2014-06-03 Fujitsu Limited Method of manufacturing electronic apparatus, electronic component-mounting board, and method of manufacturing the same
CN102842552A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于锡膏层的wlcsp单芯片封装件及其塑封方法
CN102842554A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于镍钯金或镍钯、锡层的wlcsp单芯片封装件及其封装方法
CN102842553A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于镍钯金或镍钯的wlcsp单芯片封装件及其封装方法
CN102842558A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于锡膏层的wlcsp多芯片堆叠式封装件及其封装方法
CN102842562A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于基板的wlcsp单芯片封装件及其塑封方法
CN102842561A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种wlcsp单芯片封装件及其塑封方法
CN102842563A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种wlcsp单芯片封装件及其塑封方法
CN102842560A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种wlcsp多芯片堆叠式封装件及其封装方法
CN102842571A (zh) * 2012-08-21 2012-12-26 华天科技（西安）有限公司 一种基于基板、锡层的wlcsp多芯片堆叠式封装件及其封装方法

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