JP2004014606A - 回路基板のランド及びその形成法 - Google Patents
回路基板のランド及びその形成法 Download PDFInfo
- Publication number
- JP2004014606A JP2004014606A JP2002162777A JP2002162777A JP2004014606A JP 2004014606 A JP2004014606 A JP 2004014606A JP 2002162777 A JP2002162777 A JP 2002162777A JP 2002162777 A JP2002162777 A JP 2002162777A JP 2004014606 A JP2004014606 A JP 2004014606A
- Authority
- JP
- Japan
- Prior art keywords
- land
- chip component
- circuit board
- slits
- solder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
【課題】回路基板にチップ部品等を確実に実装可能な回路基板のランド及びその形成法を提供する。
【解決手段】絶縁べ−ス材上にチップ部品４等を実装する為の所要のランド２を設け、そのチップ部品４の外形寸法に沿ってスリット１を形成し、このスリット１間にはんだフィレット形成の為の複数箇所の銅箔部５を形成する。ランド２にスリット１を形成することにより、はんだメルト時の表面張力を受けることなくチップ部品４等を実装する際のズレを防止でき、また、はんだフィレット形成用銅箔部５を有するので、チップ部品４等の位置ズレを防止すると共に、はんだフィレット領域を確保できる。
【選択図】 図１
【解決手段】絶縁べ−ス材上にチップ部品４等を実装する為の所要のランド２を設け、そのチップ部品４の外形寸法に沿ってスリット１を形成し、このスリット１間にはんだフィレット形成の為の複数箇所の銅箔部５を形成する。ランド２にスリット１を形成することにより、はんだメルト時の表面張力を受けることなくチップ部品４等を実装する際のズレを防止でき、また、はんだフィレット形成用銅箔部５を有するので、チップ部品４等の位置ズレを防止すると共に、はんだフィレット領域を確保できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、回路基板にチップ部品を搭載する為のランド及びその形成法に関する。
【０００２】
【従来の技術とその問題点】
回路基板のランドにチップ部品を搭載するには、はんだフィレットを形成する為の銅箔領域を確保する事により、チップ部品の外形よりも大きい領域の銅箔部を設定する必要がある。
【０００３】
しかし、回路基板の部品搭載方法において、チップ部品及びランド形状の縮小化に伴い、はんだリフローによりチップ部品を実装する場合、はんだメルトの際の表面張力などにより、チップ部品搭載位置の精度が著しく阻害されたりチップ部品立ちなどの実装不具合が生じてしまう。従って、部品搭載における信頼性が極力低下している。
【０００４】
そこで、チップ部品の位置を高精度化するために、チップ部品の外形に沿ってスリットを設定し、はんだメルト時の表面張力によるチップ部品の搭載位置ズレを抑える事を考慮した構造でチップ部品の位置を規定する方法もある。
【０００５】
しかし、この方法ではチップ部品の位置を規定する為に、ランドにスリットをチップ部品の外形寸法にあわせて設定する為、はんだフィレットを確保する事が出来ない。
【０００６】
【課題を解決するための手段】
その為に本発明では、はんだメルト時の表面張力を受ける事なく、チップ部品搭載のズレを防止するためのスリットをランドに形成する際に、そのスリット間にはんだフィレット形成用の銅箔部を形成することにより、チップ部品の位置ズレを防止すると共に、はんだフィレット領域を確保できる回路基板のランド及びその形成法を提供するものである。
【０００７】
【発明の実施の形態】
図１において、回路基板には銅箔等で所要のランド２が形成され、そして、このランド２の大部分を露出させると共にその一部を被覆するようにカバーフィルムやレジストからなる表面保護層３が形成される。
【０００８】
更に、ランド２には、スリット１をチップ部品４の外形の外側に数箇所形成する。この実施例は、チップ部品４の外形マイナス公差を考慮したタイプである。そして、そのスリット１間に、はんだ接合用の銅箔部５を形成する。
【０００９】
図２の実施例では、チップ部品４の外形に対して、スリット１をチップ部品の外形に沿って数箇所設定したチップ部品外形設計値公差ゼロタイプのものである。このタイプでも、そのスリット１間に、はんだ接合用の銅箔部５を形成する。
【００１０】
また、図３の実施例では、チップ部品４の外形に対して、スリット１がチップ部品４の外形を跨ぐように数箇所形成されてチップ部品外形プラス公差を考慮したタイプが構成される。この場合でも、そのスリット１間に、はんだ接合用の銅箔部５を形成する。
【００１１】
【発明の効果】
本発明によれば、はんだリフロー時の表面張力によるチップ部品立ちによる不良を低減できると共に、はんだリフロー時の表面張力によるチップ部品の位置ズレが低減される。
【００１２】
そして、ＬＥＤチップ等の位置精度要求の高い実装部品への対応も可能となり、また、実装位置精度の許容限界を抑えることも可能となる一方、スリットによるはんだフィレット不足の問題を解決することができ、更に、表面保護層の形成におけるズレや公差も考慮不要になる。
【図面の簡単な説明】
【図１】本発明の一実施例による回路基板のランドの構造を示す概念的平面構成図。
【図２】本発明の他の実施例による回路基板のランドの構造を示す同様な平面構成図。
【図３】本発明の更に他の実施例による回路基板のランドの構造を示す同様な平面構成図。
【符号の説明】
１ スリット
２ ランド
３ 表面保護層
４ チップ部品
５ はんだフィレット形成用銅箔部
【発明の属する技術分野】
本発明は、回路基板にチップ部品を搭載する為のランド及びその形成法に関する。
【０００２】
【従来の技術とその問題点】
回路基板のランドにチップ部品を搭載するには、はんだフィレットを形成する為の銅箔領域を確保する事により、チップ部品の外形よりも大きい領域の銅箔部を設定する必要がある。
【０００３】
しかし、回路基板の部品搭載方法において、チップ部品及びランド形状の縮小化に伴い、はんだリフローによりチップ部品を実装する場合、はんだメルトの際の表面張力などにより、チップ部品搭載位置の精度が著しく阻害されたりチップ部品立ちなどの実装不具合が生じてしまう。従って、部品搭載における信頼性が極力低下している。
【０００４】
そこで、チップ部品の位置を高精度化するために、チップ部品の外形に沿ってスリットを設定し、はんだメルト時の表面張力によるチップ部品の搭載位置ズレを抑える事を考慮した構造でチップ部品の位置を規定する方法もある。
【０００５】
しかし、この方法ではチップ部品の位置を規定する為に、ランドにスリットをチップ部品の外形寸法にあわせて設定する為、はんだフィレットを確保する事が出来ない。
【０００６】
【課題を解決するための手段】
その為に本発明では、はんだメルト時の表面張力を受ける事なく、チップ部品搭載のズレを防止するためのスリットをランドに形成する際に、そのスリット間にはんだフィレット形成用の銅箔部を形成することにより、チップ部品の位置ズレを防止すると共に、はんだフィレット領域を確保できる回路基板のランド及びその形成法を提供するものである。
【０００７】
【発明の実施の形態】
図１において、回路基板には銅箔等で所要のランド２が形成され、そして、このランド２の大部分を露出させると共にその一部を被覆するようにカバーフィルムやレジストからなる表面保護層３が形成される。
【０００８】
更に、ランド２には、スリット１をチップ部品４の外形の外側に数箇所形成する。この実施例は、チップ部品４の外形マイナス公差を考慮したタイプである。そして、そのスリット１間に、はんだ接合用の銅箔部５を形成する。
【０００９】
図２の実施例では、チップ部品４の外形に対して、スリット１をチップ部品の外形に沿って数箇所設定したチップ部品外形設計値公差ゼロタイプのものである。このタイプでも、そのスリット１間に、はんだ接合用の銅箔部５を形成する。
【００１０】
また、図３の実施例では、チップ部品４の外形に対して、スリット１がチップ部品４の外形を跨ぐように数箇所形成されてチップ部品外形プラス公差を考慮したタイプが構成される。この場合でも、そのスリット１間に、はんだ接合用の銅箔部５を形成する。
【００１１】
【発明の効果】
本発明によれば、はんだリフロー時の表面張力によるチップ部品立ちによる不良を低減できると共に、はんだリフロー時の表面張力によるチップ部品の位置ズレが低減される。
【００１２】
そして、ＬＥＤチップ等の位置精度要求の高い実装部品への対応も可能となり、また、実装位置精度の許容限界を抑えることも可能となる一方、スリットによるはんだフィレット不足の問題を解決することができ、更に、表面保護層の形成におけるズレや公差も考慮不要になる。
【図面の簡単な説明】
【図１】本発明の一実施例による回路基板のランドの構造を示す概念的平面構成図。
【図２】本発明の他の実施例による回路基板のランドの構造を示す同様な平面構成図。
【図３】本発明の更に他の実施例による回路基板のランドの構造を示す同様な平面構成図。
【符号の説明】
１ スリット
２ ランド
３ 表面保護層
４ チップ部品
５ はんだフィレット形成用銅箔部
Claims (2)
- 絶縁ベース材上の所要部位にチップ部品搭載用ランドを形成し、前記ランドにチップ部品の位置ズレ防止用スリットをチップ部品の外形寸法に沿って複数箇所形成することを特徴とする回路基板のランドの形成法。
- 絶縁ベース材上の所要部位にチップ部品搭載用ランドを設けた回路基板において、チップ部品の外形寸法に沿って前記ランドにスリットを設け、このスリット間にはんだフィレットを行う為の複数箇所の銅箔部を設けたことを特徴とする回路基板のランド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002162777A JP2004014606A (ja) | 2002-06-04 | 2002-06-04 | 回路基板のランド及びその形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002162777A JP2004014606A (ja) | 2002-06-04 | 2002-06-04 | 回路基板のランド及びその形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004014606A true JP2004014606A (ja) | 2004-01-15 |
Family
ID=30431431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002162777A Pending JP2004014606A (ja) | 2002-06-04 | 2002-06-04 | 回路基板のランド及びその形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004014606A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278213A (ja) * | 2009-05-28 | 2010-12-09 | Denso Corp | 配線基板およびそれを用いた電子部品の実装構造 |
| JP2014165215A (ja) * | 2013-02-21 | 2014-09-08 | Denso Corp | 電子部品 |
| JP2015135906A (ja) * | 2014-01-17 | 2015-07-27 | 富士通株式会社 | プリント配線板および情報処理装置 |
| JP2016219510A (ja) * | 2015-05-15 | 2016-12-22 | 三菱電機株式会社 | プリント配線板、プリント基板、プリント配線板の製造方法、プリント基板の製造方法 |
-
2002
- 2002-06-04 JP JP2002162777A patent/JP2004014606A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278213A (ja) * | 2009-05-28 | 2010-12-09 | Denso Corp | 配線基板およびそれを用いた電子部品の実装構造 |
| JP2014165215A (ja) * | 2013-02-21 | 2014-09-08 | Denso Corp | 電子部品 |
| JP2015135906A (ja) * | 2014-01-17 | 2015-07-27 | 富士通株式会社 | プリント配線板および情報処理装置 |
| JP2016219510A (ja) * | 2015-05-15 | 2016-12-22 | 三菱電機株式会社 | プリント配線板、プリント基板、プリント配線板の製造方法、プリント基板の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2007048976A (ja) | プリント回路板、およびプリント回路板を備えた電子機器 | |
| JP2008041995A (ja) | プリント配線基板及びプリント配線基板の製造方法 | |
| JP6318638B2 (ja) | プリント配線板および情報処理装置 | |
| JP2007214230A (ja) | プリント配線板 | |
| US20070257355A1 (en) | Soldering structure of through hole | |
| US11096285B2 (en) | Electronic circuit substrate | |
| JP2005012088A (ja) | 多層回路基板および電子機器 | |
| JP2006060141A (ja) | 印刷基板及びこれを用いた表面実装型半導体パッケージの実装方法 | |
| JP2004014606A (ja) | 回路基板のランド及びその形成法 | |
| JP4821710B2 (ja) | プリント配線板 | |
| JP2010103295A (ja) | 端面スルーホール配線基板の製造方法 | |
| JPH10335795A (ja) | プリント基板 | |
| US20090097220A1 (en) | Printed circuit board | |
| JP2007329407A (ja) | 回路基板及びその製造方法 | |
| JP2004006454A (ja) | 回路基板のランド構造 | |
| JP7322456B2 (ja) | 電子部品搭載基板 | |
| JP3070365B2 (ja) | プリント配線板 | |
| JP2008112778A (ja) | プリント配線基板とこれを備えたモータ制御装置 | |
| JP2007019150A (ja) | プリント配線板およびプリント回路板 | |
| JP2006005112A (ja) | 半導体装置およびこれに用いる回路基板 | |
| JP4223649B2 (ja) | プリント配線板 | |
| JP2009212355A (ja) | プリント基板および電子回路モジュール | |
| JP2005311049A (ja) | プリント配線板及び電子部品実装プリント配線板 | |
| JPH11340616A (ja) | プリント基板 | |
| JP2009176915A (ja) | 回路基板及びこれを用いた電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040607 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A02 | Decision of refusal |
Effective date: 20061219 Free format text: JAPANESE INTERMEDIATE CODE: A02 |