KR101286393B1 - 전자 부품 실장 장치 및 전자 부품 실장 방법 - Google Patents

전자 부품 실장 장치 및 전자 부품 실장 방법 Download PDF

Info

Publication number
KR101286393B1
KR101286393B1 KR1020110062547A KR20110062547A KR101286393B1 KR 101286393 B1 KR101286393 B1 KR 101286393B1 KR 1020110062547 A KR1020110062547 A KR 1020110062547A KR 20110062547 A KR20110062547 A KR 20110062547A KR 101286393 B1 KR101286393 B1 KR 101286393B1
Authority
KR
South Korea
Prior art keywords
electronic component
chip
tape
groove
bonding tool
Prior art date
Application number
KR1020110062547A
Other languages
English (en)
Other versions
KR20120023515A (ko
Inventor
다카토요 야마카미
히데히코 기라
다카시 구보타
기요시 오이
기요아키 이이다
다카시 구리하라
Original Assignee
신코 덴키 코교 가부시키가이샤
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신코 덴키 코교 가부시키가이샤, 후지쯔 가부시끼가이샤 filed Critical 신코 덴키 코교 가부시키가이샤
Publication of KR20120023515A publication Critical patent/KR20120023515A/ko
Application granted granted Critical
Publication of KR101286393B1 publication Critical patent/KR101286393B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K13/00—Apparatus or processes specially adapted for manufacturing or adjusting assemblages of electric components
    • H05K13/04—Mounting of components, e.g. of leadless components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75743—Suction holding means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/17—Surface bonding means and/or assemblymeans with work feeding or handling means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Supply And Installment Of Electrical Components (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 언더필재의 상면에서의 주름의 발생을 억제하는 것을 과제로 한다.
본딩 툴(10)은, 접착 방지 테이프(30)를 개재시켜 칩(41)을 흡착한다. 본딩 툴(10)은, 칩(41)을 흡착하는 전자 부품 흡착 구멍(11)과, 전자 부품 흡착 구멍(11)의 주위에 마련되고, 접착 방지 테이프(30)를 흡수하는 홈(13)을 갖는다. 칩(41)을 언더필재(70)에 압박하여 가열하고, 언더필재(70)를 칩(41)으로부터 압출시켜 상단 칩의 실장면을 형성할 때에, 접착 방지 테이프(30)가 가열을 받아 팽창한 부분이 홈(13)에 인입되기 때문에, 언더필재의 상면에 주름이 발생하지 않는다.

Description

전자 부품 실장 장치 및 전자 부품 실장 방법{ELECTRONIC PACKAGING APPARATUS AND ELECTRONIC PACKAGING METHOD}
본 발명은 전자 부품 실장 장치 및 전자 부품 실장 방법에 관한 것이다.
종래, 전자 부품을 기판에 실장하는 경우에, 흡착 구멍을 갖는 본딩 툴이 접착 방지 테이프를 개재하여 전자 부품을 흡착하여 유지하고, 기판 위에 배치한 접착제에 전자 부품을 압박하여 가열하는 실장 기술이 알려져 있다. 구체적으로는, 이형성이 있는 불소계 테이프를 접착 방지 테이프로서 본딩 툴에 흡착시키고, 본딩 툴의 칩 흡착 구멍의 위치에서, 불소계 테이프를 바늘로 찔러, 구멍을 뚫는다. 칩을 흡착시킨 후, 칩 실장을 행한다.
특허문헌 1: 일본 특허 공개 제2003-7771호 공보 특허문헌 2: 일본 특허 공개 제2006-66767호 공보
최근, LSI(Large Scale Integration) 패키지의 박화에 따라, 내장하는 전자 부품(칩)의 박화나 플립 칩의 채용이 증가 경향에 있다. 패키지 내에서 전자 부품을 적층하는 멀티 칩 실장에서는, 적층 시에 상단 칩(제2 전자 부품)이 하단 칩(제1 전자 부품)의 외주로부터 압출되는 형태로 실장되는 오버행 케이스가 있다.
이 오버행 케이스에서는, 칩이 얇아짐으로써, 상단 칩의 와이어 본딩 시에 본딩 품질의 저하나 칩 파손 등의 염려가 있다. 그래서, 오버행 케이스의 본딩 품질 향상이나 칩 파손 방지를 위해, 하단 칩을 실장할 때에 선입한 접착제(언더필재)를 하단 칩의 주변까지 압출시켜, 오버행 부분을 보강하는 등의 수단이 검토되어 있다. 즉, 이러한 방법에서는, 하단 칩의 상면과 압출된 언더필재의 상면이 상단 칩의 실장면이 된다.
그러나, 오버행 케이스의 하단 칩의 실장에 전술한 종래의 실장 기술을 적용하면, 가열 시에 접착 방지 테이프가 신장하여 주름이 되고, 하단 칩의 주변에 압출된 언더필재에 주름이 전사된다고 하는 문제가 있다.
즉, 불소계 테이프가 고정되어 있지 않고, 칩 실장 시에 본딩 툴로부터 가해지는 열(일례로서 약 200℃ 이상)에 의해, PTFE 필름(폴리테트라플루오르에틸렌) 등의 불소계 테이프가 팽창하고, 팽창부와 비팽창부의 사이에서 주름이 발생한다. 그 주름이, 언더필재가 필렛으로서 형성되는 부분까지 연신하여, 필렛에도 주름이 발생하여 버린다.
상단 칩의 실장면이 되는 언더필재의 상면에 주름이 전사되면, 상단 칩의 와이어 본딩 품질에의 영향, 와이어 본딩에 따른 크랙 발생, 및 칩 적층 접착면의 밀착도의 저하 등이 발생할 가능성이 있다. 또한, 접착제 공급량의 컨트롤이 곤란해져, 공급 과다가 된 케이스에서는, 접착제 압출에 따른 인접 부품의 오염 등의 염려도 발생한다. 또한, 본 과제는, 언더필재의 타입(시트/페이스트) 및 상단 칩의 접착제 타입(시트/페이스트)에 상관없이 공통 과제이다. 또한, 상단 칩 두께가 약 200 ㎛ 이하인 케이스에서, 와이어 본딩 시의 파손의 가능성이 높아진다.
칩을 적층하지 않는, 즉 칩을 1개만 실장하는 경우에 있어서도, 주름의 발생에 의해 접착제가 공급 과다된 케이스에서는, 접착제 압출에 따른 배선 패턴의 오염 등의 염려가 발생한다.
개시된 기술은, 언더필재의 표면에서의 주름의 발생을 억제하는 것을 목적으로 한다.
개시된 전자 부품 실장 장치는, 전자 부품을 기판에 실장하는 전자 부품 실장 장치이다. 개시된 장치는, 접착 방지 테이프를 개재시켜 상기 전자 부품을 흡착하는 본딩 툴을 가지고, 상기 본딩 툴에는, 상기 제1 전자 부품을 흡착하는 흡착 구멍과, 상기 흡착 구멍의 주위에 상기 접착 방지 테이프를 흡수하는 홈이 마련되어 있다. 그리고, 상기 홈은 상기 제1 전자 부품과 상기 기판의 사이에 배치되는 접착제의 외형보다도 외측에 마련된다.
또한 전자 부품 실장 방법은, 전자 부품을 기판에 실장하는 전자 부품 실장 방법으로서, 기판 위에 수지제의 접착제를 공급하는 공정과, 접착 방지 테이프를 개재시켜 본딩 툴에 전자 부품을 흡착하는 공정과, 상기 전자 부품을 상기 접착제를 향하여 이동시키는 공정과, 상기 접착 방지 테이프를 개재시켜 상기 본딩 툴의 단부면을 상기 접착제에 압박하는 공정을 구비한다.
개시된 기술에 따르면, 언더필재의 표면에서의 주름의 발생을 억제할 수 있다.
도 1은 본 실시예에 따른 전자 부품 실장 장치의 본딩 툴의 설명도이다.
도 2는 기판(80)에 칩(41)을 실장한 상태의 설명도이다.
도 3은 본 실시예에 따른 전자 부품 실장 장치의 구성도이다.
도 4는 멀티 칩을 실장한 기판의 설명도이다.
도 5는 언더필재(70)에 있어서의 주름의 발생에 대한 설명도이다.
도 6은 사용한 테이프에 남는 흔적과 제품의 주름의 제1 설명도이다.
도 7은 사용한 테이프에 남는 흔적과 제품의 주름의 제2 설명도이다.
도 8은 개시된 기술에 따라 사용한 테이프에 남는 흔적과 제품의 주름의 설명도이다.
도 9는 칩의 치수의 일례에 대한 설명도이다.
도 10은 홈에 의한 테이프의 흡수에 대한 설명도이다.
도 11은 실장 시의 주름의 억제에 대한 설명도이다.
도 12는 홈(13)에 대한 테이프 흡착 구멍의 배치의 설명도이다.
도 13은 홈의 변형예에 대한 설명도이다.
도 14는 본 실시예에 따른 전자 부품 실장 방법의 처리 동작을 설명하는 흐름도이다.
이하에 첨부 도면을 참조하여, 본 발명에 따른 전자 부품 실장 장치 및 전자 부품 실장 방법의 실시의 형태를 상세하게 설명한다.
<실시예>
도 1은 본 실시예에 따른 전자 부품 실장 장치의 본딩 툴의 설명도이다. 도 1의 (1a)는 본딩 툴(10)의 평면도이며, (1b)는 본딩 툴의 A-A'선 단면도이다.
본딩 툴(10)은, 제1 전자 부품에 제2 전자 부품을 중첩하는 멀티 칩 실장 중, 제1 전자 부품인 칩(41)을 기판(80)에 실장하는 전자 부품 실장 장치의 본딩 툴이다.
본딩 툴(10)은, 접착 방지 테이프(30)를 개재시켜 칩(41)을 흡착한다. 본딩 툴(10)은, 칩(41)을 흡착하는 전자 부품 흡착 구멍(11)과, 전자 부품 흡착 구멍(11)의 주위에 마련되고, 접착 방지 테이프(30)를 흡수하는 홈(13)을 갖는다. 여기서, 홈(13)에 의한 접착 방지 테이프(30)의 흡수란, 접착 방지 테이프(30)가 가열을 받아 팽창한 경우의 치수 변화분이 홈(13)에 인입되는 것을 말한다.
홈(13)은, 칩(41)과 기판(80)의 사이에 배치되는 접착제인 언더필재(70)의 외형보다도 외측에 마련된다. 홈(13)은, 본딩 툴(10)의 단부면 형상에 맞추어 연장하고, 전자 부품 흡착 구멍(11)을 둘러싸는 형상이다. 또한, 홈(13)은, 후술하는 제2 전자 부품인 칩(42)의 실장 위치보다도 외측이다. 또한, 홈(13)의 내부에는, 접착 방지 테이프(30)를 흡착하는 테이프 흡착 구멍(12)을 마련한다.
접착 방지 테이프(30)는, 이송 릴(110a) 및 권취 릴(110b)에 의해 배출된다. 그리고, 접착 방지 테이프(30)는, 전자 부품 흡착 구멍에 대향하는 위치에 구멍을 갖는다. 이 구멍은, 미리 접착 방지 테이프(30)에 천공해 두고, 전자 부품 흡착 구멍(11)에 대응하는 위치에 접착 방지 테이프(30)의 배출량을 제어하여도 좋고, 접착 방지 테이프(30)를 배출한 후에 전자 부품 흡착 구멍(11)의 위치에서 천공하여도 좋다.
본딩 툴(10)은, 테이프 흡착 구멍(12)으로부터의 배기에 의해 접착 방지 테이프(30)를 흡착하여 고정한다. 또한, 본딩 툴(10)은, 전자 부품 흡착 구멍(11)으로부터의 배기에 의해, 접착 방지 테이프(30)를 개재시켜 칩(41)을 흡착하고, 유지한다.
본딩 툴(10)은, 기판(80)에 배치된 언더필재(70)에 범프(40)를 형성한 칩(41)을 압박하여 가열하고, 칩(41)의 기판(80)에 대한 실장을 행한다.
도 2는 기판(80)에 칩(41)을 실장한 상태의 설명도이다. 언더필재(70)는, 칩(41)의 주변에 압출되고, 제2 전자 부품을 지지한다. 즉, 칩(41)의 상면과 압출된 언더필재(70)의 상면이 제2 전자 부품의 실장면이 된다. 또한, 기판에 대하여 칩을 실장하는 측을 상측으로 한다.
기판(80)은, 머더보드 등의 메인 기판이어도 좋고, 몰딩으로 시일되는 인터포저여도 좋다.
도 3은 본 실시예에 따른 전자 부품 실장 장치의 구성도이다. 도면에 나타내는 바와 같이 전자 부품 실장 장치는, 본딩 툴(10), 본딩 헤드(20), 연결부(50), 승강부(60), 본딩 스테이지(90), 바늘부(91), 테이블(100), 이송 릴(110a), 권취 릴(110b), 가이드 롤러(120a, 120b), 받침 접시(130)를 갖고 있다. 또한, 주제어부(150), 온도 제어부(151), 구동 제어부(152), 흡착 제어부(153), 권취 제어부(154), 인식 제어부(155), 조명 제어부(156), 구동 제어부(157), 카메라 구동부(158), 카메라(159), 흡착 제어부(160), 온도 제어부(161) 및 구동 제어부(162)를 갖고 있다.
본딩 툴(10)은, 접착 방지 테이프(30)를 사이에 두고, 칩(41)을 진공 흡착한다. 본딩 툴(10)은, 접착 방지 테이프(30)를 진공 흡착하여 고정하며, 접착 방지 테이프(30)에 바늘부(91)로 천공하고, 그 개구부를 통해, 칩(41)을 진공 흡착한다.
본딩 헤드(20)에는, 본딩 툴(10)이 부착된다. 본딩 헤드(20)는, 칩(41)의 종류에 따라, 본딩 툴(10)을 부착 교환할 수 있도록 되어 있다.
접착 방지 테이프(30)는, 본딩 툴(10)의 흡착면과 칩(41)의 사이에 끼워지고, 칩(41)이 기판(80)에 실장될 때, 언더필재(70)가 본딩 툴(10)의 흡착면에 부착되는 것을 방지한다.
접착 방지 테이프(30)는, 비점착성, 내열성, 내약정성(耐藥晶性)이 우수한 것이 바람직하다. 예컨대, 불소 수지 필름이며, PTFE의 외에, PFA(테트라플루오르에틸렌·퍼플루오르알킬비닐에테르 공중합체), FEP(테트라플루오르에틸렌·헥사플루오르프로필렌 공중합체), ETFE(테트라플루오르에틸렌·에틸렌 공중합체), PVDF(폴리비닐리덴플루오라이드), PCTFE(폴리클로로트리플루오르에틸렌) 등이어도 좋다. 접착 방지 테이프(30)가 비점착성을 갖기 때문에, 칩(41)의 실장 시, 접착제(70)가 압출되어 부착하여도, 본딩 툴(10)이 상승할 때, 접착 방지 테이프(30)와 칩(41)을 용이하게 박리할 수 있다.
연결부(50)는, 본딩 헤드(20)와 승강부(60)를 연결하고 있다. 연결부(50)는, 승강부(60)에 의해 상하로 움직여지고, 본딩 헤드(20)를 상하로 움직인다. 기판(80)에는, 언더필재(70)가 도포 또는 첨부되고, 칩(41)이 실장된다.
본딩 스테이지(90)의 상부에 기판(80)이 탑재된다. 본딩 스테이지(90)는, 열을 발하며, 기판(80) 위의 접착제(70)의 점도를 저하시킨다. 테이블(100)의 상부에 본딩 스테이지(90)가 부착된다. 테이블(100)은, 부착되어 있는 본딩 스테이지(90)를 수평면 위의 X-Y 방향으로 이동시킨다. 또한, 기판(80)의 종류에 따라, 본딩 스테이지(90)는 교환할 수 있게 되어 있다.
이송 릴(110a)은, 본딩에 사용되고 있지 않은 새로운 접착 방지 테이프(30)가 감겨 있다. 권취 릴(110b)은, 칩(41)의 실장이 하나 종료할 때마다 회전하여, 이송 릴(110a)에 감겨 있는 접착 방지 테이프(30)를 권취하여 간다. 따라서, 본딩 툴(10)에 칩(41)이 흡착될 때, 접착 방지 테이프(30)의 미사용부가, 본딩 툴(10)의 흡착면에 배치된다. 혹은, 칩(41)의 실장을 정해진 횟수 행할 때마다 접착 방지 테이프(30)를 권취하도록 하여도 좋다.
권취 릴(110b)은, 접착 방지 테이프(30)의 칩(41)과 접촉하는 측의 면을 내측으로 하여 권취하도록 하여도 좋다. 이에 따라, 접착 방지 테이프(30)가 권취 릴(110b)에 권취될 때, 접착 방지 테이프(30)에 부착된 언더필재(70)가 하방으로 낙하하는 것을 저감한다.
가이드 롤러(120a)는, 본딩 툴(10)과 이송 릴(110a)의 사이에 마련되어 있다. 가이드 롤러(120b)는, 본딩 툴(10)과 권취 릴(110b)의 사이에 마련되어 있다. 가이드 롤러(120a, 120b)는, 본딩 툴(10)보다 상방에 마련되고, 이송 릴(110a), 권취 릴(110b)보다 하방에 마련되어 있다.
가이드 롤러(120a, 120b)는, 접착 방지 테이프(30)를 안정적으로 본딩 툴(10)에 이송할 수 있도록 접착 방지 테이프(30)의 움직임을 안내한다. 가이드 롤러(120a, 120b)는, 본딩 툴(10)보다 상방에 마련됨으로써, 접착 방지 테이프(30)를 본딩 툴(10)의 흡착면보다 상방으로부터 이송하여 상방에서 권취하고, 접착 방지 테이프(30)를 흡착면에 접촉하도록 상방으로 압박한다. 또한, 가이드 롤러(120a, 120b)는, 접착 방지 테이프(30)의 칩(41)이 흡착되지 않는 측의 면에서 접촉하고, 접착 방지 테이프(30)의 움직임을 안내한다. 이에 따라, 접착 방지 테이프(30)에 부착된 언더필재가, 가이드 롤러(120a, 120b)와 접착 방지 테이프(30)의 사이에 끼이거나, 부착되거나 하는 것을 방지하여, 접착 방지 테이프(30)의 안내 어긋남을 방지한다. 또한, 이송 릴(110a), 권취 릴(110b), 및 가이드 롤러(120a, 120b)는, 본딩 툴(10)과 함께 상하로 이동한다. 또는, 이송 릴(110a), 권취 릴(110b), 및 가이드 롤러(120a, 120b)를 고정하여, 본딩 툴(10)을 독립적으로 상하로 이동하도록 하여도 좋다.
받침 접시(130)는, 본딩 툴(10)과 권취 릴(110b)의 사이에서, 또한 카메라(159)의 상방에서, 접착 방지 테이프(30)의 하방에 마련되어 있다. 받침 접시(130)는, 언더필재(70)가 부착된 본딩 사용 후의 접착 방지 테이프(30)로부터 낙하하는 언더필재(70)를 수취한다. 이에 따라, 기판(80) 및 카메라(159)에 언더필재가 낙하하는 것을 방지한다.
주제어부(150)는, 각 제어부의 동작을 통괄한다. 온도 제어부(151)는 본딩 헤드(20)의 온도를 제어한다. 온도 제어부(151)는, 본딩 헤드(20)를 개재시켜 본딩 툴(10)의 온도를 제어하고, 칩(41)을 가열한다. 구동 제어부(152)는, 승강부(60)의 상하 이동을 제어한다. 흡착 제어부(153)는, 본딩 툴(10)의 접착 방지 테이프(30) 및 칩(41)의 진공 흡착을 제어한다. 흡착 제어부(153)는, 접착 방지 테이프(30)를 흡착한 후, 칩(41)을 흡착한다. 그리고, 본딩 툴(10)이 강하하여 칩(41)을 기판(80)에 실장한 후, 칩(41)의 흡착을 해제한다. 그리고, 본딩 툴(10)이 상승한 후, 접착 방지 테이프(30)의 흡착을 해제한다.
권취 제어부(154)는, 권취 릴(110b)의 회전을 제어하여, 접착 방지 테이프(30)의 배출량(이송량)을 제어하고 있다. 권취 제어부(154)는, 칩(41)의 실장 후, 접착 방지 테이프(30)의 이동을 제어한다.
인식 제어부(155)는, 카메라(159)가 관찰하는 상을 화상 처리함으로써, 칩(41) 및 기판(80)의 위치 정보를 인식한다. 조명 제어부(156)는, 카메라(159)가 갖고 있는 조명의 조도를 제어한다. 구동 제어부(157)는, 카메라(159)가 전자 부품(40) 및 기판(80)을 관찰할 수 있도록, 카메라(159)가 부착되어 있는 카메라 구동부(158)의 수평면상의 X-Y 방향의 이동을 제어한다.
흡착 제어부(160)는, 본딩 스테이지(90)에 탑재되는 기판(80)의 진공 흡착의 제어를 한다. 기판(80)은, 흡착 제어부(160)의 진공 흡착의 제어에 의해, 본딩 스테이지(90)에 고정된다. 온도 제어부(161)는, 본딩 스테이지(90)가 발하는 열을 제어하고, 기판(80)의 접착제(70)의 점도를 저하시킨다. 구동 제어부(162)는, 테이블(100) 위에 탑재되어 있는 본딩 스테이지(90)를 수평면상의 X-Y 방향에서 이동 제어함으로써, 바늘부(91) 혹은 칩(41)을 본딩 툴(10)의 바로 아래로 이동시킬 수 있다.
도 4는 멀티 칩을 실장한 기판의 설명도이다. (4a)에 나타내는 바와 같이, 기판(80)에 하단의 칩(41)을 언더필재(70)를 개재시켜 플립 칩 실장하고, 칩(41)의 위에 접착제(43)로 상단의 칩(42)을 접착한다. 그리고, 칩(42)을 와이어 본딩에 의해 배선한다. 이와 같이 하여 2개의 칩(41, 42)을 적층한 멀티 칩에 있어서, 상단의 칩(42)의 실장면이 하단의 칩(41)의 실장면보다도 크면, 칩(42)이 칩(41)으로부터 압출되는 오버행(44)이 발생한다. 오버행의 양은, 칩(42)과 칩(41)의 실장면의 사이즈차에 따라 정해진다.
오버행의 상태에서는, 칩(42)의 와이어 본딩 시에 본딩 품질의 저하나 칩 파손 등의 염려가 있기(45) 때문에, (4b)에 나타내는 바와 같이 칩(41)의 언더필재(70)를 사용하여, 오버행 하부를 지지하여 보강한다(46).
도 5는 언더필재(70)에 있어서의 주름의 발생에 대한 설명도이다. 도 5a에 나타내는 바와 같이, 본딩 툴(10)이 칩 흡착용 구멍(11)을 가지며, 테이프 흡착용 구멍이나 테이프 흡수용 홈을 갖지 않는 경우, 칩(41)의 플립 칩 실장에서 언더필재(70)에 주름(70a)이 발생한다. 칩(41)의 플립 칩 실장 순서는,
-접착 방지 테이프를 송출한다(도 5b).
-침봉 유사 바늘로 접착 방지 테이프에 펀칭한다(도 5c).
-칩(41)을 흡착한다(도 5d).
-칩(41)을 가열 및 가압하고, 칩(41)을 실장한다(도 5e).
-실장 완료(도 5f)
이상 5개의 순서를 포함한다.
여기서, 도 5e의 가열 및 가압에 있어서, 언더필재(70)도 동시에 경화하지만, 가열에 의해 접착 방지 테이프가 팽창하고, 주름(30a)이 발생한다. 이 주름(30a)이 언더필재(70)에 전사됨으로써, 언더필재(70)의 표면에도 주름(70a)이 남는다.
도 6은 사용한 테이프에 남는 흔적과 제품의 주름의 제1 설명도이다. 도 6a에 나타내는 바와 같이, 본딩 툴(10)이 칩 흡착용 구멍(11)을 가지며, 테이프 흡착용 구멍이나 테이프 흡수용 홈을 갖지 않는 경우에 대해서 나타내고 있다. 도 6의 (6b)에 나타내는 바와 같이 사용 후의 테이프(30)에는 칩(41)의 흔적이 남으며, 테이프의 팽창에 따른 주름(30a)이 발생하고 있다. 그리고, 도 6c에 나타내는 바와 같이, 언더필재(70)에는 주름(70a)이 전사되어 있다.
도 7은 사용한 테이프에 남는 흔적과 제품의 주름의 제2 설명도이다. 도 7a에 나타내는 바와 같이, 본딩 툴(10)이 칩 흡착용 구멍(11)과 테이프 흡착용 구멍(12)을 가지며, 테이프 흡수용 홈을 갖지 않는 경우에 대해서 나타내고 있다. 도 7b에 나타내는 바와 같이 사용 후의 테이프(30)에는 칩(41)의 흔적이 남으며, 테이프의 팽창에 따른 주름(30a)이 발생하고 있다. 그리고, 도 7c에 나타내는 바와 같이, 언더필재(70)에는 주름(70a)이 전사되어 있다.
도 8은 개시된 기술에 따라 사용한 테이프에 남는 흔적과 제품의 주름의 설명도이다. 도 8a에 나타낸 예에서는, 본딩 툴(10)이 칩 흡착용 구멍(11)과 테이프 흡착용 구멍에 부가하여, 테이프 흡수용 홈(13)을 갖는다. 이 때문에, 도 8b에 나타내는 바와 같이 사용 후의 테이프(30)에는 칩(41)의 흔적과, 테이프의 팽창에 따른 주름이 흡수된 흡수홈의 흔적이 남는다. 테이프 흡수홈의 흔적은, 언더필재(70)의 외측에 남기 때문에, 도 8c에 나타내는 바와 같이, 언더필재(70)에는 주름이 발생하지 않는다.
도 9는 칩의 치수의 일례에 대한 설명도이다. 도 9에 나타내는 바와 같이, 칩(41)의 실장 사이즈는, 일례로서 한 변 5 ㎜의 정사각형이며, 최대로 10 ㎜ 미만인 것이 바람직하다. 칩 흡착 구멍(11)은, 일례로서 직경 0.6 ㎜의 구멍을 2.5 ㎜ 사방의 4코너와 중앙에 합계 5부분 마련한다.
홈(13)은 칩(41)의 흡착 부분의 주위에 일례로서 한변 10 ㎜의 정사각형으로 한다. 이 홈(13)의 치수는, 칩(41)의 사이즈에 언더필재(70)의 압출량을 가산한 값보다도 커지도록 취한다. 또한 홈(13)의 폭은 일례로서 0.5 ㎜, 홈(13)의 깊이는 일례로서 0.2 ㎜로 한다. 그리고, 홈(13)의 4코너에는, 직경 0.5 ㎜의 테이프 흡착 구멍을 마련한다. 또한, 테이프의 두께는 일례로서 35∼50 ㎛ 정도, 테이프의 폭은 일례로서 16 ㎜ 정도이다. 홈(13)은, 테이프의 두께의 2배 이상의 폭과, 테이프의 두께 이상의 깊이를 갖는 것이 바람직하다.
도 10은 홈에 의한 테이프의 흡수에 대한 설명도이다. 도 10에 나타내는 바와 같이, 접착 방지 테이프(30)가 가열에 의해 팽창하면, 팽창에 따른 치수 변화분이 홈(13)에 흡수된다. 이 때문에, 홈(13)의 내측에는, 주름을 억제하는 영역을 얻을 수 있다.
이 실장 시의 주름의 억제에 대해서 도 11을 이용하여 더욱 설명한다. 도 11a의 툴 평면도에 나타낸 바와 같이, 본딩 툴(10)이 칩 흡착용 구멍(11)과 테이프 흡수용 홈(13)을 갖는 경우의 칩(41)의 플립 칩 실장 순서는,
-접착 방지 테이프를 송출한다(도 11b).
-침봉 유사 바늘로 접착 방지 테이프에 펀칭한다(도 11c).
-칩(41)을 흡착한다(도 11d).
-칩(41)을 가열 및 가압하고, 칩(41)을 실장한다(도 11e).
-실장 완료(도 11f)
이상 5개의 순서를 포함한다.
여기서, 도 11e의 가열 및 가압에 있어서, 언더필재(70)도 동시에 경화한다. 또한, 가열에 의해 접착 방지 테이프가 팽창하고, 주름이 발생하지만, 발생한 주름의 연신은, 홈(13)에서 정지된다. 이 때문에, 홈(13)의 내측의 영역에 대해서는 테이프의 주름이 없으며, 언더필재(70)의 표면에 주름이 전사되는 경우도 없다.
도 12는 홈(13)에 대한 테이프 흡착 구멍의 배치의 설명도이다. 본딩 툴(10a)은, 정사각형의 홈(13)의 각각의 코너에 합계 4개의 테이프 흡착 구멍(12a)을 마련하고 있다. 본딩 툴(10b)은, 정사각형의 홈(13)의 각각의 변에 합계 4개의 테이프 흡착 구멍(12b)을 마련하고 있다. 본딩 툴(10c)은, 정사각형의 홈(13)의 각각의 코너와 변에 합계 8개의 테이프 흡착 구멍(12c)을 마련하고 있다.
도 13은 홈의 변형예에 대한 설명도이다. 도 13a는 칩 흡착 구멍(11)의 주위를 둘러싸는 형상으로 홈(13)을 마련한 예이다. 또한, 도 13b는 접착 방지 테이프(30)의 길이 방향에 대하여 수직이고 테이프의 면내 방향으로 평행한 2개의 홈(13a, 13b)을 마련한 예이다.
도 13c는 칩 흡착 구멍(11)과 테이프 흡착 구멍(12)으로부터 배기하는 공통의 배기 경로(14)를 본딩 헤드에 구비한 구성예이다. 공통의 배기 경로(14)를 마련한 구성에서는, 단일의 배기 기구에 의해 칩(41)의 흡착과 테이프(30)의 흡착을 행할 수 있다. 도 13d는 홈(13)에 테이프 흡착 구멍을 마련하지 않는 구성예이다. 이와 같이 테이프의 흡착을 행하지 않아도, 홈(13)을 마련해 둠으로써 접착 방지 테이프(30)의 열팽창 부분을 흡수하고, 주름의 연신을 억제할 수 있다.
도 14는 본 실시예에 따른 전자 부품 실장 방법의 처리 동작을 설명하는 흐름도이다. 본 실시예에 따른 전자 부품 실장 장치는, 우선, 접착 방지 테이프(30)를 송출하여 공급하고(S101), 테이프 흡착 구멍(12)으로 접착 방지 테이프(30)를 흡착한다(S102). 그 후, 전자 부품 실장 장치는, 접착 방지 테이프(30)에 구멍을 뚫고(S103), 제1 전자 부품인 칩(41)을 전자 부품 흡착 구멍(11)으로 흡착한다(S104).
전자 부품 실장 장치는, 제1 전자 부품인 칩(41)을 언더필재(70)에 압박하여(S105), 가열(S106)한 후, 테이프를 박리한다(S107).
또한, 전자 부품 실장 장치는, 제2 전자 부품인 칩(42)을 접착제에 의해 칩(41) 및 언더필재의 위에 실장하고(S108), 와이어 본딩에 의해 칩(42)의 배선을 행한다(S109).
전자 부품 실장 장치는, 칩(42)과 칩(41), 또한 경우에 따라서는 기판(80)을 몰딩에 의해 시일하고(S110), 처리를 종료한다.
또한, 여기서는, 단일의 전자 부품 실장 장치가, 제1 전자 부품의 플립 칩 실장, 제2 전자 부품의 와이어 본딩 실장, 제1, 제2 전자 부품의 몰드까지를 행하는 경우를 예시하였지만, 각 공정은 복수의 장치에 의해 분담하여 실행되는 것이어도 좋다. 예컨대, 제1 전자 부품을 흡착하여 고정하는 공정(S104), 제1 전자 부품을 접착제에 압박한 상태로 가열하는 공정(S106), 접착 방지 테이프를 박리하여 제2 전자 부품을 실장하는 면을 노출하는 공정(S107)을 포함하는 일부의 공정을 실시하는 전자 부품 실장 장치여도 좋다.
이상 설명해 온 바와 같이, 본 실시예에 따른 전자 부품 실장 장치는, 테이프를 개재시켜 제1 전자 부품을 흡착하는 본딩 툴을 가지며, 본딩 툴에는, 제1 전자 부품을 흡착하는 흡착 구멍과, 흡착 구멍의 주위에 접착 방지 테이프를 흡수하는 홈이 마련되어 있다. 이 홈은, 전자 부품과 기판의 사이에 배치되는 접착제의 외형보다도 외측에 마련된다.
이 때문에, 개시된 장치에 따르면, 접착 방지 테이프가 가열을 받아 팽창한 경우의 치수 변화분을 홈에 의해 흡수함으로써, 상단 칩의 실장면이 되는 언더필재의 상면에서의 주름의 발생을 억제할 수 있다.
또한, 홈은, 본딩 툴의 단부면 형상에 맞추어 연장하고, 전자 부품 흡착 구멍을 둘러싸는 형상이나 평행하게 형성된다. 또한, 제2 전자 부품의 실장면은 제1 전자 부품의 실장면보다도 크고, 홈은, 제2 전자 부품의 실장 위치보다도 외측이다. 이러한 구성에 따라, 오버행 케이스에서 제2 전자 부품을 접착제로 지지하며, 접착제의 지지면을 평탄하게 할 수 있다.
또한, 홈의 내부에 접착 방지 테이프를 흡착하는 테이프 흡착 구멍을 더욱 마련함으로써, 접착 방지 테이프를 고정할 수 있고, 전자 부품 흡착 구멍과 테이프 흡착 구멍으로부터 배기하는 공통의 배기 경로를 더욱 구비함으로써, 배기 경로를 단순화할 수 있다.
또한, 접착 방지 테이프는, 전자 부품 흡착 구멍에 대향하는 위치에 구멍을 갖음으로써, 본딩 툴이 접착 방지 테이프를 넘어 제1 전자 부품을 흡착 가능하다.
또한, 본 실시예에 따른 전자 부품 실장 방법은, 제1 전자 부품에 제2 전자 부품을 중첩하는 멀티 칩 중, 적어도 제1 전자 부품을 기판에 실장하는 전자 부품 실장 방법이다. 개시된 방법에서는, 전자 부품 흡착 구멍의 주변으로서 제1 전자 부품과 기판의 사이에 배치되는 접착제의 외형보다도 외측에 마련된 홈을 갖는 본딩 툴을 이용하고, 전자 부품 흡착 구멍에 대향하는 위치에 구멍을 갖는 접착 방지 테이프를 개재시켜 제1 전자 부품을 흡착하여 고정한다. 그리고, 제1 전자 부품이 접착제에 압박된 상태로 가열하고, 접착 방지 테이프를 박리하여 제2 전자 부품을 실장하는 면을 노출한다.
이러한 방법에 따라, 접착 방지 테이프가 가열을 받아 팽창한 경우의 치수 변화분을 홈에 의해 흡수하면서 제1 전자 부품을 실장할 수 있고, 상단 칩의 실장면이 되는 언더필재의 상면에서의 주름의 발생을 억제할 수 있다.
10 본딩 툴 11 칩 흡착 구멍
12 테이프 흡착 구멍 13 홈
14 배기 경로 16, 17 판정부
30 접착 방지 테이프 40 범프
41, 42 칩 43 접착제
50 연결부 60 승강부
70 언더필재 80 기판
90 본딩 스테이지 91 바늘부
100 테이블 110a 이송 릴
110b 권취릴 120a, 120b 가이드 롤러
130 받침 접시 150 주제어부
151 온도 제어부 152 구동 제어부
153 흡착 제어부 154 권취 제어부
155 인식 제어부 156 조명 제어부
157 구동 제어부 158 카메라 구동부
159 카메라 160 흡착 제어부
161 온도 제어부 162 구동 제어부

Claims (10)

  1. 전자 부품을 기판에 실장하는 전자 부품 실장 장치로서,
    접착 방지 테이프를 개재시켜 제1 전자 부품을 흡착하는 본딩 툴을 가지고,
    상기 본딩 툴에는, 상기 제1 전자 부품을 흡착하는 제1 흡착 구멍과, 상기 제1 흡착 구멍의 주위에 상기 접착 방지 테이프를 흡수하는 홈과, 그 홈에 형성되어 상기 접착 방지 테이프를 흡착하는 제2 흡착 구멍이 마련되어 있으며,
    상기 홈은 상기 제1 전자 부품과 상기 기판의 사이에 배치되는 접착제의 외형보다도 외측에 마련되는 것을 특징으로 하는 전자 부품 실장 장치.
  2. 제1항에 있어서,
    상기 홈은 상기 본딩 툴의 단부면 형상에 맞추어 연장되는 것을 특징으로 하는 전자 부품 실장 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 홈은 상기 제1 흡착 구멍을 둘러싸는 형상인 것을 특징으로 하는 전자 부품 실장 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 홈은 상호 평행하는 직선 형상을 갖는 것을 특징으로 하는 전자 부품 실장 장치.
  5. 제1항에 있어서,
    상기 제1 전자 부품 위에 상기 전자 부품의 실장면보다도 큰 실장면을 갖는 제2 전자 부품이 탑재되고, 상기 홈은 상기 제2 전자 부품의 실장 위치보다 외측인 것을 특징으로 하는 전자 부품 실장 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 본딩 툴이 부착되는 본딩 헤드를 더욱 구비하고,
    상기 본딩 헤드에는, 상기 제1 흡착 구멍과 상기 제2 흡착 구멍으로부터 배기되는 공통의 배기 경로가 마련되는 것을 특징으로 하는 전자 부품 실장 장치.
  8. 제1항에 있어서,
    상기 홈은 상기 접착 방지 테이프가 가열을 받아 팽창한 경우의 치수 변화분을 흡수하는 것을 특징으로 하는 전자 부품 실장 장치.
  9. 제1항에 있어서,
    상기 접착 방지 테이프에는, 상기 제1 전자 부품을 흡착하는 상기 제1 흡착 구멍에 대향하는 위치에 구멍이 마련되어 있는 것을 특징으로 하는 전자 부품 실장 장치.
  10. 삭제
KR1020110062547A 2010-08-20 2011-06-27 전자 부품 실장 장치 및 전자 부품 실장 방법 KR101286393B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010185610A JP5612963B2 (ja) 2010-08-20 2010-08-20 電子部品実装装置および電子部品実装方法
JPJP-P-2010-185610 2010-08-20

Publications (2)

Publication Number Publication Date
KR20120023515A KR20120023515A (ko) 2012-03-13
KR101286393B1 true KR101286393B1 (ko) 2013-07-15

Family

ID=44118086

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110062547A KR101286393B1 (ko) 2010-08-20 2011-06-27 전자 부품 실장 장치 및 전자 부품 실장 방법

Country Status (5)

Country Link
US (1) US8720519B2 (ko)
EP (1) EP2421035A3 (ko)
JP (1) JP5612963B2 (ko)
KR (1) KR101286393B1 (ko)
TW (1) TWI437669B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140069989A1 (en) * 2012-09-13 2014-03-13 Texas Instruments Incorporated Thin Semiconductor Chip Mounting
KR101955335B1 (ko) * 2012-11-14 2019-03-07 삼성전자주식회사 스탬프 구조체 및 이를 이용한 전사 방법
CN203114816U (zh) * 2012-12-27 2013-08-07 鸿准精密模具（昆山）有限公司 贴合装置
KR102168070B1 (ko) 2013-11-29 2020-10-21 삼성전자주식회사 반도체 제조 장치 및 방법
US9136243B2 (en) * 2013-12-03 2015-09-15 Kulicke And Soffa Industries, Inc. Systems and methods for determining and adjusting a level of parallelism related to bonding of semiconductor elements
KR102367265B1 (ko) * 2014-12-02 2022-02-24 세메스 주식회사 다이 본딩 장치
JP6307729B1 (ja) 2016-11-30 2018-04-11 株式会社新川 ボンディング装置及びボンディング方法
US11373975B2 (en) * 2017-03-28 2022-06-28 Shinkawa Ltd. Electronic component mounting device
TWI671827B (zh) * 2017-03-30 2019-09-11 日商新川股份有限公司 接合裝置以及接合方法
TWI685905B (zh) * 2017-07-12 2020-02-21 日商新川股份有限公司 接合裝置和接合方法
KR102572669B1 (ko) 2017-08-14 2023-08-31 삼성전자주식회사 전기 소자 이송 장치
KR102363090B1 (ko) * 2017-11-30 2022-02-15 가부시키가이샤 신가와 다이의 실장에 사용되는 기어오름 방지용의 ｐｔｆｅ 시트 및 다이의 실장 방법
KR102398994B1 (ko) * 2017-12-01 2022-05-20 가부시키가이샤 신가와 실장 장치
KR102592226B1 (ko) 2018-07-17 2023-10-23 삼성전자주식회사 반도체 패키지 본딩헤드 및 본딩방법
US11134595B2 (en) * 2018-09-05 2021-09-28 Assembleon B.V. Compliant die attach systems having spring-driven bond tools
CN112789149B (zh) * 2018-10-04 2023-06-06 日东电工株式会社 耐热脱模片和热压接方法
JP7346190B2 (ja) 2019-09-17 2023-09-19 キオクシア株式会社 半導体製造装置
US11410964B2 (en) 2019-11-22 2022-08-09 Micron Technology, Inc. Contaminant control in thermocompression bonding of semiconductors and associated systems and methods
US11961817B2 (en) * 2021-02-26 2024-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming a package structure
TWI791287B (zh) * 2021-09-16 2023-02-01 日商新川股份有限公司 封裝裝置以及封裝方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007771A (ja) 2001-06-19 2003-01-10 Sony Corp 実装装置
JP2006066767A (ja) * 2004-08-30 2006-03-09 Fujitsu Ltd 電子部品実装装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167842A (ja) * 1997-08-19 1999-03-09 Matsushita Electric Ind Co Ltd 電子部品の実装装置および実装方法
JP2001320014A (ja) * 2000-05-11 2001-11-16 Seiko Epson Corp 半導体装置及びその製造方法
JP2001326251A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 半導体製造装置
JP4036116B2 (ja) * 2003-02-26 2008-01-23 セイコーエプソン株式会社 回路基板、半導体装置、半導体製造装置、回路基板の製造方法および半導体装置の製造方法
CN100562980C (zh) 2005-10-06 2009-11-25 富士通微电子株式会社 半导体器件及其制造方法
JP2007197314A (ja) * 2005-12-29 2007-08-09 Toray Ind Inc カーボンナノチューブを含有する組成物の精製方法
JP2008072015A (ja) * 2006-09-15 2008-03-27 Nippon Steel Chem Co Ltd 電子部品実装装置
JP2007294989A (ja) * 2007-06-18 2007-11-08 Fujitsu Ltd 半導体装置のアンダーフィル方法
JP5205867B2 (ja) 2007-08-27 2013-06-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007771A (ja) 2001-06-19 2003-01-10 Sony Corp 実装装置
JP2006066767A (ja) * 2004-08-30 2006-03-09 Fujitsu Ltd 電子部品実装装置

Also Published As

Publication number Publication date
EP2421035A3 (en) 2014-02-19
TWI437669B (zh) 2014-05-11
US20120043005A1 (en) 2012-02-23
EP2421035A2 (en) 2012-02-22
US8720519B2 (en) 2014-05-13
KR20120023515A (ko) 2012-03-13
JP5612963B2 (ja) 2014-10-22
JP2012044071A (ja) 2012-03-01
TW201209967A (en) 2012-03-01

Similar Documents

Publication Publication Date Title
KR101286393B1 (ko) 전자 부품 실장 장치 및 전자 부품 실장 방법
KR102497661B1 (ko) 실장 장치 및 실장 방법
KR101970884B1 (ko) 반도체 제조 장치 및 반도체 장치의 제조 방법
JP6941513B2 (ja) 半導体製造装置および半導体装置の製造方法
JP4372605B2 (ja) 電子部品搭載装置および電子部品搭載方法
CN111095507A (zh) 接合装置和接合方法
KR20220048018A (ko) 접합 장치, 접합 시스템 및 접합 방법
JP5410388B2 (ja) チップ保持装置，チップ供給装置およびチップ搭載機
CN111712906B (zh) 聚四氟乙烯片以及晶粒封装方法
JP4659440B2 (ja) 基板搬送装置およびチップ搭載機
JP2021145098A (ja) 半導体製造装置
JP2002368023A (ja) 半導体装置の製造方法
JP2015053441A (ja) ダイボンダ及びボンディング方法
JP4693458B2 (ja) 電子部品の実装方法および電子部品実装機
JP6799125B1 (ja) ボンディング装置およびボンディング方法
US20230290666A1 (en) Semiconductor manufacturing apparatus, carrier jig, and manufacturing method of semiconductor device
JP5814713B2 (ja) ダイボンダ及びダイボンディング方法
JP2011187699A (ja) 半導体装置およびその製造方法
TWI719896B (zh) 黏晶裝置，剝離單元，夾頭及半導體裝置的製造方法
JP2010016070A (ja) 半導体チップの実装装置
JP2009302107A (ja) ダイボンダおよびダイボンディング方法
JPH11312709A (ja) 外部接続端子の搭載装置
JP2002118142A (ja) 半導体装置の製造方法および半導体製造装置
JP2007214601A (ja) 半導体装置の製造方法および回路基板の製造方法
JP2015115348A (ja) 封止シート貼付け方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170421

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 7