KR101262417B1 - 벌크 실리콘 상에서의 캐패시터리스 ｄｒａｍ - Google Patents

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Abstract

국부적 SOI(silicon-on-insulator) 상에 캐패시터리스 DRAM을 형성하는 방법은 이하의 단계들을 포함한다. 실리콘 기판(10)이 제공되고, 실리콘 스터드들(16)의 어레이가 실리콘 기판 내에 정의된다. 절연층(18)이 실리콘 기판(10)의 적어도 일부분의 꼭대기에, 그리고 실리콘 스터드들(16) 사이에 정의된다. 절연층(18)의 꼭대기의 실리콘 스터드들을 둘러싸는 SOI층(22, 24)이 정의되고, SOI층(22, 24)의 내부 및 위에 캐패시터리스 DRAM(26-40)이 형성된다.
실리콘-온-인슐레이터, 실리콘-오버-인슐레이터, 실리콘 스터드, 캐패시터리스 DRAM

Description

벌크 실리콘 상에서의 캐패시터리스 ＤＲＡＭ{CAPACITORLESS DRAM ON BULK SILICON}
본 발명은 일반적으로 국부적 실리콘-온-인슐레이터(localized silicon-on-insulator)("SOI") 반도체 설계에 관한 것으로, 더욱 구체적으로는 DRAM(dynamic random access memory)의 어레이에서의 국부적 산화물의 생성에 관한 것이다.
실리콘-온-인슐레이터, 또는, SOI를 이용하여, 기판은 일반적으로 통상적인 회로 소자들을 산화물과 같은 절연체 위에 제조하는 것이 가능하게 한다. 일 애플리케이션에서, 캐패시터리스(capacitorless) DRAM들이 SOI 상에 형성될 수 있다. 통상적인 실리콘 기판과 대비하여 SOI 설계를 이용하면 이들 캐패시터리스 DRAM의 액세스 트랜지스터들에 대해 플로팅 바디 효과(floating body effect)를 증가시키고, 더욱 효과적인 저장 장치를 만들어 낸다. 그러한 DRAM들에서 플로팅 바디들을 프로그래밍하는 것은 임팩트 이온화(impact ionization)("IT")에 의해서나 또는 게이트 유도 드레인 누설(gate induced drain leakage)("GIDL")에 의해 행해질 수 있다. 감지는 비 파괴적(non-destructive)이며, 저전압에서 저항 또는 전류 감지 방법을 이용하여 행해진다. GIDL에 의한 캐패시터리스 DRAM의 추가의 설명은 Yoshida 등에 의해 International Electron Devices Meeting 2003, pp. 913-916 (IEEE Cat. No. 03CH37457, 2003)에 기재된 A Design of a Capacitorless 1T-DRAM Cell Using Gate-induced Drain Leakage (GIDL) Current for Low-power and High-speed Embedded Memory, Technical Digest에서 찾을 수 있고, 그 내용은 본 명세서에 전부 포함된다.
본 발명의 일 실시예에 따라, 국부적 SOI 위에 캐패시터리스 DRAM을 형성하는 방법이 개시된다. 본 방법은 이하의 단계들을 포함한다: 실리콘 기판이 제공되고, 실리콘 스터드들(studs)의 어레이가 실리콘 기판 내에 정의된다. 절연층이 실리콘 기판의 적어도 일부분의 꼭대기 및 실리콘 스터드들 간에 정의된다. 실리콘-오버-인슐레이터 층은 절연층의 꼭대기의 실리콘 스터드들을 둘러싸서 정의되고, 실리콘-오버-인슐레이터 층 내부 및 그 위에 캐패시터리스 DRAM이 형성된다.
본 발명의 다른 실시예에 따라, 메모리 칩을 형성하는 방법이 개시된다. 본 방법은 이하의 단계들을 포함한다: 주변 영역 및 메모리 어레이 영역이 메모리 칩 상에 정의된다. 주변 영역에 실리콘-오버-인슐레이터(silicon-over-insulator) 영역을 형성하지 않고, 메모리 어레이 영역 내에 적어도 하나의 실리콘-온-인슐레이터 영역이 형성된다. 적어도 하나의 캐패시터리스 DRAM이 적어도 하나의 실리콘-오버-인슐레이터 영역 상에 그리고 그 내부에 형성된다.
본 발명의 다른 실시예에 따라, 메모리 디바이스가 개시된다. 메모리 디바이스는 소스 및 드레인을 포함한다. 메모리 디바이스는 소스와 드레인 사이에 형성된 플로팅 바디를 더 포함하고, 플로팅 바디는 국부적 실리콘-오버-인슐레이터 내부에 정의된다. 메모리 디바이스는 플로팅 바디에 인접한 게이트를 더 포함한다.
본 발명의 다른 실시예에 따라, 집적 회로가 개시된다. 집적 회로는 주변 영역, 및 어레이 영역을 포함한다. 적어도 하나의 국부적 실리콘-오버-인슐레이터가 어레이 영역 내부에 형성된다. 집적 회로는 어레이 영역 내에 형성된 소스 및 드레인을 더 포함한다. 플로팅 바디는 적어도 하나의 국부적 실리콘-오버-인슐레이터 내의 소스와 드레인 사이에 형성된다. 집적 회로는 플로팅 바디에 인접한 게이트를 더 포함한다.
본 발명의 다른 실시예에 따라, 시스템이 개시된다. 시스템은 소스와 제1 드레인 및 제2 드레인을 포함한다. 시스템은 소스와 제1 드레인 사이에 형성된 제1 플로팅 바디 및 소스와 제2 드레인 사이에 형성된 제2 플로팅 바디를 포함하고, 플로팅 바디들은 국부적 실리콘-오버-인슐레이터 내에 정의된다. 시스템은 제1 플로팅 바디에 인접한 제1 게이트 및 제2 플로팅 바디에 인접한 제2 게이트를 더 포함한다.
본 발명의 일 실시예에 따라, 캐패시터리스 DRAM을 동작시키는 방법이 개시된다. 본 방법은 이하의 단계들을 포함한다: 플로팅 바디를 제1 상태로 두고, 캐패시터리스 DRAM의 소스측에서 제1 전류를 측정함으로써 제1 상태를 검출한다. 플로팅 바디는 국부적 실리콘-오버-인슐레이터 내에 정의된다.
도 1은 본 발명의 일 실시예에 따라 국부적 SOI를 형성하기 위한 공정의 제1 단계가 행해진 메모리 디바이스의 일부분의 개략적인 측단면도이다.
도 2는 본 발명의 일 실시예에 따라 국부적 SOI를 형성하기 위한 공정의 제2 단계가 행해진 도 1의 메모리 디바이스를 도시한다.
도 3은 본 발명의 일 실시예에 따라 국부적 SOI를 형성하기 위한 공정의 제3 단계가 행해진 도 1의 메모리 디바이스를 도시한다.
도 4는 본 발명의 일 실시예에 따라 국부적 SOI를 형성하기 위한 공정의 제4 단계가 행해진 도 1의 메모리 디바이스를 도시한다.
도 5는 본 발명의 일 실시예에 따라 국부적 SOI를 형성하기 위한 공정의 제5 단계가 행해진 도 1의 메모리 디바이스를 도시한다.
도 6은 도 5의 국부적 SOI 기판위에 설치된 캐패시터리스 DRAM을 도시한다.
도 7은 도 6의 캐패시터리스 DRAM의 부분적인 하향식(top down) 평면도이다.
본 발명의 바람직한 실시예들이 캐패시터리스 DRAM과 결합하는 국부적 SOI를 도시하지만, 국부적 SOI를 형성하는 이들 방법들은 또한 그외의 집적 회로들의 제조에 포함될 수 있다는 것이 이해되어야 한다. 더욱이, 이하의 방법들은 특정 DRAM 제조 기술들의 관점에서 기술되지만, 본 기술분야의 당업자에게 잘 알려져 있듯이, 그러한 기술들은 반도체 재료를 변경하고 제조하는 그 외의 방법들에 의해 대체될 수 있다.
SOI는 통상적으로 균일한 층 전사(transfer)에 의해 생성된다. 따라서, SOI위에 캐패시터리스 DRAM을 제조하기 위해서, 예를 들어, 메모리 디바이스의 어레이 및 주변부의 전체 표면은 SOI 기판을 포함한다. 그러나, 절연체가 플로팅 바디 효과를 증대시키는 SOI가 어레이 내부에서는 바람직하지만, 주변부에서의 칩의 성능에는 불리하게 영향을 미친다.
더욱이, 층 전사를 통한 SOI의 생성은 어렵고, 시간 소모적이며, 고비용의 공정이다. 서로 다른 실리콘과 절연층들과의 융합은 많은 기술적 문제들을 드러내고 특정 조건들 하에서의 특정 온도들에서 행해져야 한다.
따라서, 칩의 나머지 부분을 변경되지 않은 채로 남겨두면서 종래의 반도체 제조 기술들에 의해 SOI의 국부적 영역을 생성할 필요가 본 기술 분야에 존재한다. 또한, 종래의 DRAM 제조 기술들에 의해 벌크 실리콘을 이용하여 캐패시터리스 DRAM을 만드는 방법에 대한 추가의 요구가 존재한다. 따라서, 캐패시터리스 DRAM의 장점은 층 전사를 통해 SOI를 생성하는 어려움과 비용소모 없이도 달성될 수 있을지도 모른다.
도 1 내지 도 5는 국부적 SOI를 많은 비용을 들이지 않고 효율적으로 형성하기 위한 한가지 방법을 도시한다. 이 방법에 따르면, SOI 구조(들)은, 통상적인 반도체 기판 위와 내부에 형성되는 주변부를 남겨둔 채, 메모리 칩의 어레이 내에 단독으로 형성될 수 있다.
어떠한 도면에서도 도시되진 않으나, 국부적 SOI를 형성하는 이하의 방법은 흔히 실리콘 웨이퍼로부터 형성되는 임의의 통상적인 기판(10)을 이용하여 행해질 수 있다. 다른 실시예들에서, 기판(10)은 그외의 적절한 재료들(예를 들어, 그외의 Ⅲ-Ⅳ족 재료들), 또는 단결정 웨이퍼들 위에 형성된 에피택셜(epitaxial) 층들 을 포함할 수 있다.
처음에 도 1을 참조하여, 바람직한 실시예의 패드 산화물을 포함하는 얇고, 열적으로 성장된 유전체층(도시되지 않음)이 기판(10) 위에 우선 바람직하게 형성된다. 실리콘 질화물과 같은 하드 마스크 층(12)은 다음에 기판 및 유전체층 위에 성막될 수 있다. 하드 마스크 층(12)은, 특히 스퍼터링, 화학적 기상 증착(CVD) 또는 스핀-온 성막과 같은 임의의 주지된 성막 공정에 의해 형성될 수 있다. 바람직한 실시예에서, 하드 마스크 층(12)은 실리콘 질화물을 포함하나, 이것은 또한 예를 들어, 실리콘 산화물, 또는 하부에 놓인 기판을 기판 에칭 동안에 보호할 수 있고 또한 이하에 더 기술되는 제조 단계들로부터 명백해질 추가의 공정을 견딜 수 있는 그외의 재료들로부터 형성될 수 있다.
또한 도면들에 도시되지 않은 단계에서, 다음에 하드 마스크 층(12)은 하드 마스크 층(12) 위에 형성된 포토레지스트 층을 이용하여 패터닝될 수 있다. 포토레지스트 층은 종래의 포토리소그래픽 기술들을 이용하여 마스크를 형성하도록 패터닝될 수 있고, 하드 마스크 층(12)은 패터닝된 포토레지스트를 통해 이방성으로 에칭되어 메모리 디바이스의 어레이 영역 내에 복수의 하드 마스크 아일랜드들(islands)(14)을 얻을 수 있다. 다음에 포토레지스트 층은 산소기반의 플라즈마를 이용하는 것과 같은 종래의 기술들에 의해 제거될 수 있다. 대안적 실시예들에서, 하드 마스크 층(12)은 이방성으로 에칭되어, 이후에 충분히 설명되는 하드 마스크 아일랜드들(14)과 유사한 기능성(즉, 측면 에피택셜 과도성장을 시작하도록 기능할 기판(10)의 보호부들)을 일반적으로 제공할 수 있는 하드 마스크 그리 드(hard mask grid)를 얻을 수 있다.
어레이의 일부분의 횡단면을 도시하는 도 1에 도시된 바와 같이, 기판(10)의 실리콘은 다음에 선택적으로 에치백(etched back)된다. 에칭 공정은 하드 마스크 층(12)을 형성하는 재료에 대해 기판(10)을 선택적으로 에칭한다. 예를 들어, 실리콘 질화물에 대하여 실리콘을 스트립(strip)하는 선택적 습식 에칭이 사용될 수 있다. 다른 실시예에서, 이온 밀링(ion milling) 또는 반응성 이온 에칭이 사용될 수 있다. 따라서, 메모리 디바이스의 어레이는, 바람직하게 각각의 활성 영역에 하나가 중심하는, 실리콘 스터드들(16)의 어레이가 된다. 이들 실리콘 스터드들(16) 각각은 하드 마스크 아일랜드들(14) 아래에 정의된다. 한편, 메모리 디바이스의 주변부의, 하드 마스크(12)의 패터닝되지 않은 영역들에 의해 보호된 적어도 일부분은 손상되지 않은 채로 바람직하게 남겨진다.
대안적 실시예에서, 오직 하나의 실리콘 스터드(16)가 복수의 활성 영역들을 위해 형성될 필요가 있다. 예를 들어, 하나의 실리콘 스터드(16)가, 매 5개의 활성 영역마다 형성될 수 있다. 그러나, 그러한 실시예에서, 도 3에 도시된 실리콘의 측면 에피택셜 성장과 같은, 이하의 단계들 중 일부는 훨씬 오랜 시간이 소요될 수 있다. 당업자는 이해할 수 있듯이, 도면들에 도시되지 않은 단계들은 통상적으로 활성 영역들을 분리하기 위해 행해진다. 예를 들어, 일 실시예에서, 인접한 활성 영역들간의 간섭을 방지하기 위해 각각의 활성 영역을 둘러싸는 필드 산화물(field oxide)이 정의될 수 있다. 다른 한편으로는, 도시된 바와 같이 국부적 또는 유사(pseudo)-SOI가 각각의 활성 영역에 대해 개별적으로 형성된 곳에서는 별 도의 필드 분리 단계들은 생략될 수 있다.
도 2에서, 위의 단계들에 따라 스트립된 어레이의 일부분들은 절연층(18), 바람직하게는 산화물에 의해 채워져서(filled) 도시된다. 바람직한 실시예에서, 절연층(18)은 적어도 실리콘 스터드들(16)의 최상부 표면의 높이까지 어레이 위에 블랭킷 성막된다(blanket deposited). 충분한 양의 절연체가 성막된 후, 디바이스의 아일랜드들(14) 및 그외의 부분들 위에 형성될 수 있는 초과부분을 본 기술분야의 당업자에게 주지된 임의의 다수의 공정에 의해 제거할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 디바이스의 표면은 하드 마스크 아일랜드(14)의 최상부 표면까지 평탄화될 수 있다. 예를 들어, 화학적 기계적 연마("CMP")와 같은 임의의 적절한 평탄화 공정이 사용될 수 있다.
따라서, 어레이는 바람직하게는 절연체(18)에 의해 둘러싸인 복수의 실리콘 스터드들(16)을 포함하는 반면, 주변부는 기판을 커버하는 유전체층(예를 들어, 도시되지 않은 패드 산화물) 위에 놓인 하드 마스크 층이 그것의 원래 구성 그대로 남아 있는다.
도 3으로 돌아가서, 상술한 것과 같은 또 다른 마스킹 공정을 이용하여, 적어도 활성 영역을 원하는 영역에서 실리콘 스터드들(16) 주변의 절연층(18)을 개방할 수 있다. 도시된 실시예에서, 각각의 활성 영역은 그 자신의 트렌치(20)를 가져서, 트렌치들(20) 간의 절연물(18)의 에칭되지 않은 부분들은 필드 분리로서 기능한다. 상술한 바와 같이, 이 공정은 종래의 포토리소그래피 기술들에 따라 패터닝된 포토레지스트를, 선택적으로 하드 마스크를 이용하여 행해질 수 있다. 바람 직한 실시예에서, 다음에 선택적 에칭 공정을 사용하여 하드 마스크 층(12) 및 기판(10)에 대해 절연층(18)을 선택적으로 리세스(recess)하여, 그에 의해 메모리 디바이스에서 실리콘 스터드들(16)을 둘러싸는 트렌치들(20)이 형성된다. 이 에칭 공정은 바람직하게는 절연층(18) 내의 트렌치(20)가 하드 마스크 층(12)의 높이보다는 높지만 실리콘 스터드들(16)의 높이보다는 작은 깊이를 달성할 때까지 계속되며, 그에 의해 실리콘 스터드들(16)을 형성하는 실리콘 기판(10)의 일부를 노출한다. 바람직하게, 트렌치(20)는 약 200Å과 1,000Å 사이의 깊이를 가진다.
바람직한 실시예에서, 다음에 실리콘(22)의 몇몇 층들은 실리콘을 시드층(seed layer)으로서 이용하여 실리콘 스터드(16)로부터 에피택셜 성장될 수 있다. 본 기술 분야의 당업자에게 주지된 바와 같이, 에피택셜 성장은 실리콘 기판(10)과 동일한 결정 구조를 갖는 실리콘 익스텐션(22)을 생성한다. 바람직하게는, 선택적 에피택시(epitaxy)가 채택되어 노출된 산화물 및 질화물 표면으로부터 다결정실리콘을 후속하여 제거할 필요가 없게 된다. 바람직하게 약 50Å과 500Å 사이의 실리콘(또는 그외의 반도체)가 성장된다.
도 4에 도시된 바와 같이, 다음에 비정질 실리콘(24)의 층을 실리콘 스터드(16) 주변에 형성된 트렌치(20) 내에 성막할 수 있다. 바람직한 실시예에서, 비정질 실리콘(24)은 트렌치들(20)을 채우면서 어레이 위에 블랭킷 성막될 수 있다. 충분한 양의 실리콘이 성막된 후, 초과분은 본 기술분야의 당업자에게 주지된 임의의 다수의 공정들에 의해 제거될 수 있다. 도 4에 도시된 바와 같이, 디바이스의 표면은 하드 마스크 아일랜드(14)의 최상부 표면까지 바람직하게 평탄화된다. 예 를 들어, CMP와 같은 임의의 적절한 평탄화 공정이 사용될 수 있다. 다른 실시예에서, 트렌치들(20)을 채우기 위한 에피택셜 성막에 의해 실리콘 익스텐션들(22)이 대신 확장될 수 있다. 또 다른 구성에서, 평탄화는 이하에 설명되는 결정화 단계를 따를 수 있다.
바람직한 실시예에서, 도 4에 도시된 바와 같이, 얇은 산화물(23)은 다음에 실리콘층(24)의 표면 위에 성장될 수 있고, 이는 또한 에피택셜 성막된 실리콘 익스텐션(22)을 시드 층으로서 이용하여 필러(filler) 실리콘(24)의 결정화를 용이하게 할 수 있다.
바람직한 실리콘 및 산화물 성막에 후속하여, 어닐링(annealing) 공정이 행해져서, 비정질 실리콘(24)이 에피택셜 성장된 실리콘 익스텐션들(22)과 마찬가지의 결정 방위를 취하는 경향을 갖는다. 바람직하게, 비정질 실리콘(24)은 정돈된 결정 패턴을 갖는다. 그러한 변환은 ELO(epitaxial lateral overgrowth)라고 알려진 고체상 에피택시(solid phase epitaxy)(SPE)의 한 종류이다.
마지막으로, 도 5에 도시된 바와 같이, 하드 마스크 아일랜드들(14)이 제거될 수 있고, (현재 바람직하게 결정화된) 실리콘층(24)이 리세스될 수 있다. 바람직한 실시예에서, 절연층(18)보다 실리콘층(24) 및 하드 마스크 층(14)을 더욱 효과적으로 에칭하는 선택적 에칭이 사용될 수 있고, 그에 의해 추가의 공정 단계들에 대해 실리콘 스터드(16)를 노출시킨다. 다음에 추가의 선택적인 에피택셜 성막이 수행되어 원하는 두께를 달성할 수 있다. 대안적으로, 전체 웨이퍼를 평탄화할 수 있다.
상술한 공정에 따라, 국부적 실리콘-오버-인슐레이터를 비교적 비싸지 않은 제조 기술들을 이용하여 종래의 다결정실리콘 기판 상에 형성할 수 있다. 도 6 및 도 7은 두개의 메모리 셀들이 단일 트랜지스터 소스를 공유하는 구성을 도시한다. 특히, 이들 도면들은 이 SOI 기판 상에 그리고 그 내부에 형성된 캐패시터리스 DRAM을 도시한다. 당연히, 그외의 실시예들에서, 그외의 DRAM 설계들이 또한 의도된다.
도 6에서, 완성된 캐패시터리스 DRAM 구조가 상술한 단계들에 따라 생성된 국부적 SOI 위에 형성되는 것으로 도시된다. 도시된 바와 같이, 실리콘 스터드(16)는 공통 소스 아래에 남아있고, 컨택트(26)에 의해 도전성 디지트(digit) 또는 비트 라인(28)에 연결된다. 드레인들(30)은 결정화된 실리콘층(24)의 가장 먼 종단들에 위치되고, 또한 컨택트들(32)에 의해 센스 라인(34)과 전기적으로 접속된다. 바람직한 실시예에서 플로팅 바디들(36)은 (기둥(16)의 정상부에서의)드레인들(30)과 소스를 분리하는 채널들의 일부분을 형성하고, 이들 플로팅 바디들(36)은 워드 라인들의 내측 쌍(38)에 직접적으로 인접한다. 이 워드 라인들의 내측 쌍(38)은, 도 6에 도시될 수 있는 바와 같이, 소스(16)와 드레인(30)을 바람직하게 분리하여, 듀얼 게이트들로서 기능한다. 앞서 드레인들(30)과 소스(16)로 지칭되었으나, 이들은 단지 편의성 및 종래 캐패시터 기반의 DRAM 설계와의 즉각적인 비교를 위해 사용된 표기인 것이 이해될 것이다. 표기들은 반대로 될 수 있으며, 이하에 더욱 자세히 설명되는 바와 같이, 전압이 소스에서 하이 레벨인지 또는 드레인에서의 하이 레벨인지의 여부는 판독 동작이 행해지는지 또는 기입 동작이 행해 지는지의 여부에 따른다.
도 6에 도시된 구조는, 본 기술 분야의 당업자에게 주지된 다수의 성막, 패터닝 및 에칭 단계들에 따라 형성될 수 있다. 캐패시터리스 DRAM 동작에 대해 구성되었으나, 두 개의 메모리 셀들이 공통 비트 라인(28) 및 비트 라인 컨택트(26)를 공유하는 도시된 설계는, 그렇지 않은 경우 Tran에 발행된 미국 특허 번호 제6,660,584호의 설계와 마찬가지이며, 그 개시내용은 본 명세서에서 참조로서 포함되었다. '584 특허는 메모리 셀들의 쌍들이 공통 비트 라인과 소스영역을 독립적인 워드 라인들의 쌍, 드레인들 및 캐패시터들과 공유하는 "6F2" 구성을 설명한다. 도 6에 도시된 구조를 형성하는데 사용된 공정은, 물론, 도 6의 구조가 캐패시터들이 결여되어 있다는 점에서, 미국 특허 번호 제6,660,584호와는 상이할 것이다.
바람직하게, 게이트 산화물은 우선 실리콘층 위에 성장되고, 후속하여 게이트 스택 성막 및 에칭이 따른다. 다음에, 소스, 드레인 및 채널 영역을 정의하기 위해 필요한 도핑 임플란트(doping implants)가 형성될 수 있다. 일부 도핑 단계들 전에, 본 기술 분야의 당업자에게 주지된 통상적인 스페이서 제조 공정으로 스페이서들(40)이 성막되고 에칭될 수 있다. 다음에 비트 라인과 셀측 접합들이 형성되며, 후속하여 금속 컨택트들 및 비트 라인들의 형성이 따른다. 다음에 센스 영역들 및 그외의 금속 접합들이 또한 형성될 수 있다. 그러한 공정들은 다수의 방법으로 수행될 수 있으나, 그렇게 형성된 캐패시터리스 DRAM은, 국부적 SOI 위에 형성된 결과로서 특히 효과적이다. SOI의 결과로서, 플로팅 바디들(36)은 특히 양 호하게 기능하고, 그들이 절연층(18) 내에 있으므로 분리되어 있으며, 어레이를 둘러싼 주변부의 디바이스들은 벌크 기판(10)에 결합될 수 있다.
비록 그외의 실시예에서는, 임팩트(impact) 이온화 전류도 사용될 수 있으나, 바람직한 실시예에서, 도 6에 도시된 캐패시터리스 DRAM은 GIDL(gate-induced drain leakage) 전류를 이용하여 동작한다. 본 기술 분야의 당업자는 잘 이해할 수 있듯이, 캐패시터리스 DRAM은 플로팅 바디들(36)을 이용하여 트랜지스터의 상태에 관한 정보를 저장한다. 특히, 도 6에 도시된 트랜지스터에 논리적 "1"을 기입하기 위해, "드레인"(30)을 인접한 게이트(즉, 워드 라인들(38) 중 하나)에 비해 상승된 전압에 둔다. 드레인(30) 및 게이트(38)의 전압들은 각각 센스 라인들(34)과 워드 라인들(38)에 의해 제어된다. 전자 터널링(tunneling)의 결과로, 전자는 드레인(30)으로 흐르는 반면, 생성된 홀들(holes)은 게이트들 아래에 놓인 플로팅 바디들(36) 쪽으로 흐른다.
홀들은 플로팅 바디(36)에 축적되므로, 트랜지스터의 문턱 전압이 감소하고, 소스 전류는 그에 의해 증가한다. 따라서, 통상적으로 캐패시터리스 DRAM의 설계 동안에, 디지털 오실로스코프를 사용하여 소스 전류 및 그에 의한 트랜지스터의 상태를 측정할 수 있다. 도시된 실시예에서, 이 소스 전류는 높인 비트 라인(28)을 따라 검출될 수 있다. 트랜지스터들 중 하나에 논리적 "0"을 기입하기 위해, 인접한 게이트는 드레인(30)에 비해 상승된 전압을 취한다. 따라서, 플로팅 바디(36) 내의 홀들은 강제로 방출되고, 문턱 전압은 다시 증가하고, 소스 전류는 감소한다. 이 경우에도, 디지털 오실로스코프를 사용하여 적절한 동작의 문턱 전압들을 결정 하는데 있어서 소스 전류의 이러한 변화를 감지할 수 있다. 그러한 캐패시터리스 DRAM이 기능하는 방법에 관한 추가의 정보는 위에서 인용되고 포함된, Eijiag Yoshida 및 Tetsu Tanaka에 의해 쓰여진 논문에서 찾을 수 있다.
도시된 바와 같이, 캐패시터리스 DRAM의 각각의 활성 영역은, 두 개의 플로팅 바디들(36), 및 메모리 셀들에 의해 공유된 단일 소스(16), 두 개의 게이트들 및 두 개의 드레인들(30)을 갖는 트랜지스터를 포함하는 메모리 셀들의 쌍의 일부분을 형성한다. 따라서, 메모리 셀들의 쌍은 각각이 1비트 데이터를 저장할 수 있는 두 개의 어드레스 가능한 위치들, 플로팅 바디들(36)을 갖는다. 이 바람직한 실시예는 일반적으로 상술한 바와 같이 기능한다. 그러나, 일 애플리케이션에서, 메모리 셀들의 쌍은, 플로팅 바디들(36) 중 어느 하나가 비트 "1"을 저장하면, 비트 라인(28)에서의 소스 전류가 상승하기 때문에, 중복 제공할 수 있다. 따라서, 일 실시예에서, 도시된 메모리 셀들의 쌍을 이용하는 판독 및 기입 동작들은 플로팅 바디들(36) 모두에 동시에 발생할 것이고, 그 결과 에러들을 감소시킬 것이다.
대안적으로, 메모리 셀들의 쌍은 세개의 가능한 상태들을 가질 수 있다. 제1 상태에서, 플로팅 바디들(36) 모두는 비트 "0"을 저장하고, 도전성 라인(28)을 통한 소스 전류는 그 자신의 가장 낮은 레벨에 있다. 제2 상태에서, 플로팅 바디들(36) 중 오직 하나만이 비트 "1"을 저장하고, 비트 라인(28)을 통한 소스 전류는 더 높은 레벨에 있다. 이 제2 상태에서, 비트 라인(28)을 통한 상승된 소스 전류는 플로팅 바디들(36) 중 하나가 비트 "1"을 저장하고 있다는 정보만을 만들어내고, 플로팅 바디들(36) 중 어느 것이 이 상승된 상태에 있는지를 나타내지는 않는 다는 점을 유의한다. 제3 상태에서, 플로팅 바디들(36) 모두가 비트 "1"을 저장하고, 비트 라인(28)을 통한 소스 전류는 그 자신의 가장 높은 레벨에 있다. 따라서, 예를 들어, 민감한 오실로스코프는 이들 세 개의 상태들을 구분할 수 있을 것이다.
이 캐패시터리스 DRAM의 개략적인 평면도가 도 7에 도시된다. 물론, 이 캐패시터리스 DRAM 설계는 예로써 도시될 뿐이며, 도 1 내지 도 5를 참조하여 상술한 국부적 SOI 방법은 임의의 수의 반도체 환경들에서 사용될 수 있다.
본 발명의 특정 실시예들이 설명되었으나, 이들 실시예들은 예로써 도시 되었을 뿐이며, 본 발명의 범주를 제한하도록 의도되지 않는다. 실제로, 본 명세서에서 설명된 신규한 방법 및 디바이스들은 다양한 그외의 형태들로 구현될 수 있으며, 또한, 본 명세서에서 설명된 방법들 및 디바이스들의 형태에서 다양한 생략들, 대체들, 및 변경들은 본 발명의 사상을 벗어나지 않고 이루어질 수 있다. 첨부하는 청구범위 및 그것들의 균등물들은 본 발명의 범주 및 사상 내에 포함되는 그러한 형태들 또는 변경들을 포함하도록 의도된다.

Claims (45)

  1. 국부적 실리콘-온-인슐레이터(localized silicon-on-insulator) 위에 캐패시터리스(capcitorless) DRAM을 형성하는 방법으로서,
    실리콘 기판을 제공하는 단계;
    상기 실리콘 기판 내에 실리콘 스터드들(studs)의 어레이를 정의하는 단계;
    상기 실리콘 기판의 적어도 일부분의 위에, 상기 실리콘 스터드들 사이에 절연층을 정의하는 단계;
    상기 절연층의 위에 상기 실리콘 스터드들을 둘러싼 국부적 실리콘-오버-인슐레이터(silicon-over-insulator)층을 정의하는 단계; 및
    상기 국부적 실리콘-오버-인슐레이터층의 내부 및 위에 캐패시터리스 DRAM을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 실리콘 스터드들의 어레이를 정의하는 단계는, 포토리소그래픽 기술들을 이용하여 상기 실리콘 기판을 에칭하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    상기 절연층을 정의하는 단계는,
    상기 실리콘 기판 위에 상기 실리콘 스터드들의 높이와 적어도 동일한 높이까지 절연 재료를 성막하는 단계; 및
    상기 절연 재료 및 상기 실리콘 기판을 평탄화하는 단계
    를 포함하는 방법.
  4. 제3항에 있어서,
    상기 국부적 실리콘-오버-인슐레이터층을 정의하는 단계는,
    상기 실리콘 스터드들을 둘러싼 트렌치들을 정의하기 위해 상기 실리콘 스터드들을 둘러싼 상기 절연층의 적어도 일부분을 에칭하는 단계; 및
    상기 실리콘 스터드들을 포함하여 적어도 일부의 실리콘 재료를 노출하는 단계
    를 포함하는 방법.
  5. 제4항에 있어서,
    상기 국부적 실리콘-오버-인슐레이터층을 정의하는 단계는,
    선택적 에피택시(selective epitaxy)에 의해 상기 실리콘 스터드들의 측벽들에 인접하여 실리콘 익스텐션들(extensions)을 성막하는 단계를 더 포함하는 방법.
  6. 제5항에 있어서,
    상기 국부적 실리콘-오버-인슐레이터층을 정의하는 단계는,
    상기 트렌치들 내에 추가의 실리콘을 성막하고 상기 추가의 실리콘을 측면 에피택셜 과도성장(lateral epitaxial overgrowth)에 의해 변환하는 단계를 더 포함하는 방법.
  7. 제4항에 있어서,
    상기 국부적 실리콘-오버-인슐레이터층을 정의하는 단계는,
    상기 트렌치들 내에 실리콘을 성막하고 상기 실리콘을 측면 에피택셜 과도성장에 의해 변환하는 단계를 더 포함하는 방법.
  8. 제1항에 있어서,
    상기 캐패시터리스 DRAM을 형성하는 단계는,
    메모리 셀들의 쌍에 의해 공유된 공통 소스를 형성하는 단계를 포함하며, 상기 메모리 셀들은 두 개의 플로팅 바디들, 두 개의 게이트들 및 두 개의 드레인들을 더 포함하는 방법.
  9. 제8항에 있어서,
    상기 캐패시터리스 DRAM을 형성하는 단계는,
    상기 국부적 실리콘-오버-인슐레이터층 내에 상기 두 개의 플로팅 바디들을 형성하는 단계를 더 포함하는 방법.
  10. 제1항에 있어서,
    메모리 칩 상에 주변 영역 및 메모리 어레이 영역을 정의하는 단계; 및
    상기 주변 영역의 적어도 일부분에는 실리콘-오버-인슐레이터 영역을 형성하지 않고, 상기 메모리 어레이 영역에 상기 국부적 실리콘-오버-인슐레이터층을 정의하는 단계
    를 더 포함하는 방법.
  11. 제10항에 있어서,
    적어도 하나의 캐패시터리스 DRAM을 형성하는 단계는, 적어도 하나의 상기 국부적 실리콘-오버-인슐레이터층 내에 적어도 하나의 플로팅 바디를 정의하는 단계를 더 포함하는 방법.
  12. 제11항에 있어서,
    상기 캐패시터리스 DRAM을 형성하는 단계는, 두 개마다의 플로팅 바디들에 대해 상기 메모리 어레이 영역에 단일의 공유된 소스를 정의하는 단계를 포함하는 방법.
  13. 캐패시터리스 DRAM을 동작시키는 방법으로서,
    플로팅 바디를 제1 상태에 두는 단계; 및
    상기 캐패시터리스 DRAM의 소스에서 제1 전류를 측정함으로써 상기 제1 상태를 검출하는 단계
    를 포함하고,
    상기 플로팅 바디는 실리콘 스터드를 둘러싸는 국부적 실리콘-오버-인슐레이터 내에 정의되는 방법.
  14. 제13항에 있어서,
    상기 플로팅 바디를 상기 제1 상태에 두는 단계는,
    드레인에서의 드레인 전압을 게이트에서의 게이트 전압에 비해 상승시키는 단계를 포함하는 방법.
  15. 제14항에 있어서,
    상기 플로팅 바디를 제2 상태에 두는 단계; 및
    상기 소스에서의 제2 전류를 측정함으로써 상기 제2 상태를 검출하는 단계
    를 더 포함하는 방법.
  16. 제15항에 있어서,
    상기 플로팅 바디를 상기 제2 상태에 두는 단계는,
    상기 게이트 전압을 상기 드레인 전압에 비해 상승시키는 단계를 포함하는 방법.
  17. 제16항에 있어서,
    상기 제1 전류는 상기 제2 전류보다 큰 방법.
  18. 제15항에 있어서,
    상기 제1 상태는 비트 "1"을 나타내고, 상기 제2 상태는 비트 "0"을 나타내는 방법.
  19. 메모리 디바이스로서,
    실리콘 기판;
    상기 실리콘 기판의 일부분 위에 배치된 절연층;
    상기 절연층 위에 배치되고 상기 절연층에 의해 측면으로 둘러싸인 국부적 실리콘-오버-인슐레이터층;
    상기 절연층을 통하여 상기 실리콘 기판으로부터 상기 국부적 실리콘-오버-인슐레이터층까지 연장하는 반도체 스터드;
    소스 및 드레인 - 상기 스터드는 상기 소스 아래에 배치됨 -;
    상기 소스와 상기 드레인 사이에 형성된 플로팅 바디 - 상기 플로팅 바디는 상기 국부적 실리콘-오버-인슐레이터층 내에 정의되고 캐패시터리스 DRAM 디바이스의 일부를 형성함 -; 및
    상기 플로팅 바디에 인접한 게이트
    를 포함하는 메모리 디바이스.
  20. 제19항에 있어서,
    상기 플로팅 바디는, 상기 드레인이 상기 게이트에 비해 제1 상승 전압에 있을 경우, 제1 상태를 달성하도록 구성되는 메모리 디바이스.
  21. 제20항에 있어서,
    상기 플로팅 바디는, 상기 게이트가 상기 드레인에 비해 제2 상승 전압에 있을 경우, 제2 상태를 달성하도록 구성되는 메모리 디바이스.
  22. 제21항에 있어서,
    상기 제1 상태는 상기 소스에서 증가된 소스 전류를 야기하고, 상기 제2 상태는 상기 소스에서 감소된 소스 전류를 야기하는 메모리 디바이스.
  23. 제19항에 있어서,
    상기 플로팅 바디의 저장된 비트는 상기 소스에서 측정된 전류에 의해 판독되는 메모리 디바이스.
  24. 제19항에 있어서,
    주변 영역 및 메모리 어레이 영역을 더 포함하고, 상기 국부적 실리콘-오버-인슐레이터층, 상기 소스, 상기 드레인 및 상기 플로팅 바디는 상기 메모리 어레이 영역 내에 형성되는 메모리 디바이스.
  25. 제24항에 있어서,
    상기 주변 영역의 적어도 일부분은 실리콘-오버-인슐레이터 영역이 결여되는 메모리 디바이스.
  26. 제24항에 있어서,
    소스 전류는 상기 플로팅 바디에 저장된 정보를 나타내는 메모리 디바이스.
  27. 제24항에 있어서,
    상기 플로팅 바디는 GIDL(gate-induced drain leakage) 전류에 의해 동작하는 메모리 디바이스.
  28. 제19항에 있어서,
    제2 드레인, 제2 플로팅 바디 및 제2 게이트를 더 포함하고, 상기 제2 플로팅 바디는 상기 국부적 실리콘-오버-인슐레이터층 내에 그리고 상기 소스와 상기 제2 드레인 사이에 정의되고, 상기 제2 게이트는 상기 제2 플로팅 바디에 인접한 메모리 디바이스.
  29. 제28항에 있어서,
    상기 소스는 세 개의 상태들을 나타내는 값들을 갖는 전류를 도통하도록 구성되고, 상기 세 개의 상태들은,
    상기 플로팅 바디와 상기 제2 플로팅 바디가 비트 "0"을 저장하는 제1 상태;
    상기 플로팅 바디와 상기 제2 플로팅 바디 중 하나는 비트 "0"을 저장하고 상기 플로팅 바디와 상기 제2 플로팅 바디 중 다른 하나는 비트 "1"을 저장하는 제2 상태; 및
    상기 플로팅 바디와 상기 제2 플로팅 바디가 비트 "1"을 저장하는 제3 상태
    를 포함하는 메모리 디바이스.
  30. 제29항에 있어서,
    상기 제2 및 제3 상태들은 상기 전류의 검출 시에 구별되지 않는 메모리 디바이스.
  31. 제28항에 있어서,
    상기 플로팅 바디 및 상기 제2 플로팅 바디는, 상기 플로팅 바디 및 상기 제2 플로팅 바디 모두에 대해 동시 판독 동작 및 동시 기입 동작을 허용함으로써 중복성(redundancy)을 제공하는 메모리 디바이스.
  32. 메모리 디바이스를 포함하는 시스템으로서,
    상기 메모리 디바이스는,
    실리콘 기판;
    상기 실리콘 기판의 일부분 위에 배치된 절연층;
    상기 절연층 위에 배치되고 상기 절연층에 의해 측면으로 둘러싸인 국부적 실리콘-오버-인슐레이터층;
    상기 절연층을 통하여 상기 실리콘 기판으로부터 상기 국부적 실리콘-오버-인슐레이터층까지 연장되는 반도체 스터드;
    소스 및 드레인 - 상기 스터드는 상기 소스 아래에 배치됨 -;
    상기 소스와 상기 드레인 사이에 형성된 플로팅 바디 - 상기 플로팅 바디는 상기 국부적 실리콘-오버-인슐레이터층 내에 정의되고 캐패시터리스 DRAM 디바이스의 일부를 형성함 -; 및
    상기 플로팅 바디에 인접한 게이트
    를 포함하는 시스템.
  33. 메모리 칩을 형성하는 방법으로서,
    상기 메모리 칩 위에 주변 영역 및 메모리 어레이 영역을 정의하는 단계;
    상기 주변 영역의 적어도 일부분에는 실리콘-오버-인슐레이터 영역을 형성하지 않고, 상기 메모리 어레이 영역에 실리콘 기둥(pillar)을 둘러싸는 적어도 하나의 국부적 실리콘-오버-인슐레이터 영역을 형성하는 단계; 및
    적어도 하나의 상기 국부적 실리콘-오버-인슐레이터 영역 위에 그리고 내에 적어도 하나의 캐패시터리스 DRAM 셀을 형성하는 단계
    를 포함하는 방법.
  34. 제33항에 있어서,
    상기 적어도 하나의 캐패시터리스 DRAM 셀을 형성하는 단계는, 적어도 하나의 상기 국부적 실리콘-오버-인슐레이터 영역 내에 적어도 하나의 플로팅 바디를 정의하는 단계를 더 포함하는 방법.
  35. 제34항에 있어서,
    상기 적어도 하나의 캐피시터리스 DRAM 셀을 형성하는 단계는, 두 개마다의 플로팅 바디들에 대해 상기 메모리 어레이 영역에 단일의 공유된 소스를 정의하는 단계를 더 포함하는 방법.
  36. 제33항에 있어서,
    적어도 하나의 상기 국부적 실리콘-오버-인슐레이터 영역을 형성하는 단계는, 측면 에피택셜 과도성장에 의해 절연체 위에 실리콘층을 형성하는 단계를 포함하는 방법.
  37. 제36항에 있어서,
    적어도 하나의 상기 국부적 실리콘-오버-인슐레이터 영역을 형성하는 단계는, 측면 에피택셜 과도성장 이전에 상기 절연체를 통해 돌출하는 상기 실리콘 기둥을 형성하는 단계를 더 포함하는 방법.
  38. 제37항에 있어서,
    적어도 하나의 상기 국부적 실리콘-오버-인슐레이터 영역을 형성하는 단계는, 상기 기둥을 내부에 갖는 리세스(recess)를 에칭하고 상기 절연체를 상기 리세스 안에 성막하는 단계를 포함하는 방법.
  39. 제37항에 있어서,
    측면 에피택셜 과도 성장 이전에 상기 기둥이 상기 절연체 위로 돌출하도록 상기 절연체를 리세싱하는 단계를 더 포함하는 방법.
  40. 제33항에 있어서,
    상기 적어도 하나의 캐피시터리스 DRAM 셀을 형성하는 단계는, 적어도 하나의 상기 국부적 실리콘-오버-인슐레이터 영역 내에 적어도 하나의 플로팅 바디를 정의하는 단계를 더 포함하는 방법.
  41. 제40항에 있어서,
    상기 적어도 하나의 캐피시터리스 DRAM 셀을 형성하는 단계는, 두 개마다의 플로팅 바디들에 대해 상기 메모리 어레이 영역에 단일의 공유된 소스를 정의하는 단계를 더 포함하는 방법.
  42. 메모리 칩을 형성하는 방법으로서,
    상기 메모리 칩 위에 활성 영역을 정의하는 단계;
    상기 활성 영역에 실리콘 기둥을 형성하는 단계;
    상기 실리콘 기둥을 둘러싸는 트렌치(trecnch)를 절연층으로 채우는 단계;
    상기 절연층을 리세스하여 리세스된 절연층을 형성하고 상기 실리콘 기둥의 상부를 노출하는 단계;
    상기 실리콘 기둥 주변의 상기 리세스된 절연층 위에 국부적 에피택셜 실리콘을 형성하는 단계; 및
    상기 국부적 에피택셜 실리콘 위에 그리고 내에 적어도 하나의 캐패시터리스 DRAM 셀을 형성하는 단계
    를 포함하는 방법.
  43. 제42항에 있어서,
    상기 국부적 에피택셜 실리콘을 형성하는 단계는, 상기 리세스된 절연층 위에 50Å과 500Å 사이의 실리콘을 성장시키는 단계를 포함하는 방법.
  44. 제43항에 있어서,
    상기 국부적 에피택셜 실리콘 내에 플로팅 바디를 정의하는 단계;
    상기 플로팅 바디에 대해 상기 실리콘 기둥의 위에 소스를 정의하는 단계 - 상기 플로팅 바디는 상기 소스를 드레인으로부터 분리함 -; 및
    공통 소스에 접속된 비트 라인을 정의하는 단계
    를 더 포함하는 방법.
  45. 캐패시터리스 DRAM 시스템으로서,
    실리콘 기판;
    상기 실리콘 기판의 일부분 위에 배치된 절연층;
    상기 절연층 위에 배치되고 상기 절연층에 의해 측면으로 둘러싸인 국부적 실리콘-오버-인슐레이터층 - 상기 국부적 실리콘-오버-인슐레이터층은 실리콘 구조 내로 리세스됨 -;
    상기 절연층을 통하여 상기 실리콘 기판으로부터 상기 국부적 실리콘-오버-인슐레이터층까지 연장하는 반도체 스터드;
    소스;
    드레인;
    상기 소스와 상기 드레인 사이에 형성된 플로팅 바디 - 상기 플로팅 바디는 상기 국부적 실리콘-오버-인슐레이터층 내에 정의되고, 상기 절연층은 상기 소스를 둘러쌈 -;
    제1 플로팅 바디에 인접한 제1 게이트; 및
    상기 국부적 실리콘-오버-인슐레이터층 내에 그리고 위에 형성된 캐패시터리스 DRAM
    을 포함하는 캐패시터리스 DRAM 시스템.
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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7538389B2 (en) * 2005-06-08 2009-05-26 Micron Technology, Inc. Capacitorless DRAM on bulk silicon
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
KR100660910B1 (ko) * 2006-01-09 2006-12-26 삼성전자주식회사 원통형 보조 게이트를 포함하는 커패시터리스 디램 및 그제조 방법
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
KR100713001B1 (ko) * 2006-05-02 2007-05-02 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법
US7933142B2 (en) * 2006-05-02 2011-04-26 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) * 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
KR101406604B1 (ko) 2007-01-26 2014-06-11 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
KR101320517B1 (ko) 2007-03-13 2013-10-22 삼성전자주식회사 커패시터리스 디램 및 그의 제조 및 동작방법
US8518774B2 (en) * 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8064274B2 (en) * 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
KR100944352B1 (ko) * 2007-09-18 2010-03-02 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) * 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) * 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
KR20090092103A (ko) * 2008-02-26 2009-08-31 삼성전자주식회사 반도체 기판과 반도체 기판 제조 방법
US7957206B2 (en) * 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) * 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) * 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8067803B2 (en) * 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
US8223574B2 (en) * 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) * 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) * 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
WO2010114890A1 (en) * 2009-03-31 2010-10-07 Innovative Silicon Isi Sa Techniques for providing a semiconductor memory device
US8139418B2 (en) * 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) * 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8803213B2 (en) 2009-06-25 2014-08-12 Micron Technology, Inc. Floating body memory cell apparatus and methods
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) * 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) * 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8576631B2 (en) * 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) * 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) * 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
US8547738B2 (en) 2010-03-15 2013-10-01 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8062963B1 (en) * 2010-10-08 2011-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device having an epitaxy region
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US8648414B2 (en) 2011-07-01 2014-02-11 Micron Technology, Inc. Semiconductor structures including bodies of semiconductor material, devices including such structures and related methods
CN104124249A (zh) * 2013-04-25 2014-10-29 苏州东微半导体有限公司 一种鳍型半导体器件
WO2018063207A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Resistive random access memory cell
US11063081B2 (en) 2018-11-29 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Device over photodetector pixel sensor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040026749A1 (en) * 2001-07-19 2004-02-12 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62296458A (ja) 1986-06-16 1987-12-23 Nec Corp 半導体記憶装置の製造方法
JPH05121317A (ja) 1991-10-24 1993-05-18 Rohm Co Ltd Ｓｏｉ構造形成方法
US5465249A (en) 1991-11-26 1995-11-07 Cree Research, Inc. Nonvolatile random access memory device having transistor and capacitor made in silicon carbide substrate
JPH06268173A (ja) 1993-03-15 1994-09-22 Toshiba Corp 半導体記憶装置
US5510630A (en) 1993-10-18 1996-04-23 Westinghouse Electric Corporation Non-volatile random access memory cell constructed of silicon carbide
US5448513A (en) 1993-12-02 1995-09-05 Regents Of The University Of California Capacitorless DRAM device on silicon-on-insulator substrate
US5414287A (en) 1994-04-25 1995-05-09 United Microelectronics Corporation Process for high density split-gate memory cell for flash or EPROM
US6455916B1 (en) 1996-04-08 2002-09-24 Micron Technology, Inc. Integrated circuit devices containing isolated dielectric material
US5732014A (en) * 1997-02-20 1998-03-24 Micron Technology, Inc. Merged transistor structure for gain memory cell
US6072209A (en) 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US5973356A (en) 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US5936274A (en) 1997-07-08 1999-08-10 Micron Technology, Inc. High density flash memory
US5972758A (en) * 1997-12-04 1999-10-26 Intel Corporation Pedestal isolated junction structure and method of manufacture
KR100261221B1 (ko) 1997-12-31 2000-07-01 윤종용 단일 트랜지스터 셀 및 이를 제조하는 방법 및 이 소자로 구성된 메모리 회로와 이를 구동하는 방법
US6246083B1 (en) 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US5991225A (en) 1998-02-27 1999-11-23 Micron Technology, Inc. Programmable memory address decode array with vertical transistors
US6097065A (en) 1998-03-30 2000-08-01 Micron Technology, Inc. Circuits and methods for dual-gated transistors
US6274913B1 (en) 1998-10-05 2001-08-14 Intel Corporation Shielded channel transistor structure with embedded source/drain junctions
KR100290787B1 (ko) * 1998-12-26 2001-07-12 박종섭 반도체 메모리 소자의 제조방법
US6339550B1 (en) * 1998-12-29 2002-01-15 Frank M. Wanlass Soft error immune dynamic random access memory
JP2000269460A (ja) 1999-03-18 2000-09-29 Toshiba Corp 半導体記憶装置及びその製造方法
US6316806B1 (en) 1999-03-31 2001-11-13 Fairfield Semiconductor Corporation Trench transistor with a self-aligned source
US6376286B1 (en) * 1999-10-20 2002-04-23 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
US6245636B1 (en) * 1999-10-20 2001-06-12 Advanced Micro Devices, Inc. Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate
US6465852B1 (en) * 1999-10-20 2002-10-15 Advanced Micro Devices, Inc. Silicon wafer including both bulk and SOI regions and method for forming same on a bulk silicon wafer
US6465846B1 (en) * 2000-03-22 2002-10-15 Seiko Instruments Inc. Semiconductor integrated circuit device having trench-type photodiode
JP5792918B2 (ja) 2000-08-14 2015-10-14 サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニーＳａｎｄｉｓｋ ３Ｄ Ｌｌｃ 高集積メモリデバイス
DE10041749A1 (de) 2000-08-27 2002-03-14 Infineon Technologies Ag Vertikale nichtflüchtige Halbleiter-Speicherzelle sowie Verfahren zu deren Herstellung
US6599789B1 (en) * 2000-11-15 2003-07-29 Micron Technology, Inc. Method of forming a field effect transistor
JP4216483B2 (ja) 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
JP2002260381A (ja) * 2001-02-28 2002-09-13 Toshiba Corp 半導体メモリ装置
US6946712B2 (en) 2001-11-07 2005-09-20 Kabushiki Kaisha Toshiba Magnetic memory device using SOI substrate
JP2003209228A (ja) * 2001-11-07 2003-07-25 Toshiba Corp 磁気記憶装置及びその製造方法
JP3891838B2 (ja) * 2001-12-26 2007-03-14 株式会社ルネサステクノロジ 半導体装置およびその製造方法
DE10204871A1 (de) 2002-02-06 2003-08-21 Infineon Technologies Ag Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren
US6661042B2 (en) 2002-03-11 2003-12-09 Monolithic System Technology, Inc. One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
JP3934507B2 (ja) 2002-08-08 2007-06-20 株式会社東芝 半導体記憶装置および半導体記憶装置の製造方法
US7224024B2 (en) 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
US7030436B2 (en) 2002-12-04 2006-04-18 Micron Technology, Inc. Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
US6956256B2 (en) 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
US6714436B1 (en) * 2003-03-20 2004-03-30 Motorola, Inc. Write operation for capacitorless RAM
US7184298B2 (en) * 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
JP2005142451A (ja) * 2003-11-07 2005-06-02 Oki Electric Ind Co Ltd 半導体メモリ装置及び半導体メモリ装置の製造方法
US7157769B2 (en) 2003-12-18 2007-01-02 Micron Technology, Inc. Flash memory having a high-permittivity tunnel dielectric
JP4342970B2 (ja) 2004-02-02 2009-10-14 株式会社東芝 半導体メモリ装置及びその製造方法
US7102191B2 (en) 2004-03-24 2006-09-05 Micron Technologies, Inc. Memory device with high dielectric constant gate dielectrics and metal floating gates
US7538389B2 (en) * 2005-06-08 2009-05-26 Micron Technology, Inc. Capacitorless DRAM on bulk silicon
KR100703033B1 (ko) * 2006-03-22 2007-04-09 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040026749A1 (en) * 2001-07-19 2004-02-12 Kabushiki Kaisha Toshiba Semiconductor memory device

Also Published As

Publication number Publication date
US7829399B2 (en) 2010-11-09
JP5035637B2 (ja) 2012-09-26
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TW200703574A (en) 2007-01-16
TWI329910B (en) 2010-09-01
US8466517B2 (en) 2013-06-18
US20060278926A1 (en) 2006-12-14
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WO2006135505A2 (en) 2006-12-21
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US20090190394A1 (en) 2009-07-30
US20130279277A1 (en) 2013-10-24
US8971086B2 (en) 2015-03-03
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JP2008544490A (ja) 2008-12-04

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