KR101201035B1 - 반도체 발광 소자 및 그 제조 방법, 램프 - Google Patents

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Abstract

본 발명의 반도체 발광 소자(1)는, 기판(101)과, 기판(101) 상에 n형 반도체층(104)과 발광층(105)과 p형 반도체층(106)이 순차 형성되어 이루어지는 적층 반도체층(20)과, p형 반도체층(106)의 상면(106a)에 형성된 투광성 전극층(109)을 구비하는 반도체 발광 소자(1)이며, 투광성 전극층(109)이 도펀트 원소를 포함하고, 투광성 전극층(109) 중의 도펀트 원소의 함유량이, p형 반도체층(106)과 투광성 전극층(109)과의 계면(109a)에 접근함에 따라서 서서히 감소하고 있고, 투광성 전극 층(109)에, 계면(109a)으로부터 투광성 전극층(109) 내를 향해 p형 반도체층(106)을 구성하는 원소가 확산되어 이루어지는 확산 영역이 형성되어 있다.

Description

반도체 발광 소자 및 그 제조 방법, 램프{SEMICONDUCTOR LIGHT EMITTING ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR LIGHT EMITTING ELEMENT, AND LAMP}
본 발명은 반도체 발광 소자 및 그 제조 방법, 램프에 관한 것이며, 특히 구동 전압(Vf)이 낮은 반도체 발광 소자 및 그 제조 방법, 램프에 관한 것이다.
본원은 2008년 5월 20일에 일본에 출원된 일본 특허 출원 제2008-131882호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
최근, 단파장광 발광 소자용의 반도체 재료로서, GaN계 화합물 반도체가 주목을 모으고 있다. GaN계 화합물 반도체는, 사파이어 단결정, 다양한 산화물이나 III-V족 화합물 등의 기판 상에 유기 금속 기상 화학 반응법(MOCVD법)이나 분자선 에피택시법(MBE법) 등의 박막 형성 수단에 의해 형성된다.
GaN계 화합물 반도체 박막은, 박막의 면내 방향으로의 전류 확산이 작다는 특성이 있다. 또한, p형의 GaN계 화합물 반도체는, n형의 GaN계 화합물 반도체에 비해 저항률이 높다는 특성이 있다. 따라서, p형의 반도체층의 표면에, 금속으로 형성되는 p형 전극을 적층한 것 만에서는 p형 반도체층의 면내 방향으로의 전류의 확산이 거의 없다. 이로 인해, n형 반도체층, 발광층, p형 반도체층으로 구성되는 LED 구조를 갖는 적층 반도체층을 형성하고, 최상부의 p형 반도체층에 p형 전극을 형성한 경우, 발광층 중, p형 전극의 바로 아래에 위치하는 부분밖에 발광하지 않는다는 특성이 있다.
이로 인해, p형 전극의 바로 아래에서 발생한 발광을, 발광 소자의 외부로 취출하기 위해서는, p형 전극에 투광성을 갖게 할 필요가 있다. 투광성을 갖게 한 p형 전극으로서, ITO 등의 도전성 투광성 재료를 사용하는 방법이 있다(예를 들어, 특허문헌 1 참조).
또한, 투명 도전막으로 구성되는 정극이 p형 반도체층과 접하고 있는 발광 소자에 있어서, 상기 투명 도전막의 p형 반도체측의 표면 부근에 III족 금속 성분의 Ga를 포함하는 반도체 금속 혼재층이 존재하고, p형 반도체에는 투명 도전막 유래의 In 및 Sn이 검출되는 영역의 정극 금속 혼재층이 존재하는 것이 개시되어 있다(예를 들어, 특허문헌 2 참조). 즉, 특허문헌 2에는, 투명 도전막을 p형 반도체층 상에 형성하는 데 있어서, RF 방전에 의한 스퍼터링 성막법으로 형성하는 것이 바람직하다고 개시되어 있다. 또한, RF 방전에 의한 스퍼터링 성막에서는, 이온 어시스트 효과에 의해, p형 반도체층에 부착된 스퍼터 원자에 에너지를 부여하고, 또한 p형 반도체와의 사이에서 표면 확산을 재촉하는 작용이 얻어지는 것이 기재되어 있다. 그리고, 금속 산화물의 스퍼터링에서는, GaN층 표면이 스퍼터링시의 플라즈마에 노출되면 플라즈마 입자가 GaN 표면의 결정성을 무너뜨려 버려, 결과적으로 반도체 금속 혼재층에 있어서의 반도체 금속의 비율이 높아, 혼재층의 막 두께가 커지는 것이 개시되어 있다. 또한, GaN 표면이 우선 플라즈마 입자에 의해 결정성이 무너진 후에 투명 도전막의 성막이 행해지기 때문에, 결정 구조가 무너진 반도체 금속이 보다 투명 도전막 중에 확산되어, 그 결과, 상기 현상이 발생한다고 생각되는 것 등이 기재되어 있다. 그러나, 특허문헌 2의 (0058)란에는, 결정성이 무너지고 있는 증거는 관측되어 있지 않다고 기재되고, 확산에 관한 현상은 명백하지 않은 것이 알려져 있다.
이와 같이, 화합물 반도체의 에피택셜 계면을 구성하는 재료 원소의 확산ㆍ편석은, 에피택셜 계면을 구성하는 재료 원소의 종류나 화합물 반도체의 성장 조건, 열처리 방법 등에 의존하여, 상세가 명확하지 않다.
또한, 상기 특허문헌 2에는, Ga가 포함되는 반도체 금속 원소 혼재층(투광성 전극층측)이 존재하는 것이나, In이나 Sn이 포함되는 투광성 전극 금속 혼재층(p형 반도체층측)이 존재하는 것이 개시되어 있지만, 반도체 금속 원소 혼재층(투광성 전극층측)에 있어서의 Sn 도펀트의 확산 상태나 농도 분포에 대해서는 일절 기재되어 있지 않다.
한편, p형 반도체층의 상면에 p형 전극으로서 기능하는 ITO막을 형성한 경우, ITO에 포함되는 Sn이 p형 반도체층에 대해 n형의 도펀트로서 기능하고, ITO와 p형의 반도체층과의 사이에 높은 접촉 저항을 발생시키므로, p형 전극의 접촉 저항을 충분히 낮게 하는 것은 곤란해져, 구동 전압(Vf)을 저하시키는 데다가 1개의 장벽으로 되는 경우가 있다.
특허 문헌 1: 일본 특허 공개 제2007-73690호 공보 특허 문헌 2: 일본 특허 공개 제2007-142028호 공보
본 발명은 상기 사정을 감안하여 이루어진 것이며, p형 반도체층과 투광성 전극층의 접촉 저항이 충분히 낮아, 구동 전압(Vf)이 낮은 반도체 발광 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해, 본 발명은 이하의 발명을 제공한다.
[1] 기판과,
상기 기판 상에 n형 반도체층과 발광층과 p형 반도체층이 순차 형성되어 이루어지는 적층 반도체층과,
상기 p형 반도체층의 상면에 형성된 투광성 전극층을 구비하는 반도체 발광 소자이며,
상기 투광성 전극층이 도펀트 원소로서 Zn을 포함하는 것이며,
상기 투광성 전극층 중의 상기 Zn 함유량이, 상기 p형 반도체층과 상기 투광성 전극층과의 계면에 접근함에 따라서 서서히 감소하고 있고,
상기 투광성 전극층에, 상기 계면으로부터 상기 투광성 전극층 내를 향해 상기 p형 반도체층을 구성하는 원소가 확산되어 이루어지는 확산 영역이 형성되어 있는 반도체 발광 소자.
[2] 상기 확산 영역의 상기 계면으로부터 5nm 이격된 위치에 있어서의 상기 p형 반도체층을 구성하는 원소의 농도가 2atom％ 이상인 전항 1에 기재된 반도체 발광 소자.
[3] 상기 확산 영역의 두께가, 상기 계면으로부터 3nm 이상인 전항 1 또는 전항 2에 기재된 반도체 발광 소자.
[4] 상기 확산 영역의 두께가, 상기 계면으로부터 5nm 이상인 전항 1 내지 전항 3 중 어느 한 항에 기재된 반도체 발광 소자.
[5] 상기 확산 영역에 있어서의 상기 도펀트 원소의 함유량이, 상기 투광성 전극층 전체의 평균 농도보다도 낮은 전항 1 내지 전항 4 중 어느 한 항에 기재된 반도체 발광 소자.
[6] 상기 p형 반도체층이 GaN을 포함하는 전항 1 내지 전항 5 중 어느 한 항에 기재된 반도체 발광 소자.
[7] 상기 투광성 전극층이 In, Sn, Zn, Al, Ga, Ti, Ce로 이루어지는 군으로부터 선택되는 적어도 하나의 금속의 산화물을 포함하는 것을 특징으로 하는 전항 1 내지 전항 6 중 어느 한 항에 기재된 반도체 발광 소자.
[8] 상기 투광성 전극층이 IZO로 형성되는 전항 1에 기재된 반도체 발광 소자.
[9] 기판 상에 n형 반도체층과 발광층과 p형 반도체층을 순차 적층하여 적층 반도체층을 형성하는 공정과,
상기 p형 반도체층의 상면에 Zn을 포함하는 투광성 전극층을 형성하는 공정을 포함하고,
상기 투광성 전극층을 형성하는 공정이, 스퍼터법에 의해 투광성 전극막을 성막하는 성막 공정과, 상기 성막 공정 후에 300℃ 내지 800℃에서 가열 처리하는 열처리 공정을 포함하고,
전항 1 내지 전항 8 중 어느 한 항에 기재된 반도체 발광 소자를 제조하는 반도체 발광 소자의 제조 방법.
[10] 기판 상에 n형 반도체층과 발광층과 p형 반도체층을 순차 적층하여 적층 반도체층을 형성하는 공정과,
상기 p형 반도체층의 상면에 Zn을 포함하는 투광성 전극층을 형성하는 공정을 포함하고,
상기 투광성 전극층을 형성하는 공정이, 스퍼터법에 의해 투광성 전극막을 성막하는 성막 공정과, 상기 성막 공정 후에 300℃ 내지 800℃에서 가열 처리하는 열처리 공정을 포함하고,
스퍼터법에 의해 투광성 전극막을 성막하는 성막 공정이, RF 스퍼터링 및 DC 스퍼터링에 의해 상기 투광성 전극층을 형성하고, 상기 RF 스퍼터링 및 상기 DC 스퍼터링 중 적어도 1종이 2개의 타깃을 갖는 공정을 포함하는 반도체 발광 소자의 제조 방법.
[11] 전항 1 내지 전항 8 중 어느 한 항에 기재된 반도체 발광 소자를 제조하는 전항 10에 기재된 반도체 발광 소자의 제조 방법.
[12] 전항 1 내지 전항 8 중 어느 한 항에 기재된 반도체 발광 소자가 구비되어 이루어지는 램프.
[13] 전항 12에 기재된 램프가 조립되어 있는 전자 기기.
[14] 전항 13에 기재된 전자 기기가 조립되어 있는 기계 장치.
본 발명의 반도체 발광 소자는, 투광성 전극층이, 도펀트 원소로서 Zn을 포함하는 것이며, 상기 투광성 전극층 중의 상기 Zn 함유량이, 상기 p형 반도체층과 상기 투광성 전극층과의 계면에 접근함에 따라서 서서히 감소하고 있고, 상기 투광성 전극층에, 상기 계면으로부터 상기 투광성 전극층 내를 향해 상기 p형 반도체층을 구성하는 원소가 확산되어 이루어지는 확산 영역이 형성되어 있다. 따라서, p형 반도체층의 상면에 형성된 투광성 전극층의 접촉 저항이 충분히 낮아져, 그 결과, 구동 전압(Vf)을 낮게 할 수 있다는 효과를 얻을 수 있다.
또한, 본 발명의 반도체 발광 소자의 제조 방법에서는, 스퍼터법에 있어서 타깃을 2개 사용함으로써 성막 시간의 단축이 가능해져 생산성이 향상되고, 특히 계면의 접촉 저항이 충분히 낮은 투광성 전극층을 갖는 구동 전압(Vf)이 낮은 반도체 발광 소자를 제조할 수 있다.
도 1은, 본 발명의 실시 형태인 반도체 발광 소자를 도시하는 단면 모식도의 일례.
도 2는, 본 발명의 실시 형태인 반도체 발광 소자를 도시하는 평면 모식도의 일례.
도 3은, 본 발명의 실시 형태인 반도체 발광 소자를 구성하는 적층 반도체층을 도시하는 단면 모식도의 일례.
도 4는, 본 발명의 실시 형태인 반도체 발광 소자를 구비한 램프를 도시하는 단면 모식도의 일례.
도 5a는, 실시예에서 사용한 스퍼터 장치의 개략 단면도.
도 5b는, 도 5a에 도시한 스퍼터 장치의 평면도.
도 6a는, 비교예에서 사용한 스퍼터 장치의 개략 단면도.
도 6b는, 도 6a에 도시한 스퍼터 장치의 평면도.
도 7은, 실시예의 반도체 발광 소자의 p형 반도체층과 투광성 전극층과의 계면으로부터의 거리와, Ga, In, Zn의 농도(질량％)의 관계를 나타낸 그래프.
도 8은, 비교예의 반도체 발광 소자의 p형 반도체층과 투광성 전극층과의 계면으로부터의 거리와, Ga, In, Zn의 농도(질량％)의 관계를 나타낸 그래프.
이하에, 본 발명의 실시 형태인 반도체 발광 소자 및 반도체 발광 소자를 구비한 램프에 대해, 도면을 적절히 참조하면서 설명한다. 또한, 이하의 설명에 있어서 참조하는 도면은, 반도체 발광 소자 및 램프를 설명하기 위한 예시 도면이며, 도시되는 각 부의 크기나 두께나 치수 등은, 실제의 반도체 발광 소자 등의 치수 관계와는 상이하다. 도 1은, 본 실시 형태의 반도체 발광 소자의 단면 모식도의 일례이며, 도 2는, 반도체 발광 소자의 평면 모식도의 일례이며, 도 3은, 반도체 발광 소자를 구성하는 적층 반도체층의 단면 모식도의 일례이다.
『반도체 발광 소자』
도 1에 도시한 바와 같이, 본 실시 형태의 반도체 발광 소자(1)는, 기판(101)과, 기판(101) 상에 적층된 적층 반도체층(20)과, 적층 반도체층(20)의 상면에 적층된 투광성 전극(109)과, 투광성 전극(109) 상에 적층된 본딩 패드 전극(107)을 구비하여 구성되어 있다. 본 실시 형태의 반도체 발광 소자(1)는, 적층 반도체층(20)의 발광층(105)으로부터의 광을 본딩 패드 전극(107)이 형성된 측으로부터 취출하는 페이스업 마운트형의 발광 소자이다.
도 1에 도시한 바와 같이, 적층 반도체층(20)은, 복수의 반도체층이 적층되어 구성되어 있다. 보다 구체적으로는, 적층 반도체층(20)은, 기판측으로부터 n형 반도체층(104), 발광층(105), p형 반도체층(106)이 순차 형성되어 구성되어 있다. p형 반도체층(106) 및 발광층(105)은, 그 일부가 에칭 등의 수단에 의해 제거되어 있고, 제거된 부분으로부터 n형 반도체층(104)의 일부가 노출되어 있다. 그리고, 이 n형 반도체층(104)의 노출면(104c)에 n형 전극(108)이 적층되어 있다.
또한, p형 반도체층(106)의 상면(106a)에는, 투광성 전극층(109) 및 본딩 패드 전극(107)이 적층되어 있다. 이들 투광성 전극층(109) 및 본딩 패드 전극(107)에 의해 p형 전극(111)이 구성되어 있다.
본 실시 형태의 반도체 발광 소자(1)에 있어서는, p형 전극(111)과 n형 전극(108) 사이에 전류를 통과시킴으로써, 발광층(105)으로부터 발광하도록 되어 있다.
n형 반도체층(104), 발광층(105) 및 p형 반도체층(106)은, 화합물 반도체를 주체로 하여 이루어지는 것이 바람직하고, III족 질화물 반도체를 주체로 하여 이루어지는 것이 보다 바람직하고, 질화갈륨계를 주체로 하여 이루어지는 것이 더욱 바람직하다.
본 실시 형태에 있어서, p형 반도체층(106)의 상면(106a)에 적층되는 투광성 전극층(109)에는, p형 반도체층(106)과 투광성 전극층(109)과의 계면(109a)으로부터 투광성 전극층(109) 내를 향해, p형 반도체층(106)을 구성하는 금속 원소가 확산되어 이루어지는「반도체 금속 원소 혼재층」이 존재한다. 바꾸어 말하면, (1) p형 반도체층/계면/반도체 금속 원소 혼재층이 존재한다. 본 명세서에 있어서는, 계면(109a)을, p형 반도체층/계면/반도체 금속 원소 혼재층의 계면 주변 영역에 있어서의, p형 반도체층(106)을 구성하는 Ga 농도가 50atom％ 검출되는 깊이 위치(이 위치에 있어서의 면을 의사적으로 계면(109a)이라 칭해도 좋음)로서 정의해도 좋다.
또한, 본 실시 형태에 있어서, p형 반도체층(106)에는, p형 반도체층(106)과 투광성 전극층(109)과의 계면(109a)으로부터 p형 반도체층(106) 내를 향해, 투광성 전극층(109)을 구성하는 In이나 Zn 원소가 확산되어 이루어지는「투광성 전극 금속 혼재층」이 존재한다. 바꾸어 말하면, (2) 투광성 전극 금속 혼재층/계면/투광성 전극층이 존재한다.
실질적으로는 본 실시 형태에 있어서, (1) p형 반도체층/계면/반도체 금속 원소 혼재층의 계면 주변 영역이나 (2) 투광성 전극 금속 혼재층/계면/투광성 전극층의 계면 주변 영역을 포함한 기술로서, (3) 투광성 전극 금속 혼재층(p형 반도체층측)/계면/반도체 금속 원소 혼재층(투광성 전극층측)이라 표현하는 계면 주변 영역이 존재한다.
본 발명에 있어서, 반도체 금속 원소 혼재층(투광성 전극층측)을「확산 영역」으로서 정의하고, 이 확산 영역의 특징을, 계면 주변 영역에 있어서의, 후술하는 2차 이온 질량 분석(SIMS)법에 의해 구해진 Ga, In, Zn의 원자 농도 백분율(atom％)에 기초하여 규정하는 것이 좋다.
특히, 바람직하게는, 확산 영역을 계면으로부터의 깊이 범위를 기준으로 명시하는 것이 좋고, 예를 들어 도 7에 기재한 바와 같은 p-GaN/IZO 계면으로부터의 거리(nm)를 나타낸 원자 농도 분포 곡선에 기초하여, 당해 원소마다의 원자 농도 분포 곡선에 있어서의, 98％를 초과하는 점근 영역이나 2％ 미만의 점근 영역을 제외한 깊이 범위로 하는 것이 좋다.
본 발명에 있어서는, 확산 영역의 두께는 계면(109a)으로부터 2nm 이상인 것이 바람직하고, 보다 바람직하게는 계면(109a)으로부터 5nm 이상이며, 더욱 바람직하게는 계면(109a)으로부터 10nm 이상이다.
확산 영역에 있어서, p형 반도체층(106)을 구성하는 원소의 농도는, 계면(109a)으로부터 이격됨에 따라서 서서히 감소하고 있는 것이 바람직하다. p형 반도체층(106)을 구성하는 원소의 농도는, 예를 들어 계면(109a)으로부터 2nm의 위치에서는 20％ 이상인 것이 바람직하고, 계면(109a)으로부터 3nm의 위치에서는 10％ 이상인 것이 바람직하고, 계면(109a)으로부터 10nm의 위치에서는 2％ 이상인 것이 바람직하다.
보다 구체적으로는, 예를 들어 p형 반도체층(106)이 GaN을 포함하는 것인 경우, 확산 영역에 있어서의 Ga 농도는 계면(109a)으로부터 2nm의 위치에서는 20％ 이상인 것이 바람직하고, 계면(109a)으로부터 3nm의 위치에서는 10％ 이상인 것이 바람직하고, 계면(109a)으로부터 10nm의 위치에서는 2％ 이상인 것이 바람직하다.
또한, 투광성 전극층(109)은 도펀트 원소를 포함하는 것이며, p형 반도체층(106)과 투광성 전극층(109)과의 계면(109a)에 접근함에 따라서 서서히 투광성 전극층(109) 중의 도펀트 원소의 함유량이 감소하고 있는 것이다. 예를 들어, 투광성 전극층(109)이 IZO(산화인듐아연(In2O3-ZnO))로 이루어지는 것인 경우, IZO의 도펀트 원소인 Zn의 함유량이 계면(109a)에 접근함에 따라서 서서히 감소하고 있는 것으로 된다.
따라서, 본 실시 형태의 투광성 전극층(109)에 있어서는, p형 반도체층(106)과 투광성 전극층(109)과의 계면(109a) 근방에, 주변보다도 도펀트 원소의 함유량이 많은 영역(농도의 피크)이 없다. 여기서, 예를 들어 투광성 전극층(109) 중에 있어서의 p형 반도체층(106)과 투광성 전극층(109)과의 계면(109a) 근방에, 투광성 전극층(109) 중의 도펀트 원소의 농도의 피크가 있는 경우에는, 투광성 전극층(109)의 접촉 저항이 충분히 낮은 것으로 되지 않아, 충분히 구동 전압(Vf)이 낮은 반도체 발광 소자(1)를 얻을 수 없다.
또한, 본 실시 형태에 있어서는, p형 반도체층(106)과 투광성 전극층(109)과의 계면(109a)으로부터 p형 반도체층(106) 내를 향해, 투광성 전극층(109)의 도펀트 원소가 확산되어 있는 것이 바람직하다. 또한, p형 반도체층(106) 내에 확산되어 있는 투광성 전극층(109)의 도펀트 원소의 농도는, 투광성 전극층(109) 중의 최저의 도펀트 원소의 농도보다도 낮은 것이 바람직하다.
또한, p형 반도체층(106)을 구성하는 원소의 확산 영역에 있어서, 투광성 전극층(109) 중의 도펀트 원소의 함유량이, 투광성 전극층(109) 전체의 평균 농도보다도 낮은 것이 바람직하다. 이러한 투광성 전극층(109)은, 보다 한층 접촉 저항이 낮은 투광성 전극층(109)으로 된다.
p형 반도체층(106) 상에 적층되는 투광성 전극층(109)은, p형 반도체층(106)과의 접촉 저항이 작은 것이 바람직하다. 또한, 발광층(105)으로부터의 광을 본딩 패드 전극(107)이 형성된 측으로부터 취출하기 위해, 투광성 전극층(109)은 광투과성이 우수한 것이 바람직하다. 또한, p형 반도체층(106)의 전체면에 걸쳐 균일하게 전류를 확산시키기 위해, 투광성 전극층(109)은 우수한 도전성을 갖고 있는 것이 바람직하다.
이상의 점에서, 투광성 전극층(109)의 구성 재료로서는, In, Sn, Zn, Al, Ga, Ti, Ce로 이루어지는 군으로부터 선택되는 적어도 하나의 금속의 산화물을 포함하는 것이 바람직하다. 특히, p형 반도체층(106)이 GaN을 포함하는 것인 경우, 보다 한층 접촉 저항이 낮은 투광성 전극층(109)으로 하기 위해, 투광성 전극층(109)의 구성 재료로서, IZO(산화인듐아연(In2O3-ZnO)), GZO(산화갈륨아연(ZnO-Ga2O3)), IGO(산화인듐갈륨), IGZO(InGaO3(Zn0)5), AZO(알루미늄 도프 산화아연) 등을 사용하는 것이 바람직하다.
또한, 투광성 전극층(109)은, p형 반도체층(106)의 상면(106a)의 대략 전체면을 덮도록 형성해도 좋고, 간극을 두고 격자 형상이나 나무 형상으로 형성해도 좋다.
또한, 투광성 전극층(109)은 결정화된 구조를 포함하고 있어도 좋고, 특히 육방정 구조 또는 빅스바이트 구조를 갖는 In2O3 결정을 포함하는 투광성 전극(예를 들어, IZO 등)을 바람직하게 사용할 수 있다.
예를 들어, 투광성 전극층(109)에 육방정 구조의 In2O3 결정을 포함하는 IZO를 사용하는 경우, 아몰퍼스 상태의 IZO막을 형성한 후, 열처리 등에 의해 아몰퍼스 상태의 IZO막을 당해 결정을 포함하는 구조로 전이시킴으로써, 아몰퍼스 상태의 IZO막으로 형성되는 투광성 전극층(109)보다도 투광성이 우수한 것으로 할 수 있다.
또한, 투광성 전극층(109)에 IZO막을 사용하는 경우, 비저항이 가장 낮아지는 조성을 사용하는 것이 바람직하다. 즉, 비저항이 낮은 IZO막을 얻기 위해, IZO중의 ZnO 농도(투광성 전극층(109) 전체의 평균 농도)는 1 내지 20질량％인 것이 바람직하고, 5 내지 15질량％의 범위인 것이 보다 바람직하고, 10질량％인 것이 특히 바람직하다.
또한, IZO막의 막 두께는, 저비저항, 고광투과율을 얻을 수 있는 35nm 내지 10000nm(10㎛)의 범위인 것이 바람직하다. 또한, 생산 비용의 관점에서 IZO막의 막 두께는 1000nm(1㎛) 이하인 것이 바람직하다.
예를 들어, 육방정 구조의 In2O3 결정을 포함하는 IZO로 형성되는 투광성 전극층(109)을 p형 반도체층(106)의 상면(106a)에 형성하는 방법으로서, 예를 들어 스퍼터링법을 사용하여 실온에서 아몰퍼스의 IZO막을 성막하는 성막 공정과, 성막 공정 후에 300℃ 내지 800℃에서 가열 처리함으로써, 아몰퍼스의 IZO막을 결정화하는 열처리 공정을 행하는 방법을 들 수 있다.
또한, 투광성 전극층(109)의 성막 방법에 있어서는, 스퍼터링법을 사용하는 것이 바람직하지만, 스퍼터링법을 사용하지 않아도 좋다. 또한, 아몰퍼스의 IZO막을 결정화시켜, 투광성 전극층(109)의 투광성을 향상시킴과 함께, p형 반도체층(106)과의 접착성을 향상시키기 위해, 열처리 공정을 행하는 것이 바람직하다.
아몰퍼스 상태의 IZO막은, 예를 들어 300℃ 내지 800℃의 열처리를 행함으로써 육방정 구조의 In2O3 결정을 포함하는 IZO막이나, 빅스바이트 구조의 In2O3 결정을 포함하는 IZO막으로 된다. 아몰퍼스 상태의 IZO막을 결정화시키는 경우, IZO막의 성막 조건이나 열처리 조건 등이 상이하면 IZO막 중의 결정 구조가 상이하다.
IZO막을 열처리하는 온도가 300℃ 미만인 경우, IZO막을 충분히 결정화할 수 없을 우려가 발생하여, IZO막의 광투과율이 충분히 높은 것으로 되지 않는 경우가 있다. 또한, IZO막을 800℃를 초과하는 온도에서 열처리한 경우에는, IZO막은 결정화되어 있지만, IZO막의 광투과율이 충분히 높은 것으로 되지 않는 경우가 있다. 또한, 800℃를 초과하는 온도에서 열처리를 행한 경우, IZO막 아래에 있는 반도체층을 열화시킬 우려도 있다.
또한, IZO막의 열처리는, O2를 포함하지 않는 분위기에서 행하는 것이 바람직하다. O2를 포함하지 않는 분위기로서는, N2 분위기 등의 불활성 가스 분위기나, 또는 N2 등의 불활성 가스와 H2의 혼합 가스 분위기 등을 들 수 있고, N2 분위기 또는 N2와 H2의 혼합 가스 분위기로 하는 것이 바람직하다.
IZO막의 열처리를 N2 분위기, 또는 N2와 H2의 혼합 가스 분위기 중에서 행하면, 예를 들어 IZO막을 육방정 구조의 In2O3 결정을 포함하는 막으로 결정화시킴과 함께, IZO막의 접촉 저항을 효과적으로 감소시키는 것이 가능하다.
또한, IZO막의 패터닝은, 열처리 공정을 행하기 전에 행하는 것이 바람직하다. 열처리에 의해, 아몰퍼스 상태의 IZO막은 결정화된 IZO막으로 되기 때문에, 아몰퍼스 상태의 IZO막과 비교하여 에칭이 어려워진다. 이에 반해, 열처리 전의 IZO막은, 아몰퍼스 상태이기 때문에, 주지의 에칭액(예를 들어, ITO-07N 에칭액(간토 가가꾸사제))을 사용하여 용이하게 고정밀도로 에칭하는 것이 가능하다.
또한, 아몰퍼스 상태의 IZO막의 에칭은, 건식 에칭 장치를 사용하여 행해도 좋다. 이때의 에칭 가스로서는 Cl2, SiCl4, BCl3 등을 사용할 수 있다.
다음에, 본딩 패드 전극(107)은, 발광층으로부터의 광을 반사함과 동시에, 본딩 와이어와의 밀착성이 우수한 것이 좋다. 본딩 패드 전극(107)으로서는, 공지인 것을 사용할 수 있다. 또한, 적층 구조를 갖고 있어도 좋고, 예를 들어 Ag, Al, Ru, Rh, Pd, Os, Ir, Pt속 원소 중 어느 하나 또는 이들 금속 중 어느 하나를 포함하는 합금으로 형성되는 금속 반사층(107a)과, 본딩층(107c)이 적어도 포함되는 것이 바람직하다. 보다 구체적으로는, 도 1에 도시한 바와 같이, 본딩 패드 전극(107)은, 투광성 전극(109)측으로부터 차례로 금속 반사층(107a), 배리어층(107b), 본딩층(107c)이 순차 적층된 적층체인 것이 바람직하다. 또한, 본딩 패드 전극(107)은, 금속 반사층(107a)만으로 이루어지는 단층 구조이어도 좋고, 금속 반사층(107a)과 본딩층(107c)의 2층 구조이어도 좋다.
또한, 투광성 전극층(109)과 금속 반사층(107a) 사이의 밀착성을 보다 높이기 위해, Al, Ti, V, Cr, Mn, Co, Zn, Ge, Zr, Nb, Mo, Ru, Hf, Ta, W, Re, Rh, Ir, Ni로 이루어지는 군으로부터 선택된 적어도 1종의 원소로 형성되는 접합층을 사용해도 좋다. 그 중에서도, Cr, Ti, W, Mo, Zr, Hf, Co, Rh, Ir, Ni로 이루어지는 군으로부터 선택된 적어도 1종의 원소로 형성되는 접합층이 적합하다.
도 1에 도시한 금속 반사층(107a)은, 반사율이 높은 금속으로 구성하는 것이 바람직하고, Ru, Rh, Pd, Os, Ir, Pt 등의 백금족 금속, Al, Ag 및 이들 금속의 적어도 1종을 포함하는 합금으로 구성하는 것이 보다 바람직하다.
또한, 금속 반사층(107a)을 높은 반사율을 갖는 금속으로 형성한 경우에는, 두께가 20 내지 3000nm인 것이 바람직하다. 금속 반사층(107a)이 지나치게 얇으면 충분한 반사의 효과를 얻을 수 없다. 지나치게 두꺼우면 특별히 이점은 발생하지 않고, 공정 시간의 장시간화와 재료의 낭비를 발생시킬 뿐이다.
본딩 패드 전극(107)의 반사층 상에 형성되는 배리어층(107b)에는, 본딩 패드 전극(107) 전체의 강도를 강화하는 역할이나 원소의 확산 방지 장벽의 역할이 있다. 재료로서 바람직한 것은, Ti, Cr 또는 Al이다. 그 중에서도, Ti는 재료의 강도의 점에서 바람직하지만, 본딩 패드 전극(107)의 구성 원소에 따라, 배리어층을 사용하지 않아도 좋다.
또한, 배리어층(107b)의 두께는 20 내지 3000nm인 것이 바람직하다. 배리어층(107b)이 지나치게 얇으면 충분한 강도 강화의 효과를 얻을 수 없고, 지나치게 두꺼워도 특별히 이점은 발생하지 않고, 비용 증대를 초래할 뿐이다.
본딩 패드 전극(107)의 최상층(반사층과 반대측)으로 되는 본딩층(107c)은, 본딩 볼과의 밀착성이 양호한 재료로 하는 것이 바람직하다. 본딩 볼에는 금을 사용하는 경우가 많고, 금 볼과의 밀착성이 양호한 금속으로서는 Au와 Al이 알려져 있다. 그 중에서도, 특히 바람직한 것은 금이다. 이 최상층의 두께는 50 내지 2000nm가 바람직하고, 더욱 바람직하게는 100 내지 1500nm이다. 지나치게 얇으면 본딩 볼과의 밀착성이 나빠지고, 지나치게 두꺼워도 특별히 이점은 발생하지 않고, 비용 증대를 초래할 뿐이다.
본딩 패드 전극(107)을 향한 광은, 본딩 패드 전극(107)의 최하면(투광성 전극측의 면)의 금속 반사층(107a)에서 반사되어, 일부는 산란되어 가로 방향 혹은 경사 방향으로 진행하고, 일부는 본딩 패드 전극(107)의 바로 아래로 진행한다. 산란되어 가로 방향이나 경사 방향으로 진행한 광은, 반도체 발광 소자(1)의 측면으로부터 외부로 취출된다. 한편, 본딩 패드 전극(107)의 바로 아래의 방향으로 진행한 광은, 반도체 발광 소자(1)의 하면에서 더 산란이나 반사되어, 측면이나 투광성 전극(109)(상에 본딩 패드 전극이 존재하지 않는 부분)을 통해 외부로 취출된다.
다음에, 본 실시 형태의 반도체 발광 소자(1)를 구성하는 기판 및 적층 반도체층(20)에 대해 설명한다.
(기판)
본 실시 형태의 반도체 발광 소자의 기판(101)으로서는, III족 질화물 반도체 결정이 표면에 에피택셜 성장되는 기판이면, 특별히 한정되지 않고, 각종 기판을 선택하여 사용할 수 있다. 예를 들어, 사파이어, SiC, 실리콘, 산화아연, 산화마그네슘, 산화망간, 산화지르코늄, 산화망간아연철, 산화마그네슘알루미늄, 붕화지르코늄, 산화갈륨, 산화인듐, 산화리튬갈륨, 산화리튬알루미늄, 산화네오디뮴갈륨, 산화란탄스트론튬알루미늄탄탈, 산화스트론튬티타늄, 산화티타늄, 하프늄, 텅스텐, 몰리브덴 등으로 형성되는 기판을 사용할 수 있다.
또한, 상기 기판 중에서도, 특히 c면을 주면으로 하는 사파이어 기판을 사용하는 것이 바람직하다. 사파이어 기판을 사용하는 경우는, 사파이어의 c면 상에 중간층(102)(버퍼층)을 형성하면 좋다.
(적층 반도체층)
적층 반도체층은, III족 질화물 반도체로 구성되는 적층 반도체이며, 예를 들어 도 1 및 도 3에 도시한 바와 같이, 기판 상에 n형 반도체층(104), 발광층(105) 및 p형 반도체층(106)의 각 층이 이 순서대로 적층되어 이루어지는 것이다. 적층 반도체층(20)은, 또한 하지층(103), 중간층(102)을 포함하여 칭해도 좋다. 적층 반도체층(20)은, MOCVD법으로 형성하면 결정성이 양호한 것을 얻을 수 있지만, 스퍼터링법에 의해서도 조건을 최적화함으로써, MOCVD법보다도 우수한 결정성을 갖는 반도체층을 형성할 수 있다. 이하, 순차 설명한다.
(버퍼층)
버퍼층(102)은, 다결정의 AlxGa1 - xN(0≤x≤1)으로 이루어지는 것이 바람직하고, 단결정의 AlxGa1 - xN(0≤x≤1)의 것이 보다 바람직하다.
버퍼층(102)은, 상술한 바와 같이, 예를 들어 다결정의 AlxGa1 - xN(0≤x≤1)으로 이루어지는 두께 0.01 내지 0.5㎛인 것으로 할 수 있다. 버퍼층(102)의 두께가 0.01㎛ 미만이면, 버퍼층(102)에 의해 기판(101)과 하지층(103)의 격자 상수의 차이를 완화하는 효과를 충분히 얻을 수 없는 경우가 있다. 또한, 버퍼층(102)의 두께가 0.5㎛를 초과하면, 버퍼층(102)으로서의 기능에는 변화가 없음에도 불구하고, 버퍼층(102)의 성막 처리 시간이 길어져 생산성이 저하될 우려가 있다.
버퍼층(102)은, 기판(101)과 하지층(103)의 격자 상수의 차이를 완화하고, 기판(101)의 (0001)C면 상에 C축 배향한 단결정층의 형성을 용이하게 하는 작용이 있다. 따라서, 버퍼층(102)을 형성함으로써, 보다 한층 결정성이 양호한 하지층(103)을 적층할 수 있다.
버퍼층(102)은, III족 질화물 반도체로 이루어지는 육방정계의 결정 구조를 갖는 것이어도 좋다. 또한, 버퍼층(102)을 이루는 III족 질화물 반도체의 결정은 단결정 구조를 갖는 것이어도 좋고, 단결정 구조를 갖는 것이 바람직하게 사용된다. III족 질화물 반도체의 결정은, 성장 조건을 제어함으로써, 상측 방향뿐만 아니라, 면내 방향으로도 성장하여 단결정 구조를 형성한다. 이로 인해, 버퍼층(102)의 성막 조건을 제어함으로써, 단결정 구조의 III족 질화물 반도체의 결정으로 이루어지는 버퍼층(102)으로 할 수 있다. 이러한 단결정 구조를 갖는 버퍼층(102)을 기판(101) 상에 성막한 경우, 버퍼층(102)의 버퍼 기능이 유효하게 작용하기 때문에, 그 위에 성막된 III족 질화물 반도체는 양호한 배향성 및 결정성을 갖는 결정 막으로 된다.
또한, 버퍼층(102)을 이루는 III족 질화물 반도체의 결정은, 성막 조건을 컨트롤함으로써, 육각 기둥을 기본으로 한 집합 조직으로 이루어지는 기둥 형상 결정(다결정)으로 하는 것도 가능하다. 또한, 여기서의 집합 조직으로 이루어지는 기둥 형상 결정이라 함은, 인접하는 결정립과의 사이에 결정립계를 형성하여 이격되어 있고, 그 자체는 종단면 형상으로서 기둥 형상이 되어 있는 결정을 말한다.
(하지층)
하지층(103)으로서는, AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)을 들 수 있지만, AlxGa1 -xN(0≤x<1)을 사용하면 결정성이 양호한 하지층(103)을 형성할 수 있기 때문에 바람직하다.
하지층(103)의 막 두께는 0.1㎛ 이상이 바람직하고, 보다 바람직하게는 0.5㎛ 이상이며, 1㎛ 이상이 가장 바람직하다. 이 막 두께 이상으로 한 쪽이 결정성이 양호한 AlxGa1 - xN층이 얻어지기 쉽다.
하지층(103)의 결정성을 양호하게 하기 위해서는, 하지층(103)에는 불순물을 도핑하지 않는 쪽이 바람직하다. 그러나, p형 혹은 n형의 도전성이 필요한 경우는, 억셉터 불순물 혹은 도너 불순물을 첨가할 수 있다.
(n형 반도체층)
n형 반도체층(104)은, 통상 n 콘택트층(104a)과 n 클래드층(104b)으로 구성되는 것이 바람직하다. n 콘택트층(104a)은 n 클래드층(104b)을 겸하는 것도 가능하다. 또한, 전술한 하지층을 n형 반도체층(104)에 포함해도 좋다.
n 콘택트층(104a)은, n형 전극을 설치하기 위한 층이다. n 콘택트층(104a)으로서는, AlxGa1 - xN층(0≤x<1, 바람직하게는 0≤x≤0.5, 더욱 바람직하게는 0≤x≤0.1)으로 구성되는 것이 바람직하다. 또한, n 콘택트층(104a)에는 n형 불순물이 도프되어 있는 것이 바람직하고, n형 불순물을 1×1017 내지 1×1020/㎤, 바람직하게는 1×1018 내지 1×1019/㎤의 농도로 함유하면, n형 전극과의 양호한 오믹 접촉의 유지의 점에서 바람직하다. n형 불순물로서는, 특별히 한정되지 않지만, 예를 들어 Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge를 들 수 있다.
n 콘택트층(104a)의 막 두께는 0.5 내지 5㎛로 되는 것이 바람직하고, 1 내지 3㎛의 범위로 설정하는 것이 보다 바람직하다. n 콘택트층(104a)의 막 두께가 상기 범위에 있으면, 반도체의 결정성이 양호하게 유지된다.
n 콘택트층(104a)과 발광층(105) 사이에는 n 클래드층(104b)을 형성하는 것이 바람직하다. n 클래드층(104b)은, 발광층(105)으로의 캐리어의 주입과 캐리어의 가두기를 행하는 층이다. n 클래드층(104b)은 AlGaN, GaN, GaInN 등으로 형성하는 것이 가능하다. 또한, 이들의 구조의 헤테로 접합이나 복수회 적층한 초격자 구조로 해도 좋다. n 클래드층(104b)을 GaInN으로 형성하는 경우에는, 발광층(105)의 GaInN의 밴드 갭보다도 크게 하는 것이 바람직한 것은 물론이다.
n 클래드층(104b)의 막 두께는, 특별히 한정되지 않지만, 바람직하게는 0.005 내지 0.5㎛이며, 보다 바람직하게는 0.005 내지 0.1㎛이다. n 클래드층(104b)의 n형 도프 농도는 1×1017 내지 1×1020/㎤가 바람직하고, 보다 바람직하게는 1×1018 내지 1×1019/㎤이다. 도프 농도가 이 범위이면, 양호한 결정성의 유지 및 소자의 동작 전압 저감의 점에서 바람직하다.
또한, n 클래드층(104b)을, 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 n측 제1 층과, 상기 n측 제1 층과 조성이 상이함과 함께 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 n측 제 2층이 적층된 구조를 포함하는 것이어도 좋다. 또한, n 클래드층(104b)은, n측 제1 층과 n측 제 2층이 교대로 반복하여 적층된 구조를 포함한 것이어도 좋다. 또한, 바람직하게는, 상기 n측 제1 층 또는 n측 제 2층 중 어느 하나가 활성층(발광층(105))에 접하는 구성으로 하면 좋다.
상술한 바와 같은 n측 제1 층 및 n측 제 2층은, 예를 들어 Al을 포함하는 AlGaN계(간단히 AlGaN이라 기재하는 일이 있음), In을 포함하는 GaInN계(간단히 GaInN이라 기재하는 일이 있음), GaN의 조성으로 할 수 있다. 또한, n측 제1 층 및 n측 제 2층은 GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, GaInN/AlGaN의 교대 구조, 조성이 상이한 GaInN/GaInN의 교대 구조(본 발명에 있어서의 "조성이 상이하다"라는 설명은, 각 원소 조성비가 상이한 것을 가리키고, 이하 마찬가지임), 조성이 상이한 AlGaN/AlGaN의 교대 구조이어도 좋다. 본 발명에 있어서는, n측 제1 층 및 n측 제 2층은, GaInN/GaN의 교대 구조 또는 조성이 상이한 GaInN/GaInN인 것이 바람직하다.
상기 n측 제1 층 및 n측 제 2층의 초격자층은 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 보다 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 n측 제1 층과 n측 제 2층의 막 두께가 100옹스트롬 초과이면, 결정 결함이 들어가기 쉬워 바람직하지 않다.
상기 n측 제1 층 및 n측 제 2층은 각각 도프한 구조이어도 좋고, 또한 도프 구조/미도프 구조의 조합이어도 좋다. 도프되는 불순물로서는, 상기 재료 조성에 대해 종래 공지의 것을 전혀 제한 없이 적용할 수 있다. 예를 들어, n 클래드층으로서, GaInN/GaN의 교대 구조 또는 조성이 상이한 GaInN/GaInN의 교대 구조의 것을 사용한 경우에는, 불순물로서 Si가 적합하다. 또한, 상술한 바와 같은 n측 초격자 다층막은, GaInN이나 AlGaN, GaN에 대표되는 조성이 동일해도 좋고, 도핑을 적절히 ON, OFF하면서 제작해도 좋다.
(발광층)
n형 반도체층(104) 상에 적층되는 발광층(105)으로서는, 단일 양자 웰 구조 혹은 다중 양자 웰 구조 등의 발광층(105)이 있다. 도 3에 도시한 바와 같은 양자 웰 구조의 웰층(105b)으로서는, Ga1 -yInyN(0<y<0.4)으로 형성되는 III족 질화물 반도체층이 통상 사용된다. 웰층(105b)의 막 두께로서는, 양자 효과를 얻을 수 있는 정도의 막 두께, 예를 들어 1 내지 10nm로 할 수 있고, 바람직하게는 2 내지 6nm로 하면 발광 출력의 점에서 바람직하다.
또한, 장벽층(105a)으로서는, 웰층(105b)보다 밴드 갭 에너지가 큰 AlzGa1 -zN(0≤z<0.3)으로 형성되는 III족 질화물 반도체층이 사용된다. 웰층(105b) 및 장벽층(105a)에는, 설계에 따라 불순물을 도프해도 좋고, 하지 않아도 좋다.
(p형 반도체층)
p형 반도체층(106)은, 통상 p 클래드층(106a) 및 p 콘택트층(106b)으로 구성된다. 또한, p 콘택트층(106b)이 p 클래드층(106a)을 겸하는 것도 가능하다.
p 클래드층(106a)은, 발광층(105)으로의 캐리어의 가두기와 캐리어의 주입을 행하는 층이다. p 클래드층(106a)으로서는, 발광층(105)의 밴드 갭 에너지보다 커지는 조성이며, 발광층(105)으로의 캐리어의 가두기를 할 수 있는 것이면 특별히 한정되지 않지만, 바람직하게는 AlxGa1 -xN(0<x≤0.4)의 것을 들 수 있다. p 클래드층(106a)이, 이러한 AlGaN으로 이루어지면, 발광층으로의 캐리어의 가두기의 점에서 바람직하다. p 클래드층(106a)의 막 두께는, 특별히 한정되지 않지만, 바람직하게는 1 내지 400nm이며, 보다 바람직하게는 5 내지 100nm이다. p 클래드층(106a)의 p형 도프 농도는 1×1018 내지 1×1021/㎤가 바람직하고, 보다 바람직하게는 1×1019 내지 1×1020/㎤이다. p형 도프 농도가 상기 범위이면, 결정성을 저하시키지 않고 양호한 p형 결정을 얻을 수 있다.
또한, p 클래드층(106a)은 복수회 적층한 초격자 구조로 해도 좋다.
또한, p 클래드층(106a)을 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 p측 제1 층과, 상기 p측 제1 층과 조성이 상이함과 함께 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 p측 제 2층이 적층된 구조를 포함하는 것이어도 좋다. 또한, p측 제1 층과 p측 제 2층이 교대로 반복하여 적층된 구조를 포함한 것이어도 좋다.
상술한 바와 같은 p측 제1 층 및 p측 제 2층은 각각 상이한 조성, 예를 들어 AlGaN, GaInN 또는 GaN 중 어느 조성이어도 좋고, 또한 GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, 또는 GaInN/AlGaN의 교대 구조이어도 좋다. 본 발명에 있어서는, p측 제1 층 및 p측 제 2층은 AlGaN/AlGaN 또는 AlGaN/GaN의 교대 구조인 것이 바람직하다.
상기 p측 제1 층 및 p측 제 2층의 초격자층은 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 보다 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 p측 제1 층과 p측 제 2층의 막 두께가 100옹스트롬 초과이면, 결정 결함 등을 많이 포함하는 층으로 되어 바람직하지 않다.
상기 p측 제1 층 및 p측 제 2층은 각각 도프한 구조이어도 좋고, 또한 도프 구조/미도프 구조의 조합이어도 좋다. 도프되는 불순물로서는, 상기 재료 조성에 대해 종래 공지의 것을 전혀 제한 없이 적용할 수 있다. 예를 들어, p 클래드층으로서, AlGaN/GaN의 교대 구조 또는 조성이 상이한 AlGaN/AlGaN의 교대 구조의 것을 사용한 경우에는, 불순물로서 Mg가 적합하다. 또한, 상술한 바와 같은 p측 초격자 다층막은 GaInN이나 AlGaN, GaN에 대표되는 조성이 동일해도 좋고, 도핑을 적절히 ON, OFF하면서 제작해도 좋다.
p 콘택트층(106b)은, 정극을 설치하기 위한 층이다. p 콘택트층(106b)은, AlxGa1-xN(0≤x≤0.4)이 바람직하다. Al 조성이 상기 범위이면, 양호한 결정성의 유지 및 p 오믹 전극과의 양호한 오믹 접촉의 점에서 바람직하다. p형 불순물(도펀트)을 1×1018 내지 1×1021/㎤의 농도, 바람직하게는 5×1019 내지 5×1020/㎤의 농도로 함유하고 있으면, 양호한 오믹 접촉의 유지, 균열 발생의 방지, 양호한 결정성의 유지의 점에서 바람직하다. p형 불순물로서는, 특별히 한정되지 않지만, 예를 들어 바람직하게는 Mg를 들 수 있다. p 콘택트층(106b)의 막 두께는, 특별히 한정되지 않지만, 0.01 내지 0.5㎛가 바람직하고, 보다 바람직하게는 0.05 내지 0.2㎛이다. p 콘택트층(106b)의 막 두께가 이 범위이면, 발광 출력의 점에서 바람직하다.
(n형 전극)
n형 전극(108)은 본딩 패드를 겸하고 있고, 적층 반도체층(20)의 n형 반도체층(104)에 접하도록 형성되어 있다. 이로 인해, n형 전극(108)을 형성할 때에는, 발광층(105) 및 p 반도체층(106)의 일부를 제거하여 n형 반도체층(104)의 n 콘택트층을 노출시키고, 이 노출면(104c) 상에 본딩 패드를 겸하는 n형 전극(108)을 형성한다.
n형 전극(108)으로서는, 각종 조성이나 구조가 주지이며, 이들 주지의 조성이나 구조를 전혀 제한 없이 사용할 수 있고, 이 기술 분야에서 잘 알려진 관용의 수단에 의해 마련할 수 있다. 특히, n형 전극(108)은, 전술한 본딩 패드 전극(107)의 구조와 동일한 구성 범위로부터 임의로 선택한 전극 구성을 갖고 있어도 좋고, 또한 전술한 본딩 패드 전극(107)의 전극 구조와 동일한 구성을 갖고 있어도 좋다.
(반도체 발광 소자의 제조 방법)
본 실시 형태의 반도체 발광 소자(1)를 제조하기 위해서는, 우선 사파이어 기판 등의 기판(101)을 준비한다.
다음에, 기판(101)의 상면 상에 버퍼층(102)을 적층한다.
버퍼층(102)을 기판(101) 상에 형성하는 경우, 기판(101)에 전처리를 실시한 후 버퍼층(102)을 형성하는 것이 바람직하다.
전처리로서는, 예를 들어 스퍼터 장치의 챔버 내에 기판(101)을 배치하고, 버퍼층(102)을 형성하기 전에 스퍼터하는 등의 방법을 들 수 있다. 구체적으로는, 챔버 내에 있어서, 기판(101)을 Ar이나 N2의 플라즈마 중에 노출시킴으로써 상면을 세정하는 전처리를 행해도 좋다. Ar 가스나 N2 가스 등의 플라즈마를 기판(101)에 작용시킴으로써, 기판(101)의 상면에 부착된 유기물이나 산화물을 제거할 수 있다.
기판(101) 상에, 스퍼터법에 의해 버퍼층(102)을 성막한다. 스퍼터법에 의해, 단결정 구조를 갖는 버퍼층(102)을 형성하는 경우, 챔버 내의 질소 원료와 불활성 가스의 유량에 대한 질소 유량의 비를, 질소 원료가 50％ 내지 100％, 바람직하게는 75％로 되도록 하는 것이 바람직하다.
또한, 스퍼터법에 의해, 기둥 형상 결정(다결정)을 갖는 버퍼층(102)을 형성하는 경우, 챔버 내의 질소 원료와 불활성 가스의 유량에 대한 질소 유량의 비를, 질소 원료가 1％ 내지 50％, 바람직하게는 25％로 되도록 하는 것이 바람직하다. 또한, 버퍼층(102)은, 상술한 스퍼터법뿐만 아니라 MOCVD법으로 형성할 수도 있다.
다음에, 버퍼층을 형성한 후, 버퍼층(102)이 형성된 기판(101)의 상면 상에 단결정의 하지층(103)을 형성한다. 하지층(103)은 스퍼터법을 사용하여 성막하는 것이 바람직하다. 스퍼터법을 사용하는 경우에는, MOCVD법이나 MBE법 등과 비교하여, 장치를 간편한 구성으로 하는 것이 가능해진다. 하지층(103)을 스퍼터법으로 성막할 때, 질소 등의 V족 원료를 리액터 내에 유통시키는 리액터 스퍼터법에 의해 성막하는 방법으로 하는 것이 바람직하다.
일반적으로, 스퍼터법에 있어서는, 타깃 재료의 순도가 높을수록 성막 후의 박막의 결정성 등의 막질이 양호해진다. 하지층(103)을 스퍼터법에 의해 성막하는 경우, 원료로 되는 타깃 재료로서 III족 질화물 반도체를 사용하여, Ar 가스 등의 불활성 가스의 플라즈마에 의한 스퍼터를 행하는 것도 가능하지만, 리액터 스퍼터법에 있어서 타깃 재료에 사용되는 III족 금속 단체 및 그의 혼합물은, III족 질화물 반도체와 비교하여 고순도화가 가능하다. 이로 인해, 리액터 스퍼터법에서는, 성막되는 하지층(103)의 결정성을 보다 향상시키는 것이 가능해진다.
하지층(103)을 성막할 때의 기판(101)의 온도, 즉 하지층(103)의 성장 온도는 800℃ 이상으로 하는 것이 바람직하고, 보다 바람직하게는 900℃ 이상의 온도이며, 1000℃ 이상의 온도로 하는 것이 가장 바람직하다. 이것은, 하지층(103)을 성막할 때의 기판(101)의 온도를 높게 함으로써 원자의 마이그레이션이 발생하기 쉬워져, 전위의 루프화가 용이하게 진행되기 때문이다. 또한, 하지층(103)을 성막할 때의 기판(101)의 온도는, 결정이 분해되는 온도보다도 저온일 필요가 있기 때문에, 1200℃ 미만으로 하는 것이 바람직하다. 하지층(103)을 성막할 때의 기판(101)의 온도가 상기 온도 범위 내이면, 결정성이 양호한 하지층(103)을 얻을 수 있다.
하지층(103)의 형성 후, n 콘택트층(104a) 및 n 클래드층(104b)을 적층하여 n형 반도체층(104)을 형성한다. n 콘택트층(104a) 및 n 클래드층(104b)은 스퍼터법으로 형성해도 좋고, MOCVD법으로 형성해도 좋다.
발광층(105)의 형성은 스퍼터법, MOCVD법 중 어느 방법이어도 좋지만, 특히 MOCVD법이 바람직하다. 구체적으로는, 장벽층(105a)과 웰층(105b)을 교대로 반복하여 적층하고, 또한 n형 반도체층(104)측 및 p형 반도체층(106)측에 장벽층(105a)이 배치되도록 적층하면 좋다.
또한, p형 반도체층(106)의 형성은 스퍼터법, MOCVD법 중 어느 방법이어도 좋다. 구체적으로는, p 클래드층(106a)과, p 콘택트층(106b)을 순차 적층하면 좋다.
그 후, p형 반도체층(106) 상에, 예를 들어 스퍼터링법을 사용하여 실온에서, 투광성 전극층(109)으로 되는 투광성 전극막을 성막한다. 스퍼터링 장치로부터 취출한 후, 투광성 전극막을 300℃ 내지 800℃에서 가열 처리하여 투광성 전극층(109)으로 한다(열처리 공정).
계속해서, 예를 들어 포토리소그래피에 의해 패터닝하고, 소정의 영역의 적층 반도체층의 일부를 에칭하여 n 콘택트층(104a)의 일부를 노출시키고, n 콘택트층(104a)의 노출면(104c)에 n형 전극(108)을 형성한다.
계속해서, 투광성 전극(109)의 상에, 금속 반사층(107a), 배리어층(107b) 및 본딩층(107c)을 순차 적층하여 본딩 패드 전극(107)을 형성한다.
이와 같이 하여, 도 1 내지 도 3에 도시한 반도체 발광 소자(1)가 제조된다.
본 실시 형태의 반도체 발광 소자(1)에 따르면, 투광성 전극층(109)이 도펀트 원소를 포함하고, 투광성 전극층(109) 중의 도펀트 원소의 함유량이, p형 반도체층(106)과 투광성 전극층(109)과의 계면(109a)에 접근함에 따라서 서서히 감소하고 있고, 투광성 전극층(109)에, 계면(109a)으로부터 투광성 전극층(109) 내를 향해 p형 반도체층(106)을 구성하는 원소가 확산되어 이루어지는 확산 영역이 형성되어 있다. 따라서, p형 반도체층(106)의 상면(106a)에 형성된 투광성 전극층(109)의 접촉 저항이 충분히 낮아, 구동 전압(Vf)이 낮아진다.
또한, p형 반도체층(106)과 투광성 전극층(109)과의 계면(109a)으로부터 상기 투광성 전극층 내를 향하는 확산 영역에 있어서, 그 두께가, 상기 계면(109a)으로부터 3nm 이상, 바람직하게는 5nm 이상, 보다 바람직하게는 10nm인 경우에는, 투광성 전극층(109) 중에 확산 영역이 형성되어 있는 것에 의해 접촉 저항을 저하시키는 효과를 보다 효과적으로 얻을 수 있어, 보다 한층 구동 전압(Vf)을 낮게 할 수 있다.
또한, 상기 확산 영역에 있어서, 계면(109a)으로부터 5nm 부근에 있어서의, p형 반도체층(106)을 구성하는 원소(Ga)의 농도가 2％ 이상인 경우에는, 투광성 전극층(109) 중에 확산 영역이 형성되어 있는 것에 의해, 상기 접촉 저항을 저하시키는 효과를 보다 효과적으로 얻을 수 있어, 보다 한층 구동 전압(Vf)을 낮게 할 수 있다.
또한, 확산 영역에 있어서의 도펀트의 Zn 원소 함유량이, 투광성 전극층(109) 전체의 평균 농도보다도 낮은 경우에는, 접촉 저항을 저하시키는 각별한 효과를 얻을 수 있다.
또한, p형 반도체층(106)이 GaN을 포함하는 것이며, Zn 원소를 포함하는 투광성 전극층(109)이 IZO로 형성되는 경우, IZO에 포함되는 Zn(도펀트 원소)이 p형 반도체층(106)에 대해 p형의 도펀트로서 기능하고, 투광성 전극층(109)과 p형 반도체층(106) 사이에 있어서의 접촉 저항을 효과적으로 저하시킬 수 있다. 그로 인해, 투광성 전극층(109)의 접촉 저항을 충분히 낮게 할 수 있어, 구동 전압(Vf)을 저하시킬 수 있다.
또한, 본 발명에 있어서, 챔버(도시 생략) 내의 2개의 타깃(2)을 동시에 방전시켜 p형 반도체층 상에 투광성 전극층(109)을 형성하는 공정이, 실온에서 투광성 전극막을 성막하는 성막 공정과, 성막 공정 후에 300℃ 내지 800℃에서 가열 처리하는 열처리 공정을 포함하는 경우, 투광성 전극층(109)의 투광성을 향상시킴과 함께, p형 반도체층(106)과의 접착성을 향상시킬 수 있다. 상기 열처리 온도는, 바람직하게는 500℃ 내지 800℃, 보다 바람직하게는 600℃ 내지 800℃이다.
(램프)
본 실시 형태의 램프는, 본 실시 형태의 반도체 발광 소자(1)가 사용되어 이루어지는 것이다.
본 실시 형태의 램프로서는, 예를 들어 상기의 반도체 발광 소자(1)와 형광체를 조합하여 이루어지는 것을 들 수 있다. 반도체 발광 소자(1)와 형광체를 조합한 램프는, 당업자 주지의 수단에 의해 당업자 주지의 구성으로 할 수 있다. 또한, 종래부터 반도체 발광 소자(1)와 형광체를 조합함으로써 발광색을 바꾸는 기술이 알려져 있고, 본 실시 형태의 램프에 있어서도 이러한 기술이 전혀 제한되지 않고 채용하는 것이 가능하다.
도 4는, 본 발명의 램프의 일례를 모식적으로 도시한 단면 모식도이며, 상기의 반도체 발광 소자(1)를 사용하여 구성한 램프를 도시한 개략도이다. 도 4에 도시한 램프(3)는 포탄형의 것이며, 도 1에 도시한 반도체 발광 소자(1)가 사용되고 있다. 도 4에 도시한 바와 같이, 반도체 발광 소자(1)의 본딩 패드 전극(107)이 와이어(33)에 의해 2개의 프레임(31, 32) 중 한쪽(도 4에서는 프레임(31))에 접착되고, 발광 소자(1)의 n형 전극(108)(본딩 패드)이 와이어(34)에 의해 다른 쪽의 프레임(32)에 접합됨으로써 반도체 발광 소자(1)가 실장되어 있다. 또한, 반도체 발광 소자(1)의 주변은 투명한 수지로 이루어지는 몰드(35)로 밀봉되어 있다.
본 실시 형태의 램프는, 상기의 반도체 발광 소자(1)가 사용되어 이루어지는 것이므로, 구동 전압(Vf)이 낮은 우수한 것으로 된다.
또한, 본 실시 형태의 램프는, 일반 용도의 포탄형, 휴대의 백라이트 용도의 사이드 뷰형, 표시기에 사용되는 톱 뷰형 등 어떠한 용도로도 사용할 수 있다.
또한, 본 발명의 반도체 발광 소자로 제작한 램프는, 전술한 바와 같이 구동 전압(Vf)을 낮게 할 수 있으므로, 이 기술에 의해 제작한 램프를 조립한 백라이트, 휴대 전화, 디스플레이, 각종 패널류, 컴퓨터, 게임기, 조명 등의 전자 기기나, 그 전자 기기를 조립한 자동차 등의 기계 장치류는 저전력으로의 구동이 가능해져, 높은 특성을 실현하는 것이 가능하다. 특히, 백라이트, 휴대 전화, 디스플레이, 게임기, 조명 등의 배터리 구동시키는 기기류에 있어서 전력 절약의 효과를 발휘하여 바람직하다.
실시예
다음에, 본 발명을 실시예에 의해 더욱 상세하게 설명하지만, 본 발명은 이들의 실시예에만 한정되는 것은 아니다.
(실시예 1)
도 1 내지 도 3에 도시한 질화갈륨계 화합물 반도체로 구성되는 반도체 발광 소자를 제조했다. 실시예 1의 반도체 발광 소자에서는, 사파이어로 형성되는 기판(101) 상에 AlN으로 형성되는 버퍼층(102)을 개재하여, 두께 8㎛의 언도프 GaN으로 형성되는 하지층(103), 두께 2㎛의 Si 도프 n형 GaN 콘택트층(104a), 두께 250nm의 n형 In0 .1Ga0 .9N 클래드층(104b), 두께 16nm의 Si 도프 GaN 장벽층 및 두께 2.5nm의 In0.2Ga0.8N 웰층을 5회 적층하고, 마지막으로 장벽층을 형성한 다중 양자 웰 구조의 발광층(105), 두께 10nm의 Mg 도프 p형 Al0 .07Ga0 .93N 클래드층(106a), 두께 150nm의 Mg 도프 p형 GaN 콘택트층(106b)을 차례로 적층했다.
버퍼층을 스퍼터링법에 의해 형성하고, 그 이외의 질화갈륨계 화합물 반도체층의 적층은 MOCVD법에 의해, 당해 기술 분야에 있어서 잘 알려진 통상의 조건에서 행했다.
또한, p형 GaN 콘택트층(106b) 상에, 도 5a 및 도 5b에 도시한 스퍼터 장치를 사용하는 스퍼터링법에 의해 투광성 전극층(109)으로 되는 IZO막을 250nm 성막(성막 공정)했다. 상기 성막 공정에서는, 우선 p형 GaN 콘택트층(106b) 상에, 2개의 타깃(2)을 갖는 RF 스퍼터링 장치에 의해 투광성 전극층(109)을 약 2nm 성막하고, 다음에 2개의 타깃(2)을 갖는 DC 스퍼터링 장치에 의해 투광성 전극층(109)을 약 250nm 적층했다. RF 성막시의 압력은 약 1Pa, 공급 전력은 0.5kW로 했다. DC 성막시에는 Ar 가스를 도입하고, 그 압력은 약 0.3Pa로 했다. 스퍼터 성막에 있어서는, ZnO 농도가 10 질량％인 IZO 타깃을 사용했다.
도 5a는 실시예 1에서 사용한 스퍼터 장치의 개략 단면도이며, 도 5b는 도 5a에 도시한 스퍼터 장치의 평면도이다. 이 스퍼터 장치는, 도 5b에 도시한 바와 같이, 챔버(도시 생략) 내에 타깃(2)이 2개 설치된 것이며, RF 스퍼터링 및 DC 스퍼터링 모두 2개의 타깃(2)을 갖고, 2개의 타깃(2)을 동시에 방전시켜 기판(4) 상에 성막했다.
계속해서, 포토리소그래피의 방법에 의해 소정의 영역 이외의 IZO막을 제거했다. 그 후, 투광성 전극막을 N2 분위기 중에서 700℃에서 가열 처리(열처리 공정)하여 투광성 전극층(109)으로 했다.
그 후, 투광성 전극층(109) 상에, 200nm의 Al로 형성되는 금속 반사층(107a), 80nm의 Ti로 형성되는 배리어층(107b), 및 200nm의 Au로 형성되는 본딩층(107c)으로 구성되는 3층 구조의 본딩 패드 구조(107)를 포토리소그래피의 방법을 사용하여, 도 2의 부호 107로 나타낸 영역에 형성했다.
다음에, 포토리소그래피의 방법을 사용하여 에칭을 실시하여, 원하는 영역에 n형 콘택트층을 노출시키고, 이 n형 GaN 콘택트층 상에 Ti/Au의 2층 구조의 n형 전극(108)을 형성하고, 광 취출면을 반도체측으로 했다.
이와 같이 하여 얻어진 실시예 1의 반도체 발광 소자에 대해, 구동 전압(Vf)을 측정한 결과 3.09V이었다.
또한, 2차 이온 질량 분석계(SIMS)를 사용하여, p형 반도체층(106)과 투광성 전극층(109)과의 계면(109a) 근방에 있어서의 Ga, In, Zn의 농도를 3원소에 의한 atom％ 농도 표시로 조사했다. 그 결과를 도 7에 나타낸다. 도 7은, 실시예 1의 반도체 발광 소자의 p형 반도체층과 투광성 전극층과의 계면으로부터의 거리와, Ga, In, Zn의 농도(atom％)의 관계를 나타낸 그래프이다.
도 7에 나타낸 바와 같이, 실시예 1의 반도체 발광 소자에서는, 투광성 전극층 중의 도펀트 원소인 Zn의 함유량이 계면에 접근함에 따라서 서서히 감소하고 있었다. 또한, 투광성 전극층에 있어서, p형 반도체층을 구성하는 원소인 Ga가, 계면으로부터 투광성 전극층 내를 향해 확산되어, 확산 영역이 형성되어 있는 것을 알았다. 또한, 계면으로부터 10nm 이격된 위치에 있어서도 Ga가 2％ 이상 포함되어 있고, 확산 영역의 두께가, 계면으로부터 5nm 이상이 되어 있는 것을 알았다. 또한, 확산 영역에 있어서의 Zn의 함유량이, 투광성 전극층 전체의 평균 농도인 20atom％보다도 낮게 되어 있는 것을 알았다.
또한, 실시예 1의 반도체 발광 소자에서는, p형 반도체층과 투광성 전극층과의 계면으로부터 p형 반도체층 내를 향해 Zn이 확산되어 있었다. 또한, p형 반도체층 내에 확산되어 있는 Zn 농도는, 투광성 전극층 중의 최저의 Zn 농도보다도 낮게 되어 있었다.
(비교예)
도 6a 및 도 6b에 도시한 스퍼터 장치를 사용하여 RF 스퍼터링 및 DC 스퍼터링시의 각각의 타깃을 1개로 변경하고, 투광성 전극층(109)으로 되는 IZO막을 성막한 것 이외에는, 실시예 1과 마찬가지로 하여 비교예의 반도체 발광 소자를 얻었다. 또한, IZO막 전체의 평균 ZnO 농도는 20질량％이었다.
도 6a는 비교예에서 사용한 스퍼터 장치의 개략 단면도이며, 도 6b는 도 6a에 도시한 스퍼터 장치의 평면도이다. 이 스퍼터 장치는, 도 6b에 도시한 바와 같이, 챔버(도시 생략) 내에 타깃(2)이 1개 설치되어 있고, 1개의 타깃(2)을 방전시켜, 기판(4) 상에 성막하는 것이다. 스퍼터 조건은, 실시예 1과 마찬가지로 했다.
이와 같이 하여 얻어진 비교예의 반도체 발광 소자에 대해, 구동 전압(Vf)을 측정한 결과 3.39V이었다.
또한, 2차 이온 질량 분석계(SIMS)를 사용하여, p형 반도체층(106)과 투광성 전극층(109)과의 계면(109a) 근방에 있어서의 Ga, In, Zn의 농도를 3원소에 의한 atom％ 농도 표시로 조사했다. 그 결과를 도 8에 나타낸다. 도 8은, 비교예의 반도체 발광 소자의 p형 반도체층과 투광성 전극층과의 계면으로부터의 거리와, Ga, In, Zn의 농도(atom％)의 관계를 나타낸 그래프이다.
도 8에 나타낸 바와 같이, 비교예의 반도체 발광 소자에서는, 투광성 전극층 중의 도펀트 원소인 Zn의 함유량이, 계면으로부터 1nm의 위치에서는 계면에 있어서의 농도보다도 높게 되어 있었지만, 계면으로부터 3nm의 위치에서의 농도가 투광성 전극층 중에서 가장 낮은 농도로 되어 있었다. 또한, 비교예의 반도체 발광 소자에 있어서도, p형 반도체층을 구성하는 원소인 Ga가, 계면으로부터 투광성 전극층 중에 확산되어 확산 영역이 형성되어 있는 것을 알았다. 그러나, 비교예의 반도체 발광 소자에서는, 실시예 1과는 달리, 계면으로부터 5nm 이격된 위치에서는 Ga는 거의 포함되어 있지 않고, 계면으로부터 10nm 이격된 위치에서의 Ga의 농도가 2％ 미만으로 되어 있었다. 또한, 비교예의 반도체 발광 소자에서는, 확산 영역인 계면 근방의 투광성 전극층 중(계면으로부터 1nm의 위치)에 주변보다도 Zn의 함유량이 많은 영역(농도의 피크)이 있음과 함께, 이 영역의 Zn의 함유량이 투광성 전극층 전체의 평균 농도인 20atom％보다도 높은 부분이 있었다.
또한, 비교예의 반도체 발광 소자에서는, p형 반도체층과 투광성 전극층과의 계면으로부터 p형 반도체층 내를 향해 Zn이 확산되어 있었다. 또한, p형 반도체층 내에는, 투광성 전극층 중의 최저의 Zn 농도인 계면으로부터 3nm의 위치에서의 농도보다도, Zn 농도가 높은 부분(계면으로부터 p형 반도체층 내를 향해 0.5nm까지의 영역)이 있었다.
(실시예 2)
실시예 1에서 제조한 반도체 발광 소자를 사용하여, 일본 특허 공개 제2007-194401호 공보의 기재와 동일한 방법에 준하여, 상기 반도체 발광 소자를 탑재한 램프(패키지)를 제작할 수 있었다. 또한, 전자 기기나 기계 장치의 일례로서, 그 램프를 조립한 백라이트를 제작할 수 있었다.
1: 반도체 발광 소자
20: 적층 반도체층
101: 기판
104: n형 반도체층
105: 발광층
106: p형 반도체층
106a: 상면
107: 본딩 패드 전극
107a: 금속 반사층
107b: 배리어층
107c: 본딩층
108: n형 전극
109: 투광성 전극층
109a: 계면

Claims (14)

  1. 기판과,
    상기 기판 상에 n형 반도체층과 발광층과 p형 반도체층이 순차 형성되어 이루어지는 적층 반도체층과,
    상기 p형 반도체층의 상면에 형성된 투광성 전극층을 구비하는 반도체 발광 소자이며,
    상기 투광성 전극층이 도펀트 원소로서 Zn을 포함하는 것이며,
    상기 투광성 전극층 중의 상기 Zn 함유량이, 상기 p형 반도체층과 상기 투광성 전극층과의 계면에 접근함에 따라서 서서히 감소하고,
    상기 투광성 전극층에, 상기 계면으로부터 상기 투광성 전극층 내를 향해 상기 p형 반도체층을 구성하는 원소가 확산되어 이루어지는 확산 영역이 형성되어 있는 반도체 발광 소자.
  2. 제1항에 있어서, 상기 확산 영역의 상기 계면으로부터 5nm 이격된 위치에 있어서의 상기 p형 반도체층을 구성하는 원소의 농도가 2atom％ 이상인 반도체 발광 소자.
  3. 제1항에 있어서, 상기 확산 영역의 두께가, 상기 계면으로부터 3nm 이상인 반도체 발광 소자.
  4. 제1항에 있어서, 상기 확산 영역의 두께가, 상기 계면으로부터 5nm 이상인 반도체 발광 소자.
  5. 제1항에 있어서, 상기 확산 영역에 있어서의 상기 도펀트 원소의 함유량이, 상기 투광성 전극층 전체의 평균 농도보다도 낮은 반도체 발광 소자.
  6. 제1항에 있어서, 상기 p형 반도체층이 GaN을 포함하는 반도체 발광 소자.
  7. 제1항에 있어서, 상기 투광성 전극층이 In, Sn, Zn, Al, Ga, Ti, Ce로 이루어지는 군으로부터 선택되는 적어도 하나의 금속의 산화물을 포함하는 반도체 발광 소자.
  8. 제1항에 있어서, 상기 투광성 전극층이 IZO로 형성되는 반도체 발광 소자.
  9. 기판 상에 n형 반도체층과 발광층과 p형 반도체층을 순차 적층하여 적층 반도체층을 형성하는 공정과,
    상기 p형 반도체층의 상면에 Zn을 포함하는 투광성 전극층을 형성하는 공정을 포함하는, 반도체 발광 소자의 제조 방법이며,
    상기 투광성 전극층을 형성하는 공정이, 스퍼터법에 의해 투광성 전극막을 성막하는 성막 공정과, 상기 성막 공정 후에 300℃ 내지 800℃에서 가열 처리하는 열처리 공정을 포함하는, 반도체 발광 소자의 제조 방법.
  10. 기판 상에 n형 반도체층과 발광층과 p형 반도체층을 순차 적층하여 적층 반도체층을 형성하는 공정과,
    상기 p형 반도체층의 상면에 Zn을 포함하는 투광성 전극층을 형성하는 공정을 포함하는, 반도체 발광 소자의 제조 방법이며,
    상기 투광성 전극층을 형성하는 공정이, 스퍼터법에 의해 투광성 전극막을 성막하는 성막 공정과, 상기 성막 공정 후에 300℃ 내지 800℃에서 가열 처리하는 열처리 공정을 포함하고,
    스퍼터법에 의해 투광성 전극막을 성막하는 성막 공정이, RF 스퍼터링 및 DC 스퍼터링에 의해 상기 투광성 전극층을 형성하고, 상기 RF 스퍼터링 및 상기 DC 스퍼터링 중 적어도 1종이 2개의 타깃을 갖는 공정을 포함하는, 반도체 발광 소자의 제조 방법.
  11. 삭제
  12. 제1항에 기재된 반도체 발광 소자가 구비되어 이루어지는 램프.
  13. 제12항에 기재된 램프가 조립되어 있는 전자 기기.
  14. 제13항에 기재된 전자 기기가 조립되어 있는 기계 장치.
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