KR101221281B1 - 반도체 발광 소자 및 그 제조 방법 - Google Patents

반도체 발광 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101221281B1
KR101221281B1 KR1020107021764A KR20107021764A KR101221281B1 KR 101221281 B1 KR101221281 B1 KR 101221281B1 KR 1020107021764 A KR1020107021764 A KR 1020107021764A KR 20107021764 A KR20107021764 A KR 20107021764A KR 101221281 B1 KR101221281 B1 KR 101221281B1
Authority
KR
South Korea
Prior art keywords
layer
bonding
electrode
light emitting
semiconductor
Prior art date
Application number
KR1020107021764A
Other languages
English (en)
Other versions
KR20100133997A (ko
Inventor
다께히꼬 오까베
다이스께 히라이와
마사또 나까따
히사유끼 미끼
나오끼 후꾸나가
히로나오 시노하라
Original Assignee
쇼와 덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쇼와 덴코 가부시키가이샤 filed Critical 쇼와 덴코 가부시키가이샤
Publication of KR20100133997A publication Critical patent/KR20100133997A/ko
Application granted granted Critical
Publication of KR101221281B1 publication Critical patent/KR101221281B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

본 발명의 반도체 발광 소자는, 기판(101)과, 상기 기판(101) 상에 형성되어 이루어지는 발광층(105)을 포함하는 적층 반도체층(20)과, 상기 적층 반도체층(20)의 상면에 형성된 투광성 전극(109)과, 상기 투광성 전극(109) 상에 형성된 접합층(110) 및 본딩 패드 전극(107)을 구비하고, 상기 본딩 패드 전극(107)은, 투광성 전극(109)측으로부터 순차 적층된 금속 반사층(107a)과 본딩층(107c)을 포함하는 적층 구조로 이루어지고, 상기 금속 반사층(107a)은, Ag, Al, Ru, Rh, Pd, Os, Ir, Pt로 이루어지는 군으로부터 선택되는 1종의 금속 또는 당해 금속을 포함하는 합금으로 이루어진다.

Description

반도체 발광 소자 및 그 제조 방법{SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 발광 소자 및 그 제조 방법에 관한 것이며, 특히 본딩 패드 전극을 구비한 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
본원은 2008년 3월 13일에 일본에 출원된 일본 특허 출원 제2008-64716호 및 2008년 4월 28일에 일본에 출원된 일본 특허 출원 제2008-117866호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
최근, 단파장광 발광 소자용의 반도체 재료로서, GaN계 화합물 반도체가 주목을 모으고 있다. GaN계 화합물 반도체는, 사파이어 단결정, 다양한 산화물이나 III-V족 화합물 등의 기판 상에 유기 금속 기상 화학 반응법(MOCVD법)이나 분자선 애피택시법(MBE법) 등의 박막 형성 수단에 의해 형성된다.
GaN계 화합물 반도체 박막은, 박막의 면내 방향으로의 전류 확산이 작다는 특성이 있다. 또한, p형의 GaN계 화합물 반도체는, n형의 GaN계 화합물 반도체에 비해 저항률이 높다는 특성이 있다. 따라서, p형의 반도체층의 표면에, 금속으로 이루어지는 p형 전극을 적층한 것만으로는, p형 반도체층의 면내 방향으로의 전류의 확대가 거의 없다. 이로 인해, n형 반도체층, 발광층, p형 반도체층으로 이루어지는 LED 구조를 갖는 적층 반도체층을 형성하고, 최상부의 p형 반도체층에 p형 전극을 형성한 경우, 발광층 중, p형 전극의 바로 아래에 위치하는 부분밖에 발광하지 않는다는 특성이 있다.
이로 인해, p형 전극의 바로 아래에서 발생한 발광을, 발광 소자의 외부로 취출하기 위해서는, p형 전극에 대해 발광을 투과시켜 취출할 필요가 있고, 그것을 위해서는, p형 전극에 투광성을 갖게 할 필요가 있다. p형 전극에 투광성을 갖게 하기 위해서는, ITO 등의 도전성의 금속 산화물을 사용하거나, 특허문헌 1에 기재되어 있는 바와 같은 수십nm 정도의 금속 박막을 사용하게 된다. 특허문헌 1에는, p형 전극으로서 p형 반도체층 상에 Ni와 Au를 각각 수십nm 정도 적층시킨 후, 산소 분위기하에서 가열하여 합금화 처리를 행하여, p형 반도체층의 저저항화의 촉진 및 투광성과 오믹성을 갖는 p형 전극의 형성을 동시에 행하는 것이 제안되어 있다(특허문헌 1 참조).
그런데, ITO 등의 금속 산화물로 이루어지는 투광성 전극이나, 수십nm 정도의 금속 박막으로 이루어지는 오믹 전극은, 전극 자체의 강도가 낮기 때문에, 이들 전극 자체를 본딩 패드로서 사용하는 것이 어렵다. 따라서, p형 전극 상에, 어느 정도의 두께를 갖는 본딩용의 패드 전극을 배치하는 것이 일반적이다. 그러나, 이 패드 전극은 어느 정도의 두께를 갖는 금속 재료이기 때문에 투광성이 없고, p형 전극을 투과한 발광이 패드 전극에 의해 차단되어 버리고, 결과적으로 발광의 일부를 발광 소자의 외부로 취출할 수 없는 경우가 있었다.
따라서 최근에는, 패드 전극으로서, Ag, Al 등으로 이루어지는 반사막을 사용하는 것이 검토되고 있다. 반사막으로 이루어지는 패드 전극을 p형 전극 상에 적층함으로써, p형 전극을 투과한 발광이 패드 전극에 의해 발광 소자 내에 반사되기 때문에, 이 반사광을 패드 전극의 형성 영역 이외의 개소로부터 발광 소자의 외부로 취출할 수 있다(특허문헌 2).
일본 특허 제2803742호 공보 일본 특허 공개 제2006-66903호 공보
그러나, p형 전극으로서 ITO 등의 금속 산화물 등을 사용하고, 패드 전극으로서 Ag 등으로 이루어지는 반사막을 사용한 발광 소자에 있어서, 패드 전극에 대해 본딩 와이어 등을 접합하고자 하면, 본딩 와이어 접합시의 인장 응력에 패드 전극이 견디지 못하여, 패드 전극이 박리되어 버리는 경우가 있었다.
본 발명은 상기 사정을 감안하여 이루어진 것이며, 본딩 와이어 접합시의 인장 응력에 의해서도 박리되는 일이 없는 패드 전극을 구비한 반도체 발광 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해, 본 발명은 이하의 구성을 채용했다.
[1] 기판과, 상기 기판 상에 형성되어 이루어지는 발광층을 포함하는 적층 반도체층과, 상기 적층 반도체층의 상면에 형성된 투광성 전극과, 상기 투광성 전극 상에 형성된 접합층 및 본딩 패드 전극을 구비하는 반도체 발광 소자이며, 상기 본딩 패드 전극은, 투광성 전극측으로부터 순차 적층된 금속 반사층과 본딩층을 포함하는 적층 구조로 이루어지고, 상기 금속 반사층은, Ag, Al, Ru, Rh, Pd, Os, Ir, Pt로 이루어지는 군으로부터 선택되는 1종의 금속 또는 당해 금속을 포함하는 합금으로 이루어지는 반도체 발광 소자.
[2] 상기 본딩 패드 전극의 전부가, 상기 접합층 상에 적층되어 있는 전항 1에 기재된 반도체 발광 소자.
[3] 상기 본딩 패드 전극의 일부가 상기 접합층 상에 적층되고, 상기 본딩 패드 전극의 잔부가 상기 투광성 전극 상에 접합되어 있는 전항 1에 기재된 반도체 발광 소자.
[4] 상기 접합층이, Al, Ti, V, Cr, Mn, Co, Zn, Ge, Zr, Nb, Mo, Ru, Hf, Ta, W, Re, Rh, Ir, Ni, TiN, TaN으로 이루어지는 군으로부터 선택되는 적어도 1종으로 이루어지는 것이며, 두께가 10Å 이상 400Å 이하의 범위의 박막인 것을 특징으로 하는 전항 1 내지 3 중 어느 한 항에 기재된 반도체 발광 소자.
[5] 상기 본딩 패드 전극의 소자 발광 파장에 있어서의 광반사율이 60％ 이상인 전항 1에 기재된 반도체 발광 소자.
[6] 상기 투광성 전극이, 투광성의 도전성 재료로 구성되고, 당해 투광성의 도전성 재료가, In, Zn, Al, Ga, Ti, Bi, Mg, W, Ce, Sn, Ni로 이루어지는 군으로부터 선택되는 1종을 포함하는 도전성의 산화물, 황화아연 또는 황화크롬인 전항 1 내지 5 중 어느 한 항에 기재된 반도체 발광 소자.
[7] 상기 적층 반도체층이, 상기 기판측으로부터, n형 반도체층, 상기 발광층, p형 반도체층의 순서로 적층되어 이루어지고, 상기 p형 반도체층 및 상기 발광층의 일부가 제거되어 상기 n형 반도체층의 일부가 노출되고, 노출된 상기 n형 반도체층에 n형 전극이 적층됨과 함께, 상기 p형 반도체층의 잔부의 상면에 상기 투광성 전극, 상기 접합층 및 상기 본딩 패드 전극이 적층되어 있는 전항 1 내지 6 중 어느 한 항에 기재된 반도체 발광 소자.
[8] 상기 적층 반도체층이, 질화갈륨계 반도체를 주체로 하여 구성되어 있는 전항 1 내지 7 중 어느 한 항에 기재된 반도체 발광 소자.
[9] 기판 상에, 발광층을 포함하는 적층 반도체층을 형성하는 공정과, 투광성 전극을 형성하는 공정과, 접합층을 형성하는 공정과, 본딩 패드 전극을 형성하는 공정을 포함하는 반도체 발광 소자의 제조 방법이며, 상기 투광성 전극을 형성하는 공정이 투광성 전극용 재료를 결정화시키는 공정을 포함하는 반도체 발광 소자의 제조 방법.
[10] 상기 투광성 전극을 형성하는 공정 후에, 상기 접합층을 형성하는 공정 및 상기 본딩 패드 전극을 형성하는 공정이 행해지는 전항 9에 기재된 반도체 발광 소자의 제조 방법.
[11] 상기 본딩 패드 전극을 형성하는 공정은, 금속 반사층을 형성하는 공정 및 본딩층을 형성하는 공정을 포함하고, 상기 투광성 전극을 형성하는 공정 후에, 상기 접합층을 형성하는 공정, 상기 금속 반사층을 형성하는 공정, 및 상기 본딩층을 형성하는 공정이 행해지고, 상기 금속 반사층이 Ag, Al, Ru, Rh, Pd, Os, Ir, Pt로 이루어지는 군이 선택되는 1종의 금속 또는 당해 금속을 포함하는 합금으로 이루어지는 전항 10에 기재된 반도체 발광 소자의 제조 방법.
[12] 상기 접합층이, Al, Ti, V, Cr, Mn, Co, Zn, Ge, Zr, Nb, Mo, Ru, Hf, Ta, W, Re, Rh, Ir, Ni, TiN, TaN으로 이루어지는 군으로부터 선택되는 적어도 1종으로 이루어지는 것이며, 두께가 10Å 이상 400Å 이하의 범위의 박막인 전항 10 또는 11에 기재된 반도체 발광 소자의 제조 방법.
본 발명에 따르면, 발광 출력이 높게 안정된 반도체 발광 소자를 제공할 수 있다. 또한, 본 발명은, 본딩 와이어 접합시의 인장 응력에 의해서도 박리되는 일이 없는 패드 전극을 구비한 고휘도의 반도체 발광 소자를 제공할 수 있다.
특히, 본 발명은, 본딩 패드 전극이, 투광성 전극측으로부터 접합층을 개재하여 순차 적층된 금속 반사층과 본딩층을 포함하는 적층 구조로 이루어지고, 금속 반사층은, Ag, Al, Ru, Rh, Pd, Os, Ir, Pt로 이루어지는 군으로부터 선택되는 1종의 금속 또는 당해 금속을 포함하는 합금으로 이루어지는 반도체 발광 소자이며, 더욱 바람직하게는 접합층이, Al, Ti, V, Cr, Mn, Co, Zn, Ge, Zr, Nb, Mo, Ru, Hf, Ta, W, Re, Rh, Ir, Ni, TiN, TaN으로 이루어지는 군으로부터 선택된 적어도 1종으로 이루어지는 반도체 발광 소자이므로, 본딩 불량수나 고온 고습도 시험하에서의 불량률에 있어서 현저하게 우수한 효과가 얻어지고 있다.
도 1은, 본 발명의 실시 형태인 반도체 발광 소자를 도시하는 단면 모식도의 일례.
도 2는, 본 발명의 실시 형태인 반도체 발광 소자를 도시하는 평면 모식도의 일례.
도 3은, 본 발명의 실시 형태인 반도체 발광 소자를 구성하는 적층 반도체층을 도시하는 단면 모식도의 일례.
도 4는, 본 발명의 실시 형태인 반도체 발광 소자의 변형예를 도시하는 단면 모식도의 일례.
도 5는, 본 발명의 실시 형태인 반도체 발광 소자의 변형예를 도시하는 평면 모식도의 일례.
도 6은, 본 발명의 실시 형태인 반도체 발광 소자를 도시하는 단면 모식도의 다른 예.
도 7은, 본 발명의 실시 형태인 반도체 발광 소자를 구비한 램프를 도시하는 단면 모식도의 일례.
이하에, 본 발명의 실시 형태인 반도체 발광 소자 및 반도체 발광 소자를 구비한 램프에 대해, 도면을 적절하게 참조하면서 설명한다. 도 1은, 본 실시 형태의 반도체 발광 소자의 단면 모식도이며, 도 2는, 반도체 발광 소자의 평면 모식도이며, 도 3은, 반도체 발광 소자를 구성하는 적층 반도체층의 단면 모식도이다.
또한, 도 4는, 본 실시 형태의 반도체 발광 소자의 변형예를 도시하는 단면 모식도이며, 도 5는 도 4에 도시한 반도체 발광 소자의 평면 모식도이다.
또한, 도 6은, 본 실시 형태의 반도체 발광 소자를 도시하는 단면 모식도의 다른 예이다.
또한, 도 7은, 본 실시 형태의 반도체 발광 소자를 구비한 램프의 단면 모식도이다. 또한, 이하의 설명에 있어서 참조하는 도면은, 반도체 발광 소자 및 램프를 설명하는 도면이며, 도시되는 각 부의 크기나 두께나 치수 등은 실제의 반도체 발광 소자 등의 치수 관계와는 상이하다.
『반도체 발광 소자』
도 1에 도시한 바와 같이, 본 실시 형태의 반도체 발광 소자(1)는, 기판(101)과, 기판(101) 상에 적층된 발광층(105)을 포함하는 적층 반도체층(20)과, 적층 반도체층(20)의 상면에 적층된 투광성 전극(109)과, 투광성 전극(109) 상에 적층된 접합층(110)과, 접합층(110) 상에 적층된 본딩 패드 전극(107)을 구비하여 구성되어 있다. 본 실시 형태의 반도체 발광 소자(1)는, 발광층(105)으로부터의 광을 반사하는 기능을 갖는 본딩 패드 전극(107)(반사성 본딩 패드 전극)이 형성된 측으로부터 취출하는 페이스 업 마운트형의 발광 소자이다.
도 1에 도시한 바와 같이, 적층 반도체층(20)은 복수의 반도체층이 적층되어 구성되어 있다. 보다 구체적으로는, 적층 반도체층(20)은, 기판측으로부터, n형 반도체층(104), 발광층(105), p형 반도체층(106)이 이 순서로 적층되어 구성되어 있다. p형 반도체층(106) 및 발광층(105)은, 그 일부가 에칭 등의 수단에 의해 제거되어 있고, 제거된 부분으로부터 n형 반도체층의 일부가 노출되어 있다. 그리고, 이 n형 반도체층의 노출면(104c)에 n형 전극(108)이 적층되어 있다.
또한, p형 반도체층(106)의 상면(106a)에는 투광성 전극(109), 접합층(110) 및 본딩 패드 전극(107)이 적층되어 있다. 이들 투광성 전극(109), 접합층(110) 및 본딩 패드 전극(107)에 의해 p형 전극(111)이 구성되어 있다.
본 실시 형태의 반도체 발광 소자(1)에 있어서는, p형 전극(111)과 n형 전극(108) 사이에 전류를 통과시킴으로써, 발광층(105)으로부터 발광을 발하도록 되어 있다.
또한, 발광층(105)으로부터 발한 광의 일부는, 투광성 전극(109) 및 접합층(110)을 투과하여, 접합층(110)과 본딩 패드 전극(107)의 계면에 있어서 본딩 패드 전극(107)에 의해 반사되고, 다시 적층 반도체층(20)의 내부에 도입된다. 그리고, 적층 반도체층(20)에 재도입된 광은, 또한 투과와 반사를 반복한 후에, 본딩 패드 전극(107)의 형성 영역 이외의 개소로부터 반도체 발광 소자(1)의 외부로 취출된다.
n형 반도체층(104), 발광층(105) 및 p형 반도체층(106)은 화합물 반도체를 주체로 하여 이루어지는 것이 바람직하고, III족 질화물 반도체를 주체로 하여 이루어지는 것이 바람직하고, 질화갈륨계를 주체로 하여 이루어지는 것이 보다 바람직하다.
p형 반도체층(106) 상에 적층되는 투광성 전극(109)은 p형 반도체층(106)과의 접촉 저항이 작은 것이 바람직하다. 또한, 발광층(105)으로부터의 광을 본딩 패드 전극(107)이 형성된 측으로 취출하기 때문에, 투광성 전극(109)은 광투과성이 우수한 것이 바람직하다. 또한, p형 반도체층(106)의 전체면에 걸쳐 균일하게 전류를 확산시키기 위해, 투광성 전극(109)은 우수한 도전성을 갖고 있는 것이 바람직하다.
이상의 점으로부터, 투광성 전극(109)의 구성 재료로서는, In, Zn, Al, Ga, Ti, Bi, Mg, W, Ce, Sn, Ni 중 어느 1종을 포함하는 도전성의 산화물, 황화아연 또는 황화크롬 중 어느 1종으로 이루어지는 군으로부터 선택되는 투광성의 도전성 재료가 바람직하다. 또한, 도전성의 산화물로서는, ITO(산화인듐주석(In2O3-SnO2)), IZO(산화인듐아연(In2O3-ZnO)), AZO(산화알루미늄아연(ZnO-Al2O3)), GZO(산화갈륨아연(ZnO-Ga2O3)), 불소 도프 산화주석, 산화티타늄 등이 바람직하다. 이들 재료를, 이 기술 분야에서 잘 알려진 관용의 수단으로 마련함으로써, 투광성 전극(109)을 형성할 수 있다.
또한, 투광성 전극(109)의 구조도, 종래 공지의 구조를 포함하여 어떠한 구조의 것도 전혀 제한 없이 사용할 수 있다. 또한, 투광성 전극(109)은 p형 반도체층(106)의 상면(106a)의 대략 전체면을 덮도록 형성해도 되고, 간극을 두고 격자 형상이나 나무 형상으로 형성해도 된다. 투광성 전극(109)을 형성한 후에, 합금화나 투명화를 목적으로 한 열어닐을 실시하는 경우도 있지만, 실시하지 않아도 상관없다.
또한 본 발명에 있어서는, 투광성 전극(109)은 결정화된 구조의 것을 사용하면 되고, 특히 육방정 구조 또는 빅스비아이트 구조를 갖는 In2O3 결정을 포함하는 투광성 전극(예를 들어, ITO나 IZO 등)을 바람직하게 사용할 수 있다.
예를 들어, 육방정 구조의 In2O3 결정을 포함하는 IZO를 투광성 전극(109)으로서 사용하는 경우, 에칭성이 우수한 아몰퍼스의 IZO막을 사용하여 특정 형상으로 가공할 수 있고, 또한 그 후, 열처리 등에 의해 아몰퍼스 상태로부터 당해 결정을 포함하는 구조로 전이시킴으로써, 아몰퍼스의 IZO막보다도 투광성이 우수한 전극으로 가공할 수 있다.
또한, IZO막으로서는, 비저항이 가장 낮아지는 조성을 사용하는 것이 바람직하다. 예를 들어, IZO 중의 ZnO 농도는 1 내지 20질량％인 것이 바람직하고, 5 내지 15질량％의 범위인 것이 더욱 바람직하다. 10질량％이면 특히 바람직하다.
또한, IZO막의 막 두께는, 저비저항, 고광투과율을 얻을 수 있는 35nm 내지 10000nm(10μm)의 범위인 것이 바람직하다. 또한, 생산 비용의 관점에서, IZO막의 막 두께는 1000nm(1μm) 이하인 것이 바람직하다.
IZO막의 패터닝은, 후술하는 열처리 공정을 행하기 전에 행하는 것이 바람직하다. 열처리에 의해, 아몰퍼스 상태의 IZO막은 결정화된 IZO막으로 되기 때문에, 아몰퍼스 상태의 IZO막과 비교하여 에칭이 어려워진다. 이에 반해, 열처리 전의 IZO막은, 아몰퍼스 상태이기 때문에, 주지의 에칭액(ITO-07N 에칭액(간또 가가꾸사제))을 사용하여 용이하게 고정밀도로 에칭하는 것이 가능하다.
또한, 아몰퍼스 상태의 IZO막의 에칭은 건식 에칭 장치를 사용하여 행해도 된다. 이때, 에칭 가스에는 Cl2, SiCl4, BCl3 등을 사용할 수 있다.
아몰퍼스 상태의 IZO막은, 예를 들어 500℃ 내지 1000℃의 열처리를 행하여, 조건을 제어함으로써 육방정 구조의 In2O3 결정을 포함하는 IZO막이나, 빅스비아이트 구조의 In2O3 결정을 포함하는 IZO막으로 할 수 있다. 육방정 구조의 In2O3 결정을 포함하는 IZO막은 전술한 바와 같이 에칭하기 어려우므로, 상술한 에칭 처리 후에 열처리하는 것이 바람직하다.
또한, IZO막의 열처리는, O2를 포함하지 않는 분위기에서 행하는 것이 바람직하고, O2를 포함하지 않는 분위기로서는, N2 분위기 등의 불활성 가스 분위기나 또는 N2 등의 불활성 가스와 H2의 혼합 가스 분위기 등을 들 수 있고, N2 분위기, 또는 N2와 H2의 혼합 가스 분위기로 하는 것이 바람직하다.
IZO막의 열처리를 N2 분위기, 또는 N2와 H2의 혼합 가스 분위기 중에서 행하면, 예를 들어 IZO막을 육방정 구조의 In2O3 결정을 포함하는 막으로 결정화시킴과 함께, IZO막의 시트 저항을 효과적으로 감소시키는 것이 가능하다.
IZO막의 열처리하는 경우의 온도는 500℃ 내지 1000℃가 바람직하다. 500℃ 미만의 온도에서 열처리를 행한 경우, IZO막을 충분히 결정화할 수 없을 우려가 발생하여, IZO막의 광투과율이 충분히 높은 것으로 되지 않는 경우가 있다. 1000℃를 초과하는 온도에서 열처리를 행한 경우에는, IZO막은 결정화되어 있지만, IZO막의 광투과율이 충분히 높은 것으로 되지 않는 경우가 있다. 또한, 1000℃를 초과하는 온도에서 열처리를 행한 경우, IZO막 아래에 있는 반도체층을 열화시킬 우려도 있다.
또한, 아몰퍼스 상태의 IZO막을 결정화시키는 경우, 성막 조건이나 열처리 조건 등이 상이하면 IZO막 중의 결정 구조가 상이하다. 그러나, 본 발명에 있어서는, 접착층과의 접착성의 점에 있어서, 투광성 전극은 재료에 한정되지 않지만 결정성의 재료의 쪽이 바람직하고, 특히 결정성 IZO의 경우에는 빅스비아이트 결정 구조의 In2O3 결정을 포함하는 IZO이어도 되고, 육방정 구조의 In2O3 결정을 포함하는 IZO이어도 된다. 특히 육방정 구조의 In2O3 결정을 포함하는 IZO가 좋다.
특히, 전술한 바와 같이, 열처리에 의해 결정화한 IZO막은, 아몰퍼스 상태의 IZO막에 비해, 접합층(110)이나 p형 반도체층(106)과의 밀착성이 양호하기 때문에, 본 발명에 있어서 매우 유효하다.
다음에, 접합층(110)은, 투광성 전극(109)에 대한 본딩 패드 전극(107)의 접합 강도를 높이기 위해, 투광성 전극(109)과 본딩 패드 전극(107) 사이에 적층된다. 또한, 접합층(110)은, 투광성 전극(109)을 투과하여 본딩 패드 전극(107)에 조사되는 발광층(105)으로부터의 광을 손실 없이 투과시키기 위해, 투광성을 갖고 있는 것이 바람직하다.
접합 강도와 투광성을 동시에 발휘시키기 위해 접합층(110)은, Al, Ti, V, Cr, Mn, Co, Zn, Ge, Zr, Nb, Mo, Ru, Hf, Ta, W, Re, Rh, Ir, Ni, TiN, TaN으로 이루어지는 군으로부터 선택된 적어도 1종으로 이루어지는 것이며, 바람직하게는, 두께가 10Å 이상 400Å 이하의 범위의 박막인 것이 바람직하다. 또한, 본 발명에 있어서의 접합층(110)은, Ti, Cr, Co, Zr, Nb, Mo, Hf, Ta, W, Rh, Ir, Ni, TiN, TaN으로 이루어지는 군으로부터 선택된 적어도 1종으로 이루어지는 것이 바람직하고, 또한 Ti, Cr, Co, Nb, Mo, Ta, W, Rh, Ni, TiN, TaN으로 이루어지는 군으로부터 선택된 적어도 1종으로 이루어지는 것이 바람직하다.
특히, Ti, Cr, Co, Nb, Mo, Ta, 혹은 Ni 등의 금속, TiN, 또는 TaN을 사용함으로써, 투광성 전극(109)에 대한 본딩 패드 전극(107)의 접합 강도를 각별히 높일 수 있다. 또한, 두께를 400Å이하, 바람직하게는 10Å 이상 400Å 이하의 범위로 함으로써, 발광층(105)으로부터의 광을 차단하지 않고 효과적으로 투과시킬 수 있다. 또한, 두께가 10Å 미만이 되면, 접합층(110)의 강도가 저하되고, 이에 의해 투광성 전극(109)에 대한 본딩 패드 전극(107)의 접합 강도가 저하되므로 바람직하지 않다.
Ti, Cr, Co, 또는 Ni를 사용한 접합층(110)의 접합 강도는 특히 높다. 이러한 접합력이 강력한 접합층(110)은 솔리드막 형상이 아니라, 도트 형상으로 적층되어도 된다. 도트의 형성 영역 이외의 영역에서는, 금속 반사층(107a)과 투광성 전극(109)이 직접 접촉하므로, 발광층(105)으로부터의 광이 접합층(110)을 투과하지 않고, 금속 반사층(107a)에 의해 반사된다. 결과, 접합층(110)에 의한 투과광 강도의 감소가 없어, 반사율이 높아진다. 도트의 직경은 수십nm 내지 수백nm이다. 도트를 형성하기 위해서는, 접합층(110)의 성장 온도를 높게 함으로써, 마이그레이션을 발생시킴과 함께, 접합층(110)의 재료를 응집시킨다. 이에 의해, 도트를 형성할 수 있다.
또한, 도 1에 도시한 바와 같이, 본딩 패드 전극(107)의 전부가, 접합층(110) 상에 적층되어 있는 것이 바람직하지만, 와이어 본딩시의 인장 응력에 의해 본딩 패드 전극(107)이 박리될 때에는, 본딩 패드 전극(107)의 외주부로부터 박리되는 경우가 많다. 따라서 도 4 및 도 5에 도시한 바와 같이, 본딩 패드 전극(107)의 일부가 접합층(210) 상에 적층되고, 본딩 패드 전극(107)의 잔부가 투광성 전극(109) 상에 접합되어 있는 것이 바람직하다. 즉, 투광성 전극(109)과 본딩 패드 전극(107) 사이이며, 본딩 패드 전극(107)의 외주부(107d)와 겹치는 위치에 환형의 접합층(210)을 형성해도 된다. 환형의 접합층(210)을 형성함으로써, 투광성 전극(109)과 본딩 패드 전극(107)이 외주부(107d)(일부)를 제외한 중심부(107e)(잔부)에서 바로 접한다. 이에 의해, 투광성 전극(109)과 본딩 패드 전극(107) 사이의 접합 강도를 확보하면서, 투광성 전극(109)과 본딩 패드 전극(107) 사이의 저항을 낮게 할 수 있어, 발광 효율을 높일 수 있다.
다음에, 본딩 패드 전극(107)은, 발광층으로부터의 광을 반사함과 동시에, 본딩 와이어와의 밀착성이 우수한 것이 좋다. 따라서 예를 들어, 본딩 패드 전극(107)이 적층 구조로 이루어지는 것이며, Ag, Al, Pt속 원소 중 어느 하나 또는 이들 금속 중 어느 하나를 포함하는 합금으로 이루어지는 금속 반사층(107a)과, 본딩층(107c)이 적어도 포함되는 것이 바람직하다. 보다 구체적으로는, 도 1 또는 도 4에 도시한 바와 같이, 본딩 패드 전극(107)은, 투광성 전극(109)측으로부터 차례로 금속 반사층(107a), 배리어층(107b), 본딩층(107c)이 순차 적층된 적층체로 이루어지는 것이 바람직하다. 또한, 본딩 패드 전극(107)은 금속 반사층(107a) 만으로 이루어지는 단층 구조이어도 되고, 금속 반사층(107a)과 본딩층(107c)의 2층 구조이어도 된다.
도 1 또는 도 4에 도시한 금속 반사층(107a)은 반사율이 높은 금속으로 구성하는 것이 바람직하고, Ru, Rh, Pd, Os, Ir, Pt 등의 백금족 금속, Al, Ag, 및 이들 금속 중 적어도 1종을 포함하는 합금으로 구성하는 것이 보다 바람직하다. 그 중에서도, Al, Ag, Pt 및 이들 금속 중 적어도 1종을 포함하는 합금은, 전극용의 재료로서 일반적이므로, 입수의 용이함, 취급의 용이함 등의 점에서 우수하다. 또한, 금속 반사층(107a)을, 높은 반사율을 갖는 금속으로 형성한 경우에는, 두께가 20 내지 3000nm인 것이 바람직하다. 금속 반사층(107a)이 지나치게 얇으면 충분한 반사의 효과를 얻을 수 없다. 지나치게 두꺼우면 특별히 이점은 발생하지 않고, 공정 시간의 장시간화와 재료의 낭비를 발생시킬 뿐이다. 또한 바람직한 두께는 50 내지 1000nm이며, 가장 바람직한 두께는 100 내지 500nm이다.
또한, 금속 반사층(107a)은, 접합층(110)에 밀착되어 있는 것이, 발광층(105)으로부터의 광을 효율적으로 반사함과 함께, 본딩 패드 전극(107)의 접합 강도를 높일 수 있는 점에서 바람직하다. 이로 인해, 본딩 패드 전극(107)이 충분한 강도를 얻기 위해서는, 금속 반사층(107a)이 접합층(110)을 개재하여 투광성 전극(109)에 견고하게 접합되어 있는 것이 필요하다. 최소한, 일반적인 방법으로 본딩 패드에 금선을 접속하는 공정에서 박리되지 않을 정도의 강도가 바람직하다. 특히, Rh, Pd, Ir, Pt 및 이들 금속 중 적어도 1종을 포함하는 합금은, 광의 반사성 등의 점에서 금속 반사층(107a)으로서 적절하게 사용된다.
또한, 본딩 패드 전극(107)의 반사율은 금속 반사층(107a)의 구성 재료에 따라 크게 바뀌지만, 60％ 이상인 것이 바람직하다. 나아가 80％ 이상인 것이 바람직하고, 90％ 이상이면 더욱 좋다. 반사율은, 분광 광도계 등으로 비교적 용이하게 측정하는 것이 가능하다. 그러나, 본딩 패드 전극(107) 그 자체는 면적이 작기 때문에 반사율을 측정하는 것은 어렵다. 반사율의 측정 방법으로서는, 투명한 예를 들어 유리제의, 면적이 큰「더미 기판」을 본딩 패드 전극 형성시에 챔버에 넣어, 동시에 더미 기판 상에 동일한 본딩 패드 전극을 작성하여 측정하는 등의 방법을 들 수 있다.
본딩 패드 전극(107)은, 상술한 반사율이 높은 금속만으로 구성할 수도 있다. 즉, 본딩 패드 전극(107)은 금속 반사층(107a)만으로 구성되어 있어도 된다. 그러나, 본딩 패드 전극(107)으로서 각종 재료를 사용한 각종 구조의 것이 알려져 있고, 이들 공지의 것의 반도체층측(투광성 전극측)에 상술한 금속 반사층(107a)을 새롭게 형성해도 되고, 또한 이들 공지의 것의 반도체층측의 최하층을 상술한 금속 반사층(107a)으로 치환해도 된다.
이러한 적층 구조의 경우, 금속 반사층(107a)보다 위의 적층 구조부에 대해서는 특별히 제한되지 않고, 어떠한 구조이어도 사용할 수 있다. 예를 들어, 본딩 패드 전극(107)의 금속 반사층(107a) 상에 형성되는 층에는, 본딩 패드 전극(107) 전체의 강도를 강화하는 역할이 있다. 이로 인해, 비교적 견고한 금속 재료를 사용하거나, 충분히 막 두께를 두껍게 할 필요가 있다. 재료로서 바람직한 것은, Ti, Cr 또는 Al이다. 그 중에서도, Ti는 재료의 강도의 점에서 바람직하다. 이러한 기능을 부여한 경우, 이 층을 배리어층(107b)이라 칭한다.
배리어층(107b)은 금속 반사층(107a)을 겸해도 된다. 양호한 반사율을 갖고, 기계적으로도 견고한 금속 재료를 두껍게 형성한 경우에는, 굳이 배리어층을 형성할 필요는 없다. 예를 들어, Al 또는 Pt를 금속 반사층(107a)으로서 사용한 경우에는, 배리어층(107b)은 반드시 필요하지 않다.
배리어층(107b)의 두께는 20 내지 3000nm인 것이 바람직하다. 배리어층(107b)이 지나치게 얇으면 충분한 강도 강화의 효과를 얻을 수 없고, 지나치게 두꺼워도 특별히 이점은 발생하지 않고, 비용 증대를 초래할 뿐이다. 더욱 바람직하게는 50 내지 1000nm이며, 가장 바람직한 것은 100 내지 500nm이다.
본딩 패드 전극(107)의 최상층(금속 반사층(107a)과 반대측)으로 되는 본딩층(107c)은, 본딩 볼과의 밀착성이 양호한 재료로 하는 것이 바람직하다. 본딩 볼에는 금을 사용하는 경우가 많고, 금 볼과의 밀착성이 양호한 금속으로서는 Au와 Al이 알려져 있다. 그 중에서도, 특히 바람직한 것은 금이다. 이 최상층의 두께는 50 내지 2000nm가 바람직하고, 더욱 바람직하게는 100 내지 1500nm이다. 지나치게 얇으면 본딩 볼과의 밀착성이 나빠지고, 지나치게 두꺼워도 특별히 이점은 발생하지 않고, 비용 증대를 초래할 뿐이다.
본딩 패드 전극(107)을 향한 광은, 본딩 패드 전극(107)의 최하면(투광성 전극측의 면)의 금속 반사층(107a)에서 반사되고, 일부는 산란되어 가로 방향 혹은 경사 방향으로 진행하고, 일부는 본딩 패드 전극(107)의 바로 아래로 진행한다. 산란되어 가로 방향이나 경사 방향으로 진행한 광은, 반도체 발광 소자(1)의 측면으로부터 외부로 취출된다. 한편, 본딩 패드 전극(107)의 바로 아래의 방향으로 진행한 광은, 반도체 발광 소자(1)의 하면에서 또한 산란이나 반사되어, 측면이나 투광성 전극(109)(상에 본딩 패드 전극이 존재하지 않는 부분)을 통해 외부로 취출된다.
본딩 패드 전극(107)은, 투광성 전극(109) 상이면, 어디에도 형성할 수 있다. 예를 들어 n형 전극(108)으로부터 가장 먼 위치에 형성해도 되고, 반도체 발광 소자(1)의 중심 등에 형성해도 된다. 그러나, 매우 n형 전극(108)에 근접한 위치에 형성하면, 본딩했을 때에 와이어간, 볼간의 쇼트를 발생해 버리기 때문에 바람직하지 않다.
또한, 본딩 패드 전극(107)의 전극 면적으로서는, 가능한 한 큰 쪽이 본딩 작업은 하기 쉽지만, 발광의 취출의 방해가 된다. 예를 들어, 칩면의 면적의 절반을 초과하는 면적을 덮으면, 발광의 취출의 방해로 되어, 출력이 현저하게 저하된다. 반대로 지나치게 작으면 본딩 작업이 하기 어려워져, 제품의 수율을 저하시킨다. 구체적으로는, 본딩 볼의 직경보다도 약간 큰 정도가 바람직하고, 직경 100μm의 원형 정도인 것이 일반적이다.
전술한 접합층, 금속 반사층, 배리어층 등의 금속 원소에 있어서, 동일한 금속 원소를 조립한 경우이어도 되고, 또한 상이한 금속 원소의 조합에 의한 구성이어도 된다.
다음에, 본 실시 형태의 반도체 발광 소자(1)를 구성하는 기판 및 적층 반도체층(20)에 대해 설명한다.
(기판)
본 실시 형태의 반도체 발광 소자의 기판(101)으로서는, III족 질화물 반도체 결정이 표면에 에피택셜 성장되는 기판이면, 특별히 한정되지 않고 각종 기판을 선택하여 사용할 수 있다. 예를 들어, 사파이어, SiC, 실리콘, 산화아연, 산화마그네슘, 산화망간, 산화지르코늄, 산화망간아연철, 산화마그네슘알루미늄, 붕화지르코늄, 산화갈륨, 산화인듐, 산화리튬갈륨, 산화리튬알루미늄, 산화네오디뮴갈륨, 산화란탄스트론튬알루미늄탄탈, 산화스트론튬 티타늄, 산화티타늄, 하프늄, 텅스텐, 몰리브덴 등으로 이루어지는 기판을 사용할 수 있다.
또한, 상기 기판 중에서도, 특히 c면을 주면으로 하는 사파이어 기판을 사용하는 것이 바람직하다. 사파이어 기판을 사용하는 경우는, 사파이어의 c면 상에 중간층(102)(버퍼층)을 형성하면 된다.
또한, 상기 기판 중, 고온에서 암모니아에 접촉함으로써 화학적인 변성을 일으키는 것이 알려져 있는 산화물 기판이나 금속 기판 등을 사용할 수 있고, 암모니아를 사용하지 않고 중간층(102)을 성막할 수도 있고, 또한 암모니아를 사용하는 방법에서는, 후술하는 n형 반도체층(104)을 구성하기 위해 하지층(103)을 성막한 경우에는, 중간층(102)이 코트층으로서도 작용하므로, 이들 방법은 기판(101)의 화학적인 변질을 방지하는 점에서 효과적이다.
또한, 중간층(102)을 스퍼터법에 의해 형성한 경우, 기판(101)의 온도를 낮게 억제하는 것이 가능하므로, 고온에서 분해해 버리는 성질을 갖는 재료로 이루어지는 기판(101)을 사용한 경우에도, 기판(101)에 데미지를 부여하지 않고 기판 상에의 각 층의 성막이 가능하다.
(적층 반도체층)
본 명세서에 있어서, 적층 반도체층이라 함은, 기판 상에 형성되는 발광층을 포함하는 적층 구조의 반도체층을 가리킨다. 구체적으로는 적층 반도체층은, 예를 들어 도 1 및 도 3에 도시한 바와 같이, III족 질화물 반도체인 경우, III족 질화물 반도체로 이루어지는 적층 반도체이며, 기판 상의 n형 반도체층(104), 발광층(105) 및 p형 반도체층(106)의 각 층이 이 순서로 적층되어 이루어지는 것을 들 수 있다. 상기 적층 반도체층(20)은, 또한 하지층(103), 중간층(102)을 포함하여 칭해도 된다. 적층 반도체층(20)은, MOCVD법으로 형성하면 결정성이 양호한 것을 얻을 수 있지만, 스퍼터링법에 의해서도 조건을 최적화함으로써, MOCVD법보다도 우수한 결정성을 갖는 반도체층을 형성할 수 있다. 이하, 순차적으로 설명한다.
(버퍼층)
버퍼층(102)은, 다결정의 AlxGa1 - xN(0≤x≤1)으로 이루어지는 것이 바람직하고, 단결정의 AlxGa1 - xN(0≤x≤1)의 것이 보다 바람직하다.
버퍼층(102)은, 상술한 바와 같이, 예를 들어 다결정의 AlxGa1 - xN(0≤x≤1)으로 이루어지는 두께 0.01 내지 0.5μm의 것으로 할 수 있다. 버퍼층(102)의 두께가 0.01μm 미만이면, 버퍼층(102)에 의해 기판(101)과 하지층(103)의 격자 상수의 차이를 완화시키는 효과를 충분히 얻을 수 없는 경우가 있다. 또한, 버퍼층(102)의 두께가 0.5μm를 초과하면, 버퍼층(102)으로서의 기능에는 변화가 없음에도 불구하고, 버퍼층(102)의 성막 처리 시간이 길어져, 생산성이 저하될 우려가 있다.
버퍼층(102)은, 기판(101)과 하지층(103)의 격자 상수의 차이를 완화시키고, 기판(101)의 (0001)C면 상에 C축 배향한 단결정층의 형성을 용이하게 하는 작용이 있다. 따라서, 버퍼층(102) 상에 단결정의 하지층(103)을 적층하면, 보다 한층 결정성이 양호한 하지층(103)을 적층할 수 있다. 또한, 본 발명에 있어서는, 버퍼층 형성 공정을 행하는 것이 바람직하지만, 행하지 않아도 된다.
버퍼층(102)은 III족 질화물 반도체로 이루어지는 육방정계의 결정 구조를 갖는 것이어도 된다. 또한, 버퍼층(102)을 이루는 III족 질화물 반도체의 결정은 단결정 구조를 갖는 것이어도 되고, 단결정 구조를 갖는 것이 바람직하게 사용된다. III족 질화물 반도체의 결정은, 성장 조건을 제어함으로써, 상측 방향뿐만 아니라, 면내 방향으로도 성장하여 단결정 구조를 형성한다. 이로 인해, 버퍼층(102)의 성막 조건을 제어함으로써, 단결정 구조의 III족 질화물 반도체의 결정으로 이루어지는 버퍼층(102)으로 할 수 있다. 이러한 단결정 구조를 갖는 버퍼층(102)을 기판(101) 상에 성막한 경우, 버퍼층(102)의 버퍼 기능이 유효하게 작용하기 때문에, 그 위에 성막된 III족 질화물 반도체는 양호한 배향성 및 결정성을 갖는 결정막으로 된다.
또한, 버퍼층(102)을 이루는 III족 질화물 반도체의 결정은, 성막 조건을 컨트롤함으로써, 육각 기둥을 기본으로 한 집합 조직으로 이루어지는 기둥 형상 결정(다결정)으로 하는 것도 가능하다. 또한, 여기서의 집합 조직으로 이루어지는 기둥 형상 결정이라 함은, 인접하는 결정립과의 사이에 결정립계를 형성하여 이격되어 있고, 그 자체는 종단면 형상으로 하여 기둥 형상이 되어 있는 결정을 말한다.
(하지층)
하지층(103)으로서는, AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)을 들 수 있지만, AlxGa1 -xN(0≤x<1)을 사용하면 결정성이 양호한 하지층(103)을 형성할 수 있기 때문에 바람직하다.
하지층(103)의 막 두께는 0.1μm 이상이 바람직하고, 보다 바람직하게는 0.5μm 이상이며, 1μm 이상이 가장 바람직하다. 이 막 두께 이상으로 한 쪽이 결정성이 양호한 AlxGa1 - xN층이 얻어지기 쉽다.
하지층(103)의 결정성을 양호하게 하기 위해서는, 하지층(103)에 불순물을 도핑하지 않는 쪽이 바람직하다. 그러나, p형 혹은 n형의 도전성이 필요한 경우는, 억셉터 불순물 혹은 도너 불순물을 첨가할 수 있다.
(n형 반도체층)
n형 반도체층(104)은, 통상 n 콘택트층(104a)과 n 클래드층(104b)으로 구성되는 것이 바람직하다. n 콘택트층(104a)은 n 클래드층(104b)을 겸하는 것도 가능하다. 또한, 전술한 하지층을 n형 반도체층(104)에 포함해도 된다.
n 콘택트층(104a)은 n형 전극을 설치하기 위한 층이다. n 콘택트층(104a)으로서는, AlxGa1 - xN층(0≤x<1, 바람직하게는 0≤x≤0.5, 더욱 바람직하게는 0≤x≤0.1)으로 구성되는 것이 바람직하다. 또한, n 콘택트층(104a)에는 n형 불순물이 도프되어 있는 것이 바람직하고, n형 불순물을 1×1017 내지 1×1020/㎤, 바람직하게는 1×1018 내지 1×1019/㎤의 농도로 함유하면, n형 전극과의 양호한 오믹 접촉의 유지의 점에서 바람직하다. n형 불순물로서는, 특별히 한정되지 않지만, 예를 들어 Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge를 들 수 있다.
n 콘택트층(104a)의 막 두께는 0.5 내지 5μm로 되는 것이 바람직하고, 1 내지 3μm의 범위로 설정하는 것이 보다 바람직하다. n 콘택트층(104a)의 막 두께가 상기 범위에 있으면, 반도체의 결정성이 양호하게 유지된다.
n 콘택트층(104a)과 발광층(105) 사이에는 n 클래드층(104b)을 형성하는 것이 바람직하다. n 클래드층(104b)은, 발광층(105)에의 캐리어의 주입과 캐리어의 가두기를 행하는 층이다. n 클래드층(104b)은 AlGaN, GaN, GaInN 등으로 형성하는 것이 가능하다. 또한, 이들 구조의 헤테로 접합이나 복수회 적층한 초격자 구조로 해도 된다. n 클래드층(104b)을 GaInN으로 형성하는 경우에는, 발광층(105)의 GaInN의 밴드 갭보다도 크게 하는 것이 바람직한 것은 말할 것도 없다.
n 클래드층(104b)의 막 두께는 특별히 한정되지 않지만, 바람직하게는 0.005 내지 0.5μm이며, 보다 바람직하게는 0.005 내지 0.1μm이다. n 클래드층(104b)의 n형 도프 농도는 1×1017 내지 1×1020/㎤가 바람직하고, 보다 바람직하게는 1×1018 내지 1×1019/㎤가다. 도프 농도가 이 범위이면, 양호한 결정성의 유지 및 소자의 동작 전압 저감의 점에서 바람직하다.
또한, n 클래드층(104b)을, 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 n측 제1 층과, 상기 n측 제1 층과 조성이 상이함과 함께 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 n측 제2 층이 적층된 구조를 포함하는 것이어도 된다. 또한, n 클래드층(104b)은, n측 제1 층과 n측 제2 층이 교대로 반복하여 적층된 구조를 포함한 것이어도 된다. 또한, 바람직하게는, 상기 n측 제1 층 또는 n측 제2 층 중 어느 하나가 활성층(발광층(105))에 접하는 구성으로 하면 된다.
상술한 바와 같은 n측 제1 층 및 n측 제2 층은, 예를 들어 Al을 포함하는 AlGaN계(간단히 AlGaN으로 기재하는 경우가 있음), In을 포함하는 GaInN계(간단히 GaInN이라 기재하는 경우가 있음), GaN의 조성으로 할 수 있다. 또한, n측 제1 층 및 n측 제2 층은, GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, GaInN/AlGaN의 교대 구조, 조성이 상이한 GaInN/GaInN의 교대 구조(본 발명에 있어서의 "조성이 상이하다"라는 설명은, 각 원소 조성비가 상이한 것을 가리키고, 이하 마찬가지임), 조성이 상이한 AlGaN/AlGaN의 교대 구조이어도 된다. 본 발명에 있어서는, n측 제1 층 및 n측 제2 층은, GaInN/GaN의 교대 구조 또는 조성이 상이한 GaInN/GaInN인 것이 바람직하다.
상기 n측 제1 층 및 n측 제2 층의 초격자층은 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 보다 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 n측 제1 층과 n측 제2 층의 막 두께가 100옹스트롬 초과이면, 결정 결함이 들어가기 쉬워 바람직하지 않다.
상기 n측 제1 층 및 n측 제2 층은 각각 도프한 구조이어도 되고, 또한 도프 구조/미도프 구조의 조합이어도 된다. 도프되는 불순물로서는, 상기 재료 조성에 대해 종래 공지의 것을 전혀 제한 없이 적용할 수 있다. 예를 들어, n 클래드층으로서, GaInN/GaN의 교대 구조 또는 조성이 상이한 GaInN/GaInN의 교대 구조의 것을 사용한 경우에는, 불순물로서 Si가 적합하다. 또한, 상술한 바와 같은 n측 초격자 다층막은, GaInN이나 AlGaN, GaN으로 대표되는 조성이 동일해도, 도핑을 적절하게 ON, OFF하면서 제작해도 된다.
(발광층)
n형 반도체층(104) 상에 적층되는 발광층(105)으로서는, 단일 양자 웰 구조 혹은 다중 양자 웰 구조 등의 발광층(105)이 있다. 도 4에 도시한 바와 같은, 양자 웰 구조의 웰층(105b)으로서는, Ga1 -yInyN(0<y<0.4)으로 이루어지는 III족 질화물 반도체층이 통상 사용된다. 웰층(105b)의 막 두께로서는, 양자 효과가 얻어지는 정도의 막 두께, 예를 들어 1 내지 10nm로 할 수 있고, 바람직하게는 2 내지 6nm로 하면 발광 출력의 점에서 바람직하다.
또한, 다중 양자 웰 구조의 발광층(105)의 경우는, 상기 Ga1 - yInyN을 웰층(105b)으로 하고, 웰층(105b)보다 밴드 갭 에너지가 큰 AlzGa1 -zN(0≤z<0.3)을 장벽층(105a)으로 한다. 웰층(105b) 및 장벽층(105a)에는, 설계에 따라 불순물을 도프해도 되고 하지 않아도 된다.
(p형 반도체층)
p형 반도체층(106)은, 통상 p 클래드층(106a) 및 p 콘택트층(106b)으로 구성된다. 또한, p 콘택트층(106b)이 p 클래드층(106a)을 겸하는 것도 가능하다.
p 클래드층(106a)은, 발광층(105)으로의 캐리어의 가두기와 캐리어의 주입을 행하는 층이다. p 클래드층(106a)으로서는, 발광층(105)의 밴드 갭 에너지보다 커지는 조성이며, 발광층(105)으로의 캐리어의 가두기를 할 수 있는 것이면 특별히 한정되지 않지만, 바람직하게는, AlxGa1 -xN(0<x≤0.4)의 것을 들 수 있다. p 클래드층(106a)이 이러한 AlGaN으로 이루어지면, 발광층으로의 캐리어의 가두기의 점에서 바람직하다. p 클래드층(106a)의 막 두께는 특별히 한정되지 않지만, 바람직하게는 1 내지 400nm이며, 보다 바람직하게는 5 내지 100nm이다. p 클래드층(106a)의 p형 도프 농도는 1×1018 내지 1×1021/㎤가 바람직하고, 보다 바람직하게는 1×1019 내지 1×1020/㎤가다. p형 도프 농도가 상기 범위이면, 결정성을 저하시키지 않고 양호한 p형 결정을 얻을 수 있다.
또한, p 클래드층(106a)은 복수회 적층한 초격자 구조로 해도 된다.
또한, p 클래드층(106a)을, 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 p측 제1 층과, 상기 p측 제1 층과 조성이 상이함과 함께 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 p측 제2 층이 적층된 구조를 포함하는 것이어도 된다. 또한, p측 제1 층과 p측 제2 층이 교대로 반복하여 적층된 구조를 포함한 것이어도 된다.
상술한 바와 같은 p측 제1 층 및 p측 제2 층은 각각 상이한 조성, 예를 들어 AlGaN, GaInN 또는 GaN 중 어느 조성이어도 되고, 또한 GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, 또는 GaInN/AlGaN의 교대 구조이어도 된다. 본 발명에 있어서는, p측 제1 층 및 p측 제2 층은 AlGaN/AlGaN 또는 AlGaN/GaN의 교대 구조인 것이 바람직하다.
상기 p측 제1 층 및 p측 제2 층의 초격자층은 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 보다 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 p측 제1 층과 p측 제2 층의 막 두께가 100옹스트롬 초과이면, 결정 결함 등을 많이 포함하는 층으로 되어, 바람직하지 않다.
상기 p측 제1 층 및 p측 제2 층은 각각 도프한 구조이어도 되고, 또한 도프 구조/미도프 구조의 조합이어도 된다. 도프되는 불순물로서는, 상기 재료 조성에 대해 종래 공지의 것을 전혀 제한 없이 적용할 수 있다. 예를 들어, p 클래드층으로서, AlGaN/GaN의 교대 구조 또는 조성이 상이한 AlGaN/AlGaN의 교대 구조의 것을 사용한 경우에는, 불순물로서 Mg가 적합하다. 또한, 상술한 바와 같은 p측 초격자 다층막은, GaInN이나 AlGaN, GaN으로 대표되는 조성이 동일해도, 도핑을 적절하게 ON, OFF하면서 제작해도 된다.
p 콘택트층(106b)은 정극을 설치하기 위한 층이다. p 콘택트층(106b)은 AlxGa1-xN(0≤x≤0.4)이 바람직하다. Al 조성이 상기 범위이면, 양호한 결정성의 유지 및 p 오믹 전극과의 양호한 오믹 접촉의 점에서 바람직하다. p형 불순물(도펀트)을 1×1018 내지 1×1021/㎤의 농도, 바람직하게는 5×1019 내지 5×1020/㎤의 농도로 함유하고 있으면, 양호한 오믹 접촉의 유지, 균열 발생의 방지, 양호한 결정성의 유지의 점에서 바람직하다. p형 불순물로서는, 특별히 한정되지 않지만, 예를 들어 바람직하게는 Mg를 들 수 있다. p 콘택트층(106b)의 막 두께는 특별히 한정되지 않지만, 0.01 내지 0.5μm가 바람직하고, 보다 바람직하게는 0.05 내지 0.2μm이다. p 콘택트층(106b)의 막 두께가 이 범위이면, 발광 출력의 점에서 바람직하다.
(n형 전극)
n형 전극(108)은 본딩 패드를 겸하고 있고, 적층 반도체층(20)의 n형 반도체층(104)에 접하도록 형성되어 있다. 이로 인해, n형 전극(108)을 형성할 때에는, 발광층(105) 및 p 반도체층(106)의 일부를 제거하여 n형 반도체층(104)의 n 콘택트층을 노출시켜, 이 노출면(104c) 상에 본딩 패드를 겸하는 n형 전극(108)을 형성한다.
n형 전극(108)으로서는, 각종 조성이나 구조가 주지이며, 이들 주지의 조성이나 구조를 전혀 제한 없이 사용할 수 있고, 이 기술 분야에서 잘 알려진 관용의 수단으로 설치할 수 있다.
또한, 도 6에 도시한 바와 같이, n형 전극(108)과 n형 반도체층(104) 사이에 n형 전극용의 접합층(120)을 적층해도 된다. 이 접합층(120)은, 본딩 패드 전극(107)의 접합층(110)과 마찬가지로, Al, Ti, V, Cr, Mn, Co, Zn, Ge, Zr, Nb, Mo, Ru, Hf, Ta, W, Re, Rh, Ir, Ni, TiN, TaN으로 이루어지는 군으로부터 선택된 적어도 1종으로 이루어지는 금속막인 것이 바람직하다. 두께는 특별히 제한은 없지만, 접합층(110)과 마찬가지로, 두께를 1000Å 이하, 바람직하게는 500Å 이하, 더욱 바람직하게는 10Å 이상 400Å 이하의 범위의 박막인 것이 바람직하다. 또한, 접합층(120)은, Ti, Cr, Co, Zr, Nb, Mo, Hf, Ta, W, Rh, Ir, Ni, TiN, TaN으로 이루어지는 군으로부터 선택된 적어도 1종의 원소로 이루어지는 것이 보다 바람직하고, Ti, Cr, Co, Nb, Mo, Ta, W, Rh, Ni, TiN, TaN으로 이루어지는 군으로부터 선택된 적어도 1종의 원소로 이루어지는 것이 가장 바람직하다.
특히, Ti, Cr, Co, Nb, Mo, Ta, 혹은 Ni 등의 금속, TiN, 또는 TaN을 사용함으로써, n형 반도체층(104)에 대한 n형 전극(108)의 접합 강도를 각별히 높일 수 있다.
또한, 접합층(120)으로서, In, Zn, Al, Ga, Ti, Bi, Mg, W, Ce, Sn, Ni 중 어느 1종을 포함하는 도전성의 산화물, 황화아연 또는 황화크롬 중 어느 1종으로 이루어지는 군으로부터 선택되는 투광성의 도전성 재료를 사용할 수도 있다. 도전성의 산화물로서는, ITO(산화인듐주석(In2O3-SnO2)), IZO(산화인듐아연(In2O3-ZnO)), AZO(산화알루미늄아연(ZnO-Al2O3)), GZO(산화갈륨아연(ZnO-Ga2O3)), 불소 도프 산화주석, 산화티타늄 등이 바람직하다. 이들 재료를, 이 기술 분야에서 잘 알려진 관용의 수단으로 마련함으로써, 접합층(120)으로서 사용할 수 있다.
접합층(120)으로서, 도전성의 산화물을 사용하는 경우는, 투광성 전극(109)의 경우와 마찬가지로, 결정화된 구조의 것을 사용하면 되고, 특히 육방정 구조 또는 빅스비아이트 구조를 갖는 In2O3 결정을 포함하는 투광성 전극(예를 들어, ITO나 IZO 등)을 바람직하게 사용할 수 있다.
예를 들어, 육방정 구조의 In2O3 결정을 포함하는 IZO를 접합층(120)으로서 사용하는 경우, 에칭성이 우수한 아몰퍼스의 IZO막을 사용하여 특정 형상으로 가공할 수 있고, 또한 그 후, 열처리 등에 의해 아몰퍼스 상태로부터 당해 결정을 포함하는 구조로 전이시킴으로써, 아몰퍼스의 IZO막보다도 도전성이 우수한 층으로 가공할 수 있다.
또한, IZO막으로서는, 비저항이 가장 낮아지는 조성을 사용하는 것이 바람직하다. 예를 들어, IZO 중의 ZnO 농도는 1 내지 20질량％인 것이 바람직하고, 5 내지 15질량％의 범위인 것이 더욱 바람직하다. 10질량％이면 특히 바람직하다.
또한, IZO막의 막 두께는, 저비저항, 고광투과율을 얻을 수 있는 35nm 내지 10000nm(10μm)의 범위인 것이 바람직하다. 또한, 생산 비용의 관점에서, IZO막의 막 두께는 1000nm(1μm) 이하인 것이 바람직하다.
IZO막의 패터닝은, 투광성 전극(109)의 경우와 마찬가지로 행하면 된다.
또한, 아몰퍼스 상태의 IZO막은, 예를 들어 500℃ 내지 1000℃의 열처리를 행하여, 조건을 제어함으로써 육방정 구조의 In2O3 결정을 포함하는 IZO막이나, 빅스비아이트 구조의 In2O3 결정을 포함하는 IZO막으로 할 수 있다. 육방정 구조의 In2O3 결정을 포함하는 IZO막은 전술한 바와 같이 에칭하기 어려우므로, 상술한 에칭 처리 후에 열처리하는 것이 바람직하다.
IZO막의 열처리는, 투광성 전극(109)의 경우와 마찬가지로 행하면 된다.
또한, 접합층(120)으로서, 상기의 투광성의 도전성 재료로 이루어지는 층과, Al, Ti, V, Cr, Mn, Co, Zn, Ge, Zr, Nb, Mo, Ru, Hf, Ta, W, Re, Rh, Ir, Ni, TiN, TaN으로 이루어지는 군으로부터 선택된 적어도 1종으로 이루어지는 금속막 또는 박막과의 적층 구조를 채용해도 된다. 이 경우, n형 반도체층(104) 상에, 투광성의 도전성 재료로 이루어지는 층과, Cr 등의 금속막 또는 박막을 순차적으로 적층하면 된다.
이상과 같은 접합층(120)을 n형 전극(108)과 n형 반도체층(104) 사이에 적층 함으로써, n형 전극(108)과 n형 반도체층(104)의 접합 강도를 대폭으로 높일 수 있다.
또한, 접합층(120)을 형성하는 경우는, n형 전극(108)으로서, 본딩 패드 전극(107)과 동일 구성의 전극을 사용하는 것이 보다 바람직하다. 즉, n형 전극(108)으로서, Ag, Al, Pt속 원소 중 어느 하나 또는 이들 금속 중 어느 하나를 포함하는 합금으로 이루어지는 금속 반사층과, 본딩층이 적어도 포함되는 적층 구조로 이루어지는 것이 바람직하다. 보다 구체적으로는, n형 반도체층(104)측으로부터 차례로 금속 반사층, 배리어층, 본딩층이 순차적으로 적층된 적층체로 이루어지는 것이 바람직하다. 또한, n형 전극(108)은 금속 반사층만으로 이루어지는 단층 구조이어도 되고, 금속 반사층과 본딩층의 2층 구조이어도 된다.
(반도체 발광 소자의 제조 방법)
본 실시 형태의 반도체 발광 소자(1)를 제조하기 위해서는, 우선, 사파이어 기판 등의 기판(101)을 준비한다.
다음에, 기판(101)의 상면 상에 버퍼층(102)을 적층한다.
버퍼층(102)을 기판(101) 상에 형성하는 경우, 기판(101)에 전처리를 실시하고 나서 버퍼층(102)을 형성하는 것이 바람직하다.
전처리로서는, 예를 들어 스퍼터 장치의 챔버 내에 기판(101)을 배치하고, 버퍼층(102)을 형성하기 전에 스퍼터하는 등의 방법을 들 수 있다. 구체적으로는, 챔버 내에 있어서, 기판(101)을 Ar이나 N2의 플라즈마 중에 노출시킴으로써 상면을 세정하는 전처리를 행해도 된다. Ar 가스나 N2 가스 등의 플라즈마를 기판(101)에 작용시킴으로써, 기판(101)의 상면에 부착된 유기물이나 산화물을 제거할 수 있다.
기판(101) 상에 스퍼터법에 의해 버퍼층(102)을 성막한다. 스퍼터법에 의해, 단결정 구조를 갖는 버퍼층(102)을 형성하는 경우, 챔버 내의 질소 원료와 불활성 가스의 유량에 대한 질소 유량의 비를, 질소 원료가 50％ 내지 100％, 바람직하게는 75％로 되도록 하는 것이 바람직하다.
또한, 스퍼터법에 의해, 기둥 형상 결정(다결정) 갖는 버퍼층(102)을 형성하는 경우, 챔버 내의 질소 원료와 불활성 가스의 유량에 대한 질소 유량의 비를, 질소 원료가 1％ 내지 50％, 바람직하게는 25％로 되도록 하는 것이 바람직하다. 또한, 버퍼층(102)은, 상술한 스퍼터법뿐만 아니라, MOCVD법으로 형성할 수도 있다.
다음에, 버퍼층을 형성한 후, 버퍼층(102)이 형성된 기판(101)의 상면 상에 단결정의 하지층(103)을 형성한다. 하지층(103)은 스퍼터법을 사용하여 성막하는 것이 바람직하다. 스퍼터법을 사용하는 경우에는, MOCVD법이나 MBE법 등과 비교하여, 장치를 간편한 구성으로 하는 것이 가능해진다. 하지층(103)을 스퍼터법으로 성막할 때, 질소 등의 V족 원료를 리액터 내에 유통시키는 리액티브 스퍼터법에 의해 성막하는 방법으로 하는 것이 바람직하다.
일반적으로, 스퍼터법에 있어서는, 타깃 재료의 순도가 높을수록, 성막 후의 박막의 결정성 등의 막질이 양호해진다. 하지층(103)을 스퍼터법에 의해 성막하는 경우, 원료로 되는 타깃 재료로서 III족 질화물 반도체를 사용하여, Ar 가스 등의 불활성 가스의 플라즈마에 의한 스퍼터를 행하는 것도 가능하지만, 리액티브 스퍼터법에 있어서 타깃 재료에 사용되는 III족 금속 단체 및 그 혼합물은, III족 질화물 반도체와 비교하여 고순도화가 가능하다. 이로 인해, 리액티브 스퍼터법에서는, 성막되는 하지층(103)의 결정성을 보다 향상시키는 것이 가능해진다.
하지층(103)을 성막할 때의 기판(101)의 온도, 즉 하지층(103)의 성장 온도는 800℃ 이상으로 하는 것이 바람직하고, 보다 바람직하게는 900℃ 이상의 온도이며, 1000℃ 이상의 온도로 하는 것이 가장 바람직하다. 이것은, 하지층(103)을 성막할 때의 기판(101)의 온도를 높게 함으로써 원자의 마이그레이션이 발생하기 쉬워져, 전위의 루프화가 용이하게 진행되기 때문이다. 또한, 하지층(103)을 성막할 때의 기판(101)의 온도는, 결정이 분해되는 온도보다도 저온일 필요가 있기 때문에, 1200℃ 미만으로 하는 것이 바람직하다. 하지층(103)을 성막할 때의 기판(101)의 온도가 상기 온도 범위 내이면, 결정성이 양호한 하지층(103)이 얻어진다.
하지층(103)의 형성 후, n 콘택트층(104a) 및 n 클래드층(104b)을 적층하여 n형 반도체층(104)을 형성한다. n 콘택트층(104a) 및 n 클래드층(104b)은 스퍼터법으로 형성해도 되고, MOCVD법으로 형성해도 된다.
발광층(105)의 형성은 스퍼터법, MOCVD법 중 어느 방법이어도 되지만, 특히 MOCVD법이 바람직하다. 구체적으로는, 장벽층(105a)과 웰층(105b)을 교대로 반복하여 적층하고, 또한 n형 반도체층(104)측 및 p형 반도체층(106)측에 장벽층(105a)이 배치되는 순서로 적층하면 된다.
또한, p형 반도체층(106)의 형성은 스퍼터법, MOCVD법 중 어느 방법이어도 된다. 구체적으로는, p 클래드층(106a)과, p 콘택트층(106b)을 순차적으로 적층하면 된다.
그 후, p형 반도체층(106) 상에 투광성 전극을 적층하고, 예를 들어 일반적으로 알려진 포토리소그래피의 방법에 의해 소정의 영역 이외의 투광성 전극을 제거한다. 계속해서, 마찬가지로 예를 들어 포토리소그래피에 의해 패터닝하여, 소정의 영역의 적층 반도체층의 일부를 에칭하여 n 콘택트층(104a)의 일부를 노출시키고, n 콘택트층(104a)의 노출면(104c)에 n형 전극(108)을 형성한다.
또한, 투광성 전극(109) 상에 접합층(110)을 형성하고, 계속해서, 금속 반사층(107a), 배리어층(107b) 및 본딩층(107c)을 순차적으로 적층하여 본딩 패드 전극(107)을 형성한다. 접합층(110)은, 예를 들어 증착법이나 스퍼터링법으로 형성할 수 있다.
접합층(110)을 형성하는 전처리로서, 접합층을 형성하는 영역의 투광성 전극의 표면에 세정을 실시해도 된다. 세정의 방법으로서는 플라즈마 등에 노출시키는 건식 프로세스에 의한 것과 약액에 접촉시키는 습식 프로세스에 의한 것이 있지만, 공정의 간편함의 관점에서, 건식 프로세스가 바람직하다.
이와 같이 하여, 도 1 내지 도 3에 도시한 반도체 발광 소자(1)가 제조된다.
또한, n형 전극(108)과 n형 반도체층(104) 사이에 접합층(120)을 형성하는 경우는, 투광성 전극(109) 및 접합층(110)을 형성하는 것임과 동시에, n 전극(108)용의 접합층(120)을 형성하고, 그 후, 본딩 패드 전극(107)을 형성하는 것임과 동시에, n형 전극(108)을 형성하면 된다.
본 실시 형태의 반도체 발광 소자에 따르면, 투광성 전극(109)과 본딩 패드 전극(107) 사이에 접합층(110)이 적층되어 있으므로, 투광성 전극(109)에 대한 본딩 패드 전극(107)의 접합 강도를 높일 수 있다. 이에 의해, 반사성 본딩 패드 전극(107)에 대해 본딩 와이어 등을 접합하는 경우에도, 본딩 와이어 접합시의 인장 응력에 의한 반사성 본딩 패드 전극(107)의 박리를 방지할 수 있다. 또한, 접합층(110)은, 발광층(105)으로부터의 광을 투과시키는 것이 가능하게 되어 있으므로, 발광층(105)으로부터의 광을 접합층(110)에 의해 차단하지 않고, 본딩 패드 전극(107)에 의해 효율적으로 반사시킬 수 있다. 이에 의해, 반도체 발광 소자(1)에 있어서의 광취출 효율을 높일 수 있다.
또한, 접합층(110)으로서, Al, Ti, V, Cr, Mn, Co, Zn, Ge, Zr, Nb, Mo, Ru, Hf, Ta, W, Re, Rh, Ir, Ni, TiN, TaN으로 이루어지는 군으로부터 선택된 적어도 1종으로 이루어지는, 두께가 10Å 이상 400Å 이하의 범위의 박막을 사용함으로써, 본딩 패드 전극(107)의 접합 강도를 높이고, 또한 투광성을 확보할 수 있다. 그 중에서도, Ti, Cr, Co, Zr, Nb, Mo, Hf, Ta, W, Rh, Ir, Ni, TiN, TaN이 바람직하고, Ti, Cr, Co, Nb, Mo, Ta, W, Rh, Ni, TiN, TaN이 가장 바람직하다.
또한, 본딩 패드 전극(107)의 소자 발광 파장에 있어서의 광반사율이 60％ 이상이므로, 발광층(105)으로부터의 광을 효율적으로 반사하여, 반도체 발광 소자(1)에 있어서의 광취출 효율을 높일 수 있다.
접합층의 광투과율과 접착 강도는 막 두께에 의존하고, 투과율은 막 두께가 얇을수록 바람직하고, 접착 강도는 막 두께가 두꺼울수록 바람직하다. 막 두께를 1nm(10Å) 내지 40nm(400Å)로 관리함으로써, 접착 강도와 투과율을 양립할 수 있다.
또한, 본딩 패드 전극(107)은 적층 구조로 이루어지는 것이며, Ag, Al, Ru, Rh, Pd, Os, Ir, Pt 등으로 이루어지는 금속 반사층(107a)과, 본딩층(107c)이 적어도 포함된다. 그 중에서도 금속 반사층(107a)은 Ag, Al, Rh, Pt가 바람직하다. 금속 반사층(107a)은 투광성 전극(109)측에 배치된다. Ag, Al 등의 금속은, 투광성 전극(109)에 대한 접합 강도가 약간 낮아, 특히 와이어 본딩시의 인장 응력에는 견디지 못하는 경우가 있다. 이러한 경우에, Cr 등으로 이루어지는 두께가 10 내지 400Å의 접합층(110)을 투광성 전극(109)과 금속 반사층(107a) 사이에 적층함으로써, 투광성 전극(109)과 금속 반사층(107a)의 접합 강도를 높일 수 있다. 특히, 접합층(110)으로서 Cr 박막이나 Ni 박막을 사용한 경우에, 효과가 보다 커진다.
투광성 전극(109)에 사용되는, 일반적으로 ITO, IZO라고 불리는 재료는, Ag, Al 등의 금속으로 이루어지는 금속 반사층(107a)에 대해 접합 강도가 약간 낮기는 하지만, 접합층(110)을 투광성 전극(109)과 금속 반사층(107a) 사이에 적층함으로써, 투광성 전극(109)과 금속 반사층(107a)의 접합 강도를 높일 수 있다.
또한, 열처리에 의해 결정화한 IZO막으로 이루어지는 투광성 전극(109)은, 아몰퍼스 상태의 IZO막에 비해, 접합층(110)이나 p형 반도체층(106)의 밀착성이 양호하기 때문에, 본 발명에 있어서 매우 유효하다.
(램프)
다음에, 본 실시 형태의 램프는, 본 실시 형태의 반도체 발광 소자(1)가 사용되어 이루어지는 것이다.
본 실시 형태의 램프로서는, 예를 들어 상기의 반도체 발광 소자(1)와 형광체를 조합하여 이루어지는 것을 들 수 있다. 반도체 발광 소자(1)와 형광체를 조합한 램프는, 당업자 주지의 수단에 의해 당업자 주지의 구성으로 할 수 있다. 또한, 종래부터, 반도체 발광 소자(1)와 형광체와 조합함으로써 발광색을 바꾸는 기술이 알려져 있고, 본 실시 형태의 램프에 있어서도 이러한 기술을 전혀 제한되지 않고 채용하는 것이 가능하다.
도 7은, 상기의 반도체 발광 소자(1)를 사용하여 구성한 램프의 일례를 모식적으로 도시한 개략도이다. 도 7에 도시한 램프(3)는 포탄형의 것이며, 도 1 내지 도 5에 도시한 반도체 발광 소자(1)가 사용되고 있다. 도 7에 도시한 바와 같이, 반도체 발광 소자(1)의 본딩 패드 전극(107)이 와이어(33)에 의해 2개의 프레임(31, 32) 중 한쪽(도 7에서는 프레임(31))에 접착되고, 발광 소자(1)의 n형 전극(108)(본딩 패드)이 와이어(34)에 의해 다른 쪽의 프레임(32)에 접합됨으로써, 반도체 발광 소자(1)가 실장되어 있다. 또한, 반도체 발광 소자(1)의 주변은 투명한 수지로 이루어지는 몰드(35)로 밀봉되어 있다.
본 실시 형태의 램프는, 상기의 반도체 발광 소자(1)가 사용되어 이루어지는 것이므로, 우수한 발광 특성을 구비한 것으로 된다.
또한, 본 실시 형태의 램프는, 일반 용도의 포탄형, 휴대의 백라이트 용도의 사이드 뷰형, 표시기에 사용되는 톱 뷰형 등 어떠한 용도로도 사용할 수 있다.
실시예
다음에, 본 발명을 실시예에 의해 더욱 상세하게 설명하지만, 본 발명은 이들 실시예에만 한정되는 것은 아니다.
(실시예 1)
도 1 내지 도 3에 도시한 질화갈륨계 화합물 반도체로 이루어지는 반도체 발광 소자를 제조했다. 실시예 1의 반도체 발광 소자에서는, 사파이어로 이루어지는 기판(101) 상에, AlN으로 이루어지는 버퍼층(102)을 개재하여, 두께 8μm의 언도프 GaN으로 이루어지는 하지층(103), 두께 2μm의 Si 도프 n형 GaN 콘택트층(104a), 두께 250nm의 n형 In0 .1Ga0 .9 N 클래드층(104b), 두께 16nm의 Si 도프 GaN 장벽층 및 두께 2.5nm의 In0 .2Ga0 .8 N 웰층을 5회 적층하고, 마지막에 장벽층을 형성한 다중 양자 웰 구조의 발광층(105), 두께 10nm의 Mg 도프 p형 Al0 .07Ga0 .93 N 클래드층(106a), 두께 150nm의 Mg 도프 p형 GaN 콘택트층(106b)을 차례로 적층했다.
또한, p형 GaN 콘택트층(106b) 상에, 두께 200nm의 ITO로 이루어지는 투광성 전극(109) 및 10Å의 Cr로 이루어지는 접합층(110)을 일반적으로 알려진 포토리소그래피의 방법에 의해 형성했다. 즉, 접합층(110)은 솔리드막 형상으로 적층되었다.
그리고, 접합층(110) 상에, 200nm의 Al로 이루어지는 금속 반사층(107a), 80nm의 Ti로 이루어지는 배리어층(107b), 200nm의 Au로 이루어지는 본딩층(107c) 으로 이루어지는 3층 구조의 본딩 패드 구조(107)를, 포토리소그래피의 방법을 사용하여, 도 2의 부호 107로 나타낸 영역에 형성했다.
다음에, 이것도 포토리소그래피의 방법을 사용하여 에칭을 실시하고, 원하는 영역에 n형 콘택트층을 노출시키고, 이 n형 GaN 콘택트층 상에 Ti/Au의 2층 구조의 n형 전극(108)을 형성하여, 광취출면을 반도체측으로 했다.
질화갈륨계 화합물 반도체층의 적층은, MOCVD법에 의해, 당해 기술 분야에 있어서 잘 알려진 통상의 조건으로 행했다.
실시예 1의 발광 소자에 대해, 순방향 전압을 측정한 결과, 프로브침에 의한 통전에서 전류 인가값 20mA에 있어서의 순방향 전압이 3.0V이었다.
또한, 그 후, TO-18캔 패키지에 실장하여 테스터에 의해 발광 출력을 계측한 결과 인가 전류 20mA에 있어서의 발광 출력은 20mW를 나타냈다. 또한 그 발광면의 발광 분포는 정극하의 전체면에서 발광하고 있는 것을 확인할 수 있었다.
또한, 본 실시예에서 제작한 본딩 패드 전극의 반사율은 460nm의 파장 영역에서 80％이었다. 이 값은, 본딩 패드 전극 형성시에 동일한 챔버에 넣은 유리제의 더미 기판을 사용하여, 분광 광도계로 측정했다.
또한, 본딩 테스트를 100,000칩에 대해 실시했지만(본딩 불량수), 패드 박리는 1칩도 없었다.
(고온 고습도 시험)
통상의 방법에 따라서, 칩의 고온 고습도 시험을 실시했다. 시험 방법으로서는, 칩을 고온 고습기(이스즈 세이사꾸쇼, μ-SERIES) 내에 넣어, 온도 85℃, 상대 습도 85RH％의 환경 하에서 각각 100개의 칩수의 발광 시험(칩으로의 통전량은 5mA, 2000시간)을 한 결과, 표 2의 결과를 얻었다.
(실시예 2 내지 비교예 5)
투광성 전극, 접합층 및 본딩 패드 전극의 구성을 하기 표 1에 나타낸 바와 같이 변경하고, 또한 n형 전극(108)의 구성은, n형 반도체층(104)측으로부터 차례로, 하기 표 1에 기재된 접합층과 본딩 패드 전극(금속 반사층, 배리어층, 본딩층)이 순차적으로 적층된 적층체로 한 것 이외에는, 상기 실시예 1과 마찬가지로 하여, 실시예 2 내지 비교예 5의 발광 소자를 준비했다.
단, 표 1 중, 투광성 전극으로서 사용한 IZO막은 스퍼터링법으로 형성했다. 즉, IZO막은, 10질량％의 IZO 타깃을 사용하여 DC 마그네트론 스퍼터에 의해 약 250nm의 막 두께로 성막했다. 여기서 형성한 IZO막의 시트 저항은 17Ω/sq이며, 성막 직후의 IZO막은, X선 회절(XRD)에 의해 아몰퍼스인 것을 확인했다. 그리고, 주지의 포토리소그래피법과 습식 에칭법에 의해, 실시예 1의 ITO와 마찬가지로 p형 GaN 콘택트층(27) 상의 정극의 형성 영역에만 IZO막을 형성하여, 정극으로 했다.
또한, 실시예 22에 있어서는, 접합층(110)을, 솔리드막 형상이 아니라, 도트 형상으로 적층했다.
또한 습식 에칭에 의한 패터닝 후, RTA 어닐로를 사용하여, 700℃의 온도에서 N2 가스 분위기의 열처리를 행하여, 350 내지 600nm의 파장 영역에 있어서 성막 직후보다도 높은 광투과율을 나타내는 IZO막을 얻었다. 시트 저항은 10Ω/sq이었다. 또한, 열처리 후의 X선 회절(XRD)의 측정에서는, 육방정 구조의 In2O3 결정으로 이루어지는 X선의 피크가 검출되고 있고, IZO막이 육방정 구조로 결정화하고 있는 것이 확인되었다.
그리고, 실시예 1의 경우와 마찬가지로 하여, 실시예 2 내지 비교예 5의 발광 소자에 대해, 순방향 전압, 발광 출력, 본딩 패드 전극의 반사율 및 본딩 불량수를 측정했다. 결과를 표 2에 나타낸다.
Figure 112010062825716-pct00001
Figure 112010062825716-pct00002
표 1 및 표 2에 나타낸 바와 같이, 실시예 1 내지 22에서는, 발광 출력, 반사율, 본딩 불량수 및 고온 고습도 시험에서의 불량수(100개 중의 불량수)가 모두 양호했다.
한편, 비교예 1에서는, 접합층이 없기 때문에 본딩 불량수나 고온 고습도 시험에서의 불량수가 각각 100개로 많고, 비교예 2에서는 반사율이 55％로 조금 낮고, 비교예 3에서는 접합층의 두께가 0.5nm로 얇기 때문에 본딩 불량수가 50개, 고온 고습도 시험에서의 불량수가 65개이며, 비교예 4에서는 접합층이 SiO2로 이루어지기 때문에 본딩 불량수가 50000개로 상당히 좀 많으며, 비교예 5에서는 투광성 전극의 재질이 Au를 위해 발광 출력이 10mW로 조금 낮았다.
1: 반도체 발광 소자
20: 적층 반도체층
101: 기판
104: n형 반도체층
105: 발광층
106: p형 반도체층
107: 본딩 패드 전극
107a: 금속 반사층
107b: 배리어층
107c: 본딩층
108: n형 전극
109: 투광성 전극
110, 120: 접합층

Claims (12)

  1. 기판과,
    상기 기판 상에 형성되어 이루어지는 발광층을 포함하는 적층 반도체층과,
    상기 적층 반도체층의 상면에 형성된 투광성 전극과,
    상기 투광성 전극 상에 형성된 접합층 및 본딩 패드 전극을 구비하는 반도체 발광 소자이며,
    상기 본딩 패드 전극은, 투광성 전극측으로부터 순차 적층된 금속 반사층과 본딩층을 포함하는 적층 구조로 이루어지고,
    상기 금속 반사층은, Ag, Al, Ru, Rh, Pd, Os, Ir, Pt로 이루어지는 군으로부터 선택되는 1종의 금속 또는 상기 금속을 포함하는 합금으로 이루어지고,
    상기 접합층이, Cr, Co, Nb, Ta, Ni, TiN, TaN으로 이루어지는 군으로부터 선택되는 적어도 1종으로 이루어지는 것이며,
    상기 접합층의 두께가 10Å 이상 400Å 이하의 범위의 박막이고,
    상기 접합층이 단층 구조인 반도체 발광 소자.
  2. 제1항에 있어서, 상기 본딩 패드 전극의 전부가, 상기 접합층 상에 적층되어 있는 반도체 발광 소자.
  3. 제1항에 있어서, 상기 본딩 패드 전극의 일부가 상기 접합층 상에 적층되고,
    상기 본딩 패드 전극의 잔부가 상기 투광성 전극 상에 접합되어 있는 반도체 발광 소자.
  4. 삭제
  5. 제1항에 있어서, 상기 본딩 패드 전극의 소자 발광 파장에 있어서의 광반사율이 60％ 이상인 반도체 발광 소자.
  6. 제1항에 있어서, 상기 투광성 전극이, 투광성의 도전성 재료로 구성되고,
    상기 투광성의 도전성 재료가, In, Zn, Al, Ga, Ti, Bi, Mg, W, Ce, Sn, Ni로 이루어지는 군으로부터 선택되는 1종을 포함하는 도전성의 산화물, 황화아연 또는 황화크롬인 반도체 발광 소자.
  7. 제1항에 있어서, 상기 적층 반도체층이, 상기 기판측으로부터, n형 반도체층, 상기 발광층, p형 반도체층의 순서로 적층되어 이루어지고,
    상기 p형 반도체층 및 상기 발광층의 일부가 제거되어 상기 n형 반도체층의 일부가 노출되고, 노출된 상기 n형 반도체층에 n형 전극이 적층됨과 함께,
    상기 p형 반도체층의 잔부의 상면에 상기 투광성 전극, 상기 접합층 및 상기 본딩 패드 전극이 적층되어 있는 반도체 발광 소자.
  8. 제1항 내지 제3항 및 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 적층 반도체층이, 질화갈륨계 반도체를 주체로 하여 구성되어 있는 반도체 발광 소자.
  9. 기판 상에, 발광층을 포함하는 적층 반도체층을 형성하는 공정과,
    투광성 전극을 형성하는 공정과,
    접합층을 형성하는 공정과,
    본딩 패드 전극을 형성하는 공정을 포함하는 반도체 발광 소자의 제조 방법이며,
    상기 접합층이, Cr, Co, Nb, Ta, Ni, TiN, TaN으로 이루어지는 군으로부터 선택되는 적어도 1종으로 이루어지는 것이며,
    상기 접합층의 두께가 10Å 이상 400Å 이하의 범위의 박막이고,
    상기 접합층이 단층 구조이며,
    상기 투광성 전극을 형성하는 공정이 투광성 전극용 재료를 결정화시키는 공정을 포함하는 반도체 발광 소자의 제조 방법.
  10. 제9항에 있어서, 상기 투광성 전극을 형성하는 공정 후에, 상기 접합층을 형성하는 공정 및 상기 본딩 패드 전극을 형성하는 공정이 행해지는 반도체 발광 소자의 제조 방법.
  11. 제10항에 있어서, 상기 본딩 패드 전극을 형성하는 공정은, 금속 반사층을 형성하는 공정 및 본딩층을 형성하는 공정을 포함하고,
    상기 투광성 전극을 형성하는 공정 후에, 상기 접합층을 형성하는 공정, 상기 금속 반사층을 형성하는 공정, 및 상기 본딩층을 형성하는 공정이 행해지고,
    상기 금속 반사층이 Ag, Al, Ru, Rh, Pd, Os, Ir, Pt로 이루어지는 군으로부터 선택되는 1종의 금속 또는 상기 금속을 포함하는 합금으로 이루어지는 반도체 발광 소자의 제조 방법.
  12. 삭제
KR1020107021764A 2008-03-13 2009-03-13 반도체 발광 소자 및 그 제조 방법 KR101221281B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2008064716 2008-03-13
JPJP-P-2008-064716 2008-03-13
JP2008117866 2008-04-28
JPJP-P-2008-117866 2008-04-28
PCT/JP2009/054873 WO2009113659A1 (ja) 2008-03-13 2009-03-13 半導体発光素子及びその製造方法

Publications (2)

Publication Number Publication Date
KR20100133997A KR20100133997A (ko) 2010-12-22
KR101221281B1 true KR101221281B1 (ko) 2013-01-11

Family

ID=41065320

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107021764A KR101221281B1 (ko) 2008-03-13 2009-03-13 반도체 발광 소자 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20110018022A1 (ko)
JP (1) JP5522032B2 (ko)
KR (1) KR101221281B1 (ko)
CN (1) CN101971368A (ko)
WO (1) WO2009113659A1 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100986518B1 (ko) 2008-06-16 2010-10-07 엘지이노텍 주식회사 반도체 발광소자
USPP22761P2 (en) 2010-04-23 2012-05-29 Spring Meadow Nursery, Inc. Potentilla plant named ‘White Lady’
US9293656B2 (en) * 2012-11-02 2016-03-22 Epistar Corporation Light emitting device
US8716723B2 (en) 2008-08-18 2014-05-06 Tsmc Solid State Lighting Ltd. Reflective layer between light-emitting diodes
KR101081166B1 (ko) 2009-09-23 2011-11-07 엘지이노텍 주식회사 발광소자, 발광소자의 제조방법 및 발광소자 패키지
JP5526712B2 (ja) * 2009-11-05 2014-06-18 豊田合成株式会社 半導体発光素子
KR101103892B1 (ko) 2009-12-08 2012-01-12 엘지이노텍 주식회사 발광소자 및 발광소자 패키지
JPWO2011071100A1 (ja) 2009-12-11 2013-04-22 豊田合成株式会社 半導体発光素子、半導体発光素子を用いた発光装置および電子機器
CN103238223B (zh) * 2010-12-08 2017-03-01 日亚化学工业株式会社 氮化物系半导体发光元件
US8476649B2 (en) * 2010-12-16 2013-07-02 Micron Technology, Inc. Solid state lighting devices with accessible electrodes and methods of manufacturing
JP5777879B2 (ja) 2010-12-27 2015-09-09 ローム株式会社 発光素子、発光素子ユニットおよび発光素子パッケージ
KR101832165B1 (ko) * 2011-11-15 2018-02-26 엘지이노텍 주식회사 발광소자
KR101872735B1 (ko) * 2011-11-15 2018-08-02 엘지이노텍 주식회사 발광소자 패키지
KR101969334B1 (ko) * 2011-11-16 2019-04-17 엘지이노텍 주식회사 발광 소자 및 이를 구비한 발광 장치
FR2992466A1 (fr) * 2012-06-22 2013-12-27 Soitec Silicon On Insulator Procede de realisation de contact pour led et structure resultante
US20140203322A1 (en) * 2013-01-23 2014-07-24 Epistar Corporation Transparent Conductive Structure, Device comprising the same, and the Manufacturing Method thereof
JP2014165337A (ja) 2013-02-25 2014-09-08 Rohm Co Ltd 発光素子、発光素子パッケージおよび発光素子の製造方法
CN103311398A (zh) * 2013-05-22 2013-09-18 上海蓝光科技有限公司 具有电极过渡层的led芯片及其制造方法
CN103594576B (zh) * 2013-10-22 2016-06-29 溧阳市东大技术转移中心有限公司 一种发光器件
KR101561198B1 (ko) * 2013-11-12 2015-10-19 주식회사 세미콘라이트 반도체 발광소자
JP6191453B2 (ja) * 2013-12-27 2017-09-06 日亜化学工業株式会社 発光装置
CN104681678B (zh) * 2015-02-06 2017-08-25 扬州乾照光电有限公司 一种双反射镜结构的发光二极管及其制造方法
CN105932133B (zh) * 2016-04-29 2018-08-14 湘能华磊光电股份有限公司 一种高亮度led芯片及其制备方法
CN106025013A (zh) * 2016-07-28 2016-10-12 合肥彩虹蓝光科技有限公司 一种高亮度led芯片的制备方法
CN206360623U (zh) * 2016-10-21 2017-07-28 亿丰综合工业股份有限公司 一种梯带以及具有该梯带的百叶窗帘
JP2019114650A (ja) * 2017-12-22 2019-07-11 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
JP7345261B2 (ja) * 2019-02-26 2023-09-15 ローム株式会社 電極構造および半導体発光装置
CN113257973B (zh) * 2020-12-07 2022-05-27 南昌大学 一种具有p面反射电极结构的深紫外led及其制备方法
CN115172561A (zh) * 2021-07-22 2022-10-11 厦门三安光电有限公司 发光二极管及其制备方法
CN113838953A (zh) * 2021-09-26 2021-12-24 湘能华磊光电股份有限公司 一种简易共晶的led芯片结构及其制作方法
CN115732609A (zh) * 2022-08-17 2023-03-03 泉州三安半导体科技有限公司 倒装发光二极管及发光装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075750A (ko) * 2002-03-20 2003-09-26 학교법인 포항공과대학교 탄탈을 포함하는 오믹 전극 및 이를 형성하기 위한 적층구조와 반도체 소자 및 이들의 제조 방법
KR20060120482A (ko) * 2005-05-19 2006-11-27 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자
KR20070041506A (ko) * 2004-07-29 2007-04-18 쇼와 덴코 가부시키가이샤 반도체 발광소자용 양전극
JP2007287845A (ja) 2006-04-14 2007-11-01 Showa Denko Kk 半導体発光素子、半導体発光素子の製造方法およびランプ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977566A (en) * 1996-06-05 1999-11-02 Kabushiki Kaisha Toshiba Compound semiconductor light emitter
JP2004111623A (ja) * 2002-09-18 2004-04-08 Toyoda Gosei Co Ltd 発光装置
US20050082575A1 (en) * 2002-10-29 2005-04-21 Lung-Chien Chen Structure and manufacturing method for GaN light emitting diodes
JP2005244207A (ja) * 2004-01-30 2005-09-08 Showa Denko Kk 窒化ガリウム系化合物半導体発光素子
JP4330476B2 (ja) * 2004-03-29 2009-09-16 スタンレー電気株式会社 半導体発光素子
JP2006066903A (ja) * 2004-07-29 2006-03-09 Showa Denko Kk 半導体発光素子用正極
TWI322461B (en) * 2004-08-30 2010-03-21 Prime View Int Co Ltd Method of fabricating poly-crystal ito thin film and poly-crystal ito electrode
US7042018B2 (en) * 2004-09-22 2006-05-09 Formosa Epitaxy Incorporation Structure of GaN light-emitting diode
TWI257714B (en) * 2004-10-20 2006-07-01 Arima Optoelectronics Corp Light-emitting device using multilayer composite metal plated layer as flip-chip electrode
JP2006253298A (ja) * 2005-03-09 2006-09-21 Toshiba Corp 半導体発光素子及び半導体発光装置
US20070272930A1 (en) * 2006-05-26 2007-11-29 Huan-Che Tseng Light-emitting diode package
JP5126875B2 (ja) * 2006-08-11 2013-01-23 シャープ株式会社 窒化物半導体発光素子の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030075750A (ko) * 2002-03-20 2003-09-26 학교법인 포항공과대학교 탄탈을 포함하는 오믹 전극 및 이를 형성하기 위한 적층구조와 반도체 소자 및 이들의 제조 방법
KR20070041506A (ko) * 2004-07-29 2007-04-18 쇼와 덴코 가부시키가이샤 반도체 발광소자용 양전극
KR20060120482A (ko) * 2005-05-19 2006-11-27 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자
JP2007287845A (ja) 2006-04-14 2007-11-01 Showa Denko Kk 半導体発光素子、半導体発光素子の製造方法およびランプ

Also Published As

Publication number Publication date
JPWO2009113659A1 (ja) 2011-07-21
JP5522032B2 (ja) 2014-06-18
KR20100133997A (ko) 2010-12-22
CN101971368A (zh) 2011-02-09
WO2009113659A1 (ja) 2009-09-17
US20110018022A1 (en) 2011-01-27

Similar Documents

Publication Publication Date Title
KR101221281B1 (ko) 반도체 발광 소자 및 그 제조 방법
KR101201035B1 (ko) 반도체 발광 소자 및 그 제조 방법, 램프
KR101324442B1 (ko) Ⅰⅰⅰ족 질화물 반도체 발광 소자 및 그의 제조 방법, 및 램프
EP2005488B1 (en) Optical device and method of fabricating the same
JP5265090B2 (ja) 半導体発光素子およびランプ
JP5533675B2 (ja) 半導体発光素子
KR101087601B1 (ko) 화합물 반도체 발광소자 및 그것의 제조방법
JP3009095B2 (ja) 窒化物半導体発光素子
TWI496321B (zh) Semiconductor light emitting element and manufacturing method of semiconductor light emitting element
WO2010150501A1 (ja) 発光素子、その製造方法、ランプ、電子機器及び機械装置
TW201131815A (en) Semiconductor light emitting element and semiconductor light emitting device
CN101276872B (zh) 形成第ⅲ族氮化物化合物半导体发光器件用的电极的方法
US20130134475A1 (en) Semiconductor light emitting device
JP2007258445A (ja) 窒化ガリウム系化合物半導体発光素子の製造方法、窒化ガリウム系化合物半導体発光素子及びそれを用いたランプ
WO2010100900A1 (ja) Ｉｉｉ族窒化物半導体発光素子及びその製造方法、並びにランプ
JP2012084667A (ja) 化合物半導体発光素子及びその製造方法、ランプ、電子機器並びに機械装置
JP5246079B2 (ja) 半導体素子の製造方法
JP2009246275A (ja) Ｉｉｉ族窒化物半導体発光素子及びランプ
JP2006013475A (ja) 正極構造及び窒化ガリウム系化合物半導体発光素子
JP2008159980A (ja) 発光素子及び照明装置
JP4252622B1 (ja) 半導体発光素子の製造方法
JP5853779B2 (ja) 窒化物半導体素子
JP2009253056A (ja) Ｉｉｉ族窒化物半導体発光素子及びランプ
JP2011138893A (ja) 半導体発光素子の製造方法および半導体発光素子、ランプ、電子機器、機械装置
JP2011060900A (ja) 半導体発光素子の製造方法およびランプ、電子機器、機械装置

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161219

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181219

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191219

Year of fee payment: 8