JP2009253056A - Iii族窒化物半導体発光素子及びランプ - Google Patents

Iii族窒化物半導体発光素子及びランプ Download PDF

Info

Publication number
JP2009253056A
JP2009253056A JP2008099831A JP2008099831A JP2009253056A JP 2009253056 A JP2009253056 A JP 2009253056A JP 2008099831 A JP2008099831 A JP 2008099831A JP 2008099831 A JP2008099831 A JP 2008099831A JP 2009253056 A JP2009253056 A JP 2009253056A
Authority
JP
Japan
Prior art keywords
layer
group iii
electrode pad
iii nitride
emitting device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008099831A
Other languages
English (en)
Inventor
Takehiko Okabe
健彦 岡部
Daisuke Hiraiwa
大介 平岩
Hironao Shinohara
裕直 篠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Resonac Holdings Corp
Original Assignee
Showa Denko KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Showa Denko KK filed Critical Showa Denko KK
Priority to JP2008099831A priority Critical patent/JP2009253056A/ja
Publication of JP2009253056A publication Critical patent/JP2009253056A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49107Connecting at different heights on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Abstract

【課題】駆動電圧を低減させるとともに出力を向上させることが可能なIII族窒化物半導体発光素子を提供する。
【解決手段】基板と、積層半導体層と、透明電極層17と、p型電極パッド18と、n型電極パッド19とを具備してなり、平面視形状が四辺形であり、透明電極層17がIn、Zn、Al、Ga、Ti、Bi、Mg、W、Ce、Sn、Niのいずれか一種以上を含む透明導電性酸化物から構成され、p型電極パッド18とn型電極パッド19の端間距離mが0.7L<m(Lはp型電極パッド18とn型電極パッド19の重心O、O同士を結ぶ直線n上における透明電極層17の長さからp型電極パッド18の外径dを引いた長さ)を満たすとともに、長辺の長さをXとし、短辺の長さをYとしたときに、1.5≦X/Yを満たすIII族窒化物半導体発光素子1を採用する。
【選択図】図1

Description

本発明は、III族窒化物半導体発光素子及びランプに関するものである。
一般的なIII族窒化物半導体発光素子は、サファイア基板と、n型半導体層、発光層及びp型半導体層を含む積層半導体層と、p型電極パッド及びn型電極パッドとから概略構成されている。n型半導体層及びp型半導体層としては、例えばGaNが用いられている。また、発光層としては、ウエル層とバリア層とが交互に複数積層されたものが使用されている。ウエル層は、GaInN系化合物から構成されており、ウエル層中のIn濃度を調整することによって、発光色を青色、青緑色、緑色、黄緑色等にすることが可能になっている。
また、積層半導体層のp型半導体層のほぼ全面には、透明導電材料からなる透明電極層が積層されており、この透明電極層上にp型電極パッドが形成されている。透明電極層は、発光層からの発光を透過させるとともに、電流拡散層としての機能を果たしている。
一方、n型電極パッドは、積層半導体層の一部を除去してn型半導体層の一部を露出させた露出面に形成されている。
そして、III族窒化物半導体発光素子においては、n型電極パッド及びp型電極パッド間に駆動電流を印加し、n型半導体層及びp型半導体層を介して発光層に電流を流すことで発光層を発光させ、ウエル層中のIn濃度に応じた発光を取り出すようになっている。
上記構成のIII族窒化物半導体発光素子においては、n型電極パッドとp型電極パッドの間隔を調整することによって、駆動電圧が増減することが知られている。下記特許文献1には、p型電極パッドとn型電極パッドの間隔を所定の範囲に限定することで、発光の均一性を改善するとともに駆動電圧を低減する技術が開示されている。
また、下記特許文献2には、発光素子の平面形状が縦横の辺の長さが異なる矩形であり、該窒化ガリウム系化合物半導体層の側面が基板主面に対して垂直でない素子構造に関する技術が開示されている。
特開2008−10840号公報 特開2007−335529号公報
しかしながら、特許文献1において規定された電極パッド間の間隔は、透明電極層としてITO、ZnO、In、SnOを用いた場合の間隔であり、他の材質からなる透明電極層を用いた場合には、透明電極層のシート抵抗や結晶構造が異なってくるため、単に、電極パッド間の間隔を規定しただけでは、駆動電圧を必ずしも十分に低下させることができない場合があった。
また、青色または緑色のIII族窒化物半導体発光素子においては、駆動電流の大きさによって発光波長が変化する場合があり、駆動電流が変動した場合でも発光波長が変動しないIII族窒化物半導体発光素子が望まれていた。
本発明は、上記事情に鑑みてなされたものであって、駆動電流が変動した場合でも発光波長が変動せず、また、駆動電圧を低減させるとともに出力を向上させることが可能なIII族窒化物半導体発光素子及びランプを提供することを目的とする。
上記の目的を達成するために、本発明は以下の構成を採用した。
[1] 基板と、n型半導体層、発光層及びp型半導体層が前記基板上に順次積層されてなる積層半導体層と、前記積層半導体層のp型半導体層上に形成された透明電極層と、前記透明電極層上に形成されてなるp型電極パッドと、前記積層半導体層の一部を除去して前記n型半導体層の一部を露出させた露出面に形成されたn型電極パッドと、を具備してなり、平面視形状が四辺形であるIII族窒化物半導体発光素子であって、前記透明電極層がIn、Zn、Al、Ga、Ti、Bi、Mg、W、Ce、Sn、Niのいずれか一種以上を含む透明導電性酸化物から構成され、前記p型電極パッドと前記n型電極パッドの端間距離mが下記式(1)を満たすとともに、前記III族窒化物半導体発光素子を平面視したときの長辺の長さをXとし、短辺の長さをYとしたときに、X/Yで表されるアスペクト比が下記式(2)を満たすことを特徴とするIII族窒化物半導体発光素子。
0.7L<m … (1)
1.5≦X/Y … (2)
(上記式(1)及び(2)において、mはp型電極パッドとn型電極パッドの端間距離であり、Lはp型電極パッドとn型電極パッドの重心同士を通る直線上における透明電極層の長さからp型電極パッドの外径dを引いた長さであり、XはIII族窒化物半導体発光素子を平面視したときの長辺の長さであり、Yは短辺の長さである。m、L、d、X及びYは、同じ長さ単位とする。)
[2] 前記基板は、(0001)C面からなる平面と、前記C面に非平行の表面からなる複数の凸部とからなる上面を有するものである前項1に記載のIII族窒化物半導体発効素子。
[3] 前記凸部は、基部幅が0.05〜5μm、高さが0.05〜5μm、かつ高さが基部幅の1/4以上のものであって、隣接する前記凸部間の間隔が前記基部幅の0.5〜5倍のものであることを特徴とする前項2に記載のIII族窒化物半導体発光素子。
[4] さらに、前記n型半導体層と前記p型半導体層の一方または両方の層に超格子多層膜を含むことを特徴とする前項1乃至前項3の何れか一項に記載のIII族窒化物半導体発光素子。
[5] 前記透明電極層が酸化インジウム中にZnOが添加されてなる透明導電性酸化物(IZO)から構成されていることを特徴とする前項1乃至前項4の何れかに記載のIII族窒化物半導体発光素子。
[6] 前記透明電極層が、六方晶構造又はビックスバイト構造を有するIn結晶を含むものであることを特徴とする前項1乃至前項5の何れかに記載のIII族窒化物半導体発光素子。
[7] 前記積層半導体層が、窒化ガリウム半導体を主体として構成されていることを特徴とする前項1乃至前項6の何れかに記載のIII族窒化物半導体発光素子。
[8] 前記発光層の発光波長が370nm〜570nmの範囲であることを特徴とする前項1乃至前項7の何れかに記載のIII族窒化物半導体発光素子。
[9] 前項1乃至前項8の何れかに記載のIII族窒化物半導体発光素子が備えられてなることを特徴とするランプ。
本発明によれば、駆動電流が変動した場合でも発光波長の変動が無いか、または変動があっても極めて小さく、また、駆動電圧を低減させるとともに出力を向上させることが可能なIII族窒化物半導体発光素子及びランプを提供できる。
さらに、好ましく前記III族窒化物半導体発光素子に用いられる基板が、(0001)C面からなる平面と、前記C面に非平行の表面からなる複数の凸部とからなる上面を有するものである場合、さらに、前記凸部において、基部幅が0.05〜5μm、高さが0.05〜5μm、かつ高さが基部幅の1/4以上のものであって、隣接する前記凸部間の間隔が前記基部幅の0.5〜5倍のものである場合には、電流(電流密度)に影響を受ける波長シフト(ブルーシフト)の影響を抑制することができる。
さらに、発光素子において、n型半導体層とp型半導体層の少なくとも一種の層に超格子多層膜を含ませた素子構造とすると、電流に影響を受ける波長シフト(ブルーシフト)の影響を抑制することができる。
さらに本発明の素子においては、透明電極層が酸化インジウム中にZnOが添加されてなる透明導電性酸化物(IZO)から構成されたものを用いると、上記効果が格段と向上する。
本発明のIII族窒化物半導体発光素子は、前述のとおり、基板と、n型半導体層、発光層、p型半導体層及び透明電極層が前記基板上に順次積層されてなる積層半導体層と、前記積層半導体層の前記透明電極層上に形成されてなるp型電極パッドと、前記積層半導体層の一部を除去して前記n型半導体層の一部を露出させた露出面に形成されたn型電極パッドと、を具備してなり、平面視形状が四辺形であるIII族窒化物半導体発光素子であって、前記透明電極層がIn、Zn、Al、Ga、Ti、Bi、Mg、W、Ce、Sn、Niのいずれか一種以上を含む透明導電性酸化物から構成され、前記p型電極パッドと前記n型電極パッドの端間距離mが下記式(1)を満たすとともに、前記III族窒化物半導体発光素子を平面視したときの長辺の長さをXとし、短辺の長さをYとしたときに、X/Yで表されるアスペクト比が下記式(2)を満たすIII族窒化物半導体発光素子である。
0.7L<m … (1)
1.5≦X/Y … (2)
但し、上記式(1)及び(2)において、mはp型電極パッドとn型電極パッドの端間距離であり、Lはp型電極パッドとn型電極パッドの重心同士を通る直線上における透明電極層の長さからp型電極パッドの外径dを引いた長さであり、XはIII族窒化物半導体発光素子を平面視したときの長辺の長さであり、Yは短辺の長さである。m、L、d、X及びYは、同じ長さ単位とする。
また、本発明のIII族窒化物半導体発光素子においては、さらに、好ましく用いられる基板が、(0001)C面からなる平面と、前記C面に非平行の表面からなる複数の凸部とからなる上面を有するものであってもよく、さらに、前記凸部において、基部幅が0.05〜5μm、高さが0.05〜5μm、かつ高さが基部幅の1/4以上のものであって、隣接する前記凸部間の間隔が前記基部幅の0.5〜5倍のものであってもよい。
また、本発明のIII族窒化物半導体発光素子においては、さらに、前記n型半導体層と前記p型半導体層の一方または両方の層に超格子多層膜を含んだIII族窒化物半導体発光素子であってもよい。
以下、本発明の実施の形態を、図面を参照して説明する。図1には、本実施形態のIII族窒化物半導体発光素子の平面模式図を示し、図2には、本実施形態のIII族窒化物半導体発光素子の断面模式図を示す。また、図3には、本実施形態で好適に用いられる基板の斜視図を示す。
図1及び図2に示すように、本実施形態のIII族窒化物半導体発光素子1は、基板11と、基板11上に積層された発光層15を含む積層半導体層20と、積層半導体層20の上面に積層された透明電極層17と、透明電極層17上に積層されたp型電極パッド18と、n型電極パッド19とを具備して構成されている。本実施形態の半導体発光素子1は、発光層15からの光を、積層半導体層20のp型電極パッド18が形成された側から取り出すフェイスアップマウント型の発光素子である。また、図1に示すように、本実施形態のIII族窒化物半導体発光素子1は、p型電極パッド18及びn型電極パッド19が形成された面から見た平面視形状が四辺形、好ましくは長方形とされている。
図3に示すように、本実施形態において好適に用いられる基板11は、その上面100に複数の凸部112が形成されている。また、図3に示すように、基板11の上面100において凸部112の形成されていない部分は、(0001)C面からなる平面111とされている。従って、図3に示すように、基板11の上面100は、(0001)C面からなる平面111と、複数の凸部112とから構成されている。
凸部112は、図3に示すように、C面に非平行の表面112cからなるものであり、表面112cに(0001)C面が現れていないものである。図3に示す凸部112は、基部112aの平面形状が略円形であり、上部に向かって徐々に外形が小さくなる形状とされており、側面112bが外側に向かって湾曲したお椀状(半球状)の形状とされている。また、凸部112の平面配置は、図3に示すように、碁盤目状に等間隔に配置されている。
また、凸部112は、基板11と同じ材質のものでもよく、基板11と異なる材質のものでもよい。たとえば、基板11がサファイア基板の場合は、凸部112をSiO、Al、SiN、ZnOなどの材質で構成してもよい。
凸部112を基板11と異なる材質で形成する方法としては、たとえば、基板11上にSiOなどの膜を形成し、この膜の上にマスクを形成し、マスクをパターニングした後にドライエッチングなどの手法でSiOなどの膜をパターニングすればよい。
また、図3に示す凸部112は、基部幅dが0.05〜5μm、好ましくは0.05〜2μmであり、高さhが0.05〜5μm、好ましくは0.05〜1μmであり、かつ高さhが基部幅dの1/4以上のものであって、隣接する凸部112間の間隔dが基部幅dの0.5〜5倍とされている。ここで、凸部112の基部幅dとは凸部112の底辺(基部112a)における最大幅の長さのことをいう。また、隣接する凸部112の間隔dとは、最近接した凸部112の基部112aの縁の間の距離をいう。
隣接する凸部112間の間隔dは、基部幅dの0.5〜5倍とされることが好ましい。凸部112間の間隔dが基部幅dの0.5倍未満であると、後述するn型半導体層14の下地層14aをエピタキシャル成長させる際に、C面からなる平面111上からの結晶成長が促進され難くなり、凸部112を下地層14aで完全に埋め込むことが難しくなるし、下地層14aあるいはn型半導体層14の表面の平坦性が十分に得られない場合がある。したがって、凸部112を埋める下地層14a上にLED構造となる半導体層の結晶を形成した場合、LED構造を構成する半導体層の結晶は、当然にピットが多く形成されることとなり、形成されるIII族窒化物半導体発光素子の出力や電気特性等の悪化につながってしまう。また、凸部112間の間隔dが基部幅dの5倍を超えると、基板11を用いてIII族窒化物半導体発光素子を形成した場合に、基板11と、基板11上に形成されたIII族窒化物半導体層との界面での光の乱反射の機会が減少し、光の取り出し効率を十分に向上させることができなくなる恐れがある。
基部幅dは0.05〜5μm、好ましくは0.05〜2μmとされることが好ましい。基部幅dが0.05μm未満であると、基板11を用いてIII族窒化物半導体発光素子を形成した場合に、光を乱反射させる効果が十分に得られない恐れがある。また、基部幅d1が5μmを超えると、凸部112を埋めてn型半導体層14の下地層14aをエピタキシャル成長させることが困難になる。
凸部112の高さhは0.05〜5μm、好ましくは0.05〜1μmとされることが好ましい。凸部112の高さhが0.05μm未満であると、基板11を用いてIII族窒化物半導体発光素子を形成した場合に、光を乱反射させる効果が十分に得られない恐れがある。また、凸部112の高さhが5μmを超えると、凸部112を埋めてn型半導体層14の下地層14aをエピタキシャル成長することが困難になり、下地層14aあるいはn型半導体層14の平坦性が十分に得られない場合がある。
また、凸部112の高さhは基部幅dの1/4以上とされることが好ましい。凸部112の高さhが基部幅dの1/4未満であると、基板11を用いてIII族窒化物半導体発光素子を形成した場合における光を乱反射させる効果や、光の取り出し効率を向上させる効果が十分に得られない恐れがある。
なお、凸部112の形状は、図3に示す例に限定されるものではなく、C面に非平行の表面からなるものであれば、いかなる形状であってもよい。例えば、基部の平面形状が略多角形であり、上部に向かって徐々に外形が小さくなる形状とされており、側面112が外側に向かって湾曲している形状であってもよい。また、側面が上部に向かって徐々に外形が小さくなる斜面からなる略円錐状や略多角錐状とされていてもよい。また、側面の傾斜角度が2段階的変化する形状であってもよい。
また、凸部112の平面配置も、図3に示す例に限定されるものではなく、等間隔であってもよいし、等間隔でなくてもよい。また、凸部112の平面配置は、四角形状であってもよいし、三角形状であってもよいし、ランダムであってもよい。
積層半導体層20は、図2に示すように、複数の半導体層が積層されて構成されている。より具体的には、積層半導体層20は、基板側から、n型半導体層14、発光層15、p型半導体層16がこの順に積層されて構成されている。n型半導体層14、発光層15及びp型半導体層16は、化合物半導体を主体としてなることが好ましく、III族窒化物半導体を主体としてなることが好ましく、窒化ガリウム系を主体としてなることがより好ましい。n型半導体層14及びp型半導体層16には、それぞれn型やp型ドーパントを含まない層を含んでいてもよい。
p型半導体層16及び発光層15は、その一辺に半円弧状の切欠部を有するようにその一部がエッチング等の手段によって除去されており、除去された部分からn型半導体層14の一部が露出されている。そして、このn型半導体層14の露出面14dにn型電極パッド19が積層されている。n型電極パッド19によってn型電極が構成されている。n型電極パッド19は、p型半導体層16及び発光層15の半円弧状の切欠部に沿うように配置されている。
また、切り欠けられたp型半導体層16の上面16cには、透明電極層17及びp型電極パッド18が積層されている。これら、透明電極層17及びp型電極パッド18によって、p型電極が構成されている。
p型半導体層16の上に積層される透明電極層17は、材料は限定されないが、p型半導体層16との接触抵抗が小さいものが好ましい。また、発光層15からの光をp型電極パッド18が形成された側に取り出すことから、透明電極層17は光透過性に優れたものが好ましい。また、p型半導体層16の全面に渡って均一に電流を拡散させるために、透明電極層17は優れた導電性を有していることが好ましい。
以上のことから、透明電極層17の構成材料としては、In、Zn、Al、Ga、Ti、Bi、Mg、W、Ce、Sn、Niのいずれか一種以上を含む導電性の酸化物からなる透光性の導電性材料が好ましい。導電性の酸化物として、ITO(酸化インジウム錫(In−SnO))、IZO(酸化インジウム亜鉛(In−ZnO))、AZO(酸化アルミニウム亜鉛(ZnO−Al))、GZO(酸化ガリウム亜鉛(ZnO−Ga))、フッ素ドープ酸化錫、酸化チタン等が挙げられるが、本発明では特に酸化インジウムにZnOが含有されたIZOを用いることが好ましい。
また、透明電極層17は、p型半導体層16の上面16cのほぼ全面を覆うように形成されていることが好ましい。また、透明電極層17を形成した後に、合金化や透明化を目的とした熱アニールを施す場合もあるが、施さなくても構わない。
次に、透明電極層17に積層されるp型電極パッド18の平面視形状は、特に限定されるものではなく、矩形、円形、三角形のいずれでもよいが、好ましくは円形がよい。また、n型電極パッド19の平面視形状は、p型半導体層16及び発光層15の半円弧状の切欠部に沿うように配置されることから、少なくとも一部がこの切欠部に沿う円弧状の外周辺を有することが好ましく、より好ましくは円形がよい。
図1に示すように、p型電極パッド18及びn型電極パッド19は、III族窒化物半導体発光素子1の平面視形状である長方形の長辺1aに沿って並ぶように配置されている。また、p型電極パッド18は、長方形の短辺1bに平行な方向のほぼ中央に配置されることが、透明電極層17全体に均一に電流を拡散できる点で好ましい。また、n型電極パッド19は、長方形の短辺1bに平行な方向のほぼ中央に配置されるとともに、一方の短辺1b寄りに配置されている。
このように、p型電極パッド18及びn型電極パッド19がそれぞれ、長方形の短辺1bに平行な方向のほぼ中央に配置されることで、p型電極パッド18とn型電極パッド19の重心O、O同士を通る直線nが、長方形の長辺1aとほぼ平行になる。
本実施形態のIII族窒化物半導体発光素子1は、図1に示すように、p型電極パッド18とn型電極パッド19の端間距離mが、上記式(1)、好ましくは下記式(3)を満たすように設定されている。なお、下記式(3)において、mはp型電極パッド18とn型電極パッド19の端間距離であり、Lはp型電極パッド18とn型電極パッド19の重心O、O同士を通る直線n上における透明電極層17の長さからp型電極パッド18の外径dを引いた長さである。
0.7L<m≦0.95L … (3)
また、本実施形態のIII族窒化物半導体発光素子1は、図1に示すように、p型電極パッド18及びn型電極パッド19が形成された面から見た平面視形状が四辺形、好ましくは長方形とされている。長方形の長辺1aの長さをXとし、短辺1bの長さをYとしたときに、X/Yで表されるアスペクト比が、上記式(2)、好ましくは下記式(4)を満たすように形成されている。なお、長辺1a及び短辺1bを電極パッド18、19の配置との関係で説明すると、長辺1aは、p型電極パッド18及びn型電極パッド19の各重心O、O同士を通る直線nに対して平行な辺であり、短辺1bは、直線nに対して直交する辺である。
1.5≦X/Y≦5 … (4)
本実施形態の半導体発光素子1においては、p型電極パッド18とn型電極パッド19との間に電流を通じることで、p型電極パッド18から透明電極層17を介してp型半導体層16に正孔が注入され、n型電極パッド19からn型半導体層14に電子が注入され、発光層15から発光を発せられるようになっている。
ここで、p型電極パッド18とn型電極パッド19の端間距離mは、0.7Lを越えるものならば特に制限なく使用でき、好ましくは、0.95L以下がよい。端間距離mが0.95Lを超えると、透明電極層17における電流経路が長くなり、透明電極層17におけるシート抵抗が高くなってVfが増大する場合がある。
また、端間距離mが0.7L以下になると、駆動電流の電流経路が、p型電極パッド18とn型電極パッド19との間の狭い領域に集中されてしまい、発光層15全体が均一に発光しなくなり、発光量も低下するので好ましくない。端間距離mを0.7L超とすることで、電極パッド間の距離が適切な長さとなり、これにより駆動電流が発光層15全体に均一に分散され、発光強度が向上する。
また、端間距離mが0.7L以下になると、所謂ブルーシフトが大きくなる。ブルーシフトは、III族窒化物半導体発光素子1において、高い駆動電圧Vfに伴ってキャリアの注入量が増加したときに、発光層15のバンドギャップが変化して本来の狙いとする発光色とは短波長側にシフトした発光が局所的に起こる現象であるが、特にアスペクト比が1.5以上の場合において端間距離mが0.7L以下になることによってブルーシフトの影響が顕著となる。従って端間距離mは0.7L超とすることが好ましい。
また、端間距離mは、透明電極層17をIZOにすることによって更に大きくすることができ、例えばIZOからなる透明電極層17を用いた発光素子1においては、透明電極層17によるシート抵抗が低下するので、端間距離mを、0.7Lを越えて使用することができる。これにより上記のブルーシフトを更に緩和することができる。
さらに、本実施形態では、端間距離mを0.73L〜0.90Lの範囲、より好ましくは0.75L〜0.85Lの範囲とすることで、ブルーシフト(Δλ)をより小さくすることができ、ブルーシフトの緩和によって、電流値によって発光色が変色することがなく、常に一定の発光色を得ることができる。
また、III族窒化物半導体発光素子1を平面視した際の長辺1aの長さをXとし、短辺1bの長さをYとしたときのアスペクト比X/Yは、1.5以上であれば制限なく使用できる。アスペクト比X/Yが5超であると、駆動電流の電流経路が長大となり、シート抵抗が大きくなって電圧降下が生じ、発光輝度Pに対する駆動電圧Vfの比であるP/Vfが低下する場合があり、この場合好ましくない。また、アスペクト比が1.5未満になると、パッド間距離を十分に取ることができず、結果的に出力(Po)が低くなり、また発光効率も低くなる。
さらに本発明においては、透明電極層17は、結晶化された構造のものを使用してよく、特に六方晶構造又はビックスバイト構造を有するIn結晶を含む透明電極層を好ましく使用することができる。
六方晶構造のIn結晶を含むIZOを透明電極層17として使用する場合、エッチング性に優れたアモルファスのIZO膜を用いて特定形状に加工することができ、さらにその後、熱処理等によりアモルファス状態から当該結晶を含む構造に転移させることで、アモルファスのIZO膜よりも透光性の優れた電極に加工することができる。
また、IZO膜としては、比抵抗が最も低くなる組成を使用することが好ましい。例えば、IZO中のZnO濃度は1〜20質量%であることが好ましく、5〜15質量%の範囲であることが更に好ましい。10質量%であると特に好ましい。
また、IZO膜の膜厚は、低比抵抗、高光透過率を得ることができる35nm〜10000nm(10μm)の範囲であることが好ましい。さらに、生産コストの観点から、IZO膜の膜厚は1000nm(1μm)以下であることが好ましい。
IZO膜のパターニングは、後述の熱処理工程を行なう前に行なうことが望ましい。熱処理により、アモルファス状態のIZO膜は結晶化されたIZO膜となるため、アモルファス状態のIZO膜と比較してエッチングが難しくなる。これに対し、熱処理前のIZO膜は、アモルファス状態であるため、周知のエッチング液(ITO−07Nエッチング液(関東化学社製))を用いて容易に精度良くエッチングすることが可能である。
また、アモルファス状態のIZO膜のエッチングは、ドライエッチング装置を用いて行なっても良い。このとき、エッチングガスにはCl2、SiCl4、BCl3等を用いることができる。
アモルファス状態のIZO膜は、例えば500℃〜1000℃の熱処理を行ない、条件を制御することで六方晶構造のIn結晶を含むIZO膜や、ビックスバイト構造のIn結晶を含むIZO膜にすることができる。六方晶構造のIn結晶を含むIZO膜は前述したようにエッチングし難いので、上述のエッチング処理の後に熱処理することが好ましい。
また、IZO膜の熱処理は、O2を含まない雰囲気で行なうことが望ましく、O2を含まない雰囲気としては、N2雰囲気などの不活性ガス雰囲気や、またはN2などの不活性ガスとH2の混合ガス雰囲気などを挙げることができ、N2雰囲気、またはN2とH2の混合ガス雰囲気とすることが望ましい。
IZO膜の熱処理をN2雰囲気、またはN2とH2の混合ガス雰囲気中で行なうと、例えば、IZO膜を六方晶構造のIn結晶を含む膜に結晶化させるとともに、IZO膜のシート抵抗を効果的に減少させることが可能である。
IZO膜の熱処理する場合の温度は、500℃〜1000℃が好ましい。500℃未満の温度で熱処理を行なった場合、IZO膜を十分に結晶化できない恐れが生じ、IZO膜の光透過率が十分に高いものとならない場合がある。1000℃を超える温度で熱処理を行なった場合には、IZO膜は結晶化されているが、IZO膜の光透過率が十分に高いものとならない場合がある。また、1000℃を超える温度で熱処理を行なった場合、IZO膜の下にある半導体層を劣化させる恐れもある。
また、アモルファス状態のIZO膜を結晶化させる場合、成膜条件や熱処理条件などが異なるとIZO膜中の結晶構造が異なる。しかし、本発明においては、接着層との接着性の点において、透明電極層は材料に限定されないが結晶性の材料の方が好ましく、特に結晶性IZOの場合にはビックスバイト結晶構造のIn結晶を含むIZOであってもよく、六方晶構造のIn結晶を含むIZOであってもよい。特に六方晶構造のIn結晶を含むIZOがよい。
特に、前述のように、熱処理によって結晶化したIZO膜は、アモルファス状態のIZO膜に比べて、p型電極パッド18やp型半導体層16との密着性が良いため、本発明において大変有効である。
次に、p型電極パッド18は、ボンディングワイヤとの密着性に優れたものがよい。また、p型電極パッド18は、発光層15からの光を反射する機能を更に有するものでもよい。従って、p型電極パッド18は、ボンディング層のみからなる単層構造であってもよく、金属反射層とボンディング層とが積層された積層体でもよい。金属反射層は多層膜であってもよい。
p型電極パッド18が金属反射層を有する場合には、発光層15から発した光の一部が、透明電極層17を透過し、透明電極層17とp型電極パッド18との界面においてp型電極パッド18によって反射され、再度、積層半導体層20の内部に導入される。そして、積層半導体層20に再導入された光は、更に透過と反射を繰り返した後に、p型電極パッド18の形成領域以外の箇所から半導体発光素子1の外部に取り出される。
金属反射層は、反射率の高い金属で構成することが好ましく、Ru、Rh、Pd、Os、Ir、Pt等の白金族金属、Cr、Al、Ag、およびこれらの金属の少なくも一種を含む合金で構成することがより好ましい。なかでも、Al、Ag、Ptおよびこれらの金属の少なくも一種を含む合金は、電極用の材料として一般的であり、入手のし易さ、取り扱いの容易さなどの点から、優れている。また、金属反射層は、高い反射率を有する金属で形成した場合、厚さが20〜3000nmであることが望ましい。金属反射層が薄すぎると充分な反射の効果が得らない。厚すぎると特に利点は生じず、工程時間の長時間化と材料の無駄を生じるのみである。更に望ましくは、50〜1000nmであり、最も望ましいのは100〜500nmである。
p型電極パッド18の最上層となるボンディング層は、ボンディングボールとの密着性の良い材料とすることが望ましい。ボンディングボールには金を使用することが多く、金ボールとの密着性の良い金属としてはAuとAlが知られている。中でも、特に望ましいのは金である。この最上層の厚さは50〜1000nmが望ましく、更に望ましくは100〜500nmである。薄すぎるとボンディングボールとの密着性が悪くなり、厚すぎても特に利点は生ぜず、コスト増大を招くのみである。
また、p型電極パッド18の電極面積としては、できるだけ大きい方がボンディング作業はしやすいものの、発光の取り出しの妨げになる。例えば、チップ面の面積の半分を超えるような面積を覆っては、発光の取り出しの妨げとなり、出力が著しく低下する。逆に小さすぎるとボンディング作業がしにくくなり、製品の収率を低下させる。従ってp型電極パッド18は、ボンディングボールの直径よりもわずかに大きい程度が好ましく、外径dが100μmの円形であることが一般的である。
次に、n型電極パッド19はボンディングパットを兼ねており、積層半導体層20のn型半導体層14に接するように形成されている。このため、n型電極パッド19を形成する際には、発光層15およびp半導体層16の一部を除去してn型半導体層14のnコンタクト層を露出させ、この露出面14d上にボンディングパッドを兼ねるn型電極パッド19を形成する。
n型電極パッド19としては、各種組成や構造が周知であり、これら周知の組成や構造を何ら制限無く用いることができ、この技術分野でよく知られた慣用の手段で設けることができる。
次に、本実施形態の半導体発光素子1を構成する基板及び積層半導体層20について説明する。
(基板11)
本実施形態の半導体発光素子の基板11としては、上述したように、図3に示されるような凸部112を有する基板が好ましく、また、III族窒化物半導体が表面にエピタキシャル成長される基板であれば、特に限定されず、各種の基板を選択して用いることができる。例えば、サファイア、SiC、シリコン、酸化亜鉛、酸化マグネシウム、酸化マンガン、酸化ジルコニウム、酸化マンガン亜鉛鉄、酸化マグネシウムアルミニウム、ホウ化ジルコニウム、酸化ガリウム、酸化インジウム、酸化リチウムガリウム、酸化リチウムアルミニウム、酸化ネオジウムガリウム、酸化ランタンストロンチウムアルミニウムタンタル、酸化ストロンチウムチタン、酸化チタン、ハフニウム、タングステン、モリブデン等からなる基板を用いることができる。
また、上記基板の中でも、特に、上面100がc面(0001)となるサファイア基板を用いることが好ましい。サファイア基板を用いる場合は、サファイアのc面および凸部112上に中間層12(バッファ層)を形成するとよい。
中間層12をスパッタ法により形成した場合、上記基板の内、高温でアンモニアに接触することで化学的な変性を引き起こすことが知られている酸化物基板や金属基板等を用いることができ、アンモニアを使用せずに中間層12を成膜することもできる。また、後述のn型半導体層14を構成するために下地層14aを、アンモニアを使用する方法により成膜した場合には、中間層12がコート層としても作用するので、これらの方法は基板11の化学的な変質を防ぐ点で効果的である。
また、中間層12をスパッタ法により形成した場合、基板11の温度を低く抑えることが可能なので、高温で分解してしまう性質を持つ材料からなる基板11を用いた場合でも、基板11にダメージを与えることなく基板上への各層の成膜が可能である。
(積層半導体層20)
本明細書において、積層半導体層20とは、基板11上に形成される発光層15を含む、積層構造の半導体層を指す。具体的には積層半導体層20は、例えば、図2に示すように、III族窒化物半導体である場合、III族窒化物半導体からなる積層半導体であって、基板上のn型半導体層14、発光層15及びp型半導体層16の各層がこの順で積層されてなるものが挙げられる。積層半導体層20は、さらに下地層14a、中間層12を含めて呼んでもよい。積層半導体層20は、MOCVD法で形成すると結晶性の良いものが得られるが、スパッタリング法によっても条件を最適化することで、MOCVD法よりも優れた結晶性を有する半導体層を形成できる。以下、順次説明する。
(中間層12(バッファ層))
中間層(バッファ層)12は、多結晶のAlGa1−xN(0≦x≦1)からなるものが好ましく、単結晶のAlGa1−xN(0≦x≦1)のものでもよい。更に、V族としてAsやPを含んでも構わないが、バッファ層12をAlNからなる組成とすることで、効率的に単結晶組織からなる層とすることができる。
バッファ層12は、上述のように、例えば、多結晶のAlGa1−xN(0≦x≦1)からなる厚さ0.01〜0.5μmのものとすることができる。バッファ層12の厚みが0.01μm未満であると、バッファ層12により基板11と下地層14aとの格子定数の違い緩和する効果が十分に得られない場合がある。また、バッファ層12の厚みが0.5μmを超えると、バッファ層12としての機能には変化が無いのにも関わらず、バッファ層12の成膜処理時間が長くなり、生産性が低下する虞がある。
バッファ層12は、基板11と下地層14aとの格子定数の違いを緩和し、基板11の(0001)面(C面)上にC軸配向した単結晶層の形成を容易にする働きがある。したがって、バッファ層12の上に単結晶の下地層14aを積層すると、より一層結晶性の良い下地層14aが積層できる。なお、本発明においては、バッファ層形成工程を行なうことが好ましいが、行なわなくても良い。
バッファ層12をなすIII族窒化物半導体の結晶は、単結晶構造を有するものであってもよい。III族窒化物半導体の結晶は、成長条件を制御することにより、上方向だけでなく、面内方向にも成長して単結晶構造を形成する。このため、バッファ層12の成膜条件を制御することにより、単結晶構造のIII族窒化物半導体の結晶からなるバッファ層12とすることができる。このような単結晶構造を有するバッファ層12を基板11上に成膜した場合、バッファ層12のバッファ機能が有効に作用するため、その上に成膜されたIII族窒化物半導体は良好な配向性及び結晶性を有する結晶膜となる。
(下地層)
下地層14aとしては、AlGaInN(0≦x≦1、0≦y≦1、0≦z≦1、x+y+z=1)が挙げられるが、AlGa1−xN(0≦x<1)を用いると結晶性の良い下地層14aを形成できるため好ましい。
下地層14aの膜厚は0.1μm以上が好ましく、より好ましくは0.5μm以上であり、1μm以上が最も好ましい。この膜厚以上にした方が結晶性の良好なAlGa1−xN層が得られやすい。
下地層14aの最大厚さHは、凸部112の高さhの2倍以上とすると、表面の平坦な下地層14aが得られるため好ましい。下地層14aの最大厚さHが凸部112の高さhの2倍より小さいと、凸部112を埋め込んで成長した下地層14aの表面の平坦性が不十分となり、下地層14a上にLED構造を積層した場合にLED構造を構成する結晶の結晶性が悪くなる場合がある。
下地層14aの結晶性を良くするためには、下地層14aは不純物をドーピングしない方が望ましい。しかし、p型あるいはn型の導電性が必要な場合は、アクセプター不純物あるいはドナー不純物を添加することが出来る。
例えば、サファイア基板の表面に単結晶のIII族窒化物半導体層をエピタキシャル成長する場合、C面からはC軸方向に配向した単結晶がエピタキシャル成長しやすく、C面以外の表面上からは単結晶のエピタキシャル成長が生じにくい傾向がある。また、MOCVD法を用いてサファイア基板の表面に単結晶のIII族窒化物半導体層を成長させると、C面からは単結晶層がエピタキシャル成長するが、C面以外の表面上には単結晶層がエピタキシャル成長しない。したがって、下地層14aの成長は、MOCVD法により行なうことが好ましい。本実施形態において、バッファ層12の形成された基板11の上面100上に、MOCVD法により単結晶の下地層14aをエピタキシャル成長させると、C面に非平行の表面112cからなる凸部112の表面112cからは結晶が成長せず、(0001)C面からなる平面111からのみC軸方向に配向した結晶がエピタキシャル成長する。
下地層14aをMOCVD法で積層する場合、キャリアガスとして水素(H)または窒素(N)、III族原料であるGa源としてトリメチルガリウム(TMG)またはトリエチルガリウム(TEG)、Al源としてトリメチルアルミニウム(TMA)またはトリエチルアルミニウム(TEA)、In源としてトリメチルインジウム(TMI)またはトリエチルインジウム(TEI)、V族原料であるN源としてアンモニア(NH)、ヒドラジン(N)などが用いられる。また、ドーパントとしては、n型にはSi原料としてモノシラン(SiH)またはジシラン(Si)を、Ge原料としてゲルマンガス(GeH)や、テトラメチルゲルマニウム((CHGe)やテトラエチルゲルマニウム((CGe)等の有機ゲルマニウム化合物を利用できる。
また、凸部112の形成された基板11は、凸部112の形成されていない基板と比較して、上面100に下地層14aをMOCVD法でエピタキシャル成長した場合に、平坦性の良好な下地層14aを積層することが困難である。また、凸部112の形成された基板11の上面100に積層された下地層14aは、結晶性を悪化させるC軸方向の傾き(チルト)やC軸のねじれ(ツイスト)等が生じやすい。
このため、凸部112の形成された基板11の上面100に下地層14aをMOCVD法でエピタキシャル成長させる場合、十分な表面平坦性や良好な結晶性を得るために、以下に示す成長条件とすることが望ましい。
(成長条件)
凸部112の形成された基板11の上面100に下地層14aをMOCVD法でエピタキシャル成長させる場合、成長圧力および成長温度を以下に示す条件とすることが好ましい。成長圧力を低くし成長温度を高くすると、横方向の結晶成長が促進され、成長圧力を高くし成長温度を低くすると、ファセット成長モード(△形状)になる。
また、成長初期の成長圧力を高くすると、X線ロッキングカーブの半値幅(XRC−FWHM)が小さくなり、結晶性が向上する傾向がある。
したがって、凸部112の形成された基板11の上面100に下地層14aをMOCVD法でエピタキシャル成長させる場合、下地層14aの膜厚が2μm程度以上になるまで(前半)と、下地層14aを2μm程度以上積層した後(後半)とで成長圧力を2段階に変化させることが好ましい。
前半は、成長圧力を40kPa以上とすることが好ましく、60kPa程度とすることがより好ましい。成長圧力を40kPa以上とすると、ファセット成長モード(△形状)になり、転位が横方向に屈曲し、エピ表面に貫通しない。このため、成長圧力を高くすると、低転位化され、結晶性が良好となると推定される。また、成長圧力を40kPa未満とすると、結晶性が悪化し、X線ロッキングカーブの半値幅(XRC−FWHM)が大きくなるため好ましくない。
しかし、成長圧力を40kPa以上とすると、エピタキシャル成長させた下地層14aの表面にピットが発生しやすくなり、十分な表面平坦性が得られない場合がある。このため、成長圧力を40kPa以上とする場合、成長温度を1140℃以下とすることが好ましく、1120℃程度とすることがより好ましい。成長温度を1140℃以下とすることで、成長圧力を40kPa以上、好ましくは60kPa程度とした場合であっても、ピットの発生を十分に抑制できる。
また、後半は、成長圧力を40kPa以下とすることが好ましく、20kPa程度とすることがより好ましい。後半に成長圧力を40kPa以下とすることで、横方向の結晶成長を促進することができ、表面平坦性に優れた下地層14aが得られる。
(n型半導体層)
n型半導体層14は、通常nコンタクト層14bとnクラッド層14cとから構成されるのが好ましい。nコンタクト層14bはnクラッド層14cを兼ねることも可能である。また、前述の下地層14aをn型半導体層14に含めてもよい。
nコンタクト層14bは、n型電極パッド19を設けるための層である。nコンタクト層14bとしては、AlGa1−xN層(0≦x<1、好ましくは0≦x≦0.5、さらに好ましくは0≦x≦0.1)から構成されることが好ましい。また、nコンタクト層14bにはn型不純物がドープされていることが好ましく、n型不純物を1×1017〜1×1020/cm、好ましくは1×1018〜1×1019/cmの濃度で含有すると、n型電極パッド19との良好なオーミック接触の維持の点で好ましい。n型不純物としては、特に限定されないが、例えば、Si、GeおよびSn等が挙げられ、好ましくはSiおよびGeが挙げられる。
nコンタクト層14bの膜厚は、0.5〜5μmとされることが好ましく、1〜3μmの範囲に設定することがより好ましい。nコンタクト層14bの膜厚が上記範囲にあると、半導体の結晶性が良好に維持される。
nコンタクト層14bと発光層15との間には、nクラッド層14cを設けることが好ましい。nクラッド層14cは、発光層15へのキャリアの注入とキャリアの閉じ込めを行なう層である。nクラッド層14cはAlGaN、GaN、GaInNなどで形成することが可能である。また、これらの構造のヘテロ接合や複数回積層した超格子構造としてもよい。nクラッド層14cをGaInNで形成する場合には、発光層15のGaInNのバンドギャップよりも大きくすることが望ましいことは言うまでもない。
nクラッド層14cの膜厚は、特に限定されないが、好ましくは0.005〜0.5μmであり、より好ましくは0.005〜0.1μmである。nクラッド層14cのn型ドープ濃度は1×1017〜1×1020/cmが好ましく、より好ましくは1×1018〜1×1019/cmである。ドープ濃度がこの範囲であると、良好な結晶性の維持および素子の動作電圧低減の点で好ましい。
なお、nクラッド層14cを、超格子構造(超格子多層膜)を含む層とする場合には、詳細な図示を省略するが、100オングストローム以下の膜厚を有したIII族窒化物半導体からなるn側第1層と、該n側第1層と組成が異なるとともに100オングストローム以下の膜厚を有したIII族窒化物半導体からなるn側第2層とが積層された構造を含むものであっても良い。また、nクラッド層14cは、n側第1層とn側第2層とが交互に繰返し積層された構造を含んだものであってもよい。また、好ましくは、前記n側第1層又はn側第2層の何れかが、活性層(発光層15)に接する構成とすれば良い。
上述のようなn側第1層及びn側第2層は、例えばAlを含むAlGaN系(単にAlGaNと記載することがある)、Inを含むGaInN系(単にGaInNと記載することがある)、GaNの組成とすることができる。また、n側第1層及びn側第2層は、GaInN/GaNの交互構造、AlGaN/GaNの交互構造、GaInN/AlGaNの交互構造、組成の異なるGaInN/GaInNの交互構造(本発明における“組成の異なる”との説明は、各元素組成比が異なることを指し、以下同様である)、組成の異なるAlGaN/AlGaNの交互構造であってもよい。本発明においては、n側第1層及びn側第2層は、GaInN/GaNの交互構造又は組成の異なるGaInN/GaInNであることが好ましい。
上記n側第1層及びn側第2層の超格子層は、それぞれ60オングストローム以下であることが好ましく、それぞれ40オングストローム以下であることがより好ましく、それぞれ10オンストローム〜40オングストロームの範囲であることが最も好ましい。超格子層を形成するn側第1層とn側第2層の膜厚が100オングストローム超だと、結晶欠陥が入りやすく好ましくない。
上記n側第1層及びn側第2層は、それぞれドープした構造であってもよく、また、ドープ構造/未ドープ構造の組み合わせであってもよい。ドープされる不純物としては、上記材料組成に対して従来公知のものを、何ら制限無く適用できる。例えば、nクラッド層として、GaInN/GaNの交互構造又は組成の異なるGaInN/GaInNの交互構造のものを用いた場合には、不純物としてSiが好適である。また、上述のようなn側超格子多層膜は、GaInNやAlGaN、GaNで代表される組成が同じであっても、ドーピングを適宜ON、OFFしながら作製してもよい。
(発光層)
n型半導体層14の上に積層される発光層15としては、単一量子井戸構造あるいは多重量子井戸構造などの発光層15がある。図2に示すような、量子井戸構造の井戸層15bとしては、Ga1−yInN(0<y<0.4)からなるIII族窒化物半導体層が通常用いられる。井戸層15bの膜厚としては、量子効果の得られる程度の膜厚、例えば1〜10nmとすることができ、好ましくは2〜6nmとすると発光出力の点で好ましい。
また、多重量子井戸構造の発光層15の場合は、上記Ga1−yInNを井戸層15bとし、井戸層15bよりバンドギャップエネルギーが大きいAlGa1−zN(0≦z<0.3)を障壁層15aとする。井戸層15bおよび障壁層15aには、設計により不純物をドープしてもしなくてもよい。このような発光層15を用いることで、発光層15の発光波長を370nm〜570nmの範囲とすることができる。
(p型半導体層)
p型半導体層16は、通常、pクラッド層16aおよびpコンタクト層16bから構成される。また、pコンタクト層16bがpクラッド層16aを兼ねることも可能である。
pクラッド層16aは、発光層15へのキャリアの閉じ込めとキャリアの注入を行なう層である。pクラッド層16aとしては、発光層15のバンドギャップエネルギーより大きくなる組成であり、発光層15へのキャリアの閉じ込めができるものであれば特に限定されないが、好ましくは、AlGa1−xN(0<x≦0.4)のものが挙げられる。pクラッド層16aが、このようなAlGaNからなると、発光層へのキャリアの閉じ込めの点で好ましい。pクラッド層16aの膜厚は、特に限定されないが、好ましくは1〜400nmであり、より好ましくは5〜100nmである。pクラッド層16aのp型ドープ濃度は、1×1018〜1×1021/cmが好ましく、より好ましくは1×1019〜1×1020/cmである。p型ドープ濃度が上記範囲であると、結晶性を低下させることなく良好なp型結晶が得られる。
また、pクラッド層16aは、複数回積層した超格子構造としてもよい。
なお、pクラッド層16aを、超格子構造(超格子多層膜)を含む層とする場合には、詳細な図示を省略するが、100オングストローム以下の膜厚を有したIII族窒化物半導体からなるp側第1層と、該p側第1層と組成が異なるとともに100オングストローム以下の膜厚を有したIII族窒化物半導体からなるp側第2層とが積層された構造を含むものであっても良い。また、p側第1層とp側第2層とが交互に繰返し積層された構造を含んだものであっても良い。
上述のようなp側第1層及びp側第2層は、それぞれ異なる組成、例えば、AlGaN、GaInN又はGaNの内の何れの組成であっても良い、また、GaInN/GaNの交互構造、AlGaN/GaNの交互構造、又はGaInN/AlGaNの交互構造であっても良い。本発明においては、p側第1層及びp側第2層は、AlGaN/AlGaN又はAlGaN/GaNの交互構造であることが好ましい。
上記p側第1層及びp側第2層の超格子層は、それぞれ60オングストローム以下であることが好ましく、それぞれ40オングストローム以下であることがより好ましく、それぞれ10オングストローム〜40オングストロームの範囲であることが最も好ましい。超格子層を形成するp側第1層とp側第2層の膜厚が100オングストローム超だと、結晶欠陥等を多く含む層となり、好ましくない。
上記p側第1層及びp側第2層は、それぞれドープした構造であっても良く、また、ドープ構造/未ドープ構造の組み合わせであっても良い。ドープされる不純物としては、上記材料組成に対して従来公知のものを、何ら制限無く適用できる。例えば、pクラッド層として、AlGaN/GaNの交互構造又は組成の異なるAlGaN/AlGaNの交互構造のものを用いた場合には、不純物としてMgが好適である。また、上述のようなp側超格子多層膜は、GaInNやAlGaN、GaNで代表される組成が同じであっても、ドーピングを適宜ON、OFFしながら作製してもよい。
pコンタクト層16bは、正極を設けるための層である。pコンタクト層16bは、AlGa1−xN(0≦x≦0.4)が好ましい。Al組成が上記範囲であると、良好な結晶性の維持およびpオーミック電極との良好なオーミック接触の点で好ましい。p型不純物(ドーパント)を1×1018〜1×1021/cmの濃度、好ましくは5×1019〜5×1020/cmの濃度で含有していると、良好なオーミック接触の維持、クラック発生の防止、良好な結晶性の維持の点で好ましい。p型不純物としては、特に限定されないが、例えば好ましくはMgが挙げられる。pコンタクト層16bの膜厚は、特に限定されないが、0.01〜0.5μmが好ましく、より好ましくは0.05〜0.2μmである。pコンタクト層16bの膜厚がこの範囲であると、発光出力の点で好ましい。
(半導体発光素子の製造方法)
本実施形態の半導体発光素子1を製造するには、先ず、サファイア基板等の基板11を用意し、基板11の上面上にバッファ層12を積層する。バッファ層12を基板11上に形成する場合、基板11に前処理を施してからバッファ層12を形成することが望ましい。
前処理としては、例えば、スパッタ装置のチャンバ内に基板11を配置し、バッファ層12を形成する前にスパッタするなどの方法によって行うことができる。具体的には、チャンバ内において、基板11をArやNのプラズマ中に曝す事によって上面を洗浄する前処理を行なってもよい。ArガスやNガスなどのプラズマを基板11に作用させることで、基板11の上面に付着した有機物や酸化物を除去することができる。
基板11上に、例えばAlをターゲットとし、例えば窒素原料を反応ガスとするスパッタ法によってバッファ層12を成膜する。例えば、スパッタ法によって単結晶構造を有するバッファ層12を形成する場合、チャンバ内の窒素原料と不活性ガスの流量に対する窒素流量の比を、窒素原料が50%〜100%、望ましくは75%となるようにすることが望ましい。なお、バッファ層12は、上述したスパッタ法だけでなく、MOCVD法で形成することもできる。
次に、バッファ層12の形成された基板11の上面上に、下地層14aを形成する。成膜方法は、前述した通りである。
下地層14aの形成後、nコンタクト層14b及びnクラッド層14cを積層してn型半導体層14を形成する。nコンタクト層14b及びnクラッド層14cは、スパッタ法で形成してもよく、MOCVD法で形成してもよい。
発光層15の形成は、スパッタ法、MOCVD法のいずれの方法でもよいが、特にMOCVD法が好ましい。具体的には、障壁層15aと井戸層15bとを交互に繰り返して積層し、且つ、n型半導体層14側及びp型半導体層16側に障壁層15aが配される順で積層すればよい。
また、p型半導体層16の形成は、スパッタ法、MOCVD法のいずれの方法でもよい。具体的には、pクラッド層16aと、pコンタクト層16bとを順次積層すればよい。
その後、p型半導体層16上に透明電極層17を積層し、例えば一般に知られたフォトリソグラフィの手法によって所定の領域以外の透明電極層17を除去する。続いて、同様に例えばフォトリソグラフィによりパターニングして、所定の領域の積層半導体層20の一部をエッチングしてnコンタクト層14bの一部を露出させ、nコンタクト層14bの露出面14dにn型電極パッド19を形成する。また、透明電極層17の上にp型電極パッド18を形成する。n型電極パッド19、透明電極層17及びp型電極パッド18の寸法関係は、上記式(1)及び式(2)(式(3)及び式(4))を満たすように調整すればよい。
このようにして、図1〜図2に示す半導体発光素子1が製造される。
上記のIII族窒化物半導体発光素子1によれば、p型電極パッド18とn型電極パッド19の端間距離mが上記式(1)(又は式(3))を満たすとともに、X/Yで表されるアスペクト比が上記式(2)(又は式(4))を満たすように構成されているので、Vfが低減されるとともに、発光輝度PとVfの比であるP/Vfを高めることができる。
すなわち、端間距離mを0.7L超とすることで、電極パッド18、19間の距離が適切な長さとなり、これにより駆動電流が発光層15全体に均一に分散され、発光強度を向上できる。また、端間距離mを0.95L未満とすることで、透明電極層17における電流経路が比較的短くなり、透明電極層17におけるシート抵抗が低くなってVfを低減できる。従って端間距離mを0.7L超、0.95L未満の範囲とすることで、Vfを低くすると同時に発光輝度Pが高くなり、P/Vfを向上できる。
また、端間距離mを0.7L超とすることで、ブルーシフトの影響を低減することができる。
また、アスペクト比X/Yを5以下とすることで、駆動電流の電流経路が比較的短くなり、シート抵抗が低減されて電圧降下が少なくなり、発光輝度Pに対する駆動電圧Vfの比であるP/Vfを高めることができる。また、アスペクト比を1.5超とすることで、発光層15を均一に発光させることができる。
さらに、上記のIII族窒化物半導体発光素子1によれば、凸部112を有する基板11の上にバッファ層12を介して積層半導体層20を形成するので、積層半導体層20の結晶性が向上し、これにより、ブルーシフトを小さくすることができる。
特に、基部幅dが0.05〜2μm、凸部112の高さhが0.05〜1μm、かつ高さhが基部幅dの1/4以上であり、隣接する凸部112間の間隔dが基部幅dの0.5〜5倍である基板11を用いることで、ブルーシフトをより小さくすることができる。
また、上記のIII族窒化物半導体発光素子1によれば、透明電極層17が酸化インジウム中にZnOが添加された透明導電性酸化物から構成されているので、透明電極層17のシート抵抗を低減することができ、これにより端間距離mを大きくすることが可能になり、ブルーシフトの影響をより少なくすることができる。
また、上記のIII族窒化物半導体発光素子1によれば、透明電極層17が、六方晶構造又はビックスバイト構造を有するIn結晶を含むものであるので、エッチング性に優れたアモルファスのIZO膜を用いて特定形状に加工してから、熱処理等によりアモルファス状態から当該結晶を含む構造に転移させることができ、アモルファスのIZO膜よりも透光性の優れた電極に加工することができ、光の取出効率を高めることができる。
(ランプ)
次に、本実施形態のランプは、本実施形態の半導体発光素子1が用いられてなるものである。
本実施形態のランプとしては、例えば、上記の半導体発光素子1と蛍光体とを組み合わせてなるものを挙げることができる。半導体発光素子1と蛍光体とを組み合わせたランプは、当業者周知の手段によって当業者周知の構成とすることができる。また、従来から、半導体発光素子1と蛍光体と組み合わせることによって発光色を変える技術が知られており、本実施形態のランプにおいてもこのような技術を何ら制限されることなく採用することが可能である。
図4は、上記の半導体発光素子1を用いて構成したランプの一例を模式的に示した概略図である。図4に示すランプ3は、砲弾型のものであり、図1〜2に示す半導体発光素子1が用いられている。図4に示すように、半導体発光素子1のp型電極パッド18がワイヤー33で2本のフレーム31、32の内の一方(図4ではフレーム31)に接着され、発光素子1のn型電極パッド19がワイヤー34で他方のフレーム32に接合されることにより、半導体発光素子1が実装されている。また、半導体発光素子1の周辺は、透明な樹脂からなるモールド35で封止されている。
本実施形態のランプは、上記の半導体発光素子1が用いられてなるものであるので、優れた発光特性を備えたものとなる。
なお、本実施形態のランプは、一般用途の砲弾型、携帯のバックライト用途のサイドビュー型、表示器に用いられるトップビュー型等いかなる用途にも用いることができる。
次に、本発明を実施例によりさらに詳細に説明するが、本発明はこれらの実施例にのみ限定されるものではない。
(試験例1〜10)
図1〜図2に示す窒化ガリウム系化合物半導体からなる半導体発光素子を製造した。試試験例1〜5の半導体発光素子は、サファイアからなる基板11上に、AlNからなるバッファ層12を介して、厚さ8μmのアンドープGaNからなる下地層14a、厚さ2μmのSiドープn型GaNコンタクト層14b、厚さ250nmのn型In0.1Ga0.9Nクラッド層14c、厚さ16nmのSiドープGaN障壁層および厚さ2.5nmのIn0.14Ga0.86N井戸層を5回積層し、最後に障壁層を設けた多重量子井戸構造の発光層15、厚さ10nmのMgドープp型Al0.07Ga0.93Nクラッド層16a、厚さ150nmのMgドープp型GaNコンタクト層16bを順に積層した。これら窒化ガリウム系化合物半導体の積層は、MOCVD法により、当該技術分野においてよく知られた通常の条件で行なった。
また、試験例6〜10の半導体発光素子については、In0.2Ga0.8N井戸層を5回積層したほかは、試験例1〜5と同じ条件で製造した。
更に、p型GaNコンタクト層16b上に、厚さ200nmのIZO膜からなる透明電極層17を形成した。IZO膜は、スパッタリング法にて形成した。即ち、IZO膜は、ZnO;10質量%のIZOターゲットを使用してDCマグネトロンスパッタにより約250nmの膜厚で成膜した。ここで形成したIZO膜のシート抵抗は、17Ω/sqであって、成膜直後のIZO膜は、X線回析(XRD)にてアモルファスであることを確認した。そして、周知のフォトリソグラフィ法とウェットエッチング法により、p型GaNコンタクト層16b上にIZO膜を設けた。
さらにウェットエッチングによるパターニング後、RTAアニール炉を用いて、700℃の温度でNガス雰囲気の熱処理を行ない、350〜600nmの波長領域において成膜直後よりも高い光透過率を示すIZO膜を得た。シート抵抗は10Ω/sqであった。また、熱処理後のX線回析(XRD)の測定では、六方晶構造のIn23結晶からなるX線のピークが検出されており、IZO膜が六方晶構造で結晶化していることが確認された。
次に、IZO膜の上に、200nmのAlからなる金属反射層、80nmのTiからなるバリア層及び200nmのAuからなるボンディング層からなる3層構造のp型電極パッド18を、フォトリソグラフィの手法を用いて形成した。
次に、これもフォトリソグラフィの手法を用いてエッチングを施し、所望の領域にn型コンタクト層を露出させ、このn型GaNコンタクト層上にTi/Auの二層構造のn型電極パッド19を形成し、光取り出し面を半導体側とした。
このようにして、表1に記載のアスペクト比、透明電極層の長さL、端間距離m(単位L)の平面視長方形状のIII族窒化物半導体発光素子(試験例1〜10)を製造した。また、試験例1〜10の基板11に設けた凸部112は、表1中の「凸部」の欄に示す通りとした。表1中の「凸部」の欄においては、凸部112の高さhが2.0μm、間隔dが3μmのものを「○」、凸部112の高さhが1.2μm、間隔dが1.5μmのものを「◎」、凸部112を有さない平坦な基板を「×」とそれぞれ表示した。
また、試験例1〜10の半導体発光素子においては、n型半導体層及びp型半導体層を超格子構造とした。すなわち、試験例1〜10において、超格子多層膜を含むn型半導体として、nクラッド層をGaInN/GaNの交互構造による超格子構造とした。また、超格子多層膜を含むp型半導体層として、pクラッド層及びpコンタクト層の両方をAlGaN/GaNの交互構造による超格子構造とした。
試験例1〜10の発光素子について、公知なPhotoluminescence(PL)による発光波長λ(PL)及び40mAの駆動電流における発光波長λ(40mA)(単位はnm)をそれぞれ測定した。そして、発光波長λ(PL)、λ(40mA)の差の絶対値(Δλ:ブルーシフト)(単位はnm)を求めた。また、駆動電流が20mAのときの駆動電圧Vf(V)、発光出力Po(mW)、Po/Vfをそれぞれ求めた。結果を表1に示す。
Figure 2009253056
表1に示すように、青色発光素子の試験例4,5の発光素子は、上記式(1)〜式(4)のアスペクト比及び端間距離mの範囲内であるため、Δλが非常に小さくなり、駆動電流の変化に伴う発光波長のシフトが小さくなっていることがわかる。また、Po/Vfが格別に高くなっていることがわかる。
図1は、本発明の実施形態であるIII族窒化物半導体発光素子の平面模式図の一例である。 図2は、本発明の実施形態であるIII族窒化物半導体発光素子の断面模式図の一例である。 図3は、本発明の実施形態であるIII族窒化物半導体発光素子を構成する基板の斜視図の一例である。 図4は、本発明の実施形態であるIII族窒化物半導体発光素子を備えたランプの断面模式図の一例である。
符号の説明
1…III族窒化物半導体発光素子、3…ランプ、11…基板、14…n型半導体層、15…発光層、16…p型半導体層、17…透明電極層、18…p型電極パッド、19…n型電極パッド、20…積層半導体層、d…p型電極パッドの外径、L…透明電極層の長さ、m…端間距離、n…重心O、O同士を結ぶ直線、X…長辺の長さ、Y…短辺の長さ、111…平面、112c…C面に非平行の表面、112…凸部、100…上面、d…基部幅、h…高さ、d…凸部間の間隔

Claims (9)

  1. 基板と、n型半導体層、発光層及びp型半導体層が前記基板上に順次積層されてなる積層半導体層と、前記積層半導体層のp型半導体層上に形成された透明電極層と、前記透明電極層上に形成されてなるp型電極パッドと、前記積層半導体層の一部を除去して前記n型半導体層の一部を露出させた露出面に形成されたn型電極パッドと、を具備してなり、平面視形状が四辺形であるIII族窒化物半導体発光素子であって、
    前記透明電極層がIn、Zn、Al、Ga、Ti、Bi、Mg、W、Ce、Sn、Niのいずれか一種以上を含む透明導電性酸化物から構成され、
    前記p型電極パッドと前記n型電極パッドの端間距離mが下記式(1)を満たすとともに、前記III族窒化物半導体発光素子を平面視したときの長辺の長さをXとし、短辺の長さをYとしたときに、X/Yで表されるアスペクト比が下記式(2)を満たすことを特徴とするIII族窒化物半導体発光素子。
    0.7L<m … (1)
    1.5≦X/Y … (2)
    (上記式(1)及び(2)において、mはp型電極パッドとn型電極パッドの端間距離であり、Lはp型電極パッドとn型電極パッドの重心同士を通る直線上における透明電極層の長さからp型電極パッドの外径dを引いた長さであり、XはIII族窒化物半導体発光素子を平面視したときの長辺の長さであり、Yは短辺の長さである。m、L、d、X及びYは、同じ長さ単位とする。)
  2. 前記基板は、(0001)C面からなる平面と、前記C面に非平行の表面からなる複数の凸部とからなる上面を有するものである請求項1に記載のIII族窒化物半導体発光素子。
  3. 前記凸部は、基部幅が0.05〜5μm、高さが0.05〜5μm、かつ高さが基部幅の1/4以上のものであって、隣接する前記凸部間の間隔が前記基部幅の0.5〜5倍のものであることを特徴とする請求項2に記載のIII族窒化物半導体発光素子。
  4. さらに、前記n型半導体層と前記p型半導体層の一方または両方の層に超格子多層膜を含むことを特徴とする請求項1乃至請求項3の何れかに記載のIII族窒化物半導体発光素子。
  5. 前記透明電極層が酸化インジウム中にZnOが添加されてなる透明導電性酸化物(IZO)から構成されていることを特徴とする請求項1乃至請求項4の何れかに記載のIII族窒化物半導体発光素子。
  6. 前記透明電極層が、六方晶構造又はビックスバイト構造を有するIn結晶を含むものであることを特徴とする請求項1乃至請求項5の何れかに記載のIII族窒化物半導体発光素子。
  7. 前記積層半導体層が、窒化ガリウム半導体を主体として構成されていることを特徴とする請求項1乃至請求項6の何れかに記載のIII族窒化物半導体発光素子。
  8. 前記発光層の発光波長が370nm〜570nmの範囲であることを特徴とする請求項1乃至請求項7の何れかに記載のIII族窒化物半導体発光素子。
  9. 請求項1乃至請求項8の何れかに記載のIII族窒化物半導体発光素子が備えられてなることを特徴とするランプ。
JP2008099831A 2008-04-07 2008-04-07 Iii族窒化物半導体発光素子及びランプ Pending JP2009253056A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008099831A JP2009253056A (ja) 2008-04-07 2008-04-07 Iii族窒化物半導体発光素子及びランプ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008099831A JP2009253056A (ja) 2008-04-07 2008-04-07 Iii族窒化物半導体発光素子及びランプ

Publications (1)

Publication Number Publication Date
JP2009253056A true JP2009253056A (ja) 2009-10-29

Family

ID=41313468

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008099831A Pending JP2009253056A (ja) 2008-04-07 2008-04-07 Iii族窒化物半導体発光素子及びランプ

Country Status (1)

Country Link
JP (1) JP2009253056A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102169948A (zh) * 2010-02-08 2011-08-31 Lg伊诺特有限公司 发光设备和照明系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005813A (ja) * 2005-06-24 2007-01-11 Shogen Koden Kofun Yugenkoshi 半導体発光デバイス
JP2007103951A (ja) * 2005-10-07 2007-04-19 Samsung Electro Mech Co Ltd 窒化物系半導体発光素子及びその製造方法
JP2007287845A (ja) * 2006-04-14 2007-11-01 Showa Denko Kk 半導体発光素子、半導体発光素子の製造方法およびランプ
JP2008010840A (ja) * 2006-05-29 2008-01-17 Nichia Chem Ind Ltd 窒化物半導体発光素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005813A (ja) * 2005-06-24 2007-01-11 Shogen Koden Kofun Yugenkoshi 半導体発光デバイス
JP2007103951A (ja) * 2005-10-07 2007-04-19 Samsung Electro Mech Co Ltd 窒化物系半導体発光素子及びその製造方法
JP2007287845A (ja) * 2006-04-14 2007-11-01 Showa Denko Kk 半導体発光素子、半導体発光素子の製造方法およびランプ
JP2008010840A (ja) * 2006-05-29 2008-01-17 Nichia Chem Ind Ltd 窒化物半導体発光素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102169948A (zh) * 2010-02-08 2011-08-31 Lg伊诺特有限公司 发光设备和照明系统

Similar Documents

Publication Publication Date Title
JP4986445B2 (ja) 窒化ガリウム系化合物半導体発光素子
JP5522032B2 (ja) 半導体発光素子及びその製造方法
TWI425664B (zh) 半導體發光元件及半導體發光元件之製造方法
TWI377698B (en) Gan type semiconductor light emitting element and lamp
WO2010100949A1 (ja) Iii族窒化物半導体発光素子及びその製造方法、並びにランプ
JP5201566B2 (ja) 化合物半導体発光素子及びその製造方法
JP5232969B2 (ja) 窒化ガリウム系化合物半導体発光素子の製造方法
JP2005277374A (ja) Iii族窒化物系化合物半導体発光素子及びその製造方法
WO2009142246A1 (ja) 半導体発光素子及びその製造方法、ランプ
JP2007220972A (ja) 半導体発光素子及びその製造方法、並びにランプ
JP2005259970A (ja) 半導体発光素子
JP5569480B2 (ja) Iii族窒化物半導体発光素子
JP2011066073A (ja) 半導体発光素子
JP2011119333A (ja) 窒化物半導体発光素子
JP5434288B2 (ja) 半導体発光素子、半導体発光素子の製造方法、半導体発光素子を備えたランプ、照明装置および電子機器
JP2007073789A (ja) 半導体発光素子用電極
WO2010100900A1 (ja) Iii族窒化物半導体発光素子及びその製造方法、並びにランプ
JP2012084667A (ja) 化合物半導体発光素子及びその製造方法、ランプ、電子機器並びに機械装置
US8816354B2 (en) Group III nitride semiconductor light-emitting device and production method therefor
JP2010010444A (ja) 半導体発光素子、ランプ及び半導体発光素子の製造方法
JP2011082248A (ja) 半導体発光素子及びその製造方法、並びにランプ
JP2009253056A (ja) Iii族窒化物半導体発光素子及びランプ
JP2009246275A (ja) Iii族窒化物半導体発光素子及びランプ
JP5246081B2 (ja) 半導体発光素子の製造方法
JP2006245555A (ja) 透光性電極

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120619

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120620

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121016