KR101127778B1 - 구리 표면의 표면 환원, 패시베이션, 부식 방지 및 활성화 시스템과 방법 - Google Patents

구리 표면의 표면 환원, 패시베이션, 부식 방지 및 활성화 시스템과 방법 Download PDF

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Abstract

노출된 도전성 재료를 패시베이팅하는 시스템 및 방법은 기판을 프로세스 챔버에 위치시키는 단계와 프로세스 챔버 내로 수소종을 주입하는 단계를 포함된다. 프로세스 챔버 내에 수소종 플라즈마가 형성된다. 표면층종은 기판의 상부 표면으로부터 환원된다. 환원된 표면층종은 프로세스 챔버로부터 퍼징된다.
프로세스 챔버, 수소종, 표면층종

Description

구리 표면의 표면 환원, 패시베이션, 부식 방지 및 활성화 시스템과 방법{SYSTEM AND METHOD FOR SURFACE REDUCTION, PASSIVATION, CORROSION PREVENTION AND ACTIVATION OF COPPER SURFACE}
발명의 배경
발명의 분야
본 발명은 일반적으로 다마신 (damascene) 반도체 제조 프로세스에 관한 것이고, 더욱 상세하게는, 반도체 제조 프로세스에서 피처 (feature) 및 층들을 평탄화 (planarizing) 하는 방법 및 시스템에 관한 것이다.
관련 기술의 설명
일반적으로, (반도체 기판 및 웨이퍼의 형태의) 집적 회로 디바이스의 제조는 플라즈마 에칭 챔버의 사용을 포함한다. 플라즈마 에칭 챔버는 마스크 또는 패턴에 의해 정의된 기판 상의 선택된 층들을 에칭할 수 있다. 플라즈마 에칭 챔버는 프로세싱 가스 (즉, 에칭 케미스트리) 를 수용하도록 구성되고, RF 전력이 플라즈마 에칭 챔버의 하나 이상의 전극에 인가된다. 또한, 플라즈마 에칭 챔버 내부의 압력은 특별한 프로세스로 제어된다. 소정의 RF 전력을 전극(들)에 인가함과 동시에, 챔버 내의 프로세스 가스가 활성화되어, 플라즈마가 형성된다. 따라서, 플라즈마는 반도체 웨이퍼의 선택된 층의 원하는 에칭을 수행하도록 구성된다.
몇몇 종래의 플라즈마 에칭 프로세스에서는 저 휘발성 (volatility) 의 부산물이 생성된다. 예로서, 염소 함유 가스 (예를 들면, Cl2, HCl 등) 를 사용하는 구리 에칭 프로세스에서는 CuClx 가 부산물로 생성된다. CuClx 는 실온에서 비휘발성이다. 저휘발성 부산물은 통상 챔버 벽에 농축된다. 각각의 플라즈마 에칭 사이클 동안, 부산물이 챔버 벽에 축적된다. 결국, 부산물은 일정한 두께까지 축적된다. 축적된 부산물은 챔버 벽에서 떨어져 나오기 시작하고, 따라서, 심각한 파티클 소스가 된다. 파티클은 챔버에서 에칭되는 기판을 오염시킬 수 있다.
구리 에천트 케미스트리는 종종 잔류 구리의 표면에 대해 부식성이 있다. 이 부식 작용은 고르지 않은 피팅 (pitting) 을 야기할 수 있고, 후속 프로세싱이 일어날 수 있기 전에 제거되어야만 하는 바람직하지 못한 잔류물층을 잔존시킬 수 있다. 통상, 기판은 플라즈마 에칭 챔버로부터 제거되어 세정 및/또는 린스된다.
도 1 은 통상의 세정된 기판 (100) 을 나타낸다. 기판 (100) 은 노출된 구리 디바이스 (104) 의 상부에 상대적으로 두꺼운 산화물층 (102) (예를 들어, 구리 산화물) 을 가진다. 산화물층 (102) 은 후속 프로세싱 (예를 들어, 밑에 있는 구리 디바이스에의 배선을 형성) 을 방해할 수 있고, 따라서, 후속 프로세싱이 시도될 수 있기 전에 제거되어야만 한다. 또한, 기판 (100) 은 배리어층 (106) 을 가질 수 있다.
CMP 케미스트리는 전술한 에칭 케미스트리에서와 유사한 문제점을 야기할 수 있다. 기판은 CMP 동작 후에 통상 세정 및 린스된다. CMP 프로세스 그 자체 및/또는 세정 및/또는 린스 동작 또한 산화물층의 형성을 야기할 수 있다.
전술한 바를 고려하여, 산화물층 또는 임의의 다른 바람직하지 못한 종결층 (terminating layer) 의 형성을 실질적으로 제거하면서, 잔류물 (residue) 층을 제거하는 시스템 및 방법이 필요하다.
개요
넓게 말하자면, 본 발명은 노출된 도전성 재료를 패시베이팅 (passivating) 하는 향상된 방법을 제공함으로써 이들 요구를 충족시킨다. 본 발명은, 프로세스, 장치, 시스템, 컴퓨터 판독가능 매체, 또는 디바이스 등을 포함하여, 수많은 방식으로 구현될 수 있다. 본 발명의 몇몇 창의적인 실시형태들이 아래 설명된다.
노출된 도전성 재료를 패시베이팅하는 방법은 기판을 프로세스 챔버 내에 위치시키는 단계와 그 프로세스 챔버 내로 수소종을 주입하는 단계를 포함한다. 수소종 플라즈마 (hydrogen species plasma) 가 프로세스 챔버 내에 형성된다. 표면층종 (surface layer species) 은 기판의 상부 표면으로부터 환원된다. 환원된 표면층종은 프로세스 챔버로부터 퍼징 (purged) 된다. 도전성 재료는 구리 함유 재료, 구리 원소, NiFe, CoFe 와 같은 합금, Ni, Co, Ru, AlO, Ta, TaN, Pt 및 Ir 원소로 이루어지는 그룹 중 적어도 하나를 포함할 수도 있다.
패시베이션 (passivation) 프로세스는 인시츄 (in situ) 에서 수행될 수 있다. 패시베이션 프로세스는 엑스시츄 (ex situ) 에서 수행될 수도 있다. 패시베이션 프로세스는 에칭 프로세스에서 인시츄에서 수행될 수도 있다. 패시 베이션 프로세스는 응력 없는 평탄화 프로세스에서 인시츄에서 수행될 수 있다. 패시베이션 프로세스는 CMP 동작에 후속하여 엑스시츄에서 수행될 수 있다.
프로세스 챔버는 약 30 ℃ 내지 약 400 ℃ 사이의 온도를 가질 수 있다. 프로세스 챔버는 0.5cm 내지 5cm 사이의 거리로 격리된 상부 전극과 하부 전극을 가지는 챔버일 수 있다. 프로세스 챔버는 용량성으로 결합된 시스템 (capacitively coupled system), 유도성으로 결합된 시스템 (inductively coupled system), ECR 또는 마이크로웨이브 전력 시스템일 수 있다. 프로세스 챔버는 약 1mTorr 내지 약 1000mTorr 사이의 압력을 가질 수 있다.
표면층종은 산화물, 할로겐 화합물 (예를 들어, 염화물, 브로마이드, 플루오라이드 또는 요오드화물 함유종) 과 질화물 또는 이들의 조합일 수 있다. 수소종은 H2, HCl, HBr, CH4 및 NH3 로 이루어지는 그룹 중 적어도 하나를 포함할 수 있다. 수소종을 주입하는 단계는 아르곤, 질소, 헬륨, 네온 및 크세논과 같은 캐리어 가스를 주입하는 단계를 포함할 수 있다.
수소종으로 플라즈마를 형성하는 단계는 기판 및 프로세스 챔버의 내부 벽 중 적어도 하나의 잔류물을 휘발시키는 단계를 포함할 수 있다. 또한, 프로세스 챔버로부터, 환원된 표면층종을 퍼징하는 단계는 휘발된 잔류물을 퍼징하는 단계를 포함할 수 있다.
또한, 기판의 상부 표면으로부터 표면층종을 환원시키는 단계는 기판의 상부 표면을 활성화시키는 단계와 기판의 상부 표면을 조면화하는 단계를 포함할 수 있다. 노출된 도전성 재료는 소정 시간으로 패시베이팅된다. 소정 시간은 기판의 상부 표면으로부터 표면층종을 원하는 양만큼 환원시키기에 충분한 시간이다. 소정 시간은 약 15 초보다 더 길 수 있다.
다른 실시형태는 노출된 구리 배선을 패시베이팅하는 방법을 제공한다. 이 방법은 프로세스 챔버 내에 기판을 위치시키는 단계와 프로세스 챔버 내로 수소종을 주입하는 단계를 포함한다. 또한, 이 방법은 프로세스 챔버 내에 수소종 플라즈마를 형성하는 단계 및 노출된 구리 배선의 상부 표면으로부터 구리 산화물을 환원시키는 단계를 포함한다. 환원된 구리 산화물은 프로세스 챔버로부터 퍼징된다. 프로세스 챔버의 몇몇 내부 표면들 각각은 약 250℃ 이상의 온도를 가질 수 있다. 프로세스 챔버의 내부 표면들 각각은 기판에 노출된다.
다른 실시형태는 기판 상에서 비접촉식 평탄화를 수행하는 방법을 제공한다. 이 방법은 에칭 프로세스 챔버 내에 기판을 위치시키는 단계와 기판을 에칭하는 단계를 포함한다. 또한, 이 방법은 에칭 프로세스 챔버 내로 수소종을 주입하는 단계 및 에칭 프로세스 챔버 내에 수소종 플라즈마를 형성하는 단계를 포함한다. 표면층종은 기판의 상부 표면으로부터 환원되고, 이 환원된 표면층종은 프로세스 챔버로부터 퍼징된다.
본 발명의 다른 양태 및 이점들은, 본 발명의 원리를 예시하는 방식으로 나타낸, 첨부 도면과 함께 설명된 다음의 상세한 설명으로부터 명백해질 것이다.
도면의 간단한 설명
본 발명은, 동일한 참조 번호가 동일한 구조 요소를 나타내는 첨부 도면과 함께 설명된 다음의 상세한 설명에 의해 쉽게 이해될 수 있을 것이다.
도 1 은 통상의 세정된 기판을 나타낸다.
도 2a 는 본 발명의 일 실시형태에 따른 구리 매트릭스 (copper matrix) 를 나타낸다.
도 2b 는 본 발명의 일 실시형태에 따른 패시베이팅된 구리 매트릭스를 나타낸다.
도 3a 는 본 발명의 일 실시형태에 따른 CMP 프로세스의 방법 동작의 플로우차트이다.
도 3b 는 본 발명의 일 실시형태에 따른 에칭 프로세스의 방법 동작의 플로우차트이다.
도 4 는 본 발명의 일 실시형태에 따른 패시베이션 프로세스의 방법 동작의 플로우차트이다.
예시적인 실시형태의 상세한 설명
에칭된 표면의 표면을 패시베이팅하고 환원시키는 몇몇 예시적인 실시형태들이 이하 설명될 것이다. 본 발명은 여기에서 설명되는 구체적인 상세한 설명의 일부 또는 전부가 없이도 실행될 수도 있다는 것은 당업자에게 있어 자명할 것이다.
노출된 구리는 부식되기 쉽다. 특히, 배선 애플리케이션이 다양한 프로세스 케미스트리 (예를 들어, 습식 및 건식 케미스트리) 에 노출되는 경우 처리된 구리에 있어서는 특히 그러하다. 또한, 이들 조건의 일부는 부식 케미스트리를 채용할 수 있다. 예로서, 구리 건식 에칭은 낮은 온도에서 비휘발성 (non-volatility) 으로 인해 통상 느리고 비선택적이다. 휘발성 화합물 형성은 높은 온도 (즉, 약 200℃ 초과) 에서 할로겐 함유 케미스트리 (예를 들어, 염소, 플루오린, 브롬, 및 요오드화합물 케미스트리) 에서 실현가능하다. 구리 표면 상의 할로겐 화합물 잔류물과 수분의 상호작용 또는 프로세스 챔버 내의 할로겐 잔류물과 패시베이팅되지 않은 구리 표면 부분의 상호작용으로 인해 부식은 중요한 이슈이다. 후자의 경우는 구리 CMP 또는 전기 연마에 후속하여 응력 없는 배리어 제거를 포함할 수도 있다. 다른 예는, 부식성 알카리성 슬러리를 채용하는 CMP 를 사용하는 다마신 애플리케이션을 위한 구리 프로세싱이다. 통상의 습식 처리에도 불구하고 부식은 지속된다. 또한, 통상의 습식 처리는 추가적인 프로세스 모듈, 추가적인 화학적 필요조건을 도입할 수 있고, 그에 의해, 생산 비용 및 생산 시간이 증가될 수 있다.
안정되고 활성화된 표면은 듀얼 다마신 프로세스에서 전기적으로나 다음 층 증착 필요조건에 대해 중요하다. 통상, 새롭게 노출된 구리 표면은 추가적인 프로세싱에 요구되는 것과는 상이한 표면 특성을 가진다. 새롭게 노출된 구리 표면을 수정하여 이들 요구를 만족시키기 위해서는 추가적인 프로세스 동작 및 프로세스 모듈이 필요하다. 새롭게 노출된 구리 표면에 대한 변형은 진공 (예를 들어, 100mTorr 미만) 조건 내에서 표면의 구리 산화물층의 구리 원소로의 환원과 구리 표면의 활성화를 포함한다. 다른 변형들은, CMP 프로세스 케미스트리 (예를 들어, 광택제, 억제제, 촉진제 등) 의 많은 성분들을 포함하는 CMP 잔류물의 제거를 포함할 수 있고, 따라서, CMP 프로세스에 후속하는 임의의 습식 세정 프로세스를 회피할 수 있다.
일 실시형태는 부식을 방지하기 위해 새롭게 에칭된 표면을 패시베이팅하는 방법 및 시스템을 제공한다. 개시된 시스템 및 방법은 에칭된 기판으로부터 에천트 케미스트리 잔여물을 제거할 수 있다. 또한, 개시된 시스템 및 방법은 에칭 챔버의 벽으로부터 에천트 케미스트리 잔류물을 제거할 수 있다. 또한, 개시된 시스템 및 방법은 구리층이 노출된 후에 형성되고 습식 세정 프로세스에서 추가적으로 형성된 산화물층을 실질적으로 제거할 수 있다.
개시된 시스템 및 방법은 플라즈마 에칭 챔버 내부에서 인시츄에서 수행될 수 있다. 이 실시형태에서, 인시츄 패시베이션 동작은 플라즈마 에칭 챔버 내부에서 수행되는 다른 프로세스와 결합될 수 있고, 어떤 경우에는, 그 다른 프로세스에 통합될 수 있다. 이러한 방식으로, 플라즈마 에칭 챔버 내부에서의 총 프로세스 시간은 심각하게 변경되지 않는다. 예로서, 일 실시형태에서, 척 디클램핑 (chuck declamping) 동작이 약 60 초를 요하고 동시에 패시베이션 동작은 약 30 초를 요하므로, 결과적으로 플라즈마 챔버 내부에서의 프로세스 시간의 증가는 없다.
다른 실시형태는 포스트 CMP 세정 및 린싱 동작에 후속하는 엑스시츄 프로세스를 포함한다. 예로서, 기판은 CMP 동작과, 그 다음, 세정 및 린싱 동작을 거치게 된다. 그 다음, 기판은 세정 및 린싱 동작(들) 동안 형성되는 산화물층을 환원시키기 위해 패시베이션 프로세스가 수행될 수 있는 플라즈마 챔버에 놓일 수 있다. 이 실시형태는, 후속 동작이 플라즈마 챔버 내부에서 일어날 수 있는 플라즈마 에칭 또는 증착 동작인 경우 특히 유용하다.
본 발명의 추가적인 이점은 새롭게 노출된 층이 활성화된다는 것이다. 활성화된 층은 도전성 재료의 매트릭스를 노출시켜 도전성 재료에 후속 연결부가 만들어질 수 있다. 도 2a 는 본 발명의 일 실시형태에 따른 구리 매트릭스 (200) 를 나타낸다. 구리 분자 (202) 의 매트릭스는 산화물층 (204) 으로 덮여진다. 산화물층 (204) 은 그 두께가 수백 내지 수천 옹스트롬일 수 있다. 도 2b 는 본 발명의 일 실시형태에 따른 패시베이팅된 구리 매트릭스 (200') 를 나타낸다. 패시베이션 동작 후에, 산화물층 (204) 은 실질적으로 환원되어, 구리 분자 (202) 의 매트릭스는 완전히 노출된다. 구리 분자 (202) 의 매트릭스는 약간 더 거친 표면을 가진다. 더 거친 표면은 구리 분자 (202) 의 노출된 매트릭스의 상부에 형성될 수도 있는 후속 층에 대한 접착을 증가시킬 수 있다.
패시베이션 동작은 새롭게 노출된 구리 표면을 수소 케미스트리에 노출시켜 표면 산화물을 환원시키고, 표면을 패시베이팅하여 부식을 방지하는 단계를 단일 동작으로 포함한다. 수소 가스 또는 플라즈마 상태에서 수소를 생성하는 다른 가스들 (예를 들어, HCl, CH4, NH3 등) 이 사용되어 원하는 결과를 획득할 수 있다. 이 플라즈마 프로세스는 유도성 또는 용량성으로 결합된 플라즈마를 포함하는 다양한 타입의 플라즈마 반응기 또는 마이크로웨이브 반응기에서 사용될 수 있다. 추가적인 첨가 가스에는 예를 들어, 아르곤, 산소, 및 질소 등을 포함할 수 있지만, 이것으로 한정되지 않는다.
도 3a 는 본 발명의 일 실시형태에 따른, CMP 프로세스의 방법 동작 (300) 의 플로우차트이다. 동작 305 에서, 벌크 제거 또는 평탄화 또는 다른 CMP 동작이 기판 상에 수행된다. 예로서, 다마신 또는 듀얼 다마신 배선 구조 등을 위한 도전성 재료의 과잉부를 제거하는데 CMP 동작이 사용될 수 있다. CMP 동작은 도전성 배선을 노출시킨다. CMP 동작은 선형 벨트 또는 회전 또는 평면 테이블 또는 낮은 다운 포스 CMP 동작 등의 임의의 타입의 CMP 동작일 수 있다.
동작 310 에서, 기판은 탈이온수 린스 또는 유사한 세정 동작과 같은 "습식" 동작에서 세정된다. 습식 세정 동작은 기판으로부터 잔류하는 CMP 슬러리 및 CMP 부산물을 제거한다. 습식 세정 동작은 종종 CMP 프로세스 툴 내로, 또는 별개의 프로세스 툴 또는 모듈에 통합될 수 있다.
동작 315 에서, 세정된 기판은 프로세스 챔버에 놓인다. 프로세스 챔버는 플라즈마 동작에 적합한 임의의 프로세스 챔버일 수 있다. 일 실시형태에서, 프로세싱 챔버는, 모든 내부 표면을, 프로세스 챔버의 내부 표면에 붙어 있을 수도 있는 임의의 잔류물을 휘발시키기에 필요한 온도 (예를 들어, 약 200 내지 약 400℃) 보다 높게 실질적으로 균일하게 가열시킬 수 있는 프로세싱 챔버를 포함한다. 내부 표면은 기판이 노출되는 프로세싱 챔버의 그 내부 표면을 포함한다. 일 실시형태에서, 프로세싱 챔버는, 2003 년 12 월 22 일 출원된 "뜨거운 내부 표면을 구비하는 작은 부피의 프로세스 챔버 (Small Volume Process Chamber with Hot Inner Surfaces)" 라는 명칭의 공동 소유로 계류 중인 미국 특허출원 제 10/774,355 호에 설명된 것과 같은, 작은 부피의 프로세스 챔버이다. 작은 부피의 프로세스 챔버는 서로 약 0.5cm 내지 약 5cm 사이의 거리로 격리된 상부 전극과 하부 전극을 가진다.
동작 340 에서, 노출된 도전성 배선 구조의 표면은 패시베이팅된다. 표면 패시베이션은 아래의 도 4 에서 더욱 자세히 설명된다. 도 3a 에 설명된 바와 같이, 표면 패시베이션 동작 (340) 은 CMP 동작 (305) 으로부터 엑스시츄 동작이다.
도 3b 는 본 발명의 일 실시형태에 따른, 에칭 프로세스의 방법 동작 (320) 의 플로우차트이다. 동작 325 에서, 기판은 플라즈마 동작에 적합한 프로세싱 챔버에 놓인다. 기판은 다른 동작들을 위한 프로세싱 챔버 내부에 놓일 수 있다. 예로서, 다른 동작들에는 플라즈마 에칭 프로세스 또는 증착 프로세스 (예를 들어, 화학적 기상 증착) 와 같은 동작들이 포함될 수 있다.
동작 330 에서, 프로세싱 챔버의 기판에 프로세스 (예를 들어, 플라즈마 에칭 프로세스) 가 적용된다. 프로세스는 프로세싱 챔버 내에서 수행될 수 있는 임의의 것일 수 있다. 일 실시형태에서, 프로세스는, 2003 년 3 월 14 일 출원된 "향상된 글로벌 듀얼-다마신 평탄화를 위한 시스템, 방법 및 장치 (System, Method and Apparatus For Improved Global Dual-Damascene Planarization)" 라는 명칭의 미국 특허출원 제 10/390,117 호 및 2003 년 3 월 14 일 출원된 "향상된 로컬 듀얼-다마신 평탄화를 위한 시스템, 방법 및 장치 (System, Method and Apparatus For Improved Local Dual-Damascene Planarization)" 라는 명칭의 미국 특허출원 제 10/390,520 호에 설명된 것과 같은 응력이 없는 플라즈마 에칭 프로세스이다. 플라즈마 에칭 프로세스는 도전성 배선 또는 디바이스 구조를 노출시킨다.
동작 340 에서, 노출된 도전성 배선 구조의 표면은 패시베이팅된다. 표면 패시베이션은 아래의 도 4 에서 더욱 자세히 설명된다. 도 3b 에 설명된 바와 같이, 표면 패시베이션 동작 (340) 은 다른 선행의 또는 후속하는 동작과 동일한 프로세스 챔버 내에서 수행될 수 있는 인시츄 동작이다.
도 4 는 본 발명의 일 실시형태에 따른, 패시베이션 프로세스의 방법 동작 (340) 의 플로우차트이다. 동작 405 에서, 수소 함유종이 플라즈마 챔버 내로 주입된다. 플라즈마 챔버는 약 75℃ 와 약 300℃ 의 범위로 가열된다. 플라즈마 챔버의 압력은 약 1mTorr 와 약 100mTorr 의 범위 내이다. 일 실시형태에서, 수소는 약 20sccm (분당 표준 세제곱 센티미터) 과 약 200sccm 사이의 유량으로 주입된다. 수소는 약 20 내지 약 2000sccm 의 유량의 비활성 캐리어 가스 (예를 들어, 아르곤) 상에서 운송될 수 있다.
동작 410 에서, 수소종으로 플라즈마가 형성된다. 플라즈마의 고에너지와 비교적 높은 온도 (예를 들어, 약 75 내지 약 300℃ 또는 그 이상) 는 기판 상의 대부분의 잔류물 재료 (예를 들어, CMP 잔류물 또는 에천트 잔류물) 를 휘발성으로 만들 수 있다. 기판을 위한 바람직한 온도 범위는 약 200 내지 약 400℃ 이다. 유사하게, 프로세싱 챔버의 내부 표면 상의 에천트 잔류물 또한 휘발성이 된다. 프로세스 챔버를 위한 바람직한 온도 범위는 약 200 내지 약 400℃ 이다. 휘발된 잔류물 재료들은 아래의 동작 420 에서 퍼징될 수 있다. 플라즈마는 어떤 타입의 플라즈마 챔버 (예를 들어, 유도성, 용량성 등) 에서도 형성될 수 있다. 예로서, 예시적인 유도성 플라즈마 챔버에서, 상부에 인가되는 전력은 약 500 내지 약 3000 와트의 전력이다. 하부 전극은 약 0 내지 약 100 와트의 전력 사이에서 인가되는 전력을 가질 수 있다. 유사하게, 용량성 플라즈마 챔버에서, 약 500 내지 약 5000W 의 범위의 시스템 전력이 하부 및/또는 상부 전극(들)에 인가될 수 있다. RF 전력 공급은 단일 또는 듀얼 주파수에 의해 영향을 받을 수 있다.
동작 415 에서, 산화물층이 환원된다. 예로서, 수소 플라즈마는 산화물 표면층의 산소 원자를 도전성 재료 (예를 들어, 구리) 와 분리되도록 하고, 수소와 결합하게 하여 물 분자를 형성하게 한다. 임의의 잔류 수소 원자들, 도전성 재료로부터 분리된 임의의 산소 원자들 및 형성된 물 분자들은 아래의 동작 420 에서 퍼징될 수 있다. 산화물층 환원 및 휘발된 잔류물 재료는 약 15 초 내지 약 2 분 내에 마무리된다. 최대 시간은 나타내지 않았지만, 대부분의 산화물층과 잔류물 재료의 휘발은 약 2 분 미만의 시간 안에 달성될 수 있다. 동작 420 에서, 산화물, 수소, 수증기 및 휘발성 잔류물 재료는 프로세싱 챔버로부터 퍼징되고, 방법 동작은 종료된다.
일 실시형태에서 예로서, 기판은 용량성으로 결합된 플라즈마 에칭 챔버 내로 로딩된다. 플라즈마 에칭 챔버는 약 20mTorr 의 압력에서 약 250℃ 의 온도로 가열된다. 플라즈마 에칭 챔버의 상부 전극에는 약 1000 와트가 인가되고, 하부 전극에는 제로의 전력이 인가된다. 약 100sccm 의 H2 와 약 100sccm 의 아르곤이 플라즈마 에칭 챔버 내로 주입되어, 수소종 플라즈마를 생성한다. 기판은 수소 플라즈마에 약 60 초 동안 노출되어, 기판의 상부 표면의 산화물이 환원된다.
전술한 실시형태들은 구리 디바이스 및 배선 구조의 면에서 설명되었지만, 실시형태들은 구리만에 한정되지 않는다. 자기 재료 (NiFe, CoFe, AlO 등) 및 전극 재료 (Ta, TaN, Pt, Ir 등) 를 에칭하는 것 또한 유사한 프로세스에 의해 수행될 수 있다.
상기 임의의 숫자의 동작들에 의해 나타내지는 지시들은 예시된 순서대로 수행될 필요는 없으며, 동작들에 의해 나타내지는 모든 프로세싱이 본 발명을 실시하기 위해 필요하지는 않을 수도 있다. 또한, 임의의 전술한 도면에서 설명되는 프로세스들은 RAM, ROM, 또는 하드 디스크 드라이브 중의 임의의 하나 또는 그들의 조합에 저장된 소프트웨어로도 구현될 수 있다.
명확한 이해를 위하여 발명이 다소 자세히 설명되었지만, 첨부된 청구범위 내에서 어떤 변화 또는 변형들이 실시될 수도 있다. 따라서, 본 실시형태들은 한정적이 아닌, 예시적인 것으로 받아들여져야 하고, 본 발명은 여기서 주어진 상세한 내용에 국한되지 않고, 첨부된 청구항의 범위 및 균등물 내에서 변형될 수도 있다.

Claims (23)

  1. 노출된 도전성 재료를 패시베이팅하는 방법으로서,
    에칭 프로세스 챔버 내에 기판을 위치시키는 단계로서, 상기 기판은 복수의 피처들 상에 형성된 도전성의 과잉부 (overburden portion) 를 포함하고, 상기 과잉부는 불균일성을 갖는, 상기 에칭 프로세스 챔버 내에 기판을 위치시키는 단계;
    상기 기판 상에 플라즈마 에칭 프로세스를 적용하는 것을 포함하는, 상기 복수의 피처들에 응력을 부여하지 않고 상기 과잉부의 벌크를 제거하고 상기 불균일성을 실질적으로 제거하기 위해 상기 기판을 평탄화하는 단계로서,
    HCl, HBr, CH4 및 NH3로 이루어진 그룹 중 적어도 하나를 포함하는 수소 함유종 (hydrogen containing species) 을 상기 에칭 프로세스 챔버 내로 주입하는 단계;
    상기 에칭 프로세스 챔버 내에 수소 함유종의 플라즈마를 형성하는 단계; 및
    상기 기판의 도전성 재료 상부 표면으로부터, 상기 도전성 재료의 산화물, 상기 도전성 재료의 할로겐화물, 또는 상기 도전성 재료의 질화물 중 적어도 하나를 포함하는 표면층종 (surface layer species) 을 환원하는 단계를 포함하는, 상기 기판을 평탄화하는 단계; 및
    상기 에칭 프로세스 챔버로부터 상기 환원된 표면층종을 퍼징(purging)하는 단계를 포함하며,
    상기 수소 함유종의 플라즈마를 형성하는 단계는 상기 기판 및 상기 에칭 프로세스 챔버의 내부 벽 중 적어도 하나 상의 잔류물을 휘발시키는 단계를 포함하고, 상기 에칭 프로세스 챔버로부터 상기 환원된 표면층종을 퍼징하는 단계는 상기 휘발된 잔류물을 퍼징하는 단계를 포함하는, 노출된 도전성 재료를 패시베이팅하는 방법.
  2. 제 1 항에 있어서,
    상기 도전성 재료는, 구리 함유 재료, 구리 원소, NiFe, CoFe, Ni 원소, Co, Ru, AlO, Ta, TaN, Pt 및 Ir로 이루어진 그룹 중 적어도 하나를 포함하는, 노출된 도전성 재료를 패시베이팅하는 방법.
  3. 제 1 항에 있어서,
    상기 노출된 도전성 재료의 프로세싱은 인시츄 (in situ) 로 수행되는, 노출된 도전성 재료를 패시베이팅하는 방법.
  4. 제 1 항에 있어서,
    상기 에칭 프로세스 챔버는 75℃ 와 300℃ 사이의 온도를 가지는, 노출된 도전성 재료를 패시베이팅하는 방법.
  5. 제 1 항에 있어서,
    상기 에칭 프로세스 챔버는 0.5cm 내지 5cm 사이의 거리로 격리된 상부 전극과 하부 전극을 가지는 챔버인, 노출된 도전성 재료를 패시베이팅하는 방법.
  6. 제 1 항에 있어서,
    상기 에칭 프로세스 챔버는 유도성으로 결합된 시스템, ECR 및 마이크로웨이브 전력 시스템 중 적어도 하나를 포함하는, 노출된 도전성 재료를 패시베이팅하는 방법.
  7. 제 1 항에 있어서,
    상기 에칭 프로세스 챔버는 1 mTorr 와 500 mTorr 사이의 압력을 가지는, 노출된 도전성 재료를 패시베이팅하는 방법.
  8. 제 1 항에 있어서,
    상기 에칭 프로세스 챔버는 용량성으로 결합된 시스템인, 노출된 도전성 재료를 패시베이팅하는 방법.
  9. 제 1 항에 있어서,
    상기 수소 함유종을 주입하는 단계는 캐리어 가스를 주입하는 단계를 포함하는, 노출된 도전성 재료를 패시베이팅하는 방법.
  10. 제 9 항에 있어서,
    상기 캐리어 가스는 아르곤, 질소, 헬륨, 네온 및 크세논으로 이루어진 그룹 중 적어도 하나를 포함하는, 노출된 도전성 재료를 패시베이팅하는 방법.
  11. 삭제
  12. 제 1 항에 있어서,
    상기 기판의 상부 표면으로부터 상기 표면층종을 환원하는 단계는,
    상기 기판의 상부 표면을 활성화하는 단계; 및
    상기 상부 표면을 조면화하는 단계로서, 상부 표면 재료의 매트릭스를 노출시키는 단계를 포함하고, 상기 노출된 매트릭스는 상기 노출된 매트릭스 상에 형성된 후속 형성층에 증가된 점착력을 제공하는, 상기 상부 표면을 조면화하는 단계를 포함하는, 노출된 도전성 재료를 패시베이팅하는 방법.
  13. 제 1 항에 있어서,
    상기 노출된 도전성 재료는 소정의 시간으로 패시베이팅되고, 상기 소정의 시간은 상기 기판의 상부 표면으로부터 상기 표면층종을 원하는 양만큼 환원하기에 충분한, 노출된 도전성 재료를 패시베이팅하는 방법.
  14. 제 13 항에 있어서,
    상기 소정의 시간은 15 초보다 더 긴, 노출된 도전성 재료를 패시베이팅하는 방법.
  15. 노출된 구리 배선을 프로세싱하는 방법으로서,
    프로세스 챔버 내에 기판을 위치시키는 단계로서, 상기 프로세스 챔버는 75℃ 와 300℃ 사이의 온도를 가지며, 상기 프로세스 챔버는 51 mTorr 와 500 mTorr 사이의 압력을 갖는, 상기 프로세스 챔버 내에 기판을 위치시키는 단계;
    HCl, HBr, CH4 및 NH3로 이루어진 그룹 중 적어도 하나를 포함하는 수소 함유종을 상기 프로세스 챔버 내로 주입하는 단계;
    상기 프로세스 챔버 내에 수소 함유종의 플라즈마를 형성하는 단계;
    상기 노출된 구리 배선의 상부 표면으로부터 구리 산화물을 환원시키는 단계; 및
    상기 프로세스 챔버로부터 상기 환원된 구리 산화물을 퍼징하는 단계를 포함하며,
    상기 구리 산화물을 환원시키는 단계는,
    상기 기판의 상부 표면을 활성화시키는 단계; 및
    상기 상부 표면을 조면화하는 단계로서, 상부 표면 재료의 매트릭스를 노출시키는 단계를 포함하고, 상기 노출된 매트릭스는 상기 노출된 매트릭스 상에 형성된 후속 형성층에 증가된 점착력을 제공하는, 상기 상부 표면을 조면화하는 단계를 포함하는, 노출된 구리 배선을 프로세싱하는 방법.
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US10/769,408 2004-01-30
US10/769,408 US7232766B2 (en) 2003-03-14 2004-01-30 System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
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Publications (2)

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IL (1) IL176591A (ko)
WO (1) WO2005076348A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022046429A1 (en) * 2020-08-27 2022-03-03 Lam Research Corporation Subtractive copper etch

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7540935B2 (en) * 2003-03-14 2009-06-02 Lam Research Corporation Plasma oxidation and removal of oxidized material
WO2008027216A2 (en) 2006-08-30 2008-03-06 Lam Research Corporation Processes and integrated systems for engineering a substrate surface for metal deposition
CN101986777B (zh) * 2007-12-27 2014-02-19 朗姆研究公司 斜面蚀刻工艺之后的铜脱色防止
US7737029B2 (en) * 2008-03-18 2010-06-15 Samsung Electronics Co., Ltd. Methods of forming metal interconnect structures on semiconductor substrates using oxygen-removing plasmas and interconnect structures formed thereby
CN103187360B (zh) * 2011-12-30 2016-01-06 中芯国际集成电路制造(上海)有限公司 形成互连结构的方法
KR101804656B1 (ko) * 2016-02-04 2017-12-04 고려대학교 산학협력단 수소 플라즈마 처리된 나노 다이아몬드 분말을 포함하는 내마모 저마찰 고분자 복합재 및 그 제조 방법
CN112458398A (zh) * 2020-11-25 2021-03-09 浙江申久金属制品有限公司 一种喷砂辅助的渗铝不锈钢板的制备方法及不锈钢板
CN115241322A (zh) * 2022-06-22 2022-10-25 通威太阳能（安徽）有限公司 电极的去氧化方法、电池的制备方法、电池和电子产品

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5968847A (en) * 1998-03-13 1999-10-19 Applied Materials, Inc. Process for copper etch back
JP2003086569A (ja) * 2001-09-12 2003-03-20 Tokyo Electron Ltd プラズマ処理方法

Family Cites Families (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01125935A (ja) * 1987-11-11 1989-05-18 Seiko Instr & Electron Ltd 半導体装置の製造方法
US4985113A (en) * 1989-03-10 1991-01-15 Hitachi, Ltd. Sample treating method and apparatus
DE3914065A1 (de) * 1989-04-28 1990-10-31 Leybold Ag Vorrichtung zur durchfuehrung von plasma-aetzverfahren
US5256565A (en) * 1989-05-08 1993-10-26 The United States Of America As Represented By The United States Department Of Energy Electrochemical planarization
EP0416774B1 (en) * 1989-08-28 2000-11-15 Hitachi, Ltd. A method of treating a sample of aluminium-containing material
US5098516A (en) * 1990-12-31 1992-03-24 Air Products And Chemicals, Inc. Processes for the chemical vapor deposition of copper and etching of copper
JPH04311033A (ja) * 1991-02-20 1992-11-02 Micron Technol Inc 半導体デバイスのエッチング後処理方法
US5200031A (en) * 1991-08-26 1993-04-06 Applied Materials, Inc. Method for removal of photoresist over metal which also removes or inactivates corrosion-forming materials remaining from one or more previous metal etch steps
US5387315A (en) * 1992-10-27 1995-02-07 Micron Technology, Inc. Process for deposition and etching of copper in multi-layer structures
JP3265047B2 (ja) * 1993-04-26 2002-03-11 松下電器産業株式会社 ドライエッチング装置
JP3297963B2 (ja) * 1994-07-04 2002-07-02 ソニー株式会社 プラズマエッチング方法
JPH08153710A (ja) * 1994-11-30 1996-06-11 Toshiba Corp 半導体装置の製造方法
US5534751A (en) * 1995-07-10 1996-07-09 Lam Research Corporation Plasma etching apparatus utilizing plasma confinement
JP3109449B2 (ja) 1997-04-25 2000-11-13 日本電気株式会社 多層配線構造の形成方法
JP3463979B2 (ja) * 1997-07-08 2003-11-05 富士通株式会社 半導体装置の製造方法
JP4167328B2 (ja) * 1997-08-04 2008-10-15 東芝松下ディスプレイテクノロジー株式会社 薄膜のドライエッチング方法および薄膜半導体装置の製造方法
JP2003526191A (ja) * 1997-08-13 2003-09-02 アプライド マテリアルズ インコーポレイテッド 半導体デバイス用銅エッチング方法
US6008130A (en) * 1997-08-14 1999-12-28 Vlsi Technology, Inc. Polymer adhesive plasma confinement ring
JPH1167766A (ja) * 1997-08-19 1999-03-09 Sony Corp 半導体装置の製造方法
KR20010024096A (ko) * 1997-09-18 2001-03-26 메르다드 엠. 모슬레히 고성능 집적 회로 배선 제조 방법 및 장치
TW505984B (en) * 1997-12-12 2002-10-11 Applied Materials Inc Method of etching patterned layers useful as masking during subsequent etching or for damascene structures
US6121154A (en) * 1997-12-23 2000-09-19 Lam Research Corporation Techniques for etching with a photoresist mask
US6096230A (en) 1997-12-29 2000-08-01 Intel Corporation Method of planarizing by polishing a structure which is formed to promote planarization
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
JP3973283B2 (ja) * 1998-01-19 2007-09-12 株式会社日立製作所 プラズマ処理装置及びプラズマ処理方法
JP4395896B2 (ja) * 1998-03-10 2010-01-13 ソニー株式会社 半導体装置の製造方法
WO1999052135A1 (en) * 1998-04-02 1999-10-14 Applied Materials, Inc. Method for etching low k dielectrics
US6303505B1 (en) * 1998-07-09 2001-10-16 Advanced Micro Devices, Inc. Copper interconnect with improved electromigration resistance
TW430946B (en) * 1998-07-22 2001-04-21 United Microelectronics Corp Dual damascene process
TW398036B (en) * 1998-08-18 2000-07-11 Promos Technologies Inc Method of monitoring of chemical mechanical polishing end point and uniformity
US6004188A (en) * 1998-09-10 1999-12-21 Chartered Semiconductor Manufacturing Ltd. Method for forming copper damascene structures by using a dual CMP barrier layer
US6051496A (en) 1998-09-17 2000-04-18 Taiwan Semiconductor Manufacturing Company Use of stop layer for chemical mechanical polishing of CU damascene
US6221775B1 (en) 1998-09-24 2001-04-24 International Business Machines Corp. Combined chemical mechanical polishing and reactive ion etching process
JP3180779B2 (ja) * 1998-10-05 2001-06-25 日本電気株式会社 半導体装置の製造方法
US6056864A (en) * 1998-10-13 2000-05-02 Advanced Micro Devices, Inc. Electropolishing copper film to enhance CMP throughput
US6364954B2 (en) * 1998-12-14 2002-04-02 Applied Materials, Inc. High temperature chemical vapor deposition chamber
US6368517B1 (en) * 1999-02-17 2002-04-09 Applied Materials, Inc. Method for preventing corrosion of a dielectric material
US6153530A (en) * 1999-03-16 2000-11-28 Applied Materials, Inc. Post-etch treatment of plasma-etched feature surfaces to prevent corrosion
US6204192B1 (en) * 1999-03-29 2001-03-20 Lsi Logic Corporation Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures
US6159857A (en) * 1999-07-08 2000-12-12 Taiwan Semiconductor Manufacturing Company Robust post Cu-CMP IMD process
US6352081B1 (en) * 1999-07-09 2002-03-05 Applied Materials, Inc. Method of cleaning a semiconductor device processing chamber after a copper etch process
SG93856A1 (en) * 1999-07-19 2003-01-21 Chartered Semiconductor Mfg A selective & damage free cu cleaning process for pre-dep, post etch/cmp
US6147005A (en) * 1999-07-23 2000-11-14 Worldwide Semiconductor Manufacturing Corp. Method of forming dual damascene structures
US6583065B1 (en) * 1999-08-03 2003-06-24 Applied Materials Inc. Sidewall polymer forming gas additives for etching processes
US6133144A (en) * 1999-08-06 2000-10-17 Taiwan Semiconductor Manufacturing Company Self aligned dual damascene process and structure with low parasitic capacitance
US6083822A (en) * 1999-08-12 2000-07-04 Industrial Technology Research Institute Fabrication process for copper structures
US6573187B1 (en) * 1999-08-20 2003-06-03 Taiwan Semiconductor Manufacturing Company Method of forming dual damascene structure
US6234870B1 (en) 1999-08-24 2001-05-22 International Business Machines Corporation Serial intelligent electro-chemical-mechanical wafer processor
US6365327B1 (en) * 1999-08-30 2002-04-02 Agere Systems Guardian Corp. Process for manufacturing in integrated circuit including a dual-damascene structure and an integrated circuit
US6313025B1 (en) * 1999-08-30 2001-11-06 Agere Systems Guardian Corp. Process for manufacturing an integrated circuit including a dual-damascene structure and an integrated circuit
US6350664B1 (en) * 1999-09-02 2002-02-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
SG90747A1 (en) * 1999-09-02 2002-08-20 Applied Materials Inc Method of pre-cleaning dielectric layers of substrates
JP2001077094A (ja) * 1999-09-07 2001-03-23 Matsushita Electric Ind Co Ltd プラズマ処理装置
US6408786B1 (en) * 1999-09-23 2002-06-25 Lam Research Corporation Semiconductor processing equipment having tiled ceramic liner
US6227140B1 (en) * 1999-09-23 2001-05-08 Lam Research Corporation Semiconductor processing equipment having radiant heated ceramic liner
US6423200B1 (en) * 1999-09-30 2002-07-23 Lam Research Corporation Copper interconnect seed layer treatment methods and apparatuses for treating the same
US6500357B1 (en) * 1999-12-28 2002-12-31 Applied Materials Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
US6949203B2 (en) * 1999-12-28 2005-09-27 Applied Materials, Inc. System level in-situ integrated dielectric etch process particularly useful for copper dual damascene
US6184128B1 (en) * 2000-01-31 2001-02-06 Advanced Micro Devices, Inc. Method using a thin resist mask for dual damascene stop layer etch
US6350364B1 (en) * 2000-02-18 2002-02-26 Taiwan Semiconductor Manufacturing Company Method for improvement of planarity of electroplated copper
TW580735B (en) 2000-02-21 2004-03-21 Hitachi Ltd Plasma treatment apparatus and treating method of sample material
JP2001244240A (ja) 2000-02-25 2001-09-07 Speedfam Co Ltd 半導体ウエハの製造方法
JP2001267310A (ja) * 2000-03-17 2001-09-28 Tokyo Electron Ltd プラズマ成膜方法及びその装置
US6630413B2 (en) * 2000-04-28 2003-10-07 Asm Japan K.K. CVD syntheses of silicon nitride materials
US6323121B1 (en) 2000-05-12 2001-11-27 Taiwan Semiconductor Manufacturing Company Fully dry post-via-etch cleaning method for a damascene process
US6576550B1 (en) * 2000-06-30 2003-06-10 Infineon, Ag ‘Via first’ dual damascene process for copper metallization
EP1322940A4 (en) * 2000-07-31 2006-03-15 Asml Us Inc METHOD AND IN SITU DEVICE FOR DETECTING THE TURN POINT FOR CHEMICAL MECHANICAL POLISHING
US6475298B1 (en) * 2000-10-13 2002-11-05 Lam Research Corporation Post-metal etch treatment to prevent corrosion
US6383935B1 (en) * 2000-10-16 2002-05-07 Taiwan Semiconductor Manufacturing Company Method of reducing dishing and erosion using a sacrificial layer
US6517413B1 (en) * 2000-10-25 2003-02-11 Taiwan Semiconductor Manufacturing Company Method for a copper CMP endpoint detection system
US6417093B1 (en) * 2000-10-31 2002-07-09 Lsi Logic Corporation Process for planarization of metal-filled trenches of integrated circuit structures by forming a layer of planarizable material over the metal layer prior to planarizing
US6482755B1 (en) * 2000-11-02 2002-11-19 Advanced Micro Devices, Inc. HDP deposition hillock suppression method in integrated circuits
JP3516941B2 (ja) * 2000-11-30 2004-04-05 キヤノン販売株式会社 半導体装置及びその製造方法
US6479391B2 (en) * 2000-12-22 2002-11-12 Intel Corporation Method for making a dual damascene interconnect using a multilayer hard mask
US20020121500A1 (en) * 2000-12-22 2002-09-05 Rao Annapragada Method of etching with NH3 and fluorine chemistries
US20020124867A1 (en) * 2001-01-08 2002-09-12 Apl Co., Ltd. Apparatus and method for surface cleaning using plasma
US6696358B2 (en) * 2001-01-23 2004-02-24 Honeywell International Inc. Viscous protective overlayers for planarization of integrated circuits
US6554914B1 (en) * 2001-02-02 2003-04-29 Novellus Systems, Inc. Passivation of copper in dual damascene metalization
JP2002289535A (ja) * 2001-03-26 2002-10-04 Seiko Epson Corp プラズマ気相化学堆積装置のクリーニング方法
US6482331B2 (en) * 2001-04-18 2002-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing contamination in a plasma process chamber
US6486059B2 (en) * 2001-04-19 2002-11-26 Silicon Intergrated Systems Corp. Dual damascene process using an oxide liner for a dielectric barrier layer
TWI243404B (en) * 2001-05-24 2005-11-11 Lam Res Corp Applications of oxide hardmasking in metal dry etch processors
US20020182853A1 (en) * 2001-05-31 2002-12-05 Hsueh-Chung Chen Method for removing hard-mask layer after metal-CMP in dual-damascene interconnect structure
US20020187627A1 (en) * 2001-06-06 2002-12-12 Yu-Shen Yuang Method of fabricating a dual damascene structure
US20020192966A1 (en) * 2001-06-19 2002-12-19 Shanmugasundram Arulkumar P. In situ sensor based control of semiconductor processing procedure
US6527911B1 (en) * 2001-06-29 2003-03-04 Lam Research Corporation Configurable plasma volume etch chamber
KR100430472B1 (ko) * 2001-07-12 2004-05-10 삼성전자주식회사 듀얼 다마신 공정을 이용한 배선 형성 방법
US6696222B2 (en) * 2001-07-24 2004-02-24 Silicon Integrated Systems Corp. Dual damascene process using metal hard mask
TW567554B (en) * 2001-08-08 2003-12-21 Lam Res Corp All dual damascene oxide etch process steps in one confined plasma chamber
US6984288B2 (en) * 2001-08-08 2006-01-10 Lam Research Corporation Plasma processor in plasma confinement region within a vacuum chamber
US6756318B2 (en) 2001-09-10 2004-06-29 Tegal Corporation Nanolayer thick film processing system and method
US6579800B2 (en) * 2001-10-12 2003-06-17 Nutool, Inc. Chemical mechanical polishing endpoint detection
US6780086B2 (en) * 2001-10-12 2004-08-24 Mosel Vitelic, Inc. Determining an endpoint in a polishing process
US6709314B2 (en) * 2001-11-07 2004-03-23 Applied Materials Inc. Chemical mechanical polishing endpoinat detection
US6582974B2 (en) * 2001-11-15 2003-06-24 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a dual damascene aperture while employing a peripherally localized intermediate etch stop layer
EP1320128B1 (en) * 2001-12-17 2006-05-03 AMI Semiconductor Belgium BVBA Method for making interconnect structures
US20030119305A1 (en) * 2001-12-21 2003-06-26 Huang Robert Y. S. Mask layer and dual damascene interconnect structure in a semiconductor device
US6653224B1 (en) * 2001-12-27 2003-11-25 Lam Research Corporation Methods for fabricating interconnect structures having Low K dielectric properties
US6440840B1 (en) * 2002-01-25 2002-08-27 Taiwan Semiconductor Manufactoring Company Damascene process to eliminate copper defects during chemical-mechanical polishing (CMP) for making electrical interconnections on integrated circuits
DE10208166B4 (de) * 2002-02-26 2006-12-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Metallleitungen mit verbesserter Gleichförmigkeit auf einem Substrat
DE10208165C1 (de) * 2002-02-26 2003-10-02 Advanced Micro Devices Inc Verfahren, Steuerung und Vorrichtung zum Steuern des chemisch-mechanischen Polierens von Substraten
US6828245B2 (en) * 2002-03-02 2004-12-07 Taiwan Semiconductor Manufacturing Co. Ltd Method of improving an etching profile in dual damascene etching
US20030199112A1 (en) * 2002-03-22 2003-10-23 Applied Materials, Inc. Copper wiring module control
US6806948B2 (en) * 2002-03-29 2004-10-19 Lam Research Corporation System and method of broad band optical end point detection for film change indication
US6764810B2 (en) * 2002-04-25 2004-07-20 Taiwan Semiconductor Manufacturing Co., Ltd Method for dual-damascene formation using a via plug
US6706637B2 (en) * 2002-05-09 2004-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene aperture formation method absent intermediate etch stop layer
DE10223945B4 (de) * 2002-05-29 2006-12-21 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Verbessern der Herstellung von Damaszener-Metallstrukturen
US6821899B2 (en) * 2003-03-14 2004-11-23 Lam Research Corporation System, method and apparatus for improved local dual-damascene planarization

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5968847A (en) * 1998-03-13 1999-10-19 Applied Materials, Inc. Process for copper etch back
JP2003086569A (ja) * 2001-09-12 2003-03-20 Tokyo Electron Ltd プラズマ処理方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022046429A1 (en) * 2020-08-27 2022-03-03 Lam Research Corporation Subtractive copper etch

Also Published As

Publication number Publication date
IL176591A0 (en) 2006-10-31
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