KR101119031B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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아츠시 덴다
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세이코 엡슨 가부시키가이샤
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Abstract

(과제) 적층된 복수의 반도체 칩의 실장면을 따르는 점유 면적을 축소한 반도체 장치 및 그 반도체 장치의 제조 방법을 제공한다.
(해결 수단) 반도체 장치는, 복수의 제1 칩(12)(제2 칩(16))이, 그들 각각이 갖는 패드 형성면의 연결 전극 패드(P)가 배선(21(27))에 의해 전기적으로 접속되는 형태로 적층되는 블록(15(19))을 가짐과 함께, 그들 블록(15(19))이 적층되어 이루어진다. 이때, 하층이 되는 제1 칩(12)의 패드 형성면에는, 중계 배선(23)에 의해 그 연결 전극 패드(P)와 접속된 중계 전극 패드(RP)가, 상층이 되는 제2 칩(16)에 노출되는 형태로 추가로 구비된다. 그리고, 실장 기판(10)의 기판 단자(BP)에 그 연결 전극 패드(P)를 통하여 전기적으로 접속된 상기 하층의 제1 칩(12)의 중계 전극 패드(RP)와 상기 상층의 제2 칩(16)의 연결 전극 패드(P)가 배선(27)에 의해 전기적으로 접속된다.
적층, 반도체 칩, 실장면

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME}
본 발명은, 적층된 복수의 반도체 기판의 상호간에 배선이 형성되어 이루어지는 반도체 장치 및 그 반도체 장치의 제조 방법에 관한 것이다.
전자 기기에 탑재되는 반도체 장치의 패키징 기술에 있어서는, 전자 기기의 소형화나 경량화의 요청에 부응하기 위해, 반도체 장치 그 자체의 소형화를 도모하기 위해 실장 기판의 표면에 반도체 칩을 실장하는 방식, 소위, 표면 실장 방식이 채용되고 있다. 그 중에서도, 칩 스케일 패키지(CSP; Chip Scale Packaging), 특히 웨이퍼 레벨 CSP는, 웨이퍼 상태에 있는 반도체 칩의 표면에 수지 봉지층(seal layer)을 직접 형성하고, 이 상태에서 검사한 반도체 칩을 웨이퍼로부터 잘라내어 이용하기 때문에, 반도체 장치에 있어서의 실장 면적을 반도체 칩의 면적과 동등하게 할 수 있어, 초소형의 패키지를 실현할 수 있다.
한편, 이러한 반도체 장치에 있어서는, 전술하는 소형화의 요구에 더하여, 그 고성능화도 요구되고 있어, 이러한 요구를 만족하기 위해, 특허문헌 1에 기재된 바와 같은 반도체 장치가 제안되고 있다. 특허문헌 1에 기재된 반도체 장치에서 는, 고성능화의 요구에 부응하기 위해, 1개의 패키지에 복수의 반도체 칩을 탑재하고 있으며, 또한 소형화의 요구에 부응하기 위해, 복수의 반도체 칩의 각각이 절연층 등을 사이에 끼우는 형태로 적층되어 있다.
[특허문헌 1] 일본공개특허공보 2004-281539호
그런데, 전술하는 바와 같은 반도체 장치의 소형화나 고성능화의 더 한층의 요구와 함께, 최근에는, 그 제조 방법에도 간소화가 요구되고 있다. 도 11은 이러한 제조 방법의 일 예인 잉크젯법을 이용하여 제조한 반도체 장치의 정면 구조를 나타내는 정면도이다.
도 11에 나타내는 바와 같이, 반도체 장치에 있어서의 실장 기판(70)의 위에는, 동일한 사이즈로 형성된 복수의 반도체 칩(71)이 계단 형상을 이루며 적층되어 있다. 구체적으로는, 실장면의 법선 방향(normal direction)인 상방으로부터 보아, 상층의 반도체 칩(71)은, 어느 쪽도 하층의 반도체 칩(71)의 연결 전극 패드(P)를 피하도록, 그리고 하층의 반도체 칩(71)으로부터 실장면의 일 방향으로 어긋나는 형태로 순서대로 적층되어 있다. 또한, 각 반도체 칩(71)에 있어서의 연결 전극 패드(P)의 위에는, 각 반도체 칩(71)의 연결 전극 패드(P)와 실장 기판(70)의 기판 단자(BP)를 연결하는 경사부(75)를 통하여 직선 형상의 배선(76)이 적층되어 있다.
이러한 적층 구조이면, 각 반도체 칩(71)의 연결 전극 패드(P)와 실장 기 판(70)의 기판 단자(BP)를, 상방으로부터 보아 일 방향으로 배열시키는 것이 가능해진다. 그 때문에, 이 반도체 장치의 제조 공정에서는, 도전성 잉크로 이루어지는 액적(liquid droplet)을 각 연결 전극 패드(P)와 기판 단자(BP)를 연결하도록 토출(discharge)하고, 그 도전성 잉크를 건조하여 소성(燒成)한다고 하는 매우 적은 공정으로 반도체 장치를 제조할 수 있다. 게다가, 각 반도체 칩과 실장 기판(70)과의 접속을 칩의 단면(端面)을 따르는 형태의 금속막에 의해 구성할 수 있기 때문에, 이러한 접속을 와이어 본딩으로 실현하는 경우에 비하여 반도체 장치의 더 한층의 소형화를 도모할 수 있다.
그러나, 전술하는 바와 같은 방법에 있어서는, 각 반도체 칩(71)의 연결 전극 패드(P)를 상방으로부터 보아 일 방향으로 배열시킬 필요가 있기 때문에, 반도체 칩(71)의 위치가 상층일수록, 그 배치 위치가 상기 일 방향으로 어긋나게 된다. 그 때문에, 고성능화에 부응하기 위해 반도체 칩(71)의 적층 매수가 증가할수록, 적층된 반도체 칩(71)의 점유 면적이, 상기 일 방향을 따라서 확대되어 버린다. 그 결과, 규격으로 정해진 사이즈가 있는 전자 기기, 특히 SD 카드나 마이크로 SD 카드와 같은 전자 기기에서는, 전술한 바와 같은 방법이 채용되기 어려워진다.
또한, 복수의 반도체 칩을 적층하는 데 있어서는, 전술하는 바와 같이 상층의 반도체 칩(71)을 실장면의 면 방향으로 어긋나게 하는 일 없이, 실장면의 법선 방향을 따라서 적층하는 구성도 생각할 수 있다. 그러나, 이러한 구성에서는, 하층의 반도체 칩(71)의 연결 전극 패드(P)가 상층의 반도체 칩(71)으로 덮여지기 때문에, 상층의 반도체 칩(71) 그 자체에 배선용 도통공을 형성하지 않으면 안 되게 되어, 제조 공정 그 자체가 번잡해질 뿐더러, 각 반도체 칩의 검사까지도 행하기 어려워져 버린다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적은, 적층된 복수의 반도체 칩의 실장면을 따르는 점유 면적을 축소한 반도체 장치 및 그 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 반도체 장치는, 복수의 반도체 기판의 각각이 갖는 패드 형성면의 연결 전극 패드가 배선에 의해 전기적으로 접속되는 형태로 상기 복수의 반도체 기판을 적층시킨 반도체 장치로서, 하층이 되는 상기 반도체 기판의 패드 형성면에는, 중계 배선에 의해 그 연결 전극 패드와 접속된 중계 전극 패드가, 상층이 되는 상기 반도체 기판에 노출되는 형태로 추가로 구비되고, 상기 복수의 반도체 기판이 실장되는 실장면의 실장 전극 패드와 상기 하층의 연결 전극 패드가 배선에 의해 전기적으로 접속됨과 함께, 상기 상층의 연결 전극 패드와 상기 하층의 중계 전극 패드가 배선에 의해 전기적으로 접속되는 것을 요지로 한다.
이러한 구성에 의하면, 하층의 패드 형성면에는, 연결 전극 패드에 접속되는 중계 전극 패드가, 상층에 의해 노출되는 형태로 구비된다. 그리고, 실장 기판의 실장 전극과 하층의 연결 전극 패드와의 사이, 또한 상층의 연결 전극 패드와 하층의 중계 전극 패드와의 사이가, 각각 배선에 의해 전기적으로 접속된다. 그 때문에, 하층에 있어서의 연결 전극 패드와 중계 전극 패드와의 상대 위치에 따라서, 상층의 연결 전극 패드와 실장 기판의 실장 전극 패드와의 상대 위치가, 실장면의 면 방향에 있어서 변위하게 된다. 즉, 하층이 되는 반도체 기판과 상층이 되는 반도체 기판과의 상대 위치가, 연결 전극 패드와 중계 전극 패드와의 상대 위치에 따라서, 실장면의 면 방향에 있어서 변위하게 된다.
따라서, 전술하는 바와 같은 반도체 장치에 있어서는, 반도체 기판의 적층 형태의 자유도가 확장되게 된다. 그러므로, 각 반도체 기판의 연결 전극 패드가 배선에 의해 연결된다는 구조상의 제약이 있더라도, 상층의 반도체 기판이 실장면의 면 방향에서 변위 가능하기 때문에, 복수의 반도체 기판으로 이루어지는 적층체의 사이즈를 실장면의 면 방향에서 축소할 수 있다. 따라서, 반도체 기판의 적층 형태가 변경 가능하기 때문에, 반도체 기판의 점유 면적이 규격 등에 의해 한정되는 실장 기판에 대해서도, 복수의 반도체 기판을 탑재시킬 수 있다.
이 반도체 장치는, 복수의 제1 반도체 기판의 각각이 갖는 패드 형성면의 제1 연결 전극 패드가 상기 패드 형성면의 법선 방향으로 노출되고, 그리고 연결 전극 패드에 연결된 상기 중계 전극 패드를 갖는 중계용 기판이 최상층이 되는 형태로 상기 복수의 제1 반도체 기판과 상기 중계용 기판이 적층됨과 함께, 상기 중계용 기판의 연결 전극 패드와 상기 각 제1 연결 전극 패드가 하층 배선으로 상기 실장 전극 패드에 연결된 제1 블록과, 복수의 제2 반도체 기판의 각각이 갖는 패드 형성면의 제2 연결 전극 패드가 상기 패드 형성면의 법선 방향으로 노출되는 형태로 상기 복수의 제2 반도체 기판이 적층됨과 함께, 상기 각 제2 연결 전극 패드가 상층 배선으로 연결된 제2 블록을 구비하고, 상기 제2 블록에 있어서의 최하층의 반도체 기판이 상기 중계용 기판의 연결 전극 패드를 덮고, 그리고 상기 중계 전극 패드를 노출하는 형태로, 상기 제2 블록이 상기 제1 블록에 적층되어, 상기 중계 전극 패드와 상기 제2 연결 전극 패드가 상기 상층 배선에 의해 연결되는 것을 요지로 한다.
이러한 구성에 의하면, 복수의 반도체 기판으로 이루어지는 적층체가 블록 단위로 적층되는 점에서, 예를 들면, 실장면의 법선 방향으로부터 보아, 제2 블록의 하층 배선이 제1 블록으로 덮여지는 적층 형태라도, 복수의 반도체 기판의 실장이 가능해진다. 이에 따라, 이러한 반도체 장치의 실현이 용이해진다.
이 반도체 장치는, 상기 상층의 패드 형성면과 상기 하층의 패드 형성면과의 사이의 단차(段差; stepped difference)를 완화하는 형태로 각 패드 형성면을 연결하는 연속면을 가진 절연성의 경사부를 구비하고, 상기 상층 배선 및 상기 하층 배선은, 상기 상층의 연결 전극 패드와 상기 하층의 연결 전극 패드와의 사이를 연결하여 상기 연속면에 적층된 금속막인 것을 요지로 한다.
이러한 구성에 있어서는, 연결 전극 패드가 노출되는 형태로 복수의 반도체 기판이 적층되는 점에서, 상층을 구성하는 패드 형성면과 하층을 구성하는 패드 형성면과의 사이에는 단차가 형성된다. 이 반도체 장치에 의하면, 전술하는 단차를 경사부가 완화하고, 그리고 상층 배선 및 하층 배선이 이 경사부상에 형성되는 점에서, 상층 배선 및 하층 배선이 금속막이라도, 동(同) 배선에 대한 기계적인 응력이 완화되게 된다. 따라서, 상층 배선 또는 하층 배선이 금속막으로 구성되는 점에서, 반도체 장치 그 자체의 박형화를 도모하는 것이 가능해진다.
이 반도체 장치는, 상기 중계 배선이 절연층을 사이에 끼우는 다층 구조로 형성되는 것을 요지로 한다.
이러한 구성에 의하면, 중계 배선이 절연층을 사이에 끼우는 다층 구조로 형성되는 점에서, 패드 형성면상에서 교차하는 복수의 중계 배선이 필요하게 될 경우라도, 그들이 절연층에 의해 절연되는 형태가 된다. 그 결과, 중계 전극 패드의 배치의 자유도나 중계 배선의 형상의 자유도가 높아질 수 있고, 이에 의해 동 중계 전극 패드에 접속되는 반도체 기판의 배치의 자유도도 높아질 수 있게 된다. 따라서, 복수의 반도체 기판에 있어서의 적층 형태의 자유도가 향상된다.
본 발명의 반도체 장치의 제조 방법에 의하면, 복수의 반도체 기판의 각각이 갖는 패드 형성면의 연결 전극 패드가 배선에 의해 전기적으로 접속되는 형태로 상기 복수의 반도체 기판이 적층되는 반도체 장치의 제조 방법으로서, 하층이 되는 상기 반도체 기판의 패드 형성면에, 중계 배선에 의해 그 연결 전극 패드와 접속된 중계 전극 패드가 형성된 후, 상층이 되는 상기 반도체 기판이 상기 중계 전극 패드를 노출하는 형태로 상기 하층에 적층되는 공정과, 상기 복수의 반도체 기판이 실장되는 실장면의 실장 전극 패드와 상기 하층의 연결 전극 패드를 전기적으로 접속하는 배선이 형성되는 공정과, 상기 하층에 상기 상층이 적층되고 나서, 상기 상층의 연결 전극 패드와 상기 하층의 중계 전극 패드를 연결하는 배선이 형성되는 공정을 갖는 것을 요지로 한다.
이러한 방법에 의하면, 하층의 패드 형성면에, 서로 접속되는 연결 전극 패드와 중계 전극 패드가 형성된다. 그리고, 복수의 반도체 기판이 적층될 때, 상층에 의해 중계 전극 패드가 노출되어, 상층의 연결 전극 패드와 하층의 중계 전극 패드를 연결하는 배선이 형성된다. 그 때문에, 하층에 있어서의 연결 전극 패드와 중계 전극 패드와의 상대 위치에 따라서, 상층의 연결 전극 패드와 실장 기판의 실장 전극 패드와의 상대 위치가, 실장면의 면 방향에 있어서 변위하게 된다. 즉, 하층이 되는 반도체 기판과 상층이 되는 반도체 기판과의 상대 위치가, 연결 전극 패드와 중계 전극 패드와의 상대 위치에 따라서, 실장면의 면 방향에 있어서 변위하게 된다.
따라서, 전술하는 바와 같은 반도체 장치에 있어서는, 반도체 기판의 적층 형태의 자유도가 확장되게 된다. 그러므로, 각 반도체 기판의 연결 전극 패드가 배선에 의해 연결된다는 구조상의 제약이 있더라도, 상층의 반도체 기판이 실장면의 면 방향에서 변위 가능하기 때문에, 복수의 반도체 기판으로 이루어지는 적층체의 사이즈를 실장면의 면 방향에서 축소할 수 있다. 따라서, 반도체 기판의 적층 형태가 변경 가능하기 때문에, 반도체 기판의 점유 면적이 규격 등에 의해 한정되는 실장 기판에 대해서도, 복수의 반도체 기판을 탑재시킬 수 있다.
이 반도체 장치의 제조 방법에 의하면, 복수의 제1 반도체 기판의 각각이 갖는 패드 형성면의 제1 연결 전극 패드가 상기 패드 형성면의 법선 방향으로 노출되고, 그리고 연결 전극 패드에 연결된 상기 중계 전극 패드를 갖는 중계용 기판이 최상층이 되는 형태로 상기 복수의 제1 반도체 기판과 상기 중계용 기판이 적층됨과 함께, 상기 중계용 기판의 연결 전극 패드와 상기 각 제1 연결 전극 패드가 하층 배선으로 상기 실장 전극 패드에 연결됨으로써 제1 블록이 형성되고, 복수의 제2 반도체 기판의 각각이 갖는 패드 형성면의 제2 연결 전극 패드가 상기 패드 형성 면의 법선 방향으로 노출되는 형태로 상기 복수의 제2 반도체 기판이 적층됨과 함께, 상기 각 제2 연결 전극 패드가 상층 배선으로 연결됨으로써 제2 블록이 형성되고, 상기 제2 블록에 있어서의 최하층의 반도체 기판이 상기 중계용 기판의 연결 전극 패드를 덮고, 그리고 상기 중계 전극 패드를 노출하는 형태로, 상기 제2 블록이 상기 제1 블록에 적층되어, 상기 중계 전극 패드와 상기 제2 연결 전극 패드가 상기 상층 배선에 의해 연결되는 것을 요지로 한다.
이러한 방법에 의하면, 복수의 반도체 기판으로 이루어지는 적층체가 블록 단위로 적층되는 점에서, 예를 들면, 실장면의 법선 방향으로부터 보아, 제1 블록의 하층 배선이 제2 블록으로 덮여지는 적층 형태라도, 복수의 반도체 기판의 실장이 가능해진다. 이에 따라, 이러한 반도체 장치의 실현이 용이해진다.
이 반도체 장치의 제조 방법에 의하면, 상기 상층의 패드 형성면과 상기 하층의 패드 형성면과의 사이의 단차를 완화하는 형태로 각 패드 형성면을 연결하는 연속면을 가진 절연성의 경사부가 형성되어, 상기 상층의 연결 전극 패드와 상기 하층의 연결 전극 패드와의 사이가 상기 연속면을 통하여 연결되는 형태로 도전성 미립자를 포함하는 액상체가 토출되고, 당해 액상체가 건조하여 소성됨으로써, 상기 연결 전극 패드간을 연결하는 상기 배선이 형성되는 것을 요지로 한다.
이러한 방법에 의하면, 연결 전극 패드가 노출되는 형태로 복수의 반도체 기판이 적층되는 점에서, 상층을 구성하는 패드 형성면과 하층을 구성하는 패드 형성면과의 사이에 단차가 형성된다. 이러한 방법에 의하면, 패턴 형성 재료가 포함되는 액상체에 의해 상층 배선 또는 하층 배선이 형성되는 점에서, 이러한 단차를 연 결하는 배선이 형성될 때에, 반도체 기판에 대하여 기계적인 응력이 인가되지 않는다. 따라서, 반도체 기판의 두께의 박형화가 가능해져, 반도체 장치 그 자체의 박형화를 도모하는 것이 가능해진다.
이 반도체 장치의 제조 방법에 의하면, 상기 연결 전극 패드와 상기 중계 전극 패드와의 사이가 연결되는 형태로, 도전성 미립자를 포함하는 액상체가 토출되고, 당해 액상체가 건조하여 소성됨으로써, 상기 중계 배선이 형성되는 것을 요지로 한다.
이러한 방법에 의하면, 연결 전극 패드가 노출되는 형태로 복수의 반도체 기판이 적층되는 점에서, 예를 들면, 복수의 반도체 기판의 각각이 동일한 사이즈로 구성될 경우에는, 복수의 반도체 기판이 계단 형상으로 적층되게 되어, 상층이 되는 반도체 기판의 하방에 공간이 형성되게 된다. 이러한 방법에 의하면, 하방에 공간이 형성되는 반도체 기판에 대해서도, 상방으로부터 기계적인 응력이 인가되는 일 없이, 중계 배선을 형성하는 것이 가능해진다. 따라서, 중계 전극 패드를 가진 반도체 기판이 적층된 상태라도, 중계 배선이 형성 가능해지고, 나아가서는 하층 배선과 중계 배선을 연속적으로 형성하는 것이 가능해진다.
이 반도체 장치의 제조 방법에 의하면, 상기 중계 배선이 절연층을 사이에 끼우는 다층 구조로 형성되는 것을 요지로 한다
이러한 방법에 의하면, 중계 배선이 절연층을 사이에 끼우는 다층 구조로 형성되는 점에서, 패드 형성면상에서 교차하는 복수의 중계 배선이 필요하게 될 경우라도, 그들이 절연층에 의해 절연되는 형태가 된다. 그 결과, 중계 전극 패드의 배치의 자유도나 중계 배선의 형상의 자유도가 높아질 수 있고, 이에 의해 동 중계 전극 패드에 접속되는 반도체 기판의 배치의 자유도도 높아질 수 있게 된다. 따라서 복수의 반도체 기판에 있어서의 적층 형태의 자유도가 향상된다.
이 반도체 장치의 제조 방법에 의하면, 절연층 형성 재료가 포함되는 액상체가 상기 패드 형성면을 향하여 토출되고, 당해 액상체가 건조함으로써, 상기 절연층이 형성되는 것을 요지로 한다.
이러한 방법에 의하면, 하층이 되는 반도체 기판에 중계 배선이 형성된 후라도, 반도체 기판에 응력을 가하는 일 없이 절연층을 형성할 수 있게 된다. 이에 따라, 반도체 기판의 박형화를 촉진하는 것이 더욱 가능해지고, 또한 반도체 기판의 배치의 자유도도 더욱 향상하는 것이 가능해진다.
(발명을 실시하기 위한 최량의 형태)
(제1 실시 형태)
이하, 본 발명의 반도체 장치를 구체화한 제1 실시 형태에 대해서 도 1～도 5를 참조하여 설명한다. 도 1은 반도체 장치의 정면 단면 구조를 설명하기 위한 부분 단면도이다. 도 2는 반도체 장치의 일부의 사시 구조를 나타내는 사시도로서, (a)는 복수의 반도체 기판인 반도체 칩의 각각이 그 하층에 대하여 일 방향으로 어긋나 적층되는 도면이며, (b)는 (a)에 대응하는 적층체의 위에, 추가로 복수의 반도체 칩의 각각이 그 하층에 대하여 상기 일 방향의 반대 방향으로 어긋나 적층되는 도면이다. 또한, 도 3은 복수의 반도체 칩의 각각이 그 하층에 대하여 일 방향으로 어긋나 적층되는 제1 블록의 평면 구조를 나타내는 도면이며, 도 4는 동 제1 블록에 형성되는 하층 배선의 평면 구조를 나타내는 도면이다. 또한, 도 5는 복수의 반도체 칩의 각각이 그 하층에 대하여 상기 일 방향의 반대 방향으로 어긋나 적층된 제2 블록에 형성되는 상층 배선의 평면 구조를 나타내는 도면이다.
도 1에 나타내는 바와 같이, 반도체 장치에 구비되는 실장 기판(10)의 위에는, 칩 적층체(11)가 고정되고, 동 칩 적층체(11)는, 제1 반도체 칩(제1 칩; 12)이 6장 적층된 제1 블록(15)과, 그 제1 블록(15)의 위에 적층되는 제2 반도체 칩(제2칩; 16)이 6장 적층된 제2 블록(19)을 갖고 형성되어 있다.
실장 기판(10)은, 얇고 유연성을 갖는 소위 플렉시블 기판이며, 그 표면에는 저항이나 커패시터, 인덕턴스 등의 각종 전자 소자(도시 생략)가 배치되고, 그들 각종 전자 소자 등이 소정의 회로를 형성하도록 동 표면에 형성되는 배선 등에 의해 각각 접속되어 있다. 실장 기판(10)은, 가요성을 갖는 재질로서 절연체성을 갖는 폴리이미드 수지계, 에폭시 수지계, 폴리에스테르 수지계, 페놀 수지계, 불소 수지계 등의 합성 수지를 기재(基材)로 한 것, 또한, 종이나 유리포(glass cloth) 기재를 기재로 한 것, 혹은, 이들 각각의 기재를 조합한 콤퍼짓(composite) 기재 등으로 이루어진다. 또한, 실장 기판(10)의 표면에는 도전성을 갖는 실장 전극으로서의 기판 단자(BP)가 복수 형성되어 있다(도 3 참조).
기판 단자(BP)는, 도전성이 있는 금속 재료에 의해 형성되어 있고, 실장 기판(10)에 배치되어 있는 각종 전자 소자 등과 배선을 통하여 전기적으로 접속되어 있다. 또한 본 실시 형태에서는, 기판 단자(BP)는, 잉크젯법에 의해 실장 기 판(10) 표면에 형성되어 있고, 동 잉크젯법에 이용되는 잉크로서는, 도전성 미립자의 분산계로 이루어지는 액상체로서의 도전성 잉크가 이용된다. 도전성 잉크에 포함되는 패턴 형성 재료인 도전성 미립자는, 수 nm～수십 nm의 입경(粒徑)을 갖는 미립자이며, 예를 들면 금, 은, 구리, 백금, 팔라듐, 로듐, 오스뮴, 루테늄, 이리듐, 철, 주석, 코발트, 니켈, 크롬, 티탄, 탄탈, 텅스텐, 인듐 등의 금속, 혹은 이들의 합금을 이용할 수도 있다. 또한 분산매로서는, 상기 도전성 미립자를 균일하게 분산시키는 것이면 좋고, 예를 들면 물이나 물을 주성분으로 하는 수용액계, 혹은 테트라데칸 등의 유기용제를 주성분으로 하는 유기계를 이용할 수 있다. 또한, 본 실시 형태의 도전성 잉크에 있어서는, 도전성 입자로서 은을 이용하고, 분산매로서 물을 이용하고 있다.
칩 적층체(11)는, 그 제1 블록(15)의 최하층에 위치함과 함께 실장 기판(10)의 표면에 대향하는 최하층의 제1 칩(12)을 통하여 실장 기판(10)의 표면에 접착 고정된다. 제1 칩(12)은, 도 2(a) 및 (b)에 있어서, 실리콘 웨이퍼 등의 반도체 재료를 기재로 하여 형성된 직사각형 형상의 칩으로서, 종방향으로 길이(CL), 횡방향으로 폭(CW), 상하 방향으로 두께가 약 25㎛의 크기로 형성되어 있다. 제1 칩(12)에는, 그 표면에 복수의 트랜지스터로 이루어지는 기억 소자 등을 가진 도시하지 않은 전자 회로 등이 형성되어 있다. 본 실시 형태에서는, 제1 칩(12)은 메모리로서의 기능을 갖지만, 그 외의 기능을 갖는 것이라도 좋다. 또한 제1 칩(12)은, 그 종방향의 길이, 횡방향의 폭은 용도에 따라서 임의로 정할 수 있는 것으로, 그 두께도 약 25㎛로 한정되는 것은 아니고, 그보다도 두껍거나 얇아도 좋다. 또 한, 도 2(a), (b)에서는, 설명의 편의상, 적층되는 제1 칩(12)의 일부 및, 적층되는 제2 칩(16)의 일부의 도시를 생략하고 있다.
제1 칩(12)의 표면에는, 기판 단자(BP)와 동일하게 잉크젯법에 의해 형성된 전극인 연결 전극 패드(P)가, 제1 칩(12)의 상면인 패드 형성면의 한 변을 따라서 일렬로 설치되어 있다. 이들 각 연결 전극 패드(P)는, 제1 칩(12)에 형성된 전자 회로에 각각 접속됨으로써 동 전자 회로가 갖는 각 기능에 각각 할당되어 있고, 제1 칩(12)에 있어서 그 배열은 상기 각 기능의 순번이 소정의 순번이 되도록 되어 있다. 이에 따라 제1 칩(12)의 전자 회로는, 각 연결 전극 패드(P)에 접속된 외부 배선 등을 통하여 실장 기판(10)에 형성된 회로 등과 전기적으로 접속되게 된다.
또한 제1 칩(12)의 상면인 패드 형성면은, 그 전자 회로의 위에 절연층(13)을 갖고 있다. 절연층(13)은, 제1 칩(12)의 전자 회로를 보호함과 함께, 동 전자 회로와 외부의 도전성 부재를 전기적으로 절연시킨다. 절연층(13)은 절연성이 있는 재료, 예를 들면, 폴리메틸메타크릴레이트, 폴리비닐페놀, 폴리이미드, 폴리스티렌, 폴리비닐알코올, 폴리비닐아세테이트 등 중의 1종의 재료, 또는 이들을 2종 이상 조합한 재료로 형성되어 있다. 또한 본 실시 형태에서는, 절연층(13)은 각 연결 전극 패드(P)를 노출시키는 형태로 형성되어 있으며, 연결 전극 패드(P)로의 외부 배선의 접속 등이 절연층(13)에 의해 방해되어지는 일이 없도록 되어 있다. 또한, 제1 칩(12)의 이면에도 절연층(13)과 동일한 절연막(도시 생략)이 형성되어 있으며, 동 이면과 외부의 도전성 부재와의 사이가 절연되도록 되어 있다. 또한 본 실시 형태에서는, 제1 칩(12)의 표면의 절연층(13)이나 이면의 절연막은, 전술 한 절연성의 재료를 함유하는 절연성 잉크를 이용하여 잉크젯법에 의해 형성된다. 그리고, 복수의 제1 칩(12)이 적층됨으로써 제1 블록(15)이 형성되어 있다.
도 1에 나타나는 바와 같이, 제1 블록(15)을 구성하는 6장의 제1 칩(12)은, 각 연결 전극 패드(P)가 상방에 노출되도록, 패드 형성면에 있어서의 전극 패드측의 변이 전후(도 1에 있어서 좌우)로 소정의 어긋남 길이(deviation length; ΔL)만큼 어긋나게 하여 적층됨으로써 계단 형상으로 형성되어 있다. 제1 블록(15)에 있어서, 상하로 인접하는 2개의 제1 칩(12)은, 하층의 제1 칩(12)의 표면에 형성된 절연층(13)과, 상층의 제1 칩(12)의 이면에 형성된 절연막과의 사이에 형성되는 도시하지 않은 접착층에 의해 소정의 어긋남 길이(ΔL)를 가지면서, 각 연결 전극 패드(P)가 노출되도록 상호 접착 고정된다. 이에 따라, 예를 들면 각 어긋남 길이(ΔL)의 길이를 250㎛로 할 경우, 6장의 제1 칩(12)이 적층된 제1 블록(15)의 종방향의 길이는, 1장의 제1 칩(12)의 종방향의 길이(CL)와, 그곳에 어긋남 길이(ΔL)만큼 어긋나 적층된 5장분의 제1 칩(12)의 전(全) 어긋남 길이(1250㎛(=250×5))가 가산된 제1 블록 길이(L11)가 된다. 또한 본 실시 형태에서는, 접착층의 두께가 5～10㎛이지만, 그 두께는 5㎛보다 얇아도, 10㎛보다 두꺼워도 좋다.
또한 본 실시 형태에서는, 이와 같이 형성된 제1 블록(15)이 실장 기판(10)에 접착 고정된다. 상세히 설명하면, 제1 블록(15)에 있어서 최하층의 제1 칩(12)은, 그 이면이 상대향(相對向)하는 실장 기판(10)의 표면과의 사이에 상기 접착층이 형성되도록 되어 있으며, 동 접착층을 통하여 실장 기판(10)의 표면에 접착 고정된다. 이에 따라, 제1 블록(15)은, 그 최하층의 제1 칩(12)의 연결 전극 패 드(P)가 실장 기판(10)의 기판 단자(BP)를 따라서 늘어서도록 동 실장 기판(10)에 배치되는 동 최하층의 제1 칩(12)을 통하여 실장 기판(10)에 접착 고정되게 된다. 그리고 실장 기판(10)에 있어서, 제1 블록(15)은, 동 실장 기판(10)의 기판 단자(BP)에 대하여 도 1에 있어서 우방향으로 제1 블록 길이(L11)의 길이를 점유하게 된다.
도 1 및 도 3에 있어서, 제1 블록(15)은, 각 제1 칩(12)에 있어서의 연결 전극 패드(P)측에, 제1 칩(12)의 두께에 상당하는 단차를 형성하고 있으며, 그들 단차에는 경사부인 슬로프(20)가 형성되어 있다.
슬로프(20)는, 상하로 적층된 한 쌍의 제1 칩(12)에 있어서의 패드 형성면간의 단차를 완화하는 형태로 각 패드 형성면을 연결하는 연속면을 갖고, 폴리이미드 수지계, 에폭시 수지계, 폴리에스테르 수지계, 페놀 수지계, 불소 수지계, 자외선 경화 수지, 가시광 경화 수지 등의 절연성을 갖는 수지 등에 의해 형성되어 있다. 슬로프(20)는, 각 제1 칩(12)에 있어서의 연결 전극 패드(P)측에 형성되어 있다. 이에 따라, 하층의 제1 칩(12)에 있어서의 각 연결 전극 패드(P)와 상층의 제1 칩(12)에 있어서의 각 연결 전극 패드(P)를 연결하는 경로가 연속면에 의해 대략 무단(無段) 형상으로 형성된다.
또한 최하층의 제1 칩(12)에 병설된 슬로프(20)는, 기판 단자(BP)가 형성되는 실장면과 동 제1 칩(12)의 패드 형성면과의 사이의 단차를 완화하는 형태로 이들 실장면과 패드 형성면을 연결하는 연속면을 갖고 있다. 이에 따라, 실장 기판(10)의 각 기판 단자(BP)와 최하층의 제1 칩(12)에 있어서의 각 연결 전극 패 드(P)를 연결하는 경로도 연속면에 의해 대략 무단 형상으로 형성된다. 또한 본 실시 형태에서는 슬로프(20)는, 제1 블록(15)이 실장 기판(10)에 접착 고정되고 나서, 수지 재료의 토출량이나 토출 위치를 정확히 제어할 수 있는 디스펜서 방식에 의해 형성된다.
도 1 및 도 4에 있어서, 실장 기판(10)의 표면 및 제1 블록(15)의 표면에는, 제1 칩(12)의 적층 방향으로 연속하는 하층 배선인 제1 배선(21)이 복수 형성되어 있다. 제1 배선(21)은, 실장면에 접합된 상태인 제1 블록(15)에 대하여 잉크젯법이 적용되며, 전술한 도전성 잉크로 이루어지는 액적이 기판 단자(BP)와 제1 블록(15)의 각 연결 전극 패드(P)를 연결하는 형태로 토출되고, 토출된 도전성 잉크가 건조하여 소성됨으로써 형성되어 있다. 또한, 본 실시 형태의 도전성 잉크에 있어서는, 도전성 입자로서 은을 이용하고, 분산매로서 물을 이용하고 있다.
상세히 설명하면, 제1 배선(21)은, 그 형성 위치에 따라서 2가지로 구분되어 있으며, 우선 실장 기판(10)의 기판 단자(BP)와 그에 대응하는 각 제1 칩(12)의 연결 전극 패드(P)를 각 제1 칩(12)의 적층 방향에 접속하는 주배선(22)을 갖고 있다. 또한, 제1 배선(21)은, 제1 블록(15)에 있어서의 최상층의 제1 칩(12)인 연결용 칩(12a)의 패드 형성면상에, 그 연결 전극 패드(P)로부터 종방향으로 연장되는 중계 배선(23)을 갖고 있다. 그리고, 각 중계 배선(23)의 선단(top end)에는, 제1 배선(21)과 함께 잉크젯법에 의해 일체적으로 형성되는 중계 전극 패드(RP)가 접속되어 있다.
주배선(22)은, 실장 기판(10)의 기판 단자(BP)와, 그에 대응하는 최하층의 제1 칩(12)의 연결 전극 패드(P)를 접속하고, 또한 최하층의 제1 칩(12)의 연결 전극 패드(P)와 그에 대응하는 상층의 제1 칩(12)의 연결 전극 패드(P)를 상호 접속하고 있다. 마찬가지로, 주배선(22)은, 상층과 하층의 관계에 있는 한 쌍의 제1 칩(12)에 있어서, 대응하는 연결 전극 패드(P)끼리를 상호 접속한다. 그리고, 최상층의 제1 칩(12)은, 그 연결 전극 패드(P)가 대응하는 그 하층의 제1 칩(12)의 연결 전극 패드(P)에 접속되도록 되어 있다. 이에 따라, 제1 칩(12)의 적층 방향에, 실장 기판(10)의 기판 단자(BP)와 그에 대응하는 각 제1 칩(12)의 연결 전극 패드(P)가 전기적으로 접속되도록 되어 있다. 또한 주배선(22)은, 잉크젯법에 의해 형성되는 금속막이기 때문에, 경로의 도중에 단차가 있을 경우에는 그곳에서 얇아지거나 절단되거나 할 우려도 있지만, 제1 칩(12)의 전극측의 변에는 그곳에 발생하는 상하 방향의 단차를 무단 형상으로 하는 슬로프(20)가 형성되어 있는 점에서, 그러한 우려의 발생이 저감되어 배선이 매우 적합하게 형성된다.
도 4에 있어서, 각 중계 배선(23)은, 제1 블록(15)의 최상층인 제1 칩(12)의 패드 형성면에 있어서 주로 절연층(13)상에 각각 형성되어 있다. 중계 배선(23)은, 그 기단(base end)이 제1 칩(12)의 연결 전극 패드(P)에 접속되고, 동 연결 전극 패드(P)의 종방향의 대략 전폭에 걸쳐서 연장되도록 형성되어 있다. 그리고, 패드 형성면을 구성하는 네 변 중에서 연결 전극 패드(P)가 형성된 한 변에 대향하는 타변에는, 중계 배선(23)의 선단이 접속된 중계 전극 패드(RP)가 연결 전극 패드(P)와 대략 동 형상으로 형성되어 있다. 즉, 제1 블록(15)의 최상층인 제1 칩(12)의 패드 형성면에는, 대향하는 두 변 중의 한 변에, 복수의 연결 전극 패 드(P)가 형성되어 있고, 대향하는 두 변 중의 타변에, 복수의 중계 전극 패드(RP)가 형성되어 있다. 그리고, 대향하는 한 쌍의 연결 전극 패드(P)와 중계 전극 패드(RP)가, 1개의 중계 배선(23)에 의해 접속되어 있다. 또한, 각 중계 전극 패드(RP)는, 그 종방향에 있어서의 위치가 각 연결 전극 패드(P)와 동일하게 되도록, 종방향을 따라서 배열되어 있다. 이에 따라, 제1 블록(15)에 있어서의 최상층의 제1 칩(12)은, 그 중계 전극 패드(RP)가 노출되도록 그 위에 반도체 칩 등의 칩이 적층되었을 때에, 그곳에 적층된 칩의 전극과 중계 전극 패드(RP)와의 접속이 가능해지도록 되어 있다. 이에 따라, 기판 단자(BP)와, 적층된 각 제1 칩(12)에 있어서 기판 단자(BP)에 대응하는 연결 전극 패드(P)와, 동일하게 기판 단자(BP)에 대응하는 중계 전극 패드(RP)가 전기적으로 상호 접속되도록 되어 있다.
제1 블록(15)에는, 복수의 제2 칩(16)으로 이루어지는 제2 블록(19)이 적층되어 있다. 제2 칩(16)은, 제1 칩(12)과 동일한 전자 회로와 함께 동일한 기능을 갖고, 동일한 크기로 형성되어 있다. 또한 제2 칩(16)은, 제1 칩(12)과 동일하게, 그 패드 형성면의 한 변을 따라서 복수의 연결 전극 패드(P)가 배열 배치되어 있다. 이들 각 연결 전극 패드(P)는, 제2 칩(16)에 형성된 전자 회로에 각각 접속됨으로써 전자 회로가 갖는 각 기능에 각각 할당되어 있으며, 제2 칩(16)에 있어서 그 배열은 상기 기능의 순번이 소정의 순번이 되도록 되어 있다. 또한 본 실시 형태에서는, 제2 칩(16)에 배열되는 각 연결 전극 패드(P)의 순번은, 그곳에 할당된 기능이, 제1 칩(12)에 배열되는 각 연결 전극 패드(P)에 할당된 기능과는 역순이며, 소위 제2 칩(16)은 제1 칩(12)의 미러 칩으로 되어 있다.
제2 칩(16)은, 그 전자 회로의 위에 제1 칩(12)의 절연층(13)과 동일한 절연막(18)이 형성되어 있으며, 절연막(18)은, 제2 칩(16)의 전자 회로를 보호함과 함께, 동 전자 회로와 외부의 도전성 부재와의 절연을 확보하도록 되어 있다. 또한, 본 실시 형태에서는, 절연막(18)이 연결 전극 패드(P)를 노출시키는 형태로 형성되어 있으며, 연결 전극 패드(P)로의 외부 배선의 접속 등이 절연막(18)에 의해 방해되는 일이 없도록 되어 있다. 또한, 제2 칩(16)의 이면에도, 절연막(18)과 동일한 절연막(도시 생략)이 형성되어 있으며, 동 이면과 외부의 도전성 부재와의 절연이 확보되도록 되어 있다. 그리고, 제2 칩(16)이 복수 적층됨으로써 제2 블록(19)이 형성되어 있다.
제2 블록(19)은, 도 1에 나타나는 바와 같이, 그것을 구성하는 복수의 제2 칩(16)이, 그들의 각 연결 전극 패드(P)가 노출되도록, 그들의 전극측의 변이 전후로 소정의 어긋남 길이(ΔL)만큼 어긋나게 하여 적층됨으로써 계단 형상으로 형성되어 있다. 제2 블록(19)에 있어서, 상하로 인접하는 2개의 제2 칩(16)은, 하층의 제2 칩(16)의 표면에 형성된 절연막(18)과, 상층의 제2 칩(16)의 이면에 형성된 절연막과의 사이에 형성되는 접착층(도시 생략)에 의해 소정의 어긋남 길이(ΔL)를 가지면서 상호 접착 고정되어 있다. 이에 따라, 예를 들면 각 어긋남 길이(ΔL)의 길이를 250㎛로 할 경우, 6장의 제2 칩(16)이 적층된 제2 블록(19)의 종방향의 길이는, 1장의 제2 칩(16)의 종방향의 길이(CL)와, 그곳에 어긋남 길이(ΔL)만큼 어긋나 적층된 5장분의 제2 칩(16)의 전(全) 어긋남 길이(1250㎛(=250×5))가 가산된 제2 블록 길이(L12)가 된다. 또한 본 실시 형태에서는, 접착층의 두께를 5～10㎛ 로 하고 있지만, 그 두께는 5㎛보다 얇아도, 10㎛보다 두꺼워도 좋다.
또한, 제2 블록(19)에 있어서 최하층의 제2 칩(16)의 이면은, 그 이면이 상대향하는 제1 블록(15)의 최상층의 제1 칩(12)의 표면과의 사이에 상기 접착층이 형성되도록 되어 있으며, 동 접착층을 통하여 동 제1 칩(12)의 표면에 접착 고정된다. 구체적으로는, 제2 블록(19)은, 그 최하층의 제2 칩(16)의 연결 전극 패드(P)가 제1 블록(15)의 최상층의 제1 칩(12)의 중계 전극 패드(RP)를 따라서 늘어서도록 제1 블록(15)에 접착 고정되도록 되어 있다. 또한 이때, 제2 블록(19)은, 제1 블록(15)의 중계 전극 패드(RP)가 노출되고, 그리고 제1 블록(15)의 최상층에 있어서의 연결 전극 패드(P)를 덮는 형태로, 제1 블록(15)에 대하여 어긋남 길이(ΔL)만큼 어긋나도록 하여 적층된다.
이러한 구성에 의하면, 실장 기판(10)의 실장면의 면 방향에 있어서, 제1 블록(15)의 점유 면적이, 기판 단자(BP)로부터 일 방향(도 4의 우방향)으로 넓어지게 된다. 이에 대하여, 제2 블록(19)의 점유 면적이, 제1 블록(15)의 선단으로부터 어긋남 길이(ΔL)만큼 이동한 위치로부터, 추가로 제1 블록(15)의 기단을 향하여 넓어지게 된다. 즉, 실장 기판(10)의 실장면에 있어서는, 제1 블록(15)의 점유 면적과 제2 블록(19)의 점유 면적이 거의 중첩되는 형태가 된다.
도 1 및 도 5에 있어서, 제2 블록(19)은, 각 제2 칩(16)에 있어서의 연결 전극 패드(P)측에, 제2 칩(16)의 두께에 상당하는 단차를 형성하고 있으며, 그들 단차에는 경사부인 슬로프(25)가 형성되어 있다.
슬로프(25)는, 상하로 적층된 한 쌍의 제2 칩(16)에 있어서의 패드 형성면간 의 단차를 완화하는 형태로 각 패드 형성면을 연결하는 연속면을 갖고, 제1 칩(12)에 형성되는 슬로프(20)와 동일한 절연성 수지 등에 의해 형성되어 있다. 슬로프(25)는, 각 제2 칩(16)에 있어서의 연결 전극 패드(P)측에 형성되어 있다. 이에 따라, 하층의 제2 칩(16)에 있어서의 각 연결 전극 패드(P)와 상층의 제2 칩(16)에 있어서의 각 연결 전극 패드(P)를 연결하는 경로가 연결면에 의해 무단(無段) 형상으로 형성된다.
또한 최하층의 제2 칩(16)에 병설된 슬로프(25)는, 제1 블록(15)의 최상층에 있어서의 패드 형성면과 제2 블록(19)의 최하층에 있어서의 패드 형성면과의 사이의 단차를 완화하는 형태로 이들 패드 형성면을 연결하는 연결면을 갖고 있다. 이에 따라, 최하층의 제2 칩(16)에 있어서의 각 연결 전극 패드(P)와 최상층의 제1 칩(12)에 있어서의 각 중계 전극 패드(RP)를 연결하는 경로도 연결면에 의해 무단 형상으로 형성된다. 또한 본 실시 형태에서는 슬로프(25)는, 제2 블록(19)이 제1 블록(15)에 접착 고정되고 나서, 슬로프(20)의 경우와 동일하게 디스펜서 방식에 의해 형성된다.
제1 블록(15)의 중계 전극 패드(RP)와 제2 블록(19)의 각 연결 전극 패드(P)와의 사이에는, 제2 칩(16)의 적층 방향으로 연속하는 상층 배선인 제2 배선(27)이 복수 형성되어 있다. 제2 배선(27)은, 적층된 상태에 있는 제1 블록(15) 및 제2 블록(19)에 대하여 잉크젯법이 적용되어, 제1 배선(21)과 동일한 도전성 잉크로 이루어지는 액적이 배치됨으로써 형성되는 배선이다. 또한 본 실시 형태에서는 도전성 잉크에 있어서는, 도전성 입자로서 은을 이용하고, 분산매로서 물을 이용하고 있다.
상세히 설명하면, 제2 배선(27)은, 제1 블록(15)의 중계 전극 패드(RP)와 각 제2 칩(16)의 각 연결 전극 패드(P)를 각 제2 칩(16)의 적층 방향에 접속하는 것이다. 이에 따라 제2 배선(27)은, 중계 전극 패드(RP)와 그에 대응하는 각 제2 칩(16)의 연결 전극 패드(P)를 연결하도록, 중계 전극 패드(RP)와 최상층의 제2 칩(16)의 연결 전극 패드(P)와의 사이에 형성되어 있다. 즉, 제2 배선(27)은, 우선 중계 전극 패드(RP)와 그에 대응하는 최하층의 제2 칩(16)의 연결 전극 패드(P)를 접속하고, 이어서 최하층의 제2 칩(16)의 연결 전극 패드(P)와 그에 대응하는 그 위에 적층되는 제2 칩(16)의 연결 전극 패드(P)를 상호 접속한다. 마찬가지로, 제2 배선(27)은, 상하층의 관계에 있는 2개의 제2 칩(16)에 있어서 대응하는 연결 전극 패드(P)끼리를 상호 접속한다. 그리고, 최상층의 제2 칩(16)은 그 연결 전극 패드(P)가 대응하는 그 하층의 제2 칩(16)의 연결 전극 패드(P)에 접속되도록 되어 있다. 이에 따라, 제2 칩(16)의 적층 방향에, 중계 전극 패드(RP)와 그에 대응하는 각 제2 칩(16)의 각 연결 전극 패드(P)가 전기적으로 접속되도록 되어 있다. 또한 제2 배선(27)은, 잉크젯법에 의해 얇게 형성되는 금속막이기 때문에, 경로의 도중에 단차가 있을 경우에는 그곳에서 얇아지거나 절단되거나 할 우려도 있지만, 제2 칩(16)의 전극측의 변에는 그곳에 발생하는 상하 방향의 단차를 무단 형상으로 하는 슬로프(25)가 형성되어 있는 점에서, 그러한 우려의 발생이 저감되어 배선이 매우 적합하게 형성된다.
이에 따라, 반도체 장치(11)로서는, 그 종방향의 길이로서의 전장(全長; L1) 은, 우선 우방향으로 제1 블록(15)에 의해 제1 블록 길이(L11) 연장되고, 거기서부터 좌방향으로 어긋남 길이(ΔL)만큼 이동한 위치로부터 추가로 좌방향으로 제2 블록(19)에 의해 제2 블록 길이(L12) 연장된 길이가 된다. 즉, 우방향으로의 제1 블록 길이(L11)는, 어긋남 길이(ΔL)만을 남기고 좌방향으로의 제2 블록 길이(L12)에 의해 상쇄되는 형태가 되어, 이에 따라 전장(L1)이 L12+ΔL이 되며, 바꿔 말하면, CL+6×ΔL이 된다. 이에 비하여, 12장의 반도체 칩이 어긋남 길이(ΔL)를 가지면서 적층될 경우, 종래와 같이 일직선 형상으로 늘어선 경우에는, 도 11에 나타나는 바와 같이, 전체의 길이(L10)는 CL+12×ΔL인 길이가 된다. 그러므로, 본 실시 형태에 의하면, 실장 기판(10)에 있어서 점유하는 종방향의 길이가 전장(L1)이 되고, 종래에 비하여 6×ΔL이나 짧아지게 된다. 따라서, 동일한 매수의 반도체 칩을 적층한 경우라도, 그들이 실장 기판에 대하여 점유하는 길이(실장 면적)를 감소시킬 수 있게 되어, 한정된 면적에 의해 많은 반도체 칩을 적층한 반도체 장치(11)가 제공되게 된다.
이상 설명한 바와 같이, 본 실시 형태의 반도체 장치(11)에 의하면 이하와 같은 효과를 얻을 수 있다.
(1) 연결용 칩(12a)의 패드 형성면에는, 그곳에 적층되는 제2 칩(16)의 연결 전극 패드(P)에 접속되는 중계 전극 패드(RP)가, 제2 칩(16)보다도 기판 단자(BP)로부터 떨어진 방향에 노출되게 했다. 그리고 연결용 칩(12a)의 중계 전극 패드(RP)와 그곳에 적층되는 제2 칩(16)의 연결 전극 패드(P)를 배선에 의해 전기적으로 접속했다. 이에 따라, 연결용 칩(12a)에 있어서의 연결 전극 패드(P)와 중계 전극 패드(RP)가 연결용 칩(12a)을 구성하는 제1 칩(12)에 대하여 180° 변경된 상대 위치에 따라서, 제1 칩(12)의 상층이 되는 제2 칩(16)의 연결 전극 패드(P)와 실장 기판(10)의 기판 단자(BP)와의 상대 위치가, 실장면의 면 방향에 있어서 180° 변위하게 된다. 즉, 하층이 되는 제1 칩(12)과 상층이 되는 제2 칩(16)과의 상대 위치가, 연결 전극 패드(P)와 중계 전극 패드(RP)와의 상대 위치에 따라서, 실장면의 면 방향에 있어서 변위하게 된다. 이에 따라 칩 적층체(11)에 있어서는, 각 반도체 칩(12, 16)의 적층 형태의 자유도가 확장되게 된다. 그러므로, 각 반도체 칩(12, 16)의 연결 전극 패드(P)가 배선에 의해 연결된다는 구조상의 제약이 있더라도, 상층의 반도체 칩이 실장면의 면 방향에서 변위 가능하기 때문에, 복수의 반도체 칩으로 이루어지는 칩 적층체의 사이즈를 실장면의 면 방향에서 축소할 수 있다. 따라서, 반도체 칩의 적층 형태가 변경 가능하기 때문에, 반도체 칩의 점유 면적이 규격 등에 의해 한정되는 실장 기판에 대해서도, 복수의 반도체 칩을 탑재시킬 수 있다.
(2) 복수의 제1 칩(12)의 적층체로서의 제1 블록(15)과, 복수의 제2 칩(16)의 적층체로서의 제2 블록(19)을 블록 단위로 적층하도록 했다. 이에 따라, 예를 들면 실장면의 법선 방향으로부터 보아, 제1 블록(15)에 형성되어 있는 하층 배선이 제2 블록(19)으로 덮여지는 적층 형태라도, 복수의 반도체 칩의 실장이 가능해진다. 이에 따라, 이러한 반도체 장치의 실현이 용이해진다.
(3) 연결 전극 패드(P)가 노출되는 형태로 복수의 제1 칩(12) 및 제2 칩(16)이 적층되는 점에서, 상층을 구성하는 패드 형성면과 하층을 구성하는 패드 형성면 과의 사이에는 단차가 형성되었지만, 그 단차에는 슬로프(20, 25)를 형성하도록 했다. 이에 따라, 전술하는 단차를 각각 슬로프(20, 25)가 완화하고, 그리고 상층 배선 및 하층 배선이 이들 슬로프(20, 25)상에 형성되는 점에서, 상층 배선 및 하층 배선이 금속막이라도, 동 배선에 대한 기계적인 응력이 완화되게 된다. 따라서, 상층 배선 또는 하층 배선이 금속막으로 구성되는 점에서, 반도체 장치 그 자체의 박형화를 도모하는 것이 가능해진다.
(4) 연결 전극 패드(P)가 노출되는 형태로 제1 칩(12)이나 제2 칩(16)을 적층함으로써, 예를 들면 복수의 반도체 칩의 각각이 동일한 사이즈로 구성될 경우에는, 복수의 반도체 칩이 계단 형상으로 적층되게 되어, 상층이 되는 반도체 기판의 하방에 공간이 형성되게 된다. 그래서, 하방에 공간이 형성되는 제1 블록(15)에 있어서 상층의 제1 칩(12)이나 제2 블록(19)에 있어서 상층의 제2 칩(16)에 대하여, 상방으로부터 기계적인 응력이 인가되지 않도록, 잉크젯법에 의해 중계 배선을 형성하도록 했다. 이에 따라, 중계 전극 패드를 가진 반도체 기판이 적층된 상태라도, 중계 배선이 형성 가능해지고, 나아가서는 하층 배선과 중계 배선을 연속적으로 형성하는 것이 가능해진다.
(제2 실시 형태)
이하, 본 발명의 반도체 장치를 구체화한 제2 실시 형태에 대해서 도 6 및 도 7을 참조하여 설명한다. 도 6은 반도체 장치의 일부의 평면 구조를 나타내는 도면으로, (a)는 복수의 반도체 칩의 각각이 그 하층에 대하여 일 방향으로 어긋나 적층된 상태를 나타내는 도면이며, (b)는 (a)에서 적층된 반도체 칩의 위에 배선이 형성된 상태를 나타내는 도면이다. 도 7도 반도체 장치의 일부의 평면 구조를 나타내는 도면으로, (a)는 도 6(a)에서 형성된 배선의 위에 절연층이 형성된 상태를 나타내는 도면이며, (b)는 (a)에서 형성된 절연층의 위에 추가로 배선이 형성된 상태를 나타내는 도면이다. 또한, 제1 실시 형태와 동일한 부재에는 동일한 부호를 붙여 그 설명을 생략한다.
도 6에 나타나는 바와 같이, 제1 블록(15)을 구성하는 각 반도체 칩은, 제1 실시 형태와 동일하게, 연결 전극 패드(P)가 절연층(13)보다도 기판 단자(BP)에 가까워지는 형태로 적층되어 있다. 또한, 도시하지 않은 제2 블록(19)을 구성하는 각 반도체 칩도, 제1 실시 형태와 동일하게, 연결 전극 패드(P)가 절연층(13)보다도 기판 단자(BP)로부터 멀어지는 형태로 적층되어 있다. 그리고, 제1 블록(15)과 제2 블록(19)의 적층 형태도, 이것도 또한 제1 실시 형태와 동일하게, 제1 블록(15)의 적층 방향과 제2 블록(19)의 적층 방향이, 실장면의 법선 방향으로부터 보아 역방향이 되도록 구성되어 있다.
그런데, 제2 실시 형태에 있어서는, 제1 칩(12)의 연결 전극 패드(P)의 배열에 할당된 기능과, 제2 칩(16)의 연결 전극 패드(P)의 배열에 할당된 기능이 동일 순이 되는 형태로 구성되어 있다. 즉, 전술하는 제1 실시 형태에 있어서, 제2 칩(16)에 배열되는 각 연결 전극 패드(P)의 순번은, 그곳에 할당된 기능이 제1 칩(12)에 배열되는 각 연결 전극 패드(P)에 할당된 기능과 동일 순이 되는 형태로 구성되어 있어, 제2 실시 형태는 이 점에 있어서 제1 실시 형태와 다르다.
이러한 구성으로 이루어지는 반도체 장치에 있어서는, 제1 블록(15)의 각 연 결 전극 패드(P)의 배열에 할당된 기능의 순서와, 제2 블록의 각 연결 전극 패드(P)의 배열에 할당된 기능의 순서가, 상기 횡방향에 있어서(도 6의 아래로부터 위를 향하여) 역순이 된다. 그래서, 제2 실시 형태에 있어서는, 제1 블록(15) 및 제2 블록(19)의 각 연결 전극 패드(P)가 할당된 기능을 발현하기 위해, 제1 블록(15)과 제2 블록(19)을 연결하는 중계 배선이 이하와 같이 구성되어 있다. 또한, 제2 실시 형태는 전술한 점 이외에 대해서는 제1 실시 형태와 동일하기 때문에, 여기에서는 전술한 각 중계 배선에 대해서 설명하고, 그 외의 설명은 편의상 생략한다.
도 6(a)에 있어서, 기판에 고정된 제1 블록(15)은, 도 6(b)에 나타나는 바와 같이, 기판 표면의 각 기판 단자(BP)와, 그에 대응하는 각 제1 칩(12)의 연결 전극 패드(P)가 각각 각 배선(31)에 의해 전기적으로 접속된다. 이들 배선(31)은, 제1 실시 형태의 제1 배선(21)과 동일한 도전성 잉크로 잉크젯법에 의해 형성되어 있다.
각 배선(31)은, 각 기판 단자(BP)와 그에 대응하는 각 연결 전극 패드(P)를 각각 일직선 형상으로 접속하는 주배선을 각각 가짐과 함께, 최상층의 제1 칩(12)의 표면에 있어서는 그 각 연결 전극 패드(P)를 대각 방향에 위치하는 각 중계 전극 패드(RP)에 각각 접속시키기 위한 중계 배선을 각각 갖고 있다. 연결 전극 패드(P)와 중계 전극 패드(RP)를 연결하는 중계 배선은, 도 6 및 도 7에 나타나는 바와 같이, 절연층(13)상에 형성되는 하층의 배선 부분과, 절연층(30)상에 형성되는 상층의 배선 부분이 연결되어 이루어지는 다층 배선 구조(배선의 다층 구조)를 갖 는다. 또한 절연층(30)은, 절연층(13)과 동일하게 절연층 형성 재료로서의 절연성이 있는 재료, 예를 들면, 폴리메틸메타크릴레이트, 폴리비닐페놀, 폴리이미드, 폴리스티렌, 폴리비닐알코올, 폴리비닐아세테이트 등 중의 1종의 재료, 또는 이들을 2종 이상 조합한 재료로 형성되어 있다.
이하, 전술하는 배선(31)의 구조를, 제1 칩(12)의 연결 전극 패드(P)의 위치와 중계 전극 패드(RP)의 위치에 대응지어 상세하게 설명한다. 이하에서는, 도 6 및 도 7에서 가장 상측에 위치하는 연결 전극 패드(P)를, 제1 연결 전극 패드(P)로 하고, 당해 제1 연결 전극 패드(P)로부터 하측으로 나아감에 따라서, 제2, 제3, …, 제8 연결 전극 패드(P)라고 한다. 또한 도 6 및 도 7에서 가장 상측에 위치하는 중계 전극 패드(RP)를 제1 중계 전극 패드(RP)로 하고, 당해 제1 중계 전극 패드(RP)로부터 하측으로 나아감에 따라서, 제2, 제3, …, 제8 중계 전극 패드(RP)라고 한다. 또한 도 6 및 도 7에서 가장 상측에 위치하는 배선(31)을 제1 배선(31)으로 하고, 당해 제1 배선(31)으로부터 하측으로 나아감에 따라서, 제2, 제3, …, 제8 배선(31)이라고 한다.
제1 배선(31)은, 기판 단자(BP)로부터 각 제1 연결 전극 패드(P)를 지나고, 추가로 제1 연결 전극 패드(P)에서 절연층(13)상의 도중에까지 연장되는 형태로 형성되어 있으며, 절연층(13)상에 중계 배선의 기단부(W11)를 구성한다. 제1 배선(31)을 구성하는 중계 배선은, 절연층(30)에 형성된 연통공(H11)을 통하여, 그 기단부(W11)로부터 절연층(30)상으로 연장되는 L자 형상의 연결선(W13)(도 7(b)에 나타내는 굵은 선)을 갖고 있으며, 그 선단부(W12)가 제8 중계 전극 패드(RP)에 접 속되는 형태로 형성되어 있다.
제2 배선(31)은, 기판 단자(BP)로부터 각 제2 연결 전극 패드(P)를 지나고, 추가로 제2 연결 전극 패드(P)에서 절연층(13)상의 도중에까지 연장되는 형태로 형성되어 있으며, 절연층(13)상에 중계 배선의 기단부(W21)를 구성한다. 제2 배선(31)을 구성하는 중계 배선은, 절연층(30)에 형성된 연통공(H21)을 통하여, 그 기단부(W21)로부터 절연층(30)상으로 연장되는 L자 형상의 연결선(W23)(도 7(b)에 나타내는 굵은 선)을 갖고 있으며, 그 선단부(W22)가 제7 중계 전극 패드(RP)에 접속되는 형태로 형성되어 있다.
제3 배선(31)은, 기판 단자(BP)로부터 각 제3 연결 전극 패드(P)를 지나고, 추가로 제3 연결 전극 패드(P)에서 절연층(13)상의 도중에까지 연장되는 형태로 형성되어 있으며, 절연층(13)상으로 중계 배선의 기단부(W31)를 구성한다. 제3 배선(31)을 구성하는 중계 배선은, 절연층(30)에 형성된 연통공(H31)을 통하여, 그 기단부(W31)로부터 절연층(30)상으로 연장되는 L자 형상의 연결선(W33)(도 7(b)에 나타내는 굵은 선)을 갖고 있으며, 그 선단부(W32)가 제6 중계 전극 패드(RP)에 접속되는 형태로 형성되어 있다.
제4 배선(31)은, 기판 단자(BP)로부터 각 제4 연결 전극 패드(P)를 지나고, 추가로 제4 연결 전극 패드(P)에서 절연층(13)상의 도중에까지 연장되는 형태로 형성되어 있으며, 절연층(13)상에 중계 배선의 기단부(W41)를 구성한다. 제4 배선(31)을 구성하는 중계 배선은, 절연층(30)에 형성된 연통공(H41)을 통하여, 그 기단부(W41)로부터 절연층(30)상으로 연장되는 L자 형상의 연결선(W43)(도 7(b)에 나타내는 굵은 선)을 갖고 있으며, 그 선단부(W42)가 제5 중계 전극 패드(RP)에 접속되는 형태로 형성되어 있다.
제5 배선(31)은, 기판 단자(BP)로부터 각 제5 연결 전극 패드(P)를 지나고, 추가로 제5 연결 전극 패드(P)로부터 절연층(13)상으로 연장되는 크랭크 형상의 연결선(W5)을 구성한다. 제5 배선(31)을 구성하는 연결선(W5)은, 제5 배선(31)에 있어서의 중계 배선이며, 그 선단부가 제4 중계 전극 패드(RP)에 접속되는 형태로 형성되어 있다.
제6 배선(31)은, 기판 단자(BP)로부터 각 제6 연결 전극 패드(P)를 지나고, 추가로 제6 연결 전극 패드(P)에서 절연층(13)상의 도중에까지 연장되는 형태로 형성되어 있으며, 역 L자 형상을 이루는 중계 배선의 기단부(W61)를 절연층(13)상에 구성한다. 제6 배선(31)을 구성하는 중계 배선은, 절연층(30)에 형성된 연통공(H61)을 통하여, 그 기단부(W61)로부터 절연층(30)상으로 연장되는 직선 형상의 연결선(W63)(도 7(b)에 나타내는 굵은 선)을 갖고 있다. 또한 제6 배선(31)을 구성하는 중계 배선은, 절연층(30)에 형성된 연통공(H62)을 통하여, 그 연결선(W63)으로부터 절연층(13)상으로 연장되는 선단부(W62)를 갖고 있으며, 그 선단부(W62)가 제3 중계 전극 패드(RP)에 접속되는 형태로 형성되어 있다.
제7 배선(31)은, 기판 단자(BP)로부터 각 제7 연결 전극 패드(P)를 지나고, 추가로 제7 연결 전극 패드(P)에서 절연층(13)상의 도중에까지 연장되는 형태로 형성되어 있으며, 역 L자 형상을 이루는 중계 배선의 기단부(W71)를 절연층(13)상에 구성한다. 제7 배선(31)을 구성하는 중계 배선은, 절연층(30)에 형성된 연통 공(H71)을 통하여, 그 기단부(W71)로부터 절연층(30)상으로 연장되는 직선 형상의 연결선(W73)(도 7(b)에 나타내는 굵은 선)을 갖고 있다. 또한 제7 배선(31)을 구성하는 중계 배선은, 절연층(30)에 형성된 연통공(H72)을 통하여, 그 연결선(W73)으로부터 절연층(13)상으로 연장되는 선단부(W72)를 갖고 있으며, 그 선단부(W72)가 제2 중계 전극 패드(RP)에 접속되는 형태로 형성되어 있다.
제8 배선(31)은, 기판 단자(BP)로부터 각 제8 연결 전극 패드(P)를 지나고, 추가로 제8 연결 전극 패드(P)에서 절연층(13)상의 도중에까지 연장되는 형태로 형성되어 있으며, 역 L자 형상을 이루는 중계 배선의 기단부(W81)를 절연층(13)상에 구성한다. 제8 배선(31)을 구성하는 중계 배선은, 절연층(30)에 형성된 연통공(H81)을 통하여, 그 기단부(W81)로부터 절연층(30)상으로 연장되는 직선 형상의 연결선(W83)(도 7(b)에 나타내는 굵은 선)을 갖고 있다. 또한 제8 배선(31)을 구성하는 중계 배선은, 절연층(30)에 형성된 연통공(H82)을 통하여, 그 연결선(W83)으로부터 절연층(13)상에 연장되는 선단부(W82)를 갖고 있으며, 그 선단부(W82)가 제1 중계 전극 패드(RP)에 접속되는 형태로 형성되어 있다.
이러한 구성에 의하면, 제1 블록(15)의 각 연결 전극 패드(P)의 배열에 할당된 기능의 순서와, 중계 전극 패드(RP)의 배열에 할당된 기능의 순서가, 상기 횡방향에 있어서 역순이 된다. 그 때문에, 제1 블록(15)의 각 연결 전극 패드(P)의 배열에 할당된 기능의 순서와, 제2 블록의 각 연결 전극 패드(P)의 배열에 할당된 기능의 순서가 역순이라도, 제1 블록(15) 및 제2 블록(19)에서 기능을 동일하게 하는 1군의 연결 전극 패드(P)는, 전기적으로 공통되는 1개의 배선에 의해 접속된다. 따라서, 이 반도체 장치에 의하면, 제1 칩(12)을 일 방향으로 연속하여 적층한 경우와 동일한 전기적인 접속 결과가 확보된다. 게다가, 실장면의 법선 방향으로부터 보아, 제2 블록(19)의 적층 방향이 제1 블록(15)의 적층 방향에 대하여 역방향이 되기 때문에, 동일한 수의 반도체 칩을 적층하는 데 있어서는, 반도체 칩의 점유 면적이 실장면의 면 방향에 있어서 축소된다.
또한, 전술하는 바와 같은 구성으로 이루어지는 배선(31)은, 예를 들면, 적층된 상태의 제1 칩(12)에 대하여 잉크젯법이 각 층마다 적용됨으로써 형성된다. 구체적으로는, 우선 각 기판 단자(BP), 각 연결 전극 패드(P) 및 절연층(13)에 대하여 잉크젯법이 적용됨으로써, 하층의 배선 부분인 상기 기단부(W11～W81)가 대응하는 기판 단자(BP)에 접속되는 형태로 형성됨과 함께, 각 선단부(W12～W82)와 그에 대응하는 각 중계 전극 패드(RP)가 접속되는 형태로 형성된다. 또한 이때, 하층의 배선 부분인 연결선(W5)도, 대응하는 기판 단자(BP)에 접속되는 형태로 형성됨과 함께, 그에 대응하는 중계 전극 패드(RP)와 접속되는 형태로 형성된다. 이어서, 이들 하층의 배선 부분을 덮는 형태의 절연층(30)이 동일하게 잉크젯법에 의해 형성된다. 마지막으로, 절연층(30)에 대하여 잉크젯법이 적용됨으로써, 상층의 배선 부분인 연결선(W13～W83)이 동일하게 잉크젯법에 의해 형성된다.
이상 설명한 바와 같이, 본 실시 형태의 반도체 장치에 의하면, 전술한 (1)～(4)에 기재한 효과에 더하여, 이하와 같은 효과를 얻을 수 있다.
(5) 중계 배선이 절연층(30)을 사이에 끼우는 다층 구조로 형성됨으로써, 제1～제8 배선(31)을 구성하고 있으며 패드 형성면상에서 교차하는 그들 각 배선의 중계 배선이 절연층(30)에 의해 절연되는 형태로 형성되었다. 이에 따라, 중계 전극 패드(RP)의 배치의 자유도나 중계 배선의 형상의 자유도가 높아질 수 있고, 이에 의해 동 중계 전극 패드(RP)에 접속되는 반도체 칩의 배치의 자유도도 높아질 수 있게 된다. 따라서, 복수의 반도체 칩에 있어서의 적층 형태의 자유도가 향상된다.
(6) 잉크젯법에 의해 절연층(30)을 형성하도록 했다. 이에 따라, 제1 칩(12)에 중계 배선이 형성된 후라도, 동 제1 칩(12)에 응력을 가하는 일 없이 절연층(30)을 형성할 수 있게 된다. 이에 따라, 반도체 칩의 박형화를 촉진하는 것이 더욱 가능해지고, 또한 반도체 칩의 배치의 자유도도 더욱 향상하는 것이 가능해진다.
(제3 실시 형태)
이하, 본 발명의 반도체 장치를 구체화한 제3 실시 형태에 대해서 도 8을 참조하여 설명한다. 도 8은 반도체 칩이 적층되어 형성되는 반도체 장치의 평면 구조를 나타내는 도면이다. 도 8에 있어서, (a)는 상층의 반도체 칩이 하층의 반도체 칩에 대하여 일 방향으로 어긋나 적층된 상태를 나타내는 도면이며, (b)는 (a)에서 적층된 반도체 칩의 위에 배선이 형성된 상태를 나타내는 도면이며, (c)는 (b)에서 적층되어 반도체 칩의 위에, 추가로 다른 반도체 칩이 적층된 상태를 나타내는 도면이다.
또한 여기에서도, 제1 실시 형태와 동일한 부재에는 동일한 부호를 붙여 그 설명을 생략한다. 또한 제3 실시 형태는, 상층의 반도체 칩에 있어서의 연결 전극 패드(P)와 하층의 반도체 칩에 있어서의 연결 전극 패드(P)와의 상대 위치가 제1 실시 형태와 다른 형태로서, 그 외에 대해서는 동일하기 때문에, 이 변경점에 대해서 상세하게 설명하고, 그 외의 설명은 편의상 생략한다.
도 8(a)에 나타나는 바와 같이, 실장 기판의 실장면에는, 제1 실장 형태와 동일하게, 각 기판 단자(BP)에 대하여 각 연결 전극 패드(P)의 배열이 나란히 늘어서도록, 상하 한 쌍의 반도체 칩(제3 칩(41))이 소정의 어긋남 양(amount of deviation)을 갖는 형태로 적층되어 있다. 그리고, 이들 한 쌍의 제3 칩(41)에 의해 제1 블록이 구성되어 있다. 또한 제3 칩(41)의 연결 전극 패드(P)측에는, 제1 실시 형태와 동일하게 슬로프가 형성되어 있지만, 여기에서는 도시를 생략하고 있다.
도 8(b)에 있어서, 상층의 제3 칩(41)을 구성하는 패드 형성면의 네 변(side) 중에서, 각 연결 전극 패드(P)의 배열을 따르는 변과 직교하는 변(도면에 있어서 하변)에는, 복수의 중계 전극 패드(RP)가 각 연결 전극 패드(P)와 동일한 간격으로 배열되어 있다. 이하에서는, 도 8(b)에서 가장 상측에 위치하는 연결 전극 패드(P)를 제1 연결 전극 패드(P)로 하고, 당해 제1 연결 전극 패드(P)로부터 하측으로 순서대로, 제2, 제3, 제4 연결 전극 패드(P)로 한다. 또한 도 8에서 가장 우측에 위치하는 중계 전극 패드(RP)를 제1 중계 전극 패드(RP)로 하고, 당해 제1 중계 전극 패드(RP)로부터 좌측으로 순서대로, 제2, 제3, 제4 중계 전극 패드(RP)라고 한다.
도 8(b)에 나타나는 바와 같이, 제1 중계 전극 패드(RP)는, 패드 형성면의 대각 방향으로 연장되는 중계 배선(Wa1)에 의해, 제1 연결 전극 패드(P)에 접속되어 있고, 또한 제2 중계 전극 패드(RP)는, 패드 형성면의 대각 방향으로 연장되는 중계 배선(Wa2)에 의해, 제2 연결 전극 패드(P)에 접속되어 있다. 또한 제3 중계 전극 패드(RP)는, 패드 형성면의 대각 방향으로 연장되는 중계 배선(Wa3)에 의해 제3 연결 전극 패드(P)에 접속되어 있고, 또한 제4 중계 전극 패드(RP)는, 패드 형성면의 대각 방향으로 연장되는 중계 배선(Wa2)에 의해, 제4 연결 전극 패드(P)에 접속되어 있다.
도 8(c)에 나타나는 바와 같이, 제1 블록의 상면에는, 제1 블록의 각 중계 전극 패드(RP)에 대하여 각 연결 전극 패드(P)의 배열이 나란히 늘어서도록, 상하 한 쌍의 반도체 칩(제4 칩(42))이 소정의 어긋남 양을 갖는 형태로 적층되어 있다. 제4 칩(42)은, 제 3칩(41)의 미러 칩이며, 그 연결 전극 패드(P)의 배열에 있어서의 기능의 순번은, 제3 칩(41)의 각 연결 전극 패드(P)의 배열에 있어서의 기능의 순번과 역순으로 되어 있다. 그리고, 이들 한 쌍의 제4 칩(42)에 의해 제2 블록이 구성되어 있다. 또한 제4 칩(42)의 연결 전극 패드(P)측에는, 제1 실시 형태와 동일하게 슬로프가 형성되어 있지만, 여기에서는 도시를 생략하고 있다.
즉, 한 쌍의 미러 칩으로 구성되는 제2 블록은, 제1 블록이 실장면의 면 방향을 따라서 오른쪽 방향으로 90°만큼 회전 이동된 형태이며, 각 중계 전극 패드(RP)를 노출시키는 형태로, 제1 블록에 적층되어 있다. 그리고, 제1 블록(15) 및 제2 블록(19)에서 기능을 동일하게 하는 1군의 연결 전극 패드(P)는, 전기적으로 공통되는 1개의 배선에 의해 접속된다. 따라서, 이 반도체 장치에 의하면, 제1 칩(12)을 일 방향으로 연속하여 적층한 경우와 동일한 전기적인 접속 결과가 확보된다. 게다가, 실장면의 법선 방향으로부터 보아, 제2 블록의 적층 방향이 제2 블록의 적층 방향에 대하여 오른쪽 방향으로 회전하고 있기 때문에, 동일한 수의 반도체 칩을 적층하는 데 있어서는, 반도체 칩의 점유 면적이 실장면의 면 방향에 있어서 축소된다.
또한, 도 8(c)에 있어서, 제2 블록의 최상층에 중계 전극 패드(RP)를 추가로 형성하여, 그들을 중계 배선(Wb1～Wb4)에 의해 각 연결 전극 패드(P)와 접속하도록 하면, 제2 블록의 위에도, 제1 블록과 제2 블록과의 관계에 상당하는 다른 블록을 적층할 수 있게 된다. 또한, 본 실시 형태에서도 중계 배선(Wa1～Wa4, Wb1～Wb4)은, 제1 실시 형태의 제1 배선(21)과 동일한 도전성 잉크로 잉크젯법에 의해 형성되어 있다.
이상 설명한 바와 같이, 본 실시 형태의 반도체 장치에 의하면, 전술한 (1)～(6)에 기재한 효과에 더하여, 이하와 같은 효과를 얻을 수 있다.
(7) 복수의 제3 칩(41)으로 구성되는 제1 블록에 대하여, 제3 칩(41)이 실장면의 면 방향을 따라서 오른쪽 방향으로 90°만큼 회전 이동된 한 쌍의 미러 칩(제4 칩(42))으로 구성되는 제2 블록을, 각 중계 전극 패드(RP)를 노출시키는 형태로 적층했다. 이에 따라, 제1 블록에 대하여 90°의 각도에 있어서도 제2 블록을 적층할 수 있다. 즉, 제4 칩(42)의 하층이 되는 제3 칩(41)에 있어서의 연결 전극 패드(P)와 중계 전극 패드(RP)와의 상대 위치를 90°로 하여, 제3 칩(41)의 상층이 되는 제4 칩(42)의 연결 전극 패드(P)와 실장 기판(10)의 기판 단자(BP)와의 상대 위치가, 실장면의 면 방향에 있어서 90° 변위하게 된다. 즉 이에 의해서도, 하층이 되는 제3 칩(41)과 상층이 되는 제4 칩(42)과의 상대 위치가, 연결 전극 패드(P)와 중계 전극 패드(RP)와의 상대 위치에 따라서, 실장면의 면 방향에 있어서 변위하게 된다. 이에 따라 칩 적층체에 있어서는, 각 반도체 칩(41, 42)의 적층 형태의 자유도가 보다 확장되게 된다. 그러므로, 각 반도체 칩의 연결 전극 패드가 배선에 의해 연결된다는 구조상의 제약이 있더라도, 상층의 반도체 칩이 실장면의 면 방향에서 변위 가능하기 때문에, 복수의 반도체 칩으로 이루어지는 칩 적층체의 사이즈를 실장면의 면 방향에서 축소할 수 있다. 따라서, 반도체 칩의 적층 형태가 변경 가능하기 때문에, 반도체 칩의 점유 면적이 규격 등에 의해 한정되는 실장 기판에 대해서도, 복수의 반도체 칩을 보다 많이 탑재시킬 수도 있게 된다.
또한, 상기 각 실시 형태는 이하와 같이 변경해도 좋다.
? 상기 각 실시 형태에서는, 실장 기판(10)은 가요성을 갖는 플렉시블 기판이었지만, 이에 한정되는 것은 아니고, 비(非)가요성이며 강성(剛性)을 갖는 리지드(rigid) 기판 등이라도 좋다. 이 경우, 절연체 기재로 이루어지는 기판의 기재로서는, 저온 소결 기재로서의 유리계, 무기질계로서의 세라믹, 고온 소결 기재계, 고열 전도성 기재(단가 규소계 등), 유전체 재료, 저항체 재료 등으로 이루어진다. 이에 따라, 실장 기판(10)의 선택의 자유도가 넓어져, 이러한 반도체 장치의 용도가 높아질 수 있게 된다.
? 상기 각 실시 형태에서는, 각 기판 단자(BP)는 도전성이 있는 금속에 의해 형성되었지만, 이에 한정되는 것은 아니고, 도전성이 있는 재료이면 금속 이외 의 것, 예를 들면 인듐 주석 산화물 등, 또는, 폴리아닐린 등의 전자 도전성 고분자 등으로 형성되어도 좋다.
? 상기 각 실시 형태에서는, 각 기판 단자(BP)나 각 연결 전극 패드(P)가 잉크젯법에 의해 형성되었지만, 이에 한하지 않고, 기판 단자는 포토 에칭이나 그 외의 공지의 방법 등에 의해 형성되어도 좋다. 이에 따라, 기판에 배치되는 기판 단자의 형성 방법에 상관 없이, 기판에 이러한 반도체 장치의 채용이 가능하게 된다.
? 상기 각 실시 형태에서는, 각 중계 전극 패드(RP)가 잉크젯법에 의해 각 배선과 함께 일체적으로 형성되었지만, 이에 한하지 않고, 각 중계 전극 패드는 단독으로 형성되어도 좋다. 이에 따라 중계 전극의 형성 방법의 자유도가 높아질 수 있다.
? 상기 각 실시 형태에서는, 반도체 칩이 실장 기판에 적층된 후에 슬로프가 형성되었지만, 이에 한하지 않고, 최하층의 반도체 칩이 기판에 접착 고정되기 전에 블록의 단위로 슬로프가 형성되어도 좋다. 그렇게 하면, 반도체 칩이 실장 기판에 적층된 후에 형성되는 슬로프가, 실장 기판과 최하층의 반도체 칩과의 사이나 복수의 반도체 칩으로 형성된 블록 사이만으로 된다. 따라서, 형성하는 슬로프의 수가 적어지는 분만큼, 각 블록을 실장하기 위해 필요하게 되는 시간이 단축되게 되어, 이러한 적층 칩을 갖는 제품의 스루풋이 향상되게 된다.
? 상기 각 실시 형태에서는, 슬로프는 디스펜서 방식에 의해 형성되었지만, 이에 한하지 않고, 잉크젯법 등의 그 외의 공지의 방법에 의해 형성되어도 좋다.
? 상기 제2 실시 형태에서는, 절연층(30)이 잉크젯법에 의해 형성되었지만, 이에 한하지 않고, 관통공이 형성된 절연 부재, 예를 들면 플렉시블 기판과 같은 것이 적층되어 형성되어도 좋다. 이에 따라 절연층의 형성의 자유도가 높아질 수 있음과 함께, 절연층의 형성에 필요하게 되는 시간만큼, 반도체 칩을 실장하기 위해 필요하게 되는 시간이 단축되게 된다.
? 상기 각 실시 형태에서는, 패드 형성면의 대략 전체에 걸쳐 절연층(13)이 형성되었지만, 이에 한하지 않고, 중계 배선이 형성되는 부분과 그 주변에만 절연층을 형성하는 등, 필요한 부분에만 형성되게 해도 좋다. 그렇게 하면, 절연층의 형성에 요하는 시간이 단축되게 된다. 또한 상기 제2 실시 형태에서는, 패드 형성면의 대략 전체에 걸쳐 절연층(30)이 형성되었지만, 이도 동일하게, 필요한 부분에만 형성되게 해도 좋다. 이에 의해서도, 절연층의 형성에 요하는 시간이 단축되게 된다.
? 상기 각 실시 형태에서는, 잉크젯법에 의해 절연층(13)이 형성되었지만, 이에 한하지 않고, 그 외의 공지의 방법, 예를 들면 스핀코팅법이나 디스펜서법에 의해 절연층이 형성되어도 좋다. 이에 따라 절연층의 형성의 자유도가 높아질 수 있다. 마찬가지로 상기 제2 실시 형태에서는, 잉크젯법에 의해 절연층(30)이 형성되었지만, 이에 한하지 않고, 관통공이 형성되는 것이면, 그 외의 공지의 방법, 예를 들면 스핀코팅법이나 디스펜서법에 의해 절연층(30)이 형성되어도 좋다. 이에 따라 절연층의 형성의 자유도가 높아질 수 있다.
? 상기 각 실시 형태에서는, 중계 배선은, 그 전부 또는 그 일부가 절연 층(13)상에 형성되었다. 그러나 이에 한하지 않고, 중계 배선은, 반도체 칩의 패드 형성면에 접착 고정되는 절연 부재 등의 위에 형성되게 해도 좋다. 예를 들면, 도 9(a)에 나타나는 바와 같이, 절연 부재로서의 절연 기판(52)을 각 블록(51A, 51B, 51C, 51D)간에 형성하도록 하여, 그곳에 중계 배선을 형성하도록 해도 좋다. 이러한 구성에 의하면, 반도체 칩의 전자 회로와 중계 배선과의 사이의 절연성이 향상되게 된다.
? 상기 각 실시 형태에서는, 중계 배선은, 단층 또는 2층으로 구성되었지만, 이에 한하지 않고, 중계 배선은, 3층 이상으로 구성되어도 좋다. 이러한 구성에 의하면, 중계 배선의 배선 경로의 자유도가 높아질 수 있어, 복잡한 경로가 실현되게 되며, 이러한 중계 배선의 이용 범위가 넓어지게 된다.
? 상기 각 실시 형태에서는, 중계 전극 패드(RP)를 갖는 반도체 칩은 반도체 기판으로 구성되었다. 그러나 이에 한하지 않고, 반도체 칩으로서는, 반도체 기판을 갖는 것이면, 유리 기판이나 세라믹 기판 등 그 외의 기판과의 조합으로 구성되는 것이라도 좋다. 이에 따라, 반도체 칩으로서의 선택의 자유도가 높아질 수 있다.
? 상기 각 실시 형태에서는, 중계 배선은, 제1 칩(12) 등의 패드 형성면에 형성되었지만, 미리 중계 배선이나 중계 전극의 적어도 일부가 형성된 기판 등에 의해, 중계 배선이나 중계 전극 패드의 적어도 일부가 구성되어도 좋다. 예를 들면, 도 9(b)에 나타나는 바와 같이, 각 블록(51A, 51B, 51C, 51D)이 적층될 때에, 미리 중계 배선(RW)과 중계 전극 패드(RP)가 형성된 중계용 기판으로서의 절연 기 판(52)이 각 블록의 사이에 설치되게 해도 좋다. 이때는, 중계 전극 패드(RP)와는 반대측이 되는 중계 배선(RW)의 단부(端部)를 연결 전극 패드로 하여 그 하층의 연결 전극 패드(P)에 접속하고, 중계 전극 패드(RP)에 그 상층의 연결 전극 패드(P)를 접속하면 좋다. 이러한 구성이나 방법에 의하면, 반도체 칩의 적층체에 대하여 중계 배선이나 중계 전극 패드가 형성되는 경우에 비해, 중계 배선이나 중계 전극 패드의 형성에 요하는 시간이 짧아짐과 함께, 그 형성 방법 그 자체가 용이해진다. 이에 따라, 이러한 반도체 장치의 실현의 자유도가 높아질 수 있다.
? 또한, 이때 절연 기판(52)으로서는, 절연성을 갖는 형태로 구성되어 있는 것이면, 그 구성 부재로서 반도체 기판, 유리 기판, 세라믹 기판 등의 기판을 갖고 있어도 좋다. 이에 따르면, 반도체 장치에는 그에 매우 적합한 절연 기판을 선택할 수 있게 된다.
? 상기 각 실시 형태에서는, 반도체 칩의 적층 방향의 변경은 1회뿐이었지만, 이에 한하지 않고, 반도체 칩의 적층 방향은 복수회 변경되어도 좋다. 예를 들면, 도 9(a)에 나타나는 바와 같이, 제1 칩(12)으로 이루어지는 블록(51A, 51C)을 복수 형성하고, 제2 칩(16)으로 이루어지는 블록(51B, 51D)을 복수 형성하여, 그들 블록을 칩의 적층 방향이 실장면의 법선 방향으로부터 보아 역방향이 되도록, 각 블록(51A, 51B, 51C, 51D)이 서로 번갈아 적층되도록 해도 좋다. 이와 같이 하면, 반도체 칩마다 발생하는 어긋남 양이, 상대향하는 적층 방향에서 상쇄되게 되어, 반도체 칩의 점유 면적이 실장면의 면 방향에 있어서 축소되게 된다.
? 상기 제1 실시 형태에서는, 제2 블록(19)이 제1 블록(15)에 적층되는 형 태로 칩 적층체(11)가 구성된다. 그러나 이에 한하지 않고, 칩 적층체(11)는, 1장 이상의 제1 칩이 1회 이상 적층되고, 그 위에 1장 이상의 제2 칩이 1회 이상 적층되는 구성이면 좋다. 이러한 구성이면, 전술하는 효과와 동일한 효과를 얻을 수 있다.
? 상기 제1 실시 형태에서는, 칩 적층체(11)는 실장 기판(10)에 제1 블록(15)이 고정되고 나서 제1 블록(15)에 제2 블록(19)이 적층되는 형태로 형성되었다. 그러나 이에 한하지 않고, 칩 적층체가 형성되는 것이면, 예를 들면, 제1 블록과 제2 블록이 적층된 것이 실장 기판에 고정되는 등, 각 블록이 적층된 것이 실장 기판에 고정되어도 좋다. 이에 따라, 칩 적층체의 형성의 자유도가 높아질 수 있다.
? 상기 제1 실시 형태에서는, 실장 기판(10)에 고정된 제1 블록(15)에 제2 블록(19)이 적층되고 나서, 중계 전극 패드(RP)와 연결 전극 패드(P)를 접속하는 제2 배선(27)이 형성되었다. 그러나 이에 한하지 않고, 중계 전극 패드(RP)와 연결 전극 패드(P)를 접속하는 배선은 제1 블록과 제2 블록이 적층된 후이면 언제라도 형성되어도 좋다. 예를 들면, 제1 블록과 제2 블록이 적층됨과 함께 중계 전극 패드(RP)와 연결 전극 패드(P)가 배선으로 접속된 것이 실장 기판에 고정되어도 좋다. 이에 따라, 칩 적층체의 형성의 자유도가 높아질 수 있다.
? 상기 각 실시 형태에서는, 각 반도체 칩의 형상은 직사각형 형상이었지만, 이에 한하지 않고, 반도체 칩의 형상은 임의의 형상, 예를 들면 직사각형 이외의 다각형 형상이나 원형, 타원형 등의 형상이라도 좋다. 즉 어떠한 형상이든, 패 드 형성면에 형성된 전극이 노출되도록 계단 형상으로 어긋나게 하여 적층되는 것이면, 이러한 적층 방법에 의해 반도체 장치가 기판상에서 점유하는 면적을 감소시킬 수 있게 된다.
? 상기 각 실시 형태에서는, 패드 형성면을 구성하는 네 변 중의 한 변을 따라서, 각 연결 전극 패드(P)가 일렬로 설치되어 있었지만, 이에 한하지 않고, 각 전극의 배열은 일렬이 아니라도 좋고, 예를 들면 복수열이나 그 외 임의의 배열이라도 좋다. 예를 들면, 도 10에 나타나는 바와 같이, 패드 형성면의 모퉁이 각(corner angle)을 이루는 두 변을 따라서 연결 전극 패드(P)가 배열되는 구성이라도 좋다. 또한, 이러한 구성에서는, 도 10(a)에 나타나는 바와 같이, 각 반도체 칩(55)이 패드 형성면의 대각 방향으로 어긋나는 형태로 적층됨으로써, 두 변을 따라서 배열된 각 연결 전극 패드(P)가 노출되게 된다. 또한, 도 10(b)에 나타나는 바와 같이, 최상층의 반도체 칩(55)에 있어서는, 그 패드 형성면의 모퉁이 각을 이루는 다른 두 변을 따라서 중계 전극 패드(RP)가 배열되며, 기판 단자(BP)에 대응하는 연결 전극 패드(P) 및 중계 전극 패드(RP)가 배선(Wc1～Wc8)에 의해 접속된다. 그리고, 도 10(c)에 나타나는 바와 같이, 각 중계 전극 패드(RP)를 노출시키는 형태로 다른 반도체 칩(56)이 적층되며, 동 반도체 칩(56)의 각 연결 전극 패드(P)가 그에 대응하는 각 중계 전극 패드(RP)에 각 배선(Wd1～Wd8)에 의해 접속된다. 이러한 구성에 의하면, 패드 형성면을 구성하는 복수의 변을 따라서 전극을 갖는 반도체 칩이라도, 일 방향으로 적층시키는 경우에 비교하여 기판상에서의 점유 면적을 적게 할 수 있게 된다.
도 1은 본 발명에 따른 반도체 장치의 일 예로서의 제1 실시 형태에 있어서의 반도체 장치의 정면 방향의 단면도이다.
도 2는 제1 실시 형태에 있어서의 반도체 장치의 일부를 나타내는 사시도로서, (a)는 복수의 반도체 칩이 일 방향으로 계단 형상으로 적층된 부분을 나타내고, (b)는 (a)에 복수의 반도체 칩이 상기 일 방향과는 역방향으로 계단 형상으로 적층된 부분을 나타낸다.
도 3은 제1 실시 형태에 있어서의 반도체 장치의 제1 블록을 나타내는 사시도이다.
도 4는 제1 실시 형태에 있어서의 반도체 장치의 제1 블록에 형성되는 하층 배선을 나타내는 평면도이다.
도 5는 제1 실시 형태에 있어서의 반도체 장치의 제1 블록에 적층된 제2 블록에 형성되는 상층 배선을 나타내는 평면도이다.
도 6은 제2 실시 형태에 있어서의 반도체 장치의 일부의 구조를 나타내는 평면도로서, (a)는 실장 기판에 계단 형상으로 적층된 반도체 칩으로 이루어지는 제1 블록이 고정된 도면이고, (b)는 (a)의 제1 블록에 배선이 형성된 도면이다.
도 7은 제2 실시 형태에 있어서의 반도체 장치의 일부의 구조를 나타내는 평면도로서, (a)는 도 6(b)의 제1 블록의 배선상에 절연층이 형성된 도면이고, (b)는 (a)의 절연층에 배선이 형성된 도면이다.
도 8은 제3 실시 형태에 있어서의 반도체 장치의 일부의 구조를 나타내는 평 면도로서, (a)는 실장 기판에 반도체 칩이 계단 형상으로 적층된 도면이고, (b)는 (a)의 반도체 칩에 배선이 형성된 도면이며, (c)는 (b)에 오른쪽으로 90도 회전된 반도체 칩이 계단 형상으로 적층된 도면이다.
도 9는 본 발명에 따른 반도체 장치의 다른 일 예를 설명하는 도면으로서, (a)는 그 정면도이고, (b)는 절연층의 일 예를 나타내는 평면도이다.
도 10은 본 발명에 따른 반도체 장치의 또 다른 일 예를 나타내는 평면도로서, (a)는 실장 기판에 2변에 연결 전극 패드를 갖는 반도체 칩이 일 방향으로 계단 형상으로 적층된 도면이고, (b)는 (a)의 반도체 칩에 배선이 형성된 도면이며, (c)는 (b)에 반도체 칩이 상기 일 방향과는 역방향으로 계단 형상으로 적층된 도면이다.
도 11은 종래의 반도체 장치에 있어서 복수의 반도체 칩이 일 방향으로 계단 형상으로 적층된 정면 구조를 나타내는 정면도이다.
(도면의 주요 부분에 대한 부호의 설명)
10 : 실장 기판
11 : 칩 적층체(반도체 장치)
12 : 제1 반도체 기판으로서의 제1 반도체 칩(제1 칩)
12a : 연결용 칩
13 : 절연층
15 : 제1 블록
16 : 제2 반도체 기판으로서의 제2 반도체 칩(제2 칩)
18 : 절연막
19 : 제2 블록
20 : 슬로프
21 : 제1 배선
22 : 주배선
23 : 중계 배선
25 : 슬로프
27 : 제2 배선
30 : 절연층
31 : 배선
41 : 반도체 기판으로서의 제3 칩
42 : 반도체 기판으로서의 제4 칩
51A, 51B, 51C, 51D : 블록
52 : 절연 기판
55, 56 : 반도체 기판으로서의 반도체 칩
P : 연결 전극 패드
BP : 실장 전극 패드로서의 기판 단자
RP : 중계 전극 패드
RW : 중계 배선
W5 : 연결선
H11～H81, H62～H82 : 연통공
W11～W81 : 기단부
W12～W82 : 선단부
W13～W83 : 연결선
Wa1～Wa4, Wb1～Wb4 : 중계 배선
Wc1～Wc8, Wd1～Wd8 : 배선

Claims (10)

  1. 복수의 반도체 기판의 각각이 갖는 패드 형성면의 연결 전극 패드가 배선에 의해 전기적으로 접속되는 형태로 상기 복수의 반도체 기판을 적층시킨 반도체 장치로서,
    하층이 되는 상기 반도체 기판의 패드 형성면에는, 중계 배선에 의해 그 연결 전극 패드와 접속된 중계 전극 패드가, 상층이 되는 상기 반도체 기판에 노출되는 형태로 추가로 구비되고,
    상기 복수의 반도체 기판이 실장되는 실장면의 실장 전극 패드와 상기 하층의 연결 전극 패드가 배선에 의해 전기적으로 접속됨과 함께, 상기 상층의 연결 전극 패드와 상기 하층의 중계 전극 패드가 배선에 의해 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    복수의 제1 반도체 기판의 각각이 갖는 패드 형성면의 제1 연결 전극 패드가 상기 패드 형성면의 법선 방향(normal direction)으로 노출되고, 그리고 연결 전극 패드에 연결된 상기 중계 전극 패드를 갖는 중계용 기판이 최상층이 되는 형태로 상기 복수의 제1 반도체 기판과 상기 중계용 기판이 적층됨과 함께, 상기 중계용 기판의 연결 전극 패드와 상기 각 제1 연결 전극 패드가 하층 배선으로 상기 실장 전극 패드에 연결된 제1 블록과,
    복수의 제2 반도체 기판의 각각이 갖는 패드 형성면의 제2 연결 전극 패드가 상기 패드 형성면의 법선 방향으로 노출되는 형태로 상기 복수의 제2 반도체 기판이 적층됨과 함께, 상기 각 제2 연결 전극 패드가 상층 배선으로 연결된 제2 블록을 구비하고,
    상기 제2 블록에 있어서의 최하층의 반도체 기판이 상기 중계용 기판의 연결 전극 패드를 덮고, 그리고 상기 중계 전극 패드를 노출하는 형태로, 상기 제2 블록이 상기 제1 블록에 적층되어, 상기 중계 전극 패드와 상기 제2 연결 전극 패드가 상기 상층 배선에 의해 연결되는 반도체 장치.
  3. 제2항에 있어서,
    상기 상층의 패드 형성면과 상기 하층의 패드 형성면과의 사이의 단차(stepped difference)를 완화하는 형태로 각 패드 형성면을 연결하는 연속면을 가진 절연성의 경사부를 구비하고,
    상기 상층 배선 및 상기 하층 배선은,
    상기 상층의 연결 전극 패드와 상기 하층의 연결 전극 패드와의 사이를 연결하여 상기 연속면에 적층된 금속막인 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 중계 배선이 절연층을 사이에 끼우는 다층 구조로 형성되는 반도체 장치.
  5. 복수의 반도체 기판의 각각이 갖는 패드 형성면의 연결 전극 패드가 배선에 의해 전기적으로 접속되는 형태로 상기 복수의 반도체 기판이 적층되는 반도체 장치의 제조 방법으로서,
    하층이 되는 상기 반도체 기판의 패드 형성면에, 중계 배선에 의해 그 연결 전극 패드와 접속된 중계 전극 패드가 형성된 후, 상층이 되는 상기 반도체 기판이 상기 중계 전극 패드를 노출하는 형태로 상기 하층에 적층되는 공정과,
    상기 복수의 반도체 기판이 실장되는 실장면의 실장 전극 패드와 상기 하층의 연결 전극 패드를 전기적으로 접속하는 배선이 형성되는 공정과,
    상기 하층에 상기 상층이 적층되고 나서, 상기 상층의 연결 전극 패드와 상기 하층의 중계 전극 패드를 연결하는 배선이 형성되는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    복수의 제1 반도체 기판의 각각이 갖는 패드 형성면의 제1 연결 전극 패드가 상기 패드 형성면의 법선 방향으로 노출되고, 그리고 연결 전극 패드에 연결된 상기 중계 전극 패드를 갖는 중계용 기판이 최상층이 되는 형태로 상기 복수의 제1 반도체 기판과 상기 중계용 기판이 적층됨과 함께, 상기 중계용 기판의 연결 전극 패드와 상기 각 제1 연결 전극 패드가 하층 배선으로 상기 실장 전극 패드에 연결됨으로써 제1 블록이 형성되고,
    복수의 제2 반도체 기판의 각각이 갖는 패드 형성면의 제2 연결 전극 패드가 상기 패드 형성면의 법선 방향으로 노출되는 형태로 상기 복수의 제2 반도체 기판이 적층됨과 함께, 상기 각 제2 연결 전극 패드가 상층 배선으로 연결됨으로써 제2 블록이 형성되고,
    상기 제2 블록에 있어서의 최하층의 반도체 기판이 상기 중계용 기판의 연결 전극 패드를 덮고, 그리고 상기 중계 전극 패드를 노출하는 형태로, 상기 제2 블록이 상기 제1 블록에 적층되어, 상기 중계 전극 패드와 상기 제2 연결 전극 패드가 상기 상층 배선에 의해 연결되는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 상층의 패드 형성면과 상기 하층의 패드 형성면과의 사이의 단차를 완화하는 형태로 각 패드 형성면을 연결하는 연속면을 가진 절연성의 경사부가 형성되고,
    상기 상층의 연결 전극 패드와 상기 하층의 연결 전극 패드와의 사이가 상기 연속면을 통하여 연결되는 형태로 도전성 미립자를 포함하는 액상체가 토출되고, 상기 액상체가 건조하여 소성됨으로써, 상기 연결 전극 패드간을 연결하는 상기 배선이 형성되는 반도체 장치의 제조 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 연결 전극 패드와 상기 중계 전극 패드와의 사이가 연결되는 형태로, 도전성 미립자를 포함하는 액상체가 토출되고, 상기 액상체가 건조하여 소성됨으로써, 상기 중계 배선이 형성되는 반도체 장치의 제조 방법.
  9. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 중계 배선이 절연층을 사이에 끼우는 다층 구조로 형성되는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    절연층 형성 재료가 포함되는 액상체가 상기 패드 형성면을 향하여 토출되고, 상기 액상체가 건조함으로써, 상기 절연층이 형성되는 반도체 장치의 제조 방법.
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