KR101111995B1 - 박막 트랜지스터, 디스플레이 장치 및 액정 디스플레이장치, 그리고 그 제조방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

배선이 더 두꺼워짐에 따라 배선을 덮는 절연막의 불연속성이 문제로 되어 왔다. 현재의 고해상도 디스플레이 장치용으로 사용되는 박막 트랜지스터를 위하여 충분히 얇은 두께를 갖는 배선을 형성하는 것이 곤란하다. 상기한 문제를 고려하여, 본 발명은 도전막이 절연막의 구멍 안에 형성되고 상기 도전막과 상기 절연막의 표면이 평탄한 구조를 제공한다. 따라서 도전막과 절연막을 덮는 박막의 불연속성이 방지될 수 있다. 상기 구멍의 폭을 제어함에 따라 배선은 더 얇게 만들어질 수 있다. 또 상기 구멍의 깊이를 제어함에 따라 배선은 더 두껍게 만들어질 수 있다.
박막 트랜지스터, 디스플레이 장치, 액정 디스플레이, 도전막, 절연막

Description

박막 트랜지스터, 디스플레이 장치 및 액정 디스플레이 장치, 그리고 그 제조방법 {Thin film transistor, display device and liquid crystal display device and method for manufacturing the same}
본 발명은 선택적으로 패턴을 형성할 수 있는 방법을 이용한 배선의 제조방법과 박막 트랜지스터의 제조 방법 및 디스플레이 장치의 제조 방법에 관한 것이다.
특히, 본 발명은 선택적으로 패턴을 형성할 수 있는 방법으로서 잉크젯 방법으로 대표되는 액체방울 토출법(droplet discharge method)을 이용하여 대면적 유리 기판상에 형성한 트랜지스터 등의 능동 소자를 포함하는 디스플레이 장치 및 그 제조 방법에 관한 것이다.
또한, 본 발명은 선택적으로 패턴을 형성할 수 있는 방법을 이용하여 형성된 배선과 박막 트랜지스터 및 디스플레이 장치에 관한 것이다.
종래, 유리 기판상의 박막 트랜지스터(이하 "TFT"라고도 함)에 의해 구성되는 소위 액티브 매트릭스 구동 방식의 액정 표시 패널은 반도체 집적회로의 제조 기술과 마찬가지로 포토 마스크(photo mask)를 사용하는 광노광 공정에 의하여 다양한 박막을 패터닝함으로써 제조되어 왔다.
한 장의 마더(mother) 유리 기판으로부터 복수의 액정 표시 패널을 얻는 대량생산을 효율 좋게 실시하는 생산기술이 채용되어 왔다. 디스플레이 패널을 제조하기 위하여 사용되는 마더 유리 기판의 사이즈는 1990년대초 제1세대의 300mm × 400mm로부터, 2000년도 제4세대의 680mm × 880mm 또는 730mm × 920mm로 대형화되어 왔다. 이에 따라 한 장의 기판으로부터 다수의 표시 패널을 얻을 수 있도록 생산기술이 진보해 왔다.
유리 기판 또는 표시 패널의 사이즈가 작은 경우에는 노광 장치에 의해 비교적 간편하게 패터닝 처리하는 것이 가능했지만, 기판 사이즈가 대형화함에 따라 1회의 노광 처리로 표시 패널의 전면을 동시에 처리하는 것이 불가능하게 되었다. 그 결과, 포토레지스트가 도포된 영역을 복수의 블록으로 분할하고 각 블록 단위로 노광 처리를 하여 차례차례 그 노광 처리를 반복해서 기판 전체 표면의 노광을 실시하는 방법과 다른 방법들이 개발되었다. (참고 문헌 1 : 일본특허공개공보 평11-326951호 공보).
또, 액체방울 토출 기술은 텍스트와 이미지를 프린트하는 용도로 사용되어 왔지만, 반도체 분야에서는 최근에 패턴 형성에 적용되었다. 예를 들면, 액체방울을 소정의 영역 상에 토출하는 방법, 즉 잉크젯 법에 의한 도전막 배선 등의 막 패턴의 형성 방법을 개선할 수 있는 방법이 제안되었다. 참고 문헌 1에는 잉크젯 법에 의해 막 패턴을 형성할 때 막의 두께를 더 두껍게 하고 폭을 더 얇게 하여, 도전막으로 했을 경우에 단선이나 합선 등의 문제를 일으키지 않는 형성 방법이 개시되어 있다(참고 문헌 2 : 일본공개특허공보 2003-133691호).
그러나, 유리 기판은 제5세대에서는 1000mm × 1200mm 또는 1100mm × 1300mm의 사이즈로 더 대형화되고, 제6세대에서는 1500mm × 1800mm의 사이즈로, 제7세대에서는 2000mm × 2200mm 또는 2700mm × 3600mm 이상의 사이즈가 예상된다. 종래의 패터닝 방법에 의한 프로세스에서는 생산성 좋게 그리고 저비용으로 표시 패널을 제조하는 것이 곤란했다. 즉, 연속적인 노광에 의해 여러 번의 노광 처리를 하면 처리 시간이 증가하게 되어, 기판의 대형화에 대응하는 것이 곤란했다.
더욱이, 기판의 전체 표면에 다양한 종류의 막을 형성하고, 그후 상기 형성된 막의 일부 영역을 남겨 놓고 에칭 제거하는 방법에서는 재료 비용을 낭비하게 되고, 중금속 등을 포함하는 다량의 폐수를 처리할 필요가 있다는 문제점이 있다.
또, 상기 참고 문헌 2에 의하면 배선이 두껍게 되므로 배선을 덮는 박막의 절단(discontinuity)이 문제가 되어 왔다. 또한, 상기 참고 문헌 2에 의하면 배선 폭이 50μm 정도이므로, 현행의 고정밀한 디스플레이 장치에 사용되고 있는 박막 트랜지스터의 배선 폭에 있어 불충분했다. 또, 배선이 미세화되므로 배선 저항에 의한 신호 지연이 문제로 되어 왔다.
따라서, 재료의 이용 효율을 향상시키고 제조 공정을 간략화하여 제조할 수 있는 액정디스플레이 장치와 그 액정디스플레이 장치를 제조하는 방법을 제공하는 것이 본 발명의 특징이다. 또, 본 발명은 상기 참고 문헌 2와는 다른 방법에 의해 배선의 세선화를 실시하는 수단을 제공하고, 배선을 덮는 박막의 절단을 방지하며, 배선 저항에 의한 신호 지연을 제거한다.
상기한 문제점들을 감안하여, 본 발명은 도전막을 절연막의 개구부(hole)에 형성하고 도전막과 절연막의 표면이 평탄성을 갖는 구조를 제공한다. 즉, 본 발명에 따른 구조는 도전막이 절연막의 일 측면과 접촉하도록 제공되어 있다. 개구부는 절연막의 표면을 기준으로 하는 오목부(depression)와 절연막의 아래쪽 면을 기준으로 하는 볼록부(projection)를 가진 영역이라고 표현할 수가 있다. 평탄성은 절연막의 높이(두께)와 도전막의 높이(두께)를 평평하게 함으로써 얻을 수 있다. 여기서 형성공정 동안에 생성되는 다소의 어긋남(misalignment)은 허용될 수 있다. 또, 평탄성은 도전막 및 절연막을 덮도록 형성된 박막이 절단되지 않는 정도인 것이 요구된다. 따라서, 절연막과 도전막은 거의 평평한 면을 갖는다. 이러한 본 발명에 따른 구조는 도전막이 절연막 내에 맞춰져 있다고 표현할 수가 있다.
따라서, 본 발명에 따르면 도전막 및 절연막을 덮도록 형성하는 박막의 절단을 방지할 수가 있다. 또, 개구부의 폭을 제어함으로써 배선의 폭을 얇게 만들 수가 있다. 또한, 개구부의 깊이를 제어함으로써 배선의 두께를 두껍게 만들 수가 있다.
구체적인 본 발명의 박막 트랜지스터의 제조 방법은 오목부와 볼록부를 가진 제1 절연막을 형성하는 공정과, 도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부에 도전막을 형성하는 공정과, 상기 제1 절연막과 상기 도전막을 덮도록 제2 절연막을 형성하는 공정과, 상기 제2 절연막 위에 반도체막을 형성하는 공정을 포함하는다. 또한, 상기 제1 절연막과 도전막은 그 표면이 평탄하게 되도록 형성한다.
상기 공정에서 오목부와 볼록부를 가진 절연막은 오목부의 폭이 5μm 내지 100μm이며, 오목부의 깊이가 1μm 내지 10μm가 되도록 형성한다.
예를 들면, 게이트 전극이 반도체막의 하부에 형성되는 보텀 게이트(bottom gate)형의 박막 트랜지스터인 경우, 박막 트랜지스터는 오목부와 볼록부를 갖는 절연막을 형성하고, 도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부에 제1 및 제2 게이트 전극을 형성하며, 상기 절연막과 상기 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 제1 및 제2 반도체막을 형성하며, 상기 게이트 절연막과 상기 제1 및 제2 반도체막을 동시에 패터닝하고, 상기 제1 및 제2 반도체막 위에 각각 제1 및 제2 소스 전극과 제1 및 제2 드레인 전극을 형성하며, 상기 제1 반도체막 위에 형성된 상기 소스 전극 또는 상기 드레인 전극에 상기 제2 게이트 전극을 접속함으로써 형성할 수 있다. 또한 상기 제1 절연막과 상기 게이트 전극을 평탄하게 되도록 형성한다.
상기한 공정들에서 상기 소스 전극 및 상기 드레인 전극을 형성하는 영역에 형성된 오목부와 볼록부를 가진 상기 절연막은 상기 오목부의 폭이 5μm 내지 20μm가 되고 상기 오목부의 깊이가 1.5μm 내지 2.5μm가 되도록 형성한다.
본 발명에서는 박막 트랜지스터의 구조가 보텀 게이트형에 한정되지는 않는다. 게이트 전극이 반도체막의 위쪽에 형성되는 탑 게이트(top gate)형의 박막 트랜지스터인 경우, 박막 트랜지스터는 오목부와 볼록부를 가진 제1 절연막을 형성하고, 도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부에 소스 전극과 드레인 전극을 형성하며, 상기 절연막과 상기 소스 전극과 상기 드레인 전극을 덮도록 제2 절연막을 형성하고, 상기 제2 절연막 위에 반도체막을 형성하며, 상기 반도체막 위에 게이트 절연막을 그 사이에 두고 게이트 전극을 형성함으로써 형성한다. 또한, 상기 제1 절연막과 상기 소스 전극과 상기 드레인 전극은 평탄하게 되도록 형성한다.
상기한 공정들에서는 상기 소스 전극과 상기 드레인 전극이 형성되는 영역에 형성된 오목부와 볼록부를 가진 상기 절연막은 상기 오목부의 폭이 10μm 내지 40μm가 되고 상기 오목부의 깊이가 1.5μm 내지 2.5μm가 되도록 형성한다.
본 발명에 따르면 상기 분출되는 도전 재료를 포함하는 상기 액체방울의 양은 0.1 pl 내지 40 pl이다.
이상과 같이 하여 형성된 박막 트랜지스터를 사용하여, 텔레비전 장치로 대표되는 디스플레이 장치, 휴대전화기 및 다른 전자장치를 제조할 수가 있다. 또, 디스플레이 장치는 발광장치와 액정디스플레이 장치를 포함하는다.
본 발명에 따라 형성된 박막 트랜지스터는, 제1 절연막 내에 맞춰지도록 제공된 도전막과, 상기 제1 절연막과 상기 도전막을 덮도록 제공된 제2 절연막과, 상기 제2 절연막 위에 제공된 반도체막을 포함하는 구조를 갖는다. 또, 상기 제1 절연막과 상기 도전막은 거의 동일 평면을 갖는다.
본 발명에 따른 박막 트랜지스터는 오목부와 볼록부를 가진 제1 절연막과, 상기 오목부 위에 제공된 도전막과, 상기 제1 절연막과 상기 도전막을 덮도록 제공된 제2 절연막과, 상기 제2 절연막 위에 제공된 반도체막을 포함하는다. 또, 상기 도전막의 높이와 상기 볼록부의 높이는 평평하게 되어 있다.
상기한 구조에서는 상기 오목부의 폭이 5μm 내지 100μm인 경우 상기 도전막의 선 폭은 5μm 내지 100μm가 된다.
보텀 게이트형의 박막 트랜지스터의 경우, 박막 트랜지스터는 절연막 내에 맞춰지도록 제공된 게이트 전극과, 상기 절연막과 상기 게이트 전극을 덮도록 제공된 게이트 절연막과, 상기 게이트 절연막 위에 제공된 반도체막을 포함하는다. 또, 상기 절연막과 상기 게이트 전극은 거의 동일 평면을 갖는다.
본 발명의 일 특징은 오목부와 볼록부를 가진 절연막과, 상기 오목부 위에 제공된 게이트 전극과, 상기 절연막과 상기 게이트 전극을 덮도록 제공된 게이트 절연막과, 상기 게이트 절연막 위에 제공된 반도체막을 포함하는다. 또, 상기 게이트 전극의 높이와 상기 볼록부의 높이가 평평하게 되어 있다.
상기 구조에서는 상기 게이트 전극을 형성하는 영역에서 상기 오목부의 폭이 5μm 내지 20μm로 되고 상기 게이트 전극의 선 폭이 5μm 내지 20μm로 된다.
탑 게이트형의 박막 트랜지스터의 경우, 박막 트랜지스터는 제1 절연막 내에 맞춰지도록 제공된 소스 전극과 드레인 전극과, 상기 절연막과 상기 소스 전극과 상기 드레인 전극을 덮도록 제공된 제2 절연막과, 상기 제2 절연막 위에 제공된 반도체막을 포함하는다. 또, 상기 절연막과 상기 소스 전극 및 상기 드레인 전극은 거의 동일 평면을 갖는다.
본 발명의 일 특징은 오목부와 볼록부를 가진 제1 절연막과, 상기 오목부 위에 제공된 소스 전극과 드레인 전극과, 상기 절연막과 상기 소스 전극 및 상기 드레인 전극을 덮도록 제공된 제2 절연막과, 상기 제2 절연막 위에 제공된 반도체막을 포함하는다. 또, 상기 소스 전극 및 상기 드레인 전극의 높이와 상기 볼록부의 높이는 평평하게 되어 있다.
상기 구조에서는 상기 소스 전극과 상기 드레인 전극을 형성하는 영역에서 상기 오목부의 폭이 10μm 내지 40μm인 경우 상기 소스 전극과 상기 드레인 전극은 10μm 내지 40μm의 선 폭을 갖도록 된다.
이러한 박막 트랜지스터에서는 개구부의 깊이가 1μm 내지 10μm, 예를 들면 1.5μm 내지 2.5μm이다. 따라서 도전막의 두께를 두껍게 형성할 수가 있다.
따라서, 각각 박막 트랜지스터를 포함하는 텔레비전 장치를 대표로 하는 디스플레이 장치, 휴대전화기 및 다른 전자장치를 얻을 수 있다. 또한 상기 디스플레이 장치는 발광 장치와 액정디스플레이 장치를 포함하는다.
선택적으로 패턴을 형성할 수 있는 방법으로서는 도전막 또는 절연막의 재료가 혼입된 조성물의 액체방울들(도트들)을 선택적으로 분출하는 (잉크젯 기술을 포함하는) 액체방울 토출법을 채용할 수가 있다. 잉크젯은 액체방울 토출법의 한 종류이다.
이 경우, 상기 조성물은 도트 형상, 도트들이 이어진 기둥 형상 등으로 토출된다. 상기 조성물을 도트 형상 또는 기둥 형상으로 토출하는 방식은 단지 토출(분출)이라고 표기될 수 있다. 즉, 복수의 도트가 선을 형성하도록 연속하여 토출될 수 있지만, 어느 경우에도 상기 구성을 토출하는 것은 집합적으로 "토출(분출)"이라고 표기한다.
도전체로서는 금(Au), 은(Ag), 구리(Cu), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 탄탈(Ta), 비스무트(Bi), 납(Pb), 인듐(In), 주석(Sn), 아연(Zn), 티탄(Ti) 및 알루미늄(Al) 중의 어느 하나; 그 합금; 그 분산성 나노 입자; 또는 할로겐화은의 미립자를 사용할 수가 있다. 특히 낮은 저항성을 갖는 은과 구리를 사용하면 된다.
또, 투명 도전막으로서는 ITO(indium tin oxide), 산화 인듐에 2% 내지 20%의 산화 아연을 혼합한 IZO(Indium Zinc Oxide), 산화 인듐에 2 내지 20%의 산화 실리콘을 혼합한 도전재료(통상 "ITO-SiOx"라고 칭해지지만, 여기에서는 편의적으로 "ITSO" 또는 "NITO"라고 한다), 유기 인듐, 유기 주석(organotin) 등을 사용할 수도 있다.
상기 조성물 중에서 도전체 입자들을 효율적으로 분산시키기 위하여 도전체 입자들의 표면을 유기물 또는 다른 도전체로 코팅하는 것이 바람직하다. 상기 표면을 덮는 재료는 적층 구조를 가져도 된다. 상기 표면을 덮는 상기 재료는 도전성이 있는 것이 바람직하다. 비록 피복 재료가 절연성이라도 그 절연성의 피복 재료는 가열 처리 등에 의해 제거하면 된다. 특히 구리를 사용하는 경우에는 구리 미립자의 표면을 니켈(Ni) 또는 니켈 붕소(NiB) 등의 재료로 덮으면 되며, 그에 따라 반도체막 안에서 구리가 확산하는 것을 방지한다.
상기 절연막의 개구부 내에 형성하는 도전막 이외의 패턴들은 선택적으로 패턴을 형성할 수 있는 방법에 의해 형성하지 않아도 된다. 한편, 모든 패턴을 선택적으로 패턴을 형성할 수 있는 방법에 의해 형성해도 된다. 본 발명의 우수한 효과는 박막 트랜지스터를 제조하는 일 공정에서 절연막의 개구부 내에 패턴을 형성하는 경우에 이용할 수 있다.
본 발명에 따른 디스플레이 장치의 특징은 액정을 사이에 두는 2개의 기판 중에 한쪽의 기판상에 형성된 적어도 하나의 도전체의 주위에 수지를 형성하는 것이다.
여기서, 도전체는 액티브 매트릭스형 액정디스플레이 장치의 화소 부분이나 주변 회로 부분을 위하여 사용되는 TFT와 같은 반도체소자로 대표되는 능동 소자 또는 회로에 포함되는 게이트 전극, 게이트 배선, 캐패시터 배선, 소스 전극, 드레인 전극, 소스 배선, 드레인 배선, 화소 전극과 같은 도전체를 가리킨다.
도전체의 재료로서는 도전체의 용도, 기능, 면적 등에 따라 여러 가지의 재료를 선택할 수가 있다. 대표적인 것으로서는 은(Ag), 구리(Cu), 금(Au), 니켈(Ni), 백금(Pt), 크롬(Cr), 주석(Sn), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 레늄(Re), 텅스텐(W), 알루미늄(Al), 탄탈(Ta), 인듐(In), 텔루르(Te), 몰리브덴(Mo), 카드뮴(Cd), 아연(Zn), 철(Fe), 티탄(Ti), 실리콘(Si), 게르마늄(Ge), 지르코늄(Zr), 바륨(Ba), 안티몬납, 산화 주석?안티몬, 불소 도프 산화 아연, 탄소(C), 그래파이트(graphite), 그라씨 카본(glassy carbon), 리튬(Li), 베릴륨(Be), 나트륨(Na), 마그네슘(Mg), 칼륨(K), 칼슘(Ca), 스칸듐(Sc), 망간(Mn), 지르코늄(Zr), 갈륨(Ga), 니오브(Nb), 나트륨-칼륨 합금, 마그네슘/구리 혼합물, 마그네슘/은 혼합물, 마그네슘/알루미늄 혼합물, 마그네슘/인듐 혼합물, 알루미늄/산화알루미늄 혼합물, 리튬/알루미늄 혼합물, 할로겐화 은의 입자들, 또는 분산성 나노 입자들을 사용할 수 있다. 또, 투명 도전막으로서는 산화 인듐 주석(ITO), 산화아연(ZnO), 갈륨을 첨가한 산화아연(GZO), 또는 산화인듐에 2 내지 20%의 산화 아연을 혼입한 산화 인듐 아연(IZO), 유기 인듐을 사용할 수 있다. 또한, 상기 도전체로서는 유기 주석 또는 질화 티탄을 사용할 수가 있다.
특히, 투명 도전막을 형성하기 위하여 사용할 경우, 상기한 도전 재료에는 실리콘(Si) 또는 산화실리콘(SiOx)을 포함시켜 사용해도 된다. 예를 들면, 산화실리콘을 포함하는 ITO로 이루어진 도전 재료(ITSO)를 사용할 수가 있다. 또, 이들 도전재료들로 이루어지는 층들을 적층시켜 소망하는 도전막을 형성해도 된다.
그러한 도전체로서는 상기 금속 재료들뿐만 아니라 폴리 실리콘과 같은 반도체 재료를 포함하는다. 패시브형 액정디스플레이 장치의 경우에는 도전체로서 격자 형상(스트라이프 형상)으로 배치되는 전극과 배선 등을 들 수 있다.
상기 수지로서는 대표적인 예로서 폴리이미드, 아크릴 또는 실리콘과 산소의 결합으로 형성된 골격 구조를 가지며 치환기(substituent)로서 적어도 수소를 포함하는 재료 또는 치환기로서 불소, 알킬기 또는 방향족 탄화수소의 적어도 하나를 포함하는 재료와 같은 투명 감광성 수지를 들 수 있다. 다른 방안으로, 상기한 수지에 한정되는 것이 아니라 상기 도전체의 패턴을 고정할 수 있는 재료이면 사용할 수 있다.
백 라이트를 포함하는 액정 표시 디스플레이와 같이 광을 투과시킬 필요가 있는 액정디스플레이 장치(투과형 액정디스플레이 장치나 반투과형 액정디스플레이 장치)의 경우에는 그 수지는 투광성이 뛰어난 재료를 사용하는 것이 바람직하다. 그러나, 외부 광을 사용하는 반사형 액정디스플레이 장치의 경우에는 그 재료는 반드시 광을 투과할 필요는 없다. 상기 수지로서는 컬러 필터 기능을 가진 재료를 사용해도 된다. 예를 들면, 수지에 적색(R), 녹색(G), 청색(B)의 안료들 또는 염료들을 혼입한 수지 재료를 사용할 수가 있다.
상기한 실리콘과 산소의 결합으로 형성된 골격 구조를 가지며 치환기로서 적어도 수소를 포함하는 재료 또는 치환기로서 불소, 알킬기 또는 방향족 탄화수소의 적어도 하나를 갖는 재료는 실록산이라고 하고, 이 실록산은 내열성 평탄화막 또는 내열성 층간막(HRIL; Heat Resistant Interlayer)의 한 종류이다. 이하, 내열성 평탄화막, 내열성 층간막(HRIL) 및 내열성 수지는 실록산을 포함하는 것으로 한다.
액티브 매트릭스형 액정디스플레이 장치의 경우, 액정을 사이에 두는 2개의 기판은 TFT 등의 능동 소자가 형성된 소자 기판과 대향 기판을 가리킨다. 한편, 패시브형 액정디스플레이 장치의 경우, 액정을 사이에 두는 2개의 기판은 격자 형상(스트라이프 형상)으로 배열된 전극을 포함하는 기판과 대향 기판을 가리킨다.
본 발명에 따른 액정디스플레이 장치는 액정을 사이에 두는 2개의 기판 중에서 한쪽의 기판상에 형성된 적어도 하나의 도전체의 주위에 수지가 형성되어 있다. 도전체는 3d 천이 원소 또는 그 산화물, 질화물 또는 질산화물을 포함하는 층과 접촉하여 형성되어 있다. 여기서, 3d 천이 원소의 예로서는 Ti(티탄), Sc(스칸듐), V(바나듐), Cr(크롬), Mn(망간), Fe(철), Co(코발트), Ni(니켈), Cu(구리), Zn(아연)을 들 수 있다.
또, 본 발명에 따른 액정디스플레이 장치에서는 능동 소자를 포함하는 기판과 대향 기판과의 사이에 액정이 개재되고, 능동 소자를 포함하는 기판상에 형성된 적어도 하나의 도전체의 주위에는 수지가 형성되어 있다. 또, 능동 소자의 채널 영역이 되는 반도체막상에는 폴리이미드, 아크릴 또는 실록산으로 이루어지는 채널 보호막이 형성되어 있다.
본 발명에 따른 액정디스플레이 장치를 제조하는 방법에서는 기판 위에 게이트 전극층을 패턴 형성하기 위한 수지를 형성하고, 상기 수지에 제공된 개구부에 제1도전재료를 포함하는 조성물을 토출함으로써 상기 게이트 전극층을 형성하며, 상기 게이트 전극층 위에 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 반도체막을 형성하며, 상기 반도체막 위에 불순물 원소를 포함하는 반도체막을 형성하고, 상기 불순물 원소를 포함하는 상기 반도체막 위에 제2도전재료를 포함하는 조성물을 토출함으로써 소스 전극층과 드레인 전극층을 형성함으로써, 능동 소자를 형성한다. 또, 상기 능동 소자를 포함하는 기판과 대향 기판의 사이에 액정을 위치시킨다.
여기서, 상기 게이트 전극층은 게이트 전극과 게이트 배선(주사선이라고도 한다)으로 구성되고, 이들은 하나의 층으로 형성해도 되고 서로 다른 층으로 형성해도 된다. 마찬가지로, 소스/드레인 전극층은 소스/드레인 전극과 소스/드레인 배선(제2배선 또는 신호선이라고도 한다)으로 구성되고, 이들도 하나의 층으로 형성해도 되고 서로 다른 층으로 형성해도 된다. 소스/드레인 전극 또는 제2배선과 화소 전극은 하나의 층으로 형성되어도 된다. 또, 소스/드레인 전극층은 패턴 형성하기 위한 수지를 형성한 후에, 상기 수지의 개구부에 제2도전재료를 포함하는 조성물을 토출함으로써 형성해도 된다.
상기 게이트 전극층 또는 상기 소스/드레인 전극층에 대해서는 그 주위에 수지가 미리 형성되어 있는 것이 바람직하다. 그러나, 도전재료와 수지를 액체방울 토출법을 이용하여 동시에 또는 적당하게 시간 차이를 두고 형성해도 된다. 상기 제1 및 제2도전재료는 상기한 도전재료에서 적합하게 선정하여 사용할 수가 있다. 상기 도전재료들의 종류는 같아도 되고 달라도 된다. 그 주위에 제공하는 수지(제1수지 및 제2수지)는 동일한 재료를 사용해도 되고 서로 다른 재료를 사용해도 된다.
상기한 도전재료를 인가하기 위하여 이용하는 대표적인 액체방울 토출법으로서는 잉크젯을 들 수 있다. 그 다른 방안으로는 잉크젯에 한정되지 않고, 재료의 성질에 따라 오프셋 인쇄(off-set printing)이나 스크린 인쇄법 등을 채용해도 된다.
도전재료를 인가하기 전에, 3d 천이 원소 또는 그 산화물, 질화물 또는 질산화물을 포함하는 층을 형성해도 된다. 그 층은 도전재료를 인가하기 전이면 그 도전재료의 주위의 수지를 제공하기 전에 형성해도 제공한 후에 형성해도 된다.
절연막에 형성된 개구부 내에 도전막을 형성함으로써 도전막과 절연막의 표면을 평탄화한다. 그 결과, 도전막과 절연막을 덮도록 형성하는 박막의 절단을 회피할 수 있다. 또, 개구부의 폭을 제어함으로써 배선의 폭을 얇게 할 수가 있다. 또한 개구부의 깊이를 제어함으로써 배선의 두께를 두껍게 할 수 있다.
액체방울 토출법에 의하여 배선이나 마스크 등의 패턴을 형성하는 경우 재료의 이용 효율이 향상되고, 비용의 삭감 및 폐수 처리량의 삭감이 가능해진다. 특히 액체방울 토출법에 의하여 패턴을 형성하는 경우에는 포토리소그래피 공정과 비교하여 공정을 간략화할 수가 있다. 따라서 설비 비용 등의 비용 및 제조 시간을 감소시킬 수 있다.
본 발명에 따른 액정디스플레이 장치는 액정을 사이에 두는 2개의 기판 중에서 한쪽의 기판상에 형성된 적어도 하나의 도전체의 주위에 수지가 형성되어 있다. 상기 도전체를 액체방울 토출법에 의하여 상기 수지의 개구부 내에 간단하게 형성할 수가 있어 도전재료를 절약할 수가 있다. 또, 액체방울 토출법을 채용할 경우에 일어나기 쉬운 도전재료를 포함하는 조성물의 적하(滴下)(dripping)를 방지할 수가 있다. 따라서, 양호한 도전체의 패턴을 형성할 수가 있어 전극이나 배선 사이의 합선을 방지할 수가 있다. 액체방울 토출법만으로 도전재료를 토출하는 경우에는 막 두께를 크게 하는 것이 곤란하지만, 수지의 막 두께를 제어함으로써 액체방울 토출법을 이용했을 경우에도 소망하는 막 두께를 갖는 도전체를 형성할 수가 있다.
도전체가 3d 천이 원소 또는 그 산화물, 질화물 또는 질산화물을 포함하는 층에 접촉하여 형성되어 있으므로, 도전체와 그 층이 형성된 기판이나 다른 박막과의 밀착성을 향상시킬 수가 있으며, 그에 따라 도전체의 벗겨짐을 방지할 수가 있어 바람직한 도전 패턴을 형성할 수가 있다.
또, 주로 액티브 매트릭스형 액정디스플레이 장치에 대해 사용되는 TFT의 채널 영역에 제공되는 채널 보호막으로서는 폴리이미드, 아크릴 또는 실록산 등의 내열성 수지를 사용하며, 그에 따라 상기 채널 보호막을 액체방울 토출법에 의하여 쉽게 형성할 수가 있다. 따라서, 종래와 같이 패터닝 시에 레지스터 마스크를 제공할 필요가 없고, 이에 따라 공정을 간략화할 수가 있다. 또한, 채널 보호막을 제공함에 따라 상기 채널 영역의 손상을 확실하게 방지할 수가 있고, 이에 따라 이동도가 높은 안정된 능동 소자를 제공할 수가 있다. 또, 그 채널 보호막이 2층 이상의 층을 가진 적층 구조로 구성되는 경우에는 상기 효과를 확보하는데 있어서 유효하다.
상기 도전체의 주위에 형성되는 수지에 안료 또는 염료를 혼입하여 컬러 필터의 기능을 갖도록 만든 재료를 사용함으로써 TFT소자 기판상이나 대향 기판상에 별도로 컬러 필터를 제공할 필요가 없다. 이에 따라 공정을 간략화할 수가 있다.
본 발명에 따른 액정디스플레이 장치의 제조 방법에서는 기판 위에 게이트 전극층을 패턴 형성하기 위한 수지를 형성하고, 상기 수지의 개구부에 제1도전재료를 포함하는 조성물을 액체방울 토출법에 의하여 토출함으로써 게이트 전극층을 형성한다. 이에 따라 상기 재료를 절약할 수가 있다. 또, 액체방울 토출법을 채용했을 경우에 일어나기 쉬운 도전재료를 포함하는 조성물의 적하(dripping)를 방지할 수 있다. 따라서, 상기 도전체의 바람직한 패턴을 형성할 수가 있어 전극들과 배선들간의 합선을 방지할 수가 있다. 액체방울 토출법만으로 상기 도전재료를 토출한 경우에는 막 두께를 크게 만드는 것이 곤란한 듯하지만, 상기 수지의 막 두께를 제어하면 액체방울 토출법을 채용하는 경우에도 소망하는 막 두께의 도전체를 형성할 수가 있다. 여기서, 소스/드레인 전극, 신호선 또는 화소 전극 등을 상기 방법으로 형성할 경우에도 마찬가지의 효과를 얻을 수 있음에 유의하여야 한다.
상기 수지를 형성하기 전에 또는 형성한 후에 3d 천이 원소 또는 그 산화물, 그 질화물 또는 그 질산화물을 포함하는 층을 형성한다. 따라서, 상기 도전체와 그 층이 형성된 기판이나 다른 박막과의 밀착성을 향상시킬 수가 있고, 이에 따라 상기 도전체의 벗겨짐을 방지할 수가 있어 바람직한 도전 패턴을 형성할 수가 있다.
상기 도전체의 주위에 형성된 수지에 안료 또는 염료를 혼입하여 컬러 필터의 기능을 갖도록 하는 재료를 사용하는 경우에는 TFT소자 기판상이나 대향 기판상에 별도로 컬러 필터를 제공할 필요가 없다. 따라서 공정을 간략화할 수가 있다.
상기한 바와 같이 공정을 간략화할 수가 있고 재료 비용을 삭감할 수가 있다. 이에 따라 처리량 및 수율이 높은 액정디스플레이 장치를 제공할 수가 있다. 특히, 유리 기판의 사이즈가 제6세대(1500mm × 1800mm), 제7세대(2000mm × 2200mm) 또는 그 이상(2700mm × 3600mm)의 크기로 확대하더라도 표시 패널을 생산성 좋게 저비용으로 제조할 수가 있다. 또, 본 발명은 도전재료로서의 중금속 등을 포함하는 다량의 폐수를 처리할 필요가 없어 환경에의 배려라고 하는 관점에서도 유리하다.
도 1a 내지 도 1d는 본 발명의 박막 트랜지스터의 제조 공정들을 나타낸 도면.
도 2a 및 도 2b는 본 발명의 박막 트랜지스터의 제조 공정들을 나타낸 도면.
도 3a 및 도 3b는 본 발명의 디스플레이 장치의 제조 공정들을 나타낸 도면.
도 4는 본 발명의 박막 트랜지스터의 평면도.
도 5a 및 도 5d는 본 발명의 박막 트랜지스터의 제조 공정들을 나타낸 도면.
도 6a 및 도 6b는 본 발명의 박막 트랜지스터의 제조 공정들을 나타낸 도면.
도 7a 및 도 7b는 본 발명의 박막 트랜지스터의 제조 공정들을 나타낸 도면.
도 8a 내지 도 8d는 본 발명의 박막 트랜지스터의 제조 공정들을 나타낸 도면.
도 9a 내지도 9d는 본 발명의 박막 트랜지스터의 제조 공정들을 나타낸 도면.
도 10은 본 발명의 디스플레이 장치의 제조 공정을 나타낸 도면.
도 11a 및 도 11b는 본 발명의 디스플레이 장치의 제조 공정들을 나타낸 도면.
도 12a 내지 도 12c는 본 발명의 디스플레이 장치의 제조 공정들을 나타낸 도면.
도 13a 및 도 13b은 본 발명의 박막 트랜지스터의 제조 공정들을 나타낸 도면.
도 14a 및 도 14b는 본 발명의 디스플레이 장치의 제조 공정들을 나타낸 도면.
도 15a 내지 도 15d는 본 발명의 박막 트랜지스터의 제조 공정들을 나타낸 도면.
도 16a 내지 도 16f는 각각 본 발명의 디스플레이 장치의 화소 회로를 나타낸 도면.
도 17은 본 발명의 액체방울 토출장치를 나타낸 도면.
도 18a 및 도 18b는 각각 본 발명의 전원공급장치를 포함하는 모듈을 나타낸 도면.
도 19a 및 도 19b는 각각 본 발명의 텔레비전 시스템을 나타낸 도면.
도 20a 내지 도 20c는 각각 본 발명의 전자장치를 나타낸 도면.
도 21은 본 발명의 디스플레이 장치의 제조 공정을 나타낸 도면.
도 22a 내지 도 22c는 본 발명에서 구동회로의 실장 공정들을 나타낸 도면.
도 23a 내지 도 23e는 본 발명에 따른 능동 소자(채널 보호형)의 제조 공정들을 나타낸 도면.
도 24a 내지 도 24c는 본 발명에 따른 능동 소자(채널 보호형)의 제조 공정들을 나타낸 도면.
도 25a 내지 도 25d는 본 발명에 따른 능동 소자(채널 에치형)의 제조 공정들을 나타낸 도면.
도 26a 내지 도 26d는 본 발명에 따른 능동 소자(채널 보호 및 채널 에치의 혼합형)의 제조 공정들을 나타낸 도면.
도 27a 및 도 27b는 각각 본 발명에 따른 완성된 액정 디스플레이 장치를 나타낸 도면.
도 28a 및 도 28b는 각각 본 발명에 따른 컬러 필터 기능을 가진 층간 절연막을 포함하는 액정 디스플레이 장치의 공정을 나타내는 도면.
도 29a 내지 도 29c는 각각 본 발명에 따른 컬러 필터 기능을 가진 투명 수지를 포함하는 액정 디스플레이 장치의 공정을 나타내는 도면.
도 30a 내지 도 30d는 본 발명에 따른 TFT와 픽셀 전극 사이의 콘택트 방법을 설명하기 위한 도면.
도 31a 내지 도 31c는 본 발명에 따른 TFT와 픽셀 전극 사이의 콘택트 방법을 설명하기 위한 도면.
도 32a 내지 도 32c는 본 발명에 따른 TFT와 픽셀 전극 사이의 콘택트 방법을 설명하기 위한 도면.
도 33a 내지 도 33c는 본 발명에 따른 액정 디스플레이 장치의 제조 공정들(구동회로 CMOS)을 나타낸 도면.
도 34a 내지 도 34c는 본 발명에 따른 액정 디스플레이 장치의 제조 공정들(구동회로 CMOS)을 나타낸 도면.
도 35a 및 도 35b는 본 발명에 따른 액정디스플레이 장치의 제조 공정들(구동회로 CMOS)을 나타낸 도면.
도 36a 내지 도 36d는 본 발명에 따른 액정디스플레이 장치의 제조 공정들(레이저 도핑)을 나타낸 도면.
도 37a 내지 도 37c는 발명에 따른 액정디스플레이 장치의 제조 공정들(레이저 도핑)을 나타낸 도면.
도 38a 내지 도 38c는 본 발명에 따른 도전층의 평탄화 처리법을 설명하는 도면.
도 39는 본 발명의 화소 영역의 표면을 나타낸 평면도.
도 40a 및 도 40b는 각각 본 발명의 액정 모듈을 설명하기 위한 도면.
도 41은 본 발명의 액정 적하법을 설명하기 위한 도면.
도 42는 본 발명에서의 액체방울 토출 시스템을 설명하기 의한 도면.
도 43a 및 도 43b는 각각 본 발명에서의 연속적 토출과 단속적 토출의 조합에 의하여 토출되는 재료의 토출 방법을 설명하기 위한 도면.
도 44는 본 발명에 따른 복합화 노즐을 이용한 토출 방법을 설명하기 위한 도면.
도 45는 본 발명에 따른 서로 다른 재료를 연속적으로 토출하는 방법을 설명하기 위한 도면.
도 46a 및 도 46b는 본 발명에 따라 기판 스테이지를 회전시킨 후에 도전 재료를 토출하여 도전층을 형성하는 실시 형태들을 설명하기 위한 도면.
도 47a 및 도 47b는 본 발명에서 연속적 토출과 단속적 토출의 조합에 의하여 서로 다른 재료를 토출하는 방법을 설명하기 위한 도면.
도 48a 및 도 48b는 본 발명에서 연속적 토출과 단속적 토출의 조합에 의하여 서로 다른 재료를 토출하는 방법을 설명하기 위한 도면.
도 49a 및 도 49b는 각각 본 발명의 도전 입자의 구조를 설명하기 위한 도면.
도 50a 및 도 50b는 본 발명에 따른 액정 표시패널의 구동회로 영역의 실장 방법을 설명하기 위한 도면.
도 51a 및 도 51b는 각각 본 발명에 따른 액정 표시패널의 보호회로 영역을 나타내는 평면도.
도 52는 본 발명에 따른 액정 표시패널에서 주사선 구동회로를 TFT로 형성한 경우의 회로 구조를 설명하기 위한 도면.
도 53은 본 발명에 따른 액정 표시패널에서 주사선 구동회로를 TFT로 형성한 경우의 회로 구조(시프트 레지스터 회로)를 설명하기 위한 도면.
도 54는 본 발명에 따른 액정 표시패널에서 주사선 구동회로를 TFT로 형성한 경우의 회로 구조(버퍼 회로)를 설명하기 위한 도면.
도 55는 본 발명에 따른 액정 텔레비전 수상기의 주요한 구성을 나타내는 블럭도.
도 56a 및 도 56b는 각각 본 발명에 따른 티탄막 또는 산화 티탄막을 형성하는 방법을 나타내는 도면.
이하, 도면들을 참조하여 본 발명의 실시 형태들을 상세하게 설명한다. 단, 본 발명은 후술하는 설명에 한정되는 것이 아니라 본 발명의 취지 및 그 범위를 이탈하지 않고 그 형태 및 상세한 설명을 여러 가지로 변경할 수 있다는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 하기의 실시 형태들의 기재 내용에 한정하여 해석해서는 안된다. 실시 형태들을 설명하기 위해 도면들에서 동일 구성요소에는 동일한 참조번호를 붙이고 그에 대한 반복 설명은 생략한다.
또, TFT는 3개의 단자, 즉 게이트, 소스 및 드레인를 갖지만, 소스 단자(소스 전극)와 드레인 단자(드레인 전극)는 트랜지스터의 구조상으로 명확하게 구별을 할 수 없다. 따라서, 소자 간의 접속에 대해 설명할 때는 소스 전극과 드레인 전극 중 한쪽을 제1 전극이라고 표기하고 다른 한쪽을 제2 전극이라고 표기한다.
(실시 형태 1)
본 실시 형태에서는 박막 트랜지스터를 제조하는 방법의 일 예에 대하여 설명한다.
먼저, 도 1a에 도시한 바와 같이, 절연 표면을 갖는 기판(100)을 준비한다. 상기 기판(100)에는 예를 들면 바륨 붕규산염(barium borosilicate) 글라스나 알루미노 붕규산염(alumino borosilicate) 글라스 등의 유리 기판과, 석영 기판, 스테인리스 기판, 벌크(bulk) 반도체막 등을 사용할 수가 있다. 또, 폴리에틸렌-테레프탈레이트(PET), 폴리에틸렌 나프타레이트(PEN), 폴리에테르설폰(PES)으로 대표되는 플라스틱이나, 아크릴 등의 플렉서블(flexible) 합성 수지로 이루어지는 기판은 일반적으로 다른 재료로 이루어지는 기판과 비교하여 낮은 내열 온도를 갖는다. 그러나, 그러한 기판은 제조 공정에서의 처리 온도를 견딜 수 있다면 사용하는 것이 가능하다. 특히, 반도체막을 결정화하기 위한 가열 공정을 필요로 하지 않는 비정질 반도체막을 포함하는 박막 트랜지스터를 형성하는 경우에는 합성 수지로 이루어진 기판을 손쉽게 사용할 수 있다.
평탄성을 높이기 위해 기판의 표면을 화학/기계적 연마(Chemical Mechanical Polishing; CMP)법에 의해 미리 연마하는 것이 바람직하다. CMP용 연마제(slurry)로서는 예를 들면 염화 실리콘 가스를 열분해하여 얻은 실리카(silica) 입자를 KOH 첨가 수용액에 분산한 슬러리를 사용할 수가 있다.
상기 기판(100) 위에 베이스막(base film)(101)을 형성한다. 상기 베이스막 은 단층 구조 또는 적층 구조를 가져도 된다. 상기 베이스막은 기판 내에 포함되는 Na 등의 알칼리 금속이나 알칼리 토류 금속(alkaline earth metal)이 반도체막 안에서 확산하여 반도체 소자의 특성에 역효과를 내는 것을 막기 위해서 형성한다. 따라서 상기 베이스막은 알칼리 금속이나 알칼리 토류 금속의 반도체막으로의 확산을 억제할 수가 있는 산화 실리콘, 질화 실리콘, 질산화 실리콘, 산화 티탄, 질화 티탄 등의 절연막을 사용하여 형성할 수가 있다. 또, 상기 베이스막은 티탄 등의 도전막을 사용하여 형성할 수 있다. 이 경우, 상기 도전막은 제조 공정에서 가열 처리 등에 의해 산화된다. 특히, 상기 베이스막의 재료는 게이트 전극 재료와 밀착성이 높은 재료들로부터 선택하면 된다. 예를 들면 상기 게이트 전극에 Ag를 사용하는 경우 산화 티탄(TiOx)으로 이루어지는 베이스막을 형성하면 바람직하다. 산화 티탄은 베이스막 기능과 밀착성 향상 기능을 겸비하고 있다. 상기 베이스막의 다른 재료로서는 3d 천이 원소(Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn) 및 그들의 산화물, 질화물 또는 질산화물을 사용할 수가 있다.
또한, 베이스막은 불순물이 반도체막에 확산하는 것이 방지하는 것이 가능하다면 반드시 제공할 필요는 없다. 본 실시 형태에서와 같이 게이트 전극 위에 게이트 절연막을 사이에 두고서 반도체막을 형성하는 경우에는 상기 게이트 절연막이 상기 반도체막으로 불순물이 확산하는 것을 방지할 수 있기 때문에 베이스막은 필요치 않다. 유리 기판 또는 플라스틱 기판과 같이 알칼리 금속이나 알칼리 토류 금속을 약간 포함하는 기판을 사용하는 경우에는 불순물이 확산하는 것을 방지하기 위하여 베이스막을 제공하는 것은 유효하다. 한편, 불순물의 확산이 별로 문제가 되지 않는 석영 기판 등을 사용하는 경우에는 반드시 베이스막을 제공할 필요는 없다.
다음으로, 상기 베이스막 위에 절연막들(102)을 형성한다. 상기 절연막들의 재료로서는 유기 재료나 무기 재료를 사용할 수가 있다. 상기 유기 재료로서는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 벤조시크로브텐, 실록산, 포리시라잔 또는 레지스트 재료를 사용할 수가 있다. 포리시라잔은 실리콘(Si)과 질소(N)의 결합을 갖는 폴리머 재료를 포함하는 액체 재료를 출발 원료(starting point)로 하여 형성된다. 무기 재료로서는 산화 실리콘 또는 질화 실리콘를 사용할 수가 있다. 상기 절연막은 플라즈마 CVD, 감압 CVD, 액체방울 토출법, 스핀 코팅 또는 딥 코팅(dip coating)을 이용하여 형성할 수가 있다. 점성이 높은 재료를 사용하는 경우에는 액체방울 토출법, 스핀 코팅 또는 딥코팅을 이용하면 바람직하다.
상기 절연막(102)은 절연막의 표면을 기준으로 하여 오목부라고 표현할 수 있는 영역[이하, 오목부(20)라고 표기한다]과, 절연막의 아래쪽 면을 기준으로 하여 볼록부라고 표현할 수 있는 영역[이하, 볼록부(21)라고 표기한다]을 가지고 있다. 오목부와 볼록부는 절연막의 형성 후에 소망하는 마스크를 형성하여 건식 에칭 또는 습식 에칭에 의해 개구부(홈)를 형성함으로써 형성할 수가 있다. 또, 선택적으로 절연막을 볼록부(21)가 되는 영역에 형성해도 된다. 상기 개구부는 5μm 내지 100μm의 폭을 갖도록 형성한다. 특히, 액체방울 토출법만으로는 미세화가 어려워지는 5μm 내지 50μm의 폭을 갖는 배선을 형성하는 경우에는 개구부의 폭은 5μm 내지 50μm로 만든다. 그후, 액체방울 토출법에 의해 배선 재료를 상기 개구부로 적하(滴下)함으로써 미세한 배선을 형성할 수가 있다. 따라서, 미세한 배선을 얻기 위해서 개구부의 폭이 5μm 내지 50μm로 가늘어짐에 따라 본 발명은 현저한 효과를 달성할 수 있다.
또, 오목부와 볼록부의 높낮이 차이, 즉 개구부의 깊이는 1μm 내지 10μm가 되도록 형성한다. 특히, 개구부를 깊게 하는 경우에는 구동용 회로로부터의 신호를 각 반도체소자에 입력하기 위한 주사선 및 인출 배선 등의 배선을 형성하면 된다. 액체방울 토출법만으로 형성하는 배선과 비교하여 깊이 1μm 내지 10μm인 개구부를 형성하고, 이 개구부로 향하여 액체방울 토출법에 의해 배선을 형성하면 1μm 내지 10μm의 두꺼운 배선을 형성할 수가 있고, 이에 따라 배선 저항과 이 배선 저항에 기인하는 발열 또는 신호 지연을 방지할 수가 있다.
본 실시 형태에서는 건식 에칭에 의해 소망한 영역에 개구부를 형성하여 오목부와 볼록부를 갖는 절연막을 형성한다. 또, 게이트 전극을 형성하는 영역의 개구부는 폭 5μm 내지 20μm로 하고, 주사선을 형성하는 영역의 개구부는 폭 10μm 내지 40μm로 하며, 외부 단자(도시하지 않음)에 인출 배선을 형성하는 영역의 개구부는 폭 20μm 내지 100μm가 되도록 형성한다. 이 경우, 게이트 전극의 폭(채널 길이)이 5μm 내지 20μm로 되게 된다. 또, 개구부의 깊이는 1.5μm 내지 2.5μm가 되도록 형성한다.
5μm 내지 100μm의 배선 폭을 갖는 배선을 형성하는 경우, 액체방울량은 0.1pl 내지 40pl로 하여, 개구부의 깊이를 채우도록 여러 차례 적하하면 된다.
도 1b에 나타낸 바와 같이, 절연막(102)의 개구부에 주사선 및 게이트 전극 으로서 기능하는 도전막(각각 주사선 및 게이트 전극이라고 한다)을 형성한다.
상기 도전막은 단층 구조 및 적층 구조 중 어느 것을 가져도 된다. 적층 구조를 갖는 경우, 예를 들면 하층측의 제1도전막으로서 액체방울 토출법에 의해 Ag를 포함하는 액체방울을 적하하고, 상층측의 제2도전막으로서 액체방울 토출법이나 스퍼터링법에 의해 Cu를 형성해도 된다. Cu와 같이 저저항 재료를 형성함으로써 배선 저항이 저감하여 배선 저항에 수반하는 발열이나 신호 지연을 방지할 수가 있다.
적층 구조의 게이트 전극을 형성하는 수단으로서 도금법을 이용해도 된다. 예를 들면, 액체방울 토출법에 의해 형성된 제1도전막의 주위에 전기 도금법 또는 무전해도금법에 의해 제2도전막을 형성해도 된다. 구체적으로는 전기 도금 처리를 실시하여 액체방울 토출법에 의해 형성된 Ag의 주위에 Cu를 형성할 수가 있다. 또, 전류를 흘릴 필요가 없는 무전해도금 처리를 실시하여 액체방울 토출법에 의해 형성된 Ag의 주위에 Cu를 형성해도 된다. 예를 들면, 도 49a 및 도 49b에 나타내는 바와 같이 Cu(1310)의 주위를 Ag(1311)로 덮은 입자(도 49a)에 대하여 Cu(1310)와 Ag(1311)의 사이에 Ni 또는 NiB로 이루어지는 버퍼층(1312)을 제공한 입자 구조를 들 수 있다(도 49b). Cu와 같이 저저항재료를 Ag의 주위에 형성한 결과, 배선 저항이 저감되며, 배선 저항에 수반하는 발열이나 신호 지연을 방지할 수가 있다.
이 경우에는 기판을 금속이 녹은 수용액에 담금으로써 도금 처리를 할 수가 있다. 또, 대형 마더 유리 기판을 이용하는 경우에는 그 기판상에 금속이 녹은 수용액을 흘림으로써 도금 처리를 할 수가 있다. 따라서 도금 처리를 하는 장치의 대 형화를 방지할 수가 있다.
구체적으로는, 우선 Ag를 포함하는 조성물을 액체방울 토출법으로 토출 형성한다. 이때, 선 폭이 수μm 내지 수십μm로 비교적 가는 때에 게이트 배선과 같이 굵은 배선을 형성하고 싶은 경우에는 반복하여 토출 형성할 필요가 있다. 그러나, Ag를 형성한 후, Cu를 포함하는 도금액에 Ag가 형성된 기판을 담근다, 또는 기판상에 도금액을 직접 흘림으로써 선 폭을 굵게 할 수가 있다. 특히, 토출 형성 후의 조성물은 요철이 많기 때문에 도금하기 쉽다. 또, Ag는 고가이므로 Cu도금을 실시함으로써 비용을 삭감할 수도 있게 된다. 또, 본 실시 형태에 따른 방법에 의하여 배선을 형성할 때의 도전재료는 상기한 종류에 한정되는 것은 아니다.
또, Cu 도금 후에 도전막의 표면은 요철이 많기 때문에 NiB 등의 버퍼층을 마련하고 평활화를 실시하고, 그후 절연막 등을 형성하는 것이 바람직하다.
이와 같이 적층 구조를 사용하면 더 미세한 제1도전막을 형성하는 경우에 제2도전막에 의해 배선 저항을 저하할 수가 있기 때문에 바람직하다. 또 Cu와 같이 확산성이 높은 도전체를 형성하는 경우에 확산을 방지하기 위하여 Cu를 덮도록 배리어막을 형성하면 된다.
본 실시 형태에서는 액체방울 토출법에 의하여 노즐(104)로부터 용매 중에 주사선 및 게이트 전극의 재료가 되는 도전체가 혼입한 액체방울을 적하하고, 주사선(103a) 및 게이트 전극(103b)을 형성한다. 여기서, 본 실시 형태에서 반도체막 등에 대한 노즐의 크기는 모식적인 것이며 실제와는 다른 경우가 있다. 도 1에서 주사선 및 게이트 전극의 측면은 테이퍼를 가져도 된다. 이 경우 절연막의 개구부 의 측면이 테이퍼를 가지도록 형성하면 된다.
그리고, 용매로서 테트라데칸(tetradecane)을 사용하여 주사선 및 게이트 전극의 재료가 되는 도전체로서 Ag2O의 미립자가 분산되어 있는 액체방울을 적하한다. 이러한 Ag2O는 절연체이지만 고온에서 소성함으로써 도전체인 Ag가 된다.
각각 노즐(104)의 지름이나 액체방울의 양은 도전체의 체적, 즉 절연막의 오목부 및 액체방울의 재질인 점성 등에 근거하여 설정할 수가 있다.
액체방울 안의 용매를 제거할 필요가 있을 경우에는 고온에서 굽거나 건조시키기 위해 가열 처리를 한다. 구체적으로는 소정의 온도 예를 들면 200℃ 내지 300℃로 가열하면 좋고, 바람직하게는 산소를 갖는 분위기로 가열 처리를 한다. 이 경우에는 게이트 전극 표면에 요철이 생기지 않도록 가열 온도를 설정한다. 특히, 본 실시 형태와 같이 은(Ag)을 포함하는 액체방울을 사용하는 경우에는 산소 및 질소를 갖는 분위기로 가열 처리를 하면 된다. 예를 들면, 산소의 조성비는 10% 내지 25%가 되도록 설정한다. 그러면 액체방울의 용매 내에 포함되는 접착제 등의 열강화성 수지 등의 유기물이 분해되기 때문에 유기물을 포함하지 않는 은(Ag)을 얻을 수 있다. 그 결과, 게이트 전극 표면의 평탄성을 높여 비저항치를 낮게 할 수가 있다.
상기 게이트 전극은 은(Ag) 이외에 탄탈, 텅스텐, 티탄, 몰리브덴, 알루미늄, 구리에서 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수도 있다. 또한, 도전막은 액체방울 토출법 이외에 스퍼터링 또 는 플라즈마 CVD에 의해 형성할 수가 있다. 스퍼터링 또는 플라즈마 CVD에 의해 형성하는 도전막으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나 AgPdCu 합금을 사용할 수가 있다.
여기서, 도전막의 높이와 절연막의 볼록부의 높이를 가지런히 하면 바람직하다. 즉, 절연막 및 게이트 전극의 표면이 평탄하게 되면 바람직하다. 따라서, 도전체의 높이가 절연막의 볼록부의 높이보다 높은 경우에 평탄화 처리를 하는 것이 바람직하다. 표면 연마는 CMP에 의하여 평탄성을 확보할 수 있도록 수행하면 된다. 또 평탄화를 위하여 에치 백에 의해 도전막의 표면을 에칭해도 된다.
다른 방안으로서는 가열 처리 전에 기체를 스프레이(spray)하기 위한 수단을 이용하여 도전막을 평탄화할 수가 있다. 상기 기체를 스프레이하기 위한 수단으로서는 예를 들면 기판 등의 불순물 제거에 사용되고 있는 에어 나이프를 이용할 수가 있다. 또, 기체로서는 대기, 산소 또는 질소를 이용할 수가 있다. 따라서, 도전막 표면상에 미세한 요철까지 평탄화할 수가 있다. 그후, 가열처리를 실시한다.
또한, 도전막의 가열 처리전에 가압에 의해 도전막을 평탄화할 수가 있다. 예를 들면, 가열된 판을 기판상에 배치하고 핫 프레스(hot press)의 원리를 적용하여 압력으로 프레스한다.
한편, 가열 처리에 의해 도전막의 체적이 수축해서 도전막의 높이가 절연막의 볼록부의 높이보다 낮아지는 경우 재차 액체방울을 적하하면 된다.
상기 절연막(102)에 주사선(103a) 및 게이트 전극(103b)을 형성하는 공정은 액체방울 토출법에 의해 형성할 수가 있다. 액체방울 토출법에 의한 상세한 제조 공정은 아래와 같은 실시 형태에서 설명한다.
도 1c에 나타낸 바와 같이 게이트 전극을 덮는 게이트 절연막(106)으로서 기능하는 절연막을 형성한다.
상기 게이트 절연막은 적층 구조 또는 단층 구조를 가질 수가 있다. 게이트 절연막으로서는 산화 실리콘, 질화 실리콘 또는 질산화 실리콘 등의 무기 재료로 이루어지는 절연체 또는 포리시라잔(polysilazane), 폴리비닐 알코올 등의 유기 재료로 이루어지는 절연체를 사용할 수가 있다.
본 실시 형태에서와 같이 은(Ag)을 게이트 전극으로서 사용하는 경우에는 게이트 절연막으로서는 질화 실리콘막을 사용하는 것이 바람직하다. 이는 산소를 포함하는 절연막을 사용하는 경우에 은(Ag)과 반응하여 산화은이 형성되어 게이트 전극 표면이 거칠어질 우려가 있기 때문이다.
상기 게이트 절연막은 플라즈마 CVD, 저압 CVD, 액체방울 토출법, 스핀 코팅 또는 딥 코팅을 이용하여 형성할 수가 있다. 점성이 높은 재료를 사용하여 형성하는 경우에는 액체방울 토출법, 스핀 코팅 또는 딥 코팅을 이용하는 것이 바람직하다.
여기서, 절연막(102)의 표면과 주사선(103a) 및 게이트 전극(103b)의 표면이 평탄화에 의하여 평평하게 되어 있고, 이에 따라 절단되지 않고 상기 게이트 절연막을 형성할 수가 있다. 특히, 스핀 코팅 또는 팁 코팅을 이용하여 상기 게이트를 형성하는 경우에는 표면이 평탄화되어 있으므로 본 실시 형태의 구조가 바람직하다.
도 1d에 나타내는 바와 같이, 상기 게이트 절연막 위에 반도체막(108)을 형성한다. 반도체막은 플라즈마 CVD, 스퍼터링, 액체방울 토출법 등에 의해 형성할 수가 있다. 반도체막의 막 두께는 25nm 내지 200nm(바람직하지는 30nm 내지 60nm )인 것이 바람직하다. 또 반도체막의 재료는 실리콘만이 아니고 실리콘 게르마늄도 사용할 수가 있다. 실리콘 게르마늄을 사용하는 경우에는 게르마늄의 농도가 대략 0.01 원자% 내지 4.5 원자%인 것이 바람직하다.
또, 반도체막은 비정질 반도체, 비정질 상태와 결정 상태가 혼재한 반비정질 반도체(SAS라고도 한다), 비정질 반도체 중에 0.5nm 내지 20nm의 결정 입자를 관찰할 수가 있는 미결정 반도체 및 결정성 반도체에서 선택되는 어느 하나의 상태를 가져도 된다. 0.5nm 내지 20nm의 결정 입자를 관할할 수가 있는 미결정 상태(micro crystalline state)는 마이크로 크리스탈(μc)이라 한다.
SAS는 비정질 구조와 결정 구조(단결정 및 다결정을 포함하는다)와의 중간적인 구조를 가지고, 자유 에너지적으로 안정적인 제3상태를 갖는 반도체이다. 또, 단거리 질서(short range order)를 자지며 격자 일그러짐을 갖는 결정질인 영역을 포함하고 있다. 그리고 적어도 막 중의 일부의 영역에는 0.5nm 내지 20nm의 결정 영역을 관측할 수가 있어 실리콘를 주성분으로 하는 경우에는 라먼 스펙트럼(Raman spectrum)이 520cm-1 보다 저파수 측으로 쉬프트 하고 있다. X선 회절에서는 실리콘 결정 격자에 유래한다고 여겨지는 (111), (220)의 회절 피크가 관측된다. 또, 당링본드(dangling bond)의 중화제로서 SAS는 수소 또는 할로겐을 1원자% 또는 그 이상 포함하고 있다.
SAS는 규화물 기체를 글로우 방전 분해함으로써 얻을 수 있다. 대표적인 규화물 기체로서는 SiH4가 있고 그 외에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수가 있다. 규화물 기체를 수소, 수소와 헬륨, 아르곤, 크립톤(krypton), 네온에서 선택된 하나 또는 복수의 희가스 원소로 희석하여 사용함으로써 SAS의 형성을 용이하게 할 수가 있다. 희석율이 10배 내지 1000배의 범위가 되도록 규화물 기체를 희석하면 바람직하다. 또, Si2H6 및 GeF4를 사용하여 헬륨 가스로 희석하는 방법을 이용하여 SAS를 형성할 수가 있다. 글로우 방전 분해에 의한 피막의 반응 생성은 감압하에서 실시하면 바람직하고, 압력은 개략 0.1Pa 내지 133Pa의 범위에서 실시하면 된다. 글로우 방전을 형성하기 위한 전력은 1MHz 내지 120MHz, 바람직하게는 13MHz 내지 60MHz의 고주파 전력을 공급하면 된다. 기판 가열 온도는 300℃ 이하가 바람직하고, 100℃ 내지 250℃의 기판 가열 온도가 추천된다.
결정성 반도체막은 비정질 반도체막을 가열 또는 레이저 조사에 의해 결정화하여 형성할 수가 있다. 또한 직접 결정성 반도체막을 형성해도 된다. 이 경우 GeF4 또는 F2 등의 불소계 가스와 SiH4 또는 Si2H6 등의 실란계 가스를 사용하여 열 또는 플라즈마를 이용함으로써 직접 결정성 반도체막을 형성할 수가 있다.
본 실시 형태에서는 반도체막(108)으로서 플라즈마 CVD를 이용하여 실리콘을 주성분으로 하는 비정질 반도체막(비정질 실리콘막 및 비정질 실리콘이라고도 한다)을 형성한다.
다음으로, 일 도전형을 갖는 반도체막을 형성한다. 또한 일 도전형을 갖는 반도체막을 형성하면 반도체막과 전극과의 접촉 저항이 낮아져 바람직하지만, 필요에 따라서 제공하면 된다. 일 도전형을 갖는 반도체막은 플라즈마 CVD, 스퍼터링, 액체방울 토출법 등을 이용하여 형성할 수가 있다. 본 실시 형태에서는 플라즈마 CVD에 의해 N형을 갖는 반도체막(107)을 형성한다.
상기 반도체막(108)과 N형 반도체막(107)을 상기와 같이 플라즈마 CVD에 의해 형성하는 경우에는 반도체막과 N형 반도체막 및 게이트 절연막을 연속적으로 형성할 수가 있다. 구체적으로는, 플라즈마 CVD장치의 처리실 내에의 원료 가스의 공급을 변화시킴으로써 대기를 개방하지 않고서 연속적으로 형성할 수가 있다. 그 결과, 반도체막과 N형 반도체막 및 게이트 절연막의 각각의 계면에의 불순물 부착을 방지할 수가 있다.
그후, 도시하지 않았지만 마스크를 이용하여 반도체막(108), N형 반도체막(107) 및 게이트 절연막(106)을 소망하는 형상으로 패터닝한다. 소망하는 부분에 마스크를 형성하고 그 마스크를 이용하여 건식 에칭 또는 습식 에칭에 의해 패터닝한다. 마스크는 액체방울 토출법 또는 포트리소그래피법에 의해 형성할 수가 있다. 또한, 재료의 이용 효율이 향상되고 비용의 삭감이 가능해지며 폐수 처리량의 삭감이 가능해지기 때문에 액체방울 토출법을 이용하여 마스크를 형성하면 바람직하다. 또한 액체방울 토출법에 의해 마스크를 형성하면 포토리소그래피 공정을 간략화할 수 있다. 예를 들면, 포토 마스크(photo mask) 형성 및 노광 공정 등이 불필요하게 되어 설비 비용을 삭감할 수 있고 제조 시간을 단축할 수 있다.
상기 마스크 재료로서 (산화 실리콘, 질화 실리콘, 질산화 실리콘과 같은) 무기 재료, (폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 폴리비닐 알코올, 레지스터 또는 벤조시크로브텐과 같은) 감광성 또는 비감광성의 유기 재료를 사용할 수가 있다. 예를 들면 폴리이미드를 사용하여 액체방울 토출법에 의해 마스크를 형성하는 경우에는 소망하는 부분에 액체방울 토출법에 의해 폴리이미드를 토출한 후, 고온에서 소성하기 위해 150℃ 내지 300℃로 가열 처리를 하면 된다.
패터닝 후, 마스크를 제거하기 위해 플라즈마 처리를 실시한다. 또 마스크는 제거하지 않고 절연막으로서 기능하도록 할 수도 있다.
상기와 같이 동시에 패터닝함으로써 반도체막(108), N형 반도체막(107) 및 게이트 절연막(106)의 에지들은 서로 일치된다. 즉, 반도체막(108), N형 반도체막(107) 및 게이트 절연막(106)의 각각의 에지는 다른 에지보다 돌출하지 않게 제공되어 있다.
도 2a에 나타내는 바와 같이, 신호선 및 전원선(109a), 소스 전극 및 드레인 전극(109b)으로 기능하는 도전막들을 형성한다. 상기 신호선 및 상기 전원선(109a), 상기 소스 전극 및 드레인 전극(109b)의 선 폭은 5μm 내지 100μm가 되도록 형성한다. 상기 도전막은 단층 구조 및 적층 구조의 어느 하나를 가져도 된다. 적층 구조에 대해서는 게이트 전극에 대해 설명한 기재를 참조할 수가 있다.
상기 도전막으로서는 금, 은, 구리, 알루미늄, 티탄, 몰리브덴, 텅스텐 또는 실리콘의 원소로 이루어지는 막 또는 이러한 원소를 사용한 합금 막을 사용할 수가 있다. 상기 도전막은 액체방울 토출법을 이용하여 형성할 수가 있다.
상기 도전막은 은(Ag) 이외에 탄탈, 텅스텐, 티탄, 몰리브덴, 알루미늄, 구리로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수도 있다. 상기 도전막은 액체방울 토출법 이외에 스퍼터링, 플라즈마 CVD에 의해 형성할 수가 있다. 스퍼터링, 플라즈마 CVD에 의해 형성하는 도전막으로서는 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나 AgPdCu 합금을 사용할 수가 있다.
본 실시 형태에서는 상기 도전막은 액체방울 토출법에 의해 은(Ag)을 포함하는 액체방울을 사용하여 형성한다. 구체적으로는 도 1b에 나타낸 게이트 전극과 마찬가지로 노즐(104)로부터의 재료로 신호선, 전원선, 소스 전극 및 드레인 전극을 형성하면 된다. 이때, 소스 전극 및 드레인 전극의 선 폭은 10μm 내지 40μm로 하고, 신호선 또는 전원선의 선 폭은 5μm 내지 40μm로 하며, 외부 단자로 인출하는 배선(도시하지 않음)의 선 폭은 5μm 내지 100μm가 되도록 형성한다. 이와 같이 액체방울 토출법에 의해 선 폭이 5μm 내지 100μm인 배선을 형성하는 경우 액체방울량은 0.1pl 내지 40pl로 한다. 노즐로 전송되는 제어용 신호(예를 들면 펄스 전압 인가)에 의해 액체방울량을 제어할 수가 있다. 예를 들면 선 폭을 5μm로 하는 경우 노즐(104)로부터의 액체방울량은 0.1pl이 되도록 제어하면 된다. 여기서, 배선이 형성되는 면과 액체방울과의 접촉 각을 제어하는 것에 의해서도 배선 폭은 제어할 수가 있다.
본 실시 형태에서는 신호선, 전원선, 소스 전극 및 드레인 전극을 형성하는 경우에도 게이트 전극 등과 같이 절연막에 개구부를 형성하고 이 개구부 내에 신호 선, 전원선, 소스 전극 및 드레인 전극을 형성해도 된다.
여기서, 신호선 및 전원선(109a) 아래에는 주사선(103a)이 형성되어 있으므로 직접 신호선 및 전원선(109a)을 형성하면 단락(short)되어 버린다. 따라서 신호선 및 전원선과 주사선과의 교차부에 절연막(112)을 형성하여 단락을 방지한다. 이 절연막은 상기 절연막(102)과 마찬가지로 형성할 수가 있다. 본 실시 형태에서는 액체방울 토출법에 의해 폴리이미드를 토출하여 형성한다.
액체방울에서 용매를 제거할 필요가 있을 경우에는 고온에서 소성하거나 건조시키기 위하여 가열 처리를 한다.
또, 신호선, 전원선, 소스 전극 및 드레인 전극이 형성되는 면의 발액성(liquid repellency)을 높이기 위해 발액처리(liquid-repellent treatment)를 실시해도 된다. 예를 들면 발액처리를 위해서는 불소계의 시란 커플링제(fluorine-based silane coupling agent) 등을 인가할 수도 있다. 다른 예로서는 CHF3와 O2의 혼합 가스 등을 사용한 플라즈마 처리를 실시해도 된다.
그후, 소스 전극 및 드레인 전극을 마스크로 사용하여 N형 반도체막(107)을 에칭한다. 이는 상기 N형 반도체막이 소스 전극 및 드레인 전극을 단락시키는 것을 방지하기 때문이다. 이 경우에 반도체막(108)이 다소 에칭될 수 있다.
상기와 같이 소스 전극 및 드레인 전극까지 제공된 박막 트랜지스터(110, 111)가 완성된다. 여기서 박막 트랜지스터(110,111)에서 박막 트랜지스터(110)의 소스 전극 또는 드레인 전극(109b)과 박막 트랜지스터(111)의 게이트 전극은 접속 배선을 매개하지 않고 직접 접속되어 있다.
본 실시 형태의 박막 트랜지스터는 반도체막보다 하부에 게이트 전극이 제공된 소위 보텀 게이트형의 박막 트랜지스터이다. 특히 반도체막이 다소 에칭되어 있는 소위 채널 에치형이다.
따라서, 평탄성을 갖도록 절연막의 개구부에 액체방울 토출법을 이용하여 도전막 등을 형성한다. 그 결과, 도전막 및 절연막을 덮도록 형성하는 박막의 절단을 방지할 수가 있다. 또, 개구부의 폭을 제어함으로써 배선의 미세화를 달성할 수가 있다. 또, 개구부의 깊이를 제어함으로써 배선을 두껍게 형성할 수가 있다.
본 실시 형태에서 나타낸 박막 트랜지스터는 액체방울 토출법에 의해 적어도 도전막이나 그 도전막 이외에 마스크를 형성한다. 따라서, 도전막 또는 이 도전막 이외에 마스크를 형성하는 하나의 공정에서 액체방울 토출법을 채용하면 그 이외의 도전막들을 형성하는 공정은 액체방울 토출법 이외의 방법을 채용해도 된다. 하나의 공정에서 액체방울 토출법을 채용하면 재료의 이용 효율이 향상되고, 비용 및 폐수 처리량의 삭감이 가능해진다. 특히, 액체방울 토출법에 의해 마스크를 형성하면 포토리소그래피 공정과 비교하여 공정을 간략화할 수가 있다. 따라서, 설비 비용과 같은 비용을 삭감할 수 있고 제조 시간을 단축할 수가 있다.
(실시 형태 2)
본 실시 형태에서는 상기 박막 트랜지스터를 디스플레이 장치 예를 들면 발광 장치의 화소부에 사용하는 경우를 설명한다.
박막 트랜지스터(110)는 스위치로서 기능하며, 박막 트랜지스터(111)는 전계 발광층의 발광 휘도를 제어하는 구동용으로서 기능한다. 즉, 스위치으로서 기능하는 박막 트랜지스터(스위칭 TFT)의 소스 전극 또는 드레인 전극이 구동용으로서 기능하는 박막 트랜지스터(구동 TFT)의 게이트 전극에 접속하고 있다.
본 실시 형태에 따른 박막 트랜지스터는 채널 에치형이다. 이러한 박막 트랜지스터가 복수 개 제공된 기판을 TFT기판이라고 한다.
도 2b에 나타낸 바와 같이, 층간 절연막(113)으로 기능하는 절연막과 보조 배선 및 접속 배선으로 기능하는 도전막(114)을 형성한다. 보조 배선으로 기능하는 도전막은 신호선, 전원선, 소스 전극 및 드레인 전극상에 형성한다. 그 결과, 배선 저항을 저감할 수 있고, 배선 저항에 수반하는 발열이나 신호 지연을 방지할 수가 있다. 특히, 신호선, 전원선, 소스 전극 및 드레인 전극의 미세화에 수반하여 배선 저항 등의 문제가 현저화되기 때문에 보조 배선을 제공하면 매우 바람직하다. 또, 접속 배선은 박막 트랜지스터(111)의 소스 전극 또는 드레인 전극과 화소 전극과의 접속을 확보한다. 특히, 층간 절연막(113)에 의해 평탄화되어 있기 때문에 화소 전극의 절단을 방지할 수가 있다. 따라서, 전계 발광층(electroluminescent layer)에 인가되는 전압을 균일하게 할 수가 있다.
상기 층간 절연막(113)은 절연막(102)과 마찬가지의 재료에서 선택하여 형성할 수가 있다. 상기 도전막(114)은 주사선 및 게이트 전극과 마찬가지의 재료에서 선택하여 형성할 수가 있다. 또, 상기 층간 절연막(113)과 상기 도전막(114)의 제조 공정은 절연막(102)과 주사선 및 게이트 전극의 제조 공정을 참조하면 된다. 예를 들면 층간 절연막 형성 후에 소망하는 마스크를 형성하고, 건식 에칭 또는 습식 에칭에 의해 개구부(홈)를 형성하고, 그에 따라 도전막(114)의 개구부 내에 도전막을 형성할 수가 있다.
상기 층간 절연막(113)과 도전막(114)을 형성하는 공정은 액체방울 토출법에 의해 형성할 수가 있다. 예를 들면 액체방울 토출법에 의해 도전막(114)을 기둥 모양으로 형성하고, 그후 액체방울 토출법에 의해 층간 절연막(113)을 형성할 수가 있다. 다른 방법으로는 상기 층간 절연막을 스핀 코팅법 등에 의해 형성할 수도 있다. 그외의 액체방울 토출법을 채용하는 경우에서 후속 공정들은 아래와 같은 실시 형태에서 상세하게 설명될 것이다.
도 3a에 나타낸 바와 같이 박막 트랜지스터(111)의 소스 전극 또는 드레인 전극과 접속하도록 화소 전극(115)을 형성한다.
상기 화소 전극은 투광성 또는 비투광성을 갖는 재료로 형성한다. 예를 들면 투광성 재료를 사용하는 경우에는 ITO 등을 사용할 수가 있고, 비투광성 재료를 사용하는 경우에는 금속막을 사용할 수가 있다. 구체적인 투광성을 갖는 재료로서는 ITO(indium tin oxide), 산화 인듐에 2% 내지 20%의 산화 아연(ZnO)을 혼합한 IZO(indium zinc oxide), 산화 인듐에 2% 내지 20%의 산화 실리콘(SiO2)을 혼합한 ITSO, 유기 인듐, 유기 주석 등을 사용할 수도 있다. 또, 비투광성을 갖는 재료로서는 은(Ag) 이외에 탄탈, 텅스텐, 티탄, 몰리브덴, 알루미늄, 구리 중에서 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 사용할 수가 있다. 본 실시 형태에서는 상기 화소 전극은 ITSO로 이루어진다.
상기 화소 전극은 스퍼터링 또는 액체방울 토출법에 의해 형성할 수가 있다.
스퍼터링을 이용하는 경우에는 메탈 마스크를 사용하여 선택적으로 화소 전극을 형성한다. 한편, 액체방울 토출법을 이용하는 경우에는 패턴을 형성하는 영역을 설정함으로써 선택적으로 화소 전극을 형성할 수 있다. 따라서 메탈 마스크는 필요없다.
이상과 같은 화소 전극까지 제공된 상태의 TFT기판을 모듈용 TFT기판이라고 한다.
본 실시 형태에서는 화소 전극(115)이 층간 절연막(113) 상에 형성되는 구조를 설명했지만 그외의 구조를 사용하여도 된다. 예를 들면 층간 절연막을 형성하지 않는 구조를 사용할 수가 있다. 구체적으로는 박막 트랜지스터(110,111)를 형성한 후에 박막 트랜지스터(111)의 소스 전극 또는 드레인 전극 상에 화소 전극을 형성해도 된다. 다른 구조는 절연막(102) 상에 화소 전극을 형성 후에 박막 트랜지스터(110,111)를 형성해도 된다. 이와 같이 층간 절연막을 형성하지 않는 구조는 반도체소자의 박막화를 달성할 수가 있다. 또 층간 절연막에 기인하는 공정 불량이나 동작 불량을 삭감할 수가 있다.
도 4는 화소 전극까지 형성한 구조의 평면도를 나타낸다. 도 1 내지 도 3에서의 단면도는 도 4에서의 A-B의 단면에 상당한다. 절연막(102)과 동일층에 주사선(103a) 및 게이트 전극이 제공되어 있다. 주사선(103a)의 선 폭(W1)은 스위칭 TFT의 게이트 전극의 선 폭(W2)보다 크게 형성하면 바람직하다. 게이트 전극(W2)의 선 폭이 5μm 내지 20μm일 때 주사선의 선 폭(W1)은 2배 정도인 10μm 내지 40μm 로 한다. 따라서 액체방울 토출법에 의해 형성하는 경우에는 노즐의 지름을 바꾸거나 인가 펄스의 파형을 바꾸면 바람직하다. 또, 동일지름의 노즐에 동일 인가 펄스 파형을 사용하는 경우에는 복수 회에 걸쳐 패턴을 형성하여 주사선의 선 폭(W1)을 굵게 할 수가 있다.
게이트 절연막을 사이에 두고 반도체막 등이 제공되어 있다. 주사선과 신호선 및 전원선(109a)과의 교차부에 절연막(112)이 제공되고 소스 전극 및 드레인 전극과 신호선 및 전원선이 동일층에 제공되어 있다. 소스 전극 및 드레인 전극은 반도체막을 덮도록 제공되어 있다. 또, 소스 전극 및 드레인 전극의 단부는 게이트 전극의 단부와 겹쳐지도록 제공되어 있다. 이들 게이트 전극, 반도체막, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터(110,111), 구체적으로는 스위칭 TFT(110) 및 구동 TFT(111)가 완성된다. 박막 트랜지스터(111)의 소스 전극과 접속하도록 화소 전극(115)이 제공되어 있다. 따라서 화소 전극 상에 제공되는 전계 발광층에서 빛이 방사된다.
본 실시 형태에서 구동 TFT는 비정질 반도체막을 갖기 때문에 구동 TFT의 채널폭(W3)이 커지도록 설계하는 것이 바람직하다.
이러한 화소 구조에서는 신호선으로부터 비디오 신호가 입력되어 박막 트랜지스터(110,111)를 매개하여 전계 발광층에 전류가 공급된다. 전계 발광층은 전류에 따른 휘도로 발광한다.
도 4에는 비디오 신호를 저장하기 위한 캐패시터를 제공하지 않지만, 박막 트랜지스터의 게이트 용량을 대신에 사용할 수 있다. 특히, 비정질 반도체를 사용 하여 박막 트랜지스터를 형성하고 있기 때문에 박막 트랜지스터의 게이트 용량이 캐패시터로서 기능할 수가 있다.
구동 TFT는 전류 구동 소자이기 때문에 화소 내의 TFT의 특성 불균형, 특히 Vth 불균형이 적은 경우 아날로그 구동을 이용하면 된다. 특히, 본 실시 형태와 같이 비정질 반도체막을 갖는 TFT는 특성 불균형이 낮기 때문에 아날로그 구동을 이용하는 것이 바람직하다. 디지털 구동에서도 구동용 TFT를 포화 영역(│Vgs-Vth│ ＜ │Vds│를 만족시키는 영역)에서 동작시킴으로써 일정한 전류치를 발광소자에 공급할 수가 있다.
도 3b에 나타낸 바와 같이, 상기 화소 전극(115)의 단부를 덮도록 격벽(partition) 또는 제방(bank)으로 기능하는 절연막(118)을 형성한다. 상기 절연막(118)으로서는 무기 재료(산화 실리콘, 질화 실리콘, 질산화 실리콘 등), 감광성 또는 비감광성의 유기 재료[폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 벤조씨클로부덴(benzocyclobutene) 또는 레지스터], 실록산, 폴리시라잔(polysilazane) 또는 그러한 적층 구조를 사용할 수가 있다. 유기 재료로서 포지티브 감광성 유기 수지 또는 네가티브형 감광성 유기 수지를 사용할 수가 있다. 예를 들면 유기 재료로서 포지티브형 감광성 아크릴을 사용했을 경우에는 노광 처리에 의해 감광성 유기 수지를 에칭하면 상단부에 곡률을 갖는 개구부를 형성할 수가 있다. 이는 후에 형성하는 전계 발광층 등의 절단을 방지할 수가 있다.
상기 절연막(118)을 형성 후, 대기압하 또는 감압하에서 가열 처리를 하면 바람직하다. 가열 온도는 100℃ 내지 450℃, 바람직하지는 250℃ 내지 350℃에서 실시하면 된다. 따라서, 상기 절연막(118) 중 또는 그 표면에 흡착하고 있는 수분을 제거할 수가 있다.
상기 화소 전극을 위하여 ITSO를 사용하는 경우에는 층간 절연막 상에 질화 실리콘막(도시하지 않음)을 형성한 후에 상기 화소전극(115)을 형성하면 바람직하다. 여기서, ITSO는 상기 질화 실리콘막에 접하도록 형성한다. ITSO와 질화 실리콘막을 사용함으로써 전계 발광층으로부터 방사되는 광량이 증가한다.
상기 절연막(118)의 개구부에 전계 발광층(119)을 형성한다. 상기 절연막(118)에 대한 가열 처리 후, 전계 발광층을 진공 증착법 또는 액체방울 토출법으로 형성하는 것이 바람직하다. 상기 절연막의 가열 처리로부터 전계 발광층의 형성까지의 공정들을 대기에 노출되지 않고 연속하여 실시하면 된다. 또, 이러한 공정을 감압하에서 실시하면 바람직하다. 특히 액체방울 토출법에 의해 전계 발광층을 형성하는 경우에는 전계 발광층을 형성하기 전에 절연막(118), 특히 절연막의 개구부에 대해서 플라즈마 처리를 해도 된다. 플라즈마 처리의 결과로서 발액성(liquid repellency) 또는 친액성(lyophilicity)을 제어할 수가 있고, 이에 따라 용매를 선택함으로써 우선적으로 절연막의 개구부에 전계 발광층을 형성할 수 있다.
상기 전계 발광층의 재료로서는 유기 재료(저분자 또는 고분자를 포함하는다) 또는 유기 재료와 무기 재료의 복합재료를 사용할 수가 있다. 또, 상기 전계 발광층은 액체방울 토출법, 도포법 또는 증착법에 의해 형성할 수가 있다. 고분자 재료는 잉크젯 또는 코팅에 의하여 적용하는 것이 바람직하고, 저분자 재료는 증착, 특히 진공 증착에 의하여 적용하는 것이 바람직하다. 본 실시 형태에서는 전계 발광층으로서 저분자 재료를 진공 증착에 의해 형성한다.
또한, 전계 발광층이 형성하는 분자 여기자의 종류로서는 일중항 여기 상태(singlet excited state)와 삼중항 여기 상태(triplet excited state)가 가능하다. 기저 상태(ground state)는 통상 일중항 상태이며, 일중항 여기 상태로부터의 발광은 형광(fluorescence)이라 한다. 또, 삼중항 여기 상태로부터의 발광은 인광(phosphorescence)이라 한다. 상기 전계 발광층으로부터의 발광은 어느 쪽의 여기 상태가 기여하는 경우도 포함된다. 또 형광과 인광을 조합하여 이용하여도 되고, 각각 R, G, B의 발광 특성(발광 휘도나 수명 등)에 의해 형광 및 인광의 어느 쪽이든지 선택할 수가 있다.
일반적으로, 상기 전계 발광층은 화소 전극(115) 측으로부터 순차적으로 HIL(홀 주입층), HTL(홀 수송층), EML(발광층), ETL(전자 수송층), EIL(전자 주입층)의 순서로 적층되어 있다. 여기서 상기 전계 발광층은 적층 구조 이외에 단층 구조 또는 혼합 구조를 채용할 수가 있다.
구체적으로는 HIL로서 CuPc나 PEDOT, HTL로서 α-NPD, ETL로서 BCP나 Alq3, EIL로서 BCP：Li 또는 CaF2를 각각 사용한다. 예를 들면 EML에 대해서는 각각 R, G, B의 발광색에 대응한 불순물(R의 경우 DCM 등, G의 경우 DMQD 등)을 도프한 Alq3을 사용하면 된다.
여기서, 상기 전계 발광층은 상기한 재료에 한정되지 않는다. 예를 들면 CuPc나 PEDOT 대신에 산화 몰리브덴(MoOx：x = 2 내지 3 ) 등의 산화물과 α-NPD나 르브렌(rubrene)을 공증착(co-evaporating)함으로써 홀 주입성을 향상시킬 수도 있다. 다른 방안으로는 전자 주입층에 벤조오키사조르(benzoxazoles)(BzOs)를 사용해도 된다.
본 실시 형태에서는 상기 전계 발광층(119)으로서 적색(R), 녹색(G), 청색(B)의 발광을 나타내는 재료를, 각각 증착 마스크를 이용한 증착 등에 의해 선택적으로 형성할 수가 있다. 액체방울 토출법을 이용하는 경우에는 적색(R), 녹색(G), 청색(B)의 발광을 나타내는 재료를 증착 마스크를 이용하지 않고 형성할 수가 있다.
각각 R, G, B의 전계 발광층을 형성하는 경우에는 컬러 필터를 사용하여 고정밀한 표시를 할 수도 있다. 컬러 필터에 의해 각각 R, G, B의 발광 스펙트럼에서의 폭이 넓은 피크를 날카로워지도록 보정할 수 있기 때문이다.
상기에서는 각각 R, G, B의 전계 발광층을 형성하는 경우를 설명했지만, 단색의 발광을 나타내는 전계 발광층을 형성해도 된다. 이 경우에는 컬러 필터나 색변환층을 조합함으로써 풀 컬러(full color) 표시를 할 수가 있다. 예를 들면 백색 또는 오렌지색의 발광을 나타내는 전계 발광층을 형성하는 경우에는 컬러 필터나 컬러 필터와 색변환층을 조합한 것을 제공함으로써 풀 컬러 표시를 할 수가 있다. 컬러 필터나 색변환층은 예를 들면 제2기판(밀봉 기판)에 형성하고 기판에 접착시킬 수 있으면 된다. 컬러 필터 및 색변환층의 어느 것도 액체방울 토출법에 의해 형성할 수가 있다.
단색의 발광을 나타내는 전계 발광(EL)층을 형성하여 단색 표시를 해도 된 다. 예를 들면, 단색 발광을 이용하여 영역(area) 컬러형 디스플레이 장치를 형성할 수가 있다. 영역 컬러형을 위해서는 패시브 매트릭스형의 구조가 적합하고 주로 문자나 기호를 표시할 수가 있다.
도 3b에 나타낸 바와 같이 상기 전계 발광층(119) 및 상기 절연막(118)을 덮도록 발광소자의 제2 전극(120)을 형성한다.
상기 화소 전극(또한 제1 전극이라 한다)(115) 및 제2 전극(120)의 재료는 일 함수(work function)를 고려하여 선택할 필요가 있다. 제1 전극 및 제2 전극은 화소 구조에 의해 모두 양극 또는 음극이 될 수 있다. 본 실시 형태에서는 제1 전극이 접속되는 박막 트랜지스터(111)의 극성이 N채널형이므로 제1 전극을 음극, 제2 전극을 양극으로 하면 바람직하다. 반대로, 박막 트랜지스터의 극성이 p채널형인 경우에는 제1 전극을 양극, 제2 전극을 음극으로 하면 바람직하다.
이하, 양극 및 음극용으로 사용되는 전극 재료에 대해 설명한다.
양극용으로 사용하는 전극 재료로서는 일함수가 큰 (일 함수 4.0 eV 이상) 금속, 합금, 전기 전도성 화합물 및 이러한 혼합물 등을 사용하는 것이 바람직하다. 구체적인 예인 재료로서는 ITO, 산화 인듐에 2% 내지 20%의 산화 아연(ZnO)을 혼합한 IZO, ITSO, 금, 백금, 니켈, 텅스텐, 크롬, 몰리브덴, 철, 코발트, 구리, 팔라듐 또는 금속재료의 질화물(예를 들면 질화 티탄 등)을 사용할 수가 있다.
한편, 음극용으로 사용하는 전극 재료로서는 일 함수가 작은 (일 함수 3.8 eV이하) 금속, 합금, 전기 전도성 화합물 및 이러한 혼합물 등을 사용하는 것이 바람직하다. 구체적인 재료로서는 원소 주기율의 1족 또는 2족에 속하는 원소, 즉 리 튬이나 세슘 등의 알칼리 금속 및 마그네슘, 칼슘, 스트론튬(strontium) 등 및 이들을 포함하는 합금(Mg : Ag, Al : Li)이나 화합물(LiF, CsF, CaF2) 이외에 희토류 금속을 포함하는 천이 금속을 사용하여 형성할 수가 있다.
본 실시 형태에서는 음극 재료를 투광성으로 할 필요가 있는 경우에 상기한 금속 또는 그들 금속을 포함하는 합금을 매우 얇게 형성하여 ITO, IZO, ITSO 또는 투명 도전막(합금을 포함하는다)을 적층에 의해 형성할 수가 있다.
제1 전극 또는 제2 전극으로서 사용되는 양극 재료 또는 음극 재료를, 투광성 또는 비투광성으로 함으로써 상기 전계 발광층으로부터의 빛의 방사 방향을 선택할 수가 있다. 예를 들면 제1 전극 및 제2 전극을 투광성을 갖는 재료로 형성하는 경우에는 상기 전계 발광층으로부터의 빛이 기판(170)측 및 밀봉 기판(171)측으로 방사하는 양면 발광형의 표시를 실시할 수가 있다. 이때, 빛의 방사 방향이 되지 않는 측에 제공된 비투광성의 전극에 반사성이 높은 도전막을 사용함으로써 빛을 유효하게 사용할 수가 있다.
상기 제1 전극 및 제2 전극은 증착, 스퍼터링 또는 액체방울 토출법 등에 의해 형성할 수가 있다.
스퍼터링에 의해 상기 제2 전극으로서 예를 들면 ITO, ITSO 또는 그 적층체를 형성하는 경우에는 스퍼터링시에 전계 발광층에 데미지(damage)를 받을 수가 있다. 스퍼터링에 의한 데미지를 저감하기 위해 산화 몰리브덴(MoOx : x = 2 내지 3) 등의 산화물이 전계 발광층의 최상면에 형성되면 바람직하다. 따라서 HIL 등으로 기능하는 산화 몰리브덴(MoOx : x = 2 내지 3 ) 또는 산화 티탄(TiOx) 등의 산화물을 전계 발광층의 최상면에 형성하고, 제1 전극측으로부터 순차적으로 EIL(전자 주입층), ETL(전자 수송층), EML(발광층), HTL(홀 수송층), HIL (홀 주입층), 제2 전극의 순서로 적층하면 매우 바람직하다. 즉, 이와 같이 유기 재료와 무기 재료가 혼재한 전계 발광층을 형성해도 된다.
본 실시 형태에서는 박막 트랜지스터(111)의 극성이 N채널형이므로 전자의 이동 방향을 고려하면 제1 전극을 음극, EIL(전자 주입층), ETL(전자 수송층), EML(발광층), HTL(홀 수송층), HIL(홀 주입층), 제2 전극을 양극으로 하면 바람직하다.
본 실시 형태에서는 층간 절연막을 형성하기 위해 높은 평탄성을 갖고 전계 발광층에 균일하게 전압을 인가하는 것이 바람직하다.
그후, 제2 전극상에 보호막으로서 스퍼터링이나 CVD에 의해 질소를 포함하는 절연막, 질소를 포함하는 탄소막(CNx), DLC 등을 형성해도 된다. 특히, 제2 전극으로서 ITSO를 사용하는 경우에는 보호막으로서 질화 실리콘막을 형성하면 바람직하다. 또 무기재료로 이루어지는 보호막상에 스틸렌 폴리머 등의 유기 재료로 이루어지는 보호막을 적층해도 된다. 따라서 수분이나 산소의 침입을 방지할 수가 있다.
따라서, 평탄성을 가지도록 절연막의 개구부 내에 액체방울 토출법을 이용하여 도전막 등을 형성한다. 그 결과, 도전막 및 절연막을 덮도록 형성하는 박막의 절단을 방지할 수가 있다. 또, 개구부의 폭을 제어함으로써 배선의 미세화를 달성할 수가 있다. 또 개구부의 깊이를 제어함으로써 배선의 막 두께를 두껍게 할 수가 있다.
본 실시 형태에서 나타내는 디스플레이 장치의 화소부가 포함하는 박막 트랜지스터에 대해서는 적어도 액체방울 토출법에 의해 도전막 또는 마스크를 형성한다. 따라서, 도전막 또는 마스크를 형성하는 한 공정에 액체방울 토출법을 채용하면 그 이외의 도전막이나 마스크를 형성하는 공정은 액체방울 토출법 이외의 다른 방법을 채용해도 된다. 한 공정에 액체방울 토출법을 채용하면 재료의 이용 효율이 향상되고, 비용의 삭감과 폐수 처리량의 삭감이 가능해진다. 특히, 액체방울 토출법에 의해 마스크를 형성하면 포토리소그래피 공정과 비교하여 공정을 간략화할 수가 있다. 따라서 설비투자 비용과 같은 비용을 삭감할 수 있고 제조 시간을 단축할 수가 있다.
(실시 형태 3)
본 실시 형태에서는 상기 실시 형태와 다른 방법에 의해 박막 트랜지스터를 제조하는 예를 설명한다. 구체적으로, 여기서는 채널 형성 영역이 되는 반도체막 상에 절연막을 형성한다. 박막 트랜지스터의 다른 구조는 상기 실시 형태와 같기 때문에 설명을 생략한다.
도 10에 나타낸 바와 같이 상기 실시 형태와 마찬가지로 기판(100) 상에 베이스막(101)을 형성하고, 베이스막(101)상에 절연막(102)를 형성하며, 또한 주사선(103a) 및 게이트 전극을 형성하고, 절연막, 주사선 및 게이트 전극을 덮도록 게이트 절연막을 형성한다. 그후, 게이트 절연막을 매개하여 반도체막을 형성한다. 이 경우에는 절연막(102)과 주사선(103a) 및 게이트 전극(103b)과의 표면이 평평하 게 되어 평탄화되어 있고, 그에 따라 절단하는 일 없이 게이트 절연막을 형성할 수가 있다.
그후, 채널 형성 영역이 되는 반도체막상에 보호막으로서 기능하는 절연막(140)을 형성한다. 절연막(140)은 산화 실리콘이나 질화 실리콘, 질산화 실리콘 등의 절연막을 사용할 수가 있다. 그리고 절연막(140)은 액체방울 토출법, 플라즈마 CVD 또는 스퍼터링 등에 의해 형성할 수가 있다. 플라즈마 CVD 등에 의해 전면에 절연막을 형성할 때 포토리소그래피 공정에 의해 소망한 형상으로 패터닝한다. 포토리소그래피 공정으로서 예를 들면 레지스터 등의 마스크재를 도포하고, 게이트 전극을 마스크로서 이면으로부터 노광함으로써 소망하는 형상의 마스크를 형성하며, 이 마스크를 이용하여 절연막을 패터닝할 수가 있다. 이와 같이 플라즈마 CVD에 의해 절연막(140)을 형성하는 경우에는 반도체막, 보호막으로서 기능하는 절연막과 게이트 절연막을 연속해서 형성할 수가 있다.
액체방울 토출법에 의해 절연막(140)을 형성하는 경우에는 재료의 이용 효율이 향상되어 비용의 삭감과 폐수 처리량의 삭감이 가능해져 바람직하다. 또한 액체방울 토출법에 의해 절연막을 형성하면 포토리소그래피 공정을 생략할 수가 있다. 따라서 포토마스크가 불필요해지므로 설비투자 비용 등의 비용 삭감을 달성할 수가 있다. 또한 포토리소그래피 공정을 생략할 수 있기 때문에 제조 시간을 단축할 수가 있다. 따라서 본 실시 형태에서는 액체방울 토출법을 이용하여 폴리이미드 또는 폴리비닐 알코올 등을 적하하여 절연막(140)을 형성한다.
그후, 절연막(140)을 매개하여 반도체막상에 일도전형을 갖는 반도체막을 형 성한다. 상기 실시 형태와 마찬가지로 N형 도전성을 갖는 반도체막을 형성한다.
상기 실시 형태에서와 같이 소스 전극 및 드레인 전극과 동일층에서 신호선 및 전원선(109a)을 형성한다. 신호선 및 전원선과 주사선과의 교차부에 절연막(112)을 형성하여 단락을 방지한다. 이 절연막은 상기 절연막(102)과 마찬가지로 형성할 수가 있다. 본 실시 형태에서는 액체방울 토출법에 의해 폴리이미드를 적하하여 형성한다.
그후, 소스 전극 및 드레인 전극을 마스크로 하여 N형 도전성을 갖는 반도체막을 에칭한다. 이는 N형 반도체막이 소스 전극 및 드레인 전극을 단락시키는 것을 방지하기 위함이다. 이 경우에는 절연막(140)에 의해 반도체막이 에칭되는 것을 방지할 수 있다.
따라서 소스 전극 및 드레인 전극까지 제공된 박막 트랜지스터(110,111)이 완성된다. 여기서 박막 트랜지스터(110,111)에서 박막 트랜지스터(110)의 소스 전극 또는 드레인 전극(109b)과 박막 트랜지스터(111)의 게이트 전극이 접속 배선을 매개하지 않고 직접 접속하고 있는 구조는 상기 실시 형태와 같다. 특히 디스플레이 장치의 화소부에 이들 박막 트랜지스터를 형성하는 경우에 박막 트랜지스터(110)는 스위치용으로서 기능하고, 박막 트랜지스터(111)는 전계 발광층의 발광 휘도를 제어하는 구동용으로서 기능한다.
본 실시 형태에서의 박막 트랜지스터는 반도체막보다 하부에 게이트 전극이 제공된 보텀 게이트형 박막 트랜지스터라고 하는 것이다. 상세하게는, 반도체막상에 보호막이 제공되어 있는 채널 보호형이라고 한다. 이러한 박막 트랜지스터가 복 수 개 제공된 기판을 TFT기판이라고 한다.
그후, 상기 실시 형태와 마찬가지로 층간 절연막(113), 도전막(114), 화소 전극(115)을 형성한다. 이와 같이 하여 화소 전극까지 제공된 모듈용 TFT기판을 완성한다.
그 다음에, 상기 실시 형태와는 달리 화소 전극(115)의 단부를 덮도록 수지(141)를 형성한다. 수지(141)는 블랙 매트릭스로서 기능하기 때문에 흑색을 가지며, 예를 들면 크롬을 갖는 수지로 형성한다. 수지(141)는 포트리소그래피법에 의해 패터닝하여 형성하거나 액체방울 토출법에 의해 형성할 수가 있다. 본 실시 형태에서는 액체방울 토출법에 의해 수지의 재료가 혼재하는 액체방울을 토출하여 수지(141)를 형성한다. 여기서, 수지(141)는 화소 전극의 주위를 마커(marker)로 사용하여 형성할 수가 있다.
그후, 수지(141)상에 제방 또는 격벽으로서 기능하는 절연막(118)을 형성한다. 절연막(118)의 재료나 제조 공정에 대해서는 상기 실시 형태를 참조하면 된다. 절연막(118)을 액체방울 토출법에 의해 형성하는 경우에는 수지(141)를 마커로 사용하여 형성할 수가 있다.
다음으로, 상기 실시 형태와 마찬가지로 전계 발광층(119)과 제2 전극(120)을 형성한다.
제방 또는 격벽으로서 기능할 수 있는 정도의 높이로 수지(141)를 형성하는 경우에는 절연막(118)은 형성할 필요는 없다.
채널 보호형의 박막 트랜지스터에 대신에 상기 실시 형태에서 나타낸 채널 에치형 박막 트랜지스터를 사용하여도 된다. 상기 실시 형태와 마찬가지로 수지(141)를 형성하지 않고 절연막(118), 전계 발광층(119), 제2 전극(120)을 형성해도 된다. 따라서, 본 실시 형태는 상기한 다른 실시 형태와 자유롭게 조합할 수가 있다.
따라서 평탄성을 갖도록 절연막의 개구부에 액체방울 토출법을 이용하여 도전막 등을 형성한다. 그 결과, 도전막 및 절연막을 덮도록 형성하는 박막의 절단을 방지할 수가 있다. 또, 개구부의 폭을 제어함으로써 배선의 미세화를 달성할 수가 있다. 또, 개구부의 깊이를 제어함으로써 배선의 막 두께를 두껍게 할 수가 있다.
본 실시 형태에 나타낸 박막 트랜지스터에 대해서는 적어도 액체방울 토출법에 의해 도전막 또는 마스크를 형성한다. 따라서, 도전막 또는 마스크를 형성하는 한 공정에 액체방울 토출법을 이용하면 그외의 도전막이나 마스크를 형성하는 공정은 액체방울 토출법 이외의 방법을 이용해도 된다. 한 공정에 액체방울 토출법을 이용하면 재료의 이용 효율이 향상되어 비용의 삭감 및 폐수 처리량의 삭감이 가능해진다. 특히 액체방울 토출법에 의해 마스크를 형성하면 포토리소그래피 공정과 비교하여 공정을 간략화할 수가 있다. 따라서, 설비투자 비용과 같은 비용을 삭감할 수 있고 제조 시간을 단축할 수가 있다.
(실시 형태 4)
본 실시 형태에서는 상기 실시 형태와 다른 방법에 의해 박막 트랜지스터를 제조하는 예를 설명한다. 구체적으로, 여기서는 반도체막과 게이트 절연막을 동시에 패터닝 하지 않고 박막 트랜지스터를 형성한다. 그 이외의 박막 트랜지스터의 구조 및 공정은 상기 실시 형태와 동일하며, 따라서 설명을 생략한다.
도 11a에 나타낸 바와 같이 상기 실시 형태와 마찬가지로 기판(100) 상에 베이스막(101)을 형성하고, 절연막(102), 주사선(103a) 및 게이트 전극을 형성하며, 절연막, 주사선 및 게이트 전극을 덮도록 게이트 절연막을 형성한다. 이 경우에는 절연막(102)과 주사선(103a) 및 게이트 전극(103b)와의 표면이 평평하게 되어 평탄화되어 있고, 이에 따라 절단되지 않고 게이트 절연막을 형성할 수가 있다. 게이트 절연막을 위에 반도체막 및 N형을 갖는 반도체막을 형성한다. 그후, 소망하는 형상에 반도체막 및 N형을 갖는 반도체막을 패터닝한다. 여기서 게이트 절연막은 에칭되지 않도록 실시한다.
상기 신호선 및 전원선(109a), 소스 전극 및 드레인 전극을 동일층에 형성한다. 본 실시 형태에서는 상기 실시 형태와 달리 반도체막 및 N형을 갖는 반도체막과 동시에 게이트 절연막을 에칭하지 않는다. 따라서 주사선과 신호선 또는 전원선과의 교차부에는 게이트 절연막이 형성되어 있다. 따라서 절연막(112)을 형성할 필요가 없다.
그후, 소스 전극 및 드레인 전극을 마스크로 하여 N형 반도체막을 에칭한다. N형 반도체막이 소스 전극 및 드레인 전극의 단락을 방지하기 때문이다. 이때, 반도체막(108)이 다소 에칭되는 경우가 있다.
상기한 바와 같이 소스 전극 및 드레인 전극까지 제공된 박막 트랜지스터(110,111)가 완성된다. 특히 디스플레이 장치의 화소부에 이들 박막 트랜지스터를 형성하는 경우에는 박막 트랜지스터(110)는 스위치용으로 기능하고 박막 트랜지 스터(111)는 전계 발광층의 발광 휘도를 제어하는 구동용으로 기능한다.
상기한 바와 같이 소스 전극 및 드레인 전극이 제공된 박막 트랜지스터가 완성된다. 본 실시 형태의 박막 트랜지스터는 반도체막보다 하부에 게이트 전극이 제공된 보텀 게이트형의 박막 트랜지스터라고 하는 것이다. 상세하게는 반도체막이 다소 에칭되어 있는 채널 에치형이라고 한다. 이러한 박막 트랜지스터가 복수 개 제공된 기판을 TFT기판이라고 한다.
채널 에치형의 박막 트랜지스터의 대신에 상기 실시 형태에 나타낸 채널 보호형 박막 트랜지스터를 형성해도 된다. 즉, 본 실시 형태는 상기한 다른 실시 형태와 자유롭게 조합할 수가 있다.
도 11b에 나타낸 바와 같이 상기 실시 형태와 마찬가지로 층간 절연막(113) 및 도전막(114)을 형성한다. 박막 트랜지스터(110,111)에 대하여 박막 트랜지스터(110)의 소스 전극 또는 드레인 전극(109b)과 박막 트랜지스터(111)의 게이트 전극을 접속하기 위해 게이트 절연막에 개구부를 형성한다. 박막 트랜지스터(110)의 소스 전극 또는 드레인 전극(109b)과 박막 트랜지스터(111)의 게이트 전극을 접속하기 위한 접속 배선으로서 개구부에는 도전막(114)을 형성한다. 또 소스 전극 또는 드레인 전극을 형성함으로써 접속 배선을 매개하지 않고 박막 트랜지스터(110)의 소스 전극 또는 드레인 전극(109b)과 박막 트랜지스터(111)의 게이트 전극을 접속해도 된다.
상기한 실시 형태에서와 같이 화소 전극(115)을 형성한다. 따라서 화소 전극까지 제공된 모듈용 TFT기판을 완성한다.
그후, 제방 또는 격벽으로서 기능하는 절연막(118), 전계 발광층(119), 제2 전극(120)을 형성한다. 절연막, 전계 발광층 및 제2 전극의 재료나 제조 공정은 상기 실시 형태를 참조하면 된다.
또, 상기 실시 형태에 나타낸 바와 같이, 블랙 매트릭스로서 기능하는 수지를 형성해도 된다. 따라서, 본 실시 형태는 상기한 다른 실시 형태와 자유롭게 조합할 수가 있다.
따라서, 평탄성을 가지도록 절연막의 개구부에 액체방울 토출법을 이용하여 도전막등을 형성한다. 그 결과, 도전막 및 절연막을 덮도록 형성하는 박막의 절단을 방지할 수가 있다. 또, 개구부의 폭을 제어함으로써 배선의 미세화를 달성할 수가 있다. 또 개구부의 깊이를 제어함으로써 배선의 막 두께를 두껍게 할 수가 있다.
본 실시 형태에 나타낸 박막 트랜지스터에 대해서는 적어도 액체방울 토출법에 의해 도전막 또는 마스크를 형성한다. 따라서, 도전막 또는 마스크를 형성하는 한 공정에 액체방울 토출법을 이용하면 그 이외의 도전막이나 마스크를 형성하는 공정은 액체방울 토출법 이외의 방법을 이용해도 된다. 한 공정에 액체방울 토출법을 이용하면 재료의 이용 효율이 향상되어 비용의 삭감 및 폐수 처리량의 삭감이 가능해진다. 특히 액체방울 토출법에 의해 마스크를 형성하면 포토리소그래피 공정과 비교하여 공정을 간략화할 수가 있다. 따라서, 설비투자 비용 등의 비용을 삭감할 수 있고 제조 시간을 단축할 수가 있다.
(실시 형태 5)
본 실시 형태에서는 상기 실시 형태와 다른 방법에 의해 박막 트랜지스터를 제조하는 예를 설명한다. 구체적으로 여기서는 반도체막의 아래 쪽에 게이트 전극과 소스 전극 및 드레인 전극을 제공한다. 다른 구조 및 제조 공정은 상기한 실시 형태와 마찬가지이고, 이에 따라 설명을 생략한다.
도 12a에 나타낸 바와 같이, 상기 실시 형태와 마찬가지로 기판(100) 상에 베이스막(101)을 형성하고 절연막(102)을 형성한다. 상기 실시 형태와는 달리, 절연막들(102)사이에는 신호선 및 전원선(109a)과 소스 전극 및 드레인 전극(109b)으로서 기능하는 도전막(109)을 형성한다.
본 실시 형태에서는 건식 에칭에 의해 소망하는 영역에 개구부를 형성하여 오목부와 볼록부를 갖는 절연막을 형성한다. 또, 소스 전극 및 드레인 전극을 형성하는 영역의 개구부는 폭 10μm 내지 40μm를 갖도록 형성하고, 신호선 또는 전원선을 형성하는 영역의 개구부는 폭 5μm 내지 40μm을 갖도록 형성하며, 외부 단자에 인출하는 배선(도시하지 않음)을 형성하는 영역의 개구부는 폭 20μm 내지 100μm을 갖도록 형성한다. 또 개구부의 깊이는 1.5μm 내지 2.5μm를 갖도록 형성한다.
이러한 선 폭 5μm 내지 100μm를 갖는 배선을 형성하는 경우에는 액체방울량은 0.1 pl 내지 40 pl로 하고, 개구부의 깊이를 채우도록 여러 차례 적하하면 된다.
상기 실시 형태와 마찬가지로 도전막(109)의 높이와 절연막의 볼록부의 높이를 평평하게 하면 바람직하다. 도전막(109)의 높이가 절연막의 볼록부의 높이보다 높은 경우에는 평탄화 처리를 실시하면 된다.
한편, 가열 처리에 의해 도전막의 체적이 수축하여 도전막(109)의 높이가 절연막의 볼록부의 높이보다 낮아지는 경우에는 재차 액체방울을 적하하면 된다.
그후, 절연막(102) 및 도전막(109)을 덮도록 절연막(136)을 형성하면 바람직하다. 절연막(136)은 산화 실리콘 또는 질화 실리콘으로 형성할 수가 있다. 특히, 본 실시 형태와 같이 도전막(109)에 은(Ag)을 사용하는 경우에는 산소를 포함하는 절연막을 사용하면 은(Ag)과 반응하여 산화은이 형성되어 게이트 전극 표면이 거칠어질 우려가 있다. 따라서 절연막(136)은 질화실리콘으로 형성하면 된다.
다음으로, 반도체막(108)을 형성하고 소망하는 형상으로 패터닝한 후에 반도체막을 덮도록 게이트 절연막(106)을 형성한다. 반도체막과 게이트 절연막의 재료 및 제조 공정은 상기 실시 형태를 참조할 수가 있다.
도 12b에 나타낸 바와 같이 절연막(136)과 게이트 절연막(106)을 에칭하여 개구부를 형성한다. 개구부에는 게이트 전극(103b)으로서 기능하는 도전막을 형성한다. 게이트 전극과 동일층에 주사선(103a)로서 기능하는 도전막을 형성한다. 이들 도전막(103)은 상기 실시 형태를 참조하여 형성할 수가 있다.
상기 게이트 전극은 선 폭이 5μm 내지 20μm를 갖도록 형성하고, 주사선은 선 폭이 10μm 내지 40μm를 갖도록 형성하며, 외부 단자로 인출되는 배선(도시하지 않음)은 선 폭이 20μm 내지 100μm를 갖도록 형성한다. 이와 같이 액체방울 토출법에 의해 선 폭이 5μm 내지 100μm인 배선을 형성하는 경우에는 액체방울량은 0.1 pl 내지 40 pl로 한다. 노즐에 보내지는 제어용 신호(예를 들면 펄스 전압 인 가)에 의해 액체방울량을 제어할 수가 있다. 예를 들면 선 폭을 5μm로 하는 경우에는 노즐(104)로부터의 액체방울량은 0.1 pl이 되도록 제어하면 된다. 여기서, 배선이 형성되는 면과 액체방울과의 접촉 각을 제어함에 의해서도 배선 폭은 제어할 수가 있다.
본 실시 형태에서는 게이트 전극 및 주사선을 형성하는 경우에도 소스 전극 및 드레인 전극 등과 마찬가지로 절연막에 개구부를 형성하고 그 개구부 사이에 게이트 전극과 주사선을 형성해도 된다.
따라서 게이트 전극까지 제공된 박막 트랜지스터(110,111)가 완성된다. 여기서 박막 트랜지스터(110,111)에서는 박막 트랜지스터(110)의 소스 전극 또는 드레인 전극(109b)과 박막 트랜지스터(111)의 게이트 전극이 접속 배선을 매개하지 않고 박막 트랜지스터(111)가 갖는 게이트 전극에 의해 접속되어 있다. 특히 디스플레이 장치의 화소부에 이들 박막 트랜지스터를 형성하는 경우에는 박막 트랜지스터(110)가 스위치으로서 기능하고 박막 트랜지스터(111)가 전계 발광층의 발광 휘도를 제어하는 구동용으로서 기능한다.
본 실시 형태에서의 박막 트랜지스터는 반도체막보다 위쪽에 게이트 전극이 제공된 소위 탑 게이트형의 박막 트랜지스터라고 하는 것이다. 이러한 박막 트랜지스터가 복수 개 제공된 기판을 TFT기판이라고 표기한다.
또, 다른 개구부에는 화소 전극(115)을 형성한다. 화소 전극(115)은 상기 실시 형태를 참조하여 형성할 수가 있다. 본 실시 형태에서는 상기 실시 형태와 달리 층간 절연막(113)과 도전막(114)을 형성하지 않는다. 따라서, 반도체소자를 박막화 할 수가 있다.
탑 게이트형의 박막 트랜지스터를 대신하여, 도 21에 나타낸 바와 같이 상기 실시 형태에 나타낸 보텀 게이트형의 박막 트랜지스터로 해도 된다. 도 21에서는 채널에치형의 박막 트랜지스터를 이용하여 TFT기판을 형성하고 있다. 따라서, 본 실시 형태는 상기한 다른 실시 형태와 자유롭게 조합할 수가 있다.
따라서 화소 전극까지 제공된 모듈용 TFT기판이 완성된다.
도 12c에 나타낸 바와 같이 제방 또는 격벽으로서 기능하는 절연막(118), 전계 발광층(119) 및 제2 전극(120)을 형성한다. 절연막, 전계 발광층 및 제2 전극은 상기 실시 형태를 참조하여 형성할 수가 있다. 특히, 본 실시 형태와 마찬가지로 은(Ag)을 게이트 전극으로서 사용하는 경우에는 게이트 전극을 덮는 질화실리콘으로 이루어지는 절연막(도시하지 않음)을 형성하는 것이 바람직하다. 산소를 포함하는 절연막과 은(Ag)을 포함하는 게이트 전극이 접하면 은(Ag)과 반응하여 산화은이 형성되어 게이트 전극 표면이 거칠어질 우려가 있다.
상기 실시 형태에 나타낸 바와 같이 블랙 매트릭스로서 기능하는 수지를 절연막(118)의 하부에 형성해도 된다. 따라서, 본 실시 형태는 상기한 다른 실시 형태와 자유롭게 조합할 수가 있다.
따라서 평탄성을 갖도록 절연막의 개구부에 액체방울 토출법을 이용하여 도전막 등을 형성한다. 그 결과, 도전막과 절연막을 덮도록 형성하는 박막의 절단을 방지할 수가 있다. 또, 개구부의 폭을 제어함으로써 배선의 미세화를 달성할 수가 있다. 또한, 개구부의 깊이를 제어함으로써 배선의 막 두께가 두껍게 되도록 할 수 가 있다.
본 실시 형태에 나타낸 박막 트랜지스터에 대해서는 적어도 액체방울 토출법에 의해 도전막 또는 마스크를 형성한다. 따라서 도전막 또는 마스크를 형성하는 일 공정에서 액체방울 토출법을 이용하면 그 이외의 도전막이나 마스크를 형성하는 공정은 액체방울 토출법 이외의 방법을 이용해도 된다. 일 공정에서 액체방울 토출법을 이용하면 재료의 이용 효율이 향상되어 비용을 삭감할 수 있고 폐수 처리량을 삭감할 수 있다. 특히 액체방울 토출법에 의해 마스크를 형성하면 포토리소그래피 공정과 비교하여 공정을 간략화할 수가 있다. 따라서, 설비투자 비용 등의 비용을 삭감할 수가 있고 제조 시간을 단축할 수가 있다.
(실시 형태 6)
본 실시 형태에서는 컬러 필터를 제공한 모듈용 TFT기판에 대해 설명한다.
도 13a에 나타낸 바와 같이 예를 들면 실시 형태 1에 따라서 박막 트랜지스터(110,111)를 형성한다. 이러한 박막 트랜지스터가 복수 개 제공된 기판을 TFT기판이라고 한다.
본 실시 형태에서는 절연막(102)의 개구부에서 전계 발광층의 하부에 컬러 필터(135)를 형성한다. 컬러 필터는 각각 R, G, B 색을 갖는 유기재료로 형성된다. 또, 컬러 필터는 액체방울 토출법 또는 포트리소그래피법에 의해 형성할 수가 있다. 본 실시 형태에서는 도전막(103)을 액체방울 토출법으로 형성할 때에 컬러 필터의 재료가 혼입된 액체방울을 토출하여 컬러 필터를 형성한다.
각각 R, G, B의 전계 발광층을 형성하는 경우에는 컬러 필터에 의해 각각 R, G, B의 발광 스펙트럼에서 폭이 넓은 피크를 날카로워지도록 보정할 수가 있다.
그후, 상기 실시 형태와 마찬가지로 화소 전극(115)을 형성하여 모듈용 TFT기판을 완성한다. 상기 실시 형태를 참조하여 전계 발광층과 제2 전극을 형성할 수가 있다.
도 13b에는 컬러 필터(135)를 층간 절연막(113)의 개구부에 형성하는 구조가 도 13a와 다르게 되어 있다. 또, 박막 트랜지스터(110)의 소스 전극 또는 드레인 전극과 박막 트랜지스터(111)의 게이트 전극을 접속하도록 보조 배선으로서 기능하는 도전막(114)을 형성하고 있는 구조가 도 13a와 다르게 되어 있다. 접속 영역 상에 도전막(114)을 형성함으로써 접촉 불량을 감소시킬 수가 있다.
채널에치형의 박막 트랜지스터의 대신에, 상기 실시 형태 3 내지 5에 나타낸 채널 보호형 또는 탑 게이트형의 박막 트랜지스터를 형성해도 된다. 또, 상기 실시 형태에 나타낸 바와 같이 블랙 매트릭스로서 기능하는 수지를 제방 또는 격벽으로서 기능하는 절연막의 하부에 형성해도 된다. 또, 층간 절연막(113)과 도전막(114)을 형성하지 않고 제방 또는 격벽으로서 기능하는 절연막을 형성해도 된다. 그 결과, 반도체소자의 박막화를 달성할 수가 있다.
이상과 같이 본 실시 형태는 상기한 다른 실시 형태와 자유롭게 조합할 수가 있다.
(실시 형태 7)
본 실시 형태에서는 상기 실시 형태에 나타낸 모듈용 기판을 밀봉하는 구조의 일례에 대해 설명한다.
도 14a는 밀봉된 모듈용 기판의 단면도를 나타내고 있고, 밀봉재(153)에 의하여 기판(100)과 대향 기판(151)이 접착되어 있다. 밀봉재는 열경화 수지 또는 자외선 경화 수지로 이루어지고, 압력을 가하면서 가열하거나 자외선을 조사하여 제1기판과 제2기판을 접착해서 고정시킨다. 예를 들면, 밀봉재로서 에폭시계 수지를 사용할 수가 있다. 밀봉재에는 스페이서가 포함되어 있어, 기판(100)과 대향 기판(151)과의 간격인 갭을 유지하고 있다. 스페이서로서는 구상 또는 기둥 모양의 형상을 가지고 있는 것이 사용되며 본 실시 형태에서는 원주 형상의 스페이서를 사용하고, 원의 직경이 갭이 된다. 대향 기판에는 건조제(152)를 제공해도 된다. 건조제에 의해 수분이나 산소의 침입을 방지할 수가 있다. 또 대향 기판에 컬러 필터를 형성해도 된다. 이는 컬러 필터에서 각각 R, G, B의 발광 스펙트럼에 대해 폭이 넓은 피크를 날카로워지도록 보정할 수 있기 때문이다. 전계 발광층으로부터의 빛이 기판측(170)과 밀봉 기판측(171)으로 방사되는 양면 발광형의 표시를 하는 경우 양 기판에 컬러 필터를 제공해도 된다.
밀봉을 위하여 대향 기판(151)을 사용하는 경우에는 제2 전극(120)과의 사이에 공간이 형성된다. 공간에는 불활성 가스, 예를 들면 질소 가스를 충전하거나 흡수성이 높은 재료를 형성하고, 또한 수분이나 산소의 침입 방지를 높일 수가 있다. 또, 투광성을 포함하고 흡수성이 높은 수지를 형성해도 된다. 투광성을 갖는 수지에 의해 발광소자로부터의 빛이 제2기판 측으로 방사되는 경우에도 투과광을 저감시키기 않고서 형성할 수가 있다.
본 실시 형태에서는 상기 실시 형태에 나타낸 바와 같이 비정질 반도체막을 사용하여 박막 트랜지스터를 형성하고 있고, 동작 속도를 고려하면 신호선 구동 회로 또는 주사선 구동 회로는 IC 칩(162)에 의해 형성한다. 이러한 구동 회로는 TAB 방식에 의해 실장되는 경우와 화소부의 주변에 COG 방식에 의해 실장된다. 또, SAS를 사용하여 박막 트랜지스터를 형성하는 경우에는 주사선 구동 회로만을 기판상에 일체로 형성하여 신호선 구동 회로를 별도 드라이버 IC로서 실장할 수가 있다.
다음으로, 신호선 구동 회로(605)와 주사선 구동 회로(604a,604b)의 실장에 대하여 도 22를 이용하여 구체적으로 설명한다.
도 22a에 나타낸 바와 같이 화소부(603)의 주변에 신호선 구동 회로(605)와 주사선 구동 회로(604a,604b)를 실장한다. 도 22a에서는 신호선 구동 회로(605)와 주사선 구동 회로(604a,604b) 등으로서 COG 방식에 의해 기판(100) 상에 IC 칩(162)을 실장한다. 그리고, FPC[플렉서블(flexible) 인쇄회로](161)를 매개하여 IC 칩과 외부회로를 접속한다.
도 22b에 나타낸 바와 같이 SAS나 결정성 반도체로 TFT를 형성하는 경우에는 화소부(603)와 주사선 구동 회로(604) 등을 기판상에 일체로 형성하고, 신호선 구동 회로(605) 등을 별도 IC 칩으로 해서 실장하는 경우가 있다. 도 22b에서 신호선 구동 회로(605)로서 COG 방식에 의해 기판(100) 상에 IC 칩(162)을 실장한다. 그리고 FPC(161)를 매개하여 IC 칩과 외부 회로를 접속한다.
도 22c에 나타낸 바와 같이 COG 방식을 대신하여 TAB 방식에 의해 신호선 구동 회로(605) 등을 실장하는 경우가 있다. FPC(161)를 매개하여 IC 칩과 외부 회로를 접속한다. 도 22c에서는 신호선 구동 회로를 TAB 방식에 의해 실장하고 있지만, 주사선 구동 회로를 TAB 방식에 의해 실장해도 된다.
IC 칩을 TAB 방식에 의해 실장하면 기판에 대해서 큰 화소부를 제공할 수가 있다. 따라서, 화소 영역 주위의 회로 영역에서의 축소를 달성할 수가 있다.
IC 칩은 실리콘 웨이퍼를 사용하여 형성하지만, IC 칩 대신에 유리 기판상에 IC를 형성한 IC(이하, 드라이버 IC라고 한다)를 제공해도 된다. IC 칩은 원형의 실리콘 웨이퍼로부터 IC 칩을 형성하기 때문에 모체 기판 형상에 제약이 있다. 한편 드라이버 IC는 모체 기판이 유리이고 형상에 제약이 없기 때문에 생산성을 높일 수가 있다. 따라서, 드라이버 IC의 형상 및 치수는 자유롭게 설정할 수가 있다. 예를 들면 드라이버 IC의 긴 변의 길이를 15 내지 80mm로서 형성하면 IC 칩을 실장하는 경우와 비교하여 필요한 수를 줄일 수가 있다. 그 결과, 접속 단자 수를 저감할 수가 있고, 이에 따라서 제조상의 수율을 향상시킬 수가 있다.
드라이버 IC는 기판상에 형성된 결정질 반도체를 사용하여 형성할 수가 있고 결정질 반도체는 연속 발진형의 레이저광을 조사함으로써 형성하면 된다. 연속 발진형의 레이저광을 조사하여 얻을 수 있는 반도체막은 결정 결함이 적고, 큰 입자 지름의 결정 입자를 갖는다. 이 결과, 이러한 반도체막을 갖는 트랜지스터는 이동도나 응답 속도가 양호해지고 고속 구동이 가능해져 드라이버 IC에 매우 적합하다.
본 실시 형태에서는 IC 칩(162)에 의해 형성되는 신호선 구동 회로는 TAB 방식에 의해 FPC(161)상에 제공되어 이방성 도전막(160)을 매개하여 박막 트랜지스터(110,111)와 접속한다. 또, 가압이나 가열에 의해 이방성 도전막을 접착할 경우에 기판의 플렉서블(flexible)성이나 가열에 의한 연화를 위하여 크랙이 생기지 않 도록 주의한다. 이와 같이 하여 접속된 IC 칩으로부터 비디오 신호나 클록 신호를 받는다.
도 50a 및 도 50b는 각각 COG에 의하여 드라이버 IC를 실장하는 단면 구조를 나타낸다. 도 50a는 TFT기판(1200)에 드라이버 IC(1060)가 이방성 도전재를 사용하여 실장된 구조를 나타낸다. TFT기판(1200) 상에는 화소 영역(1011)과 신호선측 입력 단자(1040)[주사선 입력 단자(1103)이어도 마찬가지이다]를 가지고 있다. 대향 기판(1229)은 밀봉재(1226)에 의하여 TFT기판(1200)과 접착되어 있고 그 사이에 액정층(1023)이 형성되어 있다. 또 발광 장치의 경우 전계 발광층이 형성되어 있다.
신호선측 입력 단자(1040)에는 FPC(1812)가 이방성 도전재에 의하여 접착되어 있다. 이방성 도전재는 수지(1815)로 표면에 Au 등이 도금된 수십내지수백μm 지름의 도전성 입자(1814)로부터 완성되어, 도전성 입자(1814)에 의해 신호선측 입력 단자(1040)와 FPC(1812)에 형성된 배선(1813)이 전기적으로 접속된다. 드라이버 IC(1060)나, 이방성 도전재로 TFT기판(1200)에 접착되어 수지(1811)중에 혼입된 도전성 입자(1810)에 의해 드라이버 IC(1060)에 제공된 입출력 단자(1809)와 신호선측 입력 단자(1040)와 전기적으로 접속된다.
도 50b에 나타낸 바와 같이, TFT기판(1200)에 드라이버 IC(1060)를 접착재(1816)로 고정하고, Au 와이어(1817)에 의해 드라이버 IC의 입출력 단자와 인출선 또는 접속 배선을 접속해도 된다. 그리고 밀봉 수지(1818)로 밀봉한다. 또 드라이버 IC의 실장 방법은 특히 한정되는 것은 아니고, 공지의 COG 방법이나 와이어 본딩 방법 또는 TAB 방법을 이용할 수가 있다.
드라이버 IC의 두께는 대향 기판과 같은 두께로 한다. 따라서 양자 간의 높이는 거의 같게 되어 디스플레이 장치 전체적으로의 박형화에 기여한다. 또, 각각의 기판을 같은 재질의 것으로 제조함으로써 이 디스플레이 장치에 온도 변화가 생겨도 열응력이 발생하지 않아 TFT로 제조된 회로의 특성을 해치지 않는다. 그 이외에도 본 실시 형태에 나타낸 바와 같이 IC 칩보다 길이가 긴 드라이버 IC로 구동 회로를 실장함으로써 1개의 화소 영역에 대해서 실장되는 드라이버 IC의 개수를 줄일 수가 있다.
이상과 같이 하여 디스플레이 장치의 화소부가 형성된 패널(표시 패널)에 구동 회로를 조립할 수가 있다.
도 14b는 도 14a와 달리 대향 기판을 이용하지 않고 밀봉하는 경우를 나타낸다. 그 이외의 구조는 같기 때문에 설명을 생략한다.
도 14b에는 제2 전극(120)을 덮는 보호막(155)이 제공되어 있다. 제2보호막으로서 에폭시 수지, 우레탄 수지 또는 실리콘 수지 등의 유기재료를 사용할 수가 있다. 또, 제2보호막은 액체방울 토출법에 의해 폴리머 재료를 적하하여 형성해도 된다. 본 실시 형태에서는 디스펜서(dispenser)로부터 에폭시 수지를 토출하여 건조시킨다. 또, 보호막상에 대향 기판을 제공해도 된다.
따라서, 대향 기판을 사용하지 않고 밀봉하면 디스플레이 장치의 경량화, 소형화 및 박막화를 향상시킬 수가 있다.
도 18a는 도 14에 나타내는 밀봉된 발광 장치의 외관 평면도를 나타낸다. FPC를 매개하여 컨트롤 회로(601a) 및 전원 회로(602)가 실장되어 있다. 도 18a에 서의 D-D'의 단면이 도 14의 단면도에 상당하고, 기판(100) 상에는 상기 실시 형태에 나타낸 바와 같이 발광소자가 각 화소에 제공된 화소부(603)가 제공되어 있다. 발광소자를 대신하여 액정 소자를 제공해도 된다. 화소부(603)가 포함하는 박막 트랜지스터는 상기 실시 형태와 같이 형성할 수가 있다.
도 18에서 화소부(603)가 갖는 화소를 선택하는 주사선 구동 회로(604)와 선택된 화소에 비디오 신호를 공급하는 신호선 구동 회로(605)는 IC 칩을 이용하여 형성되어 TAB 방식에 의해 실장되어 있다. 실장하는 IC의 장변 및 단변의 길이나 그 개수는 본 실시 형태로 한정되지 않는다. 또, 상기에서 설명한 바와 같이 주사선 구동 회로나 신호선 구동 회로는 박막 트랜지스터의 결정 상태에 의해 화소부와 일체로 형성할 수가 있다. 예를 들면 주사선 구동 회로가 포함하는 버퍼 회로를 동일 기판상에 일체로 형성할 수가 있다.
프린트 기판(607)에는 컨트롤 회로(601a), 전원 회로(602), 영상 신호 처리 회로(602), 비디오 RAM(610a) 및 오디오용 회로(611a)가 제공되어 있다. 전원 회로(602)로부터 출력된 전원 전압, 컨트롤 회로(601a), 영상 신호 처리 회로(602), 비디오 RAM(610a) 및 오디오용 회로(611a)로부터의 각종 신호는 FPC(161)를 매개하여 주사선 구동 회로(604) 및 신호선 구동 회로(605)에 공급되고, 또한 화소부(603)에 공급된다.
프린트 기판(607)의 전원 전압 및 각종 신호는 복수의 입력 단자가 배치된 인터페이스(I/F)부(608)를 매개하여 공급된다. 영상신호처리회로(602)는 인터페이스(I/F)부(608)로부터 신호가 입력된다. 또한, 영상신호처리회로(609a)는 비디오 RAM(610a)과 서로 신호를 주고받는다.
여기서, 본 실시 형태에서는 프린트 기판(607)이 FPC(161)를 이용하여 실장되어 있지만, 반드시 이 구조에 한정되지 않는다. COG(Chip On Glass) 방식을 이용하여 컨트롤 회로(601a) 및 전원 회로(602)를 직접 기판상에 실장하도록 해도 된다. 또, 신호선 구동 회로나 주사선 구동 회로 등의 IC 칩의 실장 방법은 본 실시 형태에 한정되지 않고, 기판상에 형성된 IC 칩을 와이어 본딩에 의해 화소부의 배선과 접속해도 된다.
또, 프린트 기판(607)에서 인출 배선 간에 형성되는 용량이나 배선 자체가 갖는 저항 등에 의해 전원 전압이나 신호에 노이즈가 타거나 신호의 첫 시작이 무디어지거나 하는 일이 있다. 여기서, 프린트 기판(607)에 캐패시터 및 버퍼 등의 각종 소자를 제공하여, 전원 전압이나 신호에 노이즈가 타거나 신호의 첫 시작이 무디어지거나 하는 것을 막도록 해도 된다.
콘트란스를 향상시키기 위하여 모듈의 적어도 화소부에 편광판 또는 원편광판을 포함하면 된다. 예를 들면 E-E'의 단면에 상당하는 도 18b에 나타낸 바와 같이 밀봉 기판 측으로부터 표시를 인식하는 경우에는 밀봉 기판(650)으로부터 순차로 1/4 파장판(651), 1/2 파장판(652) 및 편광판(653)을 제공하면 된다. 또한 편광판 상에 반사 방지막(654)을 제공해도 된다.
이러한 모듈을 전자장치의 새시에 제공하여 상품으로서 완성할 수가 있다. 새시 내에는 모듈의 발열을 막기 위해 히트 싱크 등을 제공하면 된다.
(실시 형태 8)
본 실시 형태에서는 절연막 및 도전막 등의 형성 방법에 대해 설명한다. 여기서 본 실시 형태에 참조하는 도면은 모식적인 것이며 반도체막 등에 대한 노즐의 실제 크기는 변형할 수 있다.
도 5a에 나타낸 바와 같이 절연막(102)을 형성 후에 소망하는 영역에 개구부(130)를 형성한다. 상기 실시 형태와 마찬가지로 게이트 전극을 형성하는 영역의 개구부는 5μm 내지 20μm의 폭을 갖도록 하고, 주사선을 형성하는 영역의 개구부는 10μm 내지 40μm의 폭을 갖도록 하며, 외부 단자로 인출되는 배선(도시하지 않음)을 형성하는 영역의 개구부는 20μm 내지 100μm의 폭을 갖도록 형성한다. 이 경우에는 게이트 전극의 폭(채널 길이)이 5μm 내지 20μm로 되어 있다. 또 개구부의 깊이는 공통으로 1.5μm 내지 2.5μm가 되도록 형성한다.
도 5b는 도 5a에서의 C-D에 대한 단면도를 나타낸다. 상기 기판(100) 상에 베이스막(101)을 형성하고 베이스막 상에 절연막(102)을 형성한다. 상기 절연막(102)에는 건식 에칭 또는 습식 에칭에 의해 개구부(130)를 형성한다.
도 5c에 나타낸 바와 같이 노즐(104)을 이동시키면서 상기 노즐(104)로부터 도전 재료를 포함한 액체방울을 토출하면서 주사선(103a) 및 게이트 전극(103b)을 형성한다.
도 5d에 나타낸 바와 같이 상기 개구부 상에 노즐(104)이 오면 제어용 신호를 온(ON)으로 설정하여 상기 노즐이 토출하도록 제어한다. 따라서 소망하는 위치에 노즐이 오면 제어용 신호를 온으로 설정함으로써 선택적으로 패턴을 형성하는 것이 가능해진다.
즉, 도 5에서는 절연막에 개구부를 형성 후에 액체방울 토출법에 의해 개구부에 주사선 및 게이트 전극 등의 도전막을 형성한다.
도 5에서는 게이트 전극(103b)에 주목해 설명했지만, 인출 배선이나 주사선에 대해서 상기 제조 공정들을 적용해도 된다.
다음으로, 도 5와 달리 액체방울 토출법에 의해 절연막과 도전막을 동시에 형성하는 경우를 설명한다.
도 6a에 나타낸 바와 같이 절연 재료를 포함하는 액체방울 및 도전 재료를 포함하는 액체방울을 동시에 노즐(104)로부터 토출한다. 따라서 노즐(104)은 절연 재료 및 도전 재료를 포함하는 액체방울을 적하하도록 설계한다. 여기서, 소망하는 영역에 노즐이 오면 각 제어 신호가 온이 되도록 설정하여 선택적으로 각 패턴을 형성하는 것이 가능해진다. 예를 들면 도 6b에 나타낸 바와 같이 하나의 헤드에 제공된 복수의 노즐에 대해 절연 재료를 포함하는 노즐(104a)과, 도전 재료를 포함하는 노즐(104b)을 제공한다. 소망하는 영역에 노즐이 오면 각 제어 신호가 온이 되도록 설정한다. 도 6b는 도 6a에서의 E-F에 대한 단면도를 나타낸다.
도 7a 및 도 7b에 나타낸 바와 같이 각각 노즐(104a)과 노즐(104b)을 갖는 2개의 헤드를 제공한다. 상기 노즐(104a)은 절연막 재료를 포함하기 위한 전용 노즐이며, 상기 노즐(104b)은 도전막 재료를 포함하기 위한 전용 노즐이다. 도 7b는 도 7a에서의 C-D에 대한 단면도를 나타낸다. 이 경우에도 소망하는 영역에 노즐이 오면 각 제어 신호가 온이 되도록 설정한다.
따라서 전용의 노즐을 제공함으로써 각 재료를 제공하는 영역을 자유롭게 설 정할 수가 있다.
서로 이웃하는 이종 패턴을 동시에 형성하기 위하여 그 패턴들은 서로를 지지하며, 이에 따라 패턴이 무너지는 것을 방지할 수가 있다. 따라서, 배선의 형성에 대해 보면 액체방울 토출법만으로 배선을 형성하는 경우와 비교하여 막 두께가 두꺼운 배선을 간편하게 형성하는 것이 가능해진다.
도 6 및 도 7에서는 게이트 전극(103b)에 주목하여 설명했지만, 인출 배선이나 주사선에 대해서 상기 제조 공정들을 적용하면 된다. 인출 배선이나 주사선은 게이트 전극과 비교하여 배선 폭이 넓기 때문에 노즐로부터의 액체방울량을 많이 하면 처리량을 향상시킬 수가 있다.
다음으로, 도 5 내지 도 7과 달리 액체방울 토출법에 의해 절연막 및 도전막을 별도로 형성하는 경우를 설명한다. 이 경우에는 절연막과 도전막 중 어느 하나를 먼저 형성해도 되지만, 본 실시 형태에서는 절연막을 먼저 형성한다. 따라서, 미세한 도전막을 먼저 형성하는 경우와 비교하여 도전막 패턴의 무너짐을 방지할 수 있다.
도 8a에 나타낸 바와 같이 베이스막(101)을 형성한 기판(100)에 대해서 노즐(104)로부터 절연 재료를 포함하는 액체방울을 선택적으로 토출한다. 여기서, 소망하는 영역에 노즐이 오면 각 제어 신호가 온이 되도록 설정한다. 도 8b는 도 8a에서의 C-D에 대한 단면도를 나타낸다.
상기 절연막을 형성한 후에 액체방울 중의 용매를 제거하기 위한 소성으로서 가열 처리를 실시한다. 구체적으로, 상기 가열처리는 200℃ 내지 300℃의 온도에서 실시한다. 이 처리를 본소성(full bake)이라고 한다. 상기 가열 처리에서는 어느 정도의 용매를 제거하고, 액체방울 착탄 직후와 비교하여 절연막의 형상을 경화할 수 있으면 좋기 때문에 100℃ 내지 200℃라는 저온에서 가열해도 된다. 이 처리를 가소성(temporary bake)이라고 한다. 다른 방안으로서는 가열하지 않고 자연 방치하여 건조시켜도 된다. 이 경우에는 후에 형성되는 도전막에 대한 가열과 동시에 본소성을 실시하면 된다.
그후, 도 8c에 나타낸 바와 같이 노즐(104)로부터 도전막 재료를 포함하는 액체방울을 토출한다. 여기서, 소망하는 영역에 노즐이 오면 각 제어 신호가 온이 되도록 설정한다. 도 8c는 도 8d에서의 C-D에 대한 단면도를 나타낸다.
상기 도전막을 형성한 후에 액체방울 중의 용매를 제거하기 위하여 소성으로서 가열 처리를 실시한다. 구체적으로, 상기 가열처리는 200 ℃ 내지 300 ℃의 온도에서 실시한다. 이 처리를 본소성이라고 한다. 이 도전막의 본소성과 동시에 절연막의 본소성을 실시할 수가 있다. 상기 도전막에 대한 가열 처리는 산소를 포함하는 분위기에서 실시하면 바람직하다. 특히, 은(Ag)을 포함하는 액체방울을 사용하는 경우에는 상기한 바와 같이 산소 및 질소를 포함하는 분위기에서 가열처리를 실시하는 것이 바람직하다. 따라서, 게이트 전극 표면의 평탄성을 향상시키고 비저항을 낮게 할 수가 있다.
절연막 또는 도전막을 형성하기 전에 착탄 정밀도를 높이거나 선택적인 패턴 형성을 간편하게 하기 위해 발액처리 또는 친액처리를 실시해도 된다. 예를 들면, 공기, 산소 또는 질소를 처리 가스로서 사용하는 플라즈마 처리를 실시함으로써 발 액처리 또는 친액처리를 실시할 수가 있다.
발액처리와 친액처리 중 어느 하나를 실시할 것인지는 액체방울의 용매에 의해 결정할 수가 있다. 특히, 개구부에 도전막을 형성하고 도전재료를 포함하는 액체방울의 용매가 알코올계일 경우에는 절연막표면에 발액처리를 실시하고, 개구부(개구부의 측면을 포함하는다)에 친액처리를 실시하는 것이 바람직하다. 그 결과, 액체방울 토출법에 의해 정밀도 좋고 간편하게 도전막을 형성할 수가 있다.
절연 재료를 포함하는 액체방울에 대해서 발액성을 나타내는 액체방울을 사용함으로써 도전막을 얇게 형성하고, 이에 따라 착탄 정밀도를 높이거나 선택적인 패턴 형성을 간편하게 할 수가 있다. 구체적으로, 절연 재료를 포함하는 액체방울에 대해서 발액성을 나타내는 액체방울을 사용하여 도전막을 형성하는 영역에 선택적으로 얇게 토출하여 발액성 영역을 형성한다. 다른 방안으로서는 도전막을 형성하는 패턴의 시점에서만 선택적으로 형성하여도 된다. 절연 재료를 포함하는 액체방울에 대해서 발액성을 나타내는 액체방울은 도전 재료를 포함하는 액체방울로 한다.
그후, 절연 재료를 포함하는 액체방울을 토출하면 발액성 영역을 제외하고 절연막이 형성된다. 절연막은 도전막을 형성하는 영역에 개구부를 가지도록 형성되고, 이에 따라 절연막의 선택적인 형성이 간편하게 된다. 또, 절연 재료를 포함하는 액체방울이 다소 차이나게 적하한 경우에도 액체방울은 발액성 영역에 적하하기 어렵고 액체방울은 발액성 영역 외에 응집한다. 그 결과, 다소의 차이를 수정할 수가 있어 적용 정밀도가 높아진다. 그후, 개구부에 도전 재료를 포함하는 액체방 울을 토출함으로써 도전막을 형성할 수가 있다. 상기한 바와 같이 절연막과 도전막을 형성하는 동안에 가열 공정을 실시해도 된다.
이러한 발액성 영역은 도전막의 형성 영역이 아니라 절연막의 형성 영역에 제공해도 된다. 특히, 후에 제공되는 패턴 형성 영역에 대해서 그 패턴을 얇게 형성하면 된다. 또 상기 플라즈마 처리가 결합될 수 있다.
도 8에서는 게이트 전극(103b)에 주목해 설명했지만, 인출 배선이나 주사선에 대해서 동일한 제조 공정을 이용해도 된다.
다음으로, 액체방울 토출법에 의해 층간 절연막(113)과 도전막(114)을 형성하는 경우를 설명한다.
도 9a에 나타낸 바와 같이 신호선 및 전원선(109a)을 형성한 상태에서 노즐(104)로부터 층간 절연막 재료를 포함하는 액체방울을 선택적으로 토출한다. 여기서, 소망하는 영역에 노즐이 오면 각 제어 신호가 온이 되도록 설정한다. 도 9b는 도 9a에의 G-H에 대한 단면도를 나타낸다.
상기 층간 절연막을 형성한 후, 액체방울 중의 용매를 제거하기 위하여 소성으로서 가열 처리를 실시한다. 구체적으로는 200 ℃ 내지 300 ℃에서 본소성을 실시한다. 상기 가열 처리에서는 어느 정도의 용매를 제거하여, 액체방울 착탄 직후와 비교하여 절연막의 형상을 경화할 수 있으면 좋고, 이에 따라 100℃ 내지 200℃라는 저온에서 반소성하여도 된다. 다른 방안으로는 가열하지 않고 자연 방치하여 건조시켜도 된다. 이 경우에는 후에 형성되는 도전막에 대한 가열과 동시에 본소성을 실시하면 된다.
그후, 도 9c에 나타낸 바와 같이 노즐(104)로부터 도전 재료를 포함하는 액체방울을 토출한다. 여기서, 소망하는 영역에 노즐이 오면 각 제어 신호가 온이 되도록 설정한다. 도 9d는 도 9c에서의 G-H에 대한 단면도를 나타낸다.
상기 도전막(114)을 형성한 후에 액체방울 중의 용매를 제거하기 위하여 소성으로서 가열처리를 실시한다. 구체적으로는 200 ℃ 내지 300 ℃의 온도에서 가열한다. 이 처리를 본소성이라고 한다. 상기 도전막의 본소성과 동시에 절연막의 본소성을 실시할 수가 있다. 또, 도전막에 대한 가열 처리는 산소를 포함하는 분위기에서 실시하면 바람직하다. 특히, 은(Ag)을 포함하는 액체방울을 사용하는 경우에는 산소 및 질소를 포함하는 분위기에서 가열 처리를 실시하면 좋다는 것은 상술한 바와 같다. 따라서 게이트 전극 표면의 평탄성을 높여 비저항치를 낮게 할 수가 있다.
도 9에서 도 5에 나타낸 바와 같이 층간 절연막(113)에 대해서 건식 에칭 또는 습식 에칭에 의해 개구부를 형성하고, 액체방울 토출법에 의해 도전 재료를 갖는 액체방울을 토출하여도 된다.
도 9에서 도 6 및 도 7에 나타낸 바와 같이 액체방울 토출법에 의해 층간 절연막(113)과 도전막(114)을 동시에 형성해도 된다.
도 5 내지 도 9에서 예를 들면 폭이 5μm 내지 100μm인 개구부에 배선을 형성하는 경우에는 액체방울량을 0.1 pl 내지 40 pl로 하고, 개구부의 깊이를 채우도록 여러 차례 적하하면 된다. 여기서, 노즐에 보내지는 제어용 신호(예를 들면 펄스 전압 인가)에 의해 액체방울량을 제어할 수가 있다.
다음으로, 액체방울 토출법에 의해 블랙 매트릭스 및 절연막(118)을 형성하는 경우를 설명한다. 박막 트랜지스터의 구조는 실시 형태 2를 참조할 수가 있다.
도 15a에 나타낸 바와 같이 화소 전극(115)을 형성한 상태에서 노즐(104)로부터 블랙 매트릭스 재료를 포함하는 액체방울을 선택적으로 토출한다. 여기서, 화소 전극의 주위를 둘러싸도록 블랙 매트릭스를 형성한다. 소망하는 영역 위에 노즐이 오면 각 제어 신호가 온이 되도록 설정한다. 도 15b는 도 15a에서의 I-J에 대한 단면도를 나타낸다.
상기 블랙 매트릭스를 형성한 후에 액체방울 중의 용매를 제거하기 위하여 소성으로서 가열처리를 실시한다. 상기 가열 처리에서는 액체방울의 적용 직후와 비교하여 절연막의 형상을 경화할 수 있도록 어느 정도의 용매를 제거하고, 이에 따라 저온에서 반소성(temporary bake)만을 수행하여도 된다. 다른 방안으로는 가열하지 않고 자연 방치하여 건조시켜도 상관없다. 이 경우에는 다음에 형성되는 절연막과 동시에 가열 처리를 실시하면 된다.
도 15c에 나타낸 바와 같이, 노즐(104)로부터 절연 재료를 포함하는 액체방울을 토출한다. 상기 절연막(118)을 액체방울 토출법에 의해 형성하는 경우에는 수지(141)를 마커로서 사용하여 형성할 수가 있다. 소망하는 영역에 노즐이 오면 각 제어 신호가 온이 되도록 설정한다. 도 15d는 도 15c에서의 I-J에 대한 단면도를 나타낸다.
상기 절연막(118)을 형성한 후에 액체방울 중의 용매를 제거하기 위하여 소성으로서 가열 처리를 실시한다. 이와 동시에 블랙 매트릭스의 가열 처리를 실시할 수가 있다.
상기와 같이 박막 트랜지스터의 공정에서는 액체방울 토출법을 이용할 수가 있다. 액체방울 토출법에 의해 배선 등의 패턴을 형성하는 경우에는 재료의 이용 효율이 향상되어 비용의 삭감 및 폐수 처리량의 삭감이 가능해진다. 특히 액체방울 토출법에 의해 패턴을 형성하면 포토리소그래피 공정과 비교하여 공정을 간략화할 수가 있다. 그 결과, 설비투자 비용 등의 비용의 삭감이 가능하게 되고 제조 시간을 단축할 수가 있다.
(실시 형태 9)
본 실시 형태에서는 상기한 실시 형태에서 나타낸 박막 트랜지스터를 포함하는 발광 장치의 화소 회로 및 그 동작에 대해 설명한다.
도 16a에 나타내는 화소에서는 열방향으로 신호선(410) 및 전원선(411,412)이 배치되고, 행방향으로 주사선(414)이 배치된다. 또, 상기 화소는 스위칭용 TFT(401), 구동용 TFT(403), 전류 제어용 TFT(404), 캐패시터(402) 및 발광소자(405)를 포함하는다.
도 16c에 나타내는 화소는 TFT(403)의 게이트 전극이 행방향으로 배치된 전원선(412)에 접속되는 점이 다르고, 그 이외는 도 16a에 나타내는 화소와 같은 구조이다. 즉, 도 16a 및 도 16c는 등가 회로도를 나타낸다. 그러나, 행방향으로 전원선(412)이 배치되는 경우(도 16a)와 열방향으로 전원선(412)가 배치되는 경우(도 16c)는 각 전원선이 다른 층의 도전막으로 형성된다. 도 16a 및 도 16c에서는 구동용 TFT(403)의 게이트 전극이 접속되는 배선들이 서로 다른 층에 있다는 것을 명확 하게 구분하기 위하여 두 개의 화소들을 도 16a 및 도 16c에 도시한다.
도 16a 및 도 16c에서는 화소내에서 TFT(403,404)가 직렬로 접속되어 있고, TFT(403)의 채널길이(L)(403)/채널폭(W)(403)과 TFT(404)의 채널길이(L)(404)/채널폭(W)(404)은 L(403)/W(403)： L(404)/W(404) = 5000 내지 6000 ： 1을 만족하도록 설정하면 된다.
상기 TFT(403)는 포화 영역에서 동작하여 발광소자(405)에 흐르는 전류치를 제어하는 역할을 가지며, 상기 TFT(404)는 선형 영역에서 동작하여 발광소자(405)에 대한 전류의 공급을 제어하는 역할을 가진다. 양 TFT는 같은 도전형을 가지고 있으면 제조 공정상 바람직하며, 본 실시 형태에서는 n채널형 TFT로 형성한다. 상기 TFT(403)로서는 인핸스먼트(enhancement)형 대신에 디프리션형 TFT를 사용해도 된다. 상기 구조를 갖는 본 발명은 TFT(404)가 선형 영역에서 동작하기 위해서 TFT(404)의 Vgs의 얼마 안되는 변동은 발광소자(405)의 전류치에 영향을 미치지 않는다. 즉, 발광소자(405)의 전류치는 포화 영역에서 동작하는 TFT(403)에 의해 결정할 수가 있다. 상기 구조에 의해 TFT의 특성 불균형에 기인한 발광소자의 휘도 얼룩짐을 개선하여 화질을 향상시킨 디스플레이 장치를 제공할 수가 있다.
도 16a 내지 도 16에서 TFT(401)는 화소에 대한 비디오 신호의 입력을 제어하는 것이다. TFT(401)이 온이 되면 화소에 비디오 신호가 입력된다. 캐패시터(402)에는 상기 비디오 신호의 전압이 유지된다. 도 16a 및 도 16c에는 캐패시터(402)를 제공한 구조를 나타냈지만 본 발명은 이것에 한정되지 않는다. 비디오 신호를 유지하는 캐패시터가 게이트 캐패시턴스 등으로 대체할 수 있는 경우에는 캐패시터(402)를 제공하지 않아도 된다.
도 16b에 나타내는 화소는 TFT(406)와 주사선(416)을 추가하고 있는 것을 제외하고는 도 16a에 나타내는 화소 구조와 같다. 마찬가지로, 도 16d에 나타내는 화소는 TFT(406)와 주사선(416)을 추가하고 있는 것을 제외하고는 도 16c에 나타내는 화소 구조와 같다.
상기 TFT(406)는 추가된 주사선(416)에 의해 온/오프되도록 제어된다. 상기 TFT(406)가 온되면 캐패시터(402)에 유지된 전하는 방전되고, 이에 따라 TFT(404)가 오프된다. 따라서, 상기 TFT(406)의 배치에 의해 강제적으로 발광소자(405)에 전류가 흐르지 않는 상태를 만들 수가 있다. 이는 상기 TFT(406)를 소거용 TFT라고 하는 이유이다. 따라서, 도 16b 및 도 16d의 구조를 채택함으로써 모든 화소에 신호를 기록하기 전에 기록 기간의 개시와 동시 또는 기록 기간의 직후에 점등 기간을 개시할 수가 있고, 이에 따라 듀티비를 향상시킬 수 있다.
도 16e에 나타내는 화소는 상기 실시 형태에 나타낸 박막 트랜지스터를 갖는 화소의 등가회로에 상당하고, 열방향으로 배치되는 신호선(410)과 전원선(411)이 제공된다. 또, 행방향으로 주사선(414)이 배치된다. 상기 화소는 스위칭용 TFT(401), 구동용 TFT(403), 캐패시터 (402) 및 발광소자(405)를 포함하는다. 도 16f에 나타내는 화소는 TFT(406)와 주사선(415)을 추가하고 있는 것을 제외하고는 도 16e에 나타내는 화소 구조와 같다. 도 16f의 구조도 TFT(406)의 배치에 의해 듀티비를 향상시킬 수 있다.
특히, 상기 실시 형태와 같이 비정질 반도체 등을 갖는 박막 트랜지스터를 형성하는 경우에는 구동용 TFT의 반도체막을 크게 하면 바람직하다. 따라서 개구율(numerical aperture)이 감소된다. 결국, TFT의 수가 적은 도 16e 또는 도 16f에 나타내는 구조를 사용하는 것이 바람직하다.
이러한 액티브 매트릭스형의 발광 장치는 화소 밀도가 증가했을 경우에는 각 화소에 TFT가 제공되어 있기 때문에 저전압 구동할 수 있어 유리하다고 생각된다. 한편, 일렬 단위로 TFT가 제공되는 패시브 매트릭스형의 발광장치를 형성할 수도 있다. 패시브 매트릭스형의 발광 장치는 각 화소에 TFT가 제공되지 않기 때문에 고 개구율이 된다.
이상과 같이 다양한 화소 회로를 사용할 수가 있다.
(실시 형태 10)
본 실시 형태에서는 상기 실시 형태에서의 패턴 형성에 이용할 수가 있는 액체방울 토출 장치에 대하여 설명한다. 도 17에서 대형 기판(100)상에서 1개의 패널이 형성되는 영역(830)을 점선으로 나타낸다.
도 17에는 배선 등의 패턴의 형성에 이용하는 액체방울 토출 장치의 한 종류를 나타낸다. 액체방울 토출수단(805)은 헤드(803)를 포함하고, 헤드(803)는 복수의 노즐(204)을 포함하는다. 본 실시 형태에서는 10개의 노즐이 제공된 3개의 헤드(803a,803b,803c)를 포함하는 경우에 대하여 설명한다. 노즐의 수나 헤드의 수는 처리 면적이나 공정 등에 의해 설정할 수가 있다.
상기 헤드(803)는 제어수단(807)에 접속되고 제어수단이 컴퓨터(810)에 의해 제어됨에 따라 미리 설정된 패턴을 형성할 수가 있다. 상기 패터닝은 예를 들면 스 테이지(831) 상에 고정된 기판(100) 등에 형성된 마커(811)를 기준점으로 하여 실시하면 된다. 다른 방안으로는 기판(100)의 가장자리를 기준점으로 하여 실시해도 된다. 이들 기준점을 CCD 등의 촬상수단(804)으로 검출하고 화상처리수단(809)에서 디지탈 신호로 변환시킨다. 디지털 변화된 신호를 컴퓨터(810)로 인식하고 제어 신호를 발생시켜 제어수단(807)으로 보낸다. 이와 같이 패턴을 적용할 때, 패턴 형성면과 노즐의 첨단과의 간격은 0.1 mm 내지 5 mm, 바람직하게는 0.1 mm 내지 2 mm, 보다 바람직하게는 0.11 mm 전후로 하면 된다. 이와 같이 간격을 짧게 함으로써 액체방울의 착탄 정밀도가 향상한다.
이때, 기판(100) 상에 형성되는 패턴의 정보는 기억 매체(808)에 저장되어 있고, 이 정보를 기본으로 하여 제어수단(807)에 제어신호를 보내며, 이에 따라 각 헤드(803a,803b,803c)를 개별적으로 제어할 수가 있다. 따라서, 헤드(803a,803b,803c)의 각 노즐로부터 다른 재료를 포함하는 액체방울을 토출할 수가 있다. 예를 들면 헤드(803a,803b)의 노즐은 절연 재료를 포함하는 액체방울을 토출하고, 헤드(803c)의 노즐은 도전 재료를 포함하는 액체방울을 토출할 수가 있다.
또한, 헤드(803)의 각 노즐을 개별적으로 제어할 수도 있다. 노즐을 개별적으로 제어할 수가 있기 때문에, 특정 노즐로부터 다른 재료를 포함하는 액체방울을 토출할 수가 있다. 예를 들면 동일 헤드(803a)에 도전 재료를 포함하는 액체방울을 토출하는 노즐과 절연 재료를 포함하는 액체방울을 토출하는 노즐을 제공할 수가 있다.
또, 층간 절연막의 형성 공정과 같이 대면적에 대해서 액체방울 토출 처리를 실시하는 경우에는 층간 절연막 재료를 포함하는 액체방울을 전체 노즐로부터 토출하면 된다. 또한, 복수의 헤드가 포함하는 전체 노즐로부터 층간 절연막 재료를 포함하는 액체방울을 토출하면 된다. 따라서 처리량을 향상시킬 수가 있다. 물론, 층간 절연막 형성 공정에서 하나의 노즐로부터 층간 절연막의 재료를 포함하는 액체방울을 토출하여 복수 회 주사함으로써 대면적에 대해서 액체방울 토출 처리를 해도 된다.
상기 헤드(803)를 지그재그 형상으로 이동 또는 왕복 이동시켜 대형 마더 유리에 대한 패턴 형성을 할 수가 있다. 여기서, 헤드와 기판을 상대적으로 여러 차례 주사시키면 된다. 헤드를 기판에 대해서 주사할 때 진행 방향에 대해서 헤드를 비스듬하게 기울이는 것이 바람직하다.
대형 마더 유리로부터 복수의 패널을 형성하는 경우에는 헤드(803)의 폭은 1개의 패널의 폭과 동일한 정도로 하면 바람직하다. 1개의 패널이 형성되는 영역(830)에 대해서 1회의 주사로 패턴 형성할 수가 있고, 이에 따라 높은 처리량을 기대할 수 있기 때문이다.
헤드의 폭은 패널의 폭보다 작게 해도 된다. 이 경우에는 복수 폭의 작은 헤드를 직렬에 배치하고 1개의 패널의 폭과 동일한 정도로 해도 된다. 복수 폭의 작은 헤드를 직렬에 배치함으로써 헤드의 폭이 커짐에 따라 염려되는 헤드의 굴곡의 발생을 방지할 수가 있다. 물론, 폭이 작은 헤드를 여러 차례 주사함으로써 패턴 형성을 해도 된다.
이러한 액체방울 토출법에 의해 조성물의 액체방울을 토출하는 공정은 감압하에서 실시하면 바람직하다. 조성물을 토출한 후에 피처리물에 도달할 때까지의 시간 동안에 그 조성물의 용매가 증발하여 조성물의 건조와 소성의 공정을 생략할 수가 있기 때문이다. 상기 공정을 감압하에서 실시하면 도전체의 표면에 산화막 등이 형성되지 않기 때문에 바람직하다. 상기 조성물을 적하하는 공정은 질소 분위기 중이나 유기 가스 분위기 중에서 실시해도 된다.
액체방울 토출법으로서는 피에조 시스템(piezo system)을 이용할 수가 있다. 피에조 시스템은 액체방울의 제어성이 뛰어나고 잉크 선택의 자유도가 높기 때문에 잉크젯 프린터에서도 이용되고 있다. 또 피에조 시스템에는 MLP(Multi Layer Piezo)타입과 MLChip(Multi Layer CeRAM IC Hyper Integrated Piezo Segments) 타입이 있다. 또, 조성물의 용매에 따라서는 발열체를 발열시키고 기포를 일으키게 하여 용액을 압출하는 이른바 서멀 방식을 이용한 액체방울 토출법으로도 된다.
(실시 형태 11)
본 발명에 따른 박막 트랜지스터 또는 그를 포함하는 디스플레이 장치는 도 42에 나타내는 액체방울 토출 시스템에 의해 형성하는 것이 바람직하다. 우선, CAD, CAM, CAE 등의 회로설계 툴(1100)에 의하여 회로설계를 하여 소망하는 박막 및 얼라인먼트용 마커의 배치 장소를 결정한다.
상기 설계된 박막 및 얼라인먼트용 마커의 배치 장소를 포함하는 박막 패턴의 데이터(1101)는 기록 매체 또는 LAN(Local Area Network) 등의 정보망을 매개하여 액체방울 토출 장치를 제어하는 컴퓨터(1002)에 입력된다. 상기 박막 패턴의 데 이터(1101)에 근거하여 액체방울 토출수단(1003)이 포함하는 노즐(통 모양의 앞의 가는 구멍으로부터 액체나 기체를 분출하게 하는 장치) 중에서 그 박막을 구성하는 재료를 포함하는 조성물을 저장하거나 또는 그 조성물을 저장하는 탱크와 접속되어 있는 최적한 토굴구경을 가진 노즐이 결정되고, 그후 액체방울 토출수단(1003)의 이동 경로가 결정된다. 미리 최적인 노즐이 정해져 있는 경우에는 그 노즐의 이동 경로만을 설정하면 된다.
상기 박막이 형성되는 기판(1004) 상에 포토리소그래피 기술이나 레이저광을 이용하여 얼라인먼트용 마커(1017)를 형성한다. 상기 얼라인먼트용 마커가 형성된 기판을 액체방울 토출 장치 내의 스테이지(1016)에 제공하고, 해당 장치에 포함된 촬상수단(1005)에 의해 얼라인먼트용 마커의 위치를 검출한다. 그후, 상기 위치는 화상 처리장치(1006)를 매개하여 컴퓨터(1002)에 위치정보(1007)으로서 입력된다. 컴퓨터(1002)에서는 CAD 등에 의해 설계된 박막 패턴의 데이터(1101)와 촬상수단(1005)에 의해 얻을 수 있는 얼라인먼트용 마커의 위치정보(1007)를 대조하여 기판(1004)과 액체방울 토출수단(1003)과의 위치 맞춤을 실시한다.
그후, 콘트롤러(1008)에 의해 제어된 액체방울 토출수단(1003) 또는 XYθ스테이지(1016)가, 상기 결정된 이동 경로에 따라 이동하여(화살표 방향) 액체방울 토출수단(1003)으로부터 조성물을 토출함으로써 소망하는 박막 패턴(1109)이 형성된다. 여기서, 조성물의 토출량은 토출구의 지름을 선택함으로써 적당 조정할 수가 있지만, 토출구의 이동속도, 토출구와 기판과의 간격, 조성물의 토출속도, 토출공간의 분위기, 그 공간의 온도, 습도 등의 모든 조건에 의해 미묘하게 달라진다. 따 라서, 이러한 조건을 제어할 수 있도록 하는 것이 바람직하다. 이들은 미리 실험 또는 평가에 의해 최적인 조건을 요구해 두어 조성물의 재료마다 데이타베이스(1119)화하여 두는 것이 바람직하다.
박막 패턴 데이터로서는 예를 들면 액정디스플레이 장치 및 발광 장치 등에 이용되는 모듈용 TFT기판의 회로도 등을 들 수 있다. 도 42에서 원안의 회로도는 이러한 모듈용 TFT기판에 이용되는 도전막을 모식적으로 나타낸 것이다. 1121은 게이트 배선, 1122는 소스 신호선(2번째 배선), 1123은 화소 전극 또는 정공 주입 전극 또는 전자 주입 전극, 1120은 기판, 1124는 얼라인먼트용 마커를 나타낸다. 물론 박막 패턴(1109)은 박막 패턴 정보에서의 게이트 배선(1121)에 대응한다.
또, 액체방울 토출수단(1003)은 여기에서는 노즐(1110,1111,1112)이 일체화된 구성으로 되어 있지만 이것에 한정되는 것은 아니다. 또, 각 노즐은 각각 복수의 토출구(1013,1114,1115)를 가지고 있다. 상기 박막 패턴(1109)은 노즐(1110) 중에서 소정의 토출구(1013)를 선택함으로써 형성된 것이다.
상기 액체방울 토출수단(1003)은 모든 선 폭의 박막 패턴의 제조에 대응할 수 있도록, 또 택트 타임(tact time)을 향상시키기 위해 토출구의 지름, 토출량 또는 노즐 피치가 다른 복수의 노즐을 제공해 두는 것이 바람직하다. 또, 토출구의 간격은 할 수 있는 한 좁은 것이 바람직하다. 또, 액체방울 토출수단(1003)은 1m×1m이상으로부터 또는 그보다 2배나 3배만큼의 대면적을 갖는 기판상에 처리량이 높은 토출을 실시하기 위해서 1m 이상의 길이를 갖는 노즐을 준비해 두는 것이 바람직하다. 또한, 액체방울 토출수단(1003)은 신축 기능을 갖추고 토출구의 간격을 자 유롭게 제어할 수가 있도록 해도 된다. 또, 고해상도, 즉 매끄러운 패턴을 형성하기 위해서 노즐 또는 헤드가 비스듬하게 기울도록 해 두는 것이 바람직하다. 이에 따라 구형 모양 등의 대면적 상에 묘화가 가능해진다.
헤드의 노즐 피치를 바꾼 것을 하나의 헤드에 평행하게 제공해도 된다. 이 경우에는 토출구 지름은 같아도 되고 다르게 해도 된다.
상기와 같이 복수의 노즐을 이용한 액체방울 토출 장치로 이루어지는 경우에는 사용하고 있지 않은 노즐을 수납하기 위한 대기 장소를 마련해 둘 필요가 있다. 이 대기 장소에는 가스 공급수단과 샤워 헤드를 제공함으로써 조성물의 용매와 같은 기체의 분위기 하에 치환할 수가 있기 때문에 건조를 어느 정도 방지할 수가 있다. 또, 청정한 공기를 공급하고 작업 영역의 먼지를 저감하는 크린 유니트 등을 제공해도 된다.
상기 노즐의 사양으로 인하여 토출구의 간격이 좁게 할 수 없는 경우에는 노즐 피치가 디스플레이 장치에서의 화소의 정수 배가 되도록 설계하면 된다. 따라서 노즐을 이동시켜 조성물을 토출할 수가 있다.
상기 촬상수단(1005)로서는 CCD(전하결합소자)와 같은 빛의 강약을 전기신호로 변환하는 능동 소자를 이용한 카메라를 사용하면 된다.
상술한 방법은 기판(1004)을 실은 스테이지(1016)를 고정하고 액체방울 토출수단(1003)이 결정된 경로에 따라 주사시킴으로써 박막 패턴(1109)을 형성하는 것이다. 한편, 액체방울 토출수단(1003)을 고정하고, 박막 패턴의 데이터(1101)에 근거하여 결정된 경로에 따라 스테이지(1016)를 XYθ방향으로 반송시킴으로써 박막 패턴(1109)을 형성해도 된다. 상기 액체방울 토출수단(1003)이 복수의 노즐을 가지고 있는 경우에는 그 박막을 구성하는 재료를 포함하는 조성물을 저장하고, 또는 해조성물을 저장하는 탱크와 접속되어 있는 최적인 토출구 지름을 갖는 노즐을 결정할 필요가 있다.
또, 상술한 방법은 노즐(1110)의 소정의 한 개의 토출구만을 이용하여 박막 패턴(1109)을 토출형성하는 것이지만, 형성하는 박막의 선 폭이나 막 두께에 따라 복수의 토출구를 이용하여 조성물을 토출하여도 된다.
또, 여분의 노즐들을 사용하여도 된다. 예를 들면 최초로 노즐(1012)(또는 1111)로부터 조성물이 토출되지만, 노즐(1110)로부터도 노즐(1012)(또는 1111)과 동일한 조성물이 토출되도록 토출 조건을 제어한다. 따라서 전방의 노즐(112)에 대해 토출구 막힘 등의 지장을 초래해도 후방의 노즐(1110)로부터 조성물을 토출할 수가 있기 때문에 적어도 배선의 단선 등을 방지하는 것이 가능해진다.
토출구 지름이 다른 복수의 노즐로부터 조성물을 토출하여도록 토출 조건을 제어함으로써 평탄한 박막을 보다 단축된 택트 타임에 형성할 수가 있다. 이 방법은 특히 LCD에서의 화소 전극과 같이 조성물의 토출 면적이 크고, 평탄성이 요구되는 것과 같은 박막의 형성에 특별히 적합하다.
또, 토출구 지름이 다른 복수의 노즐로부터 조성물을 토출하도록 토출 조건을 제어함으로써 배선의 선 폭이 다른 패턴을 한 번에 형성할 수가 있다.
또한, 토출구 지름이 다른 복수의 노즐로부터 조성물을 토출하여도록 토출 조건을 제어함으로써 절연막의 일부에 제공된 어스펙트 비가 높은 개공부에 조성물 을 충전시킬 수가 있다. 이 방법에 의하면 보이드[절연막과 배선 사이에 생기는 인서트(insert) 구멍]가 생기지 않고 평탄화된 배선을 형성할 수가 있다.
상기한 바와 같이 박막이나 배선의 형성에 이용되는 액체방울 토출 시스템에 대해 상기와 같이 박막 패턴을 나타내는 데이터를 입력하는 입력수단과 상기 데이터에 근거하여 상기 박막을 구성하는 재료를 포함하는 조성물을 토출하기 위한 노즐의 이동 경로를 설정하는 설정수단과 기판상에 형성된 얼라인먼트용 마커를 검출하기 위한 촬상수단과 전기 노즐의 이동 경로를 제어하는 제어수단을 포함하는 구성으로 함으로써 액체방울 토출시에서의 노즐 또는 기판의 이동 경로를 적확하게 제어할 필요가 있다. 액체방울 토출 시스템을 제어하는 컴퓨터에 조성물 토출 조건 제어 프로그램을 읽어들임으로써, 토출하는 조성물이나 그 패턴에 따라 노즐 또는 기판 이동 속도, 조성물의 토출량?분사 거리?분사 속도, 토출 환경, 토출 온도, 토출 습도, 기판 가열 온도 등의 조건도 정확하게 제어할 수가 있다.
따라서 소망하는 굵기, 두께, 형상을 갖는 박막이나 배선을, 짧은 택트 타임, 고 처리량 하에서 소망하는 장소에 정밀도 좋게 제조할 수가 있다. 또한, 그러한 박막이나 배선을 이용하여 제조한 TFT와 같은 능동 소자, 그 능동 소자를 이용하여 제조한 액정 디스플레이(LCD), 유기 EL 디스플레이와 같은 발광 장치, LSI 등의 제조 수율을 향상시킬 수가 있다. 특히, 본 발명을 이용함으로써 임의의 장소에 박막이나 배선의 패턴을 형성할 수 있고, 형성하는 패턴의 굵기, 두께, 형상도 조정할 수 있다. 따라서, 대면적의 능동 소자 기판 등도 저비용으로 고 수율로 제조할 수가 있다.
(실시 형태 12)
본 실시 형태에서는 도 43 내지 도 48을 참조하여 상기한 액체방울 토출 시스템을 이용한 실시 형태에 대해 설명한다.
도 43a 및 도 43b는 연속적 토출용 노즐(1204)과 단속적 토출용 노즐(1209)을 이용하여 게이트 전극층을 제조하는 방법을 나타낸 것이다. 우선, 연속적 토출용 노즐(1204)을 이용하여 게이트 배선, 용량 배선 등의 비교적 굵은 배선을 형성한다. 여기서, 기판(1201)상에는 제1 절연층(1028)이 형성되어 있기 때문에 그 사이 틈에 도전재료를 포함하는 조성물이 토출되도록 기판이 탑재된 스테이지(1020) 또는 노즐의 이동 경로를 제어한다. 예를 들면, 스테이지(1020)가 화살표 방향으로 이동하도록 제어한다. 연속적 토출용 노즐(1204)을 이용함으로써, 배선부(1205)를 누들 형상(noodle shape)으로 형성할 수가 있어 택트 타임을 단축할 수가 있다. 또 양노즐로부터 토출되는 도전재료는 같아도 되고 차이가 나도 된다.
도 43b에 나타낸 바와 같이 배선부(1205)를 형성한 후에, 단속적 토출용 노즐(1209)을 이용하여 전극부(1208)를 형성한다. 이때 예를 들면 스테이지(1020)는 화살표 방향으로 이동하도록 제어한다. 또, 전극부(1208)를 형성하기 전에 배선부(1205)에 대하여 UV광(1210)을 조사해 둠으로써 크로스 라인(전극부)을 토출 형성하기 쉬워진다.
도 44는 단속적 토출구(1232a)와 연속적 토출구(1232b)를 복합화한 노즐(1231)을 이용하고, 배선부(1206)와 전극부(1208)를 동시에 형성하는 방법을 나타낸 것이다. 또, 여기에서는 가동 노즐로 하고 화살표 방향으로 노즐(1231)이 이 동하도록 나타냈지만 스테이지(1020)가 이동하도록 해도 된다.
도 45는 복합화된 연속적 토출용 노즐(1222)과 단속적 토출용 노즐(1225)을 이용하여 게이트 전극층과 제1 절연층을 동시에 형성하는 방법을 나타낸 것이다. 여기서, 노즐(1222a)로부터는 배선부를 구성하는 도전재료를 포함하는 조성물이 토출되고 노즐(1222b)로부터는 제1 절연층을 구성하는 수지가 토출된다. 또, 단속적 토출용 노즐(1225)로부터는 배선부를 구성하는 도전재료와 동일 또는 다른 도전재료를 포함하는 조성물이 토출되어 전극부가 형성된다. 또한, 여기에서는 가동 노즐로 하고, 화살표 방향으로 노즐(1222,1225)이 이동하도록 나타내지만, 스테이지(1020)가 이동하도록 해도 된다.
도 46a 및 도 46b는 1개의 고정 노즐(1233)을 이용하여 배선부(1206)와 전극부(1208)를 형성하는 방법을 나타낸 것이다. 우선, 스테이지를 일정 방향(화살표 방향)으로 반송하여 연속적 토출에 의해 배선부(1206)를 토출 형성한다. 다음으로 도 46b에 나타낸 바와 같이 스테이지를 화살표와 같이 회전시키고, 스테이지를 일정 방향(화살표 방향)으로 반송하며, 단속적 토출에 의해 전극부(1208)를 형성한다. 이와 같이 고정 노즐(1233)은 연속적 토출과 단속적 토출을 할 수 있도록 설계해 둘 필요가 있다.
도 47a 및 도 47b는 접촉구멍부를 제외하고 연속적 토출용 노즐(1211)에 의해 층간 절연막 또는 평탄화막(제3절연층)을 형성하고, 단속적 토출용 노즐(1214)로 접촉구멍부에 도전체를 형성하는 방법을 나타낸 것이다. 연속적 토출용 노즐(1211)을 이용하여 접촉구멍부를 제외하고 절연층을 형성하는 경우에는 접촉구멍 부의 장소에 상당하는 토출구가 닫히도록 제어할 필요가 있다. 또, 여기에서는 가동 노즐로 하고, 화살표 방향으로 노즐(1211,1214)이 이동하도록 나타내지만 스테이지(1020)가 이동하도록 해도 된다.
상기 접촉구멍부에 도전체를 형성하는 다른 방법으로서 도 48c에 나타낸 바와 같이 개공부 검출수단(1216), CPU(1217), 콘트롤러(1218)를 이용하여 접촉구멍을 검출하고, 그 위치정보를 기초로 노즐(1019)을 제어하여 도전재료를 토출하여도 된다. 다른 방안으로는 같은 원리를 이용하여 배선부나 전극부의 단선부를 리페어(repair)해도 된다.
상기 접촉구멍에 도전체를 형성한 후에 연속적 토출 또는 단속적 토출에 의해 화소 전극을 형성한다(도 48d). 또, 여기에서는 가동 노즐로 하고, 화살표 방향으로 노즐(1021)이 이동하도록 나타내지만, 스테이지(1020)가 이동하도록 해도 된다.
이와 같이 연속적 토출 또는 단속적 토출이 가능한 노즐 또는 그들을 조합한 노즐을 이용하고 그들을 제어함으로써, 토출 조성물 및 토출 타이밍에 관계없이 단축된 택트 타임에서 소망한 패턴을 형성할 수가 있다. 또, 기판이 대면적으로 되는 경우에는 그러한 노즐을 기판상의 복수의 장소에서 가동할 수 있도록 설계함으로써, 보다 단축된 택트 타임에 소망한 패턴을 형성할 수가 있다. 또 본 실시 형태는 다른 실시 형태와 자유롭게 조합할 수가 있다.
(실시 형태 13)
도 39는 본 발명에 따른 액티브 매트릭스형 액정디스플레이 장치의 화소부의 평면도이다. 박막 트랜지스터(1230)의 게이트 전극(1014)은 주사선(1202)에 접속되어 있고 소스 전극(1219)은 신호선(1221)에 접속되어 있으며 드레인 전극(1220)은 화소 전극(1224)에 접속되어 있다. 도 23 및 도 24는 도 39의 C-D의 단면으로부터 본 공정도이며, 박막 트랜지스터(1230)로서 채널 보호형 TFT를 이용했을 경우를 나타낸다.
기판(1000) 상의 적어도 게이트 전극층이 형성되는 부분에 사전 처리를 실시한다. 여기에서는 티탄(Ti)막을 1nm 내지 5nm 두께를 갖도록 형성한 후에 질소 분위기하에서 230℃로 고온에서 구어 산화 티탄막(1001)을 얻는다(도 23a). 막 두께나 소성 조건은 이에 한정되는 것은 아니다. 또, Ti 이외에도 Sc(스칸듐), V(바나듐), Cr(크롬), Mn(망간), Fe(철), Co(코발트), Ni(니켈), Cu(동), Zn(아연) 등의 소위 3d 천이 원소나, W(텅스텐), Al(알루미늄), Ta(탄탈), Zr(지르코늄), Hf(하프늄), Ir(이리듐), Nb(니오브), Pd(팔라듐), Pt(백금)의 산화물, 질화물, 질산화물을 사용할 수도 있다. 이러한 금속을 직접 형성했을 경우에는 게이트 전극층이 형성되는 부분 이외를 제거하거나 또는 산화, 질화, 질산화함으로써 절연화할 필요가 있지만, 예를 들면 이러한 금속의 산화물, 질화물, 질산화물을 스프레이 등에 의하여 직접 기판 전면에 또는 선택적으로 형성해도 된다. 또, 산화 티탄은 광촉매 물질로서도 알려진 재료이지만, 그 밖에도 티탄산 스트론튬(strontium)(SrTiO3), 셀렌화 카드뮴(CdSe), 탄탈산칼륨(KTaO3), 황화카드뮴(CdS), 산화 지르코늄(ZrO2), 산화 니오브(Nb2O5), 산화 아연(ZnO), 산화철(Fe2O3), 산화 텅스텐(WO3) 등의 광촉매 물질 을 형성해도 된다. 또, 이러한 금속을 주성분으로 하는 재료 이외에도 폴리이미드, 아크릴, 실록산 등의 내열성 수지를 형성하거나 플라즈마 처리(매우 적합하게는 대기압 플라즈마)를 실시하거나 해도 된다. 이러한 기초 사전 처리에 의하여 기판(100)으로 게이트 전극층과의 밀착성을 높일 수가 있다. 또, 특히 산화 티탄을 형성했을 경우에는 빛의 투과율을 향상시킬 수가 있다. 상기 기초 사전 처리는 생략할 수도 있지만, 기판과 도전막과의 밀착성을 향상시키기 위하여 가능한 한 실시할 수 있다.
다음으로, 전기 기초 사전 처리를 했을 경우에는 그 처리가 이루어진 부분의 윗 쪽에 게이트 배선(1103), 게이트 전극(1104), 용량 배선(1105)을 패턴 형성하기 위한 제1 절연층(수지 패턴)(1102)을 형성한다(도 23a). 여기에서는 감광성 폴리이미드, 감광성 아크릴, 감광성 실록산 등의 투명 감광성 수지를 스핀 코트, 딥 스핀, 스프레이 등에 의하여 기판 전면에 도포하고, 소성 공정에 의하여 고체화시킨 후, 노광, 현상 공정을 거쳐 절연층(1102)을 형성한다. 또, 투명 감광성 수지로서는 상기 재료에 한정되는 것은 아니지만 도전재료를 형성한 후의 건조, 소성온도에 견딜 수 있도록 내열성을 겸하고 있는 것이 바람직하다.
감광성을 가지지 않는 투명 수지를 이용하는 경우에도 그 투명 수지를 미리 기판 전면에 도포한 후에 포토레지스트를 형성하고, 노광, 현상 공정을 거쳐 제1 절연층(1102)을 형성해도 된다. 또, 제1 절연층(1102) 안을 빛이 통과하지 않는 구조로 한 경우에는 예를 들면 TFT의 윗 쪽으로부터 입사하는 외광을 이용한 반사형 액정디스플레이 장치의 경우에는 수지는 투명하지 않아도 된다. 예를 들면 포토레 지스트를 기판 전면에 형성한 후에 노광, 현상 공정을 거쳐 제1 절연층(1102)을 형성해도 된다. 또, 포토레지스트로서는 네가티브형(현상 후에 노광 부분이 패턴으로서 남는다), 포저티브형(현상 후에 비노광 부분이 패턴으로서 남는다)을 함께 사용하는 것이 가능하다. 또, 이들 절연층(1102)으로 바꾸어 패턴 형성 가능한 투명 또는 불투명의 무기막을 사용하는 것도 가능하다.
제1 절연층(1102)의 사이 틈에 제1도전재료를 포함하는 조성물을 토출함으로써, 게이트 배선(1103), 게이트 전극(1104), 용량 배선(1105)(이하, 이들을 총칭하여 게이트 전극층이라고 한다)을 형성한다(도 23b). 게이트 전극층은 그 조성물을 토출한 후, 그 조성물에 대하여 100℃, 3분간의 건조를 실시하고, 또한 질소 또는 산소 분위기 하에서 200 내지 350℃로 15분간 내지 30분간의 소성을 실시하는 것으로 형성하지만 이 조건에 한정되는 것은 아니다.
상기 제1도전재료로서는 도전막의 기능에 따라 여러 가지의 재료를 선택할 수가 있지만, 대표적인 것으로서 은(Ag), 구리(Cu), 금(Au), 니켈(Ni), 백금(Pt), 크롬(Cr), 주석(Sn), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 레늄(Re), 텅스텐(W), 알루미늄(Al), 탄탈(Ta), 인듐(In), 텔루르(Te), 몰리브덴(Mo), 카드뮴(Cd), 아연(Zn), 철(Fe), 티탄(Ti), 실리콘(Si), 게르마늄(Ge), 지르코늄(Zr), 바륨(Ba), 안티몬 납, 산화 주석?안티몬, 불소 도프 산화 아연, 탄소, 그래파이트(graphite), 그라씨 카본(glassy carbon), 리튬, 베릴륨, 나트륨, 마그네슘, 칼륨, 칼슘, 스칸듐, 망간, 지르코늄, 갈륨, 니오브, 나트륨, 나트륨-칼륨 합금, 마그네슘/구리 혼합물, 마그네슘/은 혼합물, 마그네슘/ 알루미늄 혼합물, 마그네슘/ 인듐 혼합물, 알루미늄/산화알루미늄 혼합물, 리튬/알루미늄 혼합물 등, 할로겐화은의 미립자 등, 또는 분산성 나노 입자, 또는 투명 도전막으로서 사용되는 ITO(indium tin oxide), 산화 아연(ZnO), 갈륨을 첨가한 산화아연(GZO), 산화 인듐에 2 내지 20%의 산화 아연을 혼합한 산화 인듐 아연(IZO), 유기 인듐, 유기 주석, 질화 티탄 등을 사용할 수가 있다.
여기서, 상기 게이트 배선(1103)과 게이트 전극(1104) 및 용량 배선(1105)은 동일한 재료로 형성한다. 다른 방안으로는 상기 게이트 배선(1103)의 선 폭이나 길이에 따라 다른 재료를 적합하게 사용하여도 된다. 예를 들면, 비교적 큰 면적을 갖는 게이트 배선(1103)이나 캐패시터 배선(1105)(도 39의 1202, 1204에 각각 대응한다)은 구리 또는 알루미늄과 같은 염가의 재료를 이용하며, 상기 게이트전극(1104)에 대해서는 저저항의 은(Ag)을 사용한다.
여기에서는 상기 제1 절연층(1102)을 형성한 후에 상기 제1 절연층(1102) 내에 게이트 전극층을 매립하도록 형성한다. 다른 방안으로는 액체방울 토출법을 이용하여 제1 절연층(1102)과 게이트 전극층을 동시에 형성해도 된다. 또 다른 방안으로는 제1 절연층(1102)을 구성하는 조성물을 토출하고 그것이 건조되어 고체화되기 전에(또는 가소성 후에), 게이트 전극층을 구성하는 조성물을 토출하며, 마지막으로 양자를 건조하고 소성하여도 된다. 이 경우에는 노광 공정 및 현상 공정을 삭감할 수가 있고, 이에 따라 공정 수를 대폭적인 단축할 수 있다. 또, 양자를 동시에 형성하는 경우는 도 45에 나타낸 바와 같이 토출구 지름이나 재료의 종류가 다른 복수의 노즐로부터 동시에 토출하는 방법을 이용할 수가 있다.
여기에서는 산화 티탄막(1001)을 형성한 후에 제1 절연층(1102)을 형성한다. 다른 방법으로는 도 56에 나타낸 바와 같이 제1 절연층(1102)을 형성한 후에 티탄막(1092)을 형성하고, 액체방울 토출수단에서 사용하는 노즐(1091)을 이용하여 게이트 전극층을 형성한 후에 티탄막(1092)을 에칭 제거하거나(도 56a), 또는 티탄막(1092)의 게이트 전극층 이외의 부분을 산화시켜 절연화하여도 된다(도 56b). 여기서, 도 56b의 경우에는 티탄막(1092)을 소성하여 산화 티탄막(1194)을 형성하는 것과 동시에 게이트 전극층의 소성도 실시할 수가 있다. 또, 게이트 전극층을 평탄화하고 평활화할 수가 있다. 이 방법은 다른 도전막을 형성하는 경우에도 채용할 수가 있다.
이상에서 설명한 액체방울 토출수단에서 사용하는 노즐의 지름은 0.1 내지 50μm(바람직하게는 0.6 내지 26μm)로 설정하고, 노즐로부터 토출되는 조성물의 토출량은 0.00001 pl 내지 50 pl(바람직하게는 0.0001 내지 40 pl)로 설정한다. 이 토출량은 노즐의 지름 크기에 비례하여 증가한다. 피처리물과 노즐 토출구는 소망하는 장소에 적하하기 위해서 가능한 한 접근해 두는 것이 바람직하다. 피처리물과 노즐 토출구의 간격은 매우 적합하게는 0.1 내지 2mm 정도로 설정한다. 노즐 지름을 바꾸지 않고서도 압전 소자에 인가되는 펄스 전압을 바꾸는 것에 의하여 토출량을 제어할 수도 있다. 이러한 토출 조건은 선 폭이 약 10μm 이하가 되도록 설정해 두는 것이 바람직하다.
토출구으로부터 토출하는 조성물은 비저항치를 고려하여 금, 은 또는 구리의 재료를 용매에 용해시키거나 또는 분산시킨 것을 사용하는 것이 바람직하다. 보다 바람직하지는 저저항인 은 또는 구리를 사용하면 된다. 구리를 이용하는 경우에는 불순물을 방지하기 위하여 배리어막을 제공하면 된다. 용매로서는 초산 부틸, 초산에틸 등의 에스테르류, 이소프로필 알코올, 에틸 알코올 등의 알코올류 또는 메틸 에틸 케톤, 아세톤 등의 유기용제 등을 사용하면 된다. 여기서, 구리를 배선으로서 사용하는 경우의 배리어막으로서는 질화 실리콘, 질산화 실리콘, 질화 알루미늄, 질화 티탄, 질화 탄탈(TaN：Tantalum Nitride) 등 질소를 포함하는 절연성 또는 도전성의 물질을 사용하면 되고, 이들을 액체방울 토출법으로 형성해도 된다.
액체방울 토출법을 위하여 사용하는 조성물은 건조를 방지하여 토출구로부터 조성물을 원활하게 토출할 수 있도록 하기 위해서 300 mPa?s 이하의 점도를 갖는 것이 바람직하며, 보다 바람직하게는 50 mPa?s 이하인 것이 적합하다. 사용하는 용매나 용도에 맞추어 조성물의 점도, 표면장력 등은 적합하게 조정하면 된다. 예를 들면, ITO, ITSO, 유기 인듐 또는 유기 주석(organotin)을 용매에 용해시키거나 또는 분산시킨 조성물은 5 내지 50 mPa?s의 점도를 가지며 바람직하게는 15 내지 20 mPa?s의 점도를 갖고, 은을 용매에 용해 또는 분산시킨 조성물은 5 내지 20 mPa?s의 점도를 가지며, 금을 용매에 용해 또는 분산시킨 조성물은 10 내지 20 mPa?s의 점도를 갖는다.
각 노즐의 지름이나 소망한 패턴 형상 등에 의존하지만, 노즐의 로딩 방지나 고정밀 패턴의 제조를 위하여 도전재료의 입자의 지름은 0.1μm이하와 같이 가능한 한 작은 것이 바람직하다. 조성물은 전해법, 아트마이즈법 또는 습식 환원법 등의 공지의 방법으로 형성되는 것으로, 그 입자 사이즈는 일반적으로 약 0.5 내지 10μ m이다. 상기 조성물을 가스중 증발법으로 형성하는 경우에는 분산제로 보호된 나노 입자는 약 7nm의 미세한 입경을 갖는다. 또, 그 표면이 피복제로 피복되는 나노 입자는 용매 내에서 응집이 없이 실온에서 안정하게 분산하며, 액체와 거의 같은 거동을 나타낸다. 따라서, 피복제를 사용하는 것이 바람직하다.
다른 방안으로는, 일도전재료의 주위를 다른 도전재료로 덮인 입자를 포함하는 조성물을 토출 형성하여 게이트 전극층을 형성해도 된다. 이 경우에는 양 도전재료의 사이에 버퍼층을 제공해 두는 것이 바람직하다. 예를 들면, 도 49에 나타낸 바와 같이 Cu(1310)의 주위를 Ag(1311)로 덮은 입자(도 49a)에 대하여 Cu(1310)와 Ag(1311)의 사이에 Ni 또는 NiB(니켈 붕소)로 이루어진 버퍼층(1312)을 제공한 입자 구조를 들 수 있다(도 49b).
도전재료를 포함하는 조성물의 소성공정에서 분압비로 10 내지 30 %의 산소를 혼합시킨 가스를 적극적으로 사용함으로써, 게이트 전극층을 구성하는 도전막의 저항률을 떨어뜨리고, 또한 그 도전막의 박막화 및 평활화를 도모할 수가 있다. 여기서, 상기 소성의 전후에서의 도전막의 변화의 모습을 간단하게 설명한다. Ag와 같은 도전재료를 포함하는 조성물(나노 페이스트라고 한다)은 도전재료를 유기 용제에 분산시키거나 또는 용해시킨 것이지만, 그 밖에도 분산제나 바인더라고 불리는 열강화성 수지가 포함되어 있다. 특히 바인더에 관해서는 소성시에 크랙이나 불균일한 소성 얼룩이 발생하는 것을 방지하는 기능을 가진다. 그리고, 건조 또는 소성공정에 의하여 유기용제의 증발, 분산제의 분해 제거 및 바인더에 의한 경화 수축이 동시에 진행함으로써 나노 입자끼리가 융합하여 나노 페이스트가 경화한다. 이 경우, 나노 입자는 수십 내지 백수십nm까지 성장하고 근접하는 성장 입자끼리에서 융착 및 서로 연쇄함으로써 금속 연쇄체를 형성한다. 한편, 남은 유기 성분의 대부분(약 80 내지 90 %)은 금속 연쇄체의 외부로 압출되어, 결과적으로 금속 연쇄체를 포함하는 도전막과 그 외측을 덮은 유기 성분으로 이루어진 막이 형성된다. 유기 성분으로 이루어진 막은 나노 페이스트를 질소 및 산소를 포함하는 분위기 하에서 고온에서 소성할 때에 기체 중에 포함되는 산소와 유기 성분으로 이루어지는 막중에 포함되는 탄소나 수소 등이 반응함으로써 제거할 수가 있다. 또, 소성분위기 하에 산소가 포함되지 않은 경우에는 별도로 산소 플라즈마 처리 등에 의하여 유기 성분으로 이루어지는 막을 제거할 수가 있다. 상기와 같이 나노 페이스트를, 질소 및 산소를 포함하는 분위기 하에서 소성 또는 건조한 후에 산소 플라즈마로 처리함으로써 유기 성분으로 이루어지는 막은 제거되기 때문에 잔존하는 금속 연쇄체를 포함하는 도전막의 평활화, 박막화 및 저저항화를 달성할 수가 있다. 또, 도전재료를 포함하는 조성물을 감압 하에서 토출함으로써 조성물 중의 용매가 휘발하기 때문에 후의 가열 처리(건조 또는 소성) 시간을 단축할 수도 있다.
상기 건조 및 소성 공정에 추가하여, 표면을 평활화, 평탄화하기 위한 처리를 실시해도 된다. 그 처리의 대표적인 것을 도 38에 나타낸다. 도 38은 프레스 메커니즘(1300)에 의하여 도전막의 평탄화를 실시하는 것으로, 히터(1301)로 가열하면서 실시하는 것이 바람직하다. 도 38b는 미세 브러쉬(1303)를 포함하는 롤러(1302) 내에 기판을 탑재한 스테이지(1304)를 화살표 방향으로 반송시킴으로써 평탄화를 실시하는 것이지만, 롤러 자체를 이동시켜도 된다. 도 38c는 CMP법의 모 식도이지만, 연마용 패드(1308) 내에 슬러리(slurry)(1307)라고 하는 연마 용제를 공급하고, 웨이퍼 캐리어(1306)의 회전과 플래튼(platen)이라고 하는 회전대의 회전에 의한 가압과 연마용 패드의 연마에 의해 평탄화를 실시하는 것이다. 금속용으로는 산성 용액에 알루미나의 미분말을 혼합한 것이 사용되며, 절연물로서는 알칼리성의 콜로이드 형상 실리카를 혼합한 것이 주로 사용된다. 또, 도시하지 않지만 에치백이나 리플로우 등도 채용할 수가 있다. 또, 상기 평탄화 처리는 도전막뿐만 아니라 특히 액체방울 토출법으로 형성된 절연막, 반도체막 등에 이용하는 것도 유효하다.
상기 기판으로서는 유리 기판, 석영 기판, 알루미나 등의 절연물질로 형성되는 기판, 후속 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 이용할 수가 있다. 이 경우에는 산화 실리콘(SiOx), 질화 실리콘(SiNx), 질산화 실리콘(SiOxNy)(x＞y), 질산화 실리콘(SiNxOy)(x＞y) 등(x,y = 1, 2, …)과 같은 기판 측으로부터 불순물 등의 확산을 방지하기 위한 기초 절연막을 형성해 두어도 된다. 또, 스테인리스 등의 금속 또는 반도체 기판 등의 표면에 산화 실리콘이나 질화 실리콘 등의 절연막을 형성한 기판 등도 이용할 수가 있다.
상기 게이트 전극층 상에 게이트 절연막(1106)을 형성한다(도 23c). 상기 게이트 절연막은 플라즈마 CVD 또는 스퍼터링 등의 박막 형성방법을 이용하여 질화 실리콘, 산화 실리콘, 질산화 실리콘 또는 질산화 실리콘를 포함하는 막을, 단층으로 또는 적층시켜 형성하는 것이 바람직하다. 적층하는 경우에는 예를 들면 기판 위에 순차적으로 산화 실리콘막, 질화 실리콘막, 산화 실리콘막을 형성하는 것이 바람직하다.
상기 게이트 절연막(1106) 상에 반도체막(1107)을 형성한다(도 23c). 상기 반도체막으로서는 비정질 반도체, 결정성 반도체 또는 반비정질 반도체로 형성한다. 이들 반도체로서는 실리콘, 실리콘?게르마늄(SiGe) 등을 주성분으로 하는 반도체막을 사용할 수가 있다. 상기 반도체막은 플라즈마 CVD에 의해 막 두께가 10 내지 100nm로 되도록 형성하는 것이 바람직하다.
상기한 반비정질 반도체 중에서 SAS(반비정질 실리콘)의 제조방법에 대해 간단하게 설명한다. SAS는 규화물 기체를 글로우 방전 분해함으로써 얻을 수 있다. 대표적인 규화물 기체로서는 SiH4이며, 그 외에도 Si2H6, SiH2Cl2, SiHCl3, SICl4, SiF4 등을 사용할 수가 있다. 이 규화물 기체를 수소, 수소와 헬륨, 아르곤, 크립톤, 네온 중에서 선택된 적어도 하나의 희가스 원소로 희석하여 사용함으로써 SAS의 형성을 용이하게 할 수가 있다. 희석율은 10 배 내지 1000 배의 범위에서 규화물 기체를 희석하는 것이 바람직하다. 물론, 글로우 방전 분해에 의한 피막의 반응 생성은 감압하에서 실시하지만, 압력은 개략 0.1 Pa 내지 133 Pa의 범위에서 실시하는 것이 바람직하다. 글로우 방전을 형성하기 위한 전력은 1 MHz 내지 120 MHz, 바람직하지는 13 MHz 내지 60 MHz의 고주파 전력을 공급하면 된다. 기판 가열 온도는 300도 이하가 바람직하고, 100 내지 200도의 기판 가열 온도가 바람직하다.
상기 규화물 기체 내에 CH4, C2H6 등의 탄화물 기체 또는 GeH4, GeF4 등의 게르마늄화 기체를 혼입함으로써 에너지 밴드 폭을 1.5 내지 2.4 eV 또는 0.9 내지 1.1 eV로 제어해도 된다.
상기 SAS는 원자가 전자 제어를 목적으로 하는 불순물 원소를 의도적으로 첨가하지 않을 때에 약한 n형 전기 전도성을 나타낸다. 이는 비정질 반도체를 성막 할 때보다 높은 전력의 글로우 방전을 실시하기 위하여 산소가 반도체막 내에 혼입하기 쉽다는 사실에 기인한다. 여기서, TFT의 채널 형성 영역을 제공하는 제1 반도체막에 대해서는 p형을 부여하는 불순물 원소를 이 성막과 동시에 또는 성막 후에 첨가함으로써 문턱치 제어를 하는 것이 가능해진다. p형을 부여하는 불순물 원소로서는 대표적으로는 붕소이며, B2H6, BF3 등의 불순물 기체를 1 ppm 내지 1000 ppm의 비율로 규화물 기체에 혼입시키면 된다. 예를 들면, p형을 부여하는 불순물 원소로서 붕소를 이용하는 경우에는 그 붕소의 농도를 1×1014 atoms/cm3 내지 6×1016 atoms/cm3로 하면 된다. 또, 상기 SAS로 채널 형성 영역을 구성함으로써 1 cm2/V?sec 내지 10 cm2/V?sec의 전계효과 이동도를 얻을 수 있다.
결정성 반도체막은 비정질 반도체막을 니켈 등의 촉매를 포함하는 용액으로 처리하고, 500 ℃ 내지 750℃의 열결정화 공정에 의해 결정질실리콘 반도체막을 얻으며, 또한 레이저 결정화를 실시하여 결정성을 개선함으로써 얻을 수 있다.
상기 결정성 반도체막은 디실란(Si2H6)과 4불화 게르마늄(GeF4)의 원료가스로 하고 LPCVD(감압 CVD)에 따라 다결정 반도체막을 직접 형성함으로써도 얻을 수 있다. 상기 LPCVD는 가스 유량비가 Si2H6/GeF4 = 20/0.9, 성막 온도가 400℃ 내지 500℃, 캐리어 가스로서 He 또는 Ar의 조건에서 실시하지만, 이것에 한정되는 것은 아니다.
상기 반도체막(1107)의 채널 영역이 되는 부분의 윗 쪽에 채널 보호막(1108)을 형성한다(도 23c). 상기 채널 보호막(1108)은 액체방울 토출법으로 선택적으로 형성하는 것이 바람직하고, 토출하는 조성물로서는 실록산 등의 내열성 수지, 아크릴, 벤조시크로브텐, 폴리아미드, 폴리이미드, 벤조이미다조르 또는 폴리비닐 알코올 등의 내에칭성, 절연성을 갖는 것을 선택한다. 바람직하게는 실록산 또는 폴리이미드를 사용하면 된다. 채널 영역을 오버 에칭으로부터 보호하기 위해서 채널 보호막(1108)의 두께는 100nm 이상, 바람직하지는 200nm 이상의 두께로 하는 것이 바람직하다.
도시하지 않지만 채널 보호막을 질화 실리콘막 등의 CVD 또는 스팩터 등의 박막 형성법에 따라 형성되는 막과 액체방울 토출법으로 형성되는 상기 유기 수지와의 적층 구조로 해도 된다. 예를 들면, 반도체막(1107)을 형성한 후에, 질화 실리콘막을 CVD 또는 스팩터 등에 의해 전면에 성막한 후, 반도체막(1107)의 채널 영역이 되는 부분의 윗 쪽에, 또한 질화 실리콘막 상에서 채널 보호막(유기 수지)을 액체방울 토출법에 따라 형성한다. 그 유기 수지는 채널 영역을 보호하는 기능과 질화 실리콘막을 패터닝할 때의 마스크로서 기능하기 때문에 토출하는 조성물로서는 실록산 등의 내열성 수지, 아크릴, 벤조시크로브텐, 폴리아미드, 폴리이미드, 벤조이미다조르 또는 폴리비닐 알코올 등의 내에칭성 및 절연성을 갖는 것을 선택한다. 매우 적합하게는 실록산 또는 폴리이미드를 사용하면 된다. 또, 채널 영역을 오버 에칭으로부터 보호하기 위해서 질화 실리콘막과 유기 수지의 막 두께는 합계로 100nm 이상, 바람직하지는 200 nm 이상의 두께로 하는 것이 바람직하다. 그후, 유기 수지를 마스크로 하여 질화 실리콘막을 에칭 제거하고, 적층 구조의 채널 보호막을 형성한다. 여기에서는 플라즈마 에칭을 채용하고, 에칭용 가스로서는 Cl2, BCl3, SICl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF3 등을 대표로 하는 불소계 가스, 또는 O2를 이용하지만, 이것들로 한정되는 것은 아니다. 또 그 에칭은 대기압 플라즈마를 이용해도 된다. 채널 보호막을 2층으로 함으로써 채널 보호막으로서의 기능을 높여 채널 영역의 손상을 확실히 방지할 수가 있어 이동도가 높은 안정된 능동 소자를 제공할 수가 있다. 또, 3층 이상의 구성으로 해도 된다. 또, 하층은 질화 실리콘막에 한정하지 않고, 다른 실리콘을 포함하는 절연막을 사용해도 된다. 또, 채널 보호막(1108)과 같이 액체방울 토출법으로 형성 가능한 막을 선택적으로 적층시켜 형성해도 된다.
상기 반도체막(1107) 위에 n형 반도체막(1109)을 형성한다. 상기 n형의 불순물 원소로서는 비소(As) 또는 인(P)을 이용할 수가 있다. 예를 들면, n형 반도체막을 형성하는 경우에는 SiH4, H2, PH3(포스핀)의 혼합 가스를, 플라즈마 CVD를 이용하여 글로우 방전 분해함으로써 n형(n＋)의 실리콘막을 형성할 수가 있다. n형 반도체막(1109) 대신에 붕소(B)와 같은 p형 불순물 원소를 포함하는 반도체막을 사용해도 된다.
상기 반도체막(1107) 및 상기 n형 반도체막(1109) 상에 레지스터 마스크(1110)를 제공하고 에칭함으로써 섬 형상의 반도체막(1127) 및 섬 형상의 n형 반도체막(1128)을 형성한다(도 23d). 에칭용 가스로서는 Cl2, BCl3, SICl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF3 등을 대표로 하는 불소계 가스 또는 O2를 이용하지만, 이것들로 한정되는 것은 아니다. 상기 에칭은 대기압 플라즈마를 이용해도 된다.
그후, 게이트 절연막(1106), 섬 형상의 n형 반도체막(1109) 상에 소스 전극(1112) 및 드레인 전극(1113)을 패턴 형성하기 위한 제2 절연층(1111)을 형성한다(도 23e). 제2 절연층(1111)으로서는 제1 절연층(1102)과 같은 재료 및 방법을 이용하여 제조할 수가 있다.
상기 제2 절연층(1111)에서의 갭(gap) 위에 제2도전재료를 포함하는 조성물을 토출함으로써 소스 전극(1112) 및 드레인 전극(1113)을 형성한다(도 23e). 제2도전재료, 도전 입자 구조, 토출 조건, 건조 및 소성조건 등으로서는 상기 제1도전재료에서 나타낸 것 중에서 적합하게 선정하여 채용할 수가 있다. 또, 제1 및 제2도전재료나 입자 구조는 같아도 되고 차이가 나도 된다.
여기에서는 제2 절연층(1111)을 형성한 후에, 소스 전극(1112) 및 드레인 전극(1113)을 매립하도록 형성했지만, 액체방울 토출법을 이용하여 제2 절연층(1111)과 소스 전극(1112) 및 드레인 전극(1113)을 동시에 형성해도 된다. 다른 방안으로는, 제2 절연층(1111)을 구성하는 조성물을 토출하고, 그것이 건조 및 고체화하기 전에(또는 가소성을 실시한 후에) 게이트 전극층을 구성하는 조성물을 토출하고, 마지막에 양자를 건조, 소성을 해도 된다. 이 경우에는 노광, 현상 공정을 삭감할 수가 있기 때문에 공정의 대폭적인 단축을 꾀할 수가 있다. 또, 양자를 동시에 형성하는 경우에는 도 45에 나타낸 바와 같이 토출구 지름이나 재료의 종류가 다른 복수의 노즐로부터 동시에 토출하는 방법을 이용할 수가 있다.
도시하지 않지만 제2도전재료를 포함하는 조성물을 토출하기 전에, 게이트 절연막(1106)과 섬 형상의 n형 반도체막(1128) 상에 이들 막과 소스 전극(1112) 및 드레인 전극(1113)과의 밀착성을 향상시키기 위한 기초 사전 처리를 해도 된다. 이 기초 사전 처리는 게이트 전극층을 형성할 때의 기초 사전 처리와 같은 방법을 채용할 수가 있다.
그후, 제2 절연층(1111)을 O2 애싱(ashing), 에칭 또는 대기압 플라즈마 등에 의해 제거하고, 또 소스 전극(1112) 및 드레인 전극(1113)을 마스크로 하여 섬 형상의 n형 반도체막(1128)을 에칭하고, 소스 영역(1114) 및 드레인 영역(1115)을 형성한다(도 24f). 여기에서는 플라즈마 에칭을 채용하고 에칭용 가스로서는 Cl2, BCl3, SICl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF3 등을 대표로 하는 불소계 가스 또는 O2를 사용했지만, 이들에 한정되는 것은 아니다. 상기 에칭은 대기압 플라즈마를 이용해 실시할 수도 있다. 이때, 에칭 가스로서는 CF4와 O2의 혼합 가스를 사용하는 것이 바람직하다. 여기서, 채널 영역 상에는 채널 보호 막(1108)이 형성되어 있는 것으로, 섬 형상의 n형 반도체막(1128)을 에칭할 때에 채널 영역이 오버 에칭에 의한 손상을 받지 않기 때문에 안정된 특성과 고이동도를 갖는 TFT를 얻을 수 있다.
상기 소스 전극(1112) 및 드레인 전극(1113) 상에 UV광(1134)을 조사함으로써 전극 표면의 개질을 실시한다(도 24f). 이에 따라 그 전극에 교차하여 형성되는 소스 배선(1117) 및 드레인 배선(1118)과의 밀착성을 높일 수가 있다. 또 밀착성을 높일 수가 있으면 UV 광조사 이외의 처리를 해도 된다. 예를 들면, 상술한 기초 사전 처리를, 도통을 확보할 수 있는 재료를 이용하여 실시해도 된다. 또, 그 전극 표면 개질 처리는 생략하는 것도 가능하다. 또, 그 UV 광 조사는 게이트 전극층 형성시에 실시할 수도 있다.
상기 소스 배선(1117) 및 드레인 배선(1118)을 패턴 형성하기 위하여 제3절연층(1116)을 형성한다(도 24g). 제3절연층(1116)으로서는 제1 절연층(1102)과 같은 재료와 방법을 이용하여 제조할 수가 있다. 또, 제3절연층(1116)은 평탄화막 또는 층간 절연막으로 해도 가능한 것이다.
상기 제3절연층(1116)에서의 갭 위에 제3도전재료를 포함하는 조성물을 토출함으로써 소스 배선(1117) 및 드레인 배선(1118)을 형성한다(도 24g). 제3도전재료, 도전 입자 구조, 토출 조건, 건조 및 소성조건 등으로서는 상기 제1도전재료에서 나타낸 것 중에서 적합하게 선정하여 채용할 수가 있다. 또, 도전재료나 입자 구조는 제1 및 제2의 것과 같아도 되고 차이가 나도 된다.
여기에서는 제3절연층(1116)을 형성한 후에, 소스 배선(1117) 및 드레인 배 선(1118)을 매립하도록 형성했지만, 액체방울 토출법을 이용하여 제3절연층(1116)에 소스 배선(1117) 및 드레인 배선(1118)을 동시에 형성해도 된다. 또 다른 방안으로는 제3절연층(1116)을 구성하는 조성물을 토출하고, 그것이 건조 및 고체화하기 전에(또는 반소성을 실시한 후에), 게이트 전극층을 구성하는 조성물을 토출하며, 마지막에 양자를 건조 및 소성해도 된다. 이 경우에는 노광, 현상 공정을 삭감할 수가 있기 때문에 공정의 대폭적인 단축을 도모할 수가 있다. 또, 양자를 동시에 형성하는 경우는 도 45에 나타낸 바와 같이 토출구 지름이나 재료의 종류가 다른 복수의 노즐로부터 동시에 토출한다고 하는 방법을 이용할 수가 있다.
그후, 드레인 배선(1118)[또는 소스 배선(1117)]상에 화소 전극(1126)을 형성하여 TFT기판이 완성한다(도 24g). 화소 전극으로서는 상기 도전재료를 사용할 수가 있지만, 투과형 액정디스플레이 장치(도 27a 참조)의 경우에는 투명 도전막으로서 사용되는 ITO(Indium Tin Oxide), ITSO, 산화 아연(ZnO), 갈륨을 첨가한 산화 아연(GZO), 산화 인듐에 2 내지 20%의 산화 아연을 혼합한 산화 인듐 아연(IZO), 유기 인듐, 유기 주석 등을 사용하고, 반사형 액정디스플레이 장치의 경우에는 Al이나 마그네슘/은 혼합물, 마그네슘/알루미늄 혼합물, 마그네슘/인듐 혼합물, 알루미늄/산화 알루미늄 혼합물, 리튬/알루미늄 혼합물 등의 반사성 도전재료를 사용하는 것이 바람직하다. 또, 반투과형 액정디스플레이 장치(도 27b 참조)의 경우에는 이들을 조합하여 투광성 화소 전극(1153), 반사성 화소 전극(1152)으로서 이용할 수가 있다. 화소 전극 (1126)은 액체방울 토출법에 따라 선택적으로 형성해도 되고, 종래와 같이 스팩터법 등으로 형성한 후에 패터닝 형성해도 된다. 또, 도시하 지 않지만, 화소 전극(1126)을 형성하기 전에, 상술한 기초 사전 처리나 UV광 조사를 실시하여, 소스 및 드레인 전극이나 층간 절연막[제3절연층(1116)]과의 밀착성을 향상시켜도 된다.
그후, 블랙 매트릭스(1120), 컬러 필터(1121), 투명 수지(1122), 대향 전극(1123), 배향막(1124)이 형성된 대향 기판(1119)을 준비하고, 대향 기판(1119)과 배향막(1129)이 형성된 TFT기판으로 액정층(1125)을 협지하도록 붙여 맞춘다(도 24h). 또, 블랙 매트릭스(1120), 컬러 필터(1121)는 스핀 코트법, 딥법, 중합법 등에 의해 형성할 수가 있지만, 액체방울 토출법에 의하여 형성해도 된다. 이때, 양자를 동시에 액체방울 토출법으로 형성하는 것도 가능하며, 한쪽을 액체방울 토출법 또는 종래의 패터닝 공정을 거쳐 선택적으로 형성한 후에, 다른 한쪽을 액체방울 토출법으로 매립 형성하는 것도 가능하다. 이와 같이, 액체방울 토출법을 적극적으로 이용함으로써 포토리소그래피 공정을 생략할 수가 있고, 종래 차광막(블랙 매트릭스)과 RGB 컬러 필터를 형성하기 위해서 4회의 포토리소그래피 공정을 필요로 하고 있었던 것에 비교하여 공정을 큰 폭으로 삭감할 수가 있다. 또, 풀 컬러 표시의 디스플레이로 하지 않는 경우에는 컬러 필터를 제공할 필요는 없다.
상기 투명 수지(1122)는 스핀 코트법이나 딥법 등에 의하여 도포 형성하고, 대향 전극은 액체방울 토출법이나 스팩터법 등에 의해 형성할 수가 있다. 또, 양 기판상에 형성되는 배향막도 액체방울 토출법을 이용하여 형성할 수가 있다.
상기 액정층(1125)은 양 기판을 밀봉재를 매개하여 붙여 맞춘 후, 붙여 맞춘 기판(셀)에 제공한 액정 주입구가 있는 한 변을 액정에 담가 모세관 현상에 의해 셀 내부에 주입하는 딥 코팅(빨아 올리고 법)이나, 도 41에 나타낸 바와 같이 스테이지(1320)에 배치된 밀봉재(1328)와 배리어층(1329)이 제공된 한쪽의 기판(1321)에 노즐(디스팬서)(1326)로부터 액정을 적하하고, 다른 쪽의 기판(1330)을 화살표로 나타내는 바와 같이 붙여 맞추는 액정적하법을 이용하여 형성할 수가 있다. 특히, 액정적하법은 기판 사이즈가 대면적화했을 경우에 유효한 수단이다. 또, 도 41에서의 배리어층(1329)은 액정 분자(1327)과 밀봉재(1328)와의 화학반응을 방지하기 위해서 제공되는 것이다. 양 기판을 붙여 맞추는 경우에는 미리 양 기판에 형성된 얼라인먼트용 마커(1322 또는 1331)를 촬상수단(1323)으로 검출하여 CPU(1324) 및 콘트롤러(1325)를 매개하여 양 기판이 배치된 스테이지를 제어함으로써 실시한다.
도 27은 상기 공정을 거쳐 완성한 액정 패널에 백라이트(광원) 유니트(1141)를 고정한 상태를 나타내는 도면이다. 백 라이트 유니트(1141)는 형광(1090)을 발하는 냉음극관(형광 램프)(1142), 형광을 효율적으로 도광판(1144)으로 이끌기 위한 램프 반사경(1143), 형광이 전반사 하면서 액정 패널 전면에 빛을 이끌기 위한 도광판(1144), 명도의 얼룩짐을 저감하기 위한 확산판(1145), 도광판(1144) 아래로 새어나온 빛을 재이용하기 위한 반사판(1146)으로 구성되어 있다. 또, 액정 패널과 백 라이트 유니트의 사이 및 그 대향 측에는 편광판(1140)이 제공되어 있다.
도 27a는 투과형 액정 표시 패널을 나타내는 도면이다. 백 라이트 유니트(1141)는 TFT기판의 아래 쪽에 배치되어 있기 때문에 TFT의 채널 영역에 빛이 맞지 않도록 게이트 전극(1104)을 반사성이 있는 재료로 제조할 필요가 있다. 한편, 백 라이트 유니트(1141)가 TFT기판의 위쪽에 배치되어 있는 경우(도시하지 않음)에는 블랙 매트릭스(1120)가 존재하기 때문에 TFT의 채널 영역은 빛에 노출되지 않는다.
도 27b는 반투과형 액정 표시 패널을 나타내고 있고 반사형과 투과형의 기능을 겸비하고 있다. 여기서, 화소 전극(1153)은 투광성을 가지고 있어 백 라이트 유니트(1141)로부터의 형광을 투과시킬 수가 있다. 또, 화소 전극(1152)은 반사성을 가지고 있어 외광(1191)으로부터의 빛을 반사시킬 수가 있다. 또, 냉음극관은 박형화를 위하여 도 27에 나타낸 바와 같이 횡으로 제공되어 있지만(사이드 라이트 방식), 냉음극관이 액정 패널의 하부 또는 상부에 위치하도록 제공하여 광량을 증가시킬 수도 있다.
본 실시 형태에서 설명한 액정디스플레이 장치는 게이트 전극층, 소스 전극, 드레인 전극, 소스 배선, 드레인 배선을 형성할 때에, 그들 주위에 절연층을 형성하고 그 절연층의 사이에 도전체를 액체방울 토출법을 이용하여 매립 형성하는 방법을 이용함으로써, 이들 전극이나 배선을 소망하는 패턴으로 정밀도 좋게 형성할 수가 있으며, 또 도전재료도 절약할 수가 있다. 또, 액체방울 토출법을 이용했을 경우에 일어나기 쉬운 도전재료를 포함하는 조성물의 적하를 방지할 수가 있기 때문에 양호한 도전체의 패턴을 형성할 수가 있어 전극이나 배선 간의 합선을 방지할 수가 있다. 또, 액체방울 토출법만으로 도전재료를 토출하는 경우에는 도전재료를 포함하는 조성물은 주로 액상이기 때문에 막 두께를 크게 하는 것이 곤란하게 되지만, 수지 막 두께를 제어하면 액체방울 토출법을 이용했을 경우에도 소망하는 막 두께의 전극이나 배선을 형성할 수가 있다.
본 발명에 따르면 액체방울 토출법에 따라 공정을 간략화하여 재료 비용의 삭감을 꾀할 수가 있는 한편, 처리량 및 수율이 높은 액정디스플레이 장치를 제공할 수가 있다. 특히, 유리 기판의 사이즈가 예를 들면 1500 mm × 1800 mm, 2000 mm × 2200 mm 또는 2700 mm × 3600 mm의 사이즈로 확대해 가도 생산성 좋게 저비용으로 표시 패널을 제조할 수가 있다. 또, 도전재료로서의 중금속 등을 포함하는 다량의 폐수를 처리할 필요가 없어 환경에의 배려라는 관점에서도 본 발명은 의미가 있다.
본 실시 형태에서는 게이트 전극층, 소스 전극, 드레인 전극, 소스 배선, 드레인 배선을 형성할 때, 그들 주위에 절연층을 형성하고, 그 절연층의 사이에 도전체를 액체방울 토출법을 이용하여 매립하는 방법을 이용했지만, 그들 모두에게 적용하지 않아도 된다. 예를 들면, 게이트 전극층은 매립법을 이용하고 소스 전극, 드레인 전극, 소스 배선, 드레인 배선은 액체방울 토출법에 따라 선택적으로 토출 형성해도 된다. 또는 스팩터법 등으로 형성한 후에 패터닝 형성해도 된다.
또, 소스 전극과 소스 배선의 쌍 및 드레인 전극과 드레인 배선의 쌍은 각각 동일층으로 형성해도 된다. 이 경우, 제2 또는 제3 절연층의 한쪽은 불필요해진다. 또, 소스 전극(배선) 또는 드레인 전극(배선)은 화소 전극을 겸하도록 형성해도 된다. 또, 층간 절연막 또는 평탄화막을 형성하지 않는 경우에는 화소 전극을 미리 게이트 절연막 상에 제조해 두고, 그후 소스 및 드레인 전극 또는 소스 및 드레인 배선과 접속해도 된다.
(실시 형태 14)
도 25는 도 39의 C-D 단면으로부터 본 공정도이며, 박막 트랜지스터(1230)으로서 채널에치형 TFT를 이용했을 경우를 나타낸다. 우선, 채널 보호막을 형성하는 공정이 불필요한 점을 제외하고, 소스 전극(1112), 드레인 전극(1113)을 형성할 때까지의 공정은 상기 실시 형태와 마찬가지로 실시할 수가 있다(도 25a 내지 도 25c).
그후, 제2 절연층(1111)을 O2 애싱, 에칭 또는 대기압 플라즈마 등에 의해 제거하고, 또 소스 전극(1112) 및 드레인 전극(1113)을 마스크로 하여 섬 형상의 n형 반도체막(1128)을 에칭하여 소스 및 드레인 영역을 형성한다(도 25d). 여기에서는 플라즈마 에칭을 채용하고 에칭용 가스로서는 Cl2, BCl3, SICl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF3 등을 대표로 하는 불소계 가스, 또는 O2를 이용했지만, 이들에 한정되는 것은 아니다. 또, 상기 에칭은 대기압 플라즈마를 이용해 실시할 수도 있다. 이 경우, 에칭 가스로서는 CF4와 O2의 혼합 가스를 이용하여도 된다. 또, n형 반도체막과 반도체막이 동일 반도체 재료를 사용하고 있는 경우에는 섬 형상의 n형 반도체막(1128)을 에칭할 때에 섬 형상의 반도체막(1127)도 에칭 제거되어 버리므로 에칭 레이트나 시간에는 주의할 필요가 있다.
이후, 소스 전극(1112) 및 드레인 전극(1113) 상에 소스 배선(1117) 및 드레인 배선(1118)을 패턴 형성하는 공정, 화소 전극을 형성하는 공정도 실시 형태 1과 같게 실시할 수가 있다(도 25d). 또, 도시하지 않지만, 액정 적하 또는 주입 공정, 기판 부착 공정, 백 라이트 유니트 제공공정 등도 실시 형태 13과 같게 실시할 수가 있다. 또 소스 전극과 소스 배선, 드레인 전극과 드레인 배선은 각각 동일층으로 형성해도 된다. 이 경우에는 제2 또는 제3 절연층의 한쪽은 불필요해진다. 또, 소스 전극(배선) 또는 드레인 전극(배선)은 화소 전극을 겸하도록 형성해도 된다.
(실시 형태 15)
도 26은 도 39의 C-D 단면으로부터 본 공정도이며, 박막 트랜지스터(1230)로서 채널 에치형과 채널 보호형의 혼합형인 TFT를 이용했을 경우를 나타낸다. 우선, 채널 보호막을 형성하는 공정이 불필요한 점을 제외하고 n형 반도체막(1109)을 형성할 때까지의 공정은 상기 실시 형태와 마찬가지로 실시할 수가 있다(도 26a).
이후, 반도체막(1107)의 소스 및 드레인 영역이 되는 부분에 메탈 마스크(1130,1131)를 형성한다(도 26a). 상기 메탈 마스크(1130,1131)는 n형 반도체막(1109) 및 반도체막(1107)을 에칭할 때의 마스크로서 기능할 뿐만 아니라 소스 및 드레인 전극으로서도 기능한다. 상기 메탈 마스크(1130,1131)에 사용되는 도전재료로서는 게이트 전극층 등과 같은 것을 채용할 수가 있지만, 내에칭성이 높은 것을 사용하는 것이 바람직하다. 또, 액체방울 토출법을 이용하여 선택적으로 형성하는 것이 바람직하다.
그후, 상기 메탈 마스크(1130,1131)를 마스크로 하여 n형 반도체막(1109)을 에칭해서 소스, 드레인 영역을 형성한다(도 26b). 여기에서는 플라즈마 에칭을 채 용하고 에칭용 가스로서는 Cl2, BCl3, SICl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF3 등을 대표로 하는 불소계 가스, 또는 O2를 이용했지만, 이들로 한정되는 것은 아니다. 또, 상기 에칭은 대기압 플라즈마를 이용하여 실시할 수도 있다. 이때, 에칭 가스로서는 CF4와 O2의 혼합 가스를 이용하여도 된다. 또, n형 반도체막과 반도체막이 동일 반도체 재료를 사용하고 있는 경우에는 섬 형상의 n형 반도체막(1128)을 에칭할 때에 섬 형상의 반도체막(1127)도 에칭 제거되어 버리므로 에칭 레이트와 시간에는 주의할 필요가 있다. 다만, 도26b에 나타낸 바와 같이 반도체막(1107)의 일부가 에칭되어 있어도 채널 영역의 반도체막의 두께가 5 nm이상, 바람직하게는 10 nm 이상, 더 바람직하게는 50 nm 이상이면 TFT의 기능상 문제는 생기지 않는다.
상기 반도체막(1107)의 채널 영역이 되는 부분의 윗 쪽에 절연막(1132) 를 형성한다(도 26b). 절연막(113)은 채널 보호막으로서 기능하기 위하여 실록산 등의 내열성 수지, 아크릴, 벤조시크로브텐(benzocyclobutene), 폴리아미드, 폴리이미드, 벤조이미다조르(benzimidazole) 또는 폴리비닐 알코올 등의 내에칭성, 절연성을 갖는 재료를 선택하고, 액체방울 토출법을 이용하여 선택적으로 형성하는 것이 바람직하다. 매우 적합하게는, 실록산, 폴리이미드를 사용하면 된다. 또, 채널 영역을 오버 에칭으로부터 보호하기 위해서,절연막(1132)의 두께는 100nm 이상, 바람직하지는 200 nm 이상의 두께로 하는 것이 바람직하다. 따라서, 도 26과 같이 절연막(1132)은 메탈 마스크(1130,1131) 상에 형성해도 된다. 절연막(1132)의 막 두께 를 100nm 이상으로 함으로써, 채널 보호막으로서의 기능을 높여 채널 영역의 손상을 확실하게 방지할 수가 있어 이동도가 높은 안정된 능동 소자를 제공할 수가 있다. 또, 절연막(1132)을 적층 구조로 하는 것도 상기 효과를 확보하는데 있어서 유효하다. 예를 들면, 상기 실시 형태에서도 나타낸 바와 같이 질화 실리콘과 유기 수지로 이루어지는 구성을 채용할 수가 있다.
상기 메탈 마스크(1130,1131) 및 절연막(1132)을 마스크로 하여 반도체막(1107)을 에칭하고, 섬 형상의 반도체막(1127)을 형성한다(도 26c). 여기에서는 플라즈마 에칭을 채용하고 에칭용 가스로서는 Cl2, BCl3, SICl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF3 등을 대표로 하는 불소계 가스, 또는 O2를 이용했지만, 이것들로 한정되는 것은 아니다. 또한, 그 에칭은 대기압 플라즈마를 이용하여 실시할 수도 있다. 이때, 에칭 가스로서는 CF4와 O2의 혼합 가스를 사용하는 것이 좋다. 또, 섬 형상의 반도체막 중 채널 영역의 윗 쪽에는 절연막(1132)(채널 보호막에 상당한다)이 형성되어 있기 때문에 상기 에칭 공정에 대해, 오버 에칭에 의한 손상을 받는 것이 없다. 이에 따라, 안정된 특성과 고이동도를 갖는 채널 보호형(채널 스톱퍼형) TFT를, 레지스터 마스크를 일절 이용하지 않고 제조할 수가 있다.
게이트 절연막(1106) 상에서 있고 또한 적어도 섬 형상의 반도체막(1127)의 측면에서 스텝 커버리지(coverage)를 향상시키기 위한 절연체(1133)(엣지 커버 등이라고도 한다)를 형성한다(도 26c). 또, 메탈 마스크(1130,1131)에 접해 소스 전 극(1112), 드레인 전극(1113)을 형성한다. 이때, 소스 및 드레인 전극하에는 엣지 커버가 존재하기 때문에 배선을 양호한 커버리지로 매끄럽게 형성할 수가 있다. 따라서, 단선 등을 방지할 수가 있다.
이후, 소스 전극(1112) 및 드레인 전극(1113) 상에 소스 배선(1117), 드레인 배선(1118)을 패턴 형성하는 공정, 화소 전극을 형성하는 공정도 상기 실시 형태와 같게 실시할 수가 있다(도 26d). 또, 도시하지 않지만, 액정적하 또는 주입 공정, 기판 부착 공정, 백 라이트 유니트 제공 공정 등도 상기 실시 형태와 마찬가지로 실시할 수가 있다. 또, 소스 전극과 소스 배선, 드레인 전극과 드레인 배선은 각각 동일층으로 형성해도 된다. 이 경우, 제2 또는 제3절연층의 한쪽은 불필요해진다. 또, 소스 전극(배선) 또는 드레인 전극(배선)은 화소 전극을 겸하도록 형성해도 된다.
상기한 바와 같이, 본 발명은 소스 및 드레인 전극을 겸한 메탈 마스크(1130,1131)를 형성한 후에, 채널 영역이 되는 부분을 채널 보호막으로서 기능하는 절연막(1132)으로 덮은 섬 형상의 반도체막을 형성하고 있기 때문에 레지스터 마스크를 제공할 필요가 없어 공정을 간략화할 수가 있다. 이와 같이, 본 실시 형태는 메탈 마스크를 이용하여 n형 반도체막을 제거하고, 소스 영역 및 드레인 영역을 형성한다고 하는 채널 에치형 특유의 방법과, 그후 채널 영역이 제거되는 것을 막기 위해서 채널 보호막을 형성한다고 하는 채널 보호형 특유의 방법을 혼합시킨, 새로운 타입의 능동 소자의 형성수단을 갖는 것을 특징으로 하고 있다. 그리고, 상기 구성을 갖추고 있는 것으로 레지스터 마스크를 전혀 사용하지 않고 메탈 마스크 만으로 능동 소자를 제조할 수가 있다. 그 결과, 공정의 간략화, 재료의 절약에 의한 비용의 대폭적인 저감을 꾀할 수가 있어 대면적의 기판을 이용하여 능동 소자를 제조하는 경우에도 낮은 비용, 고처리량, 고 원료대 제품비율, 단축된 택트 타임으로, 안정성이 높은 능동 소자를 제조할 수가 있다.
(실시 형태 16)
본 실시 형태에서는 도 28을 이용하여 층간 절연막 또는 평탄화막으로서 컬러 필터 기능을 겸한 절연층을 형성하는 경우에 대해 설명한다. 우선, 소스 및 드레인 전극을 형성하는 공정까지는 상기 실시 형태와 마찬가지로 실시할 수가 있다(도 28a).
그후, 감광성 폴리이미드, 감광성 아크릴, 감광성 실록산 등, 상기 실시 형태의 제1 절연층의 재료로서 나타낸 것에, 적색(R), 녹색(G), 청색(B)의 안료 또는 염료를 혼합한 것을 사용하여 소스 배선(1117), 드레인 배선(1118)을 패턴 형성하기 위한 제3절연층(1160,1161)을 형성한다(도 28a). 이에 따라 제3절연층(1160, 1161)은 층간 절연막 또는 평탄화막으로서의 기능에 부가하여 컬러 필터로서의 기능도 가질 수가 있다. 또 제3절연층(1116)은 안료 또는 염료가 섞이지 않은 수지를 사용해도 되고, Cr(크롬) 등을 혼합하여 블랙 매트릭스 기능을 갖게 한 것으로 해도 된다. 또, 비감광성 수지(폴리이미드 등)를 사용하여 블랙 매트릭스 기능을 갖게 해도 된다. 제3절연층(1116)에 블랙 매트릭스 기능을 갖게 했을 경우, 도 28b에 나타내는 블랙 매트릭스(1120)는 생략할 수가 있다.
제3절연층(1116,1160,1161)에서의 갭 위에 제3도전재료를 포함하는 조성물을 토출함으로서 소스 배선(1117) 및 드레인 배선(1118)을 형성한다(도 28a). 제3도전재료, 도전 입자 구조, 토출 조건, 건조, 소성 조건 등으로서는 상기 제1도전재료에 대해 나타낸 것 중에서 적합하게 선정하여 채용할 수가 있고 도전재료나 입자 구조는 제1 및 제2것과 같아도 되고 차이가 나도 된다.
여기에서는 제3절연층(1116, 1160, 1161)을 형성한 후에, 소스 배선(1117), 드레인 배선(1118)을 매립하도록 형성했지만, 액체방울 토출법을 이용하여 제3절연층(1116)과 소스 배선(1117), 드레인 배선(1118)을 동시에 형성해도 된다. 또는, 제3절연층(1116)을 구성하는 조성물을 토출하고, 그것이 건조, 고체화 하기 전에(또는 가소 나루를 실시한 후에), 게이트 전극층을 구성하는 조성물을 토출하며, 마지막에 양자를 건조, 소성해도 된다. 이 경우, 노광, 현상 공정을 삭감할 수가 있기 때문에 공정의 대폭적인 단축을 꾀할 수가 있다. 또, 양자를 동시에 형성하는 경우는 도 45에 나타낸 바와 같이 토출구 지름이나 재료의 종류가 다른 복수의 노즐로부터 동시에 토출하는 방법을 이용할 수가 있다.
화소 전극을 형성하는 공정, 액정적하 또는 주입 공정, 기판 부착 공정, 백 라이트 유니트 제공 공정 등도 실시 형태 13과 마찬가지로 실시할 수가 있다(도 28b). 또, 소스 전극과 소스 배선, 드레인 전극과 드레인 배선은 각각 동일 층으로 형성해도 된다. 이 경우, 제2 또는 제3절연층의 한쪽은 불필요해진다. 또, 소스 전극(배선) 또는 드레인 전극(배선)은 화소 전극을 겸하도록 형성해도 된다. 또, 본 실시 형태는 다른 실시 형태와 자유롭게 조합할 수가 있다.
(실시 형태 17)
본 실시 형태에서는 도 29를 이용하여 제1 절연층으로서 컬러 필터 기능을 겸한 절연층을 형성하는 경우에 대해 설명한다. 우선, 기초 사전 처리 공정까지는 상기 실시 형태와 마찬가지로 실시할 수가 있다(도 29a). 또, 기초 사전 처리는 생략 할 수도 있다.
상기 기판(100) 상에 또는 전기 기초 사전 처리를 실시했을 경우에는 그 처리가 실시된 부분의 윗 쪽에 게이트 배선(1103), 게이트 전극(1104), 용량 배선(1105)을 패턴 형성하기 위한 제1 절연층(수지 패턴)을 형성한다. 이때, 적어도 빛이 투과하는 부분의 제1 절연층의 재료에 적색(R), 녹색(G), 청색(B)의 안료 또는 염료를 혼합한 것을 사용하여 제1 절연층(1162,1163)을 형성한다(도 29a). 이에 따라 제1 절연층(1162,1163)은 게이트 전극층을 패턴 형성하기 위한 격벽(제방, 뱅크라고도 한다)의 기능에 부가하여 컬러 필터로서의 기능도 가질 수가 있다. 또, 제1 절연층(1102)은 안료 또는 염료가 섞이지 않은 수지를 사용해도 되고, Cr(크롬) 등을 혼합하여 블랙 매트릭스 기능을 갖게 한 것으로 해도 된다. 또, 비감광성 수지(폴리이미드 등)를 사용하여 블랙 매트릭스 기능을 갖게 해도 된다. 제1 절연층(1102)에 블랙 매트릭스 기능을 갖게 했을 경우, 도 29c에 나타내는 블랙 매트릭스(1120)는 생략할 수가 있다.
TFT기판 제조 공정, 화소 전극을 형성하는 공정, 액정적하 또는 주입 공정, 기판 부착 공정, 백 라이트 유니트 제공 공정 등도 상기 실시 형태와 마찬가지로 실시할 수가 있다(도 29b, 도 29c). 또, 소스 전극과 소스 배선, 드레인 전극과 드레인 배선은 각각 동일층으로 형성해도 된다. 이 경우, 제2 또는 제3절연층의 한쪽 은 불필요해진다. 또, 소스 전극(배선) 또는 드레인 전극(배선)은 화소 전극을 겸하도록 형성해도 된다. 또, 본 실시 형태는 다른 실시 형태와 자유롭게 조합할 수가 있다.
(실시 형태 18)
본 실시 형태에서는 도 30 내지 도 32를 참조하여 본 발명을 이용한 TFT기판과 화소 전극을 접속하는 방법에 대해 설명한다.
제1방법은 도 30a에 나타낸 바와 같이 본 발명을 이용하여 제조한 TFT상에 평탄화막(1170)을 액체방울 토출법에 따라 선택적으로 형성하고, 평탄화막(1170)이 형성되어 있지 않은 영역에 소스 전극 및 드레인 전극과 접속되는 소스 배선(1171) 및 드레인 배선(1172)을 액체방울 토출법에 따라 형성하는 방법이다. 또, 화소 TFT에서의 소스 또는 드레인 배선은 도 30a에 나타낸 바와 같이 화소 전극을 겸할 수도 있다. 물론, 화소 전극을 별도 형성하여 소스 또는 드레인 배선과 접속해도 된다. 또, 소스 및 드레인 전극과 소스 및 드레인 배선은 모두 동일한 도전재료를 사용하여 형성해도 되고 다른 도전재료를 사용하여 형성해도 된다.
이 방법은="486">본 실시 형태에서는 도 30 내지 도 32를 참조하여 본 발명을 이용한 TFT기판과 화소 전극을 접속하는 방법에 대해 설명한다.
제1방법은 도 30a에 나타낸 바와 같이 본 발명을 이용하여 제조한 TFT상에 평탄화막(1170)을 액체방울 토출법에 따라 선택적으로 형성하고, 평탄화막(1170)이 형성되어 있지 않은 영역에 소스 전극 및 드레인 전극과 접속되는 소스 배선(1171) 및 드레인 배선(1172)을 액체방울 토출법에 따라 형성하는 방법이다. 또, 화소 TFT에서의 소스 또는 드레인 배선은 도 30a에 나타낸 바와 같이 화소 전극을 겸할 수도 있다. 물론, 화소 전극을 별도 형성하여 소스 또는 드레인 배선과 접속해도 된다. 또, 소스 및 드레인 전극과 소스 및 드레인 배선은 모두 동일한 도전재료를 사용하여 형성해도 되고 다른 도전재료를 사용하여 형성해도 된다.
이 방법은 평탄화막 중에 접촉구멍을 형성한다고 하는 개념을 이용하지 않지만, 외관상 접촉구멍이 형성되어 있는 것처럼 보인다. 따라서 이 방법은 루즈 접촉 (loose contact)이라 불린다. 또, 평탄화막으로서는 아크릴, 폴리이미드, 폴리아미드 등의 유기 수지, 또는 실록산을 포함하는 절연막으로 형성하는 것이 바람직하다.
TFT기판상에는 배향막(173)을 형성하여 러빙(rubbing) 처리를 실시한다. 배 향막(1173) 은 액체방울 토출법을 이용하여 선택적으로 형성하는 것이 바람직하다.
제2방법은 도 30b에 나타낸 바와 같이 본 발명을 이용하여 제조한 TFT의 소스, 드레인 전극 상에 기둥 모양의 도전체(1174)[필라(pillar), 플러그 등이라고도 한다]를 액체방울 토출법에 따라 형성하는 방법이다. 필라의 도전재료는 상술한 게이트 전극층 등과 동일한 것을 사용할 수가 있다. 또, 기둥 모양의 도전체(1174)상에 평탄화막(1175)을 액체방울 토출법 등에 의해 형성한다. 평탄화막으로서는 아크릴, 폴리이미드, 폴리아미드 등의 유기 수지, 또는 실록산을 포함하는 절연막을 액체방울 토출법으로 선택적으로 형성하는 것이 바람직하다.
상기 필라상에 평탄화막이 형성되어 있는 경우에는 에치백법에 의해 평탄화막 및 필라의 표면을 에칭하여 도 30b의 도면과 같이 표면이 평탄한 필라를 얻을 수 있다. 또, 평탄화막상에 소스 전극 및 드레인 전극과 접속되는 소스 배선 및 드레인 배선을 액체방울 토출법에 따라 형성한다. 그후, 화소 전극을 형성하여 소스 또는 드레인 배선과 접속한다. 또, 소스 및 드레인 전극, 필라, 소스 및 드레인 배선은 모두 동일한 도전재료를 사용하여 형성해도 되고, 다른 도전재료를 사용하여 형성해도 된다.
TFT기판 상에는 배향막(1178)을 형성하고 러빙 처리를 실시한다. 배향막(1173)은 액체방울 토출법을 이용하여 선택적으로 형성하는 것이 바람직하다.
제3방법은 도 31에 나타낸 바와 같이 본 발명을 이용하여 제조한 TFT의 소스, 드레인 전극상에 평탄화막(1180)의 재질에 대해서 발액성을 갖는 기둥 모양의 절연체(1179)(필라 절연체라고도 한다)를 액체방울 토출법에 따라 형성하고, 그 주 위에 평탄화막(1180)을 형성하는 방법이다. 필라 절연체의 재료는 PVA(폴리비닐 알코올) 등의 수용성 유기 수지에 CF4 플라즈마 등을 실시하여 발액성을 갖게 한 것을 사용할 수가 있다. 평탄화막으로서는 아크릴, 폴리이미드, 폴리아미드 등의 유기 수지, 또는 실록산을 포함하는 절연막을 액체방울 토출법으로 선택적으로 형성하는 것이 바람직하다. 필라 절연체(1179)의 주위에 평탄화막(1180)을 형성한 후, 필라 절연체(1179)는 세면 처리나 에칭 등에 의해 간단하게 제거할 수가 있다. 이때, 에칭에 의해 제거하려면 접촉구멍 형상이 역테이퍼 형상이 되는 것을 막기 위해서 이방성 에칭으로 하는 것이 바람직하다. 여기서, PVA 등의 필라 절연체는 절연성을 갖고 있기 때문에 접촉구멍의 측벽에 그 일부가 잔존해도 특별히 문제는 생기지 않는다.
그후, 또 평탄화막상에 접촉구멍을 매개하여 소스 전극, 드레인 전극과 접속되는 소스 배선 및 드레인 배선(1182,1183)을 액체방울 토출법에 따라 형성한다. 또, 화소 TFT에서의 소스 또는 드레인 배선은 도 31c에 나타낸 바와 같이 화소 전극을 겸할 수도 있다. 물론, 화소 전극을 별도 형성하고 소스 또는 드레인 배선과 접속해도 된다. 또, 소스 및 드레인 전극, 소스 및 드레인 배선은 모두 동일한 도전재료를 사용하여 형성해도 되고 다른 도전재료를 이용해 형성해도 된다. 또, 상기 필라 절연체의 제거 공정에 의해 접촉구멍 형상이 역테이퍼 형상이 되어 버렸을 경우에는 소스 및 드레인 배선을 형성할 때에 도전재료를 포함하는 조성물을 필라상에 액체방울 토출법으로 적층함으로써 접촉구멍을 매립하도록 형성하면 된다.
TFT기판상에는 배향막(1184)을 형성하고 러빙 처리를 실시한다. 배향막(1173)은 액체방울 토출법을 이용하여 선택적으로 형성하는 것이 바람직하다.
제4방법은 도 32에 나타낸 바와 같이 본 발명을 이용하여 제조한 TFT의 소스 및 드레인 전극 상에 평탄화막(1189)의 재질에 대해서 발액성 재료(1186)를 액체방울 토출법, 스핀 코팅, 스프레이 등에 의해 형성하고, 접촉구멍을 형성하고 싶은 장소에 PVA나 포리이미드 등으로 이루어지는 마스크(1187)를 형성하고, PVA 등을 마스크로 하여 발액성 재료(1186)를 제거하여, 잔존한 발액성 재료의 주위에 평탄화막(1189)을 형성한다고 하는 방법이다. 발액성 재료(1186)의 재료로서는 FAS(후르오로아르키르시란) 등의 불소계 시란커플링제(silane coupling agent)를 사용할 수가 있다. PVA나 폴리이미드 등의 마스크(1187)는 액체방울 토출법으로 선택적으로 토출하면 된다. 또, 발액성 재료(1186)는 O2 애싱이나 대기압 플라즈마에 의해 제거할 수가 있다. 또, 마스크(1187)는 PVA의 경우는 세면 처리에 의해, 폴리이미드의 경우에는 N300 박리액에 의해 간단하게 제거할 수가 있다.
접촉구멍이 형성되는 장소에 발액성 재료(1186)를 남긴 상태로, 평탄화막(1170)을 액체방울 토출법이나 스핀 도포법 등에 의해 형성한다(도 32b). 이때, 접촉구멍이 형성되는 장소에는 발액성 재료(1186)가 존재하므로, 그 위쪽에 평탄화막이 형성되지는 않는다. 또, 접촉구멍 형상이 역테이퍼 형상으로 되는 우려도 생기지 않는다. 평탄화막으로서는 아크릴, 폴리이미드, 폴리아미드 등의 유기 수지, 또는 실록산계 재료를 출발 재료로서 형성된 Si-O 결합과 Si-CHX 결정손을 포함하 는 절연막을 액체방울 토출법으로 선택적으로 형성하는 것이 바람직하다. 평탄화막 (1189)을 형성한 후, 발액성 재료(1182)는 O2 애싱이나 대기압 플라즈마에 의해 제거한다.
여기에서는 TFT를 보호하기 위한 패시베이션막(1185)을 제공하고 있으므로 발액성 재료(1182)를 제거할 때와 동시에 또는 제거한 후에, 에칭하여 소스 및 드레인 전극 표면을 노출시킨다. 패시베이션막(1185)은 TFT를 불순물 등의 확산으로부터 보호하기 위해서 가능한 한 형성해 두는 것이 바람직하다.
그후, 또한 평탄화막상에 접촉구멍을 매개하여 소스 전극, 드레인 전극과 접속되는 소스 배선, 드레인 배선(1190)을 액체방울 토출법에 따라 형성한다. 또, 화소 전극(1192)를 형성하여 소스 또는 드레인 배선과 접속한다. 또한, 소스 및 드레인 전극, 소스 및 드레인 배선은 모두 동일한 도전재료를 사용하여 형성해도 되고 다른 도전재료를 이용해 형성해도 된다.
TFT기판상에는 배향막(1193)을 형성하고 러빙 처리를 실시한다. 배향막(1173)은 액체방울 토출법을 이용하여 선택적으로 형성하는 것이 바람직하다.
상기 제1 내지 제4 방법에 대해 도 30 내지 도 32에서는 도시하지 않지만, 기판과 게이트 전극층과의 사이에 사전 처리에 의해 TiOx막 등을 제공하여 밀착성을 높여도 된다. 이는 소스 및 드레인 배선, 필라, 화소 전극, 도전체(1172,1173) 등을 형성하는 경우에도 채용할 수 있다. 사전 처리는 상기 실시 형태에 나타낸 것을 채용하면 된다.
상기 제1 내지 제4 방법을 거쳐 TFT기판을 제조한 후의 액정적하 또는 주입 공정, 기판 부착 공정, 백 라이트 유니트 제공 공정 등은 상기 실시 형태와 마찬가지로 실시할 수가 있다. 또, 본 실시 형태는 다른 실시 형태와 자유롭게 조합할 수가 있다.
(실시 형태 19 )
본 실시 형태에서는 도 33 내지 도 35를 참조하여 본 발명을 이용한 액티브 매트릭스형 LCD 패널의 제조 방법에 대해 설명한다. 여기서, 도 33 내지 도 35는 도 39의 A-B 및 C-D 단면으로부터 본 공정도이다.
기판(1600)상에 산화 티탄(1601)을 형성한 후, 제1 절연층(1602)을 형성하고, 제1 절연층(1602)의 사이 틈에 구동 회로부(1657)에 제공되는 구동회로 TFT(1652, 1653)의 게이트 전극층(1603a,1603b), 화소부(1658)에 제공되는 화소 TFT(1654)의 게이트 전극층(1604), 보관 유지 용량부(1655)의 용량 전극(1605), 단자부(1651)의 FPC와 접속되는 배선(1606)을 형성한다(도 33a).
다음으로, 게이트 절연막(1607)을 형성하여 반도체막(1608)을 형성한 후에 채널 보호막(1609)을 형성한다(도 33b).
n형 반도체막을 기판 전면에 형성한 후, n채널형 TFT(1652,1654) 및 보관 유지 용량(1655)이 형성되는 영역상에 제공된 포토레지스트(1611)를 마스크로 하여 에칭을 실시하여 섬 형상의 n형 반도체막(1612)을 형성한다(도 33c). 또, 포토레지스트(1611)는 액체방울 토출법으로 선택적으로 형성하는 것이 바람직하다.
상기 포토레지스트(1611)를 남긴 상태에서 p형 반도체막을 기판 전면에 형성 한 후, p채널형 TFT(1653)가 형성되는 영역상에 제공된 포토레지스트(1614)를 마스크로 하여 에칭을 실시해서 섬 형상의 p형 반도체막(1615) 및 섬 형상의 반도체막을 형성한다(도 34a). 또, 포토레지스트도 액체방울 토출법으로 선택적으로 형성하는 것이 바람직하다. 또, 보관 유지 용량부에는 n형 반도체막을 형성하지 않고 p형 반도체막을 형성해도 된다.
그후, 포토레지스트(1611,1614)를 O2 애싱 또는 대기압 플라즈마 등에 의해 제거하고, 제2 절연층(1616)을 형성한 후에 제2 절연층(1616)의 사이 틈에 소스 및 드레인 전극(1617 내지 1621) 및 보관 유지 용량부의 대향 전극(1622)을 형성한다(도 34b).
상기 제2 절연층(1616)을 제거한 후, 채널 에칭을 실시하여 소스 및 드레인 영역을 형성한다. 또, 제3절연층(1626)을 형성한 후에, 제3 절연층(1626)의 사이 틈에 소스 및 드레인 배선(1627 내지 1631) 및 용량 배선(1632)을 형성한다(도 34c).
상기 제3절연층(1626)을 마스크로 하여 단자부에 형성되어 있는 제1 절연층(1602) 및 게이트 절연막(1607)을 에칭 제거하고 FPC와 접속되는 부분의 배선 (1606)을 노출한다(도 35a). 플라즈마 에칭을 채용하고 에칭용 가스로서는 Cl2, BCl3, SICl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF3 등을 대표로 하는 불소계 가스, 또는 O2를 이용했지만, 이들에 한정되는 것은 아니다. 또, 그 에칭은 대기압 플라즈마를 이용하여 실시할 수도 있다. 이때, 에칭 가스로서는 CF4와 O2의 혼합 가스를 사용해도 된다. 또, O2 애싱을 이용해도 된다. 또, 이러한 방법을 조합하여 제1 절연층(1602) 및 게이트 절연막(1607)을 따로따로 제거해도 상관없다. 또, 배선(1606)이 노출하면 제1 절연층(1602)은 제거하지 않아도 상관없다. 그후, 화소 TFT의 소스 배선 또는 드레인 배선과 접속하도록 화소 전극(1633)을 형성한다(도 35a).
그후, TFT기판과 대향 기판(1636)과의 사이에 액정층(1635)을 협지시켜 밀봉재(1640)로 붙여 맞춘 상태를 나타내고 있다. TFT기판상에는 기둥 모양의 스페이서(1639)를 형성한다. 기둥 모양의 스페이서(1639)는 화소 전극상에 형성되는 접촉부의 움푹한 곳에 맞추어 형성하면 된다. 기둥 모양 스페이서(1639)는 사용하는 액정 재료에도 의존하지만, 3 내지 10μm의 높이로 형성하는 것이 바람직하다. 접촉부에서는 접촉구멍에 대응한 오목부가 형성되므로, 이 부분에 맞추어 스페이서를 형성함으로써 액정의 배향의 혼란을 막을 수가 있다.
TFT기판상에는 배향막(1634)을 형성하고 러빙 처리를 실시한다. 대향 기판(1636)에는 투명 도전막(1637), 배향막(1638)을 형성한다. 그후, TFT기판 및 대향 기판(1636)을 밀봉재에 의해 붙여 맞추고 액정을 주입하여 액정층(1635)을 형성한다. 이상과 같이 하여 액티브 매트릭스 구동의 액정디스플레이 장치를 완성할 수가 있다. 또, 액정층(1635)는 도 41에 나타낸 바와 같이 액정을 적하함으로써 형성해도 된다. 특히, 대면적의 액티브 매트릭스 기판을 사용하여 액정디스플레이 장치를 제조하는 경우에는 유효한 수단이다.
또, 배향막(1634,1638)이나 기둥 모양 스페이서(1639)는 액체방울 토출법을 이용해 선택적으로 형성해도 된다. 특히, 대면적의 액티브 매트릭스 기판을 이용하여 액정디스플레이 장치를 제조하는 경우에는 유효한 수단이다.
도 33 및 도 34로부터도 알 수 있는 바와 같이, 단자부에는 게이트 절연막이 잔존하고 있기 때문에 게이트 전극층과 동시에 형성된 배선(1606)과 FPC(Flexible Print Circuit)(1643)을 접속하기 위한 접촉구멍을 개공하고, 또는 게이트 절연막(1607)을 제거할 필요가 있다. 여기에서는 상기한 바와 같이, 제3절연층(1626)을 마스크로 하여 제1 절연층(1602) 및 게이트 절연막(1607)을 에칭 제거했다. 또, 배선(1606)과 FPC(1628)을, 이방성 도전막(1642)에 의해 공지의 수법으로 단자 전극(1641)에 붙임으로써, 배선(1606)과 FPC(1643)을 접속할 수가 있다. 또, 단자 전극(1641)은 투명 도전막을 사용하여 형성하는 것이 바람직하다.
접촉구멍을 개공하기 위한 다른 방법으로서 접촉구멍을 개공하고 싶은 장소의 주위를 액체방울 토출법으로 토출 형성된 도전체로 덮고, 그 도전체를 마스크로 하여 접촉구멍을 형성할 수도 있다. 그리고 또한 그 접촉구멍 중에 그 도전체와 동일 또는 다른 도전체를 액체방울 토출법에 따라 토출하고, 도전체를 매립함으로써 게이트 절연막 상에 플러그 형상의 도전체를 형성할 수가 있다. 또, 플러그 형상의 도전체와 FPC(1643)을 이방성 도전막(1642)에 의해 공지의 수법으로 단자 전극(1641)에 붙임으로써 배선(1606)과 FPC(1643)을 접속할 수가 있다. 이때, FPC부의 접촉구멍의 개공은 TFT제조시에 하여도 되고, 소스 및 드레인 배선을 형성하는 것과 동시에, 플러그 형상의 도전체를 형성함으로써 하여도 된다. 액체방울 토출법 의 이점의 하나로서 소망하는 장소에 선택적으로 조성물을 토출할 수 있다고 하는 점이 있기 때문에 한 공정으로 종래의 복수의 공정을 겸할 수가 있도록 하는 것이 바람직하다.
섬 형상의 반도체막과 섬 형상의 n형 반도체막을 에칭에 의해 형성할 때에 게이트 절연막도 동시에 제거함으로써 FPC 접속시의 접촉구멍의 개공은 불필요해진다. 다만, TFT부 이외의 게이트 절연막은 모두 제거되게 때문에, 보관 유지 용량부와, 주사선과 신호선의 교차부 등에는 별도로 액체방울 토출법 등에 의해 절연물을 형성해 둘 필요가 있다.
상기 게이트 절연막을 형성할 때에 선형상 플라즈마법을 이용하여 FPC 접속 영역이 되는 기판의 주변부를 제외하고 게이트 절연막을 형성해도 된다.
이상의 공정을 거쳐 본 발명에 의해 제조된 TFT를 이용한 액티브 매트릭스형 LCD 패널이 완성한다. 이 TFT는 상기 실시 형태의 방법을 이용하여 제조할 수가 있다. 또, 여기에서는 1화소마다 1 트랜지스터의 구성으로 했지만, 2 이상의 트랜지스터를 이용하여 멀티 게이트 구조라고 해도 된다. 또, TFT의 극성은 n형으로도 p형으로도 채용할 수가 있다. 또, n형 TFT와 p형 TFT로부터 이루어지는 CMOS 구조로 해도 된다. CMOS 구조로 하는 경우, 각 TFT를 접속하는 배선은 상기 평탄화막을 선택적으로 형성한 후, 개공부에 도전재료를 포함하는 조성물을 액체방울 토출법으로 토출함으로써 형성할 수가 있다.
본 실시 형태는 다른 실시 형태와 자유롭게 조합할 수가 있다.
(실시 형태 20)
본 실시 형태에서는 도 36 및 도 37을 참조하여 본 발명을 이용한 액티브 매트릭스형 LCD 패널의 다른 제조 방법에 대해 설명한다. 여기서, 도 36 내지 도 37은 도 39의 A-B 및 C-D 단면으로부터 본 공정도이다. 우선, 채널 보호막을 형성하고 섬 형상의 반도체막(1661)을 형성하는 공정까지는 다른 실시 형태와 마찬가지로 실시할 수가 있다(도 36a).
섬 형상의 반도체막(1661)을 형성할 때의 포토레지스트(1660)를 제거한 후, n채널형 TFT(1652,1654)의 섬 형상 반도체막상에 n형 불순물을 포함하는 도펀트원(dopent source)(1662)을 p채널형 TFT(1653)의 섬 형상 반도체막상에 p형 불순물을 포함하는 도펀트원(1663)을 액체방울 토출법 등을 이용하여 선택적으로 형성한다(도 36b).
기판에 대해서 레이저(1664)를 조사(레이저 도핑이라고 한다)함으로써 도펀트원(1662,1663)을 섬 형상의 반도체막(1661) 안에 도입하여, 소스, 드레인 영역(1665 내지 1670)을 형성한다(도 36c). 여기서, 레이저(1664)로서는 엑시머, Nd ： YAG, CO2, 루비, 아레키산드라이트(alexandrite) 등을 사용할 수가 있다. 특히, 엑시머 레이져(excimer laser)의 경우, 자외역의 단파장, 짧은 펄스광을 발하기 때문에, 반도체 기판에의 침입 깊이가 작고 열작용 시간도 짧으므로, 매우 얕은 도핑층의 형성에 적합하다. 또, 도펀트원으로서는 여기에서는 액체방울 토출법으로 형성한 고체상 또는 액체상의 것을 채용했지만, 가스를 사용해도 된다. 이 경우, n형, p형마다 분위기를 바꿀 필요가 있다. 고체상 또는 액체상의 도펀트원을 채용했 을 경우, 한 번의 레이저 조사로 불순물 영역을 형성할 수가 있다고 하는 메리트가 있다. 또, 레이저 도핑법을 이용함으로써 채널 에칭 공정을 생략할 수가 있어 공정을 대폭적으로 간략화할 수가 있다.
제2 절연층(1616)을 형성한 후에, 제2 절연층(1616)의 사이 틈에 소스, 드레인 전극(1617 내지 1621) 및 보관 유지 용량부의 대향 전극(1622)을 형성한다(도 36d, 도 37a).
제3절연층(1626)을 마스크로 하여 단자부에 형성되어 있는 제1 절연층(1602) 및 게이트 절연막(1607)을 에칭 제거하고, FPC와 접속되는 부분의 배선 (1606)을 노출시킨다(도 37b). 플라즈마 에칭을 채용하고 에칭용 가스로서는 Cl2, BCl3, SICl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF3 등을 대표로 하는 불소계 가스, 또는 O2를 사용했지만, 이들에 한정되는 것은 아니다. 또, 그 에칭은 대기압 플라즈마를 이용하여 실시할 수도 있다. 이때, 에칭 가스로서는 CF4로 O2의 혼합 가스를 사용하여도 된다. 또, O2 애싱을 이용해도 된다. 또, 이러한 방법을 조합하여 제1 절연층(1602) 및 게이트 절연막(1607)을 따로따로 제거해도 상관없다. 그후, 화소 TFT의 소스 배선 또는 드레인 배선과 접속하도록 화소 전극(1633)을 형성한다(도 37b).
그후, TFT기판과 대향 기판(1636)과의 사이에 액정층(1635)을 협지시키고, 밀봉재(1640)로 붙여 맞춘 상태를 나타내고 있다. TFT기판상에는 기둥 모양의 스페 이서(1639)를 형성한다. 기둥 모양의 스페이서(1639)는 화소 전극상에 형성되는 접촉부의 움푹한 곳에 맞추어 형성하면 된다. 기둥 모양 스페이서(1639)는 사용하는 액정 재료에도 의존하지만, 3 내지 10μm의 높이로 형성하는 것이 바람직하다. 접촉부에서는 접촉구멍에 대응한 오목부가 형성되므로, 이 부분에 맞추어 스페이서를 형성함으로써 액정의 배향의 혼란을 막을 수가 있다.
TFT기판상에는 배향막(1634)을 형성하고 러빙 처리를 실시한다. 대향 기판(1636)에는 투명 도전막(1637), 배향막(1638)을 형성한다. 그후, TFT기판 및 대향 기판(1636)을 밀봉재에 의해 붙여 맞추고 액정을 주입하여 액정층(1635)을 형성한다. 이상과 같이 하여 액티브 매트릭스 구동의 액정디스플레이 장치를 완성할 수가 있다. 또, 액정층(1635)은 도 41에 나타낸 바와 같이 액정을 적하함으로써 형성해도 된다. 특히, 대면적의 액티브 매트릭스 기판을 이용하여 액정디스플레이 장치를 제조하는 경우에는 유효한 수단이다.
또, 배향막(1634,1638)과 기둥 모양의 스페이서(1639)는 액체방울 토출법을 이용하여 선택적으로 형성해도 된다. 특히. 대면적의 액티브 매트릭스 기판을 이용하여 액정디스플레이 장치를 제조하는 경우에는 유효한 수단이다.
단자부에 대해서는 실시 형태 19와 마찬가지로 형성할 수가 있다.
이상의 공정을 거쳐 본 발명에 의해 제조된 TFT를 이용한 액티브 매트릭스형 LCD 패널을 완성한다. 그 TFT는 상기 실시 형태의 방법을 이용하여 제조할 수가 있다. 또, 여기에서는 1화소마다 1트랜지스터의 구성으로 했지만, 2이상의 트랜지스터를 이용하여 멀티 게이트 구조라고 해도 된다. 또, TFT의 극성은 n형으로도 p형 으로도 채용할 수가 있다. 또, n형 TFT와 p형 TFT로 이루어지는 CMOS 구조로 해도 된다. CMOS 구조로 하는 경우, 각 TFT를 접속하는 배선은 상기 평탄화막을 선택적으로 형성한 후, 개공부에 도전재료를 포함하는 조성물을 액체방울 토출법으로 토출함으로써 형성할 수가 있다.
본 실시 형태는 다른 실시 형태와 자유롭게 조합할 수가 있다.
(실시 형태 21)
본 실시 형태에서는 상기 실시 형태에 대해 제조된 액정 표시 패널을 이용한 액정 TV 수상기에 대해 설명한다. 도 55는 액정 TV 수상기의 주요한 구성을 나타내는 블럭도를 나타내고 있다. 액정 표시 패널에는 (1) 화소부(1401)만이 형성되어 주사선측 구동 회로(1403)와 신호선측 구동 회로(1402)가 TAB 방식에 의해 실장되는 경우, (2) 화소부(1401)와 그 주변에 주사선측 구동 회로(1403)와 신호선측 구동 회로(1402)가 COG 방식에 의해 실장되는 경우, (3) SAS로 TFT를 형성하여 화소부(1401)와 주사선측 구동 회로(1403)를 기판상에 일체로 형성하고 신호선측 구동 회로(1402)를 별도의 드라이버 IC로서 실장하는 경우 등이 있지만, 어떠한 형태라도 된다.
그 외의 외부 회로의 구성으로서 영상 신호의 입력측에서는 튜너(1404)로 수신한 신호 가운데, 영상 신호를 증폭하는 영상 신호 증폭 회로(1405)와 거기로부터 출력되는 신호를 적, 초록, 파랑의 각 색에 대응한 색신호로 변환하는 영상 신호 처리 회로와 그 영상 신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로(1407) 등으로 되어 있다. 컨트롤 회로(1407)는 주사선측과 신호선측에 각각 신호가 출력한다. 디지털 구동하는 경우에는 신호선측에 신호 분할 회로(1408)를 제공하여 입력 디지탈 신호를 m개로 분할하여 공급하는 구성으로 해도 된다.
튜너(1404)로 수신한 신호 가운데, 음성 신호는 음성 신호 증폭 회로(1409) 에 보내지고 그 출력은 음성 신호 처리 회로(1410)를 거쳐 스피커(1413)에 공급된다. 제어 회로(1411)는 수신국(수신 주파수) 및 음량의 제어 정보를 입력부(1412) 로부터 받아 튜너(1404) 및 음성 신호 처리 회로(1410)에 신호를 송출한다.
(실시 형태 22)
본 실시 형태에서는 상기 실시 형태의 LCD 패널을 모듈화한 상태를 도 40을 참조해 설명한다.
도 40a에 나타내는 모듈에서는 화소부(1701)의 주변에 구동 회로가 형성된 드라이버 IC는 COG(Chip On Glass) 방식에서 실장하고 있다. 물론, 드라이버 IC는 TAB(Tape Automated Bonding) 방식으로 실장해도 된다.
기판(1700)은 대향 기판(1703)과 밀봉재(1702)에 의해 고착되어 있다. 화소부(1701)는 상기 실시 형태에서 나타낸 바와 같이 액정을 표시 매체로서 사용한 것이어도 되고, 발광소자를 표시 매체로서 사용하는 것이어도 된다. 드라이버 IC(1705a,1705b) 및 드라이버 IC(1707a,1707b,1707c)는 단결정의 반도체 또는 다결정의 반도체를 사용하여 형성한 집적회로를 사용할 수가 있다. 드라이버 IC(1705a, 1705b) 및 드라이버 IC(1707a,1707b,1707c)에는 FPC(1704a,1704b,1704c) 또는 FPC(1706a,1706b)를 매개하여 신호나 전원이 공급된다.
도 40b에 나타내는 모듈은 게이트 드라이버(1712)를 기판(1700) 상에 일체로 형성하고 FPC(1710)로 접속한 것이다. 게이트 드라이버(1712)는 이동도가 높은 반비정질 실리콘(SAS)을 사용해 제조하는 것이 바람직하다. 또, 소스 드라이버(1709)는 다결정 실리콘을 사용하여 별도로 형성하고, 스틱 형상으로 분단한 것을 붙여 FPC(1711)에 접속했다. 또, 게이트 드라이버(1712)도 다결정 실리콘을 사용하여 별도로 형성하고, 스틱 형상으로 분단한 것을 이용해도 된다. 이와 같이, 드라이버(구동 회로)부를 기판상에 일체로 형성 또는 스틱 형상으로 하여 형성함으로써 IC 칩을 다수 붙이는 방법에 비해 공정을 간략화할 수 있고, 또 기판 스페이스를 유효하게 이용할 수가 있다.
(실시 형태 23)
본 실시 형태에서는 주사선측 입력 단자부와 신호선측 입력 단자부에 보호 다이오드를 제공한 한 종류에 대해 도 51을 참조해 설명한다. 도 51a에 대해 화소(1022)에는 TFT(1260)가 제공되어 있다. 이 TFT는 상기 실시 형태와 같은 구성을 가지고 있다.
신호선측 입력 단자부에는 보호 다이오드(1261,1262)가 제공되어 있다. 이 보호 다이오드는 TFT와 같은 공정으로 제조되어 게이트와 드레인 또는 소스의 한편을 접속함으로써 다이오드로서 동작시키고 있다. 도 51a에 나타내는 표면도의 등가 회로도를 도 51b에 나타내고 있다.
보호 다이오드(1261)는 게이트 전극층(1250), 반도체층(1251), 채널 보호용의 절연층(1252), 배선층(1253)으로 완성되어 있다. TFT(1262)와 동일한 구조이다. 이 보호 다이오드와 접속하는 공통 전위선(1254,1255)은 게이트 전극층과 같은 층 에서 형성하고 있다. 따라서, 배선층(1253)과 전기적으로 접속하려면 게이트 절연층에 접촉구멍을 형성할 필요가 있다.
게이트 절연층에의 접촉구멍은 액체방울 토출법에 의해 마스크층을 형성하여 에칭 가공하면 된다. 이 경우, 대기압 방전의 에칭 가공을 적용하면 국소적인 방전 가공도 가능하고 기판의 전면에 마스크층을 형성할 필요는 없다.
보호 다이오드(1261) 또는 보호 다이오드(1 2 6 2)는 TFT(1260)에서의 소스 및 드레인 배선층(1219)과 같은 층에서 형성되고, 거기에 접속하고 있는 신호 배선층(1256)에 소스 또는 드레인측이 접속하는 구조가 되어 있다.
주사 신호선측의 입력 단자부도 동일한 구성이다. 이와 같이, 본 발명에 의하면 입력단에 제공되는 보호 다이오드를 동시에 형성할 수가 있다. 또, 보호 다이오드를 삽입하는 위치는 본 실시 형태에만 한정되지 않고, 구동 회로와 화소와의 사이에 제공할 수도 있다. 또, 본 실시 형태는 다른 실시 형태와 자유롭게 조합할 수가 있다.
(실시 형태 24)
본 실시 형태에서는 반도체층을 SAS로 형성함으로써 주사선측의 구동 회로를 기판(100) 상에 형성하는 경우에 대해 설명한다.
도 52는 1 cm2/V?sec 내지 15 cm2/V?sec의 전계 효과 이동도를 얻을 수 있는 SAS를 사용한 n채널형 TFT로 구성하는 주사선측 구동 회로의 블럭도를 나타내고 있다.
도 52에서 1500으로 나타내는 블록이 1단(stage) 분의 샘플링 펄스를 출력하는 펄스 출력 회로에 상당하고, 시프트 레지스터는 n개의 펄스 출력 회로에 의해 구성된다. 1501은 버퍼 회로이며, 그 전에 화소(502)가 접속된다.
도 53은 펄스 출력 회로(1500)의 구체적인 구성을 나타낸 것이고, n채널형 TFT(1601 내지 1612)로 회로가 구성되어 있다. 이때, SAS를 사용한 n 채널형 TFT의 동작 특성을 고려하여 TFT의 사이즈를 결정하면 된다. 예를 들면, 채널 길이를 8 μm로 하면 채널 폭은 10 내지 80μm의 범위에서 설정할 수가 있다.
도 54는 버퍼 회로(1501)의 구체적인 구성을 나타낸다. 버퍼 회로도 이와 같이 n채널형 TFT(1620내지1636)로 구성되어 있다. 이때, SAS를 사용한 n채널형 TFT의 동작 특성을 고려하여 TFT의 사이즈를 결정하면 된다. 예를 들면, 채널 길이를 10μm로 하면 채널 폭은 10 내지 1800μm의 범위에서 설정하게 된다.
본 실시 형태는 다른 실시 형태와 자유롭게 조합할 수가 있다.
(실시 형태 25)
상기 실시 형태에서 나타낸 모듈을 탑재한 전자기기로서 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생장치(카 오디오, 오디오 구성 등), 노트형 퍼스널 컴퓨터, 게임기기, 휴대 정보 단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 갖춘 화상 재생장치[구체적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고 그 화상을 표시할 수 있는 디스플레이를 갖춘 장치] 등을 들 수 있다. 특히, 대형 화면을 갖는 대형 TV 등에 상기 실시 형태에 나타낸 액체방울 토출 법을 이용하는 것이 바람직하다. 그들 전자기기의 구체적인 예를 도 19에 나타낸다.
도 19a는 대형의 EL 텔레비전 장치이며, 케이스(2001), 지지대(2002), 표시부(2003), 스피커부(2004), 비디오 신호 입력 단자(2005) 등을 포함하는다. 표시부 (2003)는 화소부 및 구동 회로부를 갖는 모듈이 제공되어 있다. 화소부는 발광소자를 포함하고, 상기 실시 형태에 나타낸 액체방울 토출법으로 형성된 TFT를 가진다. 또, 디스플레이 장치는 PC용, TV방송 수신용, 광고 표시용 등의 모든 정보 표시용 디스플레이 장치가 포함된다.
콘트란스를 높이기 위하여 적어도 화소부에 편광판 또는 원편광판을 갖추면 된다. 예를 들면, 밀봉 기판상에 파장판으로서 1/4 파장판, 1/2 파장판, 편광판의 순서로 제공하면 된다. 또한, 편광판 상에 반사 방지막을 제공해도 된다.
도 19b는 EL 텔레비전 장치의 주요한 구조를 나타내는 블럭도를 나타내고 있다. 표시 패널에는 상기 실시 형태에서 나타내는 것과 같은 구조로서 화소부(603)가 형성되어 있다.
다른 외부 회로의 구조로서 영상 신호의 입력측에서는 튜너(904)로 수신한 신호 가운데, 영상 신호를 증폭하는 영상 신호 증폭 회로(905)와 거기로부터 출력되는 신호를 적, 초록, 파랑의 각 색에 대응한 색신호로 변환하는 영상 신호 처리 회로 (906)와 그 영상 신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로 (907) 등으로 되어 있다. 컨트롤 회로(907)로부터 신호선 구동 회로(605)와 주사선 구동 회로(604a,604b) 각각 신호가 출력한다. 디지털 구동하는 경우에는 컨 트롤 회로와 신호선 구동 회로와의 사이에 신호 분할 회로(908)를 제공하여 입력 디지털 신호를 m개로 분할하고 이 분할된 신호들을 공급하는 구조로 해도 된다.
도 19b와 같이 2개의 주사선 구동 회로(604a,604b)를 제공하면 표시 패널이 대형화함에 따라 생기는 주사선의 신호 지연 등을 방지할 수가 있어 바람직하다. 또, 주사선 구동 회로는 2개로 한정되지 않고, 하나의 주사선 구동 회로 하여도 2개 이상의 주사선 구동 회로를 제공해도 된다. 또, 마찬가지로 1개 또는 2개 이상의 신호선 구동 회로를 제공해도 된다.
튜너(904)로 수신한 신호 가운데, 음성 신호는 음성 신호 증폭 회로(909)에 보내지고 그 출력은 음성 신호 처리 회로(910)를 거쳐 스피커(913)에 공급된다. 제어 회로(911)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(912)로부터 받아 튜너(904)와 음성 신호 처리 회로(910)에 신호를 송출한다.
이러한 외부 회로를 조립한 표시부를 케이스(2001)에 조립하여 텔레비전 장치를 완성할 수가 있다. 그 이외의 부속설비로서 스피커(2004), 비디오 신호 입력 단자(2005) 나 조작 스위치 등이 갖춰져 있다. 이와 같이, 본 발명에 의해 EL 텔레비전 장치를 완성할 수가 있다.
본 발명은 텔레비전 장치로 한정되지 않고, 퍼스널 컴퓨터의 모니터로부터 철도의 역이나 공항 등에 둘 수 있는 정보 표시반이나, 가두에서의 광고 표시반 등 특히 대면적의 표시 매체로서 여러 가지 용도에 적용할 수가 있다. 또, 액정 소자를 갖는 텔레비전 장치를 형성할 수도 있다.
도 20a는 휴대단말 가운데 휴대전화기이며, 본체(2101), 케이스(2102), 표시 부(2103), 음성 입력부(2104), 음성 출력부(2105), 조작 키(2106), 안테나(2107) 등을 포함하는다. 표시부(2103)는 화소부 및 구동 회로부를 갖는 모듈이 제공되어 있다. 화소부는 발광소자 또는 액정 소자를 포함하고, 상기 실시 형태에 나타낸 액체방울 토출법으로 형성된 TFT를 가진다. 또한 복수의 표시부(2103)를 대형 마더 유리 기판으로부터 형성함으로써 휴대전화기의 비용을 저감할 수가 있다.
도 20b는 시트형의 휴대전화기이며, 본체(2301), 표시부(2303), 음성 입력부 (2304), 음성 출력부(2305), 스위치(2306), 외부 접속 포토(2307) 등을 포함하는다. 외부 접속 포토(2307)를 매개하여 별도 준비한 이어 폰(2308)을 접속할 수가 있다. 표시부(2303)에는 센서를 갖춘 터치 패널식의 표시 화면이 사용되어 있고 표시부(2303)에 표시된 터치 패널식 조작 키(2309)에 접촉함으로써 일련의 조작을 실시할 수가 있다. 표시부(2303)는 화소부 및 구동 회로부를 갖는 모듈이 제공되어 있다. 화소부는 발광소자 또는 액정 소자를 포함하고, 상기 실시 형태에 나타낸 액체방울 토출법으로 형성된 TFT를 가진다. 또한, 복수의 표시부(2303)를 대형 마더 유리 기판으로부터 형성함으로써 시트형의 휴대전화기의 비용을 저감할 수가 있다.
도 20c는 휴대 서적(전자 서적)이며, 본체(3101), 표시부(3102,3103), 기억 매체(3104), 조작 스위치(3105), 안테나(3106) 등을 포함하는다. 표시부(3102,3103) 는 화소부 및 구동 회로부를 갖는 모듈이 제공되어 있다. 화소부는 발광소자 또는 액정 소자를 포함하고, 상기 실시 형태에 나타낸 액체방울 토출법으로 형성된 TFT를 가진다. 또한, 복수의 표시부(3102,3103)를 대형 마더 유리 기판으로부터 형성함으로써 시트형의 휴대전화기의 비용을 저감할 수가 있다.
소형의 전자기기의 경우에서도 본 발명에 따른 표시부를 형성함으로써 대형 마더 유리 기판으로부터 복수의 표시부를 형성할 수가 있다. 따라서 상기 전자기기의 제조 비용을 저감할 수가 있다.

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  20. 박막 트랜지스터를 제조하는 방법에 있어서,
    오목부 및 볼록부를 갖는 제1 절연막을 형성하는 단계;
    도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부 내에 도전막을 형성하는 단계;
    상기 제1 절연막 및 상기 도전막을 덮도록 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 위에 반도체막을 형성하는 단계를 포함하고,
    상기 제1 절연막 및 상기 도전막은 그 표면이 평탄하게 되도록 형성되고,
    상기 오목부 및 상기 볼록부를 갖는 상기 제1 절연막은 절연 재료를 포함하는 조성물을 분출함으로써 형성되고,
    상기 도전막은 상기 도전 재료를 포함하는 상기 조성물을 상기 오목부 내에 분출함으로써 형성되는, 박막 트랜지스터 제조 방법.
  21. 박막 트랜지스터를 제조하는 방법에 있어서,
    오목부 및 볼록부를 갖는 제1 절연막을 형성하는 단계;
    도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부 내에 도전막을 형성하는 단계;
    상기 제1 절연막 및 상기 도전막을 덮도록 제2 절연막을 형성하는 단계;
    상기 제2 절연막 위에 반도체막을 형성하는 단계; 및
    상기 제2 절연막 및 상기 반도체막을 동시에 패터닝하는 단계를 포함하고,
    상기 제1 절연막 및 상기 도전막은 그 표면이 평탄하게 되도록 형성되고,
    상기 오목부 및 상기 볼록부를 갖는 상기 제1 절연막은 절연 재료를 포함하는 조성물을 분출함으로써 형성되고,
    상기 도전막은 상기 도전 재료를 포함하는 상기 조성물을 상기 오목부 내에 분출함으로써 형성되는, 박막 트랜지스터 제조 방법.
  22. 박막 트랜지스터를 제조하는 방법에 있어서,
    오목부 및 볼록부를 갖는 제1 절연막을 형성하는 단계;
    도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부 내에 도전막을 형성하는 단계;
    상기 제1 절연막 및 상기 도전막을 덮도록 제2 절연막을 형성하는 단계;
    상기 제2 절연막 위에 반도체막을 형성하는 단계; 및
    상기 제2 절연막 및 상기 반도체막을 동시에 패터닝하는 단계를 포함하고,
    상기 제1 절연막 및 상기 도전막은 그 표면이 평탄하게 되도록 형성되고,
    상기 제2 절연막의 단부는 상기 반도체막의 단부로부터 돌출하지 않도록 제공되고,
    상기 오목부 및 볼록부를 갖는 상기 제1 절연막은 절연 재료를 포함하는 조성물을 분출함으로써 형성되고,
    상기 도전막은 상기 도전 재료를 포함하는 상기 조성물을 상기 오목부 내에 분출함으로써 형성되는, 박막 트랜지스터 제조 방법.
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  24. 제20항 내지 제22항 중 어느 한 항에 있어서,
    절연 재료를 포함하는 상기 조성물이 분출되고 동시에 상기 도전 재료를 포함하는 상기 조성물이 분출되는, 박막 트랜지스터 제조 방법.
  25. 삭제
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  27. 제20항 내지 제22항 중 어느 한 항에 있어서,
    상기 반도체막의 채널 형성 영역 위의 절연막을 형성하는 단계를 더 포함하는, 박막 트랜지스터의 제조 방법.
  28. 삭제
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  30. 박막 트랜지스터를 제조하는 방법에 있어서,
    절연 재료를 포함하는 액체방울을 분출함으로써 오목부 및 볼록부를 갖는 제1 절연막을 형성하는 단계;
    도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부 내에 소스 전극및 드레인 전극을 형성하는 단계;
    상기 제1 절연막과 상기 소스 전극 및 상기 드레인 전극을 덮도록 제2 절연막을 형성하는 단계;
    상기 제2 절연막 위에 반도체막을 형성하는 단계; 및
    상기 반도체막 위에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 단계를 포함하고,
    상기 제1 절연막의 높이와 상기 소스 전극 및 상기 드레인 전극의 높이는 일치하는, 박막 트랜지스터 제조 방법.
  31. 제20항, 제21항, 제22항 또는 제30항 중 어느 한 항에 있어서,
    상기 오목부 및 상기 볼록부를 갖는 상기 제1 절연막은 상기 오목부의 폭이 5μm 내지 100μm이고, 상기 오목부의 깊이가 1μm 내지 10μ m이 되도록 형성되는, 박막 트랜지스터 제조 방법.
  32. 삭제
  33. 제30항에 있어서,
    상기 오목부 및 상기 볼록부를 갖는 상기 제1 절연막은 상기 소스 전극 및 상기 드레인 전극이 형성되는 영역에서 상기 오목부의 폭이 10μm 내지 40μm가 되고, 상기 오목부의 깊이가 1.5μm 내지 2.5μm가 되도록 형성되는, 박막 트랜지스터 제조 방법.
  34. 제20항, 제21항, 제22항 또는 제30항 중 어느 한 항에 있어서,
    분출되는 상기 도전 재료를 포함하는 상기 액체방울의 양은 0.1pl 내지 40pl인, 박막 트랜지스터 제조 방법.
  35. 디스플레이 장치를 제조하는 방법에 있어서,
    절연 재료를 포함하는 액체방울을 분출함으로써 오목부 및 볼록부를 갖는 절연막을 형성하는 단계;
    도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부 내에 제1 및 제2 게이트 전극을 형성하는 단계;
    상기 제1 절연막과 상기 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제1 및 제2 반도체막을 형성하는 단계;
    상기 게이트 절연막과 상기 제1 및 제2 반도체막을 동시에 패터닝하는 단계;
    상기 제1 반도체막 위에 제1 소스 전극과 제1 드레인 전극을 형성하고, 상기 제2 반도체막 위에 제2 소스 전극과 제2 드레인 전극을 형성함으로써, 제1 및 제2 박막 트랜지스터를 형성하는 단계;
    상기 제1 반도체막 위에 형성되는 상기 제1 소스 전극 또는 상기 제1 드레인 전극을 상기 제2 게이트 전극에 접속하는 단계;
    상기 제2 박막 트랜지스터의 상기 제2 소스 전극 또는 상기 제2 드레인 전극에 접속되도록 제1 전극을 형성하는 단계;
    상기 제1 전극의 단부를 덮도록 제2 절연막을 형성하는 단계;
    상기 제2 절연막의 개구부 내에 전계 발광층을 형성하는 단계; 및
    상기 전계 발광층을 덮도록 제2 전극을 형성하는 단계를 포함하는, 디스플레이 장치 제조 방법.
  36. 디스플레이 장치를 제조하는 방법에 있어서,
    절연 재료를 포함하는 액체방울을 분출함으로써 오목부 및 볼록부를 갖는 절연막을 형성하는 단계;
    도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부 내에 제1 및 제2 게이트 전극을 형성하는 단계;
    상기 절연막과 상기 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제1 및 제2 반도체막을 형성하는 단계;
    상기 제1 및 제2 반도체막을 패터닝하는 단계;
    상기 제1 반도체막 위에 제1 소스 전극과 제1 드레인 전극을 형성하고, 상기 제2 반도체막 위에 제2 소스 전극과 제2 드레인 전극을 형성함으로써, 제1 및 제2 박막 트랜지스터를 형성하는 단계;
    상기 제1 및 제2 소스 전극 및 제1 및 제2 드레인 전극을 이용하여 상기 게이트 절연막을 에칭하는 단계;
    상기 에칭된 상기 게이트 절연막의 개구부 내에 도전막을 형성함으로써, 상기 제1 반도체막 위에 형성되는 상기 제1 소스 전극 또는 상기 제1 드레인 전극을 상기 제2 게이트 전극과 접속하는 단계;
    상기 제2 박막 트랜지스터의 상기 제2 소스 전극 또는 상기 제2 드레인 전극에 접속되도록 제1 전극을 형성하는 단계;
    상기 제1 전극의 단부를 덮도록 제2 절연막을 형성하는 단계;
    상기 제2 절연막의 개구부 내에 전계 발광층을 형성하는 단계; 및
    상기 전계 발광층을 덮도록 제2 전극을 형성하는 단계를 포함하는, 디스플레이 장치 제조 방법.
  37. 디스플레이 장치를 제조하는 방법에 있어서,
    절연 재료를 포함하는 액체방울을 분출함으로써 오목부 및 볼록부를 갖는 제1 절연막을 형성하는 단계;
    도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부 내에 제1 및 제2 소스 전극과 제1 및 제2 드레인 전극을 형성하는 단계;
    상기 제1 절연막, 상기 제1 및 제2 소스 전극 및 상기 제1 및 제2 드레인 전극을 덮도록 제2 절연막을 형성하는 단계;
    상기 제2 절연막 위에 제1 및 제2 반도체막을 형성하는 단계;
    상기 제1 및 제2 반도체막을 패터닝하는 단계;
    상기 제1 및 제2 반도체막 위에 게이트 절연막을 사이에 두고 각각 제1 및 제2 게이트 전극을 형성함으로써, 제1 및 제2 박막 트랜지스터를 형성하는 단계;
    상기 제1 소스 전극 또는 제1 드레인 전극을 상기 제2 게이트 전극과 접속하는 단계;
    상기 제2 박막 트랜지스터의 상기 제2 소스 전극 또는 상기 제2 드레인 전극에 접속되도록 제1 전극을 형성하는 단계;
    상기 제1 전극의 단부를 덮도록 제3 절연막을 형성하는 단계;
    상기 제3 절연막의 개구부 내에 전계 발광층을 형성하는 단계; 및
    상기 전계 발광층을 덮도록 제2 전극을 형성하는 단계를 포함하는, 디스플레이 장치 제조 방법.
  38. 제35항 내지 제37항 중 어느 한 항에 있어서,
    컬러 필터는 상기 전계 발광층 아래의 상기 절연막의 개구부 내에 제공되는, 디스플레이 장치 제조 방법.
  39. 제35항 내지 제37항 중 어느 한 항에 있어서,
    상기 제2 박막 트랜지스터를 덮도록 절연막 및 도전막을 형성하고,
    상기 제2 박막 트랜지스터의 상기 제2 소스 전극 또는 상기 제2 드레인 전극은 상기 도전막을 이용하여 상기 제1 전극에 접속되는, 디스플레이 장치 제조 방법.
  40. 제35항 내지 제37항 중 어느 한 항에 있어서,
    상기 제1 및 제2 박막 트랜지스터를 덮도록 절연막 및 도전막을 형성하고,
    상기 도전막은 상기 제1 및 제2 박막 트랜지스터의 상기 제1 및 제2 소스 전극 및 상기 제1 및 제2 드레인 전극 위에 형성되는, 디스플레이 장치 제조 방법.
  41. 텔레비전을 제조하는 방법에 있어서,
    절연 재료를 포함하는 액체방울을 분출함으로써 오목부 및 볼록부를 갖는 절연막을 형성하는 단계;
    도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부 내에 제1 및 제2 게이트 전극을 형성하는 단계;
    상기 제1 절연막과 상기 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제1 및 제2 반도체막을 형성하는 단계;
    상기 게이트 절연막과 상기 제1 및 제2 반도체막을 동시에 패터닝하는 단계;
    상기 제1 반도체막 위에 제1 소스 전극과 제1 드레인 전극을 형성하고, 상기 제2 반도체막 위에 제2 소스 전극과 제2 드레인 전극을 형성함으로써, 제1 및 제2 박막 트랜지스터를 형성하는 단계;
    상기 제1 반도체막 위에 형성되는 상기 제1 소스 전극 또는 상기 제1 드레인 전극을 상기 제2 게이트 전극과 접속하는 단계;
    상기 제2 박막 트랜지스터의 상기 제2 소스 전극 또는 상기 제2 드레인 전극에 접속되도록 제1 전극을 형성하는 단계;
    상기 제1 전극의 단부를 덮도록 제2 절연막을 형성하는 단계;
    상기 제2 절연막의 개구부 내에 전계 발광층을 형성하는 단계;
    상기 전계 발광층을 덮도록 제2 전극을 형성하는 단계; 및
    상기 제1 전극 또는 상기 제2 전극 위에 편광판, 편광판 및 파장판을 형성하는 단계를 포함하는, 텔레비전 제조 방법.
  42. 텔레비전을 제조하는 방법에 있어서,
    절연 재료를 포함하는 액체방울을 분출함으로써 오목부 및 볼록부를 갖는 절연막을 형성하는 단계;
    도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부 내에 제1 및 제2 게이트 전극을 형성하는 단계;
    상기 절연막과 상기 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 제1 및 제2 반도체막을 형성하는 단계;
    상기 제1 및 제2 반도체막을 패터닝하는 단계;
    상기 제1 반도체막 위에 제1 소스 전극과 제1 드레인 전극을 형성하고, 상기 제2 반도체막 위에 제2 소스 전극과 제2 드레인 전극을 형성함으로써, 제1 및 제2 박막 트랜지스터를 형성하는 단계;
    상기 제1 및 제2 소스 전극 및 상기 제1 및 제2 드레인 전극을 이용하여 상기 게이트 절연막을 에칭하는 단계;
    상기 에칭된 상기 게이트 절연막의 개구부 내에 도전막을 형성함으로써, 상기 제1 반도체막 위에 형성된 상기 제1 소스 전극 또는 상기 제1 드레인 전극을 상기 제2 게이트 전극과 접속하는 단계;
    상기 제2 박막 트랜지스터의 상기 제2 소스 전극 또는 상기 제2 드레인 전극에 접속되도록 제1 전극을 형성하는 단계;
    상기 제1 전극의 단부를 덮도록 제2 절연막을 형성하는 단계;
    상기 제2 절연막의 개구부 내에 전계 발광층을 형성하는 단계;
    상기 전계 발광층을 덮도록 제2 전극을 형성하는 단계; 및
    상기 제1 전극 또는 상기 제2 전극 위에 편광판, 편광판 및 파장판을 형성하는 단계를 포함하는, 텔레비전 제조 방법.
  43. 텔레비전을 제조하는 방법에 있어서,
    절연 재료를 포함하는 액체방울을 분출함으로써 오목부 및 볼록부를 갖는 제1 절연막을 형성하는 단계;
    도전 재료를 포함하는 액체방울을 분출함으로써 상기 오목부 내에 제1 및 제2 소스 전극과 제1 및 제2 드레인 전극을 형성하는 단계;
    상기 제1 절연막, 상기 제1 및 제2 소스 전극 및 상기 제1 및 제2 드레인 전극을 덮도록 제2 절연막을 형성하는 단계;
    상기 제2 절연막 위에 제1 및 제2 반도체막을 형성하는 단계;
    상기 제1 및 제2 반도체막을 패터닝하는 단계;
    상기 제1 및 제2 반도체막 위에 게이트 절연막을 사이에 두고 각각 제1 및 제2 게이트 전극을 형성함으로써 제1 및 제2 박막 트랜지스터를 형성하는 단계;
    상기 제2 게이트 전극을 이용하여 상기 제1 소스 전극 또는 제1 드레인 전극을 상기 제2 게이트 전극과 접속하는 단계;
    상기 제2 박막 트랜지스터의 상기 제2 소스 전극 또는 상기 제2 드레인 전극에 접속되도록 제1 전극을 형성하는 단계;
    상기 제1 전극의 단부를 덮도록 제3 절연막을 형성하는 단계;
    상기 제3 절연막의 개구부 내에 전계 발광층을 형성하는 단계;
    상기 전계 발광층을 덮도록 제2 전극을 형성하는 단계; 및
    상기 제1 전극 또는 상기 제2 전극 위에 편광판, 편광판 및 파장판을 형성하는 단계를 포함하는, 텔레비전 제조 방법.
  44. 제41항 내지 제43항 중 어느 한 항에 있어서,
    1/4 파장판 및 1/2 파장판은, 상기 제1 전극 또는 상기 제2 전극으로부터 상기 파장판으로서 순차적으로 제공되는, 텔레비전 제조 방법.
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