KR101105516B1

KR101105516B1 - 고체 촬상 장치와 촬상 방법

Info

Publication number: KR101105516B1
Application number: KR1020040100985A
Authority: KR
Inventors: 야스아키 히사마츠; 츠토무 하루타; 켄 마츠모토
Original assignee: 소니 주식회사
Priority date: 2003-12-05
Filing date: 2004-12-03
Publication date: 2012-01-13
Also published as: US20050140795A1; JP4144517B2; US7477302B2; KR20050054843A; JP2005167918A

Abstract

고정 패턴 노이즈를 효율적으로 그리고 정확하게 검출하여 보정할 수 있는 고체 촬상 장치 및 촬상 방법이 개시된다. 화소 센서부로부터 병렬로 신호를 판독함으로써 생성되는 촬상 화상 신호에 대해 아날로그 게인 처리, A/D 변환 처리 및 디지털 게인 처리를 수행한다. 한 프레임의 기간에서 고정치에 의거한 촬상 화상 신호가 입력되는 기간에 있어서, 기준 신호 평균치가 상기 신호로부터 생성된다. 기준 신호 평균치에 대한 상기 신호의 차분치의 가산치가 기억된다. 한 프레임의 기간에서 유효 화소로부터의 촬상 화상 신호가 입력되는 기간에 있어서, 기억된 가산치를 제산함으로써 얻어지는 제산 평균치를 사용하여 촬상 화상 신호로부터 고정 패턴 노이즈가 제거된다.

고체촬상 장치, 고정 패턴, 노이즈

Description

고체 촬상 장치와 촬상 방법{SOLID-STATE IMAGE PICKUP APPARATUS AND IMAGE PICKUP METHOD}

도 1은 본 발명의 실시형태의 고체 촬상 장치의 주요부의 블록도.

도 2의 A는 도 1에 도시된 열 판독 회로/아날로그 PGA 및 센서 어레이의 블록도이고, 도 2의 B는 칼럼 판독 회로/아날로그 PGA의 병렬 처리 회로로의 입력 신호와 이 병렬 처리 회로로부터의 출력 신호의 파형을 도시하는 파형도.

도 3은 본 발명의 제 1의 실시형태에 따른 고체 촬상 장치의 디지털 PGA/세로줄 소거 회로의 블록도.

도 4는 도 3의 디지털 PGA/세로줄 소거 회로의 보정 동작을 설명하는 파형도.

도 5는 본 발명의 제 2의 실시형태에 따른 고체 촬상 장치의 디지털 PGA/세로줄 소거 회로의 블록도.

도 6의 A 및 B는 도 5의 디지털 PGA/세로줄 소거 회로의 보정 동작을 설명하는 파형도.

도 7의 A, B 및 C는 고체 촬상 장치에서 디지털 PGA가 배치될 수 있는 위치를 설명하는 블록도.

도 8은 본 발명의 제 3의 실시형태에 따른 고체 촬상 장치의 디지털 PGA/세 로줄 소거 회로의 블록도.

도 9는 본 발명의 제 4의 실시형태에 따른 고체 촬상 장치의 제산기의 블록도.

도 10은 본 발명의 제 5의 실시형태에 따른 고체 촬상 장치의 디지털 PGA/세로줄 소거 회로의 블록도.

도 11은 도 10의 디지털 PGA/세로줄 소거 회로의 보정 동작을 설명하는 파형도.

도 12의 A 및 B는 도 10의 디지털 PGA/세로줄 소거 회로에 의한 다수의 게인 설정치를 설명하는 도면.

도 13은 본 발명의 제 6의 실시형태에 따른 고체 촬상 장치의 디지털 PGA/세로줄 소거 회로의 블록도.

（도면의 주요부분에 대한 부호의 설명）

1 : 센서 어레이 2 : 수직 신호 구동 회로

3 : 칼럼 판독 회로/아날로그 PGA 4 : A/D 변환기

5 : 디지털 처리 회로 6 : 센서 제어 블록

7 : 디지털 PGA/세로줄 소거 회로 8 : 디지털 클램프 회로

9 : 카메라 신호 처리부 14 : 아날로그 PGA

20 : 디지털 PGA 31, 31a, 31b : 평균 연산 회로

32, 37 : 감산기 33 : 가산기

34, 34a, 34b : RAM 35 : 제산기

36, 38, 45, 71, 72 : 실렉터

본 발명은 고체 촬상 장치 및 그 촬상 방법에 관한 것으로, 특히 고체 촬상 장치 및 그 촬상 방법용의 고정 패턴 노이즈의 보정에 관한 것이다.

예를 들면 CMOS 이미지 센서 등의 고체 촬상 소자를 이용한 촬상 장치는 이미 공지되어 있으며, 다화소화, 고속 촬상, 넓은 다이내믹 레인지, 저 노이즈를 달성하기 위해 계속 연구 개발되고 있다.

그리고 많은 화소를 고속으로 처리하기 위해 단순하게 처리 주파수를 높이면, 아날로그 회로계에 있어서 노이즈나 소비 전력, 정밀도 등이 악화하여 버리는 등의 문제가 있다. 그 때문에 행방향 및 열방향으로 고체 촬상 소자가 배치되어 이루어지는 촬상 소자 어레이로부터, 각 열로부터 동시에 촬상 신호를 판독하거나, 수평 방향의 전송을 복수의 라인으로 병렬로 행하는 등으로, 이들의 신호 판독 처리를 저속으로 행하는 수법이 이용되고 있다.

그러나 제조 프로세스 편차 등이 원인으로, 병렬 판독에 있어서, 그 각각의 입출력 특성에 편차가 생겨, 출력 화상에 줄무늬를 띈 고정 패턴 노이즈가 발생하여 버리는 문제가 있다. 이에 대해 일본 특개2000-261730호(이하, 특허 문헌1)에는, 그 고정 패턴 노이즈를 디지털 값으로서 기억하고, 기억한 값을 이용하여 촬상 신호의 보정을 행함으로써, 세로줄 노이즈가 없는 화상을 얻는 기술이 기재되어 있다.

그런데, 세로줄 형상의 고정 패턴 노이즈를 정확하게 인식시키기 위해서는, 유효 화소 영역과는 별도로 많은 무효 영역을 필요로 한다. 이것은 고정 패턴 노이즈 성분을 얻을 수 있는 기간에 있어서 촬상 화상 신호를 보다 많이 가산 평균하는 것이, 고정 패턴 노이즈 값의 정밀도 향상에 유리하기 때문이지만, 이것은 고속 촬상에 있어서는 마이너스로 작용하여 버린다.

또한, 디지털 연산의 특성상, 양자화 오차나 연산 사사오입 오차 등에 의해, A/D 변환할 때의 계조에 의한 보정 한계가 생긴다. 특히 저계조의 A/D 변환기를 갖는 시스템에 있어서는 이 보정 한계가 문제로 되고, 노이즈 소거가 불충분하게 되는 경우가 있다.

또한 고정 패턴 노이즈로서 기억하는 값의 정밀도를 향상시키는데는, 많은 가산평균을 취하는 것이 바람직하지만, 그 경우, 가산평균치의 값이 커지고, 메모리 용량도 많이 요구되어 효율적이 아니다.

또한 광 다이내믹 레인지 화상이나, S/N 개선을 목적으로 하여 1화면중에 복수의 게인 패턴을 갖는 경우가 있는데, 이로 인해 고정 노이즈 패턴이 수 종류 혼재하여 버리는 일이 있다. 이와 같이 복수의 고정 패턴 노이즈에 적용할 수 있는 보정 처리도 요구된다.

본 발명의 목적은 충분한 정밀도로, 또한 효율적으로 고정 패턴 노이즈의 검 출 및 보정을 실행할 수 있는 고체 촬상 장치 및 촬상 방법을 제공하는 것이다.

본 발명의 제 1의 양상에 따르면, 고체 촬상 장치가 제공되는데, 상기 장치는, 고체 촬상 소자 어레이에 의해 형성되고, 입사광에 대응하는 신호를 생성하는 화소 센서부와; 상기 화소 센서부에 의해 얻어지는 신호에 관해 병렬 판독을 행하여 촬상 화상 신호를 생성하고, 상기 촬상 화상 신호에 대한 아날로그 게인 처리를 행하는 화상 신호 판독부와; 상기 화상 신호 판독부로부터 출력되는 촬상 화상 신호를 A/D 변환하는 A/D 변환부; 및 상기 A/D 변환부로부터 출력되는 촬상 화상 신호에 대해, 디지털 게인 처리를 수행하고, 상기 촬상 화상 신호로부터 고정 패턴 노이즈를 제거하는 보정 처리를 수행하는 디지털 처리부를 포함한다. 상기 디지털 처리부는, 상기 촬상 화상 신호의 1프레임 기간 내에 있어서 고정치에 의거한 상기 촬상 화상 신호가 입력되는 기간에, 상기 고정치에 의거한 상기 촬상 화상 신호로부터 기준 신호 평균치가 산출되고, 또한 상기 기준 신호 평균치에 대한 상기 고정치에 의거한 상기 촬상 화상 신호의 차분치의 가산치가 기억되는 처리를 수행하고, 또한, 상기 1프레임 기간 내에 있어서 상기 화소 센서부의 유효 화소로부터의 촬상 화상 신호가 입력되는 기간에 있어서, 상기 기억한 가산치를 제산하여 얻어지는 제산 평균치가 보정에 이용된다.

본 발명의 다른 양상에 따르면, 촬상 방법이 제공되는데, 상기 방법은, 고체 촬상 소자 어레이에 의해 형성되고, 입사광에 대응하는 신호를 생성하는 화소 센서부에 의해 얻어지는 신호에 관해 병렬 판독을 행하여 촬상 화상 신호를 생성하고, 상기 촬상 화상 신호에 대한 아날로그 게인 처리를 수행하는 화상 신호 판독 단계와; 상기 화상 신호 판독부에서 출력되는 촬상 화상 신호를 A/D 변환하는 A/D 변환 단계와; 상기 A/D 변환부에서 얻어지는 촬상 화상 신호에 대해, 디지털 게인 처리를 수행하는 디지털 게인 처리 단계와; 상기 촬상 화상 신호의 1프레임 기간 내에 있어서 고정치에 의거한 상기 촬상 화상 신호가 입력되는 기간에, 상기 고정치에 의거한 상기 촬상 화상 신호로부터 기준 신호 평균치를 산출하는 기준 신호 평균치 산출 단계와; 상기 기준 신호 평균치에 대한 상기 고정치에 의거한 상기 촬상 화상 신호의 차분치의 가산치를 기억하는 가산치 기억 단계; 및 상기 1프레임 기간 내에 있어서 상기 화소 센서부의 유효 화소로부터의 촬상 화상 신호가 입력되는 기간에, 상기 촬상 화상 신호에 대해, 상기 기억한 상기 가산치를 제산하여 얻어지는 제산 평균치를 이용하여 고정 패턴 노이즈를 제거하는 보정 처리를 수행하는 보정 단계를 포함한다.

본 발명의 또 다른 양상에 따르면, 고체 촬상 장치가 제공되는데, 상기 장치는, 다수의 화소가 배치된 촬상 영역; 및 상기 촬상 영역으로부터의 화상 신호를 처리하는 회로 영역을 포함한다. 상기 회로 영역은 상기 화상 신호로부터 소정량의 신호 성분을 감산하는 감산부와 상기 감산부에 의한 감산에 의해 얻어지는 신호에서 패턴 노이즈를 검출하는 패턴 노이즈 검출부를 포함한다.

고체 촬상 장치 및 촬상 방법에 있어서, 기준 신호 평균치를 산출하고, 기준 신호 평균치에 대한 촬상 화상 신호의 차분치의 가산치를 기억하는 처리는, 세로줄 노이즈가 되는 고정 패턴 노이즈 값을 검출하기 위한 처리이다. 이 때, 고정 패턴 노이즈에 대한 값으로서는 신호의 편차 성분만 필요하고, DC 성분은 불필요하다. 따라서, DC 성분은 기준 신호 평균치로서 검출되고, 그 후, DC 성분에 대한 촬상 화상 신호의 차분치가 누적 가산된다. 그리고, 누적 가산에 의해 얻어진 가산치를 제산한 평균치를 고정 패턴 노이즈 값으로서, 촬상 화상 신호로부터 감산함으로써 세로줄 노이즈에 대한 보정을 행한다.

또한, 가산치로서는 1프레임마다 클리어하지 않고, 복수 프레임에 걸쳐 연속 가산하여 감으로써, 1프레임 기간에 있어서의 가산 횟수를 적게 하여도, 복수 프레임 기간에서는 충분한 정밀도의 고정 패턴 노이즈 성분으로서의 가산치를 얻는 가산 횟수를 실현할 수 있다.

이 때 상기 복수 프레임 기간으로서의 프레임 수에 상한이 설정되고, 상한 프레임 수에 도달한 이후의 모든 프레임 기간에서, 한 프레임에 대한 가산치에 대응하는 값이 지금까지 기억된 가산치로부터 감산되고 그 다음 다음 프레임의 차분치가 상기 감산에 의해 얻어진 값에 가산되면, 항상 일정한 가산치 양을 유지하면서 가산치 데이터를 갱신시킨다.

발명을 실시하기 위한 최선의 형태

이하, 본 발명의 여러 가지 실시 형태를 설명한다. 우선 본 발명이 적용된 고체 촬상 장치의 전체 구성을 설명하고, 그 후, 세로줄 노이즈의 보정을 위한 구성을 중심으로 본 발명의 제 1 내지 제 5의 실시형태를 설명한다.

<전체 구성>

도 1, 도 2를 참고로, 본 실시형태의 고체 촬상 장치의 구성을 설명하고, 또 한 세로줄 노이즈(고정 패턴 노이즈)에 관해 설명한다.

도 1은 고체 촬상 장치의 주요부의 구성의 블록도이고, 도 2의 A는 도 1에 있어서의 센서 어레이(1)와 칼럼 판독 회로/아날로그 PGA의 부분을 상세히 도시한 블록도이다.

도 1에 있어서의 센서 어레이(1)에는 도시하지 않은 렌즈계에 의해 피사체로부터의 광이 입사된다. 이 센서 어레이(1)는 예를 들면 CMOS 센서 어레이로 이루어지고, 도 2의 A에 도시한 바와 같이 고체 촬상 소자(CMOS 센서)로서의 촬상 화소(G)가 행방향 및 열방향으로 다수 배치되어 형성되어 있다. 촬상 화소(G) 각각은 도 2의 A에 도시된 바와 같이 포토다이오드나 트랜지스터(전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터)를 포함한다. 여기서는 상세한 설명은 생략하지만, 촬상 화소(G)에 있어서의 각 트랜지스터의 게이트에 대해서는 도 1의 수직 신호 구동 회로(2)에 의해 각각 소정의 타이밍에서 펄스가 주어짐으로써, 각 트랜지스터가 온/오프 된다. 이로써 포토다이오드의 전하의 리셋이나, 포토다이오드에 축적된 전하를 수직 신호선(VL) (VL1, VL2 …)에 전송하는 동작이 행하여진다.

고체 촬상 장치는 열(列) 병렬 방식의 화소 판독을 행한다. 이 때문에, 센서 어레이(1)에 있어 행방향으로 나열된 촬상 화소(G)로부터의 신호 전하가 동시에 판독되고, 각 수직 신호선(VL) (VL1, VL2 …)에 주어지게 된다.

보다 구체적으로는, 수직 신호 구동 회로(2)는 우선 선택한 행의 각 화소로부터 리셋 레벨의 신호 전하를 각 수직 신호선(VL)에 주게 하고, 그 후, 포토다이오드(PD)에 축적된 전하에 따른 화소 신호를 수직 신호선(VL)에 주는 동작을 실행 시킨다. 수직 신호 구동 회로(2)는 이와 같은 판독 동작을, 순차적으로 각 행의 촬상 화소(G)에 대해 실행시키게 된다.

선택된 어떤 1행의 촬상 화소(G)로부터의 화소 신호의 판독은, 1수평 기간 내의 수평 블랭킹 기간에 행하여진다. 즉 수평 블랭킹 기간에서는 수직 신호 구동 회로(2)에 의해 선택된 1행의 각 촬상 화소(G)로부터의 화소 신호가, 각 수직 신호선(VL1, VL2 …)에 대해 병렬적으로 출력되게 된다.

도 1의 센서 어레이(1)로부터 각 수직 신호선(VL)에 전송되는 각 화소의 신호 전하는, 칼럼 판독 회로/아날로그 PGA(Programmable Gain Amplifier)(3)에 의해 화상 프레임을 구성하는 촬상 화상 신호로서 판독되고, 또한 아날로그 게인 처리가 시행된다.

칼럼 판독 회로/아날로그 PGA(3)에서는, 우선 도 2의 A에 도시한 CDS(Correlated Double Sampling：상관 이중 샘플링) 회로(11)에서 수직 신호선(VL)의 전하의 샘플링을 행한다.

CDS 회로(11)에서는, 각 수직 신호선(VL)(각 열)에 대해, 용량 소자(C1, C2), 스위치 소자(SW2, SW3)에 의한 샘플링 회로계가 형성되어 있다.

또한, 도 2의 A에 도시된 CDS 회로(11)에 있어서, 2개의 수평 신호선(HL1, HL2)이 배치되고, 상기 CDS 회로(11)의 각 열의 샘플링 회로계의 스위치 소자(SW3)는, 열마다 교대로 수평 신호선(HL1, HL2)에 접속된다. 또한, 수평 신호선(HL1, HL2)을 2개로 하는 것은 수평 신호선 1개의 경우보다 수평 전송 주파수를 낮추기 위해서이다. 물론 수평 신호선을 1개로 하는 구성이라도 좋고, 나아가서는 3개 이 상으로 병렬 수평 전송을 행하도록 하여도 좋다.

또한, 수평 신호선(HL1, HL2)에 대응하여 기준 전압(Vref)이 주어지는 기준 신호선(Href1, Href2)이 각각 배치된다. 상기 CDS 회로(11)의 각 열의 샘플링 회로계에 있어서의 스위치 소자(SW2)는, 열마다 교대로 기준 신호선(Href1, Href2)에 접속된다.

수평 신호선(HL1)과 기준 신호선(Href1)에 나타나는 신호는, 차동 앰프(A1)에 입력된다. 또한 수평 신호선(HL2)과 기준 신호선(Href2)에 나타나는 신호는 차동 앰프(A2)에 입력된다. 차동 앰프(A1, A2)에는 각각 귀환 용량(C3)과, 입출력을 단락시키는 스위치 소자(SW1)가 접속되어 있다.

앰프(A1, A2)의 출력은 멀티플렉서(12)에서 순차적으로 선택되고, 시리얼 신호 형태의 촬상 화상 신호로서 아날로그 PGA(14)에 공급된다.

CDS 회로(11)에 있어서의 각 열의 스위치 소자(SW2, SW3) 및 앰프(A1, A2)에 접속된 스위치 소자(SW1)는 수평 주사 회로(13)에 의해 각각 소정 타이밍에서 온/오프 제어된다. 이로써, 센서 어레이(1)의 선택된 행으로부터 열 병렬로 판독된 신호는, 순차적으로 수평 신호선(HL1, HL2) 및 앰프(A1, A2)에 주어져 신호 전하가 판독된다. 그리고 멀티플렉서(12)에서 순차적으로 선택됨으로써 1라인의 시리얼 화상 신호가 출력되게 된다.

예를 들면, 수직 신호선(VL1)에 접속된 촬상 화소(G)로부터의 신호 판독을 행할 때는, CDS 회로(11)의 1열째의 샘플링 회로계 및 앰프(A1)의 동작은 이하와 같이 된다.

우선 스위치 소자(SW1, SW2)가 온으로 된다. 이 경우, 앰프(A1)의 입출력이 단락되기 때문에, 용량 소자(C2)의 양단 전위는 같아지고, 전하가 축적되지 않는 상태로 된다.

다음에 수직 신호선(VL1)에, 선택 행의 촬상 화소(G)로부터 리셋 레벨이 전송되면, 스위치 소자(SW2)가 오프로 되고, 이로써 용량 소자(C2)에 리셋 레벨의 신호 전하가 축적된다.

계속해서, 촬상 화소(G)로부터는 수직 신호선(VL1)에 신호 전하가 주어진다. 그 신호 전하는 용량 소자(C2)에 축적되고, 리셋 레벨에 대한 차분으로서의 신호 레벨이 확정된다.

다음에, 스위치 소자(SW3)가 온으로 된다. 또한 그 때, 스위치 소자(SW1)는 오프로 되어 있다. 그러면, 용량 소자(C2)에 축적된 전하가 용량 소자(C3)로 이동하고, 이로써 차동 앰프(A1)의 출력 레벨이 변화한다. 이 출력 레벨의 변화가, 어떤 촬상 화소(G)로부터 판독된 촬상 화상 신호 성분으로서 출력되는 것이다.

선택된 행에 있어서의 각 열의 촬상 화소(G)로부터의 신호는, 이상의 동작에 의해 차동 앰프(A1, A2)에 의해 교대로 판독되고, 멀티플렉서(12)에서 순차적으로 선택되어 시리얼의 1수평 라인의 촬상 화상 신호로 된다. 1수직 주기, 즉 프레임 기간에는 이 동작이 센서 어레이(1)에 있어서의 각 행에 대해 순차적으로 행하여짐으로써, 1프레임의 촬상 화상 신호가 멀티플렉서(12)로부터 출력되게 된다.

그리고, 그와 같이 판독되는 촬상 화상 신호는, 아날로그 PGA(14)에서 증폭된 후, 도 1의 A/D 변환기(4)에서 디지털 데이터로 변환된다. 디지털 데이터로 된 촬상 화상 신호(DT)는 디지털 처리 회로(5)에 공급된다.

또한, 도 2의 A에서는 아날로그 PGA(14)로서 아날로그 신호 형태의 촬상 화상 신호에 대한 증폭 회로를 도시하고 있지만, 예를 들면 차동 앰프(A1, A2) 각각의 귀환 용량(C3)을 가변 용량 콘덴서로 구성함으로써, 차동 앰프(A1, A2)를 아날로그 PGA로서 기능 시키는 것도 가능하다.

디지털 처리 회로(5)는 센서 제어 블록(6), 디지털 PGA/세로줄 소거 회로(7), 디지털 클램프 회로(8)를 갖는다.

센서 제어 블록(6)은, 수직/수평 동기 타이밍에 의거하여 수직 신호 구동 회로(2)와 칼럼 판독 회로/아날로그 PGA(3)의 동작 타이밍을 제어한다. 또한, 디지털 PGA/세로줄 소거 회로(7) 및 디지털 클램프 회로(8)의 동작 타이밍도 제어한다.

디지털 PGA/세로줄 소거 회로(7)는 촬상 화상 신호(DT)에 대해 디지털 게인 처리를 행함과 함께, 고정 패턴 노이즈로서의 세로줄 노이즈의 소거(보정 동작)를 행한다. 이 디지털 PGA/세로줄 소거 회로(7)의 상이한 구성을 이하 설명한다.

디지털 PGA/세로줄 소거 회로(7)에서 처리된 촬상 화상 신호(DT)는, 디지털 클램프 회로(8)에서 클램프 처리되고, 카메라 신호 처리부(9)에 공급된다.

카메라 신호 처리부(9)에서는, 촬상 화상 신호(DT)에 대해 해당 카메라 시스템에서 필요하게 되는 촬상 데이터 처리가 행하여진다. 예를 들면 화이트 밸런스 등의 영상 처리나, 포맷 처리, 압축 처리 등의 인코드 처리가 행하여진다. 그리고 소요되는 처리 이후, 도시하지 않은 표시부에서 화상 표시가 행하여지거나, 도시하지 않은 기록부에서 기록 미디어에 기록되거나, 또는 도시하지 않은 송신부로부터 송신 출력이 행하여지게 된다.

도 1 및 도 2의 A에 도시된 고체 촬상 장치의 전체 구성은 이상과 같지만, 이와 같은 열 병렬 판독 방식을 채용한 고체 촬상 장치에서는, 그 병렬 판독에 기인하는 출력 신호의 편차에 의해 세로줄 형상의 고정 패턴 노이즈가 발생한다. 본 고체 촬상 장치에서는, 디지털 PGA/세로줄 소거 회로(7)에 의해 세로줄 노이즈가 디지털적으로 보정되고, 그 때는 가산평균법을 이용한 제거 방식이 채용된다.

그리고 후술하는 각 실시형태로서의 디지털 PGA/세로줄 소거 회로(7)에서는 그 가산 방식의 개선 등에 의해 효율적이며 고정밀한 처리를 실현한다.

고체 촬상 장치가 패턴 노이즈 보정을 수행하기 때문에, 그 고정 패턴 노이즈의 발생 및 그 보정의 원리를 간단하게 기술한다.

요즘의 광센서의 분야에서는 다화소화, 고속 촬상의 수요가 더욱 증가하고, 고속의 신호 처리가 요구되고 있다. 이 때문에 화소로부터 출력된 아날로그 신호를 처리하는 회로의 고속화가 과제로 되어 있다.

그래서 통상, 도 2의 A를 참조로 상기 설명한 바와 같이 화소(G)로부터의 신호를 열마다 동시에 판독하거나, 또한, 그 후의 수평 전송에 대해서, 1개가 아니라 다수의 신호선을 사용하고 출력단으로서 차동 앰프(A1, A2)와 같이 복수 갖는 등, 여러가지의 병렬 판독 처리 기술에 의해 다화소, 고속 촬상에 대응하고 있다.

그러나, 이들 병렬 처리 회로는 레이아웃 설계상에서는 같도록 설계하더라도, 제조 공정상에 있어서의 편차 등이 원인으로, 그들 각각의 특성에 편차가 생긴다. 이 특성의 편차가 출력 화상에서의 줄과 같은 고정 패턴 노이즈로 되는 것이 다.

도 2의 B는 병렬 처리 회로로의 입력 신호와 병렬 처리 회로로부터의 출력 신호의 파형을 도시한다. 입력 신호가 공통이지만, 병렬 처리 회로의 출력 신호는, 스위치 특성의 편차, 레이아웃 의존, 구동 펄스의 커플링 양의 차이, CDS 특성의 편차, 전류원 부하 특성의 편차 등의 병렬 처리에 기인하는 요인에 의해, 도 2의 B에 도시된 바와 같이 변동된 신호 레벨을 나타낸다. 이러한 신호 레벨의 변동에 의해 화상에 세로줄 형상의 노이즈가 나타나게 된다.

그러나, 고정 패턴 노이즈는 그 잡음 패턴을 한번 기억할 수 있으면, 보정하는 것이 가능하다. 그래서, 후단의 디지털 PGA/세로줄 소거 회로(7)는 라인 메모리를 이용하여 노이즈 패턴을 기억하고, 저장된 노이즈 패턴에 기초한 디지털 신호 처리에 의해 노이즈를 보정하도록 구성된다.

상기한 바와 같이 각 화소 신호는, 열마다 병렬로 판독을 행하기 때문에, 칼럼 판독 회로의 특성 편차 기인에 의해 출력 신호가 흐트러져 버린다. 이 열마다의 입/출력 특성의 편차를 요인 분리하면, 주로 오프셋성 편차, 게인성 편차, 비선형성 편차로 대별할 수 있다. 출력 화상에서 가장 나타나기 쉽고, 또한 디지털 보정도 용이한 오프셋성 편차를 억누르는 것이 첫째로 요구된다.

오프셋성의 편차를 디지털 값으로서 인식시키는 방법은, 한번 각 병렬 회로 전부에 일정한 같은 레벨의 입력 신호를 주는 기간을, 유효 화소를 처리하는 기간과는 별도로 마련하고, 그 출력의 편차를 기억하면 좋다. 그리고, 유효 화소의 촬상 화상 신호로부터, 그 기억한 편차량을 감산하면 오프셋성 세로줄을 보정할 수 있다.

단, 통상적으로, 출력 신호에는, 열 잡음(thermal noise)이나 1/f 잡음과 같은 아날로그 회로 특유의 랜덤 노이즈가 포함되어 있기 때문에, 그것을 억제하는 필터링 처리도 불가결하게 된다.

본 발명의 고체 촬상 장치에 있어서는, 랜덤 노이즈 제거에서 가장 일반적이고 처리도 용이한 가산평균법을 이용하기로 한다. 이와 관련하여 정규 분포를 이루는 랜덤 노이즈에 대한 가산평균법의 노이즈 억제 능력은 가산 횟수의 1/2승에 반비례하기 때문에, 어느 정도의 가산 횟수가 요구되게 된다.

<제 1의 실시형태>

도 3에 본 발명의 제 1의 실시형태로서의, 디지털 PGA/세로줄 소거 회로(7)의 구성을 도시한다. 도 3에 도시된 디지털 PGA/세로줄 소거 회로(7)는, 도 2의 B에 도시한 바와 같이 열 병렬 판독이나 병렬 수평 전송과 같은 병렬 처리시의 편차에 기인하는 고정 패턴 노이즈(세로줄 노이즈)를 검출 및 제거하는 회로 블록으로 형성된다.

또한 도 4에는, 도 3에 도시된 디지털 PGA/세로줄 소거 회로(7)의 1프레임 기간에 있어서의 타이밍 차트를 도시한다.

도 3을 참조하면, 디지털 PGA/세로줄 소거 회로(7)에 입력되는 촬상 화상 신호(DTin)는, 도 1을 참고로 상기 설명된 A/D 변환기(4)로부터 디지털 PGA/세로줄 소거 회로(7)에 공급되는 촬상 화상 신호(DT)이다. 한편, 디지털 PGA/세로줄 소거 회로(7)로부터 출력되는 촬상 화상 신호(DTout)는, 디지털 PGA/세로줄 소거 회로 (7)에 의해 세로줄 노이즈가 보정된 촬상 화상 신호(DT)이다.

디지털 PGA/세로줄 소거 회로(7)는, 디지털 연산 처리에 의해 촬상 화상 신호(DTin)를 증폭하는 디지털 PGA(20)와, 세로줄 소거를 위한 회로계로 이루어진다. 세로줄 소거를 위한 회로계는, 평균 연산 회로(31), 감산기(32), 가산기(33), RAM(라인 메모리)(34), 제산기(35), 실렉터(36, 38), 감산기(37)를 포함한다. 또한 제어 신호(φ1 내지 φ4)는, 예를 들면 도 1에 도시한 센서 제어 블록(6)으로부터 공급된다.

디지털 PGA(20)에서 증폭된 촬상 화상 신호(DT)는, 평균 연산 회로(31), 감산기(32) 및 감산기(37)에 공급된다.

평균 연산 회로(31)는, 제어 신호(φ1)로 지시되는 기간에 있어서, 입력되는 촬상 화상 신호(DT)의 평균치를 산출한다. 제어 신호(φ1)로 지시되는 기간은 1프레임 기간 내에 고정치(기준 신호)에 의거한 촬상 화상 신호가 입력되는 기간 내로 된다. 고정치가 판독되는 기간으로서는, 예를 들면, 고정 레벨의 신호 전하를 수직 신호선(VL)에 주는 더미 화소를 준비하여 두고, 그 더미 화소로부터의 판독 기간으로 하여도 좋고, 또는 상술한 병렬 처리계에 특정한 기준 신호를 발생시키는 기간으로 하여도 좋다.

즉, 이 평균 연산 회로(31)에서 산출되는 평균치란, 이른바 DC 성분의 평균치로 하는 것이다. 이하, 이 평균치를 기준 신호 평균치라고 한다.

감산기(32)는, 디지털 PGA(20)로부터의 촬상 화상 신호(DT)와, 평균 연산 회로(31)에서 산출된 기준 신호 평균치의 차분을 출력한다.

가산기(33), RAM(34), 실렉터(38)는 라이트 인에이블 신호로서의 제어 신호(φ2)에 따라 RAM(34)으로의 기록이 행하여지는 기간 내에 얻어진 차분치를 누적 가산하고, 그 가산치를 라인 메모리로서의 RAM(34)에 저장한다.

특히, 연속하여 누적 가산을 행하는 기간 내에, 실렉터(38)는 제어 신호(φ4)에 따라 0측으로 선택적으로 설정된다. 이로써, 감산기(32)로부터의 차분치 각각은 가산기(33)에 의해 RAM(34)의 대응하는 기억치에 가산되고, 해당 가산치는 RAM(34)에 기억된다. 즉 RAM(34)에 기억된 가산치는 가산기(33)에 피드백되어 가산되고 RAM(34)의 가산치가 갱신되어 간다.

또한, RAM(34)의 기억치(가산치)를 리셋하고, 새롭게 가산을 행하기 위해서는, 가산을 시작하는 최초의 1라인 기간 내에 제어 신호(φ4)에 따라 실렉터(38)를 1측으로 선택적으로 설정한다. 이 경우, 실렉터(38)의 1측에는 「0」데이터가 공급되어 있고, 즉 감산기(32)에 의한 1라인 기간의 차분치는 그대로 첫회의 1라인의 가산치로서 RAM(34)에 기억되게 된다.

제산기(35)는 RAM(34)에 기억된 가산치의 평균치를 얻는 제산 처리를 행한다. 이 평균치는 감산기(37)에서 감산하는 세로줄 노이즈 성분의 값으로 된다.

실렉터(36)는, 제어 신호(φ3)에 따라 보정을 실행하는 기간에만 1측으로 선택된다. 따라서 제산기(37)에서 얻어진 세로줄 노이즈 성분은 보정 실행 기간에서 감산기(37)에 공급되고, 디지털 PGA(20)로부터의 출력치에 대한 세로줄 노이즈 성분치의 감산 처리가 행하여진다. 이 감산 처리가 노이즈 보정 처리, 즉 촬상 화상 신호(DT)로부터의 세로줄 노이즈 성분의 소거 처리로 된다.

도 4의 타이밍 차트에 따라 도 3의 회로계의 동작을 설명한다.

도 4에 도시한 1프레임 기간 내에, 기준 신호 평균치 산출 기간(T1), 세로줄 검출 기간(T2) 및 세로줄 보정 기간(T3)이 설정된다.

또한, 도 4에서는, 촬상 화상 신호(DT), 수직 동기 신호(Vsync), 수평 동기 신호(Hsync) 및 제어 신호(φ1 내지 φ4)를 나타내고 있다.

그리고 기준 신호 평균치 산출 기간(T1) 및 세로줄 검출 기간(T2) 내에, 고정 입력으로서의 촬상 화상 신호(DT)(예를 들면 더미 화소의 데이터)가 프레임 내에 입력된다. 한편, 세로줄 보정 기간(T3)은 센서 어레이(1)의 옵티컬 블랙(OPB)으로서의 화소의 주사와 유효 화소의 주사가 수행되는 기간이다. 단, 적어도 유효 화소의 주사 기간을 포함하도록 세로줄 보정 기간(T3)이 설정되면 좋다.

우선, 기준 신호 평균치 산출 기간(T1) 내에서, 제어 신호(φ1)는, 예를 들면, 프레임의 최초의 수평 라인 기간 내에서 시작된다.

이 기간(T1)에서는, 고정치에 의거한 촬상 화상 신호(DT)에 관한 평균치, 즉 DC 성분으로서의 기준 신호 평균치가 평균 연산 회로(31)에 의해 산출된다.

도 4의 예에 있어서, 1행분의 촬상 화상 신호(DT)의 평균치를 계산함에 의해 DC 레벨이 산출되고, 이 기준 신호 평균치의 오차는 세로줄 제거 후의 전체 출력 화상의 오프셋을 변동시킨다. 그러나, 도 1에 도시한 바와 같이 후단의 디지털 클램프 회로(8)에서 옵티컬 블랙에 대한 디지털 클램프를 더욱 고정밀도로 다시 적용하기 때문에, 여기서 발생하는 오차의 영향은 그다지 생각하지 않아도 좋다. 따라서 기준 신호 평균치로서 DC 레벨을 얻기 위한 평균 연산으로서, 1행분의 촬상 화 상 신호(DT)의 평균을 반드시 필요로 하는 것이 아니다.

다음에 제어 신호(φ2)가 상승되어 세로줄 검출 기간(T2)의 동작이 행하여진다. 제어 신호(φ2)가 상승하면, RAM(34)이 라이트 인에이블로 되고, 라인 메모리로서의 RAM(34)의 기록(갱신)이 세로줄 검출 기간(T2) 내에 수행된다.

또한, 제어 신호(φ2)가 상승하고부터 최초의 1라인 기간 내에서, 제어 신호(φ4)가 "1"을 나타내기 때문에, 0 데이터는 실렉터(38)를 통해 가산기(33)에 공급된다. 따라서, 최초의 1라인의 기간 내에, 그 1라인의 각 열의 촬상 화상 신호(DT)의 값에 관한, 감산기(32)에서 산출된 기준 신호 평균치와의 차분치가 라인 메모리로서의 RAM(34)에 기억된다. 따라서, 첫 번째 라인의 기간에서, 1라인의 화소 수에 상당하는 수의 차분치가 가산치로서 기억된다.

제어 신호(φ2)가 상승하고 나서 2라인째 이후에서는, 제어 신호(φ4)는 "0"으로 설정된다. 따라서, 실렉터(38)는 0측으로 선택되고, 이로써 RAM(34)에 기억된 1라인분의 차분치가 순차적으로 가산기(33)에 공급된다.

이 때, 감산기(32)로부터는, 그 시점의 1라인의 각 열에 관한 차분치가 출력된다. 따라서, RAM(34)에 기억되어 있던 제 1열째의 화소에 관한 가산치에 현재 라인의 제 1열째의 화소에 관한 차분치가 가산되고, 그 가산치가 RAM(34)에 기억된다. 또한, RAM(34)에 기억되어 있던 제 2열째의 화소에 관한 가산치에, 현재 라인의 제 2열째의 화소에 관한 차분치가 가산되고, 그 가산치가 RAM(34)에 기억된다. 이 동작은 최종 열의 화소의 데이터까지 계속 수행된다.

따라서 제어 신호(φ2)가 하강될 때까지의 소정 수의 수평 기간(즉, 복수 행 )에 걸쳐, 이 세로줄 검출 기간(T2)의 동작이 계속 수행되기 때문에, 차분치를 누적 가산한 가산치는 각 열에 관한 가산치로서 RAM(34)에 기억된다.

그리고 이 가산치, 즉 누적 가산한 각 열의 각 차분치에 관해 라인 메모리(RAM(34))에 기억된 정보는 라인 방향에서의 오프셋 패턴의 누적 정보이고, 고정의 세로줄 노이즈의 패턴에 상당한다.

계속해서, 세로줄 보정 기간(T3)의 동작이 행하여진다. 또한, 본 예에서는, 센서 어레이(1)의 옵티컬 블랙(OPB) 영역 및 유효 화소 영역의 주사 기간을 세로줄 보정 기간(T3)으로 하고 있지만, 적어도 유효 화소 기간 내에 세로줄 보정이 행하여지면 좋다.

세로줄 보정 기간(T3)에서, 제어 신호(φ3)는 H레벨을 나타낸다. 즉, 세로줄 보정 기간(T3) 내에, 실렉터(36)는 1측으로 선택된다. 이로써, RAM(34)에 기억된 가산치에 대해 제산기(35)에서 평균화를 위한 제산을 수행하고, 그 몫(quotient value)을 감산기(37)에 공급한다. 이 몫이 디지털 PGA(20)로부터 출력되는 촬상 화상 신호(DT)로부터 감산됨으로써, 오프셋, 즉 세로줄 노이즈가 제거된다.

또한, 상기한 기준 신호 평균치 산출 기간(T1), 세로줄 검출 기간(T2)에서는 제어 신호(φ3)가 L레벨로 되어 있기 때문에, 실렉터(36)로부터 감산기(37)에는 0데이터가 공급되고, 따라서, 디지털 PGA(20)로부터 출력되는 촬상 화상 신호(DT)에 대한 보정은 행하여지지 않는다.

이 세로줄 보정 기간(T3)에서는, 제어 신호(φ2)가 L레벨을 가지며 RAM(34)의 갱신이 행하여지지 않기 때문에, 상기 세로줄 검출 기간(T2)에 누적 가산된 가 산치는 제산기(35)에 공급된다. 제산기(35)에서는 RAM(34)으로부터의 가산치(각 열에 관한 각 누적 가산치)에 대해 그 가산 횟수로 제산을 행하여 평균치를 얻는다. 이 제산에 의해 얻어진 각 열에 관한 각 평균치는, 1행의 각 열의 화소 신호에 관한 고정 패턴 노이즈로서의 오프셋 레벨을 나타낸다.

따라서, 이 제산 결과의 값(1라인분의 각 열에 관한 오프셋 레벨)이 감산기(37)에 공급되고, 디지털 PGA(20)로부터 출력되는 촬상 화상 신호(DT)의 1라인분의 각 신호치로부터 감산됨으로써, 오프셋 성분이 제거된 1라인의 촬상 화상 신호(DT)를 얻을 수 있다. 유효 기간에 있어서의 각 행의 촬상 화상 신호(DT)에 대해, 이 처리가 계속됨으로써 1프레임의 화상에서 세로줄 노이즈가 제거되게 된다. 즉 세로줄 보정이 실현된다.

이상의 동작에 의하면, 1프레임 기간 내에 있어서 고정치에 의거한 촬상 화상 신호(DT)가 입력되는 기간에, 해당 고정치에 의거한 상기 촬상 화상 신호로부터 기준 신호 평균치를 산출한다(기준 신호 평균치 산출 기간(T1)).

그리고, 기준 신호 평균치에 대한 상기 고정치에 의거한 촬상 화상 신호(DT)의 차분치의 가산치를 기억하는 처리를 행한다(세로줄 검출 기간(T2)).

그리고, 1프레임 기간 내에 있어서 적어도 유효 화소의 촬상 화상 신호가 입력되는 기간에 있어서, 기억된 상기 가산치를 제산하여 얻는 제산 평균치를 촬상 화상 신호(DT)로부터 감산함으로써 세로줄 보정을 행한다(세로줄 보정 기간(T3)).

상기 동작에 있어서, 세로줄 성분의 검출을 위해, 기준 신호 평균치와 입력치의 차분치가 누적 가산된다.

세로줄에 의한 오프셋 성분을 기억하는데 고정의 입력 신호를 이용하고, 가산평균이 계산되었지만, 필요로 하는 값은 세로줄이 되는 편차 성분뿐이기 때문에, 입력 신호(촬상 화상 신호(DT))의 DC 레벨은 필요하지 않다. 또한, 차분이 아닌 그대로의 입력 신호를 가산시켜 가면 많은 RAM 용량이 요구되기 때문에, 효율적이 아니다. 따라서 본 예와 같이, 처음에 입력 신호의 DC 레벨을 기준 신호 평균치로서 산출하고, RAM(34)에는 그 차분량을 적산한 값을 기억하면, 큰 RAM 용량을 필요로 하지 않는 효율적인 처리가 실현된다. 또한, 차분치를 적산하는 것은 적은 RAM 용량의 경우에도, 보다 많은 수의 연속 가산의 가능성을 얻는 것으로 되어, 세로줄 검출 기간(T2)에서의 검출 정밀도를 높이고, 보정 정밀도를 향상시킬 수도 있다.

<제 2의 실시형태>

그런데 상기 제 1의 실시형태의 처리에서는, 평균 정밀도를 높이기 위해서는 1프레임중에 가능한 한 많은 수의 행에 대한 기간으로서의 세로줄 검출 기간(T2)을 마련하는 것이 필요하게 된다. 그런데 세로줄 검출 기간(T2)에서 행 수가 많아지면, 동작 주파수 또는 프레임 레이트를 압박하는 것으로 되기 때문에 바람직하지 않다.

따라서 1프레임 내에서 세로줄 검출용의 무효 화소 기간을 너무 길게 할 수는 없다. 그러면, 경우에 따라서는 가산평균의 정밀도를 충분히 확보할 수 없는 일이 생기는 경우가 있다.

그래서 제 2의 실시형태로서, 1프레임 중에 있어서의 세로줄 검출용의 무효 화소 기간을 길게 하는 일 없이, 가산평균 정밀도를 확보할 수 있는 구성을 실현한 다.

도 5에 본 발명의 제 2의 실시형태의 디지털 PGA/세로줄 소거 회로(7)의 구성을 도시한다.

도 5를 참조하면, 도시된 디지털 PGA/세로줄 소거 회로(7)는 상기 도 3에 도시된 디지털 PGA/세로줄 소거 회로(7)의 구성에 더하여 감산기(40) 및 실렉터(41)를 포함하고 있다. 실렉터(41)는 제어 신호(φ5)에 의해 제어된다. 또한 제산기(35)는 1/nFrame 제산기(50), 1/m 제산기(51)가 마련된다.

1/nFrame 제산기(50)는, RAM(34)에 기억된 가산치를, 가산치에 대해 누적 가산을 수행한 수인 프레임 수(nFrame)로 제산한다.

1/m 제산기(51)의 m은, RAM(34)에 기억된 가산치에 관해, 1프레임 기간에서의 누적 가산의 횟수이다.

1/nFrame 제산기(50)의 출력은, 1/m 제산기(51)에 공급됨과 함께, 감산기(40)에 공급된다. 감산기(40)에서는 RAM(34)으로부터의 가산치로부터 1/nFrame 제산기(50)의 출력을 감산한다.

상기와 같은 구성을 갖는 디지털 PGA/세로줄 소거 회로(7)에 의한 처리 개요를 설명한다. 특히, 가산기(33)에 의한 누적 가산 횟수를 1프레임에서 클리어하지 않고, 이후의 프레임에서 계속 증가시킨다.

이로 인해 차이치의 가산 횟수가 증가하여 평균 정밀도를 향상시킨다. 단, 지나치게 가산하면 RAM(34)이 포화하여 버린다. 따라서 RAM(34)의 레인지와, 세로줄의 절대량으로 가산 횟수에 제한이 가해진다.

또한 랜덤 노이즈가 1/8부터 1/10 정도로 저감하면, 세로줄은 랜덤 노이즈에 묻히고, 출력 화상에서 쉽게 인식될 수 없게 된다. 따라서, 가산 횟수는 상기 언급된 수(1/8 내지 1/10)의 역수의 2승인 100회 이상 행하면 거의 충분하다고 생각된다.

그래서, 도 5에 도시된 디지털 PGA/세로줄 소거 회로(7)에 있어서는, 디지털 제산의 용이성을 고려하여, 가산기(33)는 통산 128회의 가산을 수행한다. 1프레임 내에 있어서의 가산 횟수가 16회이면, 8프레임의 가산을 행하면 128회로 된다.

이하, 이와 같이 128회(8프레임)의 연속적인 누적 가산을 행하는 도 5의 디지털 PGA/세로줄 소거 회로(7)의 동작을 도 6을 참조하면서 설명한다. 또한 도 6의 A에서는, 수직 주기에서의 1/nFrame 제산기(50)에 있어서의 프레임 수(nFrame)의 변화와 제어 신호(φ4, φ5)를 도시하고, 또한 도 6의 B는 상기 도 4와 마찬가지로, 1프레임 기간에서의 각 신호 파형을 도시하고 있다.

세로줄의 보정 처리를 시작하는 최초의 프레임 기간(제 1 프레임)에서는, 도 6의 A에 도시한 바와 같이 제어 신호(φ4)가 상승된다. 제어 신호(φ4)의 프레임 기간에서의 파형을 도시하는 도 6의 B에서 알 수 있는 바와 같이, 제어 신호(φ4)는 세로줄 검출 기간(T2)의 최초의 1라인의 기간에서 H레벨을 갖는다.

또한, 도 6의 A로부터 알 수 있는 바와 같이, 이 제어 신호(φ4)는 제 2 프레임 이후는 상승하지 않는다. 제 1의 실시형태와 관련하여 상기 기술한 바와 같이, 이 제어 신호(φ4)에 의한 실렉터(38)의 제어는 RAM(34)의 기억치의 리셋의 의미가 있다. 예를 들면, 제 1의 실시형태의 도 4의 파형에서는, 제어 신호(φ4)는, 프레임마다, 세로줄 검출 기간(T2)의 최초의 라인 기간에 H레벨로 되어 있고, 이것은 프레임마다 RAM(34)의 가산치를 리셋하는 것으로 된다.

그런데 본 예에 있어서 도 6의 A에 도시한 바와 같이, 제어 신호(φ4)가 최초의 프레임일 때만, 도 6의 B와 같이 상승되는 것은 RAM(34)의 기억치(가산치)가 복수 프레임에 걸쳐 리셋되지 않고, 계속하여 누적 가산되는 것을 의미한다.

도 6의 A 및 B의 제 1 프레임의 기간에서는, 도 6의 B의 세로줄 검출 기간(T2)에 있어서 16회만큼 차분치의 가산이 행하여진다. 즉, 최초의 행의 차분치는 제어 신호(φ4)에 따라 실렉터(38)로부터 가산기(33)에 0데이터가 공급되기 때문에 차분치가 그대로 RAM(34)에 기억된다.

또한, 제 1 프레임의 기간에 있어서는, 도 6의 A로 부터 알 수 있는 바와 같이, 제어 신호(φ5)는 상승되지 않는다. 따라서 실렉터(41)는 항상 0측(RAM(34)의 출력)을 선택한다. 그리고 제 1 프레임의 2라인째 이후에서는, 제어 신호(φ4)가 L레벨로 되고, 실렉터(41, 38)를 통하여 RAM(34)의 기억치가 가산기(33)로 피드백된다. 따라서, 그 2라인째 이후의 기간에서, 차분치의 누적 가산은 세로줄 검출 기간(T2)이 종료되는 제 16라인째까지 반복된다.

제 1 프레임에 있어서의 세로줄 보정 기간(T3)에서는, 16회의 가산에 의해 얻어지는 가산치에 의한 보정이 수행된다. 여기서 도 6의 A에 도시한 바와 같이, 1/nFrame 제산기(50)의 프레임 수(nFrame)의 값은 보정을 시작하는 제 1 프레임부터 제 8프레임까지, 1, 2, 3, … 8로 갱신되어 간다. 그러나, 제 9 프레임 이후는 nFrame의 값은 8로 유지된다.

제 1 프레임에 있어서의 세로줄 검출 기간(T2)에 RAM(34)에 기억된 가산치는, 1프레임분의 가산치이다. 한편, 1/nFrame 제산기(50)는, 1프레임분의 가산치를 산출하는 소자이다. 제 1 프레임의 기간에서, 1/nFrame 제산기(50)는 (1/1) 제산기로 되고, RAM(34)에 기억된 16회의 가산에 의해 얻어진 가산치가 출력된다.

또한, 1/m 제산기(51)의 m은, 1프레임 기간에서의 가산 횟수이고, 도 5의 디지털 PGA/세로줄 소거 회로(7)에서는 16이다.

따라서, 1/m 제산기(51)로부터, 16회의 가산에 의해 얻어진 가산치의 평균치가 출력된다.

이 평균치는 제 1의 실시형태의 디지털 PGA/세로줄 소거 회로(7)의 경우와 마찬가지로, 세로줄 노이즈로서의 오프셋 성분이다. 이 평균치는 제 1 프레임의 세로줄 보정 기간(T3)에 있어서, 실렉터(36)를 통하여 감산기(37)에 공급되어, 세로줄 보정이 수행된다.

다음에, 도 6의 A의 제 2 프레임에서는, 제어 신호(φ4)가 상승되지 않기 때문에, RAM(34)의 가산치는 리셋되지 않는다. 따라서, 제 2 프레임에 있어서의 세로줄 검출 기간(T2)에서는, 다시 16회의 가산이 행하여지고, 그 결과 RAM(34)에는 전체 32회의 연속 가산에 의한 가산치가 기억되게 된다.

제 2 프레임에서는 프레임 수(nFrame)의 값이 "2"로 되기 때문에, 제 2 프레임의 세로줄 보정 기간(T3)에서는, 1/nFrame 제산기(50)는 1/2 제산기로 되고, RAM(34)에 기억된 32회 가산한 것의 1/2에 대응하는 가산치, 즉 1프레임에 대응하는 가산치(16회 가산한 가산치)를 출력한다.

그리고, 16회의 가산치의 평균치는 1/m 제산기(51)에 의해 계산되어 1/m 제산기(51)로부터 출력된다. 이 평균치는 제 2 프레임의 세로줄 보정 기간(T3)에서 실렉터(36)를 통하여 감산기(37)에 공급되어, 세로줄 보정을 수행하게 된다.

이후, 제 3 프레임 내지 제 8프레임의 각각에서, 차분치는 세로줄 검출 기간(T2)에서 연속하여 누적 가산된다. 따라서, RAM(34)에 기억되는 가산치는 제 3 프레임에서 48회 가산치, 제 4 프레임에서 64회 가산치, 제 5 프레임에서 80회 가산치 … 제 8프레임에서 128회 가산치와 같이 된다.

물론 각 프레임 기간에 있어서의 세로줄 보정 기간(T3)에서는, nFrame의 값이 갱신된다. 따라서, 1프레임분(=16회 가산) 상당의 가산치는 각각 1/nFrame 제산기(50)에 의해 얻어진다. 1/m 제산기(51)에서 16회의 가산치의 평균치가 계산되어 출력되고, 이것이 감산기(37)에 공급됨으로써, 세로줄 보정이 감산기(37)에 의해 수행된다.

도 6의 A에 나타난 바와 같이, 제 9 프레임 이후에서는, 제어 신호(φ5)가 상승된다. 각 프레임 안의 기간에서는, 도 6의 B에 도시한 타이밍, 즉 세로줄 검출 기간(T2)의 최초의 1라인의 기간에 제어 신호(φ5)가 상승된다.

제어 신호(φ5)가 H레벨인 기간에서, 감산기(40)에 의해 RAM(34)의 가산치로부터 1/nFrame 제산기(50)의 출력을 감산함으로써 얻어지는 차분치가 가산기(33)에 피드백된다.

또한, 도 6의 A에 나타난 바와 같이, 프레임 수(nFrame)의 값이 제 8 프레임에서 "8"로 된 이후, 이 값은 상한으로서 이후의 프레임에서도 계속 유지된다.

그리고, 제 9 프레임이 시작되는 시점에서, RAM(34)의 가산치는 128회의 가산치이다. 또한, 1/nFrame 제산기(50)에서는 1/8 제산이 행하여지고, 1프레임 상당의 가산치가 출력된다. 따라서, 감산기(40)로부터 출력되는 값은, 7/8 프레임 상당의 가산치로 된다. 환언하면 112회분의 가산치에 개략 상당하는 값으로 된다.

즉, 제 9 프레임의 세로줄 검출 기간(T2)에 있어서, 112회분의 가산치에 대한 차분치의 가산이 수행되고 RAM(34)의 가산치가 113회분의 가산치로 갱신된다. 다음의 라인 이후 16번째의 라인까지는, 제어 신호(φ5)가 L레벨로 유지된다. 따라서, RAM(34)의 가산치가 피드백되고, 차분치가 가산된다. 최종적으로, 결국 세로줄 검출 기간(T2)이 종료되는 시점에서, 128회분의 가산치가 RAM(34)에 기억되게 된다.

그리고, 이 제 9 프레임에서의 세로줄 보정 기간(T3)에서는 프레임 수(nFrame)의 값이 "8"이기 때문에, 1/nFrame 제산기(50)는 1/8 제산기로 되고, RAM(34)에 기억된 128회의 1/8, 즉 1프레임분(=16회분의 가산치) 상당의 가산치가 출력된다. 그리고, 1/m 제산기(51)에서 16회의 가산치의 평균치가 계산되어 출력된다. 이 평균치는 제 9 프레임의 세로줄 보정 기간(T3)에 있서 실렉터(36)를 통하여 감산기(37)에 공급되어 세로줄 보정을 행하게 된다.

이후, 제 10 프레임, 제 11프레임에서도, 제 9 프레임과 같은 동작이 수행된다. 따라서, 128회 가산을 행한 제 8 프레임 이후는, 128회의 가산량이 유지된 상태에서 그 평균치에 의해 세로줄 보정이 행하여지게 된다.

이상과 같이, 도 5를 참조로 설명된 디지털 PGA/세로줄 소거 회로(7)에서는, 128회분의 가산치를 유지하면서 그 가산치를 평균하여 보정을 위한 감산치로 사용한다.

이 경우, 128회의 가산치로부터 충분히 높은 정밀도의 세로줄 노이즈 성분을 검출할 수 있기 때문에, 이것을 이용하여 보정 처리 정밀도를 향상할 수 있다. 또한, 제 9 프레임째 이후는, 과거의 8프레임분의 가산치로부터 1프레임분의 가산치 상당을 감산하고, 새롭게 현재 프레임에서의 차분치를 가산하여 RAM(34)의 가산치를 갱신하기 때문에, 각종 상황에 대한 추종성도 확보된다. 예를 들면 전원 전압의 변동이나 온도 변화 등에 의해 세로줄 양이 변동하였다 하여도, 세로줄 노이즈 보정은 그 변동을 추종할 수 있다.

또한, 상기 동작 설명을 위해, 예를 들면 1프레임당 16회의 가산이나, 128회의 가산치 등으로서의 수치의 구체적인 예를 이용하였지만, 이들의 수치는 응답 속도나 세로줄 검출이 다시 수행될 때 처음 프레임의 검출 정밀도에 영향을 주기 때문에 시스템이나 필요에 따라 최적치를 이용하면 좋다.

그런데, 이 제 2의 실시형태에 따른 고체 촬상 장치의 디지털 PGA/세로줄 소거 회로(7)의 처리의 경우, 보정이 재수행되면, 즉, 프레임 수(nFrame)가 nFrame=1로 설정되어 도 6의 A의 제 1 프레임으로부터 시작하는 보정이 다시 수행되면, 가산 횟수가 적기 때문에, 평균 정밀도가 한순간 저하된다. 이것은, 예를 들면, 가산 횟수가 128회에 달할 때까지 8프레임을 필요로 하기 때문이다.

한편, 오토 게인 컨트롤이 사용되는 경우에, 촬상중에 게인 값이 변하면, 세로줄 양이 갑자기 변화한다. 특히, 디지털 게인만이 변화한 경우는, 세로줄 양도 단순하게 게인에 비례하여 증가한다. 그러나, 아날로그 게인이 변화한 경우는, 세로줄 양의 변동량을 정확하게 예측하기는 곤란하다. 따라서 아날로그 게인 변동의 타이밍에서의 세로줄 양의 재검출은 불가결하게 된다.

그래서, 도 2에 도시한 아날로그 PGA(14)에 있어서의 아날로그 게인의 스텝은, 예를 들면 6dB 스텝으로 크게 취하고, 디지털 PGA(20)에서의 디지털 게인의 스텝은 0.1dB로 조금씩 취하는 시스템 구성으로 하면 좋다. 이와 같이 하면, 아날로그 게인이 변동할 확률이 감소하고, 세로줄 재검출이 발생할 확률이 감소한다. 즉, 상기 처리에 의해 평균 정밀도가 한순간 저하되는 기회를 최소한으로 하여, 화질에의 영향을 적게 할 수 있음과 함께, 처리의 효율화를 촉구한다. 또한 이 구성이라면 아날로그 회로 설계의 용이화가 도모될 수 있다.

<제 3의 실시형태>

제 3의 실시형태는, 디지털 PGA/세로줄 소거 회로(7)에 있어서의 디지털 PGA(20)의 배치에 관한 예이다.

도 7의 A, B, C는, 각각 아날로그 PGA(14), A/D 변환기(4), 디지털 PGA/세로줄 소거 회로(7)를 포함하는 고체 촬상 장치의 회로부를 간략화하여 도시한 것이다. 그리고, 디지털 PGA/세로줄 소거 회로(7)에 상당하는 블록으로서는 디지털 PGA(20)와, 보정 처리계(평균 연산 회로(31), 감산기(32), 가산기(33), RAM(34), 제산기(35), 감산기(37))를 나타내고 있다. 도 7의 A, B, 및 C에서 실렉터(38) 등은 생략하고 있지만, 도 3이나 도 5에 있어서의 보정 처리계를 대략적으로 나타내고 있는 것이라고 인식되기 바란다.

특히 설명상, 평균 연산 회로(31), 감산기(32), 가산기(33), RAM(34)의 부분을 총체적으로 검출부(DTC)로 칭한다. 한편, 제산기(35), 감산기(37)의 부분을 총체적으로 보정부(CL)라고 하기로 한다.

또한, 상기한 바와 같이 아날로그 게인 스텝을 크게 한다는 관점에서, 아날로그 PGA(14)는 6dB만큼 서로 상이한 네 스텝의 크기, 즉 0dB, 6dB, 12dB, 18dB로 가변적으로 설정될 수 있다. 또한 디지털 PGA(20)에서는 0.1dB만큼 서로 상이한 20 스텝의 크기, 즉 0dB 내지 5.9dB로 가변적으로 설정될 수 있다.

도 7의 A는, 보정부(CL)의 후단에 디지털 PGA(20)를 배치한 구성이다.

도 7의 B는, 상기 도 3 또는 도 5의 예와 같이, 디지털 PGA(20)의 출력이 보정 처리계(검출부(DTC), 보정부(CL))에 입력되도록 한 구성이다.

도 7의 C는, 디지털 PGA(20)를, 검출부(DTC)와 보정부(CL)의 중간에 배치한 구성이다.

상기 제 1 또는 제 2의 실시형태의 고체 촬상 장치에서와 같이 보정 처리가 수행되는 경우에 있어서, 세로줄 검출을 통해 RAM(34)에 기억된 각각의 디지털 값(가산치) 자체는, 양자화 오차나 연산 사사오입 등에 의해 ±1 디짓(digit)의 오차가 아무래도 생긴다.

따라서 도 7의 A에 도시한 바와 같이, 디지털 게인을 적용하기 전에 검출부(DTC)에서 세로줄을 검출한 후, 보정부(CL)에서 세로줄 보정하고, 그 후, 디지털 게인을 적용한다고 가정하자. 그러면, 그 한계 정밀도에도 게인이 적용되어 버리기 때문에, 예를 들면, 2배의 디지털 게인을 적용한 경우, 세로줄 보정 한계가 ±2 디 짓으로 확대하여 버리게 된다.

그래서, 도 7의 B와 같이, 디지털 PGA(20)에 의해 디지털 게인을 적용한 후에, 검출부(DTC) 및 보정부(CL)에 의해 세로줄 양의 검출 및 보정을 각각 행한다고 가정하자. 그러면, 게인 적용 후에 한계 오차 자체에 디지털 게인은 이론적으로 적용되지 않게 된다.

그런데, 이러한 배치에 따르면, 디지털 게인이 변할 때마다, 세로줄 재검출이 필요해진다. 그러면, 상술한, 큰 아날로그 게인 스텝을 사용하는 시스템의 효과를 얻을 수 없게 되어 버리는 경우가 있다.

그래서 제 3의 실시형태의 고체 촬상 장치에서는, 도 7의 C와 같이 디지털 PGA(20)를 검출부(DTC)와 보정부(CL)의 중간에 배치하는 것이다.

이러한 배치는, 세로줄 적분량인 RAM(34)의 가산치에 시스템의 디지털 게인(촬상 화상 신호(DT)에 적용될 디지털 게인)과 같은 디지털 게인을 적용하고, 그 후에 제산기(35)에서 평균용의 제산을 하여 그것을 세로줄 양으로 간주하는 처리 시스템을 제공한다.

제산기(35)에서 제산하기 전에 게인을 적용하는 의미로서는, 게인의 적용 전에 제산이 수행되는 제산 후에 잘라버릴(사사오입할) 할 소수점 이하의 값에도, 게인을 적용할 수 있는 것을 의미하고, 그 후에 제산을 행하면 평균의 정밀도를 손상시키지 않는 것을 의미한다.

또한, 도 7의 C의 구성에 따르면, 디지털 PGA(20)에 의해 디지털 게인을 적용하기 전에 검출부(DTC)에 의해 세로줄 양(가산치)을 검출하고 있기 때문에, 디지털 게인이 변하였을 때, 새롭게 세로줄 양을 검출할 필요가 없다. 또한, 디지털 처리 오차에 의한 보정 한계 정밀도가 디지털 게인에 의해 악화되는 것을 방지할 수 있다.

또한, 디지털 게인이 변하였을 때 다시 세로줄 양을 검출할 필요가 없다는 것은, 아날로그 게인의 스텝을 넓게 하고 디지털 게인 스텝을 작게 하는 것을 유효한 것으로 하는 데 연결된다. 즉, 아날로그 PGA(14)에서의 게인 변화의 기회를 적게 하고, 디지털 PGA(20)에서 세밀하게 게인 조정하도록 하면, 보정을 다시 할 기회가 감소하게 된다.

상술한 도 3의 구성예를, 도 7의 C와 같이 디지털 PGA(20)를 검출부(DTC)와 보정부(CL)의 중간에 배치하도록 변형한 구성을 도 8에 도시한다.

도 8을 참조하면, 디지털 PGA(20)는, 입력되는 촬상 화상 신호(DTin)에 대한 게인 처리부(20a)와, RAM(34)의 가산치에 대한 게인 처리부(20b)를 포함한다. 각 게인 처리부(20a, 20b)는 입력에 동일한 게인을 적용한다.

RAM(34)의 가산치의 평균치는, 게인 처리부(20b)에 의해 디지털 게인이 가산치에 적용된 이후 제산기(35)에 의해 결정되고, 실렉터(36)를 통하여 감산기(37)에 공급된다. 또한, 입력되는 촬상 화상 신호(DTin)는, 게인 처리부(20a)에 의해 디지털 게인을 적용 받은 후, 감산기(37)에 공급되고, 이것에 의해 제산기(35)에서 결정된 평균치(세로줄 노이즈 성분)의 촬상 화상 신호(DTin)로부터의 감산이 수행된다.

<제 4의 실시형태>

제 4의 실시형태는 세로줄 보정량에 노이즈를 부가함으로써 디지털 보정 한계를 외관상, 완화하는 처리 시스템이다.

상술한 바와 같이, 세로줄 보정에서는 정수(整數) 연산의 사정상, ±1 디짓의 보정 한계가 생기는 것으로 되지만, 이것이 9비트나 10비트라는 그다지 높지 않은 분해 성능의 A/D 변환기(4)를 갖는 시스템에서는 이 오차가 세로줄로서 보여 버리는 문제가 생긴다.

이것을 눈에 띄지 않게 하기 위한 구성을 도 9에 도시한다. 도 9는 상술한 각 실시형태에 있어서의 제산기(35)의 구성예인데, 도 7의 C의 예와 같이, 디지털 PGA(20)(게인 처리부(20b))는 제산기(35)의 전단에 배치되어 있다.

입력되는 세로줄 적분 데이터란, RAM(34)에 기억된 가산치인 것으로, 여기서는 데이터 MEM[11:0]로서, 즉 비트 0 내지 비트 11의 12비트 데이터의 예로 하고 있다. 이것은, 상기 제 2의 실시형태에서 설명한 바와 같이, 128회의 가산을 행한 데이터라고 가정하고 있고, 그것이 부호가 붙은 12비트였던 경우이다.

디지털 PGA(20)(20b)의 출력을 데이터 MEMPG[12:0]라고 하면, MSB인 데이터 MEMPG[12]는 부호 비트로 사용되고, 데이터 MEMPG[12:0]는 부호 비트를 포함하는 13비트의 데이터이다.

128회 가산에 대한 평균 제산(1/128)은, 7비트의 우(右) 시프트 연산으로 된다. 따라서 상위 6비트의 데이터 MEMPG[12:7]가 평균 제산치이고, 하위 7비트의 데이터 MEMPG[6:0]가 잘라 버려진다.

평균치로서의 데이터 MEMPG[12:7]중, 부호 비트를 제외한 5비트의 데이터 MEMPG[11:7]는, 실렉터(61)의 0측에 입력됨과 함께, +1 가산부(66)에 의해 +1 가산되어 실렉터(61)의 1측에 입력된다.

실렉터(61)는, 0측 또는 1측으로 입력을 선택하고, 5비트의 평균치를 세로줄 보정을 위한 감산치로서 출력한다. 즉, 이것이, 도 3, 도 5, 도 8의 실렉터(36)를 통하여 감산기(37)에 공급될 값이다.

한편, 평균 제산에서 잘라 버려진 하위 7비트의 데이터 MEMPG[6:0]는, 실렉터(62)의 0측에 입력되고, 또한 보수부(63)에 의해 데이터 MEMPG[6:0]의 2의 보수(補修)가 결정되고, 그 결과 데이터가 실렉터(62)의 1측에 입력된다. 또한, 실렉터(62)는 부호 비트인 MSB(MEMPG[12])에 의해, 0측, 1측으로 선택적으로 설정된다.

즉, 실렉터(62)는, 잘라 버리는 양의 절대치를 출력하는 것으로 된다.

실렉터(62)로부터의 7비트의 절대치 데이터는 비교기(65)에 공급된다.

또한, 의사일양 난수 발생 회로(pseudo uniform random number generation circuit; 64)가 마련되고, 이 회로(64)에 의해 발생된 일양 난수가 비교기(65)에 공급된다. 이 의사일양 난수는 제산에 의한 잘라 버려진 양과 동일한 비트 길이, 즉 7비트로 한다. 일양 난수로는, 난수 발생 알고리즘으로서는 일반적인 M계열 등을 이용하면 가능하다.

비교기(65)는, 상기 잘라 버려진 양의 절대치와 일양 난수를 비교하고, 비교 결과를 선택 제어 신호로서 실렉터(61)에 출력한다.

상기 상술된 구성에 의하면, 제산에 의해 얻어진 평균치로서의 데이터 MEMPG[11:7]에 관해, 실렉터(61)에서 그 평균치 자체와 +1 가산된 값이 선택적으로 출력되게 된다.

즉, 이 실렉터(61)가 랜덤하게 0측, 1측을 선택함으로써, 보정을 위한 감산치(감산하여야 할 세로줄 양)에 대해, 랜덤하게 0 또는 1이 가산되게 된다.

이와 같이, 근소한 랜덤 노이즈를 부가함에 의해, 고정 패턴 노이즈를 눈에 띄지 않게 할 수 있다.

또한, 도 9의 예에서는, 실렉터(61)의 랜덤한 선택에 있어서, 노이즈를 부가하는 비율(1측을 선택한 비율)을 제산에 의해 잘라 버려지는 값에 비례시켜 변동시키고 있다.

특히, 잘라 버려진 양의 절대치와 난수를 비교시키고, 그 결과에 따라 실렉터(61)가 선택적으로 설정됨으로써, 실렉터(61)는 랜덤한 선택이면서, 잘라 버려진 양이 많을수록 1측, 즉 +1의 노이즈 부가측을 선택하는 확률이 높아지고, 역으로 잘라 버려진 양이 적을수록 노이즈가 부가되는 확률이 감소한다.

이로써 보정 후의 세로줄 양의 평균을 취한 값이, 인위적으로 보정 한계 정밀도를 향상시키는 것을 가능하게 하고 있다.

<제 5의 실시형태>

제 5의 실시형태는, 1화면중에 복수의 게인 값을 갖는 시스템에서 활용되는 세로줄 보정용의 디지털 PGA/세로줄 소거 회로(7)의 예를 제공한다.

광 다이 내믹 레인지 화상이나, S/N비 개선, 화이트 밸런스 처리 등 다양한 용도로서, 1프레임 중에 몇개의 다른 게인 설정으로 각 화소 신호를 판독하는 경우가 있다. 그러면, 병렬 판독에 기인하는 고정 패턴 노이즈의 보정은, 화소에 대한 상이한 설정에 대해 상이하게 수행될 필요가 있다. 왜냐하면, 설정되는 게인마다 세로줄 양이 다르기 때문이다.

이와 같이 복수의 게인 패턴을 갖는 시스템에 대응할 수 있는 디지털 PGA/세로줄 소거 회로(7)의 구성예를 도 10에 도시한다. 또한, 여기서는, 각 화소에 대해 2개의 게인 패턴의 어느 하나가 설정되어 있는 것으로 한다.

도 10에 도시된 디지털 PGA/세로줄 소거 회로(7)의 구성은, 상기 도 8에 도시된 디지털 PGA/세로줄 소거 회로(7)의 구성을, 2개의 게인 패턴에 대응할 수 있도록 변형한 것이다. 이 때문에, 도 10에 도시된 디지털 PGA/세로줄 소거 회로(7)는 평균 연산 회로(31a, 31b) 및 RAM(34a, 34b)을 포함한다. 또한, 평균 연산 회로(31a, 31b) 및 RAM(34a, 34b)에 대해 실렉터(71, 72)가 각각 마련된다.

2개의 게인 패턴의 각 게인을 Ga, Gb라고 하면, 평균 연산 회로(31a)는 제어 신호(φ1a)에 의해 지시되는 기간에, 게인(Ga)의 화소에 관해 기준 신호 평균치의 산출을 수행한다. 한편, 평균 연산 회로(31b)는, 제어 신호(φ1b)에 의해 지시되는 기간에, 게인(Gb)의 화소에 관해 기준 신호 평균치의 산출을 수행한다.

또한, RAM(34a)은, 제어 신호(φ2a)에 의해 게인(Ga)의 화소에 관한 차분치 가산 기간에 라이트 인에이블로 되고, RAM(34b)은 제어 신호(φ2b)에 의해 게인(Gb)의 화소에 관한 차분치 가산 기간에 라이트 인에이블로 된다.

실렉터(71, 72)는, 제어 신호(φ0)에 의해 선택을 수행한다. 실렉터(71)는 게인(Ga)의 화소에 관한 차분치를 산출할 때 평균 연산 회로(31a)측을 선택하고, 게인(Gb)의 화소에 관한 차분치 산출할 때 평균 연산 회로(31b)측을 선택하도록 제 어된다.

또한, 실렉터(72)는, 게인(Ga)의 화소에 관한 차분치의 가산 기간 및 세로줄 보정의 기간에 있어서 RAM(34a)측을 선택하고, 게인(Gb)의 화소에 관한 차분치의 가산 기간 및 세로줄 보정의 기간에 있어서 RAM(34b)측을 선택하도록 제어된다.

도 10의 디지털 PGA/세로줄 소거 회로(7)의 동작예가 도 11 및 도 12의 A를 참조하여 설명한다.

도 12의 A는, 게인(Ga, Gb)의 화소를 도시하고 있다. 예를 들면, 상술한 각 실시형태에 있어서, 기준 신호 평균치 산출 기간(T1) 및 세로줄 검출 기간(T2)은, 예를 들면, 더미 화소의 주사 기간으로 사용되고 있지만, 도 12의 A에서는 이 기간의 화소는 1라인마다 게인(Ga)의 화소, 게인(Gb)의 화소로 설정된다.

한편, OPB 및 유효 화소 영역에서는, 수직 수평 방향에 교대로 게인(Ga)의 화소, 게인(Gb)의 화소로 설정된다.

도 11에서 제어 신호(φ1a)가 상승하는 기간은, 게인(Ga)의 화소에 관한 기준 신호 평균치 산출 기간(T1a)이 된다. 기준 신호 평균치 산출 기간(T1a)은, 예를 들면, 도 12의 A의 1라인째의 기간이고, 이 기간에서, 평균 연산 회로(31a)에 의해 기준 신호 평균치의 산출이 수행된다.

도 12의 B의 2라인째는 게인(Gb)의 화소이다. 이 2라인째의 기간 내에, 제어 신호(φ1b)가 상승되고, 게인(Gb)의 화소에 관한 기준 신호 평균치 산출 기간(T1a)으로 사용된다. 즉, 이 기간에서, 평균 연산 회로(31b)에 의해 기준 신호 평균치의 산출이 행하여진다.

도 12의 A의 3, 5, 7 … 라인째는 게인(Ga)의 화소이다. 이들 각 라인의 기간은, 게인(Ga)의 화소에 관한 세로줄 검출 기간(T2)이 된다. 특히, 이들 각 라인에 대응하여 도 11에 도시한 바와 같이 제어 신호(φ2a)가 상승되고, 차분치의 가산 및 RAM(34a)의 가산치의 갱신 동작이 행하여진다.

또한 도 12의 A의 4, 6, 8 … 라인째는 게인(Gb)의 화소이다. 이들 각 라인의 기간은, 게인(Gb)의 화소에 관한 세로줄 검출 기간(T2)이 된다. 특히, 이들의 각 라인에 대응하여 도 11에 도시한 바와 같이 제어 신호(φ2b)가 상승되고, 차분치의 가산 및 RAM(34b)의 가산치의 갱신이 행하여진다.

이와 같은 기준 신호 평균치 산출 기간(T1)(T1a, T2a) 및 세로줄 검출 기간(T2)의 동작에 의해, 게인(Ga)의 화소에 관한 오프셋 성분이 RAM(34a)의 가산치로서 얻어지고, 또한 게인(Gb)의 화소에 관한 오프셋 성분이 RAM(34b)의 가산치로서 얻어진다.

세로줄 보정 기간(T3)에서는, OPB 및 유효 화소 영역에 있어서, 각 화소에 대응하는 게인 설정치(Ga 또는 Gb)에 따라 실렉터(72)가 전환되고, RAM(34a 또는 34b)의 가산치가 제산기(35)에 공급되어 평균화된다. 결과적으로 생성되는 평균치는 감산기(37)에 제공되고, 이에 의해 상기 상술된 실시형태에서와 유사하게 보정이 수행된다.

상기 상술된 도 10의 디지털 PGA/세로줄 소거 회로(7)의 구성에 따르면, 2개의 게인 패턴이 설정된 경우에, 각 화소의 게인 설정에 대응하여 세로줄 노이즈 보정이 수행될 수 있다.

물론, 이 예에서는 2개의 게인 패턴 설정이 된 시스템의 예로 하였지만, 3 이상의 게인 패턴 설정이 된 경우는, 그 패턴 수에 따라 평균 연산 회로(31), RAM(34)(라인 메모리)이 마련되면 좋다.

또한, 상기 예와 같이 복수의 RAM(34a, 34b)으로부터 각각의 게인에 대한 가산치(세로줄 적분량)를 호출하고 나서 실렉터(72)에서 선택하는 방식이 아니라, RAM(34a, 34b)에 대한 메모리 어드레스 컨트롤 회로에 게인 설정 정보를 입력하고, 액세스 어드레스를 제어하여, RAM(34a 및 34b)으로부터 직접 소망치를 인출하는 방법도 있다.

또한, 상기 도 12의 A의 경우에서는, 세로줄 검출 기간(T2)에 있어서 행마다 게인 설정치를 변경하여, 세로줄 양을 검출하지만, 먼저, 연속하는 소정 행 수를 게인(Ga)의 화소에 대한 주사 기간으로 설정하고, 이 주사 기간에 게인(Ga)에 관한 기준 신호 평균치 산출 기간(T1a) 및 세로줄 검출 기간(T2a)에 대한 처리를 행하고, 그 후, 연속하는 소정 행 수를 게인(Gb)의 주사 기간으로 설정하고, 이 주사 기간에 게인(Gb)에 관한 기준 신호 평균치 산출 기간(T1b) 및 세로줄 검출 기간(T2b)에 대한 처리를 수행하도록 하여도 좋다.

<제 6의 실시형태>

제 6의 실시형태에 따른 고체 촬상 장치의 디지털 PGA/세로줄 소거 회로(7)를 도 13에 도시한다. 이 제 6의 실시형태에 따르면, 디지털 PGA/세로줄 소거 회로(7)는 상기 제 1 내지 제 5의 실시형태의 특징을 전부 구비한다.

디지털 PGA/세로줄 소거 회로(7)에 입력되는 촬상 화상 신호(DTin)는, 디지 털 PGA(20)에 있어서의 게인 처리부(20a)에 의해 디지털 게인 처리되고 감산기(37)에 공급된다.

촬상 화상 신호(DTin)는 평균 연산 회로(31a, 31b)에 또한 공급된다. 평균 연산 회로(31a, 31b)는 상기 제 5의 실시형태에서 설명한 바와 같이 게인(Ga, Gb)의 설정에 따라 각각의 기준 신호 평균치를 산출한다.

기준 신호 평균치와 촬상 화상 신호(DTin)의 차분치는 감산기(32)에 의해 결정되어 가산기(33)에 공급된다. 가산기(33)에서는 RAM(34a, 34b)으로부터의 피드백 값에 차분치를 가산한다. 그리고 그 누적 가산치가 RAM(34a, 34b)에 기억된다. 실렉터(71, 72)는 게인(Ga, Gb)의 설정에 따라 각각 전환된다.

RAM(34)(34a, 34b)의 가산치는, 프레임 단위로 리셋되지 않고, 제 2의 실시형태에서 설명한 바와 같이 복수 프레임에 걸쳐 연속하여 가산이 행하여진다. 그리고 예를 들면 128회의 가산을 한도로 하여 9프레임째 이후는, 128회분의 가산이 유지되도록, RAM(34)의 가산치로부터 1프레임 상당의 가산치가 감산기(40)에 의해 감산되고 가산기(33)에 피드백된다.

이 때문에, RAM(34a, 34b)으로부터 판독되고 실렉터(72)에서 선택된 값은 감산기(40)와 1/nFrameMax 제산기(80)에 공급된다. nFrameMax란 프레임 수(nFrame)의 최대치로서, 예를 들면 제 2의 실시형태에서 예로 들었던 수치에 의하면 "8"로 된다. 즉, 1/nFrameMax 제산기(80)는 128회분의 가산치를 8로 나누어 1프레임 상당의 가산치(16회 가산치)를 얻기 위해 마련되어 있다. 이 1프레임 상당의 가산치가 감산기(40)에 의해 RAM(34)의 가산치로부터 감산되고, 실렉터(41, 38)를 통하여 가산 기(33)에 피드백됨으로써, 제 2의 실시형태에서 설명한 동작이 행하여진다.

또한, RAM(34a, 34b)에 기억된 가산치는, 디지털 PGA(20)의 게인 처리부(20b)에 의해 디지털 게인 처리가 수행되고 나서 제산기(35)에 입력된다. 이것은 제 3의 실시형태에서 설명한 구성에 상당한다.

제산기(35)에서는, 우선 가산치가 1/nFrame 제산기(50)에 의해 제산되고, 제 2의 실시형태에서 설명한 바와 같이 1프레임 상당의 가산치가 구하여진다.

또한, 상기한 가산치의 피드백계에 1/nFrameMax 제산기(80)를 1/nFrame 제산기(50)와는 별도로 마련하고 있는 것은 제산기(35)의 전단에 디지털 PGA(20)을 배치함에 의한다. 즉, 가산기(33)에 피드백하는 값은 디지털 게인 처리를 적용하기 전의 수치에 의거하지 않는다면 적절하지 않기 때문이다.

제산기(35)에 있어서의 1/m 제산기(51)에는, 도 9를 참조한 제 4의 실시형태에서 설명한 랜덤한 미소 노이즈 부가의 구성이 채택되어 있다.

이와 같은 제산기(35)의 출력은 실렉터(36)를 통하여 감산기(37)에 공급되고, 이에 의해 세로줄 노이즈의 보정이 행하여지게 된다.

또한, 도 13에 도시된 제 6의 실시형태의 PGA/세로줄 소거 회로(7)의 각 부의 동작에 대한 상세한 설명은, 상기 제 1 내지 제 5의 실시형태의 설명으로부터 이해되는 것이기 때문에, 여기서는 생략한다.

제 6의 실시형태에 따른 고체 촬상 장치의 디지털 PGA/세로줄 소거 회로(7)에 의하면, 이하와 같은 효과를 얻을 수 있다.

제 1의 실시형태와 마찬가지로 기준 신호 평균치를 구하고, 기준 신호 평균 치와 촬상 화상 신호의 차분치를 누적 가산하는 구성을 취함으로써, RAM(34)의 효율화가 도모된다.

제 2의 실시형태와 마찬가지로, 디지털 PGA/세로줄 소거 회로(7)가 차분치를 복수 프레임에 걸쳐 연속 가산하기 때문에, 1프레임 기간 내에서의 가산 횟수를 늘리는 일 없이, 가산 정밀도, 즉 세로줄 노이즈 성분의 검출 정밀도를 향상시킬 수 있다.

제 3의 실시형태와 마찬가지로, 디지털 PGA/세로줄 소거 회로(7)가 중간에 배치된 디지털 PGA(20)를 포함하기 때문에, 평균 정밀도의 유지, 디지털 게인 변경시의 재보정의 불필요성, 디지털 처리 오차에 의한 보정 한계 정밀도를 디지털 게인에 의해 떨어뜨리지 않는 등의 이점을 얻을 수 있다.

제 4의 실시형태와 마찬가지로, 디지털 PGA/세로줄 소거 회로(7)의 제산기(35)가 랜덤 노이즈를 부가하기 때문에, 외관상의 보정 정밀도를 향상시키고, 화질 향상을 가능하게 한다.

제 5의 실시형태와 마찬가지로, 디지털 PGA/세로줄 소거 회로(7)는 복수의 게인 패턴에 대응하는 처리를 수행할 수 있다.

이상, 각종 실시형태에 관해 설명하여 왔지만, 본 발명의 또 다른 여러 가지 형태가 구현될 수 있다. 제 6의 실시형태에서는 제 1 내지 제 5의 실시형태의 조합을 예시하였지만, 제 1 내지 제 5의 실시형태의 조합은 다양하게 고려될 수 있다.

본 발명의 고체 촬상 장치 및 촬상 방법에 의하면, 보정 처리에 있어서, 기 준 신호 평균치를 산출하고, 기준 신호 평균치(DC 성분)에 대한 촬상 화상 신호의 차분치의 가산치를 기억하는 처리를 수행한다. 그리고 가산치를 제산한 평균치를 고정 패턴 노이즈 값으로서, 촬상 화상 신호로부터 감산함으로써 세로줄 노이즈에 대한 보정을 행한다. 즉, 가산평균법을 이용한 노이즈 제거 방식에 있어서, 우선 DC 성분에 대한 차분치를 누적 가산하고, 그 가산치를 기억한다. 이 때문에, 가산치를 기억하는 메모리의 필요 용량을 삭감할 수 있고, 효율화를 도모할 수 있다.

또한, 복수 프레임에 걸쳐 연속 가산을 행하는 것은, 촬상 화상 신호의 판독계의 회로에 기인하는 고정 패턴 노이즈를 인식하기 위한 1프레임 중의 무효 화소 판독 기간을 억제하면서, 충분한 검출 정밀도를 실현할 수 있게 된다.

또한, 연속 가산하는 프레임의 수에 상한을 마련하고, 상한에 달한 이후 모든 프레임 기간에서, 일정한 가산치을 유지하면서 가산 데이터를 갱신하면, 메모리 용량을 적정하게 유지하면서, 또한 가산치의 정밀도를 유지할 수 있다. 또한, 전원 전압이나 온도 등의 요인으로 세로줄 노이즈 양이 변동하는 상황에도 대응할 수 있게 된다.

또한, 보정 처리에 있어서, 상기 가산치에 대해, 촬상 화상 신호에 대한 디지털 게인 처리와 같은 디지털 게인 처리를 수행하고 나서, 결과적으로 생성되는 가산치에 대한 제산 평균치의 산출을 수행함으로써, 제산 정밀도를 향상시킬 수 있다.

또한, 디지털 처리부에 있어서의 디지털 게인 처리의 게인 가변 스텝은 아날로그 게인 처리의 게인 가변 스텝보다 작게 설정된다. 아날로그 게인이 변화한 경 우는 고정 패턴 노이즈 성분의 검출의 재수행이 필요하게 된다. 그러나, 아날로그 게인 처리의 게인 가변 스텝이 크게 설정되면, 아날로그 게인의 변화 기회가 적어지기 때문에, 고정 패턴 노이즈 성분의 검출에 대한 재수행의 필요성이 적어질 수 있다. 이것은 처리의 효율화와 연결된다.

또한, 제산 평균치에 대해 랜덤 노이즈를 부가함에 의해, 보정 후에도 남는 고정 노이즈를 완화할 수 있다. 특히 분해능이 별로 높지 않은 A/D 변환기를 이용하는 시스템에 있어서, 세로줄 노이즈를 눈에 띄지 않게 할 수 있다. 환언하면, 보정 한계 정밀도를 시각적으로 완화할 수 있다.

또한, 부가하는 랜덤 노이즈를 가산치의 제산 평균치의 연산시의 나머지의 값에 따라 노이즈를 부가하는 비율을 제어한다. 보다 구체적으로는, 나머지 값과 의사일양 난수(pseudo uniform random number)의 대소 비교에 따라 랜덤 노이즈를 부가하는지의 여부를 정한다. 이로써, 제산할 때의 잘려 버리는 양에 따라 노이즈 부가가 행하여지는데, 이것은 노이즈 완화에 알맞다. 또한 인위적으로 보정 한계 정밀도를 향상시키게 된다.

또한 보정 처리에서는, 1화면을 구성하는 화소에 관해 설정된 복수의 게인 설정치마다, 기준 신호 평균치의 산출, 가산치의 기억 및 가산치의 제산 평균치를 이용한 보정이 수행된다. 따라서, 1화면중에 다른 게인 설정치를 복수 갖는 고체 촬상 시스템에 대응하여 적정하게 고정 패턴 노이즈의 검출 및 보정이 수행될 수 있다.

Claims

고체 촬상 소자 어레이에 의해 형성되고, 입사광에 대응하는 신호를 생성하는 화소 센서부와;

상기 화소 센서부에 의해 얻어지는 신호에 관해 병렬 판독을 행하여 촬상 화상 신호를 생성하고, 상기 촬상 화상 신호에 대한 아날로그 게인 처리를 행하는 화상 신호 판독부와;

상기 화상 신호 판독부로부터 출력되는 촬상 화상 신호를 A/D 변환하는 A/D 변환부; 및

상기 A/D 변환부로부터 출력되는 촬상 화상 신호에 대해, 디지털 게인 처리를 수행하고, 상기 촬상 화상 신호로부터 고정 패턴 노이즈를 제거하는 보정 처리를 수행하는 디지털 처리부를 포함하며,

상기 디지털 처리부는, 상기 보정 처리로서, 상기 촬상 화상 신호의 1프레임 기간 내에 있어서 고정치에 의거한 상기 촬상 화상 신호가 입력되는 기간에, 상기 고정치에 의거한 상기 촬상 화상 신호로부터 기준 신호 평균치를 산출하고, 또한 상기 기준 신호 평균치에 대한 상기 고정치에 의거한 상기 촬상 화상 신호의 차분치의 가산치를 기억하는 처리를 행하고, 또한, 상기 1프레임 기간 내에 있어서 상기 화소 센서부의 유효 화소로부터의 촬상 화상 신호가 입력되는 기간에 있어서, 상기 기억한 가산치를 제산하여 얻어지는 제산 평균치를 보정에 이용하는 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,

상기 디지털 처리부의 상기 보정 처리에 있어서 기억하는 상기 가산치는, 복수 프레임에 걸쳐 상기 차분치를 연속 가산한 값에 의해 얻어지는 것을 특징으로 하는 고체 촬상 장치.
제 2항에 있어서,

상기 연속 가산을 수행하는 프레임 수에 대한 상한이 설정되고, 상한 프레임 수를 넘은 각 프레임 기간에는, 1프레임분의 가산치에 상당하는 값을, 기억되어 있는 가산치로부터 감산하고, 상기 감산에 의해 얻어진 값에 대해 상기 차분치를 가산하고, 이렇게 하여 생성되는 값을 새로운 가산치로서 기억하는 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,

상기 디지털 처리부의 상기 보정 처리에서는, 상기 가산치에 대해 상기 디지털 게인 처리를 시행하고 나서, 상기 제산 평균치의 산출을 행하는 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,

상기 디지털 처리부에 있어서의 상기 디지털 게인 처리의 게인 가변 스텝은, 상기 화상 신호 판독부에 있어서의 상기 아날로그 게인 처리의 게인 가변 스텝보다 작게 설정되는 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,

상기 디지털 처리부의 상기 보정 처리에서는, 상기 디지털 처리부가 상기 제산 평균치에 대해 랜덤 노이즈를 부가하는 것을 특징으로 하는 고체 촬상 장치.
제 6항에 있어서,

상기 디지털 처리부는 상기 제산 평균치의 연산시의 나머지의 값에 따라 상기 랜덤 노이즈가 부가되는 비율을 제어하는 것을 특징으로 하는 고체 촬상 장치.
제 7항에 있어서,

상기 비율 제어는, 상기 나머지의 값과 난수치 비교 결과에 따라 상기 랜덤 노이즈의 부가를 행하는 처리인 것을 특징으로 하는 고체 촬상 장치.
제 1항에 있어서,

상기 디지털 처리부의 상기 보정 처리에서, 상기 디지털 처리부는, 1화면을 구성하는 화소에 관해 설정된 게인 설정치 각각에 대해, 상기 기준 신호 평균치의 산출, 상기 가산치의 기억 및 상기 가산치의 제산 평균치를 이용하는 보정을 수행하는 것을 특징으로 하는 고체 촬상 장치.
고체 촬상 소자 어레이에 의해 형성되고, 입사광에 대응하는 신호를 생성하는 화소 센서부에 의해 얻어지는 신호에 관해 병렬 판독을 행하여 촬상 화상 신호를 생성하고, 상기 촬상 화상 신호에 대한 아날로그 게인 처리를 수행하는 화상 신호 판독 단계와;

상기 화상 신호 판독부에서 출력되는 촬상 화상 신호를 A/D 변환하는 A/D 변환 단계와;

상기 A/D 변환부에서 얻어지는 촬상 화상 신호에 대해, 디지털 게인 처리를 수행하는 디지털 게인 처리 단계와;

상기 촬상 화상 신호의 1프레임 기간 내에 있어서 고정치에 의거한 상기 촬상 화상 신호가 입력되는 기간에, 상기 고정치에 의거한 상기 촬상 화상 신호로부터 기준 신호 평균치를 산출하는 기준 신호 평균치 산출 단계와;

상기 기준 신호 평균치에 대한 상기 고정치에 의거한 상기 촬상 화상 신호의 차분치의 가산치를 기억하는 가산치 기억 단계; 및

상기 1프레임 기간 내에 있어서 상기 화소 센서부의 유효 화소로부터의 촬상 화상 신호가 입력되는 기간에, 상기 촬상 화상 신호에 대해, 상기 기억한 상기 가산치를 제산하여 얻어지는 제산 평균치를 이용하여 고정 패턴 노이즈를 제거하는 보정 처리를 수행하는 보정 단계를 포함하는 것을 특징으로 하는 촬상 방법.
제 10항에 있어서,

상기 가산치 기억 단계에서, 복수 프레임에 걸쳐 상기 차분치를 연속 가산함으로써 얻어지는 가산치가 기억되는 것을 특징으로 하는 촬상 방법.
제 11항에 있어서,

상기 연속 가산을 수행하는 프레임 수에 대한 상한이 설정되고, 상한 프레임 수를 넘은 각 프레임 기간에는, 1프레임분의 가산치에 상당하는 값을, 기억되어 있는 가산치로부터 감산하고, 상기 감산에 의해 얻어진 값에 대해 상기 차분치를 가산하고, 이렇게 하여 생성되는 값을 새로운 가산치로서 기억하는 것을 특징으로 하는 촬상 방법.
제 10항에 있어서,

상기 보정 단계에서, 상기 가산치 기억 단계에서 기억된 가산치에 대해, 상기 디지털 게인 처리 단계에서의 상기 촬상 화상 신호에 대한 디지털 게인 처리와 같은 디지털 게인 처리가 수행되고, 그 후, 상기 제산 평균치의 산출이 수행되는 것을 특징으로 하는 촬상 방법.
제 10항에 있어서,

상기 보정 단계에서, 상기 제산 평균치에 대해 랜덤 노이즈가 부가되는 것을 특징으로 하는 촬상 방법.
제 10항에 있어서,

1화면을 구성하는 화소에 관해 설정된 복수의 게인 설정치 각각에 대해, 상기 기준 신호 평균치 산출 단계, 상기 가산치 기억 단계 및 상기 보정 단계의 처리가 수행되는 것을 특징으로 하는 촬상 방법.
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