KR100998388B1 - 프로브 재검사 데이터 분석을 사용한 웨이퍼 검사 시의생산성 제고 - Google Patents

프로브 재검사 데이터 분석을 사용한 웨이퍼 검사 시의생산성 제고 Download PDF

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    • G01R31/2831Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates

Abstract

제조 후의 집적 회로 장치의 웨이퍼/프로브 검사를 위한 방법 및 시스템이 개시되어 있다. 본 발명은 검사를 통과하지 못한 초기의 불합격 그룹의 장치들을 생성하기 위해 초기 그룹의 장치들(예를 들어, 집적 회로 칩)을 검사하는 것으로 시작한다. 초기 불합격 그룹 내의 장치들은 고장의 유형에 의해 식별된다. 이어서, 본 발명은 재검사를 통과한 재검사 합격 그룹의 장치들을 식별하기 위해 초기 불합격 그룹 내의 장치들을 재검사한다(100). 그 다음에, 본 발명은 본 발명이 고장의 유형에 따라 초기 검사를 통과하지 못한 불합격 장치가 재검사를 통과할 가능성에 관한 통계를 생성할 수 있도록(104) 재검사 합격 그룹 내의 장치들을 분석한다(102). 이어서, 본 발명은 어느 유형의 고장이 소정의 문턱값을 넘는 재검사 합격율을 갖는지를 결정하기 위해 이들 통계를 평가한다(106, 108). 이로부터, 본 발명은 재검사가 허용된 결함의 유형을 열거한 최적화된 재검사 테이블을 포함하는 데이터베이스를 생성한다(112).
웨이퍼 검사, 재검사 테이블, 검사기, 프로브, TGYL

Description

프로브 재검사 데이터 분석을 사용한 웨이퍼 검사 시의 생산성 제고{INCREASE PRODUCTIVITY AT WAFER TEST USING PROBE RETEST DATA ANALYSIS}
본 발명은 재검사 프로세스를 최적화하는, 제조 후의 집적 회로 장치를 웨이퍼/프로브 검사하는 방법 및 시스템을 제공한다.
모든 검사 설비는 대량 생산 제품(high volume product)에 대한 생산 능력을 처리하기 위한 충분한 도구를 갖지 않는 문제에 대처한다. 이 문제를 완화시키는 방법은 더 많은 검사기를 구입하거나 또는 검사 사이클 시간을 감소(생산성을 향상)시키는 것이다. 새로운 검사기의 가격이 수백만에 이르고 소요 시간(lead time)이 오래 걸리기 때문에, 생산성을 향상시키기 위해 프로브 데이터 분석을 사용하는 것이 가장 비용 효율적인 해결책이다.
본 발명은 제조 후의 집적 회로 장치의 웨이퍼/프로브 검사를 위한 방법 및 시스템을 제공한다. 본 발명은 검사를 통과하지 못한 장치들의 초기 불합격 그룹(initial failing group)을 생성하기 위해 초기 그룹의 장치들(예를 들어, 집적 회로 칩)을 검사하는 것으로 시작한다. 초기 불합격 그룹 내의 장치들은 고장의 유형에 의해 식별된다. 이어서, 본 발명은 재검사를 통과한 재검사 합격 그룹(retested passing group)의 장치들을 식별하기 위해 초기 불합격 그룹 내의 장치들을 재검사한다. 그 다음에, 본 발명은 본 발명이 고장의 유형에 따라 초기 검사를 통과하지 못한 불합격 장치가 재검사를 통과할 가능성에 관한 통계를 생성할 수 있도록 재검사 합격 그룹 내의 장치들을 분석한다. 이어서, 본 발명은 어느 유형의 고장이 소정의 문턱값(threshold)을 넘는 재검사 합격율을 갖는지를 판정하기 위해 이들 통계를 평가한다. 이것으로부터, 본 발명은 재검사가 허용된 유형의 결함을 열거한 최적화된 재검사 테이블(optimized retest table)을 포함하는 데이터베이스를 생성한다.
또한, 본 발명은 소정의 수요 감소를 갖는 유형의 장치들을 식별할 수 있다. 예를 들어, 어떤 유형의 장치들은 더 이상 수요가 많지 않을 수 있으며, 이들 유형의 장치를 재검사하기 위해 비용을 들일 가치가 없을 수 있다. 따라서, 하나의 옵션으로, 본 발명은 수요가 감소한 물품 유형의 리스트를 데이터베이스에 추가하여 이러한 수요가 감소한 물품이 재검사되는 것을 방지할 수 있다.
또한, 어떤 유형의 결함은 부적절한 검사와 관련된다고 알려질 수 있다. 검사 불합격의 한 요인은 열악한 검사 기구 및 생산성이 낮은/결함있는 프로브 하드웨어를 포함하는 이유에 기인한 불량하거나 생산성이 낮은 프로브 접촉이다. 부적절한 검사 오류를 제거하기 위해, 본 발명은 재검사가 허용된 유형의 결함에 검사 오류와 연관된 유형의 결함을 추가할 수 있다.
최적화된 재검사 테이블 데이터베이스 내의 정보를 사용하여, 본 발명은 장치들의 추가 불합격 그룹들을 생성하기 위해 추가적인 그룹의 장치들을 검사한다. 본 발명은 재검사가 허용된 유형의 결함 중 하나를 갖는 장치들만 재검사하며, 수요가 감소된 유형의 장치는 재검사하지 않는다.
이 프로세스는 소정의 재검사 합격율을 넘는 결함에 대해서만 재검사함으로써 장치들의 재검사를 최적화한다.
본 발명의 시스템은 검사기(예컨대, 프로브형 검사기(probe-type tester)), 데이터베이스, 및 프로세서를 포함한다. 데이터베이스는 재검사가 허용된 유형의 결함의 최적화된 재검사 테이블을 포함한다. 또한, 재검사가 허용된 유형의 결함은 어느 유형의 고장이 소정의 문턱값을 넘는 (초기 검사 불합격 이후의) 재검사 합격율을 갖는지의 이전에 획득된 통계에 기초한다. 또한, 부적절한 검사로부터 기인하는 결함 유형은 재검사가 허용된 유형의 결함에 포함된다. 또한, 수요가 감소된 장치 유형은 간혹 재검사되지 않는다. 프로세서는 검사기가 여러 그룹의 장치들을 검사하고, 수요가 감소된 장치 유형들은 검사하지 않으며, 재검사가 허용된 유형의 결함 중 하나를 갖는 추가적인 불합격 그룹 내의 장치들만을 재검사하도록 지시한다.
따라서, 본 발명에서는, 수율을 희생시키지 않고 재검사에 관한 한계 및 규칙을 최적화하기 위해 웨이퍼 검사에서 수집된 데이터가 분석된다. 제대로 기능하는 장치를 폐기시키는 것을 회피하기 위해 불합격한 장치를 재검사하는 것이 중요하다. 불합격한 장치 전부를 재검사하지 않고 어느 장치가 검사되는지를 최적화함으로써, 상당한 검사 비용이 절감된다.
본 발명의 이들 및 다른 특징 및 목적은 이하의 설명 및 첨부 도면을 참조하면 보다 잘 이해될 것이다. 그러나, 이하의 설명이 본 발명의 바람직한 실시예 및 그에 대한 수많은 구체적인 세부사항을 나타내고 있지만, 이는 예시의 목적이며 한정의 목적이 아님을 알아야 한다. 본 발명의 사상을 벗어나지 않고 본 발명의 범위 내에서 많은 변경 및 수정이 행해질 수 있으며, 본 발명은 모든 이러한 수정을 포함한다.
본 발명은 도면을 참조하여 이하의 상세한 설명으로부터 보다 잘 이해될 것이다.
도 1은 본 발명의 바람직한 방법을 나타낸 흐름도.
도 2는 본 발명의 특징을 나타낸 테이블.
도 3은 본 발명의 특징을 나타낸 테이블.
도 4는 본 발명의 특징을 나타낸 테이블.
도 5는 본 발명의 특징을 나타낸 테이블.
도 6은 본 발명의 특징을 나타낸 테이블.
도 7은 본 발명의 특징을 나타낸 테이블.
도 8은 본 발명의 특징을 나타낸 테이블.
도 9는 본 발명의 특징을 나타낸 테이블.
도 10은 본 발명의 특징을 나타낸 테이블.
도 11은 본 발명의 시스템 실시예를 나타낸 도면.
도 12는 본 발명이 동작할 수 있는 하드웨어를 나타낸 개략도.
본 발명 및 본 발명의 다양한 특징 및 유리한 세부사항은 첨부 도면에 도시되어 있고 이하의 설명에 상세히 기술되어 있는 비제한적인 실시예들을 참조하여 보다 충분히 설명된다. 도면에 도시된 특징들은 실제 크기로 도시된 것이 아닐 수 있음을 주의하여야 한다. 본 발명을 불필요하게 모호하게 하지 않기 위해 공지의 구성요소 및 처리 기술에 대한 설명은 생략되어 있다. 본 명세서에서 사용된 예들은 본 발명이 실시될 수 있는 방법들에 대한 이해를 돕고 또 당업자로 하여금 본 발명을 실시할 수 있게 해주기 위한 것에 불과하다. 따라서, 이 예들은 본 발명의 범위를 한정하는 것으로 해석되어서는 안된다.
모든 전자 회로 웨이퍼 검사 설비는 대량 생산 제품에 대한 생산 능력을 처리하기 위한 충분한 도구를 갖지 않는 문제에 대처한다. 이 문제를 완화시키는 한 가지 방법은 더 많은 검사기를 구입하는 것이나, 이는 비용이 아주 많이 들 수 있고 리드 타임이 오래 걸릴 수 있다. 본 발명은 재검사되는 칩의 수를 최소화하고 고객 출하가능 부품의 수를 최대화으로써 재검사를 최적화하는 새로운 프로세스이다. 본 발명은 생산성을 향상시키고 검사 사이클 시간을 감소시키며, 또한 재검사 비율을 최적화한다.
본 발명은 웨이퍼 검사 시에 양호한 칩의 수를 최대화하도록 재검사 프로세스를 수행한다. 제2 패스 검사는 임의의 추가적인 출하가능 칩을 복원하기 위해 필요하다. 종래의 방법은 제1 패스 검사를 통과하지 못한 모든 장치를 재검사한다. 결함의 한가지 유형, 즉 TGYL(Test Generated Yield Loss)은 검사 동작(예컨 대, 접점 고장 분류(contact fail sort), 조작자 설정 문제, 또는 불량 프로브)에 의해 야기될 수 있는 고장을 포함한다.
본 발명의 전체적인 흐름이 도 1에 도시되어 있다. 단계(100)에서, 본 발명은 초기 검사를 수행하고 제1 패스 검사 결과를 통과하지 못한 모든 장치를 재검사한다. 검사(제1 패스) 및 재검사(제2 패스) 결과는 도 2에서 스프레드시트(spreadsheet) 형태로 표시된다. 이들 테이블(스프레드시트)은 검사된 로트(lot) 및 웨이퍼(처음 2개의 열), 검사된 웨이퍼의 영역의 X 및 Y 좌표(그 다음 2개의 열) 및 검사된 영역의 이름(첨자(suffix) 열)을 식별해준다. "분류(sort)"로 표시된 열은 결함의 유형, 즉 분류를 말한다. 검사 프로세스 동안에 식별된 서로 다른 유형의 결함은 서로 다른 번호를 부여받는다. 마지막 열은 결함 유형에 대한 간단한 설명이다. "1" 결함은 그 영역 또는 장치가 검사를 통과하였으며 "양품(good)"임을 의미함을 유의하여야 한다.
도 1의 단계(102)에서, 본 발명은 도 3에 도시된 재검사 분석 데이터세트를 생성하며, 이는 제1 패스 검사 결과(도 2) 및 제2 패스 검사 결과(도 3)로부터의 데이터를 하나의 테이블로 조합한다. 제1 패스 및 제2 패스에서 발견된 서로 다른 유형의 결함을 식별하는 데 별도의 열이 사용됨을 유의하여야 한다. 제1 검사에 합격한 물품은 제2 패스 열에 별표로 나타낸 바와 같이 재검사되지 않는다.
단계(104)에서, 본 발명은 도 5에 도시된 제2 패스 상태 빈도수 분석(pass status frequency analysis)을 실행한다. 도 5에서, 본 발명은 각각의 유형의 결함을 번호(분류) 및 설명으로 열거하며, 이들 결함이 얼마나 많이 발견되었는지를 나타낸다. "불량(bad)" 열은 재검사 동안에 반복된 불합격의 수를 센 것이며, 이는 추정컨대 진짜 결함을 나타낸다. "카테고리 2 양품" 열에서의 숫자는, 제한된 기능 또는 저하된 속도/성능을 가질지라도 동작하기에는 충분히 양호한, 어떤 결함을 가지는 장치의 수를 나타낸다. 예를 들어, 생산된 장치들(칩 또는 칩의 일부) 대부분은 여분의 부분을 가지거나, 모든 영역이 최고 속도에서 정확하게 동작하도록(즉, 최고 성능을 제공하도록) 형성되어야 한다. 그러나, 장치의 나머지는 결함이 없지만, 장치의 일부는 결함이 있을 수 있다. 일부 고객들은 이들 성능이 저하되거나 부분적으로 결함있는 장치들이 쓸만하다는 것을 알게 되어 이러한 장치를 저가로 받을 수 있다. 따라서, "카테고리 2 양품" 장치가 완벽하게 결함이 없는 "양품" 장치보다 성능이 떨어지지만, 카테고리 2 양품 장치는 (비록 낮은 수요이지만) 여전히 얼마간 수요가 있다. "양품" 열은 제2 패스 검사에서 복구된(즉, 양품으로 된) 장치의 수를 나타낸다. "총수" 열은 제1 검사 동안에 발생된 그 유형의 결함의 총수이다. 따라서, 도 5에 도시된 바와 같이, 어떤 유형의 결함(예컨대, 분류 2, 3 등)의 경우, 상당 수의 장치가 양품 또는 카테고리 2 양품인 것으로서 재검사되며, 이는 이들 유형의 결함에 대한 재검사를 재검사 비용을 들일만하게 해준다. 반면에, 다른 유형의 결함(예컨대, 분류 21, 22, 40 등)은 그만큼 높은 재검사 합격율을 갖지 않으며(또는 0의 재검사 합격율을 가지며), 이러한 유형의 결함을 갖는 장치를 재검사하는 것이 쓸모없을 수 있다.
이후, 단계(106)에서, 본 발명은 도 6에 도시된 이력 데이터(historical data)로부터 TGLY 고장 분류를 획득한다. TGLY 유형 고장과 통상 연관되어 있지 않은 유형의 결함은 도 7에 도시되어 있다. 도면에 도시된 분류는 단지 한 특정 유형의 장치 및 그의 관련된 고장의 예에 불과하며, 본 발명은 이 예에 한정되지 않고, 대신에 임의의 유형의 검사 및 부적절한 검사로 인해 발생되는 통상적으로 알려진 결함에 적용가능하다.
단계(108)에서, 본 발명은 분류 복구 데이터세트(sort recovery dataset)를 생성하며, 그의 일례가 도 8에 도시되어 있다. 도 8이 TGLY 데이터를 포함하고 있는 것을 제외하면, 도 8은 도 5와 유사하다. 단계(110)에서, 본 발명은 도 9에 도시된 제품 공급/수요 정보를 획득한다. "양품" 등급을 갖는 유형의 장치는 수요가 많은 반면, 카테고리 2 등급을 갖는 장치(카테고리 2 양품)는 감소된 수요를 갖는 것으로 판정된다. 한 유형의 장치가 높은 수요를 갖는지 감소된 수요를 갖는지를 판정하는 기준은 장치별 및 산업별로 다르며, 전술한 바와 같이, 그 장치가 얼마나 많은 결함을 갖는지에 기초한다.
단계(112)에서, 본 발명은 도 8에 도시된 것에 TGYL 정보를 추가함으로써 도 10에 도시된 최적화된 재검사 테이블을 생성한다. 또한, 최적화된 재검사 테이블은 각각의 유형의 결함이 초기 검사 불합격 시에 재검사가 허용되는지 여부를 식별해주는 "재검사 분류(retest sort)" 열을 포함한다. 본 발명은 어느 유형의 고장이 소정의 문턱값을 넘는 재검사 합격율을 갖는지를 결정하기 위해 이들 통계를 평가하고, 그 유형의 결함을 재검사 분류 열에서 "Y"로 허용된 것으로 표시한다. 또한, TGYL 유형 결함도 역시 재검사가 허용될 수 있으며, 재검사 합격율에 상관없이 재검사 분류 열에서 "Y"를 부여받을 수 있다. 원하는 경우, 소정의 문턱값을 넘는 합격율을 갖는 수요가 많은 유형 장치("양품 열")만이 재검사되고 수요가 감소된 장치("카테고리 2 양품 열")는 재검사되지 않는다.
도 11에 도시된 바와 같이, 본 발명의 시스템은 검사기(150)(예컨대, 프로브형 검사기), 데이터베이스(160), 및 프로세서(170)를 포함한다. 데이터베이스(160)는 재검사가 허용된 유형의 결함의 최적화된 재검사 테이블을 포함한다. 또한, 재검사가 허용된 유형의 결함은 어느 유형의 고장이 소정의 문턱값을 넘는 (초기 검사 불합격 이후의) 재검사 합격율을 갖는지의 이전에 획득된 통계에 기초한다. 또한, 부적절한 검사로 인해 야기되는 결함 유형은 재검사가 허용된 유형의 결함에 포함될 수 있다. 또한, 수요가 감소된 장치 유형은 간혹 재검사되지 않는다. 프로세서(170)는 검사기(150)에 대해 여러 그룹의 장치를 검사하고, 수요가 감소된 장치 유형을 검사하지 않으며, 재검사가 허용된 유형의 결함 중 하나를 갖는 추가적인 불합격 그룹 내의 장치들만 재검사하도록 지시한다.
달리 말하면, 본 시스템은 검사를 통과하지 못한 장치들의 초기 불합격 그룹을 생성하기 위해 초기 그룹의 장치들을 검사하는 수단(검사기(150)) - 초기 불합격 그룹 내의 장치들은 고장의 유형에 의해 식별됨 -, 재검사를 통과한 재검사 합격 그룹의 장치들을 식별하기 위해 초기 불합격 그룹 내의 장치들을 재검사하는 수단(검사기(150)), 고장의 유형에 따라 불합격한 장치가 재검사를 통과할 가능성에 관한 통계를 생성하기 위해 재검사 합격 그룹 내의 장치들을 분석하는 수단(프로세서(170)), 어느 유형의 고장이 소정의 문턱값을 넘는 재검사 합격율을 갖는지를 판정하여 재검사가 허용된 유형의 결함을 생성하기 위해 상기 통계를 평가하고 재검사가 허용된 유형의 결함을 저장 수단(데이터베이스(160))에 저장하는 수단(프로세서(170)), 추가적인 그룹에 대한 검사를 통과하지 못한 장치들의 추가 불합격 그룹들을 생성하기 위해 추가적인 그룹의 장치들을 검사하는 수단(검사기(150)), 및 재검사가 허용된 유형의 결함 중 하나를 갖는 추가 불합격 그룹 내의 장치만을 재검사하는 수단(검사기(150))을 포함한다.
본 발명을 실시하기 위한 대표적인 하드웨어 환경이 도 12에 도시되어 있으며, 이는 적어도 하나의 프로세서 또는 중앙 처리 장치(CPU)(11)를 갖는 본 발명에 따른 정보 처리/컴퓨터 시스템의 전형적인 하드웨어 구성을 도시하고 있다. CPU(11)는 시스템 버스(12)를 통해 랜덤 액세스 메모리(RAM)(14), 판독 전용 메모리(ROM)(16), 디스크 유닛(21) 및 테이프 드라이브(40)와 같은 주변 장치를 버스(12)에 연결하기 위한 입/출력(I/O) 어댑터(18), 키보드(24), 마우스(26), 스피커(28), 마이크(32), 및/또는 터치 스크린 장치(도시 생략)와 같은 기타 사용자 인터페이스 장치를 버스(12)에 연결하기 위한 사용자 인터페이스 어댑터(22), 정보 처리 시스템을 데이터 처리 네트워크에 연결하기 위한 통신 어댑터(34), 및 버스(12)를 디스플레이 장치(38)에 연결하기 위한 디스플레이 어댑터(36)에 상호 연결되어 있다. 디스크 또는 테이프 유닛에 의해 판독가능한 프로그램 저장 장치는 컴퓨터 시스템에서도 로드되는 본 발명을 동작시키는 명령어를 로드하는데 사용된다.
따라서, 본 발명에 따르면, 웨이퍼 검사 시에 수집된 데이터는 수율을 희생시키지 않고서 재검사 시에 한계 및 규칙을 최적화하기 위해 분석된다. 제대로 기 능하는 장치를 폐기시키는 것을 회피하기 위해 불합격한 장치를 재검사하는 것이 중요하다. 모든 불합격된 장치를 재검사하지 않음으로써, 상당한 검사 비용이 절감된다. 또한, 재검사되는 장치의 수의 감소는 전단 하드웨어(front end hardware)의 터치다운(touchdown)의 수를 감소시킨다.
본 발명의 방법은 검사를 통과하지 못한 장치들의 초기 불합격 그룹을 생성하기 위해 초기 그룹의 장치들(예컨대, 집적 회로 칩)을 검사하는 것으로 시작한다. 초기 불합격 그룹 내의 장치들은 고장의 유형에 의해 식별된다. 이어서, 본 발명은 재검사를 통과한 재검사 합격 그룹의 장치들을 식별하기 위해 초기 불합격 그룹 내의 장치들을 재검사한다. 그 다음에, 본 발명은 본 발명이 고장의 유형에 따라 초기 검사를 통과하지 못한 불합격 장치가 재검사를 통과할 가능성에 관한 통계를 생성할 수 있도록 재검사 합격 그룹 내의 장치들을 분석한다. 이어서, 본 발명은 어느 유형의 고장이 소정의 문턱값을 넘는 재검사 합격율을 갖는지를 판정하기 위해 이들 통계를 평가한다. 이로부터, 본 발명은 재검사가 허용된 유형의 결함을 열거한 최적화된 재검사 테이블을 포함하는 데이터베이스(160)를 생성한다.
또한, 본 발명은 소정의 감소된 수요를 갖는 유형의 장치를 식별할 수 있다. 예를 들어, 어떤 수의 결함을 갖는 장치는 더 이상 수요가 많지 않을 수 있으며, 이들 유형의 장치를 재검사하기 위해 비용을 들일 가치가 없을 수 있다. 따라서, 하나의 옵션으로, 본 발명은 이러한 수요가 감소된 물품이 재검사되는 것을 방지하기 위해 수요가 감소된 물품 유형의 리스트를 데이터베이스(160)에 추가할 수 있다.
또한, 어떤 유형의 결함은 부적절한 검사와 관련된다고 알려질 수 있다. 검사 불합격의 한 요인은 열악한 검사 기구 및 생산성이 낮은/결함있는 프로브 하드웨어를 포함하는 이유에 기인한 불량하거나 생산성이 낮은 프로브 접촉이다. 부적절한 검사 오류를 제거하기 위해, 본 발명은 재검사가 허용된 유형의 결함에 검사 오류와 연관된 유형의 결함을 추가할 수 있다.
이어서, 최적화된 재검사 테이블 데이터베이스(160) 내의 정보를 사용하여, 본 발명은 장치들의 추가 불합격 그룹들을 생성하기 위해 추가적인 그룹의 장치들을 검사한다. 본 발명은 재검사가 허용된 유형의 결함 중 하나를 갖는 장치들만 재검사하며, 수요가 감소된 유형의 장치는 재검사하지 않을 수 있다. 이 프로세스는 소정의 재검사 합격율을 넘는 결함에 대해서만 재검사함으로써 장치들의 재검사를 최적화한다.
상기한 예에서, 본 발명은 모든 불합격 장치들을 재검사하는 것과 비교할 때 최대 80%만큼 칩 재검사율을 감소시켰다. 본 발명은 새로운 검사기에 과도한 비용을 소비하지 않고 출하 상품에 영향을 주지 않으면서(즉, 수율 손실 없이) 수행될 수 있다.
검사 용량 문제를 완화시키기 위해 검사기를 구매/리스하는 것에 대한 본 발명의 일부 이점은 검사기 구매/리스/유지보수 비용을 절감할 수 있다는 것이다. 일례에 따르면, 본 발명은 새로운 검사기를 획득하는데 있어서의 3 내지 6개월의 리드 타임에 비해 구현하는데 1개월 미만이 걸린다. 본 발명은 검사 시간 비용을 절감하여 검사 용량 문제를 완화시킨다. 본 발명은 검사 사이클 시간을 감소시킴 으로써 고객으로의 출하 시간을 향상시킨다(보다 적은 칩이 재검사된다). 고객 출하 가능 장치를 복구하기 위해 입증된 결함 유형에 대해서만 재검사가 수행된다. 따라서, 본 발명은 고객 출하 가능 부품의 수를 증가시킨다. 본 발명은 제1 패스 검사 동안에 비전형적인 TGYL 고장 분류로서 분류된 부품들을 복구할 수 있다.
본 발명이 바람직한 실시예와 관련하여 기술되어 있지만, 당업자라면 본 발명이 첨부된 청구항의 사상 및 범위 내에서 수정하여 실시될 수 있음을 잘 알 것이다.

Claims (36)

  1. 제조 후의 집적 회로 장치를 검사하는 방법으로서,
    한 그룹의 장치를 검사하여 상기 검사를 통과하지 못한 장치들의 불합격 그룹을 생성하는 단계 - 상기 불합격 그룹 내의 상기 장치들은 결함의 유형에 의해 식별됨 -;
    상기 불합격 그룹을 재검사가 허용된 유형의 결함들을 갖는 장치들과 재검사가 허용된 유형의 결함들을 갖지 않는 장치들로 분류하는 단계 - 상기 재검사가 허용된 유형의 결함들은 소정의 문턱값을 넘는, 미리 결정된 재검사 합격율을 가짐 -; 및
    상기 재검사가 허용된 유형의 결함들 중 적어도 하나를 갖는 상기 불합격 그룹 내의 장치만을 재검사하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    검사와 연관된 유형의 결함을 갖는 장치들을 재검사하는 단계를 더 포함하고,
    상기 재검사 단계는 재검사가 허용된 상기 유형의 결함을 갖는 상기 불합격 그룹 내의 장치들만을 재검사함으로써 최적화되는, 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    재검사가 허용된 유형의 결함의 리스트는 재검사 테이블을 포함하고,
    재검사가 허용된 상기 유형의 결함은 동일한 유형의 장치의 이전의 검사에 대한 이전에 획득된 통계에 기초하는, 방법.
  7. 삭제
  8. 제조 후의 집적 회로 장치를 검사하는 방법으로서,
    초기 그룹의 장치들을 검사하여 상기 초기 그룹의 상기 검사를 통과하지 못한 장치들의 초기 불합격 그룹을 생성하는 단계 - 상기 초기 불합격 그룹 내의 상기 장치들은 고장의 유형에 의해 식별됨 -;
    상기 초기 불합격 그룹 내의 상기 장치들 모두를 재검사하여 상기 재검사를 통과한 재검사 합격 그룹의 장치들을 식별하는 단계;
    상기 재검사 합격 그룹 내의 상기 장치들을 분석하여 상기 고장의 유형에 따라 불합격한 장치가 상기 재검사를 통과할 가능성에 관한 통계를 생성하는 단계;
    상기 통계를 평가하여 어느 유형의 고장이 소정의 문턱값을 넘는 재검사 합격율을 갖는지를 판정하여 재검사가 허용된 유형의 결함들의 리스트를 생성하는 단계;
    상기 초기 그룹의 장치들과는 상이한 추가적인 그룹의 장치들을 검사하여 상기 추가적인 그룹의 상기 검사를 통과하지 못한 장치들의 추가 불합격 그룹을 생성하는 단계; 및
    상기 재검사가 허용된 유형의 결함들 중 하나를 갖는 상기 추가 불합격 그룹 내의 장치만을 재검사하는 단계
    를 포함하는 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제조 후의 집적 회로 장치를 검사하는 방법으로서,
    초기 그룹의 장치들을 검사하여 상기 초기 그룹의 상기 검사를 통과하지 못한 장치들의 초기 불합격 그룹을 생성하는 단계 - 상기 초기 불합격 그룹 내의 상기 장치들은 고장의 유형에 의해 식별됨 -;
    상기 초기 불합격 그룹 내의 상기 장치들을 재검사하여 상기 재검사를 통과한 재검사 합격 그룹의 장치들을 식별하는 단계;
    상기 재검사 합격 그룹 내의 상기 장치들을 분석하여 상기 고장의 유형에 따라 불합격한 장치가 상기 재검사를 통과할 가능성에 관한 통계를 생성하는 단계;
    상기 통계를 평가하여 어느 유형의 고장이 소정의 문턱값을 넘는 재검사 합격율을 갖는지를 판정하여 재검사가 허용된 유형의 결함들의 리스트를 생성하는 단계;
    상기 초기 그룹의 장치들과는 상이한 추가적인 그룹의 장치들을 검사하여 상기 추가적인 그룹의 상기 검사를 통과하지 못한 장치들의 추가 불합격 그룹을 생성하는 단계;
    소정의 수요 감소를 갖는 유형의 장치들을 식별하는 단계; 및
    상기 소정의 수요 감소가 있는 유형의 장치들이 아니면서 상기 재검사가 허용된 유형의 결함들 중 하나를 갖는 상기 추가 불합격 그룹 내의 장치만을 재검사하는 단계
    를 포함하는 방법.
  16. 제8항 또는 제15항에 있어서,
    검사 오류와 연관된 유형의 결함들을 재검사가 허용된 상기 유형의 결함들에 추가하는 단계를 더 포함하는 방법.
  17. 삭제
  18. 삭제
  19. 제8항 또는 제15항에 있어서,
    상기 평가 프로세스는 상기 추가적인 그룹의 상기 재검사를 최적화하고,
    재검사가 허용된 상기 유형의 결함들의 리스트는 재검사 테이블을 포함하며,
    상기 초기 그룹의 장치들 및 상기 추가적인 그룹의 장치들은 동일한 유형의 장치를 포함하는, 방법.
  20. 삭제
  21. 삭제
  22. 제조 후의 집적 회로 장치를 검사하는 시스템으로서,
    장치를 검사 및 재검사하는 검사기;
    재검사가 허용된 유형의 결함들의 리스트를 포함하는 데이터베이스 - 상기 재검사가 허용된 유형의 결함들은, 초기 검사 불합격 이후에, 어느 유형의 결함이 소정의 문턱값을 넘는 재검사 합격율을 갖는지에 대해 이전에 획득된 통계에 기초함 -; 및
    상기 검사기 및 상기 데이터베이스와 통신하는 프로세서
    를 포함하며,
    상기 프로세서는 상기 검사기가 장치들의 그룹을 검사하여 상기 검사에 불합격한 장치들의 불합격 그룹을 생성하도록 지시하고, 상기 불합격 그룹의 장치들은 결함의 유형에 의해 식별되며,
    상기 프로세서는 상기 검사기가 상기 불합격 그룹을 상기 재검사가 허용된 유형의 결함들 중 적어도 하나를 갖는 장치들과 상기 재검사가 허용된 유형의 결함들을 갖지 않는 장치들로 분류하도록 지시하고,
    상기 프로세서는 상기 검사기가 상기 재검사가 허용된 유형의 결함들 중 적어도 하나를 갖는 상기 불합격 그룹 내의 장치만을 재검사하도록 지시하는, 시스템.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 제조 후의 집적 회로 장치를 검사하는 시스템으로서,
    초기 그룹의 장치들을 검사하여 장치들의 초기 불합격 그룹을 생성하는 수단 - 상기 초기 불합격 그룹 내의 상기 장치들은 고장의 유형에 의해 식별됨 -;
    상기 초기 불합격 그룹 내의 상기 장치들을 재검사하여 재검사 합격 그룹의 장치들을 식별하는 수단;
    상기 재검사 합격 그룹 내의 상기 장치들을 분석하여 상기 고장의 유형에 따라 불합격한 장치가 상기 재검사를 통과할 가능성에 관한 통계를 생성하는 수단;
    상기 통계를 평가하여 어느 유형의 고장이 소정의 문턱값을 넘는 재검사 합격율을 갖는지를 판정하여 재검사가 허용된 유형의 결함들의 리스트를 생성하는 수단;
    상기 초기 그룹의 장치들과는 상이한 추가적인 그룹의 장치들을 검사하여 장치들의 추가 불합격 그룹을 생성하는 수단; 및
    상기 재검사가 허용된 유형의 결함들 중 하나를 갖는 상기 추가 불합격 그룹 내의 장치만을 재검사하는 수단
    을 포함하는 시스템.
  30. 제1항, 제2항 또는 제6항 중 어느 한 항의 방법을 수행하기 위해 기계에 의해 실행가능한 명령어들의 프로그램을 유형적으로 구현하는, 기계 판독 가능 프로그램 저장 장치.
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170088604A (ko) * 2016-01-25 2017-08-02 에스케이하이닉스 주식회사 웨이퍼 테스트 장치 및 그 테스트 방법
CN108362704A (zh) * 2018-01-30 2018-08-03 上海霖研精密自动化机械有限公司 一种双面影像检测设备

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253650B2 (en) * 2004-05-25 2007-08-07 International Business Machines Corporation Increase productivity at wafer test using probe retest data analysis
JP4064955B2 (ja) * 2004-09-30 2008-03-19 株式会社東芝 半導体装置及びその製造方法
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7492179B2 (en) * 2006-04-10 2009-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for reducing testing times on integrated circuit dies
US7699996B2 (en) * 2007-02-28 2010-04-20 International Business Machines Corporation Sidewall image transfer processes for forming multiple line-widths
JP2009206306A (ja) * 2008-02-28 2009-09-10 Seiko Epson Corp 半導体装置の製造方法及び電気光学装置の製造方法
JP4518180B2 (ja) * 2008-04-16 2010-08-04 ソニー株式会社 半導体装置、および、その製造方法
US8716786B2 (en) * 2008-06-17 2014-05-06 Infineon Technologies Ag Semiconductor device having different fin widths
US20100070211A1 (en) * 2008-09-12 2010-03-18 Analog Devices, Inc. Rolling average test
KR101019048B1 (ko) * 2008-11-20 2011-03-07 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
US8324036B2 (en) * 2009-11-09 2012-12-04 International Business Machines Corporation Device having and method for forming fins with multiple widths for an integrated circuit
US8617937B2 (en) 2010-09-21 2013-12-31 International Business Machines Corporation Forming narrow fins for finFET devices using asymmetrically spaced mandrels
US8633076B2 (en) * 2010-11-23 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for adjusting fin width in integrated circuitry
US9472550B2 (en) 2010-11-23 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Adjusted fin width in integrated circuitry
US8513131B2 (en) 2011-03-17 2013-08-20 International Business Machines Corporation Fin field effect transistor with variable channel thickness for threshold voltage tuning
US20130022240A1 (en) * 2011-07-19 2013-01-24 Wolters William C Remote Automated Planning and Tracking of Recorded Data
US8673165B2 (en) 2011-10-06 2014-03-18 International Business Machines Corporation Sidewall image transfer process with multiple critical dimensions
US8557675B2 (en) 2011-11-28 2013-10-15 Globalfoundries Inc. Methods of patterning features in a structure using multiple sidewall image transfer technique
US8669186B2 (en) 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
US8816436B2 (en) 2012-05-16 2014-08-26 International Business Machines Corporation Method and structure for forming fin resistors
US8735296B2 (en) 2012-07-18 2014-05-27 International Business Machines Corporation Method of simultaneously forming multiple structures having different critical dimensions using sidewall transfer
US8741701B2 (en) * 2012-08-14 2014-06-03 International Business Machines Corporation Fin structure formation including partial spacer removal
US9053390B2 (en) * 2012-08-14 2015-06-09 Kla-Tencor Corporation Automated inspection scenario generation
US9311201B2 (en) 2012-08-22 2016-04-12 International Business Machines Corporation Real-time rule engine for adaptive testing of integrated circuits
US8669167B1 (en) * 2012-08-28 2014-03-11 International Business Machines Corporation Techniques for metal gate workfunction engineering to enable multiple threshold voltage FINFET devices
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
KR101953240B1 (ko) * 2012-09-14 2019-03-04 삼성전자 주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
US9177820B2 (en) * 2012-10-24 2015-11-03 Globalfoundries U.S. 2 Llc Sub-lithographic semiconductor structures with non-constant pitch
US8962421B2 (en) * 2012-11-15 2015-02-24 GlobalFoundries, Inc. Methods for fabricating integrated circuits including semiconductive resistor structures in a FinFET architecture
US8822320B2 (en) 2012-11-20 2014-09-02 International Business Machines Corporation Dense finFET SRAM
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
US20140167162A1 (en) 2012-12-13 2014-06-19 International Business Machines Corporation Finfet with merge-free fins
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
US20140230052A1 (en) * 2013-02-11 2014-08-14 Motorola Mobility Llc System and method for testing a secured manufactured device
US9023695B2 (en) 2013-03-14 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning features of a semiconductor device
US9494650B2 (en) * 2013-03-15 2016-11-15 International Business Machines Corporation Efficient method of retesting integrated circuits
US9711368B2 (en) * 2013-04-15 2017-07-18 United Microelectronics Corp. Sidewall image transfer process
US8999791B2 (en) * 2013-05-03 2015-04-07 International Business Machines Corporation Formation of semiconductor structures with variable gate lengths
US9040371B2 (en) 2013-08-07 2015-05-26 International Business Machines Corporation Integration of dense and variable pitch fin structures
TWI472778B (zh) * 2013-08-30 2015-02-11 Chroma Ate Inc System - level IC test machine automatic retest method and the test machine
TWI498573B (zh) * 2013-11-05 2015-09-01 King Yuan Electronics Co Ltd 半導體晶片重測系統及其重測方法
US8975129B1 (en) * 2013-11-13 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9502408B2 (en) 2013-11-14 2016-11-22 Globalfoundries Inc. FinFET device including fins having a smaller thickness in a channel region, and a method of manufacturing same
KR20150058597A (ko) 2013-11-18 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI500945B (zh) * 2013-12-17 2015-09-21 Primax Electronics Ltd 電路板之測試系統
US9633906B2 (en) 2014-01-24 2017-04-25 International Business Machines Corporation Gate structure cut after formation of epitaxial active regions
US9196612B2 (en) 2014-03-26 2015-11-24 International Business Machines Corporation Semiconductor device including merged-unmerged work function metal and variable fin pitch
US9305845B2 (en) 2014-09-04 2016-04-05 International Business Machines Corporation Self-aligned quadruple patterning process
US9209279B1 (en) 2014-09-12 2015-12-08 Applied Materials, Inc. Self aligned replacement fin formation
US9269627B1 (en) * 2014-09-30 2016-02-23 International Business Machines Corporation Fin cut on SIT level
US9536739B2 (en) * 2014-10-28 2017-01-03 International Business Machines Corporation Self-cut sidewall image transfer process
US9525041B2 (en) 2015-02-12 2016-12-20 United Microelectronics Corp. Semiconductor process for forming gates with different pitches and different dimensions
US9601345B2 (en) 2015-03-27 2017-03-21 International Business Machines Corporation Fin trimming in a double sit process
KR102170701B1 (ko) * 2015-04-15 2020-10-27 삼성전자주식회사 반도체 장치 제조 방법
CN107735864B (zh) 2015-06-08 2021-08-31 美商新思科技有限公司 衬底和具有3d几何图形上的2d材料沟道的晶体管
US9484264B1 (en) * 2015-07-29 2016-11-01 International Business Machines Corporation Field effect transistor contacts
US9786563B2 (en) 2015-11-23 2017-10-10 International Business Machines Corporation Fin pitch scaling for high voltage devices and low voltage devices on the same wafer
US9852917B2 (en) * 2016-03-22 2017-12-26 International Business Machines Corporation Methods of fabricating semiconductor fins by double sidewall image transfer patterning through localized oxidation enhancement of sacrificial mandrel sidewalls
US9691775B1 (en) * 2016-04-28 2017-06-27 Globalfoundries Inc. Combined SADP fins for semiconductor devices and methods of making the same
US9793271B1 (en) * 2016-04-29 2017-10-17 International Business Machines Corporation Semiconductor device with different fin pitches
US10026615B2 (en) 2016-05-12 2018-07-17 International Business Machines Corporation Fin patterns with varying spacing without Fin cut
US9859174B1 (en) * 2016-06-24 2018-01-02 International Business Machines Corporation Sidewall image transfer structures
US9978608B2 (en) * 2016-09-21 2018-05-22 Globalfoundries Inc. Fin patterning for a fin-type field-effect transistor
US9870942B1 (en) * 2017-01-19 2018-01-16 Globalfoundries Inc. Method of forming mandrel and non-mandrel metal lines having variable widths
US10529833B2 (en) * 2017-08-28 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with a fin and gate structure and method making the same
US10573528B2 (en) 2017-12-14 2020-02-25 Tessera, Inc. Two-color self-aligned double patterning (SADP) to yield static random access memory (SRAM) and dense logic
TWI639846B (zh) * 2018-02-12 2018-11-01 黃彥凱 晶圓再驗之方法
US10475791B1 (en) 2018-05-31 2019-11-12 Globalfoundries Inc. Transistor fins with different thickness gate dielectric
US10497576B1 (en) 2018-08-20 2019-12-03 Globalfoundries Inc. Devices with slotted active regions
CN109444703A (zh) * 2018-10-15 2019-03-08 上海华虹宏力半导体制造有限公司 超级结器件的测试方法
KR20200054407A (ko) 2018-11-09 2020-05-20 삼성전자주식회사 반도체 소자의 제조 방법
US10910081B2 (en) * 2018-12-17 2021-02-02 Micron Technology, Inc. Management of test resources to perform reliability testing of memory components
US11101015B2 (en) 2018-12-17 2021-08-24 Micron Technology, Inc. Multi-dimensional usage space testing of memory components
CN109765479B (zh) * 2019-01-28 2021-10-01 合肥京东方视讯科技有限公司 一种电路板缺件检测装置和方法
CN110031746B (zh) * 2019-04-19 2020-09-18 中国南方电网有限责任公司 芯片测试远程监控方法、装置、计算机设备和存储介质
US11037937B2 (en) 2019-11-20 2021-06-15 Globalfoundries U.S. Inc. SRAM bit cells formed with dummy structures
CN112024450A (zh) * 2020-08-28 2020-12-04 苏州富强科技有限公司 用于键盘检测的协同检测方法及系统、检测机构
CN115983191A (zh) * 2022-11-28 2023-04-18 海光集成电路设计(北京)有限公司 测试点验证方法及相关装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043101A (en) 1997-01-15 2000-03-28 Texas Instruments Incorporated In-situ multiprobe retest method with recovery recognition
US20030062913A1 (en) 2001-07-03 2003-04-03 Cirkel Cornelis Oene Testing a batch of electrical components
US6728652B1 (en) 1998-08-20 2004-04-27 Advantest Corporation Method of testing electronic components and testing apparatus for electronic components

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0669031B2 (ja) * 1984-07-17 1994-08-31 日本電気株式会社 半導体装置
JPS6457729A (en) 1987-08-28 1989-03-06 Seiko Epson Corp Semiconductor device
JPH0574878A (ja) 1991-09-13 1993-03-26 Nec Yamagata Ltd ウエーハの試験方法
JPH08220172A (ja) * 1995-02-14 1996-08-30 Sharp Corp 検査装置
US5726920A (en) * 1995-09-29 1998-03-10 Advanced Micro Devices, Inc. Watchdog system having data differentiating means for use in monitoring of semiconductor wafer testing line
US5764650A (en) * 1996-08-02 1998-06-09 Micron Technology, Inc. Intelligent binning for electrically repairable semiconductor chips
US5867505A (en) * 1996-08-07 1999-02-02 Micron Technology, Inc. Method and apparatus for testing an integrated circuit including the step/means for storing an associated test identifier in association with integrated circuit identifier for each test to be performed on the integrated circuit
US6078189A (en) * 1996-12-13 2000-06-20 International Business Machines Corporation Dynamic test reordering
US6100486A (en) 1998-08-13 2000-08-08 Micron Technology, Inc. Method for sorting integrated circuit devices
US5844803A (en) 1997-02-17 1998-12-01 Micron Technology, Inc. Method of sorting a group of integrated circuit devices for those devices requiring special testing
US6265232B1 (en) * 1998-08-21 2001-07-24 Micron Technology, Inc. Yield based, in-line defect sampling method
US6240329B1 (en) 1998-11-09 2001-05-29 Chin-Yang Sun Method and apparatus for a semiconductor wafer inspection system using a knowledge-based system
JP4017285B2 (ja) * 1999-06-02 2007-12-05 松下電器産業株式会社 パターン欠陥検出方法
CZ299516B6 (cs) 1999-07-02 2008-08-20 F. Hoffmann-La Roche Ag Konjugát erythropoetinového glykoproteinu, zpusobjeho výroby a použití a farmaceutická kompozice sjeho obsahem
US6670719B2 (en) * 1999-08-25 2003-12-30 Micron Technology, Inc. Microelectronic device package filled with liquid or pressurized gas and associated method of manufacture
JP2001083211A (ja) * 1999-09-14 2001-03-30 Matsushita Electronics Industry Corp 半導体検査装置および半導体検査方法
US6274395B1 (en) * 1999-12-23 2001-08-14 Lsi Logic Corporation Method and apparatus for maintaining test data during fabrication of a semiconductor wafer
US6507800B1 (en) 2000-03-13 2003-01-14 Promos Technologies, Inc. Method for testing semiconductor wafers
US6499118B1 (en) * 2000-05-17 2002-12-24 Teradyne, Inc. Redundancy analysis method and apparatus for ATE
US6277704B1 (en) * 2000-05-24 2001-08-21 Micron Technology, Inc. Microelectronic device fabricating method, method of forming a pair of conductive device components of different base widths from a common deposited conductive layer
US20040006447A1 (en) * 2000-06-22 2004-01-08 Jacky Gorin Methods and apparatus for test process enhancement
US6618682B2 (en) 2001-04-20 2003-09-09 International Business Machines Corporation Method for test optimization using historical and actual fabrication test data
US6789032B2 (en) 2001-12-26 2004-09-07 International Business Machines Corporation Method of statistical binning for reliability selection
US7027946B2 (en) * 2002-01-30 2006-04-11 Texas Instruments Incorporated Broadside compare with retest on fail
US7045466B2 (en) * 2002-06-27 2006-05-16 Cornell Research Foundation, Inc. Three dimensional high aspect ratio micromachining
JP3960872B2 (ja) * 2002-07-19 2007-08-15 Necエレクトロニクス株式会社 プローバ装置及び半導体装置の検査方法
US7214991B2 (en) * 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
US6987269B2 (en) * 2002-12-16 2006-01-17 Axcelis Technologies, Inc. Apparatus and process for measuring light intensities
US6956256B2 (en) * 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
US7588948B2 (en) * 2003-04-17 2009-09-15 X-Fab Semiconductor Foundries Ag Test structure for electrically verifying the depths of trench-etching in an SOI wafer, and associated working methods
US7017429B2 (en) * 2003-04-30 2006-03-28 Infineon Technologies Richmond, Lp Continuous test flow method and apparatus
US6872647B1 (en) * 2003-05-06 2005-03-29 Advanced Micro Devices, Inc. Method for forming multiple fins in a semiconductor device
US6894326B2 (en) * 2003-06-25 2005-05-17 International Business Machines Corporation High-density finFET integration scheme
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US6943405B2 (en) * 2003-07-01 2005-09-13 International Business Machines Corporation Integrated circuit having pairs of parallel complementary FinFETs
US6812119B1 (en) * 2003-07-08 2004-11-02 Advanced Micro Devices, Inc. Narrow fins by oxidation in double-gate finfet
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7355253B2 (en) * 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
US7354990B2 (en) * 2003-08-26 2008-04-08 General Electric Company Purified polymeric materials and methods of purifying polymeric materials
KR100555518B1 (ko) * 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
US6998332B2 (en) * 2004-01-08 2006-02-14 International Business Machines Corporation Method of independent P and N gate length control of FET device made by sidewall image transfer technique
US6875703B1 (en) * 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US7224029B2 (en) * 2004-01-28 2007-05-29 International Business Machines Corporation Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
US7180134B2 (en) * 2004-01-30 2007-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structures for planar and multiple-gate transistors formed on SOI
US7115947B2 (en) * 2004-03-18 2006-10-03 International Business Machines Corporation Multiple dielectric finfet structure and method
US7253650B2 (en) * 2004-05-25 2007-08-07 International Business Machines Corporation Increase productivity at wafer test using probe retest data analysis
US20050263801A1 (en) * 2004-05-27 2005-12-01 Jae-Hyun Park Phase-change memory device having a barrier layer and manufacturing method
US7208815B2 (en) * 2004-05-28 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS logic gate fabricated on hybrid crystal orientations and method of forming thereof
US7422946B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7298004B2 (en) * 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7087966B1 (en) * 2005-05-18 2006-08-08 International Business Machines Corporation Double-Gate FETs (field effect transistors)
EP1764827A1 (en) * 2005-09-16 2007-03-21 Interuniversitair Microelektronica Centrum ( Imec) Recursive spacer defined patterning
US7323374B2 (en) * 2005-09-19 2008-01-29 International Business Machines Corporation Dense chevron finFET and method of manufacturing same
US7071429B1 (en) * 2005-09-23 2006-07-04 Anderson Richard P Linear adjustment operator for pressure control of paint pumps
US7265059B2 (en) * 2005-09-30 2007-09-04 Freescale Semiconductor, Inc. Multiple fin formation
US7719058B2 (en) * 2005-10-12 2010-05-18 Seliskar John J Mixed-signal semiconductor platform incorporating fully-depleted castellated-gate MOSFET device and method of manufacture thereof
US7547947B2 (en) * 2005-11-15 2009-06-16 International Business Machines Corporation SRAM cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043101A (en) 1997-01-15 2000-03-28 Texas Instruments Incorporated In-situ multiprobe retest method with recovery recognition
US6728652B1 (en) 1998-08-20 2004-04-27 Advantest Corporation Method of testing electronic components and testing apparatus for electronic components
US20030062913A1 (en) 2001-07-03 2003-04-03 Cirkel Cornelis Oene Testing a batch of electrical components

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170088604A (ko) * 2016-01-25 2017-08-02 에스케이하이닉스 주식회사 웨이퍼 테스트 장치 및 그 테스트 방법
KR102546233B1 (ko) * 2016-01-25 2023-06-22 에스케이하이닉스 주식회사 웨이퍼 테스트 장치 및 그 테스트 방법
CN108362704A (zh) * 2018-01-30 2018-08-03 上海霖研精密自动化机械有限公司 一种双面影像检测设备

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US20070292996A1 (en) 2007-12-20
US20070284669A1 (en) 2007-12-13
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