KR100930841B1 - 멀티-열 리드프레임 - Google Patents

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와이 웡 초우
페이 잉 웡
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Abstract

반도체 장치를 위한 리드프레임(20)은 내주(24), 외주(26), 및 집적회로 다이(30)를 수신하는 내주(24)의 안에 위치한 공동(28)을 가지는 패들 링(22)을 포함한다. 단자들의 제 1 열(32)은 외주(26)를 둘러싸고 단자들의 제 2 열(34)은 상기 단자들의 제 1 열(32)을 둘러싸고 있다. 단자들의 제 1 열(32)의 단자들 각각은 패들 링(22)에 개별적으로 접속되고, 단자들의 제 2 열(34)의 단자들 각각은, 제 1 열의 단자들(32) 중 하나에 또는 패들 링(22)에 접속되는 접속 바(78, 79)의 한 쪽 측에 접속된다.
리드프레임, 집적회로 다이, 패들 링, 리드 핑거, 싱귤레이션 동작

Description

멀티-열 리드프레임{Multi-row leadframe}
본 발명은 집적 회로들 및 패키징된 집적 회로들에 관한 것이고, 특히 패키징된 집적 회로들을 위한 리드프레임에 관한 것이다.
집적 회로(IC) 다이는 실리콘 웨이퍼와 같은, 반도체 웨이퍼 상에 형성되는 작은 장치이다. 그러한 다이는 전형적으로 웨이퍼에서 절단되고, 기판이나 상호 접속 재배열(redistribution)을 위한 베이스 캐리어에 부착된다. 이후 다이 상의 본드 패드들(bond pads)은 와이어 본딩을 통해 캐리어 리드들(leads)에 전기적으로 접속된다. 다이 및 와이어 본드들은 패키지가 형성되도록 보호 재료로 캡슐화된다. 패키지 내에서 캡슐화된 리드들은 캐리어 내부의 도체들의 네트워크에서 재배열되고 결국 패키지 외부의 단자 포인트들의 어레이가 된다. 상기 패키지 타입에 따라, 이들 단자 포인트들은, TSOP(Thin Small Outline Package)처럼, 또는 예를 들어 볼 그리드 어레이(BGA: Ball Grid Array)를 위한 구면 납땜 볼들을 부착함으로써 더 처리되어, 사용될 수도 있다. 단자 포인트들은 다이가 인쇄 회로 기판 상과 같은 다른 회로들과 전기적으로 접속되도록 허용한다.
리드프레임은, IC를 지지하고 패키지 칩을 위한 외부 전기 접속들을 제공하는, 보통 구리 또는 니켈 합금인, 금속 프레임이다. 리드프레임은 보통 다이 패들과 리드 핑거들(lead fingers)을 포함한다.
이제 도 1을 참조하면, 종래의 패키지 장치(10)의 확대된 투시도가 도시되어 있다. 장치(10)는 접착 재료(도시 안됨)로 다이 패들(14)에 부착되는 집적회로 또는 다이(12)를 포함한다. 다이(12)는 복수의 리드 핑거들(16)에 전기적으로 접속된다. 특히, 각 리드 핑거(16)의 한 쪽 끝은 와이어 본드들에 의해 다이(12) 상의 본드 패드에 접속된다. 각 리드 핑거(16)의 다른 쪽 끝은, 장치(10)가 기판이나 회로 기판에 접속되도록 허용하는 리드이다. 회로(12), 패들(14), 및 리드 핑거들(16)의 일부는 성형된 플라스틱(molded plastic)(18) 등으로 캡슐화된다.
상기 패키지 장치(10)의 입력 및 출력(I/O) 핀들의 수는 I/O 피치(pitch) 및 패키지 몸체 크기에 의해 제한된다. 그러나 회로 밀도가 증가함에 따라, 같거나 보다 작은 크기의 패키지 내에서 더 많은 I/O 핀들을 제공하는 것이 바람직하다.
다음에 오는 본 발명의 바람직한 실시예들의 상세한 설명 뿐만 아니라, 앞서 말한 요약도 첨부 도면들과 관련하여 읽으면 더 잘 이해될 것이다. 본 발명의 예시를 위하여, 현재 바람직한 실시예들이 도면들 내에 도시되어 있다. 그러나, 본 발명은 도시되어 있는 바로 그 배열들 및 방편들로 제한되지 않음을 이해해야 한다.
도 1은 종래의 패키지 반도체 장치의 확대된 투시도.
도 2는 본 발명의 제 1 실시예에 따른 리드프레임의 확대된 투시도.
도 3은 도 2의 리드프레임의 확대된 상단 평면도.
도 4는 도 2의 리드프레임을 포함하는 패키지 반도체 장치의 확대된 투시도.
도 5는 본 발명의 실시예에 따른 패키지 반도체 장치 하단의 확대된 투시도.
도 6은 도 4의 패키지 반도체 장치의 라인 6-6에 따라 잘려진 같은 크기의 확대된 단면도.
도 7은 본 발명의 제 2 실시예에 따른 패키지 반도체 장치의 같은 크기의 확대된 단면도.
도 8은 도 7의 패키지 반도체 장치 하단의 확대된 투시도.
도 9는 싱귤레이션(singulation)에 앞서 본 발명의 리드프레임 패널에 접속되는 네개의 반도체 장치들의 부분들의 확대된 평면도.
도 10은 도 9의 리드프레임 패널의 리드프레임에 접속되는 도 9의 반도체 장치들 중 하나의 확대된 투시도.
첨부 도면들과 관련하여 기술된 아래의 상세한 설명은 본 발명의 목하 바람직한 실시예들의 설명으로서 의도되고, 본 발명이 행해질 수도 있는 형태들만을 나타내는 것으로 의도되지 않는다. 상기 같은 기능들이, 본 발명의 사상 및 범위에 포함되도록 의도되는 다른 실시예들에 의해 이루어질 수도 있음을 이해하게 될 것이다. 본 기술의 당업자들은 이해하겠지만, 본 발명은 다양한 패키지들 및 패키지 타입들에 적용될 수 있다.
도면들 내에서 어떤 특징들은 예시적인 편의를 위하여 확대되었고 도면들 및 그의 요소들이 반드시 적절한 비율로 있는 것은 아니다. 또한, 본 발명은 QFN(quad flat no-lead) 타입의 패키지로 구현되어 도시되어 있다. 그러나, 본 기술의 당업자라면, 본 발명의 세부 사항들과 본 발명이 다른 패키지 타입들에 적용 가능함을 쉽게 이해할 것이다. 도면들에서, 같은 숫자들은 전부 같은 요소들을 나타내기 위해 사용된다.
집적 회로 장치에 증가된 I/O 핀들을 제공하기 위해, 본 발명은 반도체 장치를 위한 리드프레임이다. 리드프레임은 내주, 외주, 및 집적 회로 다이를 수용하는 내주 안에 위치한 공동을 가지는 패들 링을 포함한다. 제 1 열의 단자들은 일반적으로 상기 패들 링 외주를 둘러싸고 있고, 제 2 열의 단자들은 상기 제 1 열의 단자들을 둘러싸고 있다. 따라서, 상기 리드프레임은 다중의 단자들의 열들을 가지고 있다.
본 발명은 또한 내주, 외주, 및 상기 내주 내에 위치한 공동을 가지는 패들 링을 포함하는 신규 반도체 장치를 제공한다. 제 1 열의 단자들은 일반적으로 상기 패들 링 외주를 둘러싸고 있고, 제 2 열의 단자들은 상기 제 1 열의 단자들을 둘러싸고 있다. 집적 회로 다이는 상기 공동 내에 위치하고, 상기 패들 링에 의해 둘러싸여 있다. 상기 다이는 단자들의 상기 제 1 및 제 2 열들의 단자들 각각에 전기적으로 접속되는 복수의 다이 패드들을 포함한다.
본 발명은 다음의 반도체 장치를 패키징하는 방법을 더 포함한다:
내주, 외주 및 내주 내에 위치한 공동을 포함하는 패들 링과, 상기 패들 링을 둘러싸고 개별적으로 거기에 접속되는 제 1 열의 단자들, 및 상기 제 1 열의 단자들을 둘러싸는 제 2 열의 단자들을 가지는 리드프레임을 형성하는 단계로서, 상기 제 2 열의 단자들의 단자들은 접속바에 접속되고, 상기 접속바는 상기 제 1 열의 단자들 중 적어도 하나의 단자 또는 상기 패들 링에 접속되는, 리드프레임 형성 단계와,
집적 회로 다이를 상기 공동 내에 두는 단계와,
상기 집적 회로 다이의 다이 패드들을 상기 제 1 및 제 2 열들의 단자들의 단자들에 전기적으로 접속시키는 단계와,
상기 제 1 열의 단자들을 상기 패들 링으로부터 분리시키는 제 1 싱귤레이션 동작을 수행하는 단계, 및
제 2 열의 단자들을 접속바로부터 분리시키고, 제 1 열의 단자들의 단자들 중 적어도 하나 및 상기 패들 링 중 접속된 하나로부터 접속바를 분리시키는 제 2 싱귤레이션 동작을 수행하는 단계를 포함하는, 반도체 장치를 패키징하는 방법.
이제 도 2 및 도 3을 참조하면, 본 발명에 따른 리드프레임(20)이 도시되어 있다. 리드프레임(20)은 내주(24), 외주(26), 및 상기 내주(24)의 내에 위치하는 공동(28)을 가지는 패들 링(22)을 포함한다. 공동(28)은 집적 회로 다이(30)를 수신하기 위해 어떤 크기와 형태로 만들어진다(도 4). 패들 링(22)은, 비록 집적 회로 다이(30)의 모양에 따라 다른 모양들을 가질 수 있지만, 일반적으로 정사각형 모양이다. 집적 회로 다이(30)는, 실리콘 웨이퍼 상에 형성되고 실리콘 웨이퍼로부터 절단된 회로와 같이, 본 기술의 당업자들에 알려진 타입일 수 있다. 패들 링(22)의 공동(28)은 다이(30)를 수신하기 위해 어떤 크기와 형태로 만들어진다. 전형적인 다이 크기는 4mm x 4mm에서 12mm x 12mm의 범위일 수 있다. 다이(30)는 약 6 밀(mils)에서 약 21 밀(mils)의 범위의 두께를 가질 수 있다.
리드프레임(20)은 또한 일반적으로 패들 링(22)의 외주(26)를 둘러싸는 제 1 열의 단자들(32)과, 상기 제 1 열의 단자들(32)을 둘러싸는 제 2 열의 단자들(34)을 포함한다. 도 3에서, 상기 제 1 및 제 2 열들의 단자들(32, 34)의 부분들은 단선들로 둘러싸여 있다. 이후 더 상세하게 논의되겠지만, 도 2 및 도 3은 패들 링(22)에서 분리된 후의, 상기 제 1 및 제 2 열들의 단자들(32, 34)을 도시하고 있다.
바람직한 실시예에서, 패들 링(22)의 내주(24)는 패들 링(22)에서 내부로 뻗은 복수의 제 1 이격된 돌출부들(36)을 포함한다. 유사하게, 패들 링(22)의 외주(26)는 바깥쪽으로 또는 제 1 및 제 2 열들의 단자들(32, 34)을 향하여 뻗은 복수의 제 2 이격된 돌출부들(38)을 포함한다. 이격된 돌출부들(36, 38)은 리드프레임(20)과 성형 재료(molding compound)(40) 사이의 기계적 잠금을 증가시킨다(도 4). 그러나, 패들 링(22)이 이격된 돌출부들(36, 38) 중 하나 또는 모두를 가지는 것이 필요 요건이 아니고, 일부 설계들에서, 패들 링(22)은 이격된 돌출부들(36, 38) 중 하나만을 가질 수 있다.
이제 도 4를 참조하면, 칩 스케일 패키지(CSP:Chip Scale Package) 타입 플라스틱 IC 패키지(42)가 도시되어 있다. 패키지(42)는 패들 링(22), IC 다이(30), 제 1 및 제 2 열들의 단자들(32, 34), 성형 재료(40), 및 본드 와이어들(44)을 포함한다. 패들 링(22)은 다이 및 리드 프레임을 성형 재료(40)에 고정시키는 것을 강화하기 위해 제 1 및 제 2 이격된 돌출부들을 포함한다. 이 예에서, 패들 링(22)은 그라운드로서 사용되고, 제 1 및 제 2 열들의 단자들(32, 34)은 전력과 신호 I/O를 위해 사용된다. 따라서, 도면들에 도시된 바와 같이, 일부 다이 패드들은 패들 부재(22)로 와이어 본딩되고, 나머지 다이 패드들은 제 1 및 제 2 열들의 단자들(32, 34)로 와이어 본딩된다. 두 열들의 단자들을 제공함으로써, 패키지(42)는 유사한 종래 기술의 패키지들보다 더 높은 I/O 밀도를 갖게 된다.
이제 도 5를 참조하면, QFN 패키지(45)의 실시예의 하단 투시도가 도시되어 있다. 패키지(45)는 두 열들의 단자들(32, 34), 패들 부재(22) 및 성형 재료(40)를 가진다. 이 실시예에서, 패들 부재(22)는 공동(28) 내에 위치한 플래그 부재(46)를 포함한다. IC 다이(30)는 접착 재료층이나 접착 테이프와 같은 것으로 이미 알려진 방법으로 플래그 부재(46)에 부착된다. 플래그 부재(46)는 패들 링(22)과 같은 높이 또는 평면에 있을 수 있거나, 도면에 도시된 바와 같이, 플래그 부재는 한 계단 아래에 또는 우묵히 들어가 있을 수 있다. 이 실시예에서, 패키지(45)의 패들 링(22)은 내부로 돌출하는 이격된 돌출부들을 가지고, 외부 이격된 돌출부들을 포함하지 않음이 주목된다. 그러나, 상기 논의된 바와 같이, 패키지(45)는 외부 이격된 돌출부들만을 갖도록, 또는 외부 및 내부 이격된 돌출부들 모두를 갖도록, 또는 돌출부를 전혀 갖지 않도록 설계될 수 있다.
이제 도 4의 패키지(42)의 측단면도인 도 6을 참조하면, 플래그 부재(46)가 더 쉽게 보여질 수 있다. 보이는 바와 같이, 플래그 부재(46)는 패들 링(22)과 일체이다. 제 1 및 제 2 열들의 단자들(32, 34)의 모든 단자들은 예를 들면, 납땜 필릿(fillet) 형성을 위해 적어도 한 쪽에 노출되는 것이 또한 바람직하다. 제 2 열의 단자들(34)의 단자들은 패키지(42)의 바깥쪽 끝에 노출된다. 제 1 열의 단자들(32)의 단자들을 노출시키기 위해, 홈(groove) 또는 채널(48)이 패키지(42) 내에서 패들 부재(22)와 제 1 열의 단자들(32) 사이에 형성된다. 홈(48)은 싱귤레이션 과정에 의해 바람직하게 형성된다. 즉, 홈(48)은 웨이퍼로부터 다이스(dice)를 자르기 위해 사용되는 톱과 같은, 톱으로 깊이가 제어되는 절단에 의해 형성된다. 싱귤레이션은 제 1 열의 단자들(32)을 패들 링(22)으로부터 분리시키고, 제 1 열의 단자들(32)의 한 수직측을 납땜 필릿 형성을 위해 노출시킨다.
도 6에서 알 수 있는 바와 같이, 패키지(42)는 노출된 패들 타입의 패키지이다. 노출된 패들(EP: Exposed Paddle) 타입의 패키지에서, 금속 다이 패드(즉, 플래그 부재(46))의 적어도 한 쪽이 노출된다.
이제 도 7 및 도 8을 참조하면, 본 발명의 제 2 실시예에 따른 칩 스케일 패키지(CSP) 타입의 IC 패키지(50)가 도시되어 있다. 패키지(50)는 패들 부재(22), IC 다이(30), 상기 제 1 및 제 2 열들의 단자들(32, 34), 성형 재료(40), 및 본드 와이어들(44)을 포함한다. 패들 부재(22)는 상기 다이 및 리드프레임을 성형 재료(40)에 고정시키는 것을 강화하기 위해 상기 제 1 및 제 2 이격된 돌출부들을 포함한다. 그러나, 도 7에서 볼 수 있듯이, 패키지(50)는 플래그 부재를 포함하지 않고, 패들 링(22)만을 포함한다.
이제 도 9를 참조하면, 본 발명에 따른 리드프레임 패널(60) 일부의 상단 평면도가 도시되어 있다. 특히, 도 9는, 분리되고 패키지되는 리드프레임들 및 다이에 앞서, 와이어본드들로 각각의 다이(70-76)에 전기적으로 접속되는 네 개의 분리된 리드프레임들(62-68)의 교차를 도시하고 있다. 리드프레임들(62-68)은 유닛-대-유닛 접속 바들(78 및 79)로 상호연결되고, 제 2 열의 단자들의 개개의 단자들은 접속 바들(78 및 79)로부터 반대 방향들로 뻗어 있다. 즉, 리드프레임들 중 하나에 대한 제 2 열의 단자들의 단자들 각각은 접속바(78, 79)의 한 쪽에 접속된다. 이때, 접속바들(78, 79)은 제 1 열의 단자들의 단자들 중 하나로 또는 리드프레임의 코너에 접속된다.
예를 들면, 도 10은 리드프레임(62) 및 다이(70)의 확대된 투시도이다. 리드프레임(62)은 제 1 열의 단자들(80) 및 제 2 열의 단자들(82)을 가진다. 상기 열들의 단자들(80,82) 각각은 와이어들(84)로 다이(70)의 패드들에 접속된다. 리드프레임(62)은 또한 패들 링(86)을 포함한다. 싱귤레이션에 앞서, 제 1 단자들(80)의 단자들은 패들 링(86)에 개별적으로 접속된다. 다른 한편, 제 2 단자들(82)의 단자들 각각은 접속바들 중 하나에 접속된다. 예를 들면, 다이(70) 한 쪽의 제 2 열의 단자들의 단자들은 접속바(78)에 접속된다.
도 9를 다시 참조하면, 접속바들(78 및 79)은 네 개의 다이(70-76) 사이의 한 점에서 교차한다. 제 1 (내부의) 열들의 단자들은 도면에 도시된 것과 같은 방식으로 접속바들(78, 79)에 부착된다. 리드프레임 패널(60)은 바람직하게, 구리처럼 양호한 열적 전도성을 가지는 전도성 금속의 한 시트로부터 형성된다. 리드프레임 패널(60)은 스탬핑 방법(stamping method)에 의해 형성될 수 있지만, 더 복잡하고 고밀도의 리드프레임들에 대해서는, 화학적 에칭 방법이 바람직하다. 본 기술의 당업자들은 이해하겠지만, 에칭 방법은 리드프레임의 세부적인 패턴을 정의하기 위해 아트워크 마스크(artwork mask)를 이용하고, 금속의 마스크되지 않은 부분은 에칭된다. 도금 마스크는 비도금 구역들을, 만약 있다면, 마스크하도록 사용되고, 이후 상기 마스크되지 않은 부분들은 도금 공정에 의해 금속층들로 도금된다. 헹구고 세척하는 단계들은 공정들 사이에 수행된다. 그러한 마스킹, 에칭, 도금, 헹굼 및 세척 공정들은 본 기술의 당업자들에게 잘 알려져 있다.
분리된 장치들을 형성하기 위하여, 웨이퍼로부터 다이스(dice)를 분리시키기 위해 이용되는 것처럼, 두번의 톱 싱귤레이션 동작들(saw singulation operations)을 이용하는 것이 바람직하다. 컷(cut)의 깊이가 제어되는 제 1 싱귤레이션 동작은 제 1 열의 단자들을 패들 링으로부터 분리시키기 위해 수행된다. 이후, 제 2 싱귤레이션 동작은 제 2 열의 단자들을 접속바들로부터 분리시키기 위해 수행되고, 이것은 또한 이웃하는 장치들을 서로 분리시킨다. 제 2 싱귤레이션 동작은 또한 두 접속바들의 교차 부근의 제 1 열의 단자들의 단자들로부터 접속바를 분리시킨다.
패키지 장치를 형성하는 한 가지 방법을 간단하게 요약하면, 리드프레임이 플래그 부재(46)를 포함하는 경우, 다이(30)는 공동(28) 내에 및 플래그 부재(46) 상에 놓여진다. 다음에, 다이(30)는 와이어본딩 공정을 사용하여 리드프레임 단자들(32, 34)에 전기적으로 접속된다. 이후, 성형 재료(40)는 다이(30) 및 리드프레임 위에 형성된다. 마지막으로, 싱귤레이션 동작들은 리드프레임 단자들(32, 34)을 분리시키고 노출시키기 위해 수행된다.
본 발명의 바람직한 실시예들의 설명은 예시 및 설명을 위하여 제시되었지만, 본 발명을 상기 설명된 형태들로 규명되거나 제한하는 것은 의도되지 않는다. 본 기술의 당업자라면, 광범위한 발명의 개념을 벗어나지 않는 변화들이 상기 설명된 실시예들에게 적용될 수 있음을 이해할 것이다. 예를 들면, 둘 이상의 열들의 단자들을 가지는 리드프레임이 형성될 수 있다. 게다가, 상기 다이 및 패들 크기들은 요구되는 패키지 설계를 적응시키기 위해 달라질 수 있다. 또한, 도 9에 도시된 리드프레임 패널은 패들 링에 개별적으로 각각 접속되는 제 1 (내부의) 열의 단자들, 및 접속바에 접속되는 제 2 (외부의) 열의 단자들을 가지지만, 접속바에 접속되고 이후 패들 링의 코너들에서만 패들 링에 접속되는 상기 제 1 및 제 2 열들의 단자들을 모두 갖는 것과 같이, 단자들의 열들을 가지는 리드프레임을 만드는 다른 방법들이 행해질 수 있다. 그러므로, 본 발명은 상기 설명된 특정 실시예들로 제한되지 않고 첨부된 청구항들에 의해 정의되는 바와 같이 본 발명의 사상 및 범위 내의 변경들을 포함함을 이해할 수 있다.

Claims (22)

  1. 반도체 장치를 위한 리드프레임에 있어서,
    내주, 외주, 및 제 1 집적 회로 다이를 수용하는 상기 내주 내에 위치한 공동을 갖는 패들 링(paddle ring);
    상기 패들 링 외주를 둘러싸는 제 1 열의 단자들;
    상기 제 1 열의 단자들을 둘러싸는 제 2 열의 단자들; 및
    상기 제 2 열의 단자들을 둘러싸는 접속바로서, 상기 제 2 열의 단자들의 단자들 각각은 상기 접속바에 접속되며, 상기 제 1 열의 단자들의 단자들 각각은 상기 패들 링에 개별적으로 접속되며, 상기 제 1 열의 단자들은 상기 접속바의 코너에서 상기 제 2 열의 단자들에 접속되는, 상기 접속바를 포함하는, 리드프레임.
  2. 제 1 항에 있어서,
    상기 패들 링의 외주는 복수의 이격된 돌출부들을 포함하는, 리드프레임.
  3. 제 2 항에 있어서,
    상기 패들 링의 내주는 또한 복수의 이격된 돌출부들을 포함하는, 리드프레임.
  4. 제 1 항에 있어서,
    상기 제 1 집적 회로 다이를 지지하는 상기 공동 내에 위치한 패들 플래그 부재(paddle flag member)를 더 포함하는, 리드프레임.
  5. 제 4 항에 있어서,
    상기 플래그 부재는 상기 패들 링과 일체인, 리드프레임.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 패들 링은 정사각형 모양이고, 상기 접속바는 상기 제 1 열의 단자들의 단자들 중 적어도 하나 또는 그것의 코너에서 상기 패들 링에 접속되는, 리드프레임.
  9. 제 8 항에 있어서,
    다른 제 2 열의 단자들은 상기 제 1 집적 회로의 상기 제 2 열의 단자들이 접속되는 상기 접속바의 측에 반대되는 상기 접속바의 측에 연결되며, 상기 다른 제 2 열의 단자들은 제 2 집적 회로 다이에 접속하기 위한 것인, 리드프레임.
  10. 제 1 항에 있어서,
    상기 리드 프레임은 구리로 형성되는, 리드프레임.
  11. 제 10 항에 있어서,
    상기 리드프레임은 에칭 공정을 통해 형성되는, 리드프레임.
  12. 반도체 장치에 있어서,
    내주, 외주, 및 상기 내주 내에 위치한 공동을 갖는 패들 링;
    상기 패들 링 외주를 둘러싸는 제 1 열의 단자들;
    상기 제 1 열의 단자들을 둘러싸는 제 2 열의 단자들;
    상기 제 2 열의 단자들을 둘러싸는 접속바로서, 상기 제 2 열의 단자들의 단자들 각각은 상기 접속바에 접속되며, 상기 제 1 열의 단자들의 단자들 각각은 상기 패들 링에 개별적으로 접속되며, 상기 제 1 열의 단자들은 상기 접속바의 코너에서 상기 제 2 열의 단자들에 접속되는, 상기 접속바; 및
    상기 공동 내에 놓이고 상기 패들 링에 의해 둘러싸인 집적 회로 다이로서, 상기 제 1 및 제 2 열들의 단자들의 단자들 중 각각에 전기적으로 접속되는 복수의 다이 패드들을 포함하는 상기 집적 회로 다이를 포함하는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 집적 회로 다이를 지지하는 상기 공동 내에 위치한 플래그 부재; 및
    상기 다이를 상기 플래그 부재에 고정하기 위한 상기 플래그 부재의 상면에 증착된 접착 재료층을 더 포함하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 플래그 부재는 상기 패들 링과 일체인, 반도체 장치.
  15. 제 12 항에 있어서,
    상기 집적 회로 다이의 상면, 상기 제 1 및 제 2 열들의 단자들, 및 상기 패들 링을 덮는 인캡슐란트(encapsulant)를 더 포함하고, 적어도 상기 제 1 및 제 2 열들의 단자들의 하면이 노출되는, 반도체 장치.
  16. 제 12 항에 있어서,
    상기 패들 링의 내주는 복수의 이격된 돌출부들을 포함하는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 패들 링의 외주는 또한 복수의 이격된 돌출부들을 포함하는, 반도체 장치.
  18. 반도체 장치를 패키징하는 방법에 있어서,
    내주, 외주 및 상기 내주 내에 위치한 공동을 포함하는 패들 링, 상기 패들 링을 둘러싸고 개별적으로 패들 링에 접속되는 제 1 열의 단자들, 상기 제 1 열의 단자들을 둘러싸는 제 2 열의 단자들, 및 상기 제 2 열의 단자들을 둘러싸는 접속바를 가지는 리드프레임을 형성하는 단계로서, 상기 제 2 열의 단자들의 단자들 각각은 상기 접속바에 접속되며 상기 제 1 열의 단자들의 단자들 각각은 상기 패들 링에 개별적으로 접속되며 상기 제 1 열의 단자들은 상기 접속바의 코너에서 상기 제 2 열의 단자들에 접속되는, 상기 리드프레임 형성 단계;
    집적 회로 다이를 상기 공동 내에 놓는 단계;
    상기 집적 회로 다이의 다이 패드들을 상기 제 1 및 제 2 열들의 단자들의 단자들에 전기적으로 접속하는 단계;
    상기 제 1 열의 단자들을 상기 패들 링으로부터 분리시키는 제 1 싱귤레이션(singulation) 동작을 수행하는 단계; 및
    상기 접속바로부터 상기 제 2 열의 단자들을 분리시키고 상기 제 1 열의 단자들의 단자들 중 적어도 하나의 접속된 것과 상기 패들 링으로부터 상기 접속바를 분리시키는 제 2 싱귤레이션 동작을 수행하는 단계를 포함하는, 반도체 장치 패키징 방법.
  19. 제 18 항에 있어서,
    상기 집적 회로 다이의 상면 위에 성형 재료(mold compound)를 형성하는 단계를 더 포함하고, 상기 전기적 접속들은 상기 집적 회로 다이의 다이 패드들을 상기 제 1 및 제 2 열들의 단자들의 단자들, 및 상기 제 1 및 제 2 열들의 단자들의 상면에 접속하는, 반도체 장치 패키징 방법.
  20. 제 19 항에 있어서,
    상기 전기적 접속 단계 후 및 상기 제 1 및 제 2 싱귤레이션 동작들 전에, 성형 공정을 수행하는 단계를 더 포함하는, 반도체 장치 패키징 방법.
  21. 제 19 항에 있어서,
    상기 제 1 및 제 2 열들의 단자들의 하면은 노출되는, 반도체 장치 패키징 방법.
  22. 제 19 항에 있어서,
    상기 전기적 접속들은 와이어본딩 공정을 수행함으로써 만들어지는, 반도체 장치 패키징 방법.
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