JPH0493052A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0493052A JPH0493052A JP2211104A JP21110490A JPH0493052A JP H0493052 A JPH0493052 A JP H0493052A JP 2211104 A JP2211104 A JP 2211104A JP 21110490 A JP21110490 A JP 21110490A JP H0493052 A JPH0493052 A JP H0493052A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- outer frame
- frame ring
- island
- metal wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000002184 metal Substances 0.000 claims abstract description 25
- 239000004033 plastic Substances 0.000 claims description 20
- 239000011810 insulating material Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 4
- 239000000853 adhesive Substances 0.000 abstract description 3
- 230000001070 adhesive effect Effects 0.000 abstract description 3
- 238000002844 melting Methods 0.000 abstract description 2
- 230000008018 melting Effects 0.000 abstract description 2
- 239000012212 insulator Substances 0.000 abstract 2
- 238000010137 moulding (plastic) Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 6
- 239000000088 plastic resin Substances 0.000 description 5
- 239000006172 buffering agent Substances 0.000 description 4
- 239000000872 buffer Substances 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にプラスチック
モールド型の半導体集積回路装置に関する。
モールド型の半導体集積回路装置に関する。
従来技術について図面を参照しながら説明する。
第３図は従来の半導体集積回路装置の一例を示す断面図
である。
である。
アイランド１上には、ＩＣチップ２がマウン１〜材料（
通常はＡｕ−８ｉ合金、Ａｇエポキシ等が用いられる）
により接着固定されている。
通常はＡｕ−８ｉ合金、Ａｇエポキシ等が用いられる）
により接着固定されている。
このＩＣチップ２の各電極は、金属ワイヤー３によって
各リード端子４とそれぞれ対応して電気的に接続されて
いる。
各リード端子４とそれぞれ対応して電気的に接続されて
いる。
プラスチックモールド部５は、アイランドＩＩＣチップ
２．及び金属ワイヤー３か外部へ露出しない様に全体を
包んで内部に封入している。従って、プラスチックモー
ルド部５とＩＣチップ２及び金属ワイヤー３とは互いに
直接接触する構造となっている。
２．及び金属ワイヤー３か外部へ露出しない様に全体を
包んで内部に封入している。従って、プラスチックモー
ルド部５とＩＣチップ２及び金属ワイヤー３とは互いに
直接接触する構造となっている。
一般に、この種の半導体集積回路装置は、外界の雰囲気
からＩＣデツプ２を保護するという点で、金属系パッケ
ージやセラミック系パッケージの半導体集積回路装置よ
りも信頼性上劣っている。即ち、金属系パッケージやセ
ラミック系パッケージのものは、抵抗溶接封止、金属ろ
う付封止、ガラス封止等の気密封止が施されるのに対し
、プラスチックモールド等のパッケージ（以下プラスチ
ックパッケージという）はプラスチック樹脂自身、耐湿
性か劣るからである。
からＩＣデツプ２を保護するという点で、金属系パッケ
ージやセラミック系パッケージの半導体集積回路装置よ
りも信頼性上劣っている。即ち、金属系パッケージやセ
ラミック系パッケージのものは、抵抗溶接封止、金属ろ
う付封止、ガラス封止等の気密封止が施されるのに対し
、プラスチックモールド等のパッケージ（以下プラスチ
ックパッケージという）はプラスチック樹脂自身、耐湿
性か劣るからである。
しかしながら、プラスチックパッケージは金属系パッケ
ージやセラミック系パッケージに比へて、１）製造の自
動化を行い易い、２）製造コストが安い等の生産の面で
大きな利点がある為、急速に普及しつつある。次に、近
年のプラスチックパッケージの勤行について述べる。
ージやセラミック系パッケージに比へて、１）製造の自
動化を行い易い、２）製造コストが安い等の生産の面で
大きな利点がある為、急速に普及しつつある。次に、近
年のプラスチックパッケージの勤行について述べる。
最近の拡散プロセス技術、特に微細加工技術の発達に伴
って、ＬＳＩ上のトランジスタ素子及び配線ピッチが急
速に縮小されつつある。さらに、より一層の高機能化を
求める市場のニーズによって、ＬＳＩチップの高集積化
・大型化か進行している。
って、ＬＳＩ上のトランジスタ素子及び配線ピッチが急
速に縮小されつつある。さらに、より一層の高機能化を
求める市場のニーズによって、ＬＳＩチップの高集積化
・大型化か進行している。
この様な大型で、かつ配線の細いＩＣチップをプラスチ
ックパッケージに納める場合、プラスチック樹脂からＩ
Ｃチップに加わる応力を低減する必要が生じる。その為
、最近の大型チップを納めるプラスチックパッケージで
は応力対策として、１）プラスチック樹脂自身の応力を
下げる（低応力化樹脂）、２）ＩＣチップ上に応力を緩
和させる緩衝剤（ポリイミド、Ｓ１ゲル等）を塗布する
等の方法及び構造がとられて来ている。
ックパッケージに納める場合、プラスチック樹脂からＩ
Ｃチップに加わる応力を低減する必要が生じる。その為
、最近の大型チップを納めるプラスチックパッケージで
は応力対策として、１）プラスチック樹脂自身の応力を
下げる（低応力化樹脂）、２）ＩＣチップ上に応力を緩
和させる緩衝剤（ポリイミド、Ｓ１ゲル等）を塗布する
等の方法及び構造がとられて来ている。
半導体集積回路装置の信頼性を確認する試験方法の１つ
に、温度サイクル試験（周囲の温度を高温、低温交互に
変化させた後、半導体集積回路装置の機能を確認する試
験）がある。
に、温度サイクル試験（周囲の温度を高温、低温交互に
変化させた後、半導体集積回路装置の機能を確認する試
験）がある。
新規の半導体集積回路装置では３００サイクル以上の温
度ザイクル試験にパスしなければならない ところが、温度サイクル試験後、電気的機能を満足して
いるサンプルでも、パッケージを開封すると応力によっ
てＩＣチップ上のカバー絶縁膜にクラックが生じなりＡ
（配線の変形やズレが発生ずる場合が増加して来ている
（クラック等の程度かひどい場合、当然電気的に機能し
なくなる）。
度ザイクル試験にパスしなければならない ところが、温度サイクル試験後、電気的機能を満足して
いるサンプルでも、パッケージを開封すると応力によっ
てＩＣチップ上のカバー絶縁膜にクラックが生じなりＡ
（配線の変形やズレが発生ずる場合が増加して来ている
（クラック等の程度かひどい場合、当然電気的に機能し
なくなる）。
ＩＣチップ等に加わる応力について第４図を参照して説
明する。
明する。
プラスチックモールド部５とＩＣチップ２（Ｓｊ等）の
熱膨張係数は異なる為、温度サイクル試験において、パ
ッケージ内部に応力が発生ずる。
熱膨張係数は異なる為、温度サイクル試験において、パ
ッケージ内部に応力が発生ずる。
プラスチックモールド部５には図示した様に８の破線矢
印の方向の応力（ＩＣチップ２の界面から剥かれようと
する力）が加わり、またＩＣチップ２には、９の破線矢
印の方向の応力（ＩＣデツプ２の外周部から中央部方向
への力）が加わる。
印の方向の応力（ＩＣチップ２の界面から剥かれようと
する力）が加わり、またＩＣチップ２には、９の破線矢
印の方向の応力（ＩＣデツプ２の外周部から中央部方向
への力）が加わる。
これらの応力がある程度大きくなると、７に示す様な亀
裂部が生ずる。
裂部が生ずる。
亀裂部７及びＡρ配線変形の発生ずる場所はＩＣチップ
２のコーナ一部であり、コーナーから０．５〜］、 ｍ
ｍ程度内側の領域に迄及んでいる。
２のコーナ一部であり、コーナーから０．５〜］、 ｍ
ｍ程度内側の領域に迄及んでいる。
この為、前述したように、ＩＣチップ２に加わる応力低
減の対策として、現在、プラスチック樹脂の低応力化、
及びＩＣチップ２上に緩衝剤（ポリイミド、Ｓｊゲル等
）を塗布する方式がとられている。
減の対策として、現在、プラスチック樹脂の低応力化、
及びＩＣチップ２上に緩衝剤（ポリイミド、Ｓｊゲル等
）を塗布する方式がとられている。
上述した従来の半導体集積回路装置は、ＩＣチー１２等
に加わる応力を低減する対策として、プラスチック樹脂
の低応力化やＩＣチップ２上に緩衝剤を塗布する方式が
とられているが、プラスチック樹脂の低応力化において
は、多少の低応力化ははかれるものの、曲げ弾性率で約
１５％の低減率であり、要求を満足できるレベルではな
い、という欠点があり、緩衝剤を塗布する方式では、応
力はプラスチック樹脂の１／１０に低減できるが、新た
な課題が生じる。即ち、緩衝剤塗布後に水分、溶剤を取
り除く目的で加熱ベークを行うが、その際の緩衝剤の収
縮によって配線等が断裂するという問題である。これを
避ける為にはリングラフィ工程が１工程増えることにな
るので（ウェハー状態で塗布、ベークを行い、電極パッ
ド部の緩衝剤を選択的に取り除く工程）、プラスチック
パッケージの低コストという利点が制限されてしまうと
いう欠点があった。
に加わる応力を低減する対策として、プラスチック樹脂
の低応力化やＩＣチップ２上に緩衝剤を塗布する方式が
とられているが、プラスチック樹脂の低応力化において
は、多少の低応力化ははかれるものの、曲げ弾性率で約
１５％の低減率であり、要求を満足できるレベルではな
い、という欠点があり、緩衝剤を塗布する方式では、応
力はプラスチック樹脂の１／１０に低減できるが、新た
な課題が生じる。即ち、緩衝剤塗布後に水分、溶剤を取
り除く目的で加熱ベークを行うが、その際の緩衝剤の収
縮によって配線等が断裂するという問題である。これを
避ける為にはリングラフィ工程が１工程増えることにな
るので（ウェハー状態で塗布、ベークを行い、電極パッ
ド部の緩衝剤を選択的に取り除く工程）、プラスチック
パッケージの低コストという利点が制限されてしまうと
いう欠点があった。
本発明の半導体集積回路装置は、アイランドと、このア
イランド上に搭載固定されたＩＣチップと、前記アイラ
ンドの周囲から外側へ向って形成された外部回路と接続
するための複数のリード端子と、前記ＩＣチップの各電
極と前記各リード端子とをそれぞれ対応して接続する複
数の金属ワイヤーと、厚さか前記ＩＣチップの厚さと同
等かやや厚く、前記アイランドから前記各リード端子に
かけて前記ＩＣチップの周囲を囲むように、かつ、前記
金属ワイヤーの内側に形成されて前記アイランド及びリ
ード端子の何れかと接着固定され、少なくとも表面が絶
縁材料の外枠リングと、前記各リード端子の一部、アイ
ランド、ＩＣチップ、各金属ワイヤー、及び外枠リング
を内部に封入するプラスチックモールド部とを有してい
る。
イランド上に搭載固定されたＩＣチップと、前記アイラ
ンドの周囲から外側へ向って形成された外部回路と接続
するための複数のリード端子と、前記ＩＣチップの各電
極と前記各リード端子とをそれぞれ対応して接続する複
数の金属ワイヤーと、厚さか前記ＩＣチップの厚さと同
等かやや厚く、前記アイランドから前記各リード端子に
かけて前記ＩＣチップの周囲を囲むように、かつ、前記
金属ワイヤーの内側に形成されて前記アイランド及びリ
ード端子の何れかと接着固定され、少なくとも表面が絶
縁材料の外枠リングと、前記各リード端子の一部、アイ
ランド、ＩＣチップ、各金属ワイヤー、及び外枠リング
を内部に封入するプラスチックモールド部とを有してい
る。
次に、図面を参照しながら本発明の実施例について説明
を行う。
を行う。
第１図は本発明の第１の実施例の断面図である。
アイランド１上にはＩＣチップ２がマウント材料（通常
Ａｕ−３ｉ合金、Ａｇエポキシ等使用〉により接着固定
されている。
Ａｕ−３ｉ合金、Ａｇエポキシ等使用〉により接着固定
されている。
このｌ［ｃチップ２の各電極は、金属ワイヤー３によっ
て各リード端子４とそれぞれ対応して電気的に接続され
ている。
て各リード端子４とそれぞれ対応して電気的に接続され
ている。
外枠リング６は、厚さがＩＣチップ２と同等か少し厚く
、アイランド１もしくはリード端子４に接着剤にてとり
付けられている。外枠リング６の材質は絶縁物か表面が
絶縁物てあり、またその融点もプラスチックモールド部
５よりも高い材料である必要がある。また外枠リング６
を取り付ける範囲は、ＩＣチップ２の外周部から、リー
ド端子４と金属ワイヤー３の接続点板の間であり、金属
ワイヤー３のループの真下に位置する様にするのがよい
。
、アイランド１もしくはリード端子４に接着剤にてとり
付けられている。外枠リング６の材質は絶縁物か表面が
絶縁物てあり、またその融点もプラスチックモールド部
５よりも高い材料である必要がある。また外枠リング６
を取り付ける範囲は、ＩＣチップ２の外周部から、リー
ド端子４と金属ワイヤー３の接続点板の間であり、金属
ワイヤー３のループの真下に位置する様にするのがよい
。
このように、外枠リング６を取り付ける事によってＩＣ
チップ２に加わる応力を分散でき、かつ見かけ上チップ
サイズが外枠リンク６まで拡ったことに相等するので、
外枠リング６か無い場合にクラックやＡ、！：ｌ配線の
変形、ズレが発生する領域がコーナーから１ ＋ｎｍｎ
ｍ内側板定しても、外枠リング６の外側コーナーからＩ
Ｃチップ２の外周までの距離を１ ｍｍ以上とる事によ
ってＩＣチップ２にダメージか加わらなくなる。
チップ２に加わる応力を分散でき、かつ見かけ上チップ
サイズが外枠リンク６まで拡ったことに相等するので、
外枠リング６か無い場合にクラックやＡ、！：ｌ配線の
変形、ズレが発生する領域がコーナーから１ ＋ｎｍｎ
ｍ内側板定しても、外枠リング６の外側コーナーからＩ
Ｃチップ２の外周までの距離を１ ｍｍ以上とる事によ
ってＩＣチップ２にダメージか加わらなくなる。
外枠リング６を接続する工程は、グイホンディングとワ
イヤーボンディングの中間であり、作業性としてはタイ
ポンチインクと同等である。また、この工程以外は全て
通常のプラスチックパッケージと同一てあり、発生する
費用は外枠リング６の資材費と接続工程の労間費のみで
ある。従って歩留りが向上することによりトータル費用
は安くなり、プラスチックパッケージの利点がそのまま
生かされる。
イヤーボンディングの中間であり、作業性としてはタイ
ポンチインクと同等である。また、この工程以外は全て
通常のプラスチックパッケージと同一てあり、発生する
費用は外枠リング６の資材費と接続工程の労間費のみで
ある。従って歩留りが向上することによりトータル費用
は安くなり、プラスチックパッケージの利点がそのまま
生かされる。
第２図は本発明の第２の実施例の断面図である。
この実施例が第１の実施例と相違する点は、外枠リング
６Ａの形状である。即ち、この実施例では、金属ワイヤ
ー側く上側）の外枠リング６Ａの形状を曲面にしてあり
、こうする事で金属ワイヤー３と外枠リング６Ａとが接
触しても、金属ワイヤー３を傷つけないで済むという利
点がある。
６Ａの形状である。即ち、この実施例では、金属ワイヤ
ー側く上側）の外枠リング６Ａの形状を曲面にしてあり
、こうする事で金属ワイヤー３と外枠リング６Ａとが接
触しても、金属ワイヤー３を傷つけないで済むという利
点がある。
以上説明したように本発明は、ＩＣチップの周囲に、こ
のＩＣチップの厚さと同等かやや厚い外枠リングを設け
た構造とすることにより、ＩＣチップ等に加わる応力が
外枠リングに分散されるので、クラックの発生や配線の
変形、断線を防止することができて歩留りの向上をはか
ることかでき、従ってプラスチックパッケージの低コス
トという利点を生かすことができる効果かある。
のＩＣチップの厚さと同等かやや厚い外枠リングを設け
た構造とすることにより、ＩＣチップ等に加わる応力が
外枠リングに分散されるので、クラックの発生や配線の
変形、断線を防止することができて歩留りの向上をはか
ることかでき、従ってプラスチックパッケージの低コス
トという利点を生かすことができる効果かある。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は従来の半導体集積
回路装置の一例の断面図、第４図は第３図に示された従
来の半導体集積回路装置の課題を説明するための部分断
面図である。 １・・・アイランド、２・・・ＩＣチップ、３・・・金
属ワイヤー、４・・・リード端子、５・・・プラスチッ
クモールド部、６，６Ａ・・・外枠リング、７・・・亀
裂部、８・・・プラスチックモールド部に加わる応力、
９・・・ＩＣチップに加わる応力。
明の第２の実施例の断面図、第３図は従来の半導体集積
回路装置の一例の断面図、第４図は第３図に示された従
来の半導体集積回路装置の課題を説明するための部分断
面図である。 １・・・アイランド、２・・・ＩＣチップ、３・・・金
属ワイヤー、４・・・リード端子、５・・・プラスチッ
クモールド部、６，６Ａ・・・外枠リング、７・・・亀
裂部、８・・・プラスチックモールド部に加わる応力、
９・・・ＩＣチップに加わる応力。
Claims (1)
- アイランドと、このアイランド上に搭載固定されたＩＣ
チップと、前記アイランドの周囲から外側へ向って形成
された外部回路と接続するための複数のリード端子と、
前記ＩＣチップの各電極と前記各リード端子とをそれぞ
れ対応して接続する複数の金属ワイヤーと、厚さが前記
ＩＣチップの厚さと同等かやや厚く、前記アイランドか
ら前記各リード端子にかけて前記ＩＣチップの周囲を囲
むように、かつ、前記金属ワイヤーの内側に形成されて
前記アイランド及びリード端子の何れかと接着固定され
、少なくとも表面が絶縁材料の外枠リングと、前記各リ
ード端子の一部、アイランド、ＩＣチップ、各金属ワイ
ヤー、及び外枠リングを内部に封入するプラスチックモ
ールド部とを有することを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211104A JPH0493052A (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211104A JPH0493052A (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493052A true JPH0493052A (ja) | 1992-03-25 |
Family
ID=16600477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211104A Pending JPH0493052A (ja) | 1990-08-09 | 1990-08-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493052A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847445A (en) * | 1996-11-04 | 1998-12-08 | Micron Technology, Inc. | Die assemblies using suspended bond wires, carrier substrates and dice having wire suspension structures, and methods of fabricating same |
| KR100352120B1 (ko) * | 1996-12-06 | 2003-01-24 | 앰코 테크놀로지 코리아 주식회사 | 리드프레임의 구조 및 이를 이용한 반도체 패키지 |
| US6838751B2 (en) * | 2002-03-06 | 2005-01-04 | Freescale Semiconductor Inc. | Multi-row leadframe |
-
1990
- 1990-08-09 JP JP2211104A patent/JPH0493052A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847445A (en) * | 1996-11-04 | 1998-12-08 | Micron Technology, Inc. | Die assemblies using suspended bond wires, carrier substrates and dice having wire suspension structures, and methods of fabricating same |
| KR100352120B1 (ko) * | 1996-12-06 | 2003-01-24 | 앰코 테크놀로지 코리아 주식회사 | 리드프레임의 구조 및 이를 이용한 반도체 패키지 |
| US6838751B2 (en) * | 2002-03-06 | 2005-01-04 | Freescale Semiconductor Inc. | Multi-row leadframe |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100222157B1 (ko) | 반도체 패키지 | |
| KR0178623B1 (ko) | 반도체 장치 | |
| JPH0786461A (ja) | 封止半導体チップ・モジュールおよびモジュールを形成する方法 | |
| JPS6281738A (ja) | リ−ドフレ−ムおよびそれを用いた半導体装置 | |
| JP2586835B2 (ja) | 半導体集積回路 | |
| KR100366111B1 (ko) | 수지봉합형 반도체장치의 구조 | |
| JPH1056098A (ja) | 半導体装置及びその製造方法 | |
| JP3940298B2 (ja) | 半導体装置及びその半導体装置の製造方法 | |
| US5309016A (en) | Semiconductor integrated circuit device having terminal members provided between semiconductor element and leads | |
| JPS6077446A (ja) | 封止半導体装置 | |
| JPH0493052A (ja) | 半導体集積回路装置 | |
| JPH02105446A (ja) | 混成集積回路 | |
| JPH0590448A (ja) | 混成集積回路 | |
| JPH07193160A (ja) | チップキャリア | |
| JPS61240664A (ja) | 半導体装置 | |
| JPH1126643A (ja) | 半導体装置 | |
| JPH08181165A (ja) | 半導体集積回路 | |
| KR100348862B1 (ko) | 반도체 패키지 제조방법 | |
| JPH05218271A (ja) | Ｉｃパッケージ | |
| JPH01238129A (ja) | 樹脂封止型半導体装置 | |
| JPH0529380A (ja) | 半導体装置 | |
| JPH0992767A (ja) | 複合リードフレームおよび半導体装置 | |
| JPH09232899A (ja) | 電子素子のパッケージ実装方法 | |
| JPH08181171A (ja) | 半導体装置およびその製造方法 | |
| JPH09134929A (ja) | 半導体集積回路装置の製造方法およびそれに用いるモールド装置ならびにリードフレームおよびそれを用いた半導体集積回路装置 |