KR100918213B1 - 플라즈마 디스플레이 패널 및 그 구동 방법 - Google Patents

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Abstract

어두운 화상을 디스플레이하는 경우, 표현 능력을 향상시킬 수 있는 플라즈마 디스플레이 패널 및 그 구동 방법에 관한 것이다. 플라즈마 디스플레이 패널은 방전 셀을 대면하는 부분에 각각 배치된 형광체 층을 포함하고, 방전 가스는 방전 공간에 봉입된다. 형광재 및 2 차 전자 방출 재료를 포함한 플라즈마 디스플레이 패널 화소 셀의 구동 방법은, 화소 셀을 리셋 방전하여 개별 화소 셀을 점등 모드 및 소등 모드 중 하나의 상태로 초기화하는 리셋 단계, 및 화소 셀이 화소 데이터에 따라 선택적으로 어드레스 방전되어, 개별 화소 셀을 점등 모드 및 소등 모드 중 다른 하나의 상태로 시프트하는 어드레스 단계를 포함하고, 리셋 단계 및 어드레스 단계는 1 필드 디스플레이 기간내의 선두 서브필드 및 제 2 서브필드의 각각에서 연속적으로 실행된다. 각각의 리셋 단계에서, 양극측으로 설정된 행 전극쌍 및 음극측으로 설정된 열 전극에서, 일 측의 행 전극의 전압이 일 측의 행 전극과 열 전극의 사이에 인가되어, 상기 일 측의 행 전극과 상기 열 전극 사이에 리셋 방전이 유도된다. 또 다른 양태에서, 1 필드 디스플레이 기간의 선두 서브필드에서, 양극측으로 설정된 행 전극쌍 및 음극측으로 설정된 열 전극에서, 일 측의 행 전극의 전압이 일 측의 행 전극과 열 전극의 사이에 인가되어, 모든 화소 셀을 소등 모드로 초기화하는 리셋 방전이 모든 화소 셀내에서 열 전극과 행 전극 사이에서 유도된다.
Figure R1020070091242
화소 셀, 산화 마그네슘, 발광

Description

플라즈마 디스플레이 패널 및 그 구동 방법 {PLASMA DISPLAY PANEL AND DRIVE METHOD THEREFOR}
본 발명은 플라즈마 디스플레이 패널의 구성 및 플라즈마 디스플레이 패널에 대한 구동 방법에 관한 것이다.
현재, 박막형 디스플레이 장치로서, AC 형 (AC discharge type) 플라즈마 디스플레이 패널 (이하, "PDP" 로 약칭함) 이 상업적으로 사용되고 있다. PDP 에서, 2 개의 기판, 즉, 전면 유리 기판 및 배면 유리 기판이 소정의 간격으로 서로 대향하여 배치된다. 각각의 쌍을 형성하는 행 전극이 스크린의 수평 방향으로 연장하는 복수의 행 전극쌍은 디스플레이 표면인 전면 투명 기판 (배면 기판에 대향하는 표면) 의 내부면상에 형성된다. 또한, 각각의 행 전극쌍을 피복하는 유전체 층은 이러한 전면 투명 기판의 내부면상에 형성된다. 반면에, 행 전극을 교차하도록 스크린의 수직 방향으로 연장하는 복수의 열 전극은 배면 기판상에 형성된다. PDP 를 디스플레이 표면측에서 보는 경우, 화소에 대응하는 화소 셀은 행 전극쌍과 열 전극 사이의 교차부에서 형성된다.
표면 방전 방식의 종래의 AC 형 플라즈마 디스플레이 패널 ("PDP") 에서, 전자선에 기초한 여기에 의해 200 나노미터 내지 300 나노미터 파장 영역내의 피크를 갖는 음극 - 루미네센스 발광 (이하, "CL 발광") 을 제공하는 특성을 갖는 산화 마그네슘 결정체를 포함하는 산화 마그네슘 층은 방전 셀을 대면하는 행 전극을 피복하는 유전체 층의 표면상에 보호층으로서 형성되어, 방전 셀내에 생성된 방전의 방전 지연 시간과 같은 방전 특성이 산화 마그네슘 층에 포함된 산화 마그네슘 결정체의 특성에 의해 개선된다. 예를 들어, 일본 특허 코카이 (kokai) 제 2006-59779 호 (특허 문헌 1) 는 전술한 PDP 를 개시한다.
또한, 종래 기술의 PDP 에서, 방전 가스로부터 조사된 자외선에 의해 여기되는 경우, 230 나노미터 내지 250 나노미터 내에 피크 파장을 갖는 자외선을 조사하는 포토 루미네센스 발광 (이하, "PL 발광") 을 제공하는 산화 마그네슘 결정체를 포함하는 산화 마그네슘 층은 적어도 전면 기판과 배면 기판 사이의 각각의 방전 셀을 직면하는 부분에 형성되고, 산화 마그네슘 층에 포함된 산화 마그네슘 결정체의 PL 발광에 의해 조사된 자외선 및 방전 가스로부터 조사된 자외선에 의해 여기되는 경우, 형광체 층이 형광하여 휘도가 향상될 수 있다. 예를 들어, 일본 특허 코카이 제 2006-59786 호 (특허 문헌 2) 는 전술한 PDP 를 개시한다.
방전 특성의 개선 및 휘도의 향상이 이러한 종래 기술의 PDP 에서 요구된다. 또한, PDP 의 구동 동안 방전 셀 내에서 수행되는 리셋 방전 (모든 방전 셀을 초기화하는 방전) 에 의한 다크 콘트라스트의 저하를 방지하는 것이 요구된다.
이러한 PDP 는 입력 영상 신호에 대응하는 중간톤의 디스플레이 휘도를 획득하기 위해, 서프필드 방법을 사용하는 계조 구동을 사용한다.
서브필드 방법에 기초한 계조 구동에서, 1 필드분의 영상 신호에 대한 디스플레이 구동이, 발광을 수행하는 횟수 (또는 기간) 가 각각 할당된 복수의 서브필드에서 수행된다. 각각의 서브필드에서, 어드레스 단계 및 서스테인 단계가 연속적으로 실행된다. 어드레스 단계에서, 선택 방전은 입력 영상 신호에 따라, 각각의 화소 셀내에서 행 전극과 열 전극 사이에서 유도되어 소정량의 벽 전하를 형성 (또는 소거) 한다. 서스테인 단계에서, 소정량의 벽 전하로 형성된 화소 셀만을 반복적으로 방전하여, 서스테인 발광 상태가 발생된다. 또한, 적어도 선두의 서브필드에서, 리셋 단계는 어드레스 단계에 앞서 실행된다. 이러한 리셋 단계에서, 리셋 방전이 모든 화소 셀내에서 행 전극쌍 사이에서 유도되어, 모든 화소 셀 내에 잉여 벽 전하량을 초기화한다.
여기서, 리셋 방전은 비교적 강한 방전이고, 디스플레이될 화상의 내용에는 전혀 관여하지 않는다. 따라서, PDP 는 리셋 방전에 의해 발생된 발광이 화상의 콘트라스트를 저하시킨다는 문제점을 갖는다.
이러한 관점에서, 전자선 조사에 의해 여기되는 경우, 200 나노미터 내지 300 나노미터 내에 파장 피크를 갖는 음극 - 루미네센스 발광을 제공하는 산화 마그네슘 결정체가 행 전극쌍을 피복하는 유전체 층의 표면에 적층되어, 방전 지연 시간을 단축하는 PDP 및 PDP 의 구동 방법이 제안되어 왔다. 예를 들어, 일본 특허 코카이 제 2006-54160 호 (특허 문헌 3) 는 이러한 PDP 를 개시한다. 이러한 PDP 에 따르면, 방전 후에 프라이밍 효과가 비교적 장시간 지속되기 때문에, 약한 방전이 안정하게 생성될 수 있다. 따라서, 전압값이 시간의 경과에 따라 점진적으로 피크 전압값에 도달하는 펄스 파형의 리셋 펄스가 전술한 바와 같은 PDP 의 행 전극에 인가되어, 약한 리셋 방전이 각각 서로 인접한 행 전극간에 유도된다. 약한 리셋 방전으로 인해, 방전에 따른 발광 휘도가 저하되므로, 화상의 콘트라스트가 향상될 수 있다.
그러나, 이러한 구동 방법의 경우에도, 어두운 화상을 디스플레이하는 경우의 소위 "다크 콘트라스트" 는 만족할 만큼 높을 수 없고, 이것은 어두운 화상을 높은 품질로 제공할 수 없다는 문제를 야기한다.
본 발명은 전술한 바와 같은 종래 기술의 PDP 에 대한 요구사항을 충족시키는 목적 중 하나에 관한 것이다.
목적을 달성하기 위한 이 발명의 제 1 양태에 따른 PDP 는, 방전 공간을 통해 서로 대향하는 한쌍의 기판, 한쌍의 기판 중 하나에 배치된 복수의 행 전극쌍,행 전극쌍을 교차하는 방향으로 연장하도록 다른 하나의 기판에 배치되고, 행 전극쌍을 교차하는 각각의 부분인 상기 방전 공간에서 단위 발광 영역을 형성하는 복수의 열 전극, 및 열 전극과 행 전극쌍 사이의 단위 발광 영역에 대면하는 위치에 배치된 형광체 층을 포함하고, 방전 가스는 방전 공간에 봉입되는 플라즈마 디스플레이 패널이다. 플라즈마 디스플레이 패널에서, 2 차 전자 방출 재료는 형광체 층에 포함되고, 2 차 전자 방출 재료는 전자선에 의해 여기되는 경우, 200 나노미터 내지 300 나노미터의 파장 영역 내에 피크를 갖는 캐소드 루미네센스 발광을 제공하는 특성을 갖는 산화 마그네슘 결정체를 포함하는 산화 마그네슘이다.
목적을 달성하기 위한 이 발명의 제 2 양태에 따른 PDP 에 대한 구동 방법은, 방전 공간을 통해 서로 대향하는 한쌍의 기판, 한쌍의 기판 중 하나에 배치된 복수의 행 전극쌍, 행 전극쌍을 교차하는 방향으로 연장하도록 다른 하나의 기판에 배치되고, 행 전극쌍을 교차하는 각각의 부분인 방전 공간에서 단위 발광 영역을 형성하는 복수의 열 전극, 및 열 전극과 행 전극쌍 사이의 단위 발광 영역에 대면하는 위치에 배치되고, 2 차 전자 방출 재료를 포함하는 형광체 층을 포함하고, 방전 가스가 방전 공간에 봉입된 플라즈마 디스플레이 패널에 대한 구동 방법이다. 구동 방법은, 구동 단계에서, 행 전극 쌍을 구성하는 일 측의 행 전극에 전압 펄스를 인가하고, 전압 펄스가 인가된 일 측의 행 전극에 비해 상대적으로 음극측상에 열 전극의 전위를 설정하여, 형광체 층을 통해 일 측의 행 전극과 열 전극 사이에서 대향 방전이 생성된다.
이 발명에 따른 PDP 는, 방전 공간을 통해 서로 대향하는 한쌍의 기판, 한쌍의 기판 중 하나에 배치된 복수의 행 전극쌍, 행 전극쌍을 교차하는 방향으로 연장하도록 다른 하나의 기판에 배치되고, 행 전극쌍을 교차하는 각각의 부분인 방전 공간에서 단위 발광 영역을 형성하는 복수의 열 전극, 및 열 전극과 행 전극쌍 사이의 단위 발광 영역에 대면하는 위치에 배치되고, 2 차 전자 방출 재료를 포함하는 형광체 층을 포함하고, 방전 가스는 방전 공간에 봉입되고, 2 차 전자 방출 재료는 전자선에 의해 야기되는 경우, 200 나노미터 내지 300 나노미터의 파장 영역 내에 피크를 갖는 캐소드 루미네센스 발광을 제공하는 특성을 갖는 산화 마그네슘 결정체를 포함하는 산화 마그네슘이다.
또한, 이 발명에 따른 PDP 에 대한 구동 방법은 구동 단계로서, 행 전극 쌍을 구성하는 일 측의 행 전극에 전압 펄스를 인가하고, 전압 펄스가 인가된 일 측의 행 전극에 비해 상대적으로 음극측상에 열 전극의 전위를 설정하여, 형광체 층을 통해 일 측의 행 전극과 열 전극 사이에서 대향 방전이 생성되는 단계를 포함한다.
그 구동 방법에 의해 구동된 PDP 에서, 단위 발광 영역에 대면하는 위치에 형성된 형광체 층은 2 차 전자 방출 재료를 포함하고, 대향 방전은 형광체 층을 사이에 두도록 위치한 행 전극쌍의 일 측의 행 전극과 열 전극 사이에서 생성되어, 방전의 생성시에, 단위 발광 영역내의 방전 가스로부터 생성된 양이온은 형광체 층에 포함된 2 차 전자 방출 재료와 충돌하고, 2 차 전자는 2 차 전자 방출 재료로부터 단위 발광 영역으로 방출된다.
그 결과, 단위 발광 영역에 존재하는 2 차 전자에 의해, 일 측의 행 전극과 열 전극 사이의 대향 방전에 후속하는 방전이 생성되기 쉽고, 후속 방전의 방전 개시 전압이 저하된다.
또한, 일 측의 행 전극과 열 전극 사이의 대향 방전이 PDP 의 구동시에 모든 단위 발광 영역을 초기화하는 리셋 방전일 경우, 이들 대향 방전은 PDP 패널면을 형성하는 기판쌍 중의 기판으로부터 공간을 두고 위치한 단위 발광 영역의 거의 중앙부에 수행된다. 따라서, 패널면에서 인식되는 리셋 방전에 기초한 발광은 리셋 방전이 패널면 근처의 위치에서의 행 전극들 사이에서 표면 방전에 의해 수행되는 것보다 저하된다. 따라서, 리셋 방전에 기초하고 화상 디스플레이의 품질 저하에 관계없는 발광으로 인해 다크 콘트라스트가 저하되는 것이 방지되어, PDP 의 다크 콘트라스트의 향상이 획득될 수 있다.
또한, 전술한 PDP 에 대한 구동 방법에 따라, 일 측의 행 전극과 열 전극 사이의 대향 방전은 전압 펄스가 일 측의 행 전극에 인가되고, 일 측의 행 전극에 비해 부전극측상에 열 전극의 전위가 설정되도록 생성된다. 그 결과, 대향 방전에 의해 방전 가스로부터 생성된 양이온은 부전극측으로서 작용하는 열 전극쪽으로 진행하고 형광체 층에 포함된 2 차 전자 방출 재료와 충돌한다. 따라서, 2 차 전자는 2 차 전자 방출 재료로부터 단위 발광 영역으로 효율적으로 방출된다.
PDP 및 PDP 의 구동 방법에서, 2 차 전자 방출 재료는 단위 발광 영역에 대면하는 형광체 층의 부분에 적당하게 위치되어야 한다.
그 결과, 형광체 층에 포함된 2 차 전자 방출 재료는 양이온에 효율적으로 충돌하고, 2 차 전자는 단위 발광 영역으로 더 효율적으로 방출될 수 있다.
PDP 및 PDP 의 구동 방법에서, 2 차 전자 재료가 형광체 층에 포함된 양태는, 2 차 전자 재료가 형광체 층을 구성하는 형광재와 혼합되는 양태, 2 차 전자 재료가 층을 형성하고 형광체 층을 구성하는 형광재로 형성된 층상에 적층된 양태 등을 포함한다.
PDP 및 PDP 의 구동 방법에서, 산화 마그네슘은 2 차 전자 방출 재료로서 적당히 사용되어야 한다. 그 결과, 2 차 전자 재료는 형광 층으로부터 단위 발광 영역으로 효율적으로 방출될 수 있다.
PDP 및 PDP 의 구동 방법에서, 2 차 전자 재료로서, 전자선에 의해 여기되는 경우, 200 나노미터 내지 300 나노미터, 또는 230 나노미터 내지 250 나노미터의 파장 영역 내에 피크를 갖는 캐소드 루미네센스 발광를 제공하는 특성을 갖는 산화 마스네슘 결정체, 특히 기상 산화 (vapor phase oxidation) 에 의해 생성된 산화 마그네슘 단결정체를 포함하는 산화마그네슘을 사용하는 것이 바람직하다.
그 결과, 일 측의 행 전극과 열 전극 사이의 대향 방전의 방전 강도 및 방전 지연은 감소될 수 있고, PDP 의 휘도는 향상될 수 있다.
PDP 및 PDP 의 구동 방법에서, 일 측의 행 전극과 열 전극 사이의 대향 방전은 단위 발광 영역을 초기화하는 리셋 방전을 위해 적당하게 사용되어야 한다.
그 결과, 리셋 방전은 PDP 의 패널면을 형성하는 기판쌍 중의 기판으로부터 공간을 두고 위치한 단위 발광 영역의 거의 중간에서 수행된다.
따라서, 패널면에서 인식된 리셋 방전에 기초한 발광은 리셋 방전이 패널면 근처 위치의 행 전극들 사이에서 표면 방전에 의해 수행되는 경우보다 저하된다. 따라서, 리셋 방전에 기초하고 화상의 디스플레이 품질 저하에 관계없는 발광으로 인해 다크 콘트라스트가 저하되는 것이 방지되어, PDP 의 다크 콘트라스트의 향상이 획득될 수 있다. PDP 에 대한 구동 방법에서, 일 측의 행 전극에 정극 (正極) 의 전압 펄스를 인가하고 열 전극에 부극 (負極) 의 전압 펄스를 인가하거나, 열 전극을 접지 전위로 유지하는 것이 바람직하다.
그 결과, 방전에 의해 방전 가스로부터 생성된 양이온이 음 전극으로서 작용하는 열 전극쪽으로 진행하는, 소위 "음극 열 전극 방전" 은 일 측의 행 전극과 열 전극 사이에서 생성된다.
또한, PDP 대한 구동 방법에서, 일 측의 행 전극상의 전압 펄스의 인가와 동시에, 일 측의 행 전극에 인가된 전압 펄스와 극이 일치하고 일 측의 행 전극과 행 전극쌍을 구성하는 다른 일 측의 행 전극 사이에서 방전을 유도하는 어떠한 전위도 발생하지 않는 전위인 전압 펄스가 다른 일 측의 행 전극에 인가되는 것이 바람직 하다.
그 결과, 방전이 행 전극쌍의 행 전극 사이에서 생성되는 것이 방지되어, 대향 방전은 일 측의 행 전극과 열 전극 사이에서 확실히 생성된다.
또한, PDP 에 대한 구동 방법에서, 전압 펄스는, 전압 인가의 시작 이래로 요구된 증가율로 증가하는 양태로, 일 측의 행 전극에 적당히 인가되어야 한다.
그 결과, 대향 방전은 전압 펄스의 상승시의 전압이 상당히 크지 않은 상태로 생성되어, 대향 방전의 방전 강도가 저하될 수 있다.
이 발명은 어두운 화상을 디스플레이하는 경우에, 휘도 계조의 표현 능력을 향상시킬 수 있는 플라즈마 디스플레이에 대한 구동 방법을 제공하는 또 다른 목적을 갖는다.
이 발명의 제 3 양태에 따른 플라즈마 디스플레이 패널에 대한 구동 방법은, 방전 가스가 봉입된 방전 공간을 통해 제 1 기판 및 제 2 기판이 대향하여 배열되고, 형광재 및 2 차 전자 방출 재료를 포함하는 화소 셀이 제 1 기판상에 형성된 복수의 행 전극쌍과 제 2 기판상에 형성된 복수의 열 전극 사이의 각각의 교차 부에 형성되고, 플라즈마 디스플레이 패널은 영상 신호에 기초한 각각의 화소의 화소 데이터에 따라 구동되는, 플라즈마 디스플레이 패널에 대한 구동 방법이다. 그 방법은 화소 셀을 리셋 방전시켜, 화소 셀을 점등 모드와 소등 모드 중 하나의 상태로 초기화하는 리셋 단계 및 화소 셀을 화소 데이터에 따라 선택적으로 어드레스 방전시켜 점등 모드와 소등 모드 중 다른 하나의 상태로 화소 셀을 시프트하는 어드레스 단계를 포함하고, 리셋 단계 및 어드레스 단계는, 영상 신호의 1 필드 디스플레이 기간이 복수의 서브필드로 분할되는 경우에 적어도 선두 서브필드 및 선두 서브필드 직후의 제 2 서브필드 각각에서 연속적으로 실행되며, 리셋 단계에서, 양극 (陽極) 측으로 설정된 행 전극쌍 및 음극 (陰極) 측으로 설정된 열 전극에서, 일 측의 행 전극의 전압은 일 측의 행 전극과 열 전극 사이에 인가되어, 일 측의 행 전극과 열 전극 사이에 리셋 방전을 유도한다.
또한, 이 발명의 제 4 양태에 따른 플라즈마 디스플레이 패널에 대한 구동 방법은 방전 가스가 봉입된 방전 공간을 통해 제 1 기판과 제 2 기판이 대향하여 배열되고, 제 1 기판상에 형성된 복수의 행 전극쌍과 제 2 기판상에 형성된 복수의 열 전극 사이의 각각의 교차부에 화소 셀이 형성되고 플라즈마 디스플레이 패널은 영상 신호에 기초한 각각의 화소의 화소 데이터에 따라 구동되는 플라즈마 디스플레이 패널에 대한 구동 방법이다. 그 구동 방법은 화소 셀을 리셋 방전하여 화소 셀을 소등 모드 상태로 초기화하는 제 1 리셋 단계, 화소 셀을 화소 데이터에 따라 선택적으로 어드레스 방전하여 화소 셀을 점등 모드 상태로 시프트하는 제 1 어드레스 단계, 점등 모드 상태인 화소 셀을 미소 발광하는 미소 발광 단계를 포함하고, 영상 신호에서의 1 필드 디스플레이 기간이 복수의 서브필드로 분할되는 경우, 제 1 리셋 단계, 제 1 어드레스 단계 및 미소 발광 단계가 선두 서브필드에서 연속적으로 실행되고, 양극측으로 설정된 행 전극쌍 및 음극측으로 설정된 열 전극에서, 일 측의 행 전극의 전압은 일 측의 행 전극과 열 전극 사이에 인가되어, 일 측의 행 전극과 열 전극 사이에 리셋 방전을 유도하고, 미소 발광 단계에서, 양극측으로 설정된 행 전극쌍 및 음극측으로 설정된 열 전극에서, 일 측의 행 전극의 전압은 일 측의 행 전극과 열 전극 사이에 인가되어, 점등 모드 상태인 화소 셀내에서 일 측의 행 전극과 열 전극 사이에 미소 발광 방전을 유도한다.
또한, 이 발명의 제 5 양태에 따른 플라즈마 디스플레이 패널에 대한 구동 방법은 방전 가스가 봉입된 방전 공간을 통해 제 1 기판과 제 2 기판이 대향하여 배열되고, 제 1 기판상에 형성된 복수의 행 전극쌍과 제 2 기판상에 형성된 복수의 열 전극 사이의 각각의 교차부에 화소 셀이 형성되고, 플라즈마 디스플레이 패널은 영상 신호에 기초한 각각의 화소의 화소 데이터에 따라 구동되는 플라즈마 디스플레이 패널에 대한 구동 방법이다. 그 구동 방법은 화소 셀을 리셋 방전시켜 화소 셀을 소등 모드 상태로 초기화하는 리셋 단계, 및 화소 셀을 화소 데이터에 따라 선택적으로 어드레서 방전시켜 화소 셀을 점등 모드 상태로 시프트하는 어드레스 단계를 포함하고, 리셋 단계 및 어드레스 단계는 영상 신호의 1 필드 디스플레이 기간이 복수의 서브필드로 분할되는 경우에 적어도 선두 서브필드 및 선두 서브필드 직후의 제 2 서브필드 각각에서 연속적으로 실행되며, 리셋 단계에서, 양극측으로 설정된 행 전극쌍 및 음극측으로 설정된 열 전극에서, 일 측의 행 전극의 전압은 일 측의 행 전극과 열 전극 사이에 인가되어 일 측의 행 전극과 열 전극 사이에 리셋 방전을 유도하고, 선두 서브필드의 리셋 단계에서 리셋 방전을 유도하기 위해 일 측의 행 전극에 인가된 전위는 제 2 서브필드의 리셋 단계에서 리셋 방전을 유도하기 위해 일 측의 행 전극에 인가된 전위보다 낮다.
또한, 이 발명의 제 6 양태에 따른 플라즈마 디스플레이 패널에 대한 구동 방법은 방전 가스가 봉입된 방전 공간을 통해 제 1 기판과 제 2 기판이 대향하여 배열되고, 제 1 기판상에 형성된 복수의 행 전극쌍과 제 2 기판상에 형성된 복수의 열 전극 사이의 각각의 교차부에 화소 셀이 형성되고, 플라즈마 디스플레이 패널은 영상 신호에 기초한 각각의 화소의 화소 데이터에 따라 구동되는 플라즈마 디스플레이 패널에 대한 구동 방법이다. 그 구동 방법은, 화소 셀을 리셋 방전하여 화소 셀을 소등 모드 상태로 초기화하는 리셋 단계, 및 화소 셀을 화소 데이터에 따라 선택적으로 어드레스 방전하여 화소 셀을 점등 모드 상태로 시프트하는 어드레스 단계를 포함하고, 리셋 단계 및 어드레스 단계는 영상 신호의 1 필드 디스플레이 기간이 복수의 서브필드로 분할되는 경우에 적어도 선두 서브필드 및 선두 서브필드 직후의 제 2 서브필드 각각에서 연속적으로 실행되며, 리셋 단계에서, 양극측으로 설정된 행 전극쌍 및 음극측으로 설정된 열 전극에서, 일 측의 행 전극의 전압은 일 측의 행 전극과 열 전극 사이에 인가되어 일 측의 행 전극과 열 전극 사이에 리셋 방전을 유도하고, 선두 서브필드의 어드레스 단계에서, 행 전극쌍의 다른 일 측의 행 전극에 인가된 전위는 2 번째 서브필드의 어드레스 단계에서, 다른 일 측의 행 전극에 인가된 전위보다 낮다.
형광재 및 2 차 전자 방출 재료를 포함하는 화소 셀이 복수의 열 전극과 복수의 행 전극쌍 사이의 각각의 교차부에 형성되는 플라즈마 디스플레이 패널은, 다음과 같이 구동된다. 모든 화소 셀이 리셋 방전을 수행하게 하여 개별 화소 셀을 점등 모드와 소등 모드 중 하나의 상태로 초기화하는 리셋 단계, 및 화소 셀을 화소 데이터에 따라 선택적으로 어드레스 방전하게 하여 개별 화소 셀을 점등 모드와 소등 모드 중 다른 하나의 상태로 시프트하는 어드레스 단계는, 1 필드 디스플레이 기간내의 선두 서브필드 및 제 2 서브필드 각각에서 연속적으로 실행된다. 각각의 리셋 단계에서, 양극측으로 설정된 행 전극쌍 및 음극측으로 설정된 열 전극에서, 일 측의 행 전극의 전압은 일 측의 행 전극과 열 전극 사이에 인가되어, 리셋 방전이 양 전극 사이에 발생된다.
이러한 구동에 따라, 리셋 방전에서, 방전 가스내의 양이온은 열 전극측을 향해 진행하며 2 차 전자 방출 재료와 충돌하고, 2 차 전자 방출 재료는 방전 공간으로 2 차 전자를 방출한다. 화소 셀의 방전 개시 전압은 이러한 2 차 전자에 기초한 프라이밍 동작으로 인해 저하되고, 따라서 비교적 약한 리셋 방전이 발생될 수 있다. 결과적으로, 약한 리셋 방전으로 인해, 방전에 관련된 발광 휘도가 저하되어, 다크 콘트라스트가 향상된 디스플레이가 제공될 수 있다. 또한, 리셋 방전은 전면 투명 기판측에 형성된 일 측의 행 전극과 배면 기판측에 형성된 열 전극 사이에서 유발된다.
따라서, 전면 투명 기판측으로부터 외부로 방출된 방전 광은, 리셋 방전이 모두 전면 투명 기판측에 형성된 행 전극들 사이에 유발되는 경우보다 저하되어, 다크 콘트라스트의 향상이 획득될 수 있다. 또한, 전술한 바와 같이 선두 서브필드의 어드레스 단계 직후, 양극측으로 설정된 행 전극쌍 및 음극측으로 설정된 열 전극에서, 일 측의 행 전극의 전압은 양 전극 사이에 인가되어, 점등 모드 상태인 화소 셀내에서 일 측의 행 전극과 열 전극 사이에 미소 발광 방전을 유도한다. 미소 발광 방전은 전면 투명 기판측에 형성된 행 전극쌍의 일 측의 행 전극과 배면 기판측에 형성된 열 전극 사이에 생성되기 때문에, 방전에 관련된 발광 휘도는 전면 투명 기판측에 형성된 행 전극 사이에 생성되는 서스테인 방전에서보다 낮다. 즉, 서스테인 방전이 1 회만 유발되는 경우에 시각적으로 인식된 휘도 레벨보다 낮은 휘도 레벨을 제공할 수 있다. 따라서, 낮은 휘도를 나타내는 계조들간의 휘도 차가 작아져서, 어두운 화상을 나타내는 경우의 계조 표현 능력이 향상된다.
이 발명의 제 7 양태에 따른 플라즈마 디스플레이 패널에 대한 구동 방법은 방전 가스가 봉입된 방전 공간을 통해 제 1 기판과 제 2 기판이 대향하여 배열되고, 형광재 및 2 차 전자 방출 재료를 포함한 화소는 제 1 기판상에 형성된 복수의 행 전극쌍과 제 2 기판상에 형성된 복수의 열 전극 사이의 각각의 교차부에 형성되고, 플라즈마 디스플레이 패널은 영상 신호에 기초한 각각의 화소의 화소 데이터에 따라 구동되는 구동 방법이다. 구동 방법은 화소 셀을 리셋 방전시켜 화소 셀을 소등 모드로 초기화하는 리셋 단계, 및 화소 셀을 화소 데이터에 따라 선택적적으로 어드레서 방전시켜 화소 셀을 점등 모드로 설정하는 어드레스 단계를 포함하고, 리셋 단계 및 어드레스 단계는 영상 신호의 1 필드 디스플레이 기간이 복수의 서브필드로 분할되는 경우 선두 서브필드에서 실행되고, 리셋 단계에서, 양극측으로 설정된 행 전극쌍 및 음극측으로 설정된 열 전극에서, 일 측의 행 전극의 전압은 일 측의 행 전극과 열 전극 사이에 인가되어, 일 측의 행 전극과 열 전극 사이에 리셋 방전을 유도한다.
형광재 및 2 차 전자 방출 재료를 포함한 화소 셀이 복수의 열 전극과 복수의 행 전극쌍 사이의 각각의 교차부에 형성되는 플라즈마 디스플레이 패널은 다음과 같이 구동된다. 1 필드 디스플레이 기간의 선두 서브필드에서, 양극측으로 설정된 행 전극쌍 및 음극측으로 설정된 열 전극에서, 일 측의 행 전극의 전압은 일 측의 행 전극과 열 전극 사이에 인가되어, 모든 화소 셀을 소등 모드로 초기화하는 리셋 방전이 모든 화소 셀내에서 행 전극과 열 전극 사이에 발생된다.
이러한 구동에 따라, 리셋 방전에서, 방전 가스내의 양이온은 열 전극측으로 진행하며 2 차 전자 방출 재료와 충돌하고, 2 차 전자 방출 재료는 방전 공간으로 2 차 전자를 방출한다. 화소 셀의 방전 개시 전압은 이러한 2 차 전자에 기초한 프라이밍 동작으로 인해 저하되고, 비교적 약한 리셋 방전이 발생될 수 있다. 결과적으로, 약한 리셋 방전으로 인해, 방전에 관련된 발광 휘도가 저하되어, 다크 콘트라스트가 향상된 디스플레이가 제공될 수 있다. 또한, 리셋 방전은 전면 투명 기판측에 형성된 일 측의 행 전극과 배면 기판측에 형성된 열 전극 사이에서 발생된다. 따라서, 전면 투명 기판측으로부터 외부로 방출된 방전 광은, 리셋 방전이 모두 전면 투명 기판측에 형성된 행 전극들 사이에 유발되는 경우보다 저하된다. 따라서, 다크 콘트라스트가 향상될 수 있다.
본 발명에서는 약한 리셋 방전으로 인해, 방전에 관련된 발광 휘도가 저하되어, 다크 콘트라스트가 향상된 디스플레이를 제공한다.
도 1 은 이 발명에 따른 구동 방법에 따라 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 디바이스의 개략적인 구성을 도시하는 도면이다.
도 1 에 도시된 바와 같이, 이러한 플라즈마 디스플레이 디바이스는 플라즈마 디스플레이 패널 (PDP ; 50), X-전극 드라이버 (51), Y-전극 드라이버 (53), 어드레스 드라이버 (55) 및 구동 제어 회로 (56) 를 포함한다.
PDP (50) 는 각각 2 차원 디스플레이 스크린의 수직 방향으로 연장하고 배열된 열 전극 D1 내지 Dm, 및 각각 가로 방향 (수평 방향) 으로 연장하고 배열된 행 전극 X1 내지 Xn 및 행 전극 Y1 내지 Yn 으로 형성된다. 이 경우에, 각각 서로에 인접한 행전극이 쌍을 이루는 행 전극쌍 (Y1, X1), (Y2, X2), (Y3, X3), ..., 및 (Yn, Xn) 은 각각 PDP (50) 에서 제 1 디스플레이 라인 내지 제 n 디스플레이 라인을 이룬다. 화소 셀 PC 는 각각의 디스플레이 라인과 열 전극 D1 내지 Dm 사이의 교차부 (도 1 의 점선과 파선으로 포함된 영역) 에 형성된다. 더욱 상세하게는, PDP (50) 에서, 제 1 디스플레이 라인에 속하는 화소 셀 PC1,1 내지 PC1.m, 제 2 디스플레이 라인에 속하는 화소 셀 PC2,1 내지 PC2m, 제 n 디스플레이 라인에 속하는 화소 셀 PCn,1 내지 PCn,m 은 각각 행렬의 형태로 배열된다.
도 2 는 디스플레이 표면측으로부터 본 PDP (50) 의 내부 구조를 개략적으로 도시한 전면도이다. 도 2 에서, 서로 인접하는 3 개의 열 전극 D 및 서로 인접하는 2 개의 디스플레이 라인이 추출되어 디스플레이된다. 도한, 도 3 은 도 2 에서 Ⅲ - Ⅲ 라인에 따른 PDP (50) 의 단면을 도시하는 도면이고, 도 4 는 도 2 에서 Ⅳ - Ⅳ 라인에 따른 PDP (50) 의 단면을 도시하는 도면이다.
도 2 에 도시된 바와 같이, 각각의 행전극 X 는 2 차원 디스플레이 스크린의 수평 방향으로 연장하는 버스 전극 Xb 및 이러한 버스 전극 Xb 상의 개별 화소 셀 PC 에 대응하는 위치에 접하여 각각 배치된 T 형태 투명 전극 Xa 로 구성된다. 각각의 행전극 Y 는 2 차원 디스플레이 스크린의 수평 방향으로 연장하는 버스 전극 Yb 및 이러한 버스 전극 Yb 상의 개별 화소 셀 PC 에 대응하는 위치에 접하여 각각 배치된 T 형태 투명 전극 Ya 로 구성된다. 투명 전극 Xa 및 Ya 는 예를 들어, ITO 인 투명 전도막으로 형성되고, 버스 전극 Xb 및 Yb 는 예를 들어, 금속막으로 형성된다. 도 3 에 도시된 바와 같이, 각각 투명 전극 Xa 및 버스 전극 Xb 로 구성된 행 전극 X, 및 각각 투명 전극 Ya 및 버스 전극 Yb 로 구성된 행 전극 Y 는, 전면측이 PDP (50) 의 디스플레이 표면으로 작용하는 전면 투명 기판 (10) 의 배면측에 형성된다. 각각의 행 전극쌍 (X, Y) 의 투명 전극 Xa 및 Ya 는 메이트 행 전극쪽으로 연장하여 쌍을 형성하고, 투명 전극 Xa 및 Ya 의 넒은 부분의 상부측은 소정의 폭인 방전 갭 g1 을 통해 각각 서로 배향한다. 또한, 전면 투명 기판 (10) 의 배면측상에는, 2 차원 디스플레이 스크린의 수평방향으로 연장하는, 블랙 또는 어두운 컬러의 광 흡수 층 (광 인터셉션 층; 11) 이 특정 행 전극쌍 (X, Y) 과 특정 행 전극쌍에 인접하는 행 전극쌍 (X. Y) 사이에 형성된다. 또한, 전면 투명 기판 (10) 의 배면측상에는, 유전체 층 (12) 이 행 전극쌍 (X, Y) 을 피복하도록 형성된다. 도 3 에 도시된 바와 같이, 유전체 층 (12) 의 배면측상에는 (행 전극쌍이 접하는 표면에 대향하는 유전체 층 (12) 의 표면상에는), 숭상 유전체 층 (12A) 이, 특정 광 흡수 층 (11) 및 특정 광 흡수 층 (11) 에 인접한 버스 전극 Xb 및 Yb 가 형성된 영역에 대응하는 부분에 형성된다.
산화 마그네슘 층 (13) 은 숭상 유전체 층 (12A) 을 포함하는 유전체 층 (12) 의 표면에 형성된다. 또한, 산화 마그네슘 층 (13) 은, 전자선의 조사에 의해 여기되는 경우, 200 나노미터 내지 300 나노미터, 특히 230 나노미터 내지 250 나노미터 내에 파장 피크를 갖는 CL (음극-루미네센스) 방출을 제공하는 2 차 전자 방출 재료인 산화 마그네슘 결정체 (이하, "CL 방출 MgO 결정체") 를 포함한다.
CL 방출 MgO 결정체는, 마그네슘을 가열하여 생성된 마그네슘 증기가 후술할 기상 산화의 대상이 되는 방법으로 획득된다. 이들 CL 방출 MgO 결정체는, 예를 들어, 3 차원 결정체가 또 다른 3 차원 결정체, 또는 3 차원 단결정체 구조에 맞춰지는 다중 결정체 구조를 갖는다. CL 방출 MgO 결정체의 평균 입경은 (BET 방법에 기초하여 측정된 결과) 적어도 2000 옹스트롱이다.
적어도 2000 옹스트롱의 평균 입경을 갖는 큰 입경의 기상 산화 마그네슘 단결정체가 형성되는 경우, 마그네슘 증기를 생성하는 경우의 가열 온도는 높아질 필요가 있다. 따라서, 마그네슘과 산소가 반응하는 화염이 길어지고, 화염과 주변의 온도차가 커진다. 그 결과, 기상 산화 마그네슘 단결정체는 더 큰 입경을 갖기 때문에, 전술한 바와 같은 에너지 레벨이 CL 방출의 (예를 들어, 235 나노미터 근처 또는 230 나노미터 내지 250 나노미터 내의) 피크 파장에 대응하는 더 많은 결정체가 형성된다.
또한, 단위 시간당 증발하는 마그네슘량이 일반적인 기상 산화에 비해 증가 하여, 마그네슘과 산소의 반응 영역을 확장하고 마그네슘과 더 많은 산소를 반응시키는 기상 산화 마그네슘 단결정체는, 전술한 바와 같은 CL 방출의 피크 파장에 대응하는 에너지 레벨을 갖게 된다. 이러한 CL 방출 MgO 결정체는 스프레이, 정전기 코팅 등에 의해 유전체 층 (12) 의 표면에 적층되어, 산화 마그네슘 층 (13) 이 형성된다. 또한, 박막 산화 마그네슘 층이 증기 또는 스퍼터링에 의해 유전체 층 (12) 의 표면에 형성되고, CL 방출 MgO 결정체가 그 위에 적층되는 방법으로 산화 마그네슘 층 (13) 이 형성된다.
반면에, 전면 투명 기판 (10) 에 평행하게 배열된 배면 기판 (14) 상에는, 각각의 열 전극 D 가, 각각의 행 전극쌍 (X, Y) 의 투명 전극 Xa 및 Ya 에 대향하는 위치에서, 행 전극쌍 (X, Y) 에 직교방향으로 연장하여 형성된다. 열 전극 D 를 피복하는 백색의 열 전극 보호 층 (15) 이 배면 기판 (14) 에 형성된다. 격벽 (16) 이 열 전극 보호 층 (15) 에 형성된다. 격벽 (16) 은 행 전극 쌍 (X, Y) 의 버스 전극 Xb 및 Yb 에 대응하는 위치에서, 2 차원 디스플레이 스크린의 가로 방향으로 각각 연장하는 가로벽 (16A), 및 서로 인접하는 행 전극 D 사이의 중간 위치에서 2 차원 디스플레이 스크린의 수직 방향으로 각각 연장하는 세로벽 (16B) 에 의해 사다리 형태로 형성된다. 또한, 도 2 에 도시된 바와 같은 사다리 형태의 격벽 (16) 은 PDP (50) 의 각 디스플레이 라인마다 형성된다. 도 2 에 도시된 바와 같은 공간 SL 은 서로 인접하는 격벽 (16) 사이에 존재한다. 또한, 사다리 형태의 격벽 (16) 에 의해 각자 독립한 방전 공간 S, 및 투명 전극 Xa 및 Ya 를 포함하는 화소 셀 PC 가 파티셔닝된다. 방전 공간 S 는 크세논 가스를 포함하는 방전 가스로 채워져 있다. 형광체 층 (17) 은, 모든 표면을 피복하도록, 각각의 화소 셀 PC 내에 가로벽 (16A) 의 측면, 수직벽 (16B) 의 측면 및 열 전극 보호 층 (15) 의 표면에 형성된다. 실제로, 형광체 층 (17) 은 적색 형광을 제공하는 형광체, 녹색 형광을 제공하는 형광체, 및 청색 형광을 제공하는 형광체인 3 개의 형광체로 구성된다.
여기서, 각각의 화소 PC 와 공간 SL 사이의 내부 공간은, 도 3 에 도시된 바와 같이 산화 마그네슘 층 (13) 이 가로벽 (16A) 에 인접하여 고정되는 방법으로 폐쇄된다. 또한, 도 4 에 도시된 바와 같이, 세로벽 (16B) 은 산화 마그네슘 층 (13) 에 인접하여 유지되지 않고, 따라서, 틈 r 이 그 사이에 존재한다. 즉, 2 차원 디스플레이 스크린의 수평 방향으로 서로 인접한 각각의 화소 셀 PC 의 방전 공간 S 는 틈 r 을 통해 서로 통한다.
또한, 전면 유리 기판 (10) 과 배면 유리 기판 (14) 사이의 방전 공간 S 는 사각형으로 파니셔닝되고, 각각의 사각형 공간에서, 사다리 형태 격벽 (16) 에 의해 행 전극쌍 (X, Y) 의 투명 전극 Xa 및 Ya 가 쌍을 이루어, 방전 셀 C 가 각각 형성된다. 방전 셀 C 와 대면하는, 격벽 (16) 의 가로벽 (16A) 및 세로벽 (16B) 의 측면 및 열 전극 보호 층 (15) 의 표면은 형광체 층 (17) 과 함께 형성되어, 모든 5 개의 표면이 그와 함께 피복된다. 형광체 층 (17) 은 3 개의 주요 컬러인, 적색, 녹색 및 청색이 각각의 방전 셀 C 에 대한 열 방향으로 연속적으로 제공될 수도 있도록 배열된다.
도 5 는 형광체 층 (17) 의 구성을 설명하기 위해, 하나의 방전 셀 C 를 확 장된 스케일로 도시하는 단면도이다.
도 5 를 참조하면, 형광체 층 (17) 은 레드, 그린 및 블루의 낱알 모양의 형광재 (17A) 와 2 차 전자 방출 재료인 MgO (산화 마그네슘) 결정체 (17B) 가 혼합되고, MgO 결정체 (17B) 가 형광체 층 (17) 의 표면에, 즉, 방전 가스와 접촉하도록 방전 공간에 노출되는 위치에 배열되는 상태로 형성된다.
도 5 에서, MgO 결정체 (17B) 가 형광체 층 (17) 의 표면에만 배열된 상태가 도시된다. 그러나, MgO 결정체 (17B) 가 방전 공간에 노출되는 한, MgO 결정체 (17B) 는 형광체 층 (17) 에서 혼합될 수도 있다.
또한, MgO 결정체 (17B) 는 2 차 전자를 방출하는 특성을 갖는 한 임의의 형태가 될 수도 있다. 그러나, 이들 MgO 결정체 (17B) 는 바람직하게는, 전자선에 의해 여기되는 경우, 200 나노미터 내지 300 나노미터의 파장 영역 내에 피크를 갖는 CL 방출을 제공하는 특성을 가지고, 전술한 산화 마그네슘 층 (13) 을 형성하는 CL 방출 MgO 결정체에 유사한 CL 방출 MgO 결정체를 포함해야 한다.
CL 방출 MgO 결정체는 예를 들어, 마그네슘을 가열하여 생성된 마그네슘 증기가 기상 산화의 대상이 되는 방법으로 획득된다 (이하, 마그네슘의 단결정체는 "기상 산화 마그네슘 단결정체"). 기상 산화 마그네슘 단결정체는 예를 들어, 도 6 에 도시된 SEM 포토그래픽 화상에 의해 도시된 바와 같은 3 차원 단결정체 구조를 갖는 산화 마그네슘 단결정체, 및 도 7 에 도시된 SEM 포토그래픽 화상에 의해 도시된 바와 같은, 3 차원 결정체가 또 다른 3 차원 결정체에 맞춰지는 구조 (즉, 3 차원 다중 결정체 구조) 를 갖는 산화 마그네슘 단결정체를 포함한다. 후술할 바와 같이, 기상 산화 마그네슘 단결정체는 PDP 의 방전 지연의 감소와 같은 방전 특성의 개선에 기여한다.
또한, 다른 방법에 의해 생성된 산화 마그네슘과 비교할 때, 기상 산화 마그네슘 단결정체는, 고순도가 얻어지고, 미립자가 획득되며, 입자의 응집이 작다는 특징을 가진다.
이 실시형태에서, BET 에 의해 측정된 평균 입경이 적어도 2000 옹스트롱인 기상 산화 마그네슘 단결정체가 사용된다. 큰 입경의 기상 산화 마그네슘 단결정체는, 300 나노미터 내지 400 나노미터 파장 범위 내에 피크를 갖는 CL 방출에 더하여, 200 나노미터 내지 300 나노미터의 파장 범위 내에 (특히, 235 나노미터 근처 또는 230 나노미터 내지 250 나노미터 내에) 피크를 갖는 CL 방출이 여기되는 특성을 나타낸다.
도 10 에 도시된 바와 같이, 200 나노미터 내지 300 나노미터의 파장 범위내에 (특히, 235 나노미터 근처 또는 230 나노미터 내지 250 나노미터 내에) 피크를 갖는 CL 방출은, 300 나노미터 내지 400 나노미터 내에 피크를 갖는 CL 방출만이 여기되는 통상적인 증착 MgO 에서는 여기되지 않는다.
또한, 도 8 및 도 9 에 도시된 바와 같이, 200 나노미터 내지 300 나노미터 (특히 235 나노미터) 의 파장 영역 내에 피크를 갖는 CL 방출을 고려할때, 기상 산화 마그네슘 단결정체의 입경이 커짐에 따라 그 피크 강도가 커진다.
또한, BET 특정 표면 영역 (s) 이 질소 흡착법에 의해 측정되고, 특정 표면 영역의 값이 프로세스되는 방법으로 계산되는, 기상 산화 마그네슘 단결정체의 입 경 (DBET) 은 다음의 공식에 따른다.
DBET = A/S × ρ
A : 형상 계수 (A = 6)
ρ : 마그네슘 진밀도
도 11 은 기상 산화 마그네슘 단결정체에 의해 나타난 CL 방출 강도와 PDP 의 방출 지연과의 관계를 도시하는 그래프이다.
도 11 은, 기상 산화 마그네슘 단결정체가 235 나노미터에서 CL 방출 특성을 갖기 때문에, 방전 셀 내에서 생성된 방전의 지연은 PDP 의 방전 셀 내에서, 기상 산화 마그네슘 단결정체를 포함하는 산화 마그네슘 층을 형성함으로써 단축되고, 또한 방전 지연은 235 나노미터에서 CL 방출 강도가 증가함에 따라 단축됨을 나타낸다.
BET 방법에 의해 측정된 값으로 적어도 2000 옹스트롱의 평균 입경을 갖는 기상 산화 마그네슘 단결정체가 PDP 의 방전 셀을 대면하는 부분에 대해 사용되는 경우, 그들은 PDP 의 방전 확률 및 방전 지연과 같은 방전 특성 (방전 지연을 감소시키고 방전 확률을 향상시킴) 의 개선에 기여한다.
도 12 는 산화 마그네슘 층을 통해 행하는 방전 (예를 들어, 어드레스 방전) 의 방전 확률이 비교되는 그래프이다. 더욱 상세하게는, PDP 의 방전 셀을 대면하도록 배열된 산화 마그네슘 층은 2000 옹스트롱 내지 3000 옹스트롱의 평균 입경의 기상 산화 마그네슘 단결정체를 포함한 페이스트를 인가하고, 종래 기술의 증 착법을 수행함으로써 형성된다. 또한, 이러한 산화 마그네슘 층이 형성되지 않는 경우가 비교를 위해 도시된다. 또한, 도 13 은 도 12 에서 방전의 레스트 시간 (rest time) 이 1000 초인 경우 각각의 방전 확률을 나타내는 표이다.
또한, 도 14 는 PDP 의 방전 셀을 대면하도록 배열된 산화 마그네슘 층이 2000 옹스트롱 내지 3000 옹스트롱의 평균 입경의 기상 산화 마그네슘 단결정체를 포함한 페이스트를 인가함으로써 형성된 경우, 종래 기술의 증착법에 의해 형성된 경우, 및 형성되지 않는 경우의 유사한 경우에 있어서, 각각의 방전 지연 시간을 비교하는 그래프이다. 또한, 도 15 는 도 14 에서 방전의 지연 시간이 1000 초인 경우, 각각의 방전 지연 시간을 도시하는 표이다.
또한, 도 12 내지 도 15 는 다중 결정체 구조의 기상 산화 마그네슘 단결정체가 산화 마그네슘 층에 포함된 경우를 도시한다.
도 12 내지 도 15 는, PDP 의 방전 셀을 대면하는 부분에 배열된 기상 산화 마그네슘 단결정체가, PDP 의 방전 확률 및 방전 지연의 개선 및 방전 지연의 레스트 시간 의존성의 감소와 같은 방전 특성의 개선에 크게 기여함을 보인다. 도 16 은 PDP 에서 방전 셀을 대면하는 부분에 배열된 기상 산화 마그네슘 단결정체의 입경과 방전 확률 사이의 관계를 도시하는 그래프이다.
도 16 은 기상 산화 마그네슘 단결정체의 입경이 커짐에 따라 PDP 방전 확률이 높아지고, 방전 확률은 전술한 바와 같이 235 나노미터에서 피크를 갖는 CL 방출이 여기되는 입경 (도시된 예에서 2000 옹스트롱 및 3000 옹스트롱의 입경) 의 기상 산화 마그네슘 단결정체에 의해 대폭 향상됨을 보인다.
전술한 바와 같이, 200 나노미터 내지 300 나노미터 (특히, 235 나노미터 근처 또는 230 나노미터 내지 250 나노미터 내) 의 파장 범위 내에 피크를 갖는 CL 방출을 제공하는 기상 산화 마그네슘 단결정체가 PDP 의 방전 특성의 개선에 기여하는 이유는, 기상 산화 마그네슘 결정체가 피크 파장에 대응하는 에너지 레벨을 갖고, 전자가 에너지 레벨에 의해 장시간 (수 밀리초 이상) 트랩되고, 전자가 전계에 의해 꺼내어져 방전 개시에 필요한 개시 전자가 획득된다는 사실에 의한 것으로 추측된다.
또한, 기상 산화 마그네슘 단결정체에 의한 방전 특정의 개선 효과가 200 나노미터 내지 300 나노미터 (특히, 235 나노미터 근처 또는 230 나노미터 내지 250 나노미터 내) 의 파장 범위 내에 피크를 갖는 CL 방출의 강도와 함께 커지는 이유는, CL 방출 강도와 기상 산화 마그네슘 단결정체의 입경이 전술한 바와 같은 관계 (도 9 참조) 에 있기 때문이다.
더욱 상세하게는, 큰 입경의 기상 산화 마그네슘 단결정체가 형성되는 경우, 마그네슘 증기를 생성하는 단계에서의 가열 온도가 높아질 필요가 있다. 따라서, 마그네슘과 산소가 반응하는 화염이 길어지고, 화염과 주변의 온도차가 커져서, 더 큰 입경의 기상 산화 마그네슘 단결정체에서 전술한 바와 같은 CL 방출의 피크 파장 (예를 들어, 특히, 235 나노미터 근처 또는 230 나노미터 내지 250 나노미터 내) 에 대응하는 에너지 레벨은 다수 형성된다.
단위 시간당 Mg 의 증착량이 일반적인 기상 산화 방법에서보다 많아, Mg 와 O2 사이의 반응 영역을 확장하고 Mg 와 O2 를 반응시키는 방법에 의해 생성된 기상 산화 마그네슘 단결정체는 전술한 바와 같은 CL 방출의 피크 파장에 대응하는 에너지 레벨로 형성된다.
또한, 3 차원 다중 결정체 구조의 기상 산화 마그네슘 단결정체는 다수의 결정면 결함을 포함한다. 면결함의 에너지 레벨의 존재는 방전 확률의 개선에 기여하는 것으로 추측된다. 다음으로, 도 1 내지 도 4 에 도시된 PDP 에 대한 구동 방법이 설명된다.
PDP 는 서브필드 방법에 의해 구동된다. 1 필드의 디스플레이 기간이 분할된 복수의 서브필드 각각은, 모든 방전 셀을 동시에 방전시키는 리셋 방전이 수행되는 리셋 방전 기간, 발광하는 방전 셀을 선택하는 어드레스 방전이 수행되는 어드레스 방전 기간, 화상 형성을 위해 광을 방출하는 서스테인 방전이 수행되는 서스테인 방전 기간로 구성된다. 또한, 각각의 서브필드의 제 1 리셋 방전 기간에서 수행되는 리셋 방전은 행 전극 Y 와 열 전극 D 사이에서 대향 방전에 의해 수행된다.
도 17 은 리셋 방전시에 행 전극 Y 및 열 전극 D 에 각각 인가된 전압 펄스를 도시하는 펄스 파형도이다.
도 17 을 참조하면, 구형파와 다르게 상승이 완만하고 시정수가 큰 정극의 행 전극 리셋 펄스 Ry 가 행 전극 Y 에 인가되고, 행 전극 리셋 펄스 Ry 의 인가와 동시에 부극의 열 전극 리셋 펄스 Rd 가 열 전극 D 에 인가된다.
부극의 열 전극 리셋 펄스 Rd 및 정극의 행 전극 리셋 펄스 Ry 의 인가로 인해, 행 전극 Y 로부터 어드레스 전극 D 방향으로의 방전 (전자는 열 전극 D 로부터 행 전극 Y 방향으로 흐름) 이 음극로 작용하는 열 전극 D 와 양극로 작용하는 행 전극 Y 사이에 생성된다 (이하, 음극로 설정된 열 전극 D 및 양극로 설정된 행 전극 Y 로 생성된 방전은 일반적으로 "음극 열 전극 방전" 으로 칭함). 또한, 도 17 에서 "SP" 는 어드레스 방전 기간에서 행 전극 Y 에 인가된 스캔 펄스를 나타내고, "DP" 는 어드레스 방전 기간에서 유사하게 행 전극 D 에 선택적으로 인가된 데이터 펄스를 나타낸다. 어드레스 방전은 스캔 펄스 SP 가 인가된 행 전극 Y 와 데이터 펄스 DP 가 인가된 열 전극 D 사이에 생성된다.
PDP 에서, 리셋 방전은 방전 셀을 사이에 두고 대향하는 행 전극 Y 와 열 전극 D 사이에서 음극 열 전극 방전에 의해 수행된다. 그 결과, 방전에 의해 방전 가스로부터 생성된 방전 셀 C 내의 양이온은 리셋 방전시에 음극인 열 전극 D 의 측으로 진행하고, 양이온은 열 전극 D 의 측에 위치한 형광체 층 (17) 내에 혼합된 2 차 전자 방출 재료인 MgO 결정체 (17B) 와 충돌하여, 2 차 전자 재료는 MgO 로부터 방전 셀 C 로 방출된다.
이 방법에서, 리셋 방전 기간 다음인 어드레스 방전 기간에서 수행되는 어드레스 방전은 방전 셀 C 내에 존재하는 2 차 전자로 인해 발생하기 쉬워져서, 어드레스 방전의 방전 개시 전압은 저하될 수 있다.
MgO 결정체 (17B) 는 형광체 층 (17) 의 표면에 노출되어, 양이온과 효율적 으로 충돌하고, 2 차 전자 재료를 방전 셀 C 로 더욱 효율적으로 방출하여, 다음의 어드레스 방전의 방전 개시 전압이 저하될 수 있다.
또한, 일반적으로, PDP 에서 리셋 방전은 발광을 방생시킨다. 리셋 방전으로 인한 발광은 화상의 계조 디스플레이와 관계가 없다. 따라서, 휘도 "0" 의 화상을 디스플레이하는 경우에, 리셋 방전으로 인한 발광이 패널면에서 인식되는 경우, 화상의 다크 콘트라스트가 저하된다. 반면에, 실시형태의 PDP 에서, 리셋 방전은 행 전극 Y 와 열 전극 D 사이의 대향 방전에 의해 형성되고, 대향 방전은 패널면 (전면 유리 기판 (10) 의 표면) 으로부터 공간을 두고 위치한 방전 셀 C 중앙부에서 발생한다. 따라서, 실시형태의 PDP 가 패널면 근처 위치의 행 전극 사이의 표면 방전에 의해 수행된 리셋 방전과 비교하는 경우, 패널면에서 인식된 리셋 방전으로 인한 발광은 감소하여, 디스플레이될 화상의 다크 콘트라스트는 향상될 수 있다.
위에서, 부극 열 전극 리셋 펄스 Rd 가 행 전극 D 에 인가되는 예가 설명되었다. 그러나, 행 전극 Y 와 열 전극 D 사이에 리셋 방전을 생성하기 위해, 정극 행 전극 리셋 펄스 Ry 가 행 전극 Y 에 인가되는 경우, 열 전극 D 는 양극로 작용하는 행 전극 Y 에 비해 상대적으로 음극측상에 설정될 수도 있다. 예를 들어, 열 전극 D 는 도 18 에 도시된 바와 같이, 접지 (GND) 전위에서 설정될 수도 있다. 또한, 행 전극 Y 에 인가된 행 전극 리셋 펄스 Ry 보다 전위가 낮고, 행 전극 Y 와 열 전극 D 사이에 방전을 생성하는 정극의 전압 펄스가 열 전극 D 에 인가될 수도 있다.
설명을 더 하자면, 음극 열 전극 방전은, 열 전극 D 가 접지 (GND) 전위에서 설정되는 경우, 및 행 전극 리셋 펄스 Ry 보다 낮은 전위인 정극 전압 펄스가 열 전극 D 에 인가되는 경우와 같이, 열 전극 D 가 리셋 방전시 행 전극 Y 에 비해 상대적으로 음극측상에 설정된 전위를 갖는 모든 경우를 포함한다.
또한, 리셋 방전시, 행 전극 Y 와 함께 행 전극쌍을 형성하는 행 전극 X 는 리셋 방전 기간 동안 접지 (GND) 전위를 유지할 수도 있다. 그러나, 도 19 에 도시된 바와 같이, 행 전극 Y 에 인가된 행 전극 리셋 펄스 Ry 와 극이 동일하고, 행 전극 X 와 열 전극 D 사이에 방전을 생성하는 전위차를 일으키지 않는 전위를 갖는 전압 펄스 Rx 을 인가할 수 있다.
그 결과, 행 전극쌍을 형성하는 행 전극 X 및 Y 사이에 방전을 생성하는 전위차의 발생이 방지되고, 리셋 방전은 행 전극 Y 와 열 전극 D 사이의 대향 방전으로만 수행될 수 있다. 따라서, 디스플레이 이미지의 다크 콘트라스트가 더 향상될 수 있다.
PDP 에서, 형광체 층 (17) 에서 혼합된 MgO 결정체 (17B) 는 전술한 바와 같이 전자선에 의해 여기되는 경우, 200 나노미터 내지 300 나노미터의 파장 영역 내에 피크를 갖는 CL 방출을 제공하는 특성의 CL 방출 MgO 결정체를 포함하는 경우에, 방전 지연 시간은, CL 방출을 제공하는 특성을 갖지 않는 통상의 MgO (이하, CL 방출 특성을 갖지 않는 MgO 결정체는 "통상의 MgO 결정체" 로 칭함) 로만 구성되는 경우보다, 도 8 내지 도 16 을 참조하여 설명했던 바와 같이 CL 방출 MgO 결정체의 특성에 의해 더욱 단축된다. 또한, 시정수가 크고 상승이 완만한 전압 펄스가 행 전극 Y 에 인가되어, 다크 콘트라스트 저하 원인을 형성하는 리셋 방전의 강도가 감소하고, PDP 의 다크 콘트라스는 대폭 향상된다.
또한, PDP 에서, CL 방출 MgO 결정체가 MgO 결정체 (17B) 에 포함되고 형광체 층 (17) 에서 혼합되는 경우, 리셋 방전에 의해 개시 전자가 형광체 층 (17) 내의 CL 방출 MgO 결정체로부터 방전 셀 C 로 방출되고, 리셋 방전의 방전 지연이 개시 전자에 의해 더욱 단축된다. 또한, 프라이밍 효과가 오랫동안 계속되어, 리셋 방전에 후속하여 생성되는 어드레스 방전이 더욱 신속화된다.
또한, PDP 에서, 도 5 에 도시된 바와 같이, 형광체 층 (17) 에서 혼합된 CL 방출 MgO 결정체가 방전 셀 C 의 내부에 노출된 형광체 층 (17) 의 표면의 위치에 배열되어, 개시 전자가 형광체 층 (17) 에 포함된 형광 입자에 의해 방해되지 않고 효율적으로 방전 셀 C 로 방출될 수 있다. 따라서, 어드레스 방전의 방전 개시 전압은 더욱 저하될 수 있다.
도 20 은 도 1 내지 도 4 의 PDP 의 형광체 층(17) 에서 혼합된 MgO 결정체 (17B) 가 CL 방출 MgO 결정체를 포함하는 경우, 및 도 18 에 도시된 양태에서 전압 펄스가 행 전극 Y 및 열 전극 D 에 각각 인가되어, 리셋 방전이 음극 전극 방전에 의해 수행되는 경우를 도시하는 오실로스코프 파형도이다. 반면에, 도 21 은 형광체 층이 형광재료로만 구성된 종래 기술 PDP 에서, 도 18 에 도시된 양태로 전압 펄스가 행 전극 및 열 전극에 각각 인가되어, 리셋 방전이 수행되는 경우에 있어서, 방전 강도를 도시하는 오실로스코프 파형도이다.
또한, 도 20 및 도 21 의 가로축 (시간) 에 대해, 도 21 은 10 개의 눈금으 로 1 밀리초를 나타내고, 도 20 은 리셋 방전의 미소한 방전 강도로 인해 10 개의 눈금으로 0.1 밀리초를 나타내어, 도 21 보다 10 배 큰 스케일로 디스플레이된다. 또한, 도 20 에서의 세로축 (방전 강도) 은 도 21 보다 10 배 큰 스케일로 디스플레이된다.
도 20 과 도 21 을 비교하는 경우, 도 20 에서 리셋 방전 (음극 열 전극 방전) 은 도 21 의 경우보다 상당히 저하된 (약 1/40 내지 1/50) 방전 강도 및 약 0.04 밀리초 내의 방전 시간을 가지고, 도 21 에서, 리셋 방전은 높은 방전 강도 및 적어도 1 밀리초 이상의 장시간 연장하는 방전 시간을 가진다. 이들 사실로부터, 방전 강도 및 방전 지연은 도 21 의 경우에 크고, 도 20 의 경우에 대폭 감소됨이 이해된다. 즉, 도 1 내지 도 4 에 도시된 PDP 에서, CL 방출 MgO 결정체는 MgO 결정체 (17B) 로서 형광체 층 (17) 에 혼합되어, 다크 콘트라스트의 대폭적인 감소가 방전 강도의 저하 및 방전 지연 시간의 단축에 의해 획득된다.
도 20 에서 방전 강도가 저하되는 이유는, 전술한 바와 같이 CL 방출 MgO 결정체가 방전 지연을 개선하는 효과를 갖기 때문이다. CL 방출 MgO 결정체와 형광체 층 (17) 의 혼합으로 인해, 리셋 방전의 방전 시간이 약 0.04 밀리초 내의 시간으로 대폭 단축될 것이다. 또한, 구형파에 비해 시정수가 크고 상승이 완만한 전압 펄스가 도 17 또는 도 18 에 도시된 바와 같이 행 전극 Y 에 인가되는 경우, 리셋 방전은 행 전극 Y 에 인가된 전압 펄스의 상승 전압값이 작은 단계에서 종료할 것이다.
도 22 는, 도 1 내지 도 4 에 도시된 바와 같이 CL 방출 MgO 결정체가 MgO 결정체 (17B) 로서 형광체 층 (17) 에 포함된 PDP 에서, 음극 열 전극 방전이 행 전극 Y 에 큰 시정수 및 완만한 상승의 전압 펄스를 인가함으로써 생성된 경우에 있어서, 방전 지연 시간의 측정 결과를 도시한다.
도 22 의 가로축은 CL 방출 MgO 결정체를 포함하는 MgO 결정체와 형광재와의 혼합율를 나타내고, 세로축은 방전 지연 시간을 나타낸다.
본 명세서에서, 도 22 의 세로축상의 방전 지연을 나타내는 수치값은, MgO 결정체의 혼합비가 5% 인 경우 방전 지연이 1.0 에서 설정되는 방법으로 획득된 정규화된 값이다.
도 22 는, 형광재에 대한 MgO 결정체의 혼합비, 즉, CL 방출 MgO 결정체의 혼합율이 형광체 층 (17) 에서 클수록, 음극 열 전극 방전의 방전 지연이 더욱 감소되어, CL 방출 MgO 결정체에 의한 방전 지연 시간을 단축하는 효과가 더 커진다.
전술한 바와 같이, 도 20 으로부터, CL 방출 MgO 결정체가 도 1 내지 4 의 PDP 의 형광체 층 (17) 에서 혼합되고 MgO 결정체 (17B) 에 포함된 경우, 및 큰 시정수 및 완만한 상승의 전압 펄스가 행 전극 Y 에 인가되는 경우, 리셋 방전의 방전 지연이 감소하고, 방전 강도 또한 감소하여 PDP 의 다크 콘트라스트가 대폭 개선된다.
또한, 도 5 의 상태에서, CL 방출 MgO 결정체가 아닌 통상의 MgO 결정체만이 형광체 층에 혼합된 PDP 에 대해 유사한 측정이 수행된다. 그 후, 도 21 에서와 실질적으로 동일한 결과가 획득되고, 방전 개시 전압 저하 효과 및 다크 콘트라 스트 개선 효과가 전술한 바와 같은 2 창 전자 방출에 기초하여 획득될 수 있지만, 방전 지연의 개선 및 방전 강도의 개선 효과는 획득될 수 없다.
그 이유는, CL 방출 MgO 결정체가 아닌 통상의 MgO 결정체는 2 차 전자를 방출하는 기능을 갖지만, CL 방출 MgO 결정체와 같이 230 나노미터 내지 250 나노미터의 피크 파장 영역에 대응하는 에너지 레벨을 갖지 않기 때문으로 추측된다. 따라서, 통상의 MgO 결정체는 전자를 장시간 트랩할 수 없을 것이고, 따라서, 전압 펄스의 인가시에 방전 공간으로 꺼내어지는 충분한 개시 전자를 획득할 수 없을 것이다.
도 1 내지 도 4 에 도시된 PDP 는 MgO 결정체 (17B) 로서 포함되고 형광체 층 (17) 에서 혼합된 CL 방출 MgO 결정체를 갖기 때문에, 전술한 바와 같이 다크 콘트라스트 향상 효과에 더하여, PDP 휘도 향상 효과를 갖는다.
더욱 상세하게는, 각각의 서브필드의 서스테인 방전에서, 표면 방전에 기초한 서스테인 방전은 앞선 어드레스 방전 기간에 의해 수행된 어드레스 방전에 의해 선택된 방전 셀 C 내의, 행 전극쌍의 행 전극 X 및 Y 사이에서 생성된다. 146 나노미터 및 172 나노미터의 진공 자외선은 서스테인 방전에 의한 방전 가스의 크세논으로부터 생성되고, 형광체 층 (17) 의 CL 방출 MgO 결정체는 진공 자외선에 의해 여기되어 PL 방출 (포토루미네센스 방출) 을 제공함으로써, 230 나노미터 내지 250 나노미터 내에 피크를 갖는 자외선 (이하 " PL 자외선") 이 생성된다.
또한, 형광체 층 (17) 의 형광재 (17A) 는 PL 자외선에 의해 또한 여기되어, PDP 의 휘도가 통상의 MgO 결정체만이 형광체 층에서 혼합되는 경우보다 더 향상된 다.
전술한 바와 같은 PDP 의 휘도 향상 효과는, 아래에 설명한 이유로 인해 CL 방출 MgO 결정체가 MgO 결정체 (17B) 로서 포함되고 형광체 층 (17) 에서 혼합된 경우에 나타난다.
일반적으로, MgO 결정체는 방전에 의해 방전 가스의 크세논으로부터 생성된 진공 자외선을 흡수하지만 발산하지는 않는 특성을 가진다. 따라서, 예를 들어, CL 방출 MgO 결정체가 아닌 통상의 MgO 결정체만이 형광체 층에 혼합된 경우, 이들 MgO 결정체는 방전 가스의 크세논으로부터 생성된 진공 자외선을 흡수하여 MgO 결정체 주위의 형광 입자를 조사하는 진공 자외선량이 감소함으로써 PDP 의 휘도는 형광체 층 (17) 이 형광재만으로 형성된 경우보다 저하된다.
반면에, CL 방출 MgO 결정체가 MgO 결정체 (17B) 로서 포함되고 형광체 층 (17) 에 혼합된 경우, CL 방출 MgO 결정체는 방전 가스의 크세논으로부터 생성된 진공 자외선 복사를 흡수한 후, 진공 자외선 복사에 의한 PL 방출을 제공하여, 230 나노미터 내지 250 나노미터의 파장 내에 피크 파장을 갖는 PL 자외선 복사를 조사한다.
또한, PL 자외선은 형광체 층 (17) 내의 형광재를 형광하도록 여기한다. 따라서, 전술한 바와 같이, 형광체 층 (17) 에 통상의 MgO 결정체만을 혼합함으로써 휘도가 저하될 것이 염려되지 않고, 또한, 형광체 층 (17) 의 형광재 (17A) 는 방전 가스의 크세논으로부터 생성된 진공 자외선뿐만 아니라 CL 방출 MgO 결정체로부터 생성된 PL 자외선에 의해 여기된다. 따라서, 형광체 층 (17) 으로부터 생성된 가시광량은, 혼합 MgO 결정체 (17B) 가 CL 방출 MgO 결정체 외의 통상의 MgO 결정체만으로 구성되는 경우와 비교해 PDP 의 휘도를 대폭 향상시킨다.
또한, CL 방출 MgO 결정체는 형광체 층 (17) 내의 형광재 (17A) 와 혼합되고, 형광 입자 근처에 위치한다. 따라서, 형광재 (17A) 는 CL 방출 MgO 결정체로부터 생성된 PL 자외선으로 효율적으로 조사되어, PDP 의 휘도가 더욱 증가된다.
위에서, 리셋 방전에서 행 전극 Y 에 인가된 행 전극 리셋 펄스는, 도 17 또는 도 18 에 도시된 바와 같이 펄스 전압이, 상승의 기울기를 변화시키면서 매끄럽게 증가하는 양태인, 펄스전압의 예가 설명되었다. 또한, 행 전극 리셋 펄스는 도 23 에 도시된 바와 같이 펄스 전압이 그 상승의 기울기가 일정하게 유지되어 직선으로 증가하는 양태인 전압 펄스 R1y 로 설정될 수도 있다.
또한 이 경우에, 행 전극 리셋 펄스가 도 17 또는 도 18 에 도시된 양태와 같은 전압 펄스로 설정된 경우와 실질적으로 동일한 다크 콘트라스트의 향상의 효과를 획득할 수 있다.
또한, 도 19 의 경우와 같이, 행 전극 Y 상의 행 전극 리셋 펄스의 인가와 동시에, 행 전극쌍을 구성하는 또 다른 행 전극 X 에 전압 펄스가 인가되는 경우, 행 전극 Y 에 인가된 행 전극 리셋 펄스 R1y 와 동일한 파형 및 동일한 극을 갖는 전압 펄스 R1x 를 인가하는 것이 바람직하다.
그 결과, 리셋 방전은 확실하게 행 전극 Y 와 열 전극 D 사이에서만 생성될 수 있다.
위에서, 리셋 방전이 행 전극 Y 와 열 전극 D 사이에서 발생하는 구성이 예 를 들어 설명되었다. 그러나, PDP 는 행 전극 리셋 펄스가 행 전극 X 에 인가되어, 리셋 방전이 행 전극 X 와 열 전극 D 사이에 발생하도록 구성될 수도 있다.
도 25 는 이 발명에 따라 PDP 의 제 2 실시형태를 도시하는 단면도이다.
전술한 1 실시형태의 PDP 의 형광체 층은 형광재와 2 차 전자 방출 재료인 MgO 결정체를 혼합함으로써 형성된다. 반면에, 제 2 실시형태에서의 PDP 는, 형광체 층 (17) 이, 2 차 전자 방출 재료인 MgO 결정체로 형성된 MgO 결정체 층 (17B) 이 형광재로 형성된 형광재 층 (17A) 상에 적층되고, MgO 결정체 층 (17B) 이 방전 셀 C 에 노출된 구성을 갖도록 되어 있다.
MgO 결정체 층 (17B) 은 형광재 층 (17A) 전부에 걸쳐 MgO 결정체를 도포하도록 형성될 수도 있다. 또한, MgO 결정체에 기초한 박막은 형광재 층 (17A) 상에 적층되도록 형성될 수도 있다.
CL 방출 MgO 결정체가 MgO 결정체 층 (17B) 을 형성하는 2 차 전자 방출 재료로서 포함되고 사용되는 경우, 이 MgO 결정체 층 (17B) 은 CL 방출 MgO 결정체가 형광재 층 (17A) 전부에 걸쳐 도포되는 방법으로 형성된다.
PDP 의 다른 부분의 구성은 제 1 실시형태의 경우와 실질적으로 동일하고, 제 1 실시형태에서의 구성부분에 대한 숫자 및 부호는 동일한 구성 부분에 할당된다.
PDP 는 제 1 실시형태의 경우와 유사한 방법으로 구동된다.
더욱 상세하게는, 리셋 방전은, 도 17 또는 도 23 에 도시된 양태인 행 전극 리셋 펄스가 행 전극 Y 에 인가되어, 음극 열 전극 방전에 기초한 대향 방전이 행 전극 Y 와 열 전극 D 사이에서 생성되는 방법으로 발생한다.
그 결과, 제 1 실시형태와 같이, PDP 의 다크 콘트라스트를 향상시키는 효과는 리셋 방전의 대향 방전에 의해 나타나고, 리셋 방전에 후속하는 어드레스 방전의 방전 개시 전압 저하의 효과는 리셋 방전에 의해 MgO 결정체 층 (17B) 으로부터 방전 셀 C 로 방출된 2 차 전자에 의해 나타난다.
또한, MgO 결정체 층 (17B) 이 CL 방출 결정체 MgO 결정체를 포함하여 형성된 경우, 다크 콘트라스트는 제 1 실시형태의 경우와 같이, 방전 강도의 감소 및 방전 지연의 단축에 의해 더욱 향상될 수 있다. 동시에, CL 방출 MgO 결정체는 방전 가스의 크세논으로부터 생성된 진공 자외선에 의한 PL 방출 (포토루미네센스 방출) 을 제공하여 PL 자외선을 생성하고, 이 PL 자외선 복사는 형광체 층 (17) 의 형광재 층 (17A) 을 형광하도록 여기시켜, PDP 의 휘도가 증가될 수 있다.
각각의 실시형태에서의 PDP 는, 하이레벨 개념으로서, 방전 공간을 통해 대향하는 한쌍의 기판, 기판쌍 중 한편에 위치된 복수의 행 전극쌍, 행 전극쌍을 교차하는 방향으로 연장하도록 또 다른 기판측에 위치하고, 각각 행 전극쌍과 교차하는 방전 공간 부분에서 단위 발광 영역을 형성하는 복수의 열 전극, 및 열 전극과 행 전극쌍 사이의 단위 발광 영역에 대면하는 부분에 위치한 형광체 층을 포함하는 PDP 이고, 방전 가스는 방전 공간 내에 봉입되며, 2 차 전자 방출 재료는 형광체 층 각각에 포함되고, 2 차 전자 방출 재료는 전자선에 의해 여기되고 200 나노미터 내지 300 나노미터의 파장 영역 내에 피크를 갖는 음극-루미네센스 방출을 제공하는 특성을 갖는 산화 마그네슘 결정체를 포함하는 산화 마그네슘이다. 각각의 실시형태에서의 PDP 에 대한 구동 방법은 하이레벨 개념으로서, 구동 단계가 행 전극쌍을 구성하는 행 전극 중 한 편에 전압 펄스를 인가하고, 전압 펄스가 인가된 일 측의 행 전극에 비해 부극측상에 열 전극의 전위를 설정하여, 열 전극과 일 측의 행 전극 사이에 형광체 층을 사이에 두고 대향 방전이 생성되는 단계를 포함하는 PDP 에 대한 구동 방법을 포함한다.
이 실시형태의 PDP 에 따라, 대응하는 단위 발광 영역에 대면하는 위치에서 형성된 형광체 층은 2 차 전자 방출 재료를 포함하고, 대향 방전은 형광체 층을 사이에 두고 위치한 행 전극쌍 중 일 측의 행 전극과 대응하는 열 전극 사이에서 생성되어, 방전의 발생시에 단위 발광 영역내의 방전 가스로부터 생성된 양이온은 형광체 층에 포함된 2 차 전자 방출 재료와 충돌하고, 2 차 전자는 2 차 전자 방출 재료로부터 단위 발광 영역으로 방출된다.
그 결과, 일 측의 행 전극과 열 전극 사이에서 대향 방전에 후속하여 수행되는 방전은 단위 발광 영역 내에 존재하는 2 차 전자로 인해 발생하기 쉽고, 후속 방전의 방전 개시 전압은 저하된다.
또한, 일 측의 행 전극과 열 전극 사이에서 발생하는 대향 방전이 PDP 의 구동시에 모든 단위 발광 영역을 초기화하는 리셋 방전으로서 작용하는 경우, 이들 대향 방전은 PDP 의 패널면을 형성하는 기판쌍 중의 기판으로부터 공간을 두고 위치한 단위 발광 영역의 실질적으로 중앙부에서 수행된다. 따라서, 패널면에서 인식된 리셋 방전에 기초한 발광은, 리셋 방전이 패널면 근처 위치의 행 전극 사이에서의 표면 방전에 의해 수행되는 경우보다 감소한다. 따라서, 리셋 방전에 기초하고 화상의 계조 디스플레이와 관계없는 발광으로 인해 다크 콘트라스트가 저하되는 것이 방지되고, PDP 의 다크 콘트라스트의 향상이 획득될 수 있다.
또한, 실시형태에서의 PDP 에 대한 구동 방법에 따라, 일 측의 행 전극과 열 전극 사이의 대향 방전은, 전압 펄스가 일 측의 행 전극에 인가되고, 전압 펄스가 인가된 일 측의 행 전극에 비해 부전극측상에 열 전극의 전위가 설정되는 방법으로 생성된다. 그 결과, 대향 방전에 의해 방전 가스로부터 생성된 양이온은 부전극측으로 작용하는 열 전극쪽으로 진행하여 형광체 층에 포함된 2 차 전자 방출 재료와 충돌한다. 따라서, 2 차 전자는 2 차 전자 방출 재료로부터 단위 발광 영역으로 효율적으로 방출된다.
이 발명의 다른 실시형태는 도면을 참조하여 더 설명될 것이다. 도 1 을 참조하면, 구동 제어 회로 (56) 는 먼저 입력 영상 신호의 각각의 화소를 모든 화소의 휘도 레벨을 256 계조으로 표현하는 8 비트 화소 데이터로 변환하고, 오차 확산 프로세스 및 디더 프로세스로 구성된 다중-계조 프로세스를 화소 데이터에 적용한다. 더욱 상세하게는, 먼저, 오차 확산 프로세스에서, 화소 데이터의 상위 6 비트는 디스플레이 데이터로서 설정되고, 나머지 하위 2 비트는 오차 데이터로 설정된다. 각각의 주변 화소에 대응하는 화소 데이터의 에러 데이터가 가중되고 가산되어, 합의 결과가 디스플레이 데이터에 반영됨으로써 6 비트의 오차 확산-프로세스 화소 데이터가 획득된다. 이러한 오차 확산 프로세스에 따라, 원래 화소의 하위 2 비트에 대한 휘도가 주변 화소에 의해 의사 방식 (pseudo fashion) 으로 표현되어, 8 비트 화소 데이터와 동등한 휘도 계조 표현이, 8 비트 보다 적은 수의 6 비트 디스플레이 데이터에 의해 허용된다. 후속하여, 구동 제어 회로 (56) 는 오차 확산 프로세스에 의해 획득된 6 비트 오차 확산 프로세스 화상 데이터에 대해 디더 프로세스를 실행한다. 디더 프로세스에서, 서로 인접한 복수의 화소는 1 화소 단위로 설정되고, 서로 상이한 계수값으로 형성된 디더 계수가 화소 단위내의 화소에 대응하는 오차 확산 프로세스 화소 데이터에 각각 할당되고 가산되어, 디더 가산 화소 데이터를 획득한다. 이러한 디더 계수의 가산에 따라, 전술한 바와 같이, 원래 화상을 화소 단위로 보는 경우, 8 비트에 대응하는 휘도가 디더-가산 화소 데이터의 상위 4 비트에 의해 표현될 수 있다. 따라서, 구동 제어 회로 (56) 는 디더-가산 화소 데이터의 상위 4 비트를 도 26 에 도시된 바와 같이 16 계조에 의해 모든 휘도 레벨을 표현하는 4 비트의 다중 계조 화소 데이터 PDS 로 변환한다. 또한, 구동 제어 회로 (56) 는 다중 계조 화소 데이터 PDS 를 도 26 에 도시된 바와 같은 데이터 변환표에 따라 14 비트의 화소 구동 데이터 GD 로 변환한다. 또한, 구동 제어 회로 (56) 는 이러한 화소 구동 데이터 GD 의 W제 1 내지 제 14 비트를 서브필드 SF1 내지 SF14 (후술함) 에 각각 대응시키고, 서브필드 SF 에 대응하는 비트 공간을 화소 구동 데이터 비트로서 각각의 디스플레이 라인 (m 개의 비트 공간으로 넘버링) 마다 어드레스 드라이버 (55) 에 공급한다.
또한, 구동 제어 회로 (56) 는 상기 구조의 PDP (50) 를 구동하는 다양한 제어 신호를 도 27 에 도시된 바와 같은 발광 구동 순서에 따라 X 전극 드라이버 (51), Y 전극 드라이버 (53) 및 어드레스 드라이버 (55) 로 구성된 패널 드라이버에 공급한다. 더욱 상세하게는, 도 27 에 도시된 바와 같은 1 필드 (1 프레임) 디스플레이 기간내의 선두 서브필드 SF1 에서, 구동 제어 회로 (56) 는 패널 드라이버에, 제 1 리셋 단계 R1, 제 1 선택 기록 어드레스 단계 W1W 및 미소 발광 단계 LL 에 각각 대응하는 구동을 연속적으로 수행하는 다양한 제어 신호를 공급한다. 이러한 서브필드 SF1 에 후속하는 서브필스 SF2 에서, 구동 제어 회로 (56) 는 패널 드라이버에 제 2 리셋 단계 R2, 제 2 선택 기록 단계 W2W 및 서스테인 단계 I 각각에 대응하는 구동을 연속적으로 수행하는 다양한 제어 신호를 공급한다. 또한, 서브필드 SF3 내지 SF14 각각에서, 구동 제어 회로 (56) 는 패널 드라이버에 선택 소거 어드레스 단계 WD 및 서스테인 단계 I 각각에 대응하는 구동을 연속적으로 수행하는 다양한 제어 신호를 공급한다. 또한, 1 필드 디스플레이 기간내의 최후미 서브필드 SF14 에 한정하여 서스테인 단계 I 의 실행 후에, 구동 제어 회로 (56) 는 패널 드라이버에 소거 단계 E 에 각각 대응하는 구동을 연속적으로 수행하는 다양한 제어 신호를 공급한다.
패널 드라이버, 즉, X 전극 드라이버 (51), Y 전극 드라이버 (53) 및 어드레스 드라이버 (55) 는 도 28 에 도시된 바와 같은 다양한 구동 펄스를 생성하고, 구동 제어 회로 (56) 로부터 공급된 다양한 제어 신호에 따라 PDP (50) 의 행 전극 X 및 Y 와 열 전극 D 에 구동 펄스를 공급한다.
도 28 에서는, 도 27 에 도시된 서브필드 SF1 내지 SF 14 중에서 서브필드 SF1 내지 SF3 및 최후미 서브필드 SF14 의 동작만이 추출되고 설명된다.
가장 먼저, 서브필드 SF1 의 제 1 리셋 단계 R1 중 전반부에서, Y 전극 드라이버 (53) 는 모든 행 전극 Y1 내지 Yn 에, 시간의 경과에 따른 리딩 에지에서의 전위 변화가 후술할 서스테인 펄스보다 완만한 파형인 정극의 리셋 펄스 RP1Y1 을 인가한다. 또한, 리셋 펄스 RP1Y1 의 피크 전위는 서스테인 펄스의 피크 전위보다 높고, 후술할 리셋 펄스 RP2Y1 의 피크 전위보다 낮다. 또한, 한편, 어드레스 드라이버 (55) 는 접지 전위 (0 볼트) 의 상태로 열 전극 D1 내지 Dm 을 설정한다. 또한, 한편, X 전극 드라이버 (51) 는 모든 행 전극 X1 내지 Xn 에, 이러한 리셋 펄스 RP1Y1 와 극이 동일하고, 피크 전위가 리셋 펄스 RP1Y1 의 인가에 의해 발생한 행 전극 X 와 Y 사이의 표면 방전을 방지할 수 있는 리셋 펄스 RP1X 를 인가한다. 또한, 한편, 표면 방전이 행 전극 X 와 Y 사이에서 발생하지 않는 한, X 전극 드라이버 (51) 는 리셋 펄스 RP1X 의 인가 대신 행 전극 X1 내지 Xn 을 접지 전위 (0 볼트) 로 설정할 수도 있다. 여기서, 제 1 리셋 단계 R1 의 전반부에서, 약한 제 1 리셋 방전은 전술한 바와 같이 리셋 펄스 RP1Y1 의 인가에 따라, 모든 화소 셀 C 내의 행 전극 Y 와 열 전극 D 사이에 발생된다. 즉, 제 1 리셋 단계 R1 의 전반부에서, 전압이 행 전극 Y 와 열 전극 D 사이에 인가되고, 전자인 전극 Y 는 양극측으로 유지되고, 후자인 전극 D 는 음극측으로 유지되어, 전류가 행 전극 Y 로부터 열 전극 D 로 흐르는 방전 (이하, "열측 음극 방전") 이 제 1 리셋 방전으로서 발생된다. 이러한 제 1 리셋 방전에 따라, 부극의 벽전하 및 정극의 벽전하는 각각 모든 화소 셀 PC 내의 행 전극 Y 의 근처 및 열 전극 D 의 근처에서 형성된다.
후속하여, 서브필드 SF1 의 제 1 리셋 단계 R1 의 후반부에서, Y 전극 드라이버 (53) 는 시간의 경과에 따른 리딩 에지에서 전위 변화가 완만한 부극의 리셋 펄스 RP1Y2 을 생성하여, 모든 행 전극 Y1 내지 Yn 에 리셋 펄스 RP1Y2 를 인가한다. 또한, 리셋 펄스 RP1Y2 의 부 (네거티브) 피크 전위는 후술할 부극의 기록 스캔 펄스 SPW 의 피크 전위보다 높은 전위 즉, 0 볼트 근처의 전위에서 설정된다 그 이유는, 리셋 펄스 RP1Y2 의 피크 전위가 기록 스캔 펄스 SPW 의 피크 전위보다 낮게 되는 경우, 강한 방전이 행 전극 Y 와 열 전극 D 사이에서 발생하여, 열 전극 D 의 근처에서 형성돼 있는 벽 전하를 대폭 소거하고, 제 1 선택 기록 어드레스 단계 W1W 의 어드레스 방전이 불안정하게 된다. 한편, X 전극 드라이버 (51) 는 모든 행 전극 X1 내지 Xn 을 접지 전위 (0 볼트) 로 설정한다. 또한, 제 1 리셋 방전에 따라 행 전극 X 와 Y 근처에 형성돼 있는 벽 전하를 고려시에, 리셋 펄스 RP1Y2 의 피크 전위는 행 전극 X 와 Y 사이에 제 2 리셋 방전을 확실히 발생시킬 수 있는 최하위 전위이다. 여기서, 제 1 리셋 단계 R1 의 후반부에서, 제 2 리셋 방전은 전술한 바와 같은 리셋 펄스 RP1Y2 의 인가에 따라, 모든 화소 셀 C 내의 행 전극 X 와 Y 사이에 발생된다. 제 2 리셋 방전으로 인해, 각각의 필셀 셀 PC 내의 행 전극 X 와 Y 근처에 형성돼 있는 벽 전하가 소거되어, 모든 화소 셀 PC 가 소등 모드로 초기화된다. 또한, 약한 방전이, 리셋 펄스 RP1Y2 의 인가에 따라 모든 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 발생된다. 약한 방전으로 인해, 열 전극 D 의 근처에 형성돼어 있는 정극의 벽전하는 소거되고, 벽전하는 선택 기록 어드레스 방전이 후술할 제 1 선택 기록 어드레스 단계 W1W 에서 적당히 발생될 수 있는 양으로 조정된다.
후속하여, 서브필드 SF1 의 선택 기록 어드레스 단계 W1W 에서, Y 전극 드라이버 (53) 는 부극의 피크 전위를 갖는 기록 스캔 펄스 SPW 를 행 전극 Y1 내지 Yn 에 연속적이고 선택적으로 인가하고, 도 28 에 도시된 바와 같은 부극의 소정의 베이스 전위를 갖는 베이스 펄스 BP- 를 행 전극 Y1 내지 Yn 에 동시에 인가한다. 한편, 어드레스 드라이버 (55) 는 먼저 서브필드 SF1 에 대응하는 화소 구동 데이터 비트를 펄스 전압이 데이터 비트의 로직 레벨에 대응하는 화소 데이터 펄스 DP 로 변환한다. 예를 들어, 어드레스 드라이버 (55) 에 화소 셀 PC 를 점등 모드로 설정하는 로직 레벨 "1" 의 화소 구동 데이터 비트가 공급된 경우, 어드레스 드라이버 (55) 는 데이터 비트를 정극의 피크 전위를 갖는 화소 데이터 펄스 DP 로 변환한다. 반면에, 화소 셀 PC 를 소등 모드로 설정하는 로직 레벨 "0" 의 화소 구동 데이터 비트는 저 전압 (0 볼트) 의 화소 데이터 펄스 DP 로 변환된다. 또한, 어드레스 드라이버 (55) 는 이러한 화소 데이터 펄스 DP 를 디스플레이 라인마다 각각의 기록 스캔 펄스 SPW 의 인가 타이밍과 동기적으로 열 전극 D1 내지 Dm 에 인가한다 (m 개의 펄스로 넘버링). 기록 스캔 펄스 SPW 와 동시에, 선택 기록 어드레스 방전이, 높은 전압의 화소 데이터 펄스 DP 가 인가되었고, 점등 모드로 설정될 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에 발싱된다. 또한, 한편, 기록 스캔 펄스 SPW 에 대응하는 전압이 행 전극 X 와 Y 사이에 또한 인가된다. 그러나, 이 단계에서, 모든 화소 셀 PC 는 소등 모드 즉, 벽전하가 소거된 상태에 있게 되어, 이러한 기록 스캔 펄스 SPW 의 인가만으로는 행 전극 X 와 Y 사이에 방전이 발생되지 않는다. 따라서, 서브필드 SF1 의 제 1 선택 기록 어드레스 단계 W1W 에서, 선택 기록 어드레스 방전은 기록 스캔 펄스 SPW 및 높은 전압의 화소 데이터 펄스 DP 의 인가에 따라, 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에서만 발생된다. 그 결과, 화소 셀 PC 는, 벽전하가 화소 셀 PC 내의 행 전극 X 의 근처에 존재하지 않지만, 정극의 벽전하 및 부극의 벽전하가 각각 행 전극 Y 의 근처 및 열 전극 D 의 근처에서 형성되는 소등 모드의 상태로 설정된다. 반면에, 전술한 바와 같은 선택 기록 어드레스 방전은, 소등 모드로 설정하는 저 전압 (0 볼트) 의 화소 데이터 펄스가 기록 스캔 펄스 SPW 와 동시에 인가된 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에서 발생하지 않는다. 결과적으로, 이러한 화소 셀 PC 는 제 1 리셋 단계 R1 에서 초기화되었던 소등 모드의 상태 즉, 어떠한 방전도 행 전극 Y 와 열 전극 D 사이 및 행 전극 X 와 Y 사이에서 발생되지 않는 상태를 유지한다.
후속하여, 서브필드 SF1 의 미소 발광 단계 LL 에서, Y 전극 드라이버 (53) 는 도 28 에 도시된 바와 같은 정극의 소정의 피크 전위를 갖는 미소 발광 펄스 LP 를 행 전극 Y1 내지 Yn 에 동시에 인가한다. 방전 (이하 "미소 발광 방전") 은 이러한 미소 발광 펄스 LP 의 인가에 따라 점등 모드로 설정된 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 발생된다. 즉, 미소 발광 단계 LL 에서, 방전이 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 발생하지만, 어떠한 방전도 행 전극 X 와 Y 사이에서 발생하지 않는 전위가 행 전극 Y 에 인가되어, 미소 발광이 점등 모드로 설정된 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서만 발생된다. 이 프로세스에서, 미소 발광 펄스의 피크 전위는 후술할 서브필드 SF2 이하의 서스테인 단계 I 에서 인가된 서스테인 펄스 IP 의 피크 전위보다 낮고, 예를 들어, 후술할 선택 소거 어드레스 단계 WD 에서 행 전극 Y 에 인가된 베이스 전위에 일치한다. 또한, 도 28 에 도시된 바와 같이, 미소 발광 펄스 LP 전위의 상승 구간에서의 시간 경과에 따른 변화율은 리셋 펄스 (RP1Y1 또는 RP2Y1) 의 상승 구간에서의 변화율보다 높게 된다. 즉, 미소 발광 펄스 LP 의 리딩 에지에서의 전위 변화는 리셋 펄스의 리딩 에지에서의 전위 변화보다 가파르게 되어, 제 1 리셋 단계 R1 및 제 2 리셋 단계 R2 에서 발생된 제 1 리셋 방전보다 큰 방전을 유도한다. 여기서, 이러한 방전은 전술한 바와 같은 열측 음극 방전이고, 펄스 전압이 서스테인 펄스 IP 의 펄스 전압보다 낮은 미소 발광 펄스 LP 에 의해 발생된 방전이다. 따라서, 미소 발광 방전에 의해 생성된 발광 휘도는 행 전극 X 와 Y 사이에서 발생된 서스테인 방전 (후술함) 에 의한 발광 휘도보다 낮다. 즉, 미소 발광 단계 LL 는 미소 발광 방전으로서, 제 1 리셋 방전에서보다 높은 휘도 레벨의 발광을 수반하지만, 관련 휘도 레벨이 서스테인 방전에서보다 낮은 방전, 즉 디스플레이에 사용될 정도로 충분히 미소한 발광을 수반하는 방전을 유도한다. 미소 발광 단계 LL 직전에 수행되는 제 1 선택 기록 어드레스 단계 W1W 에서, 선택 기록 어드레스 방전이 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 발생된다. 따라서, 서브필드 SF1 에서, 휘도 레벨 "0" 보다 높은 1 휘도 레벨 계조에 대응하는 휘도는, 이러한 선택 기록 어드레스 방전에 관련된 발광 및 미소 발광 방전에 관련된 발광에 의해 표현된다.
또한, 미소 발광 방전 이후, 부극의 벽전하 및 정극의 벽전하가 각각 행 전극 Y 의 근처 및 열 전극 D 의 근처에서 형성된다.
후속하여, 서브필드 SF2 의 제 2 리셋 단계 R2 의 전반부에서, Y 전극 드라이버 (53) 는 모든 행 전극 Y1 내지 Yn 에, 시간의 경과에 따른 리딩 에지에서의 전위 변화가 후술할 서스테인 펄스에서보다 완만한 파형의 정극의 리셋 펄스 RP2Y1 을 인가한다. 또한, 리셋 펄스 RP2Y1 의 피크 전위는 리셋 펄스 RP1Y1 의 피크 전위보다 높다. 또한, 한편, 어드레스 드라이버 (55) 는 열 전극 D1 내지 Dm 을 접지 전위 (0 볼트) 상태로 설정하고, X 전극 드라이버 (51) 는 모든 행 전극 X1 내지 Xn 에, 리셋 펄스 RP2Y1 의 인가에 의해 생성된, 행 전극 X 와 Y 사이의 표면 방전을 방지할 수 있는 피크 전위를 갖는 정극의 리셋 펄스 RP2X 를 인가한다. 또한, 표면 방전이 행 전극 X 와 Y 사이에서 발생하지 않는 한, X 전극 드라이버 (51) 는 모든 행 전극 X1 내지 Xn 에 리셋 펄스 RP2X 를 인가하지 않고 접지 전위 (0 볼트) 로 설정할 수도 있다. 리셋 펄스 RP2Y1 의 인가에 따라, 미소 발광 단계 LL 의 열측 음극 방전보다 약한 제 1 리셋 방전이, 열 측 음극 방전이 이러한 미소 발광 단계 LL 에서 발생되지 않은 각각의 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 발생된다. 즉, 제 2 리셋 단계 R2 의 전반부에서, 전압은 양극측으로 유지된 행 전극 Y 와 음극측으로 유지된 열 전극 D 사이에 인가되어, 전류가 행 전극 Y 로부터 열 전극 D 로 흐르는 열측 음극 방전이 제 1 리셋 방전으로서 발생된다. 반면에, 미소 발광 방전이 이미 미소 발광 단계 LL 에서 발생된 화소 셀 PC 내에서는, 리셋 펄스 RP2Y1 의 인가에도 불구하고 방전이 발생되지 않는다. 따라서, 제 2 리셋 단계 R2 의 전반부의 종료 직후, 부극의 벽전하 및 정극의 벽전하가 각각 모든 화소 셀 PC 내의 행 전극 Y 의 근처 및 열 전극 D 의 근처에서 형성되는 상태가 확립된다. 후속하여, 서브필드 SF2 의 제 2 리셋 단계 R2 의 후반부에서, Y 전극 드라이버 (53) 는 행 전극 Y1 내지 Yn 에, 시간의 경과른 따른 리딩 에지에서의 전위 변화가 완만한 부극의 리셋 펄스 RP2Y2 를 인가한다. 또한, 제 2 리셋 단계 R2 의 후반부에서, X 전극 드라이버 (51) 는 정극의 소정의 베이스 전위를 갖는 베이스 펄스 BP+ 를 각각의 행 전극 X1 내지 Xn 에 인가한다. 이 프로세스에서, 부극의 리셋 펄스 RP2Y2 및 정극의 베이스 펄스 BP+ 의 인가에 따라, 제 2 리셋 방전이 모든 화소 셀 PC 내의 행 전극 X 와 Y 사이에서 발생된다. 또한, 제 1 리셋 방전에 따라 행 전극 X 및 Y 의 근처에서 형성된 벽전하를 고려시에, 각각의 리셋 펄스 RP2Y2 및 베이스 펄스 BP+ 의 피크 전위는 행 전극 X 와 Y 사이에서 제 2 리셋 방전을 확실히 발생시킬 수 있는 최하위 전위이다. 또한, 리셋 펄스 RP2Y2 의 부 피크 전위는 부극의 기록 스캔 펄스 SPW 의 피크 전위보다 높은 전위 즉, O 볼트 근처의 전위로 설정된다. 그 이유는, 리셋 펄스 RP2Y2 의 피크 전위가 기록 스캔 펄스 SPW 의 피크 전위보다 낮게 되는 경우, 강한 방전이 행 전극 Y 와 열 전극 D 사이에서 발생되어, 열 전극 D 근처에서 형성된 벽전하를 대폭 소거함으로써 제 2 선택 기록 어드레스 단계 W2W 에서의 어드레스 방전이 불안정하게 되기 때문이다. 여기서, 제 2 리셋 단계 R2 의 후반부에서 발생된 제 2 리셋 방전으로 인해, 각각의 화소 셀 PC 내의 행 전극 X 및 Y 의 근처에서 형성된 벽전하가 소거되어, 모든 화소 셀 PC 가 소등 모드로 초기화된다. 또한, 리셋 펄스 RP2Y2 의 인가에 따라, 약한 방전이 또한 모든 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 발생된다. 이러한 방전으로 인해, 열 전극 D 의 근처에서 형성된 정극의 벽전하의 일부가 소거되고, 벽전하는 선택 기록 어드레스 방전이 제 2 선택 기록 어드레스 단계 W2W 에서 적당히 발생될 수 있는 양으로 조정된다.
후속하여, 서브필드 SF2 의 제 2 선택 기록 어드레스 단계 W2W 에서, Y 전극 드라이버 (53) 는 부극의 피크 전위를 갖는 기록 스캔 펄스 SPW 을 행 전극 Y1 내지 Yn 에 연속적으로 및 선택적으로 인가하고, 도 28 에 도시된 바와 같은 부극의 소정의 베이스 전위를 갖는 베이스 펄스 BP- 를 행 전극 Y1 내지 Yn 에 동시에 인가한다. X 전극 드라이버 (51) 는 제 2 리셋 단계 R2 의 후반부에서 행 전극 X1 내지 Xn 에 인가된 베이스 펄스 BP+ 를, 제 2 선택 기록 어드레스 단계 W2W 에 이어서, 각각의 행 전극 X1 내지 Xn 에 인가한다. 또한, 베이스 펄스 BP- 및 BP+ 각각의 전위는, 기록 스캔 펄스 SPW 가 인가되지 않는 기간 동안 행 전극 X 와 Y 사이의 전압이 화소 셀 PC 의 방전 개시 전압보다 낮게 되는 전위로 설정된다. 또한, 제 2 선택 어드레스 단계 W2W 에서, 어드레스 드라이버 (55) 는 먼저 서브필드 SF2 에 대응하는 화소 구동 데이터 비트를, 펄스 전압이 데이터 비트의 로직 레벨에 대응하는 화소 데이터 펄스 DP 로 변환한다. 예를 들어, 어드레스 드라이버 (55) 에 화소 셀 PC 를 점등 모드로 설정하는 로직 레벨 "1" 의 화소 구동 데이터 비트가 공급된 경우, 어드레스 드라이버 (55) 는 데이터 비트를 정극의 피크 전위를 갖는 화소 데이터 펄스 DP 로 변환한다. 반면에, 화소 셀 PC 를 소등 모드로 설정하는 로직 레벨 "0" 의 화소 구동 데이터 비트는 저전압 (0 볼트) 의 화소 펄스 DP 로 변환된다. 또한, 어드레스 드라이버 (55) 는 이러한 데이터 펄스 DP 를 열 전극 D1 내지 Dm 에, 디스플레이 라인마다 각각의 기록 스캔 펄스 SPW 의 인가 타이밍과 동기적으로 인가한다 (m 개의 펄스로 넘버링). 기록 스캔 펄스 SPW 와 동시에, 선택 기록 어드레스 방전은, 고 전압의 화소 데이터 펄스 DP 가 인가되었고, 점등 모드로 설정될 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에 발생된다. 또한, 이러한 선택 기록 어드레스 방전 직후, 약한 방전이 화소 셀 PC 내의 행 전극 X 와 Y 사이에서 또한 발생된다. 더욱 상세하게는, 기록 스캔 펄스 SPW 가 인가된 후, 베이스 펄스 BP- 및 BP+ 에 대응하는 전압이 행 전극 X 와 Y 사이에 인가된다. 그러나, 전압은 각각의 화소 셀 PC 의 방전 개시 전압보다 낮게 설정되기 때문에, 이러한 전압의 인가만으로는 화소 셀 PC 내에서 어떠한 방전도 생성되지 않는다. 반면에, 선택 기록 어드레스 방전이 발생되는 경우, 선택 기록 어드레스 방전에 의해 발생된 베이스 펄스 BP- 및 BP+ 에 기초한 전압 인가만으로 행 전극 X 와 Y 사이에 방전이 발생된다. 이러한 방전은 베이스 펄스 BP+ 가 행 전극 X 에 인가되지 않는, 제 1 선택 기록 어드레스 단계 W1W 에서는 발생되지 않는다. 이러한 방전 및 선택 기록 어드레스 방전으로 인해, 화소 셀 PC 는 정극의 벽전하, 부극의 벽전하, 및 부극의 벽전하가 각각 행 전극 Y 의 근처, 행 전극 X 의 근처 및 열 전극 D 의 근처에서 형성되는 상태 즉, 점등 모드로 설정된다. 반면에, 전술한 바와 같은 선택 기록 어드레스 방전은 점등 모드를 설정하는 저전압 (0 볼트) 의 화소 데이터 펄스 DP 가 기록 스캔 펄스 SPW 와 동시에 인가된 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에서 발생되지 않는다. 따라서, 어떠한 방전도 행 전극 X 와 Y 사이에서는 발생되지 않는다. 결과적으로, 화소 셀 PC 는 직전의 상태 즉, 화소 셀 PC 가 제 2 리셋 단계 R2 에서 초기화되었던 소등 모드의 상태를 유지한다.
후속하여, 서브필드 SF2 의 서스테인 단계 I 에서, Y 전극 드라이버 (53) 는 정극의 피크 전위를 갖는 서스테인 펄스 IP 의 1 펄스를 생성하여, 펄스를 행 전극 Y1 내지 Yn 에 동시에 인가한다. 한편, X 전극 드라이버 (51) 는 행 전극 X1 내지 Xn 을 접지 전위 (0 볼트) 의 상태로 설정하고, 어드레스 드라이버 (55) 는 열 전극 D1 내지 Dn 을 접지 전위 (0 볼트) 의 상태로 설정한다. 서스테인 펄스 IP 의 인가에 따라. 서스테인 방전은 전술한 바와 같이 점등 모드로 설정된 화소 셀 PC 내의 행 전극 X 와 Y 사이에서 발생된다. 이러한 서스테인 방전과 동시에 형광체 층 (17) 으로부터 조사된 광은 전면 투명 기판 (10) 을 통해 디스플레이 패널 디바이스 외부로 조사되어, 서브필드 SF1 의 휘도 중량에 대응하는 1 회의 디스플레이 발광이 이루어진다. 또한, 이러한 서스테인 펄스 IP 인가에 따라, 방전은 점등 모드로 설정된 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 또한 발생된다. 이러한 방전 및 서스테인 방전으로 인해, 부극의 벽전하는 화소 셀 PC 내의 행 전극 Y 의 근처에서 형성되고, 정극의 벽전하는 행 전극 X 및 열 전극 D 의 근처에 각각 형성된다. 또한, 이러한 서스테인 펄스 IP 의 인가 이후에, Y 전극 드라이버 (53) 는 행 전극 Y1 내지 Yn 에, 도 28 에 도시된 바와 같이 부극의 피크 전위를 갖고, 시간의 경과에 따른 리딩 에지에서의 전위 변화가 완만한 벽전하 조정 펄스 CP 를 인가한다. 이러한 벽전하 조정 펄스 CP 의 인가에 따라, 약한 소거 방전이, 전술한 바와 같은 서스테인 방전이 생성된 화소 셀 PC 내에서 발생되어, 여기서 형성된 벽전하의 일부가 소거된다. 그 결과, 화소 셀 PC 내의 벽전하량은, 다음의 선택 소거 어드레스 단계 WD 에서 선택 소거 어드레스 방전을 적당히 발생시킬 수 있는 양으로 조정된다.
후속하여, 서브필스 SF3 내지 SF14 각각의 선택 소거 어드레스 단계 WD 에서, Y 전극 드라이버 (53) 는 도 28 에 도시된 바와 같이 부극의 피크 전위를 갖는 소거 스캔 펄스 SPD 를 행 전극 Y1 내지 Yn 에 연속적으로 및 선택적으로 인가하고, 정극의 소정의 베이스 전위를 갖는 베이스 펄스 BP+ 를 각각의 행 전극 Y1 내지 Yn 에 인가한다. 또한, 베이스 펄스 BP+ 의 피크 전위는 선택 소거 어드레스 단계 WO 의 실행 기간 동안 행 전극 X 와 Y 사이에서 잘못된 방전을 방지할 수 있는 전위로 설정된다. 또한, X 전극 드라이버 (51) 는 선택 소거 어드레스 단계 WO 의 실행 기간 동안 각각의 행 전극 X1 내지 Xn 을 접지 전위 (0 볼트) 로 설정한다. 또한, 선택 소거 어드레스 단계 WD 에서, 어드레스 드라이버 (55) 는 먼저 서브필드 SF 에 대응하는 화소 구동 데이터 비트를 펄스 전압이 데이터 비트의 로직 레벨에 대응하는 화소 데이터 펄스 DP 로 변환한다. 예를 들어, 어드레스 드라이버 (55) 에 화소 셀 PC 를 점등 모드로부터 소등 모드로 시프팅하는 로직 레벨 "1" 의 화소 구동 데이터 비트가 공급된 경우, 어드레스 드라이버 (55) 는 데이터 비트를 정극의 피크 전위를 갖는 화소 데이터 펄스 DP 로 변환한다. 반면에, 어드레스 드라이버 (55) 에 화소 셀 PC 의 현재 상태를 유지하는 로직 레벨 "0" 의 화소 구동 데이터 비트가 공급된 경우, 어드레스 드라이버 (55) 는 데이터 비트를 저전압 (0 볼트) 의 화소 데이터 펄스 DP 로 변환한다. 또한, 어드레스 드라이버 (55) 는 이러한 화소 데이터 펄스 DP 를 열 전극 D1 내지 Dm 에, 디스플레이 라인마다 각각의 소거 스캔 펄스 SPD 의 인가 타이밍과 동기적으로 인가한다 (m 개의 펄스로 넘버링). 소거 스캔 펄스 SPD 와 동시에, 선택 소거 어드레스 방전은 고전압의 화소 데이터 펄스 DP 가 인가된 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 발생된다. 선택 소거 어드레스 방전으로 인해, 화소 셀 PC 는 정극의 벽전하 및 부극의 벽전하가 각각 행 전극 Y 및 X 의 근처 및 열 전극 D 의 근처에서 형성되는 상태, 즉 소등 모드의 상태로 설정된다. 반면에, 전술한 바와 같은 선택 소거 어드레스 방전은, 저전압 (0 볼트) 의 화소 데이터 펄스 DP 가 소거 스캔 펄스 SPD 와 동시에 인가된 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에서 발생되지 않는다. 결과적으로, 화소 셀 PC 는 직전의 상태 (점등 모드 또는 소등 모드) 를 유지한다.
후속하여, 서브필드 SF3 내지 SF14 각각의 서스테인 단계 I 에서, X 전극 드라이버 (51) 및 Y 전극 드라이버 (53) 는 도 28 에 도시된 바와 같이, 정극의 피크 전위를 갖는 서스테인 펄스 IP 를, 행 전극 X1 내지 Xn 및 Y1 내지 Yn 에, 행 전극 X 및 Y 에 교대로, 관련 서브필드의 휘도 중량에 대응하는 수만큼 (짝수번) 반복하여 인가한다. 이러한 서스테인 펄스 IP 가 인가되는 경우마다, 서스테인 방전은 점등 모드로 설정된 화소 셀 PC 내의 행 전극 X 와 Y 사이에서 발생된다. 이러한 서스테인 방전과 동시에 형광체 층 (17) 으로부터 조사된 광은 전면 투명 기판 (10) 을 통해 디스플레이 패널 디바이스 외부로 조사되어, 관련 서브필드 SF 의 휘도 중량에 대응하는 횟수의 디스플레이 발광이 이루어진다. 부극의 벽전하 및 정극의 벽전하는, 서브필드 SF2 내지 SF14 각각의 서스테인 단계 I 에 마지막으로 인가된 서스테인 펄스에 따라 서스테인 방전이 발생된 화소 셀 PC 내의 행 전극 Y 의 근처 및 행 전극 X 및 열 전극 D 의 근처에서 각각 형성된다. 또한, 이러한 마지막 서스테인 펄스 IP 의 인가 이후, Y 전극 드라이버 (53) 는 행 전극 Y1 내지 Yn 에, 도 28 에 도시된 바와 같이 부극의 피크 전위를 갖고, 시간의 경과에 따른 리딩 에지에서의 전위 변화가 완만한 벽전하 조정 펄스 CP 를 인가한다. 이러한 벽전하 조정 펄스 CP 의 인가에 따라, 약한 소거 방전이 전술한 바와 같이 서스테인 방전이 발생된 화소 셀 PC 내에 발생되고, 여기서 형성된 벽전하의 일부가 소거된다. 그 결과, 화소 셀 PC 내의 벽전하량은 다음의 선택 소거 어드레스 단계 WD 에서 선택 소거 어드레스 방전을 적당히 발생시킬 수 있는 양으로 조정된다.
또한, 마지막 서브필드 SF14 의 서스테인 단계 I 의 종료 후, Y 전극 드라이버 (53) 는 부극의 피크 전위를 갖는 소거 펄스 EP 를 모든 행 전극 Y1 내지 Yn 에 인가한다. 이러한 소거 펄스 EP 의 인가에 따라, 소거 방전은 점등 모드 상태인 화소 셀 PC 에서만 발생된다. 이러한 소거 방전으로 인해, 점등 모드 상태에 있었던 화소 셀 PC 는 소등 모드 상태로 시프트된다.
전술한 구동은 도 26 에 도시된 바와 같은 16 종류의 화소 구동 데이터 GD 에 기초하여 실행된다.
가장 먼저, 블랙 디스플레이 (휘도 레벨 0) 를 표현하는 제 1 계조보다 1 휘도 레벨 높은 휘도를 표현하는 제 2 계조에서, 화소 셀 PC 를 점등 모드로 시프트하는 선택 기록 어드레스 방전은 도 26 에 도시된 바와 같이 서브필드 SF1 내지 SF14 중 서브필드 SF1 에서만 발생되어, 점등 모드로 설정된 화소 셀 PC 는 미소 발광 방전을 생성한다 (사각형으로 표시). 선택 기록 어드레스 방전 및 미소 발광 방전에 의해 생성된 발광에서의 휘도 레벨은 1 회의 서스테인 방전에 의해 생성된 발광에서의 휘도 레벨보다 낮다. 따라서, 서스테인 방전에 의해 시각적으로 인식된 휘도 레벨이 "1" 로 설정된 경우, 휘도 레벨 "1" 보다 낮은 휘도 레벨 "α" 에 대응하는 휘도가 제 2 계조에서 표현된다.
후속하여, 이러한 제 2 계조보다 1 휘도 레벨 높은 휘도를 표현하는 제 3 계조에서, 화소 셀 PC 를 점등 모드로 설정하는 선택 기록 어드레스 방전은 서브필드 SF1 내지 SF14 중 서브필드 SF2 에서만 발생되고 (이중원으로 표시), 화소 셀 PC 를 소등 모드로 시프트하는 선택 소거 어드레스 방전은 다음 서브필드 SF3 에서 발생된다 (블랙원으로 표시). 따라서, 제 3 계조에서, 1 회의 서스테인 방전에 의해 생성된 발광은 서브필드 SF1 내지 SF14 중 서브필드 SF2 의 서스테인 단계 I 에서만 이루어지고, 휘도 레벨 "1" 에 대응하는 휘도가 표현된다.
후속하여, 이러한 제 3 계조보다 1 휘도 레벨 높은 휘도를 표현하는 제 4 계조에 있어서, 제 1 서브필드 SF1 에서, 화소 셀 PC 를 점등 모드로 설정하는 선택 기록 어드레스 방전이 발생되어, 점등 모드로 설정된 화소 셀 PC 는 미소 발광 방전을 하게 된다 (사각형으로 표시). 또한, 이러한 제 4 계조에서, 화소 셀 PC 를 점등 모드로 설정하는 선택 기록 어드레스 방전은 서브필드 SF1 내지 SF14 중 서브필드 SF2 에서만 발생되어 (이중원으로 표시), 화소 셀 PC 를 점등 모드로 시프트하는 선택 소거 어드레스 방전이 다음 서브필드 SF3 에서 발생된다 (블랙원으로 표시). 따라서, 제 4 계조에서, 휘도 레벨 "α" 에서의 발광이 서브필드 SF1 에서 이루어지고, 휘도 레벨 "1" 에서의 발광을 포함하는 서스테인 방전이 서브필드 SF2 에서 1 회 수행되어, 휘도 레벨 "α" 및 "1" 에 대응하는 휘도가 표현된다.
또한, 5 계조 내지 16 계조 각각에 있어서, 서브필드 SF1 에서, 화소 셀 PC 를 점등 모드로 설정하는 선택 기록 어드레스 방전이 발생되어, 점등 모드로 설정된 화소 셀 PC 는 미소 발광 방전을 생성하게 된다 (사각형으로 표시). 화소 셀 PC 를 소등 모드로 시프트하는 선택 소거 어드레스 방전은 관련 계조에 대응하는 1 서브필드에서만 발생된다 (블랙 원으로 표시). 따라서, 5 계조 내지 16 계조 각각에서, 미소 발광 방전이 서브필드 SF1 에서 발생되고, 1 회의 서스테인 방전이 서브필드 SF2 에서 발생된 후, 관련 계조에 대응한 수만큼 연속하는 서브필드에서 서브필드에 할당된 수만큼 서스테인 방전이 발생된다 (백색원으로 표시). 그 결과, 휘도 레벨 "α" + "1 필드 (또는 1 프레임) 디스플레이 기간에서 발생된 서스테인 방전의 총수" 에 대응하는 휘도가 제 5 계조 내지 제 16 계조 각각에서 시각적으로 인식된다.
결국, 도 26 에 도시된 바와 같은 구동에 따라, 휘도 레벨 "0" 내지 "255 + α" 의 휘도 범위가 도 26 에 도시된 바와 같이 16 개의 레벨로 표현된다.
이러한 구동에 따라, 발광 패턴 (점등 상태 및 소화 상태) 이 1 필드 디스플레이 기간 내에서 서로 전환되는 영역이 1 스크린 내에서 혼재하지 않기 때문에, 이러한 상태에서 나타나는 유사 윤곽이 방지된다.
여기서, 도 28 에 도시된 구동에 따라, 서브필드 SF1 의 제 1 리셋 단계 R1 및 서브필드 SF2 의 제 2 리셋 단계 R2 각각에서, 열 전극 D 가 음극측으로 설정되고, 행 전극 Y 가 양극측으로 설정되는 전압이 양 전극 사이에 인가되어, 전류가 행 전극 Y 로부터 열 전극 D 로 흐르는 열측 음극 방전이 제 1 리셋 방전으로서 발생된다. 따라서, 이러한 제 1 리셋 방전에서, 방전 가스내의 양이온이 열 전극 D 쪽으로 이동하는 경우, 양이온은 도 5 에 도시된 바와 같이 형광체 층 (17) 에 포함된 2 차 전자 방출 재료인 MgO 결정체와 충돌하여, MgO 결정체가 2 차 전자를 방출하게 한다. 특히, 도 1 에 도시된 플라즈마 디스플레이 디바이스의 PDP (50) 에서, 도 5 에 도시된 바와 같이 MgO 결정체가 방전 공간에 노출되어, 양이온과 충돌할 확률이 높아져서, 방전 공간으로 2 차 전자를 효율적으로 방출한다. 그 후, 이러한 2 차 전자에 기초한 프라이밍 동작으로 인해, 화소 셀 PC 의 방전 개시 전압이 저하되고, 따라서, 비교적 약한 리셋 방전이 발생될 수 있다. 결과적으로, 약한 리셋 방전으로 인해, 방전에 관련된 발광 휘도가 저하되어, 어두운 화상을 디스플레이하는 경우의 콘트라스트, 즉, 소위 "다크 콘트라스트" 가 향상된 디스플레이가 제공될 수 있다.
또한, 도 28 에 도시된 구동에 따라, 도 3 에 도시된 바와 같이, 제 1 리셋 방전은 전면 투명 기판 (10) 측에 형성된 행 전극 Y 와 배면 기판 (14) 측에 형성된 열 전극 D 사이에서 발생된다. 따라서, 전면 투명 기판 (10) 측으로부터 외부로 방출된 방전 광은, 리셋 방전이 전면 투명 기판 (10) 측에 모두 형성된 행 전극 X 와 Y 사이에서 발생되는 경우보다 저하되어, 다크 콘트라스트의 더 큰 향상이 획득될 수 있다.
또한, 도 26 내지 도 28 에 도시된 바와 같이, 선두 서브필드 SF1 에서, 모든 화소 셀 PC 를 소등 모드 상태로 초기화하는 리셋 방전이 발생된 후, 소등 모드 상태인 화소 셀 PC 를 점등 모드 상태로 시프트하는 선택 기록 어드레스 방전이 발생된다. 또한, SF2 에 후속하는 SF3 내지 SF14 중 1 서브필드에서, 점등 모드 상태인 화소 셀 PC 를 소등 모드 상태로 시프트하는 선택 소거 어드레스 방전을 포함하는 선택 소거 어드레스 방법이 사용된다. 따라서, 블랙 디스플레이 (휘도 레벨 "0") 가 도 26 에 도시된 바와 같은 제 1 계조에 대응하는 구동에 의해 표현되는 경우, 1 필드 디스플레이 기간 동안 발생된 방전은 선두 서브필드 SF1 에서 단지 리셋 방전일 뿐이다. 따라서, 1 필드 디스플레이 기간 동안 발생된 방전의 횟수는, 모든 화소 셀 PC 를 점등 모드 상태로 초기화하는 리셋 방전이 서브필드 SF1 에서 발생된 이후, 화소 셀 PC 를 소등 모드로 시프트하는 선택 소거 어드레스 방전이 발생되는 구동을 사용하는 경우보다 적게되어, 다크 콘트라스트가 향상될 수 있다.
또한, 도 26 내지 도 28 에 도시된 구동에서, 가장 작은 중량의 서브필드 SF1 에서, 서스테인 방전이 아닌, 미소 발광 방전이 디스플레이 화상에 기여하는 방전으로서 발생된다. 미소 발광 방전은 열 전극 D 와 행 전극 Y 사이에서 발생된 방전이고, 따라서, 미소 발광 방전에 의해 생성된 발광에서의 휘도 레벨은 행 전극 X 와 Y 사이에서 발생된 서스테인 방전의 경우보다 저하된다. 따라서, 블랙 디스플레이 (휘도 레벨 "0") 보다 1 휘도 레벨 높은 휘도 (제 2 계조) 가 이러한 미소 발광 방전에 의해 표현되는 경우, 휘도 레벨 "0" 과의 휘도차는 제 2 계조가 서스테인 방전에 의해 표현되는 경우보다 작다. 따라서, 저휘도 화상을 표현하는 경우의 계조 표현 능력은 높아진다. 또한, 제 2 계조에서, 리셋 방전은 서브필드 SF1 에 후속하는 서브필드 SF2 의 제 2 리셋 단계 R2 에서 발생되지 않아, 리셋 방전에 의해 발생된 다크 콘트라스트의 저하가 억제된다.
또한, 도 28 에 도시된 구동에서, 서브필드 SF1 의 제 1 리셋 단계 R1 에서, 제 1 리셋 방전을 유도하기 위해 행 전극 Y 에 인가된 리셋 펄스 RP1Y1 의 피크 전위는, 서브필드 SF2 의 제 2 리셋 단계 R2 에서, 제 1 리셋 방전을 유도하기 위해 행 전극 Y 에 인가된 리셋 펄스 RP2Y1 의 피크 전위보다 저하된다. 그 결과, 서브필드 SF1 의 제 1 리셋 단계 R1 에서, 모든 화소 셀 PC 를 동시에 리셋 방전하는 경우의 발광이 약화되어, 다크 콘트라스트의 저하가 억제된다.
또한, 도 26 내지 도 28 에 도시된 구동에 있어서, 휘도 중량이 두번째로 작은 서브필드 SF2 의 서스테인 단계 I 에서, 서스테인 방전은 1 회만 발생되어, 저휘도 화상을 표현하는 경우의 계조 표현 능력을 향상시킨다. 서브필드 SF2 의 서스테인 단계 I 에서, 서트테인 방전을 유도하는 서스테인 펄스 IP 는 1 회만 인가되어, 부극의 벽전하 및 정극의 벽전하는 1 회만 인가된 서스테인 펄스 IP 에 따라 발생된 서스테인 방전의 종료 이후 행 전극 Y 의 근처 및 열 전극 D 의 근처에서 각각 형성된다. 그 결과, 다음 서브필드 SF3 의 선택 소거 어드레스 단계 WD 에서, 열 전극 D 가 양극측인 방전 (이하 "열측 양극 방전") 은 열 전극 D 와 행 전극 Y 사이에서 선택 소거 어드레스 방전으로서 발생될 수 있다. 반면에, 연속하는 서브필드 SF3 내지 SF14 각각의 서스테인 단계 I 에서, 서스테인 펄스 IP 의 인가의 횟수는 짝수로 설정된다. 따라서, 각각의 서스테인 단계 I 의 종료 직후, 부극의 벽전하 및 정극의 벽전하는 각각 행 전극 Y 의 근처 및 열 전극 D 의 근처에서 형성되어, 열측 양극 방전이 각각의 서스테인 단계 I 에 후속하여 수행되는 선택 소거 어드레스 단계 WD 에서 허용된다. 따라서, 열 전극 D 에 정극의 펄스만이 인가되어, 어드레스 드라이버 (55) 의 비용의 상승이 억제된다. 또한, 도 1 에 도시된 PDP 에서, 2 차 전자 방출 재료인 CL 방출 MgO 결정체는, 각각의 화소 셀 PC 내의 전면 투명 기판 (10) 측에 형성된 산화 마그네슘 층 (13) 뿐만 아니라, 배면 기판 (14) 측에 형성된 형광체 층 (17) 에도 포함된다.
이러한 구성의 사용에 기초한 기능적 효과가 도 29 내지 도 30 을 참조하여 설명될 것이다.
또한, 도 29 는, 도 28 에 도시된 바와 같은 리셋 펄스 RP1Y1 또는 RP2Y1 이, CL 방출 MgO 결정체가 전술한 바와 같은 산화 마그네슘 층 (13) 과 형광체 층 (17) 중 산화 마그메슘 층 (13) 에만 포함된 소위 "종래 기술의 PDP" 에 인가되는 경우 발생된 열측 음극 방전에서의 방전 강도의 변화를 도시하는 그래프이다.
반면에, 도 30 은 리셋 펄스 RP1Y1 및 RP2Y1 이, CL 방출 MgO 결정체가 산화 마그네슘 층 (13) 및 형광체 층 (17) 모두에 포함된 본 발명에 따른 PDP (50) 에 인가된 열측 음극 방전에서의 방전 강도의 변화를 도시하는 그래프이다.
도 29 에 도시된 바와 같이, 종래 기술의 PDP 에 따라, 비교적 고강도의 열측 음극 방전은 리셋 펄스 RP1Y1 및 RP2Y1 의 인가에 따라 1 [밀리초] 이상 지속된다. 반면에 본 발명의 PDP (50) 에 따라, 열측 음극 방전은 도 30 에 도시된 바와 같이 약 0.04 [밀리초] 내에 종료한다. 즉, 종래 기술의 PDP 와 비교시에, 본 발명의 PDP (50) 은 열측 음극 방전에서 방전 지연 시간을 대폭 단축할 수 있다.
따라서, 열측 음극 방전이, PDP (50) 의 행 전극 Y 에 상승 구간에서의 전위 변화가 도 28 에 도시된 바와 같이 완만한 파형의 리셋 펄스 RP1Y1 및 RP2Y1 를 인가함으로써 발생된 경우, 방전은 행 전극 Y 의 전위가 펄스의 피크 전위에 도달하기 이전에 종료한다. 따라서, 열측 음극 방전은, 행 전극과 열 전극 사이에 인가된 전압이 낮은 단계에서 종료한다. 도 30 에 도시된 바와 같이, 방전 강도는 도 20 의 경우보다 상당히 저하된다.
즉, 상승시의 전위 변화가 완만한 파형을 갖는 도 28 에 도시된 바와 같은 리셋 펄스 RP1Y1 또는 RP2Y1 이, CL 방출 MgO 결정체가 산화 마그네슘 층 (13) 및 형광체 층 (17) 모두에 포함된 PDP (50) 에 인가되어, 낮은 방전 강도의 열측 음극 방전을 유도한다. 따라서, 이 방법에 의해 방전 강도가 상당히 낮은 열측 음극 방전이 리셋 방전으로서 발생될 수 있어, 화상의 콘트라스트, 특히 어두운 화상을 디스플레이 하는 경우의 다크 콘트라스트가 향상될 수 있다.
또한, 리셋 펄스 RP1Y1 또는 RP2Y1 의 상승시의 파형은 도 28 에 도시된 바와 같이 일정한 기울기의 파형으로 한정되지 않고, 예를 들어, 도 31 에 도시된 바와 같이 시간의 경과에 따라 기울기가 점진적으로 변화하는 파형일 수도 있다.
또한, 실시형태에서, PDP (50) 는 도 27 에 도시된 바와 같은 선택 소거 어드레스 방법을 사용하는 발광 구동 순서에 따라 구동되지만, 도 32 에 도시된 선택 기록 어드레스 방법을 사용하는 발광 구동 순서에 따라 구동될 수도 있다.
더욱 상세하게는, 구동 제어 회로 (56) 는 패널 드라이버에, 도 32 에 도시된 바와 같이, 1 필드 (1 프레임) 디스플레이 기간 중 선두 서브필드 SF1 에서, 제 1 리셋 단계 R1, 제 1 선택 기록 어드레스 단계 W1W 및 미소 발광 단계 LL 에 각각 대응하는 구동을 연속적으로 수행하는 다양한 제어 신호를 공급한다. 또한, 구동 제어 회로 (56) 는 패널 드라이버에, 1 필드 디스플레이 기간 중 서브필드 SF2 내지 SF14 각각에서, 제 2 선택 기록 단계 W2W, 서스테인 단계 I 및 소거 단계 E 에 각각 대응하는 구동을 연속적으로 수행하는 다양한 제어 신호를 공급한다. 또한, 구동 제어 회로 (56) 는 패널 드라이버에, 서브필드 SF2 에서 제 2 선택 기록 어드레스 단계 W2W 에 앞서, 제 2 리셋 단계 R2 에 대응하는 구동을 연속적으로 수행하는 다양한 제어 신호를 공급한다.
패널 드라이버, 즉 X 전극 드라이버 (51), Y 전극 드라이버 (53) 및 어드레스 드라이버 (55) 는 구동 제어 회로 (56) 로부터 공급된 다양한 제어 신호에 따라 도 33 에 도시된 바와 같은 다양한 구동 펄스를 생성하여, 생성된 펄스를 PDP (50) 의 열 전극 D 및 행 전극 X 및 Y 에 공급한다.
도 33 에서는, 도 32 에 도시된 서브필드 SF1 내지 SF14 중 선두 서브필드 SF1, 그에 후속하는 서브필드 SF2 및 최후미의 서브필드 SF14 에서의 동작만을 추출하여 설명하였다. 또한, 도 33 에서, 서브필드 SF1 의 제 1 리셋 단계, 제 1 선택 기록 어드레스 단계 W1W 및 미소 발광 단계 LL 에서의 동작 및, 서브필드 SF2 의 제 2 리셋 단계 R2 에서의 동작은 도 28 에 도시된 것과 각각 동일하고, 설명으로부터 생략될 것이다.
가장 먼저, 서브필드 SF2 내지 SF14 각각의 제 2 선택 기록 어드레스 단계 W2W 에서, Y 전극 드라이버 (53) 는 부극의 피크 전위를 갖는 기록 스캔 펄스 SPW 를 행 전극 Y1 내지 Yn 에 연속적으로 및 선택적으로 인가하고, 부극의 소정의 베이스 전위를 갖는 베이스 펄스 BP- 를 행 전극 Y1 내지 Yn 에 동시에 인가한다. 한편, X 전극 드라이버 (51) 는 정극의 소정의 베이스 전위를 갖는 베이스 펄스 BP+ 를 각각의 행 전극 X1 내지 Xn 에 인가한다. 또한, 베이스 펄스 BP- 및 BP+ 각각의 전위는, 기록 스캔 펄스 SPW 가 인가되지 않는 기간 동안 행 전극 X 와 Y 사이의 전압이 화소 셀 PC 의 방전 개시 전압보다 낮은 전위로 설정된다. 또한, 제 2 선택 어드레스 단계 W2W 에서, 어드레스 드라이버 (55) 는 먼저 서브필드 (SF2 내지 SF14) 각각에 대응하는 화소 구동 데이터 비트를, 펄스 전압이 데이터 비트의 로직 레벨에 대응하는 화소 데이터 펄스 DP 로 변환한다. 예를 들어, 어드레스 드라이버 (55) 에 화소 셀 PC 를 점등 모드로 설정하는 로직 레벨 "1" 의 화소 구동 데이터 비트가 공급된 경우, 어드레스 드라이버 (55) 는 데이터 비트를 정극의 피크 전위를 갖는 화소 데이터 펄스 DP 로 변환한다. 반면에, 화소 셀 PC 을 소등 모드로 설정하는 로직 레벨 "0" 의 화소 구동 데이터 비트는 저전압 (0 볼트) 의 화소 데이터 펄스 DP 로 변환된다. 또한, 어드레스 드라이버 (55) 는 이러한 화소 데이터 펄스 DP 를 열 전극 D1 내지 Dm 에, 디스플레이 라인마다 각각의 기록 스캔 펄스 SPW 의 인가 타이밍과 동기적으로 인가한다 (m 개의 펄스로 넘버링). 기록 스캔 펄스 SPW 와 동시에, 선택 기록 어드레스 방전은, 고전압의 화소 데이터 펄스 DP 가 인가되었고 점등 모드로 설정될 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에서 발생된다. 또한, 이러한 선택 기록 어드레스 방전 직후에, 약한 방전이 화소 셀 PC 내의 행전극 X 와 Y 사이에 또한 발생된다. 더욱 상세하게는, 기록 스캔 펄스 SPW 가 인가된 이후, 베이스 펄스 BP- 및 BP+ 에 대응하는 전압이 행 전극 X 와 Y 사이에 인가된다. 그러나, 전압이 각각의 화소 셀 PC 의 방전 개시 전압보다 저하되도록 설정되기 때문에, 이러한 전압의 인가에 의해 어떠한 방전도 화소 셀 PC 내에서 생성되지 않는다. 반면에, 선택 기록 방전이 생성되는 경우, 선택 기록 어드레스 방전에 의해 발생된 베이스 펄스 BP- 및 BP+ 에 기초한 전압 인가만으로 행 전극 X 와 Y 사이에 방전이 발생된다. 이러한 방전은, 베이스 펄스 BP+ 가 행 전극 X 에 인가되지 않은 제 1 선택 기록 어드레스 단계 W1W 에서 생성된다. 이러한 방전 및 선택 기록 어드레스 방전으로 인해, 화소 셀 PC 는, 정극의 벽전하, 부극의 벽전하 및 부극의 벽전하가 행 전극 Y 의 근처, 행 전극 X 의 근처 및 열 전극 D 의 근처에서 각각 형성되는 상태 즉, 점등 모드로 설정된다. 반면에, 전술한 바와 같은 선택 기록 어드레스 방전은, 소등 모드로 설정하는 저전압 (0 볼트) 의 화소 데이터 펄스 DP 가 기록 스캔 펄스 SPW 와 동시에 인가된 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에서 발생되지 않는다. 따라서, 어떠한 방전도 행 전극 X 와 Y 사이에서 발생되지 않는다. 결과적으로, 화소 셀 PC 는 직전의 상태 (소등 모드 또는 점등 모드) 를 유지한다.
후속하여, 서브필드 SF2 의 서스테인 단계 I 에서, Y 전극 드라이버 (53) 는 정극의 피크 전위를 갖는 서스테인 펄스 IP 의 1 펄스를 생성하고, Y 전극 드라이버 (53) 는 펄스를 행 전극 Y1 내지 Yn 에 동시에 인가한다. 한편, X 전극 드라이버 (51) 는 행 전극 X1 내지 Xn 을 접지 전위 (0 볼트) 의 상태로 설정하고, 어드레스 드라이버 (55) 는 열 전극 D1 내지 Dm 를 접지 전위 (0 볼트) 의 상태로 설정한다. 서스테인 펄스 IP 의 인가에 따라, 서스테인 방전은 점등 모드로 설정된 화소 셀 PC 내의 행 전극 X 와 Y 사이에서 생성된다. 이러한 서스테인 방전과 동시에 형광체 층 (17) 으로부터 조사된 광은 전면 투명 기판 (10) 을 통해 디스플레이 패널 디바이스 외부로 조사되어, 서브필드 SF2 의 휘도 중량에 대응하는 1 회의 디스플레이 발광이 이루어진다. 또한, 이러한 서스테인 펄스 IP 의 인가에 따라, 점등 모드로 설정된 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 방전이 또한 생성된다. 이러한 방전 및 서스테인 방전으로 인해, 부극의 벽전하가 화소 셀 PC 내의 행 전극 Y 의 근처에서 형성되고, 정극의 벽전하가 행 전극 X 및 열 전극 D 의 근처에서 각각 형성된다.
후속하여, 서브필드 SF2 내지 SF14 각각의 소거 단계 E 에서, Y 전극 드라이버 (53) 는 행 전극 Y1 내지 Yn 에, 제 1 리셋 단계 R1 또는 제 2 리셋 단계 R2 의 후반부에 인가된 리셋 펄스 RP2Y2 와 동일한 파형을 갖는 부극의 소거 펄스 EP 를 인가한다. 한편, X 전극 드라이버 (51) 는 정극의 소정의 베이스 전위를 갖는 베이스 펄스 BP+ 를 모든 행 전극 X1 내지 Xn 에, 제 2 리셋 단계 R2 의 후반부에서와 동일한 방법으로 인가한다. 전술한 바와 같은 소거 펄스 EP 및 베이스 펄스 BP+ 에 따라, 서스테인 방전이 전술한 바와 같이 발생된 화소 셀 PC 내에서 약한 소거 방전이 발생된다. 이러한 소거 방전으로 인해, 화소 셀 PC 내에서 형성된 벽전하의 일부가 소거되어, 화소 셀 PC 는 소등 모드 상태로 시프트된다. 또한, 소거 펄스 EP 의 인가에 따라, 약한 방전이 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에서 또한 생성된다. 이러한 방전으로 인해, 열 전극 D 의 근처에서 형성된 정극의 벽전하의 일부가 소거되어, 벽전하는 선택 기록 어드레스 방전이 선택 기록 어드레스 단계 W2W 에서 적당히 발생될 수 있는 양으로 조정된다. 서브필드 SF3 내지 SF14 각각에서, 제 2 선택 기록 어드레스 단계 W2W 는 선택 소거 어드레스 단계 WD 대신 수행된다.
후속하여, 서브필드 SF3 내지 SF14 각각의 서스테인 단계 I 에서, X 전극 드라이버 (51) 및 Y 전극 드라이버 (53) 는 정극의 피크 전위를 갖는 서스테인 펄스 IP 를 도 33 에 도시된 바와 같이, 행 전극 Y1 내지 Yn 및 X1 내지 Xn 에, 행 전극 Y 및 X 에 교대로, 관련 서브필드의 휘도 중량에 대응하는 수만큼 (짝수번) 반복하여 인가한다. 이러한 서스테인 펄스 IP 인가되는 경우마다, 서스테인 방전은 점등 모드로 설정된 화소 셀 PC 내의 행 전극 X 와 Y 사이에서 발생된다. 이러한 서스테인 방전과 동시에 형광체 층 (17) 으로부터 조사된 광은 전면 투명 기판 (10) 을 통해 디스플레이 패널 디바이스 외부로 조사되어, 관련 서브필드 SF 의 휘도 중량에 대응하는 횟수의 디스플레이 발광이 이루어진다. 또한, 각각의 서스테인 단계 I 에서 인가된 서스테인 펄스 IP 의 총 개수는 홀수이다. 더욱 상세하게는, 각각의 서스테인 단계 I 에서, 선두 서스테인 펄스 IP 및 마지막 서스테인 펄스 IP 모두가 행 전극 Y 에 인가된다. 따라서, 서스테인 단계 I 의 종료 직후에, 부극의 벽전하 및 정극의 벽전하는 각각 서스테인 방전이 발생된 화소 셀 PC 내의 행 전극 Y 의 근처 및 행 전극 X 및 열 전극 D 의 근처에서 각각 형성된다. 그 결과, 각각의 화소 셀 PC 내의 벽전하 형성 상태는 제 1 리셋 단계 R1 또는 제 2 리셋 단계 R2 에서의 제 1 리셋 방전의 종료 직후의 상태와 동일하게 된다. 따라서, 제 1 리셋 단계 R1 또는 제 2 리셋 단계 R2 의 후반부에 인가된 리셋 펄스 RP1Y2 또는 리셋 펄스 RP2Y2 의 파형과 동일한 파형을 갖는 소거 펄스 EP 가 바로 후속하는 소거 단계 E 에서 행 전극 Y 에 인가되어, 모든 화소 셀 PC 의 상태가 소등 모드의 상태로 시프트될 수 있다.
여기서, 도 32 및 도 33 에 도시된 구동의 원리에서, 블랙 디스플레이 (휘도 레벨 0) 를 표현하는 제 1 계조보다 1 휘도 레벨 높은 휘도를 표현하는 제 2 계조에서, 선택 기록 어드레스 방전은 서브필드 SF1 내지 SF14 중 서브필드 SF1 에서만 발생된다. 그 결과, 미소 발광 방전은 서브필드 SF1 내지 SF14 중 서브필드 SF1 에서만, 디스플레이 화상과 관련된 방전으로서 발생된다. 또한, 이러한 제 2 계조보다 1 휘도 레벨 높은 휘도를 표현하는 제 3 계조에서, 선택 기록 어드레스 방전은 서브필드 SF1 내지 SF14 중 서브필드 SF2 에서만 발생된다. 그 결과, 1 회의 서스테인 방전은 서브필드 SF1 내지 SF14 중 서브필드 SF2 에서만, 디스플레이 화상과 관련된 방전으로서 발생된다. 또한, 제 4 계조 이하 각각에서, 선택 기록 어드레스는 각각의 서브필드 SF1 및 SF2 에서 생성되고, 또한, 선택 기록 어드레스는 관련된 계조에 대응하는 수만큼 연속하는 각각의 서브필드에서 생성된다. 그 결과, 디스플레이 화상과 관련된 방전으로서, 미소 발광 방전이 먼저 서브필드 SF1 에서 발생된 후, 서스테인 방전이 관련된 계조에 대응하는 수만큼 연속하는 각각의 서브필드에서 발생된다.
이러한 구동에 따라, (N+1) 계조 (N: 1 필드 디스플레이 기간내의 서브필드 수) 에 대한 중간 휘도 디스플레이가 도 26 과 동일한 방법으로 허용된다.
반면에, 2N 개의 계조 (N: 1 필드 디스플레이 기간내의 서브필드 수) 에 대한 중간 휘도는, 1 필드 디스플레이 기간 내의 선택 기록 어드레스 방전을 유도하는 서브필드를 어떻게 조합하는지에 의존하여, 도 32 및 도 33 에 도시된 구동에 기초하여 표현될 수 있다. 즉, 14 개의 서브필드 SF1 내지 SF14 에 따라, 선택 기록 어드레스 방전을 유도하는 서브필드의 조합 패턴은 214 개가 존재하고, 따라서 16384 개의 계조에 대한 중간 휘도 디스플레이가 허용된다.
도 33 에 도시된 구동에 따라, 제 1 리셋 단계 R1 또는 제 2 리셋 단계 R2 에서 행 전극 Y 에 인가된 리셋 펄스 RP1Y2 또는 RP2Y2, 및 소거 단계 E 에서 행 전극 Y 에 인가된 소거 펄스 EP 는 동일한 파형을 가져서, 양 펄스는 공통 회로에 의해 생성될 수 있다. 또한, 각각의 서브필드 SF1 내지 SF14 에서 화소 셀 PC 의 상태 (점등 모드 및 소등 모드) 로 설정하는 방법으로서 선택 기록 어드레스 단계 (W1W 및 W2W) 만이 사용되어, 스캔 펄스를 생성하는 회로는 1 개의 시스템으로 충분하다. 이러한 선택 기록 어드레스 단계에서, 열 전극측이 양극로 설정되는 일반적인 열측 양극 방전이 발생된다.
따라서, 도 32 및 도 33 에 도시된 바와 같은 구동이 PDP (50) 를 구동하는 것으로 사용된 경우, 다양한 구동 펄스를 생성하는 패널 드라이버는 도 27 및 도 28 에 도시된 바와 같은 구동이 사용된 경우보다 염가로 구축될 수 있다.
도 5 에 도시된 실시형태에서, MgO 결정체는 PDP (50) 의 배면 기판 (14) 측에 배치된 형광체 층 (17) 에 포함된다. 그러나 도 34 에 도시된 바와 같이, 2 차 전자 방출 재료로 구성된 2 차 전자 방출 층 (18) 은 형광체 층 (17) 의 표면을 피복하도록 배치될 수도 있다. 2 차 전자 방출 층 (18) 은, 2 차 전자 방출 재 료 (예를 들어, CL 방출 MgO 결정체를 포함하는 결정체) 로 구성된 결정체가 형광체 층 (17) 의 모든 표면에 도포되거나, 2 차 전자 방출 재료가 박막으로 형성되는 방법으로 형성될 수도 있다.
또한, 도 28 및 도 33 에 도시된 실시형태에서, 미소 발광 펄스 LP 및 리셋 펄스 RP2Y1 은 행 전극 Y 에 인접된 방식으로 인가되지만, 양 펄스는 도 35 에 도시된 바와 같이 시간적 간격을 두는 방식으로 행 전극 Y 에 연속적으로 인가될 수도 있다.
또한, 앞선 실시형태에서, 리셋 단계 (R1 및 R2) 및 선택 기록 어드레스 단계 (W1W 및 W2W) 는 서브필드 SF1 및 서브필드 SF2 에서만 연속적으로 실행되었지만, 이들 일련의 동작은 제 3 서브필드 이하에서 유사하게 실행될 수도 있다.
또한, 앞선 실시형태에서, 선두 서브필드 SF1 에서만, 미소 발광 단계 LL 가 디스플레이 화상과 관련된 발광을 생성하는 단계로서 서스테인 단계 I 대신 수행된다. 그러나, 미소 발광 단계(들) LL 은 선두 서브필드외의 임의의 서브필드 또는 선두 서브필드를 포함하는 복수의 서브필드에서 서스테인 단계 I 대신 실행될 수도 있다.
또한, 도 28 또는 도 33 에서 도시된 리셋 단계 R 에서, 리셋 방전은 모든 화소 셀에 대해 동시에 발생되지만, 리셋 방전은 복수의 화소 셀로 각각 구성된 각각의 화소 셀 블록에 대해 시간적으로 간격을 두는 방식으로 수행될 수도 있다.
또 다른 실시형태에서, 구동 제어 회로 (56) 는 디더 가산 화소 데이터의 상위 4 비트를 4 비트의 다중 계조 화소 데이터 DPS 로 변환하여, 도 36 에 도시된 바와 같이 15 개 계조에 의해 임의의 휘도 레벨을 표현한다. 또한, 구동 제어 회로 (56) 는 도 36 에 도시된 바와 같이 데이터 변환 표에 따라 다중 계조 화소 데이터 PDS 를 14 비트의 화소 구동 데이터 GD 로 변환한다. 구동 제어 회로 (56) 는 이러한 화소 구동 데이터 GD 의 제 1 비트 내지 제 14 비트를 서브필드 SF1 내지 SF14 에 각각 대응시키고, 구동 제어 회로 (56) 는 서브필드 SF 에 대응하는 비트 공간 (m 개의 비트 공간으로 넘버링) 을 디스플레이 라인마다 어드레스 드라이버 (55) 에 화소 구동 데이터 비트로서 공급한다.
또한, 구동 제어 회로 (56) 는 도 37 에 도시된 바와 같은 발광 구동 순서에 따라 상기 구조의 PDP (50) 를 구동하는 다양한 제어 신호를, X 전극 드라이버 (51), Y 전극 드라이버 (53) 및 어드레스 드라이버 (55) 로 구성된 패널 드라이버에 공급한다. 더욱 상세하게는, 도 37 에 도시된 바와 같은 1 필드 (1 프레임) 디스플레이 기간내의 선두 서브필드 SF1 에서, 구동 제어 회로 (56) 는 패널 드라이버에 리셋 단계 R, 선택 기록 어드레스 단계 WW 및 서스테인 단계 I 에 각각 대응하는 구동을 연속적으로 수행하는 다양한 제어 신호를 공급한다. 또한, 서브필드 SF2 내지 SF14 각각에서, 구동 제어 회로 (56) 는 패널 드라이버에, 선택 소거 어드레스 단계 WD 및 서스테인 단계 I 각각에 대응하는 구동을 연속적으로 수행하는 다양한 제어 신호를 공급한다. 또한, 1 필드 디스플레이 기간 내의 최후미 서브필드 SF14 에 한정해, 서스테인 단계 I 의 실행 이후, 구동 제어 회로 (56) 는 패널 드라이버에 소거 단계 E 에 각각 대응하는 구동을 연속적으로 수행하는 다양한 제어 신호를 공급한다. 즉, 이 실시형태는 도 26 에 도시된 실시형태의 미소 발광 방전을 포함하지 않는 구성을 갖는다.
패널 드라이버, 즉, X 전극 드라이버 (51), Y 전극 드라이버 (53) 및 어드레스 드라이버 (55) 는 도 38 에 도시된 바와 같이 다양한 구동 펄스를 생성하여, 구동 펄스를 구동 제어 회로 (56) 로부터 공급된 다양한 구동 제어 신호에 따라, PDP (50) 의 열 전극 D 및 행 전극 X 및 Y 에 공급한다.
도 38 에서는, 도 37 에 도시된 서브필드 SF1 내지 SF14 중 선두 서브필드 SF1, 그에 후속하는 서브필드 SF2 및 최후미의 서브필드 SF14 에서의 동작만을 추출하여 설명하였다.
가장 먼저, 서브필드 SF1 의 리셋 단계 R 의 전반부에서, Y 전극 드라이버 (53) 는 모든 행 전극 Y1 내지 Yn 에, 시간의 경과에 따른 리딩 에지에서의 전위 변화가 후술할 서스테인 펄스에서의 전위 변화보다 완만한 파형의 정극의 리셋 펄스 RPY1 을 인가한다. 또한, 리셋 펄스 RPY1 의 피크 전위는 서스테인 펄스의 피크 전위보다 높다. 또한, 한편, 어드레스 드라이버 (55) 는 열 전극 D1 내지 Dm 을 접지 전위 (0 볼트) 의 상태로 설정한다. 제 1 리셋 방전은, 리셋 펄스 RPY1 의 인가에 따라 포든 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 발생된다. 즉, 리셋 단계 R 의 전반부에서, 전압이 양극측으로 유지된 행 전극 Y 와 음극측으로 유지된 열 전극 D 사이에 인가되어, 전류가 행 전극 Y 로부터 열 전극 D 로 흐르는 방전 (이하, "열측 음극 방전") 이 제 1 리셋 방전으로서 발생된다. 이러한 제 1 리셋 방전에 따라, 부극의 벽전하 및 정극의 벽전하는 각각 모든 화소 셀 PC 내의 행 전극 Y 의 근처 및 열 전극 D 의 근처에서 형성된다.
또한, 리셋 단계 R 의 전반부에서, X 전극 드라이버 (51) 는 모든 행 전극 X1 내지 Xn 에, 이러한 리셋 펄스 RP1Y1 와 극이 동일하고, 리셋 펄스 RP1Y1 의 인가에 의해 발생한 행 전극 X 와 Y 사이의 표면 방전을 방지할 수 있는 피크 전위를 갖는 리셋 펄스 RPX 를 인가한다.
후속하여, 서브필드 SF1 의 리셋 단계 R 의 후반부에서, Y 전극 드라이버 (53) 는 시간의 경과에 따른 리딩 에지에서의 전위 변화가 완만한 부극의 리셋 펄스 RPY2 를 생성하고, Y 전극 드라이버 (53) 는 리셋 펄스 RPY2 를 모든 행 전극 Y1 내지 Yn 에 인가한다. 또한, 리셋 단계 R 의 후반부에서, X 전극 드라이버 (51) 는 정극의 소정의 베이스 전위를 갖는 베이스 펄스 BP+ 를 행 전극 X1 내지 Xn 에 인가한다. 부극의 리셋 펄스 RPY2 및 정극의 베이스 펄스 BP+ 의 인가에 따라, 제 2 리셋 방전이 모든 화소 셀 PC 내의 행 전극 X 와 Y 사이에서 발생된다. 또한, 제 1 리셋 방전에 따라 각각의 행 전극 X 와 Y 의 근처에서 형성된 벽전하를 고려시에, 리셋 펄스 RPY2 및 베이스 펄스 BP+ 각각의 피크 전위는 행 전극 X 와 Y 사이에서 제 2 리셋 방전을 확실히 발생시킬 수 있는 최하위 전위이다. 또한, 리셋 펄스 RPY2 의 부 피크 전위는, 후술할 부극의 기록 스캔 펄스 SPW 의 피크 전위보다 높은 전위 즉, 0 볼트 근처의 전위로 설정된다. 그 이유는, 리셋 펄스 RPY2 의 피크 전위가 기록 스캔 펄스 SPW 의 피크 전위보다 낮은 경우, 강한 방전이 행 전극 Y 와 열 전극 D 사이에서 발생되어, 열 전극 D 의 근처에서 형성된 벽전하를 대폭 소거함으로써 선택 기록 어드레스 단계 WW 에서의 어드레스 방전이 불안정하게 되기 때문이다. 리셋 단계 R 의 후반부에서 발생된 제 2 리셋 방전으로 인해, 각각의 화소 셀 PC 내의 행 전극 X 및 Y 의 근처에서 형성된 벽전하가 소거되어, 모든 화소 셀 PC 는 소등 모드로 초기화된다. 또한, 리셋 펄스 RPY2 의 인가에 따라, 약한 방전이 모든 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 또한 발생된다. 이러한 방전으로 인해, 열 전극 D 의 근처에서 형성된 정극의 벽전하의 일부가 소거되고, 벽전하는 선택 기록 어드레스 방전이 후술할 선택 기록 어드레스 단계 WW 에서 적당히 발생될 수 있는 양으로 조정된다.
후속하여, 서브필드 SF1 의 선택 기록 어드레스 단계 WW 에서, Y 전극 드라이버 (53) 는 부극의 피크 전위를 갖는 기록 스캔 펄스 SPW 를 행 전극 Y1 내지 Yn 에 연속적으로 및 선택적으로 인가하고, 도 38 에 도시된 바와 같이 부극의 소정의 베이스 전위를 갖는 베이스 펄스 BP- 를 행 전극 Y1 내지 Yn 에 동시에 인가한다. X 전극 드라이버 (51) 는 리셋 단계 R 의 후반부에서 행 전극 X1 내지 Xn 에 인가된 베이스 펄스 BP+ 를 선택 기록 어드레스 단계 WW 에서 또한 계속하여 각각의 행 전극 X1 내지 Xn 에 인가한다. 또한, 베이스 펄스 BP- 및 BP+ 각각의 전위는, 기록 스캔 펄스 SPW 가 인가되지 않는 기간 동안 행 전극 X 와 Y 사이의 전압이 화소 셀 PC 의 방전 개시 전압보다 낮은 전위로 설정된다.
또한, 각각의 기록 스캔 어드레스 단계 WW, 어드레스 드라이버 (55) 는 먼저 서브필드 SF1 에 대응하는 화소 구동 데이터 비트를, 펄스 전압이 데이터 비트의 로직 레벨에 대응하는 화소 데이터 펄스 DP 로 변환한다. 예를 들어, 어드레스 드라이버 (55) 에 화소 셀 PC 를 점등 모드로 설정하는 로직 레벨 "1" 의 화소 구동 데이터 비트가 공급된 경우, 어드레스 드라이버 (55) 는 데이터 비트를 정극의 피크 전위를 갖는 화소 데이터 펄스 DP 로 변환한다. 반면에, 화소 셀 PC 를 소등 모드로 설정하는 로직 레벨 "0" 의 화소 구동 데이터 비트는 저전압 (0 볼트) 의 화소 데이터 펄스 DP 로 변환된다. 또한, 어드레스 드라이버 (55) 는 이러한 화소 데이터 펄스 DP 를 열 전극 D1 내지 Dm 에, 디스플레이 라인마다 각각의 기록 스캔 펄스 SPW 의 인가 타이밍과 동기적으로 인가한다 (m 개의 펄스로 넘버링). 기록 스캔 펄스 SPW 와 동시에, 선택 기록 어드레스 방전이, 고전압의 화소 데이터 펄스 DP 가 인가되었고, 점등 모드로 설정될 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에서 발생된다. 또한, 이러한 선택 기록 어드레스 방전 직후, 화소 셀 PC 내의 행 전극 X 와 Y 사이에서 약한 방전이 발생된다. 더욱 상세하게는, 기록 스캔 펄스 SPW 가 인가된 이후, 베이스 펄스 BP- 및 BP+ 에 대응하는 전압이 행 전극 X 와 Y 사이에 인가된다. 그러나, 전압이 화소 셀 PC 의 방전 개시 전압보다 낮기 때문에, 이러한 전압의 인가만으로는 어떠한 방전도 화소 셀 PC 내에서 생성되지 않는다. 반면에, 선택 기록 어드레스 방전이 생성된 경우, 선택 기록 어드레스 방전에 의해 발생된 베이스 펄스 BP- 및 BP+ 에 기초한 전압 인가만으로 행 전극 X 와 Y 사이에 방전이 발생된다. 이러한 방전 및 선택 기록 어드레스 방전으로 인해, 화소 셀 PC 는, 정극의 벽전하, 부극의 벽전하 및 부극의 벽전하가 각각 행 전극 Y 의 근처, 행 전극 X 의 근처 및 열 전극 D 의 근처에서 형성되는 상태 즉, 즉, 점등 모드로 설정된다. 반면에, 전술한 선택 기록 어드레스 방전은, 소등 모드로 설정하는 저전압 (0 볼트) 의 화소 데이터 펄스 DP 가 기록 스캔 펄스 SPW 와 동시에 인가된 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에서 생성된다. 따라서, 행 전극 X 와 Y 사이에서는 어떠한 방전도 생성되지 않는다. 결과적으로, 화소 셀 PC 는 직전의 상태, 즉 화소 셀 PC 가 리셋 단계 R 에서 초기화되었던 소등 모드의 상태를 유지한다.
결과적으로, 서브필드 SF1 의 서스테인 단계 I 에서, Y 전극 드라이버 (53) 는 정극의 피크 전위를 갖는 서스테인 펄스 IP 의 1 펄스를 생성하고, Y 전극 드라이버 (53) 는 펄스를 행 전극 Y1 내지 Yn 에 동시에 인가한다. 한편, X 전극 드라이버 (51) 는 행 전극 X1 내지 Xn 을 접지 전위 (0 볼트) 의 상태로 설정하고, 어드레스 드라이버 (55) 는 열 전극 D1 내지 Dm 을 접지 전위 (0 볼트) 의 상태로 설정한다. 서스테인 펄스 IP 의 인가에 따라, 서스테인 방전이 전술한 바와 같이 점등 모드로 설정된 화소 셀 PC 내의 행 전극 X 와 Y 사이에서 생성된다. 이러한 서스테인 방전과 동시에 형광체 층 (17) 으로부터 조사된 광은, 전면 투명 기판 (10) 을 통해 디스플레이 패널 외부로 조사되어, 서브필드 SF1 의 휘도 중량에 대응하는 1 회의 디스플레이 발광이 이루어진다. 또한, 서스테인 펄스 IP 의 인가에 따라, 점등 모드로 설정된 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 방전이 또한 생성된다. 이러한 방전 및 서스테인 방전으로 인해, 부극의 벽전하는 화소 셀 PC 내의 행 전극 Y 의 근처에서 형성되고, 정극의 벽전하는 행 전극 X 와 열 전극 D 사이에서 각각 형성된다. 또한, 이러한 서스테인 펄스 IP 의 인가 이후에, Y 전극 드라이버 (53) 는 행 전극 Y1 내지 Yn 에, 도 38 에 도시된 바와 같이 부극의 피크 전위를 갖고 시간의 경과에 따른 리딩 에지에서의 전위 변화가 완만한 벽전하 조정 펄스 CP 를 인가한다. 이러한 벽전하 조정 펄스 CP 의 인가에 따라, 전술한 바와 같이 서스테인 방전이 생성된 화소 셀 PC 내에서 약한 방전이 발생되고, 여기서 형성된 벽전하의 일부가 소거된다. 그 결과, 화소 셀 PC 내의 벽전하량은 다음 선택 소거 어드레스 단계 WD 에서 선택 소거 어드레스 방전을 적당히 발생시킬 수 있는 양으로 조정된다.
후속하여, 서브필드 SF2 내지 SF14 각각의 선택 소거 어드레스 단계 WD 에서, Y 전극 드라이버 (53) 는 도 39 에 도시된 바와 같이 부극의 피크 전위를 갖는 소거 스캔 펄스 SPD 를 행 전극 Y1 내지 Yn 에 연속적으로 및 선택적으로 인가하고, 정극의 소정의 베이스 전위를 갖는 베이스 펄스 BP+ 를 행 전극 Y1 내지 Yn 에 인가한다. 또한, 베이스 펄스 BP+ 의 피크 전위는, 선택 소거 어드레스 단계 WD 의 실행 기간 동안, 행 전극 X 와 Y 사이에서 잘못된 방전을 방지할 수 있는 전위로 설정된다. 또한, X 전극 드라이버 (51) 는 선택 소거 어드레스 단계 WD 의 실행 기간 동안, 각각의 행 전극 X1 내지 Xn 을 접지 전위 (0 볼트) 로 설정한다. 또한, 선택 소거 어드레스 단계 WD 에서, 어드레스 드라이버 (55) 는 먼저 관련 서브필드 SF 에 대응하는 화소 구동 데이터 비트를, 펄스 전압이 데이터 비트의 로직 레벨에 대응하는 화소 데이터 펄스 DP 로 변환한다. 예를 들어, 어드레스 드라이버 (55) 에 화소 셀 PC 를 점등 모드로부터 소등 모드로 시프트하는 로직 레벨 "1" 의 화소 구동 데이터 비트가 공급된 경우, 어드레스 드라이버 (55) 는 데이터 비트를 정극의 피크 전위를 갖는 화소 데이터 펄스 DP 로 변환한다. 반면에, 어드레스 드라이버 (55) 에 화소 셀 PC 의 현재 상태를 유지하는 로직 레벨 "0" 의 화소 구동 데이터 비트가 공급된 경우, 어드레스 드라이버 (55) 는 데이터 비트를 저전압 (0 볼트) 의 화소 데이터 펄스로 변환한다. 또한, 어드레스 드라이버 (55) 는 이러한 화소 데이터 펄스 DP 를 열 전극 D1 내지 Dm 에, 디스플레이 라인마다 각각의 스캔 펄스 SPD 의 인가 타이밍과 동기적으로 인가한다 (m 개의 펄스로 넘버링). 소거 스캔 펄스 SPD 와 동시에, 선택 소거 어드레스 방전이 고전압의 화소 데이터 펄스 DP 가 인가된 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에서 발생된다. 이러한 선택 소거 어드레스 방전으로 인해, 화소 셀 PC 는, 정극의 벽전하 및 부극의 벽전하가 각각 행 전극 Y 및 X 의 근처 및 열 전극 D 의 근처에서 형성되는 상태 즉, 소등 모드로 설정된다. 반면에, 전술한 선택 소거 어드레스 방전은, 저전압 (0 볼트) 의 화소 데이터 펄스 DP 가 소거 스캔 펄스 SPD 와 동시에 인가된 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에서 발생되지 않는다. 결과적으로, 화소 셀 PC 는 직전의 상태 (점등 모드 또는 소등 모드) 를 유지한다.
후속하여, 서브필드 SF2 내지 SF14 각각의 서스테인 단계 I 에서, X 전극 드라이버 (51) 및 Y 전극 드라이버 (53) 는 정극의 피크 전위를 갖는 서스테인 펄스 IP 를, 행 전극 X1 내지 Xn 및 Y1 내지 Yn 에, 행 전극 X 및 Y 에 교대로, 도 38 에 도시된 바와 같이, 관련 서브필드의 휘도 중량에 대응하는 수만큼 (짝수번) 반복하여 인가한다. 이러한 서스테인 펄스 IP 가 인가되는 경우마다, 점등 모드로 설정된 화소 셀 PC 내의 행 전극 X 와 Y 사이에서 서스테인 방전이 발생된다. 이러한 서스테인 방전과 동시에 형광체 층 (17) 으로부터 조사된 광은 전면 투명 기판 (10) 을 통해 디스플레이 패널 디바이스 외부로 조사되어, 관련 서브필드 SF 의 휘도 중량에 대응하는 횟수의 디스플레이 발광이 이루어진다. 부극의 벽전하 및 정극의 벽전하는 각각, 서브필드 SF2 내지 SF14 각각의 서스테인 단계 I 의 마지막에 인가된 서스테인 펄스 IP 에 따라, 서스테인 방전이 발생된 화소 셀 PC 내의 행 전극 Y 의 근처 및 행 전극 X 및 열 전극 D 의 근처에서 형성된다. 또한, 이러한 마지막 서스테인 펄스 IP 의 인가 이후에, Y 전극 드라이버 (53) 는 행 전극 Y1 내지 Yn 에, 부극의 피크 전위를 갖고, 도 38 에 도시된 바와 같이, 시간의 경과에 따른 리딩 에지에서의 전위 변화가 완만한 벽전하 조정 펄스 CP 를 인가한다. 이러한 벽전하 조정 펄스 CP 의 인가에 따라, 전술한 바와 같은 서스테인 방전이 발생된 화소 셀 PC 내에서 약한 소거 방전이 발생되고, 여기서 형성된 벽전하의 일부가 소거된다. 그 결과, 화소 셀 PC 내의 벽전하량은 다음 선택 소거 어드레스 단계 WD 에서 선택 소거 어드레스 방전을 적당히 발생시킬 수 있는 양으로 조정된다. 또한, 마지막 서브필드 SF14 종료시에, Y 전극 드라이버 (53) 는 부극의 피크 전위를 갖는 소거 펄스 EP 를 모든 행 전극 Y1 내지 Yn 에 인가한다. 이러한 소거 펄스 EP 의 인가에 따라, 소거 방전은 점등 모드 상태인 화소 셀 PC 에서만 발생된다. 이러한 소거 방전으로 인해, 점등 모드 상태인 화소 셀 PC 는 소등 모드 상태로 시프트된다.
전술한 바와 같은 구동은 도 36 에 도시된 바와 같이 15 개 종류의 화소 구동 데이터 GD 에 기초하여 실행된다. 이러한 구동에 따라, 도 36 에 도시된 바와 같이, 휘도 레벨 "0" (제 1 계조) 을 표현하는 경우를 제외하고, 선두 서브필드 SF1 에서 각각의 화소 셀 PC 내에 기록 어드레스 방전이 먼저 발생되고 (이중원으로 표시), 화소 셀 PC 가 점등 모드로 설정된다. 따라서, 선택 소거 어드레스 방전은 서브필드 SF2 내지 SF14 중 1 서브필드의 선택 소거어드레스 단계 WD 에서만 발생되어 (블랙원으로 표시) 화소 셀 PC 는 소등 모드로 설정된다. 즉, 각각의 화소 셀 PC 는 표현될 중간 휘도에 대응하여 연속된 각각의 서브필드에서 점등 모드로 설정되고, 서스테인 방전에 의해 발생된 발광은 각각의 서브필드에 할당된 횟수만큼 반복하여 생성된다 (백색원으로 표시). 이 프로세스에서, 1 필드 (또는 1 프레임) 디스플레이 기간 내에 발생된 서스테인 방전의 총 횟수에 대응하는 휘도는 시각적으로 인식된다. 따라서, 도 36 에 도시된 바와 같은 제 1 계조 내지 제 15 계조 구동에 기초한 15 종류의 발광 패턴에 따라, 백색원으로 표시된 각각의 서브필드의 서스테인 방전의 총 횟수에 대응하는 15 개 계조에 대한 중간 휘도가 표현된다.
이러한 구동에 따라, 발광 패턴 (점등 상태 및 소화 상태) 이 1 필드 디스플렝이 기간 내에서 서로 전환되는 영역이 1 스크린 내에서 혼재하지 않기 때문에, 이러한 상태에서 나타나는 유사 윤곽이 방지된다.
여기서, 도 38 에 도시된 구동에 따라, 선두 서브필드 SF1 의 리셋 단계 R 에서, 전압은 음극측으로 유지된 열 전극 D 와 양극측으로 유지된 행 전극 Y 사이에 인가되어, 전류가 행 전극 Y 로부터 열 전극 D 로 흐르는 열측 음극 방전이 제 1 리셋 방전으로서 발생된다. 따라서, 이러한 제 1 리셋 방전시에, 방전 가스내의 양이온이 열 전극 D 쪽으로 이동하는 경우, 양이온은 도 5 에 도시된 바와 같이 형광체 층 (17) 에 포함된 2 차 전자 방출 재료인 MgO 결정체와 충돌하여, MgO 결정체가 그로부터 2 차 전자를 방출하게 한다. 특히, 도 1 에 도시된 플라즈마 디스플레이 디바이스의 PDP (50) 에서, MgO 결정체는 도 5 에 도시된 바와 같이 방전 공간에 노출되어, 양이온과의 충돌 가능성이 높아짐으로써 2 차 전자를 방전 공간으로 효율적으로 방출한다. 그 후, 화소 셀 PC 의 방전 개시 전압은 이러한 제 2 차 전자에 기초한 프라이밍 동작으로 인해 저하되고, 따라서, 상대적으로 약한 리셋 방전이 발생될 수 있다. 결과적으로, 약한 리셋 방전으로 인해, 방전과 관련된 발광이 저하되어, 다크 콘트라스트가 향상된 디스플레이가 허용된다.
또한, 도 38 에 도시된 구동에 따라, 제 1 리셋 방전은 도 3 에 도시된 바와 같이 전면 투명 기판 (10) 측에 형성된 행 전극 Y 와 배면 기판 (14) 측에 형성된 열 전극 D 사이에서 발생된다. 따라서, 전면 투명 기판 (10) 측으로부터 외부로 방출된 방전광은, 리셋 방전이 전면 투명 기판 (10) 측에 모두 형성된 행 전극 X 와 Y 사이에서 발생되는 경우보다 저하되어, 다크 콘트라스트의 향상이 획득될 수 있다.
또한, 도 37 및 38 에 도시된 구동에서, 선두 서브필드 SF1 에서, 모든 화소 셀 PC 를 소등 모드 상태로 초기화하는 리셋 방전이 발생되고, 소등 모드 상태인 화소 셀 PC 를 점등 모드 상태로 시프트하는 선택 기록 어드레스 방전이 발생된다. 또한, 서브필드 SF1 에 후속하는 서브필드 SF2 내지 SF14 중 1 필드에서, 점등 모드 상태인 화소 셀 PC 를 소등 모드 상태로 시프트하는 선택 소거 어드레스 방전을 유도하는 선택 소거 어드레스 방법이 사용된다. 따라서, 블랙 디스플레이 (휘도 레벨 "0") 가 이러한 구동에 의해 표현되는 경우, 1 필드 디스플레이 기간 동안 발생된 방전은 선두 서브필드 SF1 에서의 리셋 방전만이다. 즉, 1 필드 디스플레이 기간 동안 방전의 횟수는, 모든 화소 셀 PC 를 점등 모드 상태로 초기화하는 리셋 방전이 서브필드 SF1 에서 발생된 이후, 화소 셀 PC 를 소등 모드 상태로 시프트하는 선택 소거 어드레스 방전이 발생되는 구동을 수행하는 경우보다 적게 된다. 결과적으로, 도 37 및 도 38 에 도시된 구동에 따라, 어두운 화상을 디스플레이하는 경우의 콘트라스트, 즉, 소위 "다크 콘트라스트" 가 향상될 수 있다.
또한, 도 38 에 도시된 구동에서, 최소의 휘도 중량의 서브필드 SF1 의 서스테인 단계 I 에서, 서스테인 방전이 1 회만 발생되어, 저휘도를 표현하는 저계조에서의 디스플레이 재현성을 향상시킨다. 또한, 서브필드 SF1 의 서스테인 단계 I 에서, 서스테인 방전을 유도하는 서스테인 펄스 IP 는 1 회만 인가된다. 따라서, 1 회 인가된 서스테인 펄스에 따라 발생된 서스테인 방전의 종료 이후, 부극의 벽전하 및 정극의 벽전하는 각각 행 전극 Y 의 근처 및 열 전극 D 의 근처에서 형성된다. 그 결과, 다음 서브필드 SF2 의 선택 소거 어드레스 단계 WD 에서, 열 전극 D 가 양극측인 방전 (이하, "열측 양극 방전") 이 선택 소거 어드레스 방전으로서 열 전극 D 와 행 전극 Y 사이에서 발생될 수 있다. 반면에, 후속 서브필드 SF2 내지 SF14 각각의 서스테인 단계 I 에서, 서스테인 펄스 IP 의 인가 횟수는 짝수로 설정된다. 따라서, 각각의 서스테인 단계 I 의 종료 직후, 부극의 벽전하 및 정극의 벽전하는 각각 행 전극 Y 의 근처 및 열 전극 D 의 근처에서 형성되어, 열측 음극 방전이 각각의 서스테인 단계 I 에 후속하여 수행되는 선택 소거 어드레스 단계 WD 에서 허용된다. 따라서, 열 전극 D 에는 정극의 펄스만이 인가되어, 어드레스 드라이버 (55) 의 비용의 상승이 억제된다.
또한, 도 1 에 도시된 PDP (50) 에서, 2 차 전자 방출 재료인 CL 방출 MgO 결정체는, 각각의 화소 셀 PC 내의 전면 투명 기판 (10) 측에 형성된 산화 마그네슘 층 (13) 뿐만 아니라 배면 기판 (14) 측에 형성된 형광체 층 (17) 에 포함된다.
이러한 구성의 사용에 기초한 기능적인 효과가 도 29 및 도 30 을 참조하여 설명한다.
도 38 에 도시된 바와 같은 리셋 펄스 RPY1 가, CL 방출 MgO 결정체가 산화 마그네슘 층 (13) 및 형광체 층 (17) 중 산화 마그네슘 층 (13) 에만 포함된 소위 "종래 기술의 PDP" 에 인가된 경우에 발생된 열측 음극 방전에서의 방전 강도의 변화가 전술한 도 29 에 도시되었다.
반면에, 리셋 펄스 RPY1 가 CL 방출 MgO 결정체가 산화 마그네슘 (13) 및 형광체 층 (17) 모두에 포함된 본 발명에 따른 PDP (50) 에 인가된 경우에 발생된 열측 음극 방전에서의 방전 강도의 변화가 전술한 도 30 에 도시되었다.
도 29 에 도시된 바와 같이, 종래 기술의 PDP 에 따라, 비교적 고강도의 열측 음극 방전이 리셋 펄스 RPY1 의 인가에 따라 1 [밀리초] 이상 지속된다. 반면에 본 발명의 PDP (50) 에 따라, 열측 음극 방전은 도 30 에 도시된 바와 같이 약 0.04 [밀리초] 내에 종료한다. 즉, 종래 기술의 PDP 에 비해, 본 발명의 PDP (50) 는 열측 음극 방전에서의 방전 지연 시간을 대폭 단축할 수 있다.
따라서, 열측 음극 방전이, 상승 구간에서의 전위 변화가 도 38 에 도시된 바와 같이 완만한 파형의 리셋 펄스 RPY1 를 PDP (50) 의 행 전극 Y 에 인가함으로써 발생된 경우, 리셋 펄스 RPY1 의 전위가 피크 전위에 도달하기 전에 방전이 종료한다. 따라서, 열측 음극 방전은 행 전극과 열 전극 사이에 인가된 전압이 낮은 단계에서 종료한다. 따라서, 도 30 에 도시된 바와 같이, 방전 강도는 도 29 에 도시된 것보다 상당히 저하된다.
즉, 본 발명에서, 예를 들어, 상승시의 전위 변화가 완만한 파형을 갖는 도 38 에 도시된 바와 같은 리셋 펄스 RPY1 은, CL 방출 MgO 결정체가 산화 마그네슘 층 (13) 뿐만 아니라 형광체 층 (17) 에 포함된 PDP (50) 에 인가되어, 낮은 방전 강도의 열측 음극 방전을 유도한다. 따라서, 본 발명에 따라, 방전 강도가 이 방법으로 상당히 낮은 열측 음극 방전이 리셋 방전으로서 발생될 수 있어, 화상의 콘트라스트 특히, 어두운 화상을 디스플레이하는 경우의 다크 콘트라스트가 향상될 수 있다.
또한, 열측 음극 방전으로서 리셋 방전을 유도하기 위해 행 전극 Y 에 인가된 리셋 펄스 RPY1 의 상승시의 파형은 도 38 에 도시된 바와 같은 일정한 기울기의 파형으로 한정되지 않고, 예를 들어, 도 39 에 도시된 바와 같이 시간의 경과에 따라 기울기가 점진적으로 변화하는 파형일 수도 있다.
또한, 실시형태에서, PDP (50) 는 도 37 에 도시된 바와 같은 선택 소거 어드레스 방법을 사용하는 발광 구동 순서에 따라 구동되지만, PDP (50) 는 도 40 에 도시된 바와 같은 선택 기록 어드레스 방법을 사용하는 발광 구동 순서에 따라 구동될 수도 있다.
더욱 상세하게는, 구동 제어 회로 (56) 는 도 40 에 도시된 바와 같이 서브필드 SF1 내지 SF14 각각에서, 선택 기록 어드레스 단계 WW, 서스테인 단계 I 및 소거 단계 E 각각에 대응하는 구동을 연속적으로 수행하는 다양한 제어 신호를 패널 드라이버에 공급한다. 또한, 선두 서브필드 SF1 에 한해, 구동 제어 회로 (56) 는 패널 드라이버에 선택 기록 어드레스 단계 WW 에 앞서, 리셋 단계 R 에 대응하는 구동을 연속적으로 수행하는 다양한 제어 신호를 공급한다.
패널 드라이버, 즉, X 전극 드라이버 (51), Y 전극 드라이버 (53) 및 어드레스 드라이버 (55) 는 도 41 에 도시된 바와 같은 다양한 구동 신호를 생성하고, 구 동 제어 회로 (56) 로부터 공급된 다양한 구동 제어 신호에 따라, 구동 펄스를 PDP (50) 의 열 전극 D 및 행 전극 X 및 Y 에 공급한다.
도 41 에서, 도 40 에 도시된 서브필드 SF1 내지 SF14 중 선두 서브필드 SF1, 그에 후속하는 서브필드 SF2 및 최후미 서브필드 SF14 에서의 동작만이 추출되고 설명된다. 또한, 도 41 에서, 서브필드 SF1 의 리셋 단계 R 및 선택 기록 어드레스 단계 WW 의 동작은 도 38 에 도시된 동작과 동일하고, 따라서, 설명으로부터 생략될 것이다.
가장 먼저, 선두 서브필드 SF1 의 서스테인 단계 I 에서, Y 전극 드라이버 (53) 는 정극의 피크 전위를 갖는 서스테인 펄스 IP 의 1 펄스를 생성하여, Y 전극 드라이버 (53) 는 펄스를 행전극 Y1 내지 Yn 에 동시에 인가한다. 한편, X 전극 드라이버 (51) 는 행 전극 X1 내지 Xn 을 접지 전위 (0 볼트) 의 상태로 설정하고, 어드레스 드라이버 (55) 는 열 전극 D1 내지 Dm 을 접지 전위 (0 볼트) 의 상태로 설정한다. 서스테인 펄스 IP 의 인가에 따라, 점등 모드로 설정된 화소 셀 PC 내의 행 전극 X 와 Y 사이에서 서스테인 방전이 생성된다. 이러한 서스테인 방전과 동시에 형광체 층 (17) 으로부터 조사된 광은 전면 투명 기판 (10) 을 통해 디스플레이 패널 디바이스 외부로 조사되어, 서브필드 SF1 의 휘도 중량에 대응하는 1 회의 디스플레이 발광이 이루어진다. 또한, 이러한 서스테인 펄스 IP 의 인가에 따라, 점등 모드로 설정된 화소 셀 PC 내의 행 전극 Y 와 열 전극 D 사이에서 방전이 또한 생성된다. 이러한 방전 및 서스테인 방전으로 인해, 부극의 벽전하는 화소 셀 PC 내의 행 전극 Y 의 근처에서 형성되고, 정극의 벽전하는 각각 행 전극 X 및 열 전극 D 에서 형성된다.
후속하여, 서브필드 SF1 내지 SF14 각각의 소거 단계 E 에서, Y 전극 드라이버 (53) 는 행 전극 Y1 내지 Yn 에, 리셋 단계 R1 의 후반부에 인가된 리셋 펄스 RPY2 의 파형과 동일한 파형을 갖는 부극의 소거 펄스 EP 를 인가한다. 한편, X 전극 드라이버 (51) 는 정극의 소정의 베이스 전위를 갖는 베이스 펄스 BP+ 를, 리셋 단계 R 의 후반부와 동일한 방법으로 모든 행 전극 X1 내지 Xn 에 인가한다. 전술한 소거 펄스 EP 및 베이스 펄스 BP+ 에 따라, 전술한 바와 같은 서스테인 방전이 유도된 화소 셀 PC 내에 약한 소거 방전이 유도된다. 이러한 소거 방전으로 인해, 화소 셀 PC 내에 형성된 벽전하의 일부가 소거되고, 화소 셀 PC 는 소등 모드 상태로 시프트된다. 또한, 소거 펄스 EP 의 인가에 따라, 화소 셀 PC 내의 열 전극 D 와 행 전극 Y 사이에서 약한 방전이 생성된다. 이러한 방전으로 인해, 열 전극 D 의 근처에서 생성된 정극의 벽전하는, 선택 기록 어드레스 방전이 다음 선택 기록 어드레스 단계 WW 에서 적당히 발생될 수 있는 양으로 조정된다.
후속하여, 서브필드 SF2 내지 SF14 각각의 서스테인 단계 I 에서, X 전극 드라이버 (51) 및 Y 전극 드라이버 (53) 는 정극의 피크 전위를 갖는 서스테인 펄스 IP 를, 도 41 에 도시된 바와 같이, 행 전극 Y1 내지 Yn 및 X1 내지 Xn 에, 행 전극 Y 및 X 에 교대로, 관련 서브필드의 휘도 중량에 대응하는 수만큼 반복하여 인가한다. 이러한 서스테인 펄스 IP 가 인가되는 경우마다, 점등 모드로 설정된 화소 셀 PC 내의 행 전극 X 및 Y 사이에서 서스테인 방전이 발생된다. 이러한 서스테인 방전과 동시에 형광체 층 (17) 으로부터 조사된 광은 전면 투명 기판 (10) 을 통해 디스플레이 패널 디바이스 외부로 조사되어, 관련 서브필드 SF 의 휘도 중량에 대응하는 횟수의 디스플레이 발광이 이루어진다. 또한, 각각의 서스테인 단계 I 에 인가된 서스테인 펄스 IP 의 총 개수는 홀수이다. 더욱 상세하게는, 각각의 서스테인 단계 I 에서, 선두 서스테인 펄스 IP 및 마지막 서스테인 펄스 IP 모두 행 전극 Y 에 인가된다. 따라서, 서스테인 단계 I 의 종료 직후, 부극의 벽전하 및 정극의 벽전하는 각각 서스테인 방전이 발생된 화소 셀 PC 내의 행 전극 Y 의 근처 및 행 전극 X 및 열 전극 D 의 근처에서 형성된다. 그 결과, 각각의 화소 셀 PC 내의 벽전하 형성 상태는 리셋 단계 R 의 제 1 리셋 방전의 종료 직후의 상태와 동일하게 된다. 따라서, 리셋 단계 R 의 후반부에 인가된 리셋 펄스 RPY2 의 파형과 동일한 파형을 갖는 소거 펄스 EP 는 바로 후속하는 소거 단계 E 의 행 전극 Y 에 인가되어, 모든 화소 셀 PC 의 상태는 소등 모드의 상태로 시프트될 수 있다.
여기서, 도 40 및 도 41 에 도시된 구동을 수행함에 있어, 선택 기록 어드레스 방전이 선두 서브필드로부터 연속하는 각각의 서브필드의 선택 기록 어드레스 단계 WW 에 발생된 경우, (N+1) 계조 (N: 1 필드 디스플레이 기간내의 서브필드의 수) 에 대한 중간 휘도 레벨이 허용된다. 즉, 14 개의 서브필드 SF1 내지 SF14 에 따라, 서스테인 방전은, 도 36 에 도시된 방법과 동일한 방법으로 표현될 계조에 대응하는 수만큼 선두 서브필드 SF1 으로부터 연속하는 각각의 서브필드에서 수행되어, 잘못된 윤곽을 방지하며 14 개의 계조에 대한 중간 휘도 디스플레이가 허용된다. 또한, 도 40 및 도 41 에 도시된 구동을 수행함에 있어, 2N 계조 (N: 1 필드 디스플레이 기간내의 서브필드의 수) 에 대한 중간 휘도가 1 필드 디스플레이 기간 내의 모든 서브필드 내의 선택 기록 어드레스 방전을 유도하는 서브필드를 어떻게 조합하는지에 의존하여, 표현될 수 있다. 즉, 14 개의 서브필드 SF1 내지 SF14 에서, 선택 기록 어드레스 방전을 유도하는 서브필드의 조합 패턴은 214 개가 존재하고, 따라서 16384 개의 계조에 대한 중간 휘도 디스플레이가 허용된다.
도 40 및 도 41 에 도시된 구동에 따라, 리셋 단계 R 에서 행 전극 Y 에 인가된 리셋 펄스 RPY2, 및 소거 단계 E 에서 행 전극 Y 에 인가된 소거 펄스 EP 는 도 41 도시된 바와 같이 동일한 파형을 가져서, 양 펄스는 공통 회로에 의해 생성될 수 있다. 또한, 선택 기록 어드레스 단계 WW 는 서브필드 SF1 내지 SF14 각각에서 지속적으로 수행되어, 스캔 펄스를 생성하는 회로는 1 개의 시스템으로 충분하고, 각각의 선택 기록 어드레스 단계 WW 에서, 열 전극측이 양극로 설정되는 일반적인 열측 양극 방전이 발생될 수도 있다.
따라서, 도 40 및 도 41 에 도시된 바와 같은 선택 기록 어드레스 방법에 기초한 구동이 PDP (50) 를 구동하는데 사용된 경우, 다양한 구동 펄스를 생성하는 패널 드라이버는 도 37 및 도 38 에 도시된 바와 같은 선택 소거 어드레스 방법에 기초한 구동이 사용된 경우보다 염가로 구축될 수 있다.
도 5 에 도시된 실시형태에서, MgO 결정체는 PDP (50) 의 배면 기판 (14) 측에 배치된 형광체 층 (17) 에 포함된다. 그러나, 도 34 에 도시된 바와 같이, 2 차 전자 방출 재료로 구성된 2 차 전자 방출 층 (18) 은 형광체 층 (17) 의 표면을 피복하도록 배치될 수도 있다. 이러한 경우에, 2 차 전자 방출 층 (18) 은 2 차 전자 방출 재료 (예를 들어, CL 방출 MgO 결정체를 포함한 MgO 결정체) 로 구성된 결정체가 형광체 층 (17) 의 모든 표면에 도포되고, 또는 2 차 전자 방출 재료가 박막으로 형성되는 방법으로 형성될 수도 있다.
또한, 도 38 에 도시된 리셋 단계 R 에서, 리셋 방전은 모든 화소 셀에 대해 동시에 발생되지만, 리셋 방전은 복수의 화소 셀로 각각 구성된 각각의 화소 셀 블록에 대해 시간적으로 간격을 두는 방식으로 수행될 수도 있다.
이 출원은 본 명세서에 참조로서 포함된 일본 특허 출원 제 2006-243912 호, 제 2006-246686 호 및 제 2006-246687 에 기초한다.
도 1 은 이 발명에 따른 플라즈마 디스플레이 디바이스의 개략적인 구성을 도시하는 도면.
도 2 는 디스플레이 표면측으로부터 본 PDP (50) 의 내부 구조를 개략적으로 도시하는 전면도.
도 3 은 도 2 에 표시된 Ⅲ - Ⅲ 라인을 따른 단면을 도시한 도면.
도 4 는 도 2 에 표시된 Ⅳ - Ⅳ 라인을 따른 단면을 도시한 도면.
도 5 는 형광체 층의 구성을 도시하는 단면도.
도 6 은 3 차원 단결정체 구조를 갖는 산화 마그네슘 단결정체의 SEM 포토그래픽 화상을 도시하는 도면.
도 7 은 3 차원 다중 결정체 구조를 갖는 산화 마그네슘 단결정체의 SEM 포토그래픽 영상을 도시하는 도면.
도 8 은 CL 방출의 휘도뿐만 아니라 파장과 산화 마그네슘 단결정체의 입경 사이의 관계를 도시하는 그래프.
도 9 는 산화 마그네슘 단결정체의 입경과 235 나노미터에서의 CL 방출의 피크 강도 사이의 관계를 도시하는 그래프.
도 10 은 증착에 의해 생성된 산화 마그네슘 층으로부터 CL 방출의 파장 상태를 도시하는 그래프.
도 11 은 산화 마그네슘 단결정체로부터 235 나노미터에서의 CL 방출의 피크 강도와 방전 지연 사이의 관계를 도시하는 그래프.
도 12 는 다중 결정체 구조의 산화 마그네슘 단결정체와 방전 확률 사이의 관계를 도시하는 그래프.
도 13 은 다중 결정체 구조의 산화 마그네슘 단결정체와 방전 확률 사이의 관계를 도시하는 표.
도 14 는 다중 결정체 구조의 산화 마그네슘 단결정체와 방전 지연 사이의 관계를 도시하는 그래프.
도 15 는 다중 결정체 구조의 산화 마그네슘 단결정체와 방전 지연 사이의 관계를 도시하는 표.
도 16 는 산화 마그네슘 단결정체의 입경과 방전 확률과의 관계를 도시하는 그래프.
도 17 은 플라즈마 디스플레이 디바이스의 실시형태에서, 행 전극 및 열 전극에 각각 인가된 전압의 형태를 도시하는 펄스 파형도.
도 18 은 또 다른 예에서 전압 펄스를 도시하는 펄스 파형도.
도 19 는 또 다른 예에서 전압 펄스를 도시하는 펄스 파형도.
도 20 은 실시형태에서 CL 방출 MgO 결정체가 형광체 층에 포함된 경우의 방전 강도를 도시하는 오실로스코프 파형도.
도 21 은 형광체 층이 형광재만으로 구성된 경우의 방전 강도를 도시하는 오실로스코프 파형도.
도 22 는 실시형태에서 형광체 층에 포함된 CL 방출 MgO 결정체의 비율과 방전 지연과의 관계를 도시하는 그래프.
도 23 은 실시형태에서, 행 전극에 인가된 전압 펄스의 또 다른 양태를 도시하는 펄스 파형도.
도 24 는 전압 펄스의 또 다른 예를 도시하는 펄스 파형도.
도 25 는 제 2 실시형태를 도시하는 단면도.
도 26 는 각 계조의 발광 패턴을 도시하는 도면.
도 27 은 도 1 에 도시된 플라즈마 디스플레이 디바이스에 사용된 발광 구동 순서의 예를 도시하는 도면.
도 28 은 도 27 에 도시된 발광 구동 순서에 따라 PDP (50) 에 인가된 다양한 구동 펄스를 도시하는 도면.
도 29 는 리셋 펄스 RPY1 가, CL 방출 MgO 결정체가 산화 마그네슘 층 (13) 에만 포함된 종래 기술의 PDP 에 인가된 경우에 발생된 열측 음극 방전에서의 방전 강도의 변화를 도시하는 그래프.
도 30 은 리셋 펄스 RPY1 가, CL 방출 MgO 결정체가 산화 마그네슘 층 (13) 및 형광체 층 (17) 모두에 포함된 PDP (50) 인가된 경우에 발생된 열측 음극 방전에서의 방전 강도의 변화를 도시하는 그래프.
도 31 은 리셋 펄스 RPY1 (또는 RPY2) 의 또 다른 파형을 도시하는 도면.
도 32 는 도 1 에 도시된 플라즈마 디스플레이 디바이스에서 사용된 발광 구동 순서의 또 다른 예를 도시하는 도면.
도 33 은 도 32 에 도시된 발광 구동 순서에 따라 PDP (50) 에 인가된 다양 한 구동 펄스를 도시하는 도면.
도 34 는 2 차 전자 방출 층 (18) 이 형광체 층 (17) 의 표면상에 적층되어 구축된 경우의 양태를 도시하는 개략도.
도 35 는 미소 발광 펄스 LP 및 리셋 펄스 RPY2 의 인가 타이밍의 또 다른 예를 도시하는 도면.
도 36 은 또 다른 실시형태에서 각 계조의 발광 패턴을 도시하는 도면.
도 37 은 도 1 에 도시된 플라즈마 디스플레이 디바이스에 사용된 발광 구동 순서의 또 다른 예를 도시하는 도면.
도 38 은 도 37 에 도시된 발광 구동 순서에 따라 PDP (50) 에 인가된 다양한 구동 펄스를 도시하는 도면.
도 39 는 리셋 펄스 RPY1 의 또 다른 파형을 도시하는 도면.
도 40 은 도 1 에 도시된 플라즈마 디스플레이 디바이스에 사용된 발광 구동 순서의 도 다른 예를 도시하는 도면.
도 41 은 도 40 에 도시된 발광 구동 순서에 따라 PDP (50) 에 인가된 다양한 구동 펄스를 도시하는 도면.
※ 도면의 주요 부분에 대한 부호의 설명 ※
15 : 열 전극 보호 층 16 : 격벽
16A : 가로벽 16B : 세로벽
17 : 형광체 층 18 : 2 차 전자 방출 층
50 : PDP 51 : X-전극 드라이버
53 : Y-전극 드라이버 55 : 어드레스 드라이버
56 : 및 구동 제어 회로

Claims (63)

  1. 방전 공간을 사이에 두고 대향하는 1 쌍의 기판;
    상기 1 쌍의 기판의 일방의 기판측에 형성된 복수의 행 전극쌍;
    타방의 기판측에 행 전극쌍에 대해 교차하는 방향으로 연장되도록 형성되어 행 전극쌍과의 각 교차 부분의 방전 공간에서 각각 단위 발광 영역을 형성하는 복수의 열 전극; 및
    상기 열 전극과 행 전극쌍 사이의 단위 발광 영역에 면하는 위치에 형성된 형광체층을 포함하고,
    상기 방전 공간 내에 방전 가스가 봉입되고, 구동시의 상기 단위 발광 영역의 초기화시에, 상기 행 전극쌍 중 일방의 행 전극을 양극 (陽極) 측, 상기 열 전극을 음극 (陰極) 측으로 하고, 상기 일방의 행 전극에 전위가 시간 경과에 수반하여 서서히 증가하는 전압 펄스를 인가하는 플라즈마 디스플레이 패널로서,
    상기 형광체층은 2 차 전자 방출 재료를 포함하고, 상기 2 차 전자 방출 재료는, 전자선에 의해 여기되어 파장역 200 내지 300 nm 내에 피크를 갖는 캐소드·루미네선스 발광을 실시하는 특성을 갖는 산화마그네슘 결정체를 포함하는 산화마그네슘인 것을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 2 차 전자 방출 재료는, 상기 형광체층의 단위 발광 영역에 면하는 부분에 위치되는 플라즈마 디스플레이 패널.
  3. 제 1 항에 있어서,
    상기 2 차 전자 방출 재료는, 상기 형광체층을 구성하는 형광재와 혼합되는 플라즈마 디스플레이 패널.
  4. 제 1 항에 있어서,
    상기 2 차 전자 방출 재료는 층을 형성하여, 형광체층을 구성하는 형광재에 의해 형성된 층 상에 적층되는 플라즈마 디스플레이 패널.
  5. 제 1 항에 있어서,
    상기 산화마그네슘 결정체는, 230 nm 내지 250 nm 내에 피크를 갖는 캐소드 루미네선스 발광을 실시하는 특성을 갖는 플라즈마 디스플레이 패널.
  6. 제 1 항에 있어서,
    상기 산화마그네슘 결정체는, 기상 산화법에 의해 생성된 산화마그네슘 단결정체인 플라즈마 디스플레이 패널.
  7. 방전 공간을 사이에 두고 대향하는 1 쌍의 기판;
    상기 1 쌍의 기판 중 일방의 기판측에 형성된 복수의 행 전극쌍;
    타방의 기판측에 행 전극쌍에 대해 교차하는 방향으로 연장되도록 형성되어 행 전극쌍과의 각 교차 부분의 방전 공간에서 각각 단위 발광 영역을 형성하는 복수의 열 전극; 및
    상기 열 전극과 행 전극쌍 사이의 단위 발광 영역에 면하는 위치에 형성되고 2 차 전자 방출 재료를 포함하는 형광체층을 구비하고,
    상기 2 차 전자 방출 재료는, 전자선에 의해 여기되어 파장역 200 내지 300 nm 내에 피크를 갖는 캐소드·루미네선스 발광을 실시하는 특성을 갖는 산화마그네슘 결정체를 포함하는 산화마그네슘이고, 방전 공간 내에 방전 가스가 봉입되는 플라즈마 디스플레이 패널의 구동 방법으로서,
    상기 단위 발광 영역의 초기화 단계에서, 상기 행 전극쌍을 구성하는 일방의 행 전극에 전위가 시간 경과에 수반하여 서서히 증가하는 전압 펄스를 인가함과 동시에, 상기 전압 펄스가 인가된 일방의 행 전극에 대해 열 전극의 전위가 상대적으로 부극측에 설정됨으로써, 열 전극과 일방의 행 전극 사이에 형광체층을 사이에 두고 대향 방전이 발생되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 일방의 행 전극에 정극 (正極) 의 전압 펄스가 인가되고, 상기 열 전극에 부극 (負極) 의 전압 펄스가 인가되는 플라즈마 디스플레이 패널의 구동 방법.
  10. 제 7 항에 있어서,
    상기 일방의 행 전극에 정극의 전압 펄스가 인가되고, 상기 열 전극은 접지 전위로 유지되는 플라즈마 디스플레이 패널의 구동 방법.
  11. 제 7 항에 있어서,
    상기 일방의 행 전극에 전압 펄스가 인가됨과 동시에,
    행 전극쌍을 구성하는 타방의 행 전극에, 일방의 행 전극에 인가되는 전압 펄스와 동극이고 일방의 행 전극 사이에서 방전을 발생시키는 어떠한 전위도 생성하지 않는 전위의 전압 펄스가 인가되는 플라즈마 디스플레이 패널의 구동 방법.
  12. 삭제
  13. 제 7 항에 있어서,
    상기 대향 방전은, 상기 2 차 전자 방출 재료가 형광체층의 단위 발광 영역에 면하는 부분에 위치하는 플라즈마 디스플레이 패널에서 실시되어 있는 플라즈마 디스플레이 패널의 구동 방법.
  14. 제 7 항에 있어서,
    상기 대향 방전은, 상기 2 차 전자 방출 재료가 형광체층을 구성하는 형광재와 혼합되어 있는 플라즈마 디스플레이 패널에서 실시되는 플라즈마 디스플레이 패널의 구동 방법.
  15. 제 7 항에 있어서,
    상기 대향 방전은, 상기 2 차 전자 방출 재료가 층을 형성하여 형광체층을 구성하는 형광재에 의해 형성된 층 상에 적층되어 있는 플라즈마 디스플레이 패널에서 실시되는 플라즈마 디스플레이 패널의 구동 방법.
  16. 삭제
  17. 삭제
  18. 제 7 항에 있어서,
    상기 산화마그네슘 결정체는, 230 nm 내지 250 nm 내에 피크를 갖는 캐소드·루미네선스 발광을 실시하는 특성을 갖는 플라즈마 디스플레이 패널의 구동 방법.
  19. 제 7 항에 있어서,
    상기 산화마그네슘 결정체는, 기상 산화법에 의해 생성된 산화마그네슘 단결정체인 플라즈마 디스플레이 패널의 구동 방법.
  20. 방전 가스가 봉입된 방전 공간을 사이에 두고 제 1 기판 및 제 2 기판이 대향 배치되어 있고, 형광재 및 2 차 전자 방출 재료가 포함된 형광체층을 포함하는 화소 셀이 상기 제 1 기판에 형성되어 있는 복수의 행 전극쌍과 상기 제 2 기판에 형성되는 복수의 열 전극의 각 교차부에 형성되는 플라즈마 디스플레이 패널을, 영상 신호에 기초하는 각 화소마다의 화소 데이터에 따라 구동시키는 플라즈마 디스플레이 패널의 구동 방법으로서,
    상기 2 차 전자 방출 재료는, 전자선에 의해 여기되어 파장역 200 내지 300 nm 내에 피크를 갖는 캐소드·루미네선스 발광을 실시하는 산화마그네슘 결정체를 포함하는 산화마그네슘이고,
    상기 영상 신호에 있어서의 1 필드 디스플레이 기간을 복수의 서브필드로 분할하였을 때의 적어도 선두의 서브필드 및 상기 선두의 서브필드 직후의 제 2 번째 서브필드 각각에서는, 상기 화소 셀을 리셋 방전시킴으로써 상기 화소 셀을 점등 모드 및 소등 모드 중의 일방의 상태로 초기화하는 리셋 단계, 및 상기 화소 데이터에 따라 선택적으로 상기 화소 셀을 어드레스 방전시킴으로써 상기 화소 셀을 상기 점등 모드 및 상기 소등 모드 중 다른 하나의 상태로 전이시키는 어드레스 단계를 순차 실행하고,
    상기 리셋 단계에서는, 상기 행 전극쌍의 일방의 행 전극을 양극측, 상기 열 전극을 음극측으로 한 전압을 상기 일방의 행 전극 및 상기 열 전극 사이에 인가함으로써 상기 일방의 행 전극 및 상기 열 전극 사이에서 상기 리셋 방전을 발생시키고, 상기 리셋 단계에 있어서, 상기 일방의 행 전극에 인가하는 전위를 시간 경과에 수반하여 서서히 증가시킴으로써 상기 일방의 행 전극 및 상기 열 전극간의 전압을 서서히 증가시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  21. 제 20 항에 있어서,
    상기 리셋 단계에서는, 상기 화소 셀을 리셋 방전시킴으로써 상기 화소 셀을 상기 소등 모드의 상태로 초기화하고,
    상기 어드레스 단계에서는, 상기 화소 데이터에 따라 선택적으로 상기 화소 셀을 어드레스 방전시킴으로써 상기 화소 셀을 상기 점등 모드의 상태로 전이시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  22. 제 20 항에 있어서,
    상기 리셋 방전시에, 상기 행 전극쌍의 타방의 행 전극 및 상기 일방의 행 전극 사이에서의 방전을 방지시키는 전위를 상기 타방의 행 전극에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  23. 제 22 항에 있어서,
    상기 리셋 단계에서는, 상기 일방의 행 전극 및 상기 타방의 행 전극 각각에 정극성의 전위를 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  24. 제 20 항에 있어서,
    상기 선두의 서브필드의 상기 어드레스 단계의 직후에,
    상기 행 전극쌍의 일방의 행 전극을 양극측, 상기 열 전극을 음극측으로 한 전압을 상기 일방의 행 전극 및 상기 열 전극 사이에 인가함으로써, 상기 선두의 서브필드의 상기 어드레스 단계에서 점등 모드로 설정된 화소 셀 내의 상기 열 전극 및 상기 일방의 행 전극 사이에서 미소 발광 방전을 발생시키는 미소 발광 단계를 실행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  25. 제 24 항에 있어서,
    상기 미소 발광 방전은, 휘도 레벨 0 보다 1 휘도 레벨 높은 계조에 대응하는 발광을 수반하는 방전인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  26. 제 24 항에 있어서,
    상기 제 2 번째 서브필드의 상기 리셋 단계에서는,
    상기 미소 발광 방전을 발생시키기 위해 상기 일방의 행 전극에 인가한 전위를 시간 경과에 수반하여 서서히 증가시킴으로써 상기 리셋 방전을 발생시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  27. 제 24 항에 있어서,
    상기 미소 발광 단계에서,
    상기 미소 발광 방전을 발생시키기 위해 상기 일방의 행 전극에 인가하는 전위의 상승 구간에서의 시간 경과에 수반하는 변화율은, 상기 리셋 방전을 발생시키기 위해 상기 일방의 행 전극에 인가하는 전위의 상승 구간에서의 시간 경과에 수반하는 변화율보다 높은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  28. 제 24 항에 있어서,
    상기 제 2 번째 서브필드에 후속하는 서브필드 각각에서,
    상기 일방의 행 전극 및 타방의 행 전극 각각에 교대로 서스테인 펄스를 인가함으로써 상기 점등 모드의 상태에 있는 상기 화소 셀만을 서스테인 방전시키는 서스테인 단계를 실행하고,
    상기 미소 발광 단계에서 상기 미소 발광 방전을 발생시키기 위해 상기 일방의 행 전극에 인가하는 전위가, 상기 서스테인 펄스의 피크 전위보다 낮은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  29. 제 20 항에 있어서,
    상기 제 2 번째 서브필드에서,
    상기 어드레스 단계의 직후에, 상기 일방의 행 전극에만 서스테인 펄스를 1 회만 인가함으로써 상기 점등 모드의 상태에 있는 상기 화소 셀만을 서스테인 방전시키는 서스테인 단계를 실행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  30. 제 21 항에 있어서,
    상기 제 2 번째 서브필드에 후속하는 서브필드 각각에서,
    상기 화소 데이터에 따라 선택적으로 상기 화소 셀을 소거 방전시킴으로써 상기 화소 셀을 상기 점등 모드의 상태에서 상기 소등 모드의 상태로 전이시키는 선택 소거 어드레스 단계를 실시하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  31. 제 21 항에 있어서,
    상기 제 2 번째 서브필드에 후속하는 서브필드 각각에서,
    상기 화소 데이터에 따라 선택적으로 상기 화소 셀을 기록 방전시킴으로써 상기 화소 셀을 상기 소등 모드의 상태에서 상기 점등 모드의 상태로 전이시키는 선택 기록 어드레스 단계를 실시하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  32. 삭제
  33. 삭제
  34. 삭제
  35. 제 20 항에 있어서,
    상기 산화마그네슘 결정체는, 기상 산화법에 의해 생성된 것인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  36. 제 20 항에 있어서,
    상기 산화마그네슘 결정체는, 230 nm 내지 250 nm 내에 피크를 갖는 캐소드·루미네선스 발광을 실시하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  37. 제 20 항에 있어서,
    상기 방전 공간 내에서 상기 2차 전자 방출 재료로 이루어지는 입자가 상기 방전 가스에 접촉하고 있는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  38. 방전 가스가 봉입된 방전 공간을 사이에 두고 제 1 기판 및 제 2 기판이 대향 배치되어 있고, 상기 제 1 기판에 형성되어 있는 복수의 행 전극쌍과 상기 제 2 기판에 형성되어 있는 복수의 열 전극의 각 교차부에 화소 셀이 형성되어 있는 플라즈마 디스플레이 패널을, 영상 신호에 기초하는 각 화소마다의 화소 데이터에 따라 구동시키는 플라즈마 디스플레이 패널의 구동 방법으로서,
    상기 영상 신호에 있어서의 1 필드 디스플레이 기간을 복수의 서브필드로 분할하였을 때의 선두의 서브필드에서는, 상기 화소 셀을 리셋 방전시킴으로써 상기 화소 셀을 소등 모드의 상태로 초기화하는 제 1 리셋 단계, 상기 화소 데이터에 따라 선택적으로 상기 화소 셀을 어드레스 방전시킴으로써 상기 화소 셀을 점등 모드의 상태로 전이시키는 제 1 어드레스 단계, 및 상기 점등 모드의 상태에 있는 상기 화소 셀을 미소 발광 방전시키는 미소 발광 단계를 순차 실행하고,
    상기 제 1 리셋 단계에서는, 상기 행 전극쌍의 일방의 행 전극을 양극측, 상기 열 전극을 음극측으로 한 전압을 상기 일방의 행 전극 및 상기 열 전극 사이에 인가함으로써 상기 일방의 행 전극 및 상기 열 전극 사이에 상기 리셋 방전을 발생시키고,
    상기 미소 발광 단계에서는, 상기 행 전극쌍의 일방의 행 전극을 양극측, 상기 열 전극을 음극측으로 한 전압을 상기 일방의 행 전극 및 상기 열 전극 사이에 인가함으로써 상기 점등 모드의 상태에 있는 상기 화소 셀 내의 상기 열 전극 및 상기 일방의 행 전극 사이에 상기 미소 발광 방전을 발생시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  39. 제 38 항에 있어서,
    상기 선두의 서브필드 직후의 제 2 번째 서브필드에서는,
    상기 화소 셀을 리셋 방전시킴으로써 상기 화소 셀을 소등 모드의 상태로 초기화하는 제 2 리셋 단계, 및 상기 화소 데이터에 따라 선택적으로 상기 화소 셀을 어드레스 방전시킴으로써 상기 화소 셀을 점등 모드의 상태로 전이시키는 제 2 어드레스 단계를 순차 실행하고,
    상기 제 2 리셋 단계에서는, 상기 행 전극쌍의 일방의 행 전극을 양극측, 상기 열 전극을 음극측으로 한 전압을 상기 일방의 행 전극 및 상기 열 전극 사이에 인가함으로써 상기 일방의 행 전극 및 상기 열 전극 사이에 상기 리셋 방전을 발생시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  40. 제 38 항에 있어서,
    상기 미소 발광 방전은, 휘도 레벨 0 보다 1 휘도 레벨 높은 계조에 대응하는 발광을 수반하는 방전인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  41. 제 39 항에 있어서,
    상기 제 2 리셋 단계에서는,
    상기 미소 발광 방전을 발생시키기 위해 상기 일방의 행 전극에 인가한 전위를 시간 경과에 수반하여 서서히 증가시킴으로써 상기 리셋 방전을 발생시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  42. 제 39 항에 있어서,
    상기 미소 발광 단계에서,
    상기 미소 발광 방전을 발생시키기 위해 상기 일방의 행 전극에 인가하는 전위의 상승 구간에서의 시간 경과에 수반하는 변화율이, 상기 제 2 번째 서브필드에 있어서 상기 리셋 방전을 발생시키기 위해 상기 일방의 행 전극에 인가하는 전위의 상승 구간에서의 시간 경과에 수반되는 변화율보다 높은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  43. 제 38 항에 있어서,
    상기 선두의 서브필드 직후의 제 2 번째 서브필드에 후속하는 서브필드 각각에서,
    상기 일방의 행 전극 및 타방의 행 전극 각각에 교대로 서스테인 펄스를 인가함으로써 상기 점등 모드의 상태에 있는 상기 화소 셀만을 서스테인 방전시키는 서스테인 단계를 실행하고,
    상기 미소 발광 단계에 있어서 상기 미소 발광 방전을 발생시키기 위해 상기 일방의 행 전극에 인가하는 전위가, 상기 서스테인 펄스의 피크 전위보다 낮은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  44. 방전 가스가 봉입된 방전 공간을 사이에 두고 제 1 기판 및 제 2 기판이 대향 배치되어 있고, 상기 제1 기판에 형성되어 있는 복수의 행 전극쌍과 상기 제 2 기판에 형성되어 있는 복수의 열 전극의 각 교차부에 화소 셀이 형성되어 있는 플라즈마 디스플레이 패널을, 영상 신호에 기초하는 각 화소마다의 화소 데이터에 따라 구동시키는 플라즈마 디스플레이 패널의 구동 방법으로서,
    상기 영상 신호에 있어서의 1 필드 디스플레이 기간을 복수의 서브필드로 분할하였을 때의 적어도 선두의 서브필드 및 상기 선두의 서브필드 직후의 제 2 번째 서브필드 각각에서는, 상기 화소 셀을 리셋 방전시킴으로써 상기 화소 셀을 소등 모드의 상태로 초기화하는 리셋 단계, 및 상기 화소 데이터에 따라 선택적으로 상기 화소 셀을 어드레스 방전시킴으로써 상기 화소 셀을 점등 모드의 상태로 전이시키는 어드레스 단계를 순차 실행하고,
    상기 리셋 단계에서는, 상기 행 전극쌍의 일방의 행 전극을 양극측, 상기 열 전극을 음극측으로 한 전압을 상기 일방의 행 전극 및 상기 열 전극 사이에 인가함으로써 상기 일방의 행 전극 및 상기 열 전극 사이에 상기 리셋 방전을 발생시키고,
    상기 선두의 서브필드의 상기 리셋 단계에서 상기 리셋 방전을 발생시키기 위해 상기 일방의 행 전극에 인가하는 전위가, 상기 제 2 번째 서브필드의 상기 리셋 단계에서 상기 리셋 방전을 발생시키기 위해 상기 일방의 행 전극에 인가하는 전위보다 낮은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  45. 방전 가스가 봉입된 방전 공간을 사이에 두고 제 1 기판 및 제 2 기판이 대향 배치되어 있고, 상기 제 1 기판에 형성되어 있는 복수의 행 전극쌍과 상기 제 2 기판에 형성되어 있는 복수의 열 전극의 각 교차부에 화소 셀이 형성되어 있는 플라즈마 디스플레이 패널을, 영상 신호에 기초하는 각 화소마다의 화소 데이터에 따라 구동시키는 플라즈마 디스플레이 패널의 구동 방법으로서,
    상기 영상 신호에 있어서의 1 필드 디스플레이 기간을 복수의 서브필드로 분할하였을 때의 적어도 선두의 서브필드 및 상기 선두의 서브필드 직후의 제 2 번째 서브필드 각각에서는, 상기 화소 셀을 리셋 방전시킴으로써 상기 화소 셀을 소등 모드의 상태로 초기화하는 리셋 단계, 및 상기 화소 데이터에 따라 선택적으로 상기 화소 셀을 어드레스 방전시킴으로써 상기 화소 셀을 점등 모드의 상태로 전이시키는 어드레스 단계를 순차 실행하고,
    상기 리셋 단계에서는, 상기 행 전극쌍의 일방의 행 전극을 양극측, 상기 열 전극을 음극측으로 한 전압을 상기 일방의 행 전극 및 상기 열 전극 사이에 인가함으로써 상기 일방의 행 전극 및 상기 열 전극 사이에 상기 리셋 방전을 발생시키고,
    상기 선두의 서브필드의 상기 어드레스 단계에서 상기 행 전극쌍의 타방의 행 전극에 인가하는 전위가, 상기 제 2 번째 서브필드의 상기 어드레스 단계에서 상기 행 전극쌍의 타방의 행 전극에 인가하는 전위보다 낮은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  46. 방전 가스가 봉입된 방전 공간을 사이에 두고 제 1 기판 및 제 2 기판이 대향 배치되어 있고, 상기 제 1 기판에 형성되어 있는 복수의 행 전극쌍과 상기 제 2기판에 형성되어 있는 복수의 열 전극의 각 교차부에 형광재 및 2 차 전자 방출 재료가 포함된 형광체층을 포함하는 화소 셀이 형성되어 있는 플라즈마 디스플레이 패널을, 영상 신호에 기초하는 각 화소마다의 화소 데이터에 따라 구동시키는 플라즈마 디스플레이 패널의 구동 방법으로서,
    상기 2 차 전자 방출 재료는, 전자선에 따라 여기되어 파장역 200 내지 300 nm 내에 피크를 갖는 캐소드·루미네선스 발광을 실시하는 산화마그네슘 결정체를 포함하는 산화마그네슘이고,
    상기 영상 신호에 있어서의 1 필드 디스플레이 기간을 복수의 서브필드로 분할하였을 때의 적어도 선두의 서브필드에서, 상기 화소 셀을 리셋 방전시킴으로써 상기 화소 셀을 소등 모드로 초기화하는 리셋 단계, 및 상기 화소 데이터에 따라 선택적으로 상기 화소 셀을 어드레스 방전시킴으로써 상기 화소 셀을 점등 모드로 설정하는 어드레스 단계를 실행하고,
    상기 리셋 단계에서는, 상기 행 전극쌍의 일방의 행 전극을 양극측, 상기 열 전극을 음극측으로 한 전압을 상기 일방의 행 전극 및 상기 열 전극 사이에 인가함으로써 상기 일방의 행 전극과 상기 열 전극 사이에 상기 리셋 방전을 발생시키고, 상기 리셋 단계에서, 상기 일방의 행 전극에 인가하는 전위를 시간 경과에 수반하여 서서히 증가시킴으로써 상기 일방의 행 전극과 상기 열 전극 사이의 전압을 서서히 증가시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  47. 제 46 항에 있어서,
    상기 리셋 방전시, 상기 행 전극쌍의 타방의 행 전극과 상기 일방의 행 전극 사이에서의 방전을 방지시키는 전위를 상기 타방의 행 전극에 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  48. 제 46 항에 있어서,
    상기 선두의 서브필드에서, 상기 어드레스 단계에 후속하여, 상기 일방의 행 전극에만 1 회만의 서스테인 방전시키는 서스테인 단계를 실행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  49. 제 46 항에 있어서,
    1 필드 디스플레이 기간 내의 상기 각각의 서브필드 중 상기 선두의 서브필드에서만 상기 리셋 단계를 실행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  50. 제 46 항에 있어서,
    상기 선두의 서브필드에 후속하는 서브필드 각각에서,
    상기 화소 데이터에 따라 선택적으로 상기 화소 셀을 소거 방전시킴으로써 상기 화소 셀을 상기 소등 모드의 상태로 설정하는 선택 소거 어드레스 단계를 실행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  51. 제 46 항에 있어서,
    상기 선두의 서브필드에 후속하는 서브필드 각각에서,
    상기 화소 데이터에 따라 선택적으로 상기 화소 셀을 기록 방전시킴으로써 상기 화소 셀을 상기 점등 모드의 상태로 설정하는 선택 기록 어드레스 단계를 실행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  52. 삭제
  53. 제 46 항에 있어서,
    상기 어드레스 단계에서, 상기 일방의 행 전극에 부극성의 베이스 전위를 인가함과 동시에, 상기 행 전극쌍의 타방의 행 전극에 정극성의 베이스 전위를 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  54. 삭제
  55. 삭제
  56. 제 46 항에 있어서,
    상기 산화마그네슘 결정체는, 기상 산화법에 의해 생성된 산화마그네슘 단결정체인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  57. 제 46 항에 있어서,
    상기 산화마그네슘 결정체는, 230 nm 내지 250 nm 내에 피크를 갖는 캐소드·루미네선스 발광을 실시하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  58. 제 46 항에 있어서,
    상기 방전 공간 내에서 상기 2 차 전자 방출 재료로 이루어지는 입자는 상기 방전 가스에 접촉하고 있는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  59. 제 1 항에 있어서,
    상기 산화마그네슘 결정체는, 2000 옹스트롬 이상의 입경을 갖고 있는 플라즈마 디스플레이 패널.
  60. 제 1 항에 있어서,
    상기 초기화시에, 상기 일방의 행 전극에 전압 펄스가 인가됨과 동시에, 상기 행 전극쌍을 구성하는 타방의 행 전극에, 일방의 행 전극에 인가되는 상기 전압 펄스와 동극의 전압 펄스가 인가되는 플라즈마 디스플레이 패널.
  61. 제 7 항에 있어서,
    상기 산화마그네슘 결정체는, 2000 옹스트롬 이상의 입경을 갖고 있는 플라즈마 디스플레이 패널의 구동 방법.
  62. 제 20 항에 있어서,
    상기 산화마그네슘 결정체는, 2000 옹스트롬 이상의 입경을 갖고 있는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  63. 제 46 항에 있어서,
    상기 산화마그네슘 결정체는, 2000 옹스트롬 이상의 입경을 갖고 있는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
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