JP4577681B2 - プラズマディスプレイパネルの駆動方法 - Google Patents

Description

本発明は、ＰＤＰ（プラズマ・ディスプレイ・パネル）の駆動に関し、特にＰＤＰにおけるリセット電圧の印加に関する。

ＰＤＰにおいては、特開２００１−１３９１１号公報に記載れているように、アドレス期間において、直交する複数のアドレス電極Ａと複数のスキャン電極Ｙの間で選択的に対向放電させて、その放電をトリガにしてスキャン電極Ｙとサステイン電極Ｘの間の面放電を起こさせ、表示のために放電させる選択セルと放電させない非選択セルとを決める。即ち、アドレス期間におけるアドレス放電は、アドレス電極Ａとスキャン電極Ｙとの間の対向放電と、スキャン電極Ｙとサステイン電極Ｘとの間の面放電とからなる一連の放電である。ここで、このアドレス放電では高い精度が要求される。例えば、放電発光させるべき或るセルにおいてアドレス放電が発生しなければ、そのセルは発光しない。また、放電発光させないセルにおいてアドレス放電が発生すると、そのセルは不必要に発光する。アドレス放電において、アドレス電極Ａとスキャン電極Ｙの間で放電が発生しても、スキャン電極Ｙとサステイン電極Ｘの間の放電が発生しなければ、アドレス放電は失敗する。従って、アドレス放電の精度が低いと表示品質が低下する。アドレス放電の精度を高くするために、アドレス電圧を高くし、またはアドレスパルス幅を広くしていた。
特開２００１−１３９１１号公報

しかし、アドレス電圧を高くすると、高耐圧ドライバや放熱の機構の導入が必要になり、ＰＤＰのコストが高くなる。また、アドレスパルス幅を広くすると、表示放電のための時間が制限され、輝度および階調数の低下が生じる。それを改善するためにアドレス電極を上下二分割してアドレスドライバの数を増やすと、ＰＤＰのコストが高くなる。

発明者たちは、ＰＤＰの駆動のアドレス期間において、アドレス電極Ａとスキャン電極Ｙの間の対向放電によってトリガされるサステイン電極Ｘとスキャン電極Ｙの間の面放電を生じさせなければ、アドレス期間をより短くできると認識した。

本発明の目的は、ＰＤＰの駆動のアドレス期間においてサステイン電極とスキャン電極の間で面放電を生じさせないことである。

本発明の別の目的は、ＰＤＰの駆動のアドレス放電においてアドレスパルスの幅をより短くできるようにし、アドレス期間をより短くできるようにすることである。

本発明のさらに別の目的は、ＰＤＰにおいて駆動の表示期間をより長くできるようにすることである。

本発明のさらに別の目的は、ＰＤＰにおいてより高い表示品質を実現することである。

本発明の特徴によれば、誘電体で被われた平行な第１電極及び第２電極と、その第１電極及び第２電極と交差する方向に設けられた第３電極とを、各セルに備えたプラズマディスプレイパネルの駆動方法は、表示対象セルをアドレスする際に、その第２電極とその第３電極の間でアドレス用放電を発生させる操作の前に、その第１電極及び第２電極上の誘電体層に同一極性の壁電荷を形成する操作を行うことによって、そのアドレス用放電をその第２電極とその第３電極の間でのみ発生させるようにする。

本発明の別の特徴によれば、プラズマディスプレイパネルの駆動方法は、複数の壁電荷を調整するためのリセット期間と、表示データに応じて任意のセルを点灯させるためのアドレス期間と、点灯セルの点灯を維持させるためのサステイン期間とに区分し、そのリセット期間に、全てのセルの第１電極及び第２電極上の誘電体層に同一極性の壁電荷を形成し、そのアドレス期間に、点灯セルの第２電極と第３電極の間でのみ放電を発生させる。

本発明によれば、ＰＤＰにおける駆動のアドレス期間をより短くでき、それによって表示期間をより長くでき、それによってＰＤＰにおいてより高い表示品質を実現することができる。

本発明の実施形態を、図面を参照して説明する。図面において、同様の構成要素には同じ参照番号が付されている。

図１は本発明の実施形態による表示装置６０の構成を示している。表示装置６０は、ｍ×ｎ個のセルのアレイからなる表示面を有する３電極面放電型のＰＤＰ１０と、セルのアレイを選択的に発光させるためのドライブユニット５０とを具えており、例えばテレビジョン受像機、コンピュータ・システムのモニタ等に利用される。

ＰＤＰ１０では、表示放電を生じさせるための電極対を構成する表示電極ＸおよびＹが平行に配置され、これら表示電極ＸおよびＹと交差するようにアドレス電極Ａが配置されている。表示電極Ｘはサステイン（維持）電極であり、表示電極Ｙはスキャン（走査）電極である。表示電極ＸおよびＹは、典型的には画面の行方向または水平方向に延び、アドレス電極Ａは列方向または垂直方向に延びている。

ドライブユニット５０は、ドライバ制御回路５１、データ変換回路５２、電源回路５３、Ｘ電極ドライバ回路またはＸドライバ回路６１、Ｙ電極ドライバ回路またはＹドライバ回路６４、およびアドレス電極ドライバ回路またはＡドライバ回路６８を含んでおり、場合によってＲＯＭを含み得る集積回路の形態で実装される。ドライブユニット５０には、ＴＶチューナまたはコンピュータのような外部装置からＲ，ＧおよびＢの３原色の発光強度を示すフィールドデータＤｆが各種の同期信号とともに入力される。フィールドデータＤｆはデータ変換回路５２の中のフィールドメモリに一時的に記憶される。データ変換回路５２は、フィールドデータＤｆを階調表示のためのサブフィールドデータＤｓｆに変換してＡドライバ回路６８に供給する。サブフィールドデータＤｓｆは、１セル当たり１ビットの表示データの集合であって、その各ビットの値は該当する１つのサブフィールドＳＦにおける各セルの発光の要否、より正確にはアドレス放電の要否を表す。

Ｘドライバ回路６１は、ＰＤＰ表示面を構成する複数のセルの壁電圧を均等にするために表示電極Ｘに初期化のための電圧を印加するリセット回路６２と、セルに表示放電を生じさせるために表示電極Ｘにサステインパルスを印加するサステイン回路６３とを含んでいる。Ｙドライバ回路６４は、表示電極Ｙに初期化のための電圧を印加するリセット回路６５と、アドレッシングにおいて表示電極Ｙにスキャンパルスを印加するスキャン回路６６と、セルに表示放電を生じさせるために表示電極Ｙにサステインパルスを印加するサステイン回路６７とを含んでいる。Ａドライバ回路６８は、表示データに応じてサブフィールドデータＤｓｆによって指定されたアドレス電極Ａにアドレスパルスを印加する。

ドライバ制御回路５１は、パルス電圧の印加およびサブフィールドデータＤｓｆの転送を制御する。電源回路５３はユニット内の所要部分に駆動電力を供給する。

図２はＰＤＰ１０のセル構造の一例を示している。ＰＤＰ１０は１対の基板構体（ガラス基板上にセル構成要素を設けた構造体）１００および２０からなる。前面側のガラス基板１１の内面に、ｎ行ｍ列の表示面ＥＳの各行に１対ずつ表示電極ＸおよびＹが配置されている。この図において、表示電極ＸおよびＹの添字ｊは任意の行の位置を示し、アドレス電極Ａの添字ｉは任意の列の位置を示す。表示電極ＸおよびＹは、面放電ギャップを形成する透明導電膜４１とその端縁部に重ねられた金属膜４２とからなり、誘電体層１７および保護膜１８が被覆されている。背面側のガラス基板２１の内面に１列に１本ずつアドレス電極Ａが配列されており、これらアドレス電極Ａは誘電体層２４で被覆されている。誘電体層２４の上に放電空間を列毎に区画する隔壁またはリブ２９が設けられている。隔壁のパターンはストライプのパターンである。誘電体層２４の表面および隔壁２９の側面を被覆するカラー表示用の蛍光体層２８Ｒ，２８Ｇおよび２８Ｂは、放電ガスが放つ紫外線によって局部的に励起されて発光する。図中の斜体文字（Ｒ，Ｇ，Ｂ）は蛍光体の発光色を示す。色配列は各列のセルを同色とするＲ，ＧおよびＢの繰り返しパターンである。

１つのピクチャ（画面）は典型的には約１６．７ｍｓの１フレーム期間で構成されており、インターレース型走査では１フレームが２つのフィールドで構成され、プログレッシブ型走査では１フレームが１つのフィールドで構成されている。ＰＤＰ１０による表示では、２値の発光制御によってカラー再現を行うために、典型的にはそのような１フィールド期間の入力画像の時系列の１つのフィールドＦを所定数ｑのサブフィールドＳＦに分割する。典型的には、各フィールドＦをｑ個のサブフィールドＳＦの集合に置き換える。しばしば、これらサブフィールドＳＦに順に２^０，２^１，２^２，．．．２^ｑ−１の重みを付けて各サブフィールドＳＦの表示放電の回数を設定する。但し、サブフィールドＳＦの重み付けは前記のような２の乗数に限定されるものではない。サブフィールド単位の発光／非発光の組合せでＲ，ＧおよびＢの各色毎にＮ（＝１＋２^１＋２^２＋．．．＋２^ｑ−１ ）段階の輝度設定を行うことができる。このようなフィールド構成に合わせてフィールド転送周期であるフィールド期間Ｔｆをｑ個のサブフィールド期間Ｔｓｆに分割し、各サブフィールドＳＦに１つのサブフィールド期間Ｔｓｆを割り当てる。さらに、サブフィールド期間Ｔｓｆを、初期化のためのリセット期間ＴＲ、アドレッシングのためのアドレス期間ＴＡ、および発光のための表示またはサステイン期間ＴＳに分ける。典型的には、リセット期間ＴＲおよびアドレス期間ＴＡの長さが重みに係わらず一定であるのに対し、表示期間ＴＳにおけるパルス数は重みが大きいほど多く、表示期間ＴＳの長さは重みが大きいほど長い。この場合、サブフィールド期間Ｔｓｆの長さも、該当するサブフィールドＳＦの重みが大きいほど長い。但し、リセット期間ＴＲおよびアドレス期間ＴＡの長さは、それに限定されることなく、サブフィールド毎に異なっていてもよい。

図３は、Ｘドライバ回路６１、Ｙドライバ回路６４およびＡドライバ回路６８の出力駆動電圧波形の概略的な通常の駆動シーケンスを例示している。なお、図示の波形は一例であり、振幅、極性およびタイミングを様々に変更することができる。

リセット期間ＴＲ、アドレス期間ＴＡおよびサステイン期間ＴＳの順序は、ｑ個のサブフィールドＳＦにおいて同じであり、駆動シーケンスはサブフィールドＳＦ毎に繰り返される。各サブフィールドＳＦのリセット期間ＴＲにおいては、全ての表示電極Ｘに対して負極性のパルスＰｒｘ１と正極性のパルスＰｒｘ２とを順に印加し、全ての表示電極Ｙに対して正極性のパルスＰｒｙ１と負極性のパルスＰｒｙ２とを順に印加する。パルスＰｒｘ１，Ｐｒｙ１およびＰｒｙ２は微小放電が生じる変化率で振幅が漸増するランプ波形（鈍波）パルスである。最初に印加されるパルスＰｒｘ１およびＰｒｙ１は、前サブフィールドＳＦにおける発光／非発光に係わらず全てのセルに同一極性の適当な壁電圧を生じさせるために印加される。適度の壁電荷が存在するセルにパルスＰｒｘ２およびＰｒｙ２を印加することにより、壁電圧を放電開始電圧とパルス振幅との差に相当する値に調整することができる。なお、表示電極ＸおよびＹの片方にのみパルスを印加して初期化を行うことができるが、図示のように表示電極ＸおよびＹの双方に互いに１対の逆極性のパルスを印加することによってドライバ回路素子の低耐圧化を図ることができる。セルに加わる駆動電圧は、表示電極ＸおよびＹに印加されるパルスの振幅を加算した合成電圧である。

アドレス期間ＴＡにおいては、発光させるセルのみに発光維持に必要な壁電荷を形成する。全ての表示電極Ｘおよび全ての表示電極Ｙを所定電位にバイアスした状態で、行選択期間（１行分のスキャン時間）毎に選択行に対応した１つの表示電極Ｙに負極性のスキャンパルス−Ｖｙを印加する。この行選択と同時にアドレス放電を生じさせるべき選択セルに対応したアドレス電極ＡのみにアドレスパルスＶａを印加する。つまり、選択行ｊのｍ列分のサブフィールドデータＤｓｆに基づいてアドレス電極Ａ_１〜Ａ_ｍの電位を２値制御する。選択セルでは表示電極Ｙとアドレス電極Ａとの間の放電が生じる。そのアドレス放電がトリガとなって、その後の表示電極Ｘ−Ｙ間の面放電が生じる。これら一連の放電がアドレス放電である。

サステステイン期間ＴＳにおいては、最初に全ての表示電極Ｙに対して所定極性（図の例では正極性）のサステインパルスＰｓを印加する。その後、表示電極Ｘと表示電極Ｙとに対して交互にサステインパルスＰｓを印加する。サステインパルスＰｓの振幅は維持電圧Ｖｓである。サステインパルスＰｓの印加によって、所定の壁電荷が残存するセルにおいて面放電が生じる。サステインパルスＰｓの印加回数は、上述したようにサブフィールドＳＦの重みに対応する。なお、サステイン期間ＴＳ全体にわたって不要な対向放電を防止するために、アドレス電極ＡをサステインパルスＰｓと同極性の電圧Ｖａｓにバイアスする。

図４Ａ、４Ｂおよび４Ｃは、図３の通常の駆動シーケンスによる、それぞれ、リセット放電後、その後のアドレス放電およびアドレス放電後における、セルのアドレス電極Ａ_ｉ、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊにおける壁電荷の状態を示している。

リセット期間ＴＲではスキャン電極Ｙ_ｊのみを陽極とし、アドレス電極Ａ_ｉとサステイン電極Ｘ_ｊを陰極とした関係が成立するように印加電圧波形や電位を制御している。その結果、図４Ａに示されているように、リセット放電後のアドレス放電前では、Ｙ_ｊ電極に負極性の電荷が、アドレス電極Ａ_ｉとサステイン電極Ｘ_ｊには正極性の電荷がそれぞれ形成される。図４Ｂに示されているように、アドレス放電では、アドレス電極Ａ_ｉとスキャン電極Ｙ_ｊの間の対向放電をトリガにして、サステイン電極Ｘ_ｊとスキャン電極Ｙ_ｊの間の面放電を引き起こさせる。図４Ｃに示されているように、アドレス放電終了後では、サステイン電極Ｘ_ｊ上に負極性の電荷が、スキャン電極Ｙ_ｊ上に正極性の電荷が形成され、サステイン放電が可能となる。

しかし、３電極を含めたアドレス放電の形態なので、アドレス電極Ａ_ｉとスキャン電極Ｙ_ｊの間の対向放電が発生してもスキャン電極Ｙ_ｊとサステイン電極Ｘ_ｊの間の面放電が発生しなければ、アドレス放電は失敗となる。従って、アドレスパルスの幅を所定値以上に大きくしなければならない。アドレスするのに時間がかかると、表示放電のための時間が短くなり、従って輝度および階調数が低下する。

本発明の実施形態によるＰＤＰドライブユニット５０は、リセット期間ＴＲにおけるスキャン電極Ｙおよびサステイン電極Ｘに印加するパルス電圧またはランプ波電圧の極性に特徴を有する。それによってアドレス期間ＴＡをより短くすることができ、それによって、サステイン期間ＴＳをより長くでき、それによって表示品質をより高くすることができる。

図５Ａ、５Ｂおよび５Ｃは、本発明の実施形態による、Ａドライバ回路６８、Ｘドライバ回路６１およびＹドライバ回路６４の出力駆動電圧波形の概略的な駆動シーケンスを示している。なお、図示の波形は一例であり、波形、振幅、極性およびタイミングを様々に変更することができる。リセット期間ＴＲ、アドレス期間ＴＡおよびサステイン期間ＴＳの順序は、ｑ個のサブフィールドＳＦにおいて同じであり、駆動シーケンスはサブフィールドＳＦ毎に繰り返される。

本発明の実施形態によれば、各サブフィールドＳＦのリセット期間ＴＲは、前処理期間ＲＰＲおよびリセット放電期間ＲＤを含んでいる。アドレス期間ＴＡは、アドレス放電期間ＡＤおよび後処理期間ＡＰＴを含んでいる。

図６Ａ、６Ｂおよび６Ｃは、それぞれ、前のサブフィールドＳＦのサステイン期間ＴＳの終了後、その後のリセット期間ＴＲの前処理期間ＲＰＲ、およびリセット放電期間ＲＤ後における、点灯したセルのアドレス電極Ａ_ｉ、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊにおける電荷の状態を示している。

図７Ａ、７Ｂおよび７Ｃは、それぞれ、前のサブフィールドＳＦのサステイン期間ＴＳの終了後、その後のリセット期間ＴＲの前処理期間ＲＰＲ、およびリセット放電期間ＲＤ後における、点灯しなかったセルのアドレス電極Ａ_ｉ、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊにおける電荷の状態を示している。

図６Ａにおいて、サステイン期間ＴＳの終了後の点灯したセルのアドレス電極Ａ_ｉ、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊには、それぞれ正極性、負極性および正極性の電荷が形成されている。図７Ａにおいて、サステイン期間ＴＳの終了後の点灯しなかったセルのアドレス電極Ａ_ｉ、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊには、それぞれ正極性、負極性および負極性の電荷が形成されているが、後で説明するように前のアドレス期間ＴＡにおける消去放電によって壁電荷が既に消失している。

図５Ａ〜５Ｃに示されているように、前処理期間ＲＰＲにおいて、Ａドライバ回路６８は、全てのアドレス電極Ａ１〜Ａｍに正極性パルス電圧Ｐｐｒａを印加し、Ｘドライバ回路６１のリセット回路６２およびＹドライバ回路６４のリセット回路６５は全てのサステイン電極Ｘ１〜Ｘｎおよび全てのスキャン電極Ｙ１〜Ｙｎに負極性パルス電圧ＰｐｒｘおよびＰｐｒｙを印加する。それによって、図６Ｂに示されているように、前のサスイテン期間ＴＳにおいて点灯したセルについて、電極Ａ_ｉと電極Ｘ_ｊの間で放電が生じ、電極Ｘ_ｊ上の電荷の極性が反転する。それによって、電極Ｘ_ｊおよび電極Ｙ_ｊ上の電荷の極性が同じ正極性になり、電荷量が概ね等しくなる。一方、図７Ｂにおいて、前処理期間ＲＰＲの後の非点灯セルのアドレス電極Ａ_ｉ、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊは、壁電荷が消失しているので、放電が生じず、図７Ａと同じ電荷の状態を維持する。セルの電極がこのような電荷の状態を取ることによって、後続のリセット放電期間ＲＤにおいて、電極Ｘ_ｊと電極Ａ_ｉの間と、電極Ｙ_ｊと電極Ａ_ｉの間とにおける書き込み放電が促進される。

リセット放電期間ＲＤにおいて、リセット回路６２および６５は、全てのサステイン電極Ｘに対してピーク値Ｖｘｗの正極性のランプ波または鈍波パルス電圧Ｐｒｘ１とピーク値−Ｖｂｘの負極性のランプ波パルス電圧Ｐｒｘ２とを順に印加し、全てのスキャン電極Ｙに対してピーク値Ｖｙｗの正極性のランプ波パルス電圧Ｐｒｙ１とピーク値−Ｖｂｙの負極性のランプ波パルス電圧Ｐｒｙ２とを順に印加する。それによって、アドレス電極Ａを陰極とする、スキャン電極Ｙとアドレス電極Ａの間の放電と、サステイン電極Ｘとアドレス電極Ａの間の放電とを生じさせる。ランプ波パルス電圧Ｐｒｘ１、Ｐｒｘ２、Ｐｒｙ１およびＰｒｙ２は微小放電が生じるような変化率で振幅が変化するランプ波形パルス電圧である。最初に印加されるランプ波パルス電圧Ｐｒｘ１およびＰｒｙ１は、前サブフィールドＳＦにおける点灯および非点灯に係わらず全てのセルに壁電圧を生じさせるために印加される。この期間において、アドレス電極Ａは所定の電位、好ましくは接地電位ＧＮＤに維持される。適度の壁電荷が形成されたセルに後続のランプ波パルス電圧Ｐｒｘ２およびＰｒｙ２を印加することによって、壁電圧を放電開始電圧とパルス振幅の間の差に相当する値に調整することができる。

壁電圧を放電開始電圧とパルス振幅の間の差に相当する値に調整するため、次の不等式が成立するようなリセット・ランプ波パルスＰｒｘ１およびＰｒｙ１のピーク電位ＶｘｗおよびＶｙｗを決定する。
｜Vｘw｜ > ｜Vfx-a｜ かつ
｜Vｙw｜ > ｜Vfy-a｜
ここで、Ｖｆｘ−ａおよびＶｆｙ−ａは、それぞれ、アドレス電極Ａを陰極としたサステイン電極Ｘとアドレス電極Ａの間の放電開始電圧、およびスキャン電極Ｙとアドレス電極Ａの間の放電の開始電圧を表す。

このようにして、図６Ｃおよび７Ｃにおいて、リセット放電期間ＲＤの後のそのセルのアドレス電極Ａ_ｉ、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊには、それぞれ正極性、負極性および負極性の電荷が形成される。

図８Ａは、それぞれ、アドレス期間ＴＡのアドレス放電期間ＡＤ中、アドレス放電期間ＡＤの終了後、および後処理期間ＡＰＴにおける点灯させるセルのアドレス電極Ａ_ｉ、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊにおける電荷の状態を示している。

図９Ａは、それぞれ、アドレス期間ＴＡのアドレス放電期間ＡＤ中、アドレス放電期間ＡＤの終了後、および後処理期間ＡＰＴにおける点灯させないセルのアドレス電極Ａ_ｉ、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊにおける電荷の状態を示している。

アドレス放電期間ＡＤにおいては、点灯させるセルのみにおいて発光維持に必要な壁電荷を形成する。全てのサステイン電極Ｘおよび全てのスキャン電極Ｙを所定電位にバイアスした状態で、スキャン回路６６は、行選択期間（１行分のスキャン時間）毎に選択行に対応した表示電極Ｙに負極性のスキャンパルス電圧−Ｖｙを印加する。Ｘドライバ回路６１およびＹドライバ回路６４は、非行選択期間中、サステイン電極Ｘおよびスキャン電極Ｙを同じ電位に（｜Ｖｘａ｜＝｜Ｖｓｃ｜）または異なる電位に（｜Ｖｘａ｜≠｜Ｖｓｃ｜）バイアスしてもよい。Ａドライバ回路６８は、この行選択の期間にアドレス放電を生じさせるべき選択セルに対応したアドレス電極Ａ_ｉにのみ正極性のアドレスパルス電圧Ｖａを印加する。他のアドレス電極Ａは、リセット期間ＴＲと同じ所定の電位、好ましくは接地電位ＧＮＤに維持される。即ち、選択行ｊのｍ列分のサブフィールドデータＤｓｆに基づいてアドレス電極Ａ１〜Ａｍの電位を２値制御する。

アドレス放電をより発生させやすくするため、次の不等式が成立するようにランプ波パルスＰｒｙ２の電位−Ｖｂｙおよびスキャンパルス電位−Ｖｙを決定することが好ましい。
｜Vby｜ < ｜Vy｜

図８Ａに示されているように、アドレス放電期間ＡＤにおいて選択セルではスキャン電極Ｙ_ｊとアドレス電極Ａ_ｉの間で放電が生じる。図８Ｂに示されているように、アドレス放電後、アドレス電極Ａ_ｉには負極性の電荷が形成され、サステイン電極Ｘ_ｊには負極性の電荷が残留し、スキャン電極Ｙ_ｊには正極性の電荷が形成される。この場合、スキャン電極Ｘ_ｊとサステイン電極Ｙ_ｊの間で面放電は生じない。

一方、非選択セルでは放電が生じない。図９Ａに示されているように、アドレス放電期間ＡＤにおいて点灯セルの電極間には放電は生じず、アドレス電極Ａ_ｉ、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊには、それぞれ正極性、負極性および負極性の電荷が維持され、図９Ｂに示されているように、アドレス放電期間ＲＤの後も、そのセルの電極の電荷が維持される。

アドレス期間ＴＡの後処理期間ＡＰＴにおいて、非点灯セルにおける電荷を消去するための放電を生じさせる。この放電では、放電強度を小さく抑えたいので、Ｘドライバ回路６１およびＹドライバ回路６４は、Ｘ_ｊ電極およびＹ_ｊ電極にそれぞれピーク値−Ｖｘｅおよび−Ｖｙｅの負極性のランプ波パルス電圧ＰｐｔｘおよびＰｐｔｙを印加することが好ましい。そのピーク値−Ｖｘｅおよび−Ｖｙｅはスキャンパルス電位−Ｖｙと等しいことが好ましい。この期間において、Ａドライバ回路６８は、アドレス電極Ａ_ｉに、好ましくはアドレスパルス電圧Ｖａと同じ高さの正極性パルス電圧Ｐｐｔａを印加する。図９Ｃにおいて、後処理期間ＡＰＴでは非点灯セルのサステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊとアドレス電極Ａ_ｉの間で小さな放電が生じ、図９Ｂにおけるそれぞれの電極の電荷が減少する。図８Ｃにおいては、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊとアドレス電極Ａ_ｉの間で放電は生じないが、後処理期間ＡＰＴではアドレス放電した後の選択セルにおけるサステイン電極Ｘ_ｊ上では、負の電荷が或る程度消失する。

サステイン期間ＴＳの第１のサスイテンパルスＳ１の期間において、サステイン回路６７は全てのスキャン電極Ｙに対して正極性のサステインパルス電圧Ｖｓを幾分長い持続時間だけ印加し、サステイン回路６３は、全てのサステイン電極Ｘに対して通常より大きい負極性の電圧−Ｖｘｓを幾分長い持続時間だけ印加して、後処理期間ＡＰＴに選択セルの電極Ｘ_ｊで消失した壁電荷分の壁電圧を補償する。次いで、全てのサステイン電極Ｘに対して正極性のサステインパルス電圧Ｖｓを幾分長い持続時間だけ印加する。その後のサステインパルスの期間Ｓ２、Ｓ３．．．において、サステイン回路６７およびサステイン回路６３は、表示電極Ｘおよび表示電極Ｙに対して交互により短い幅のサステインパルス電圧Ｖｓを印加する。サステインパルス電圧Ｖｓの印加によって、所定の壁電荷が残存する選択セルのサステイン電極Ｘ_ｊとスキャン電極Ｙ_ｊの間で面放電が生じる。サステインパルス電圧Ｖｓの印加の回数は、上述したようにサブフィールドＳＦの重みに対応する。サステイン期間ＴＳ全体にわたって、アドレス電極Ａは前述のリセット期間ＴＲと同じ所定の電位、好ましくは接地電位に維持される。サステイン期間ＴＳの後の点灯セルおよび非点灯セルのアドレス電極Ａ_ｉ、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊ上の電荷の状態は、前述のように図６Ａおよび７Ａに示されている。

図６Ａおよび６Ｂを再び参照すると、次のサブフィールドＳＦにおけるリセット期間ＴＲの前処理期間ＲＰＲにおいて、前述のように、好ましくは全てのアドレス電極Ａにアドレスパルス電位と同じ高さのパルス電圧を印加し、好ましくは全てのスキャン電極Ｙおよびサステイン電極Ｘにスキャンパルス電圧と同じ電位のパルス電圧を印加する。それによって、前のフィールドＳＦのサステイン期間ＴＳにおいて点灯させたセルにおいてのみアドレス電極Ａ_ｉとサステイン電極Ｘ_ｊの間の放電を生じさせ、サステイン電極Ｘ_ｊ上の電荷の極性を反転させる。それによって、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊ上の電荷が同じ正極性になる。それによって、次のリセット放電期間ＲＤにおいて、スキャン電極Ｙ_ｊとアドレス電極Ａ_ｉの間と、サステイン電極Ｘ_ｊとアドレス電極Ａ_ｉの間とにおける書き込み放電が生じやすくなる。一方、図７Ａおよび７Ｂを参照すると、非選択セルは、前のアドレス期間ＴＡの後処理期間ＡＰＴにおける非選択セルの消去放電によって壁電荷を失っているので、放電は生じない。

本発明の実施形態によれば、スキャン電極Ｙおよびサステイン電極Ｘに、正極性のランプ波電圧を印加して同じ極性の壁電荷を形成するので、アドレス期間のアドレス放電においてスキャン電極Ｘ_ｊとサステイン電極Ｙ_ｊの間で面放電を生じさせる必要がなく、従ってＰＤＰにおける駆動のアドレス期間をより短くでき、それによって表示期間をより長くでき、それによってＰＤＰにおいてより高い表示品質を実現することができる。

以上説明した実施形態は典型例として挙げたに過ぎず、その各実施形態の構成要素を組み合わせること、その変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。

図１は、本発明の実施形態による表示装置の構成を示している。 図２は、ＰＤＰのセル構造の一例を示している。 図３は、Ｘドライバ回路、Ｙドライバ回路およびＡドライバ回路の概略的な通常の出力駆動電圧波形を示している。 図４Ａ、４Ｂおよび４Ｃは、図３の通常の駆動シーケンスによる、それぞれ、リセット放電後、その後のアドレス放電およびアドレス放電後における、セルのアドレス電極Ａ_ｉ、サステイン電極Ｘ_ｊおよびスキャン電極Ｙ_ｊにおける電荷の状態を示している。 図５Ａ、５Ｂおよび５Ｃは、本発明の実施形態による、Ａドライバ回路、Ｘドライバ回路およびＹドライバ回路の出力駆動電圧波形の概略的な駆動シーケンスを示している。 図６Ａ、６Ｂおよび６Ｃは、それぞれ、前のサブフィールドのサステイン期間の終了後、その後のリセット期間の前処理期間、およびにリセット放電期間おける、点灯後のセルのアドレス電極、サステイン電極およびスキャン電極における電荷の状態を示している。 図７Ａ、７Ｂおよび７Ｃは、それぞれ、前のサブフィールドのサステイン期間の終了後、その後のリセット期間の前処理期間、およびにリセット放電期間おける、点灯しなかったセルのアドレス電極、サステイン電極およびスキャン電極における電荷の状態を示している。 図８Ａ、８Ｂおよび８Ｃは、それぞれ、アドレス期間のアドレス放電期間、その後のアドレス放電期間の終了後、およびアドレス期間の後処理期間における点灯させるセルのアドレス電極、サステイン電極およびスキャン電極における電荷の状態を示している。 図９Ａ、９Ｂおよび９Ｃは、それぞれ、アドレス期間のアドレス放電期間、その後のアドレス放電期間の終了後、およびアドレス期間の後処理期間における点灯させないセルのアドレス電極、サステイン電極およびスキャン電極における電荷の状態を示している。

符号の説明

６０ 表示装置
１０ ＰＤＰ
５０ ドライブユニット
５１ ドライバ制御回路
５２ データ変換回路
５３ 電源回路
６１ Ｘドライバ回路
６２ リセット回路
６３ サステイン回路
６４ Ｙドライバ回路
６５ リセット回路
６６ スキャン回路
６７ サステイン回路

Claims (7)

1. 誘電体で被われた平行な第１電極及び第２電極と、前記第１電極及び第２電極と交差する方向に設けられた第３電極とを、各セルに備えたプラズマディスプレイパネルの駆動方法であって、
   表示対象セルをアドレスする際に、前記第２電極と前記第３電極の間でアドレス用放電を発生させる操作の前に、前記第１電極及び第２電極上の誘電体層に同一極性の壁電荷を形成する操作を行い、その後、前記第１電極および第２電極の電位を負電位にバイアスし、選択行に対応した前記第２電極に負極性のスキャンパルスを印加することにより、前記アドレス用放電を前記第２電極と前記第３電極の間でのみ発生させるようにしたことを特徴とする、プラズマディスプレイパネルの駆動方法。
2. 前記第１電極及び第２電極上の誘電体層の壁電荷の極性が、負極性であることを特徴とする、請求項１に記載のプラズマディスプレイパネルの駆動方法。
3. 誘電体で被われた平行な第１電極及び第２電極と、前記第１電極及び第２電極と交差する方向に設けられた第３電極とを、各セルに備えたプラズマディスプレイパネルを駆動する際に、複数の壁電荷を調整するためのリセット期間と、表示データに応じて任意のセルを点灯させるためのアドレス期間と、点灯セルの点灯を維持させるためのサステイン期間とに区分する、プラズマディスプレイパネルの駆動方法であって、
   前記リセット期間に、全てのセルの前記第１電極及び第２電極上の誘電体層に同一極性の壁電荷を形成し、
   前記アドレス期間に、前記第１電極および第２電極の電位を負電位にバイアスし、選択行に対応した前記第２電極に負極性のスキャンパルスを印加することにより、点灯セルの第２電極と第３電極の間でのみ放電を発生させることを特徴とする、プラズマディスプレイパネルの駆動方法。
4. 前記リセット期間に、前回点灯したセルの第１電極及び第３電極の間で放電を生じさせる第１の操作と、前回点灯したセルの第１電極と第３電極の間と第２電極と第３電極の間とにおいて放電を生じさせる第２の操作と、を加えることを特徴とする、請求項３に記載のプラズマディスプレイパネルの駆動方法。
5. 前記第２の操作は、前記第１電極及び第２電極に鈍波パルスをそれぞれ印加することを特徴とする、請求項４に記載のプラズマディスプレイパネルの駆動方法。
6. 前記アドレス期間に、点灯セルのアドレス後に全てのセルの第１電極及び第２電極に鈍波パルスを一斉に印加する第３の操作を加えることを特徴とする、請求項４に記載のプラズマディスプレイパネルの駆動方法。
7. 前記第３の操作の後の前記サステイン期間の前に、サステインパルスと同じ波高値を有しかつサステインパルスより大きいパルス幅を有するパルスを前記第１電極及び第２電極に印加する第４の操作を加え、点灯セルの全てを放電させることを特徴とする、請求項６に記載のプラズマディスプレイパネルの駆動方法。

Images