KR100503605B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

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Abstract

본 발명은 저전압 구동이 가능함과 아울러 고온환경에서 발생되는 오방전을 방지하도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
이 플라즈마 디스플레이 패널의 구동방법은 정극성 서스테인전압보다 높은 전압까지 상승하는 초기화파형을 제1 및 제2 전극에 동시에 공급하여 방전셀들 내에 방전을 일으켜 전하를 상기 제1 및 제2 전극 상에 대칭적으로 형성함으로써 상기 방전셀들을 초기화하는 단계와; 상기 제1 전극에 부극성 전압의 스캔펄스를 공급하고 제3 전극에 정극성 전압의 데이터펄스를 공급하여 상기 초기화된 방전셀들을 선택하는 단계와; 상기 정극성 서스테인전압의 서스테인펄스를 상기 제1 및 제2 전극에 교대로 공급하여 상기 선택된 방전셀들의 방전을 유지시키는 단계를 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{METHOD OF DRIVING PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 저전압 구동이 가능함과 아울러 고온환경에서 발생되는 오방전을 방지하도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다. 또한, 본 발명은 어드레스방전이 일어나지 않은 비선택 셀(이하, "오프셀(off cell)"이라 한다)의 동작을 안정화하도록 한 PDP의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.
도 1을 참조하면, 종래의 3전극 교류 면방전형 PDP의 방전셀은 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과, 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과 직교하는 어드레스전극(X1 내지 Xm)을 구비한다.
스캔전극(Y1 내지 Yn), 서스테인전극(Z) 및 어드레스전극(X1 내지 Xm)의 교차부에는 적색, 녹색 및 청색 중 어느 하나를 표시하기 위한 셀(1)이 형성된다. 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)은 도시하지 않은 상부기판 상에 형성된다. 상부기판에는 도시하지 않은 유전체층과 MgO 보호층이 적층된다. 어드레스전극(X1 내지 Xm)은 도시하지 않은 하부기판 상에 형성된다. 하부기판 상에는 수평으로 인접한 셀들 간에 광학적, 전기적 혼신을 방지하기 위한 격벽이 형성된다. 하부기판과 격벽 표면에는 진공자외선에 의해 여기되어 가시광을 방출하는 형광체가 형성된다. 상부기판과 하부기판 사이의 방전공간에는 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간(리셋기간)과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간 및 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간과 그에 할당되는 서스테인펄스의 수는 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.
도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간(리셋기간)에 있어서, 셋업기간(SU)에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이와 동시에, 서스테인전극(Z)과 어드레스전극(X)에는 0[V]가 인가된다. 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이와 스캔전극(Y)과 서스테인전극(Z) 사이에는 빛이 거의 발생되지 않는 암방전(Dark discharge)이 일어난다. 이 셋업방전에 의해 어드레스전극(X)과 서스테인전극(Z) 상에는 정극성(+)의 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성(-)의 벽전하가 쌓이게 된다. 여기서, 스캔전극(Y) 상에 쌓여진 부극성(-)의 벽전하양은 어드레스전극(X)과 서스테인전극(Z) 상에 쌓여진 정극성(+)의 벽전하의 총양과 동일하다.
셋다운기간(SD)에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지기 시작하여 기저전압(GND) 또는 부극성의 특정 전압레벨까지 떨어지는 하강 램프파형(Ramp-dn)이 스캔전극들(Y)에 동시에 인가된다. 이와 동시에, 서스테인전극(Z)에는 정극성의 서스테인전압(Vs)이 인가되고, 어드레스전극(X)에는 0[V]가 인가된다. 이렇게 하강 램프파형(Ramp-dn)이 인가될 때, 스캔전극(Y)과 서스테인전극(Z) 사이에 빛이 거의 발생되지 않는 암방전이 일어난다. 또한, 스캔전극(Y)과 어드레스전극(Z) 사이에서는 하강 램프파형(Ramp-dn)이 떨어지는 구간에서 방전이 일어나지 않고 하강 램프파형(Ramp-dn)의 하한점에서 암방전이 일어난다. 이러한 셋다운기간(SD)에 일어나는 방전에 의해 셋업기간(SU)에 발생된 벽전하들 중에서 어드레스방전에 불필요한 과도한 벽전하를 소거시키게 된다. 셋업기간(SU)과 셋다운기간(SD)에서의 벽전하 변화를 살펴보면, 어드레스전극(X) 상의 벽전하 변화는 거의 없으며, 스캔전극(Y)의 부극성(-) 벽전하가 감소한다. 반면에, 서스테인전극(Z)의 벽전하는 셋업기간(SU)에서의 극성이 정극성이었으나, 스캔전극(Y)의 부극성(-) 벽전하의 감소분만큼 자신에게 부극성 벽전하가 쌓이면서 셋다운기간(SD)에서 그 극성이 부극성으로 반전된다.
어드레스기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다.
서스테인전극(Z)에는 셋다운기간과 어드레스기간 동안에 스캔전극(Y)과의 전압차를 줄여 스캔전극(Y)과의 오방전이 일어나지 않도록 정극성 직류전압(Zdc)이 공급된다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 발생된다.
서스테인방전이 완료된 후에는 펄스폭과 전압레벨이 작은 램프파형(ramp-ers)이 서스테인전극(Z)에 공급되어 전화면의 셀들 내에 잔류하는 벽전하를 소거시키게 된다.
그런데 종래의 PDP는 셋다운기간(SD)의 방전에 의해 감소되고 남은 스캔전극(Y) 상의 벽전하양이 작기 때문에 어드레스방전시 외부에서 공급되는 전압(Vd,Vscan)의 전압레벨이 높아질 수 밖에 없다. 또한, 종래의 PDP는 셋다운기간(SD)의 방전시 쌓여지는 서스테인전극(Z) 상의 벽전하양이 작기 때문에 서스테인기간에 외부에서 공급되는 서스테인펄스(sus)의 전압 즉, 서스테인전압(Vs)이 높아질 수 밖에 없다. 나아가, 종래의 PDP는 고온환경에서 셀 내의 벽전하의 감소와 동작여건의 변화가 발생되기 때문에 어드레스방전시 오방전이 자주 발생되는 문제점이 있다.
또한, 종래의 PDP는 오프셀 내에 초기화기간으로부터 잔류하는 벽전하가 서스테인 기간 동안 유지되기 때문에 그 잔류벽전하로 인하여 서스테인펄스(sus)가 인가되면 오프셀 내의 벽전압과 서스테인펄스(sus)의 서스테인전압(Vs)이 더해지면서 오프셀이 오방전될 수 있다. 이러한 오방전은 화상의 표시품질을 떨어뜨리게 된다.
따라서, 본 발명의 목적은 저전압 구동이 가능함과 아울러 고온환경에서 발생되는 오방전을 방지하도록 한 PDP의 구동방법을 제공함에 있다.
본 발명의 다른 목적은 오프셀의 동작을 안정화하도록 한 PDP의 구동방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 구동방법은 정극성 서스테인전압보다 높은 전압까지 상승하는 초기화파형을 제1 및 제2 전극에 동시에 공급하여 방전셀들 내에 방전을 일으켜 전하를 상기 제1 및 제2 전극 상에 대칭적으로 형성함으로써 상기 방전셀들을 초기화하는 단계와; 상기 제1 전극에 부극성 전압의 스캔펄스를 공급하고 제3 전극에 정극성 전압의 데이터펄스를 공급하여 상기 초기화된 방전셀들을 선택하는 단계와; 상기 정극성 서스테인전압의 서스테인펄스를 상기 제1 및 제2 전극에 교대로 공급하여 상기 선택된 방전셀들의 방전을 유지시키는 단계를 포함한다. 상기 전하를 형성하는 단계에서 상기 제1 전극과 상기 제3 전극 사이의 암방전과, 상기 제2 전극과 상기 제3 전극 사이의 암방전에 의해 상기 제1 및 제2 전극 각각에 정극성의 벽전하가 균일하게 형성된다. 상기 PDP의 구동방법은 상기 방전셀들을 선택하는 어드레스기간과, 상기 방전을 유지하는 서스테인기간 사이에 상기 정극성 서스테인전압까지 상승하는 프리소거파형을 상기 제2 전극에 공급하여 선택되지 않은 오프셀들 내에 소거 방전을 일으키는 단계를 더 포함한다. 상기 초기화 파형은 상승 기울기의 램프 파형을 포함한다.
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상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 13을 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.
도 4를 참조하면, 본 발명의 실시예에 따른 PDP의 구동장치는 PDP의 어드레스전극들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터구동부(42)와, 스캔전극들(Y1 내지 Yn)을 구동하기 위한 스캔구동부(43)와, 공통전극인 서스테인전극(Z)을 구동하기 위한 서스테인구동부(44)와, 각 구동부(42,43,44)를 제어하기 위한 타이밍콘트롤러(41)와, 각 구동부(42,43,44)에 구동전압을 공급하기 위한 구동전압 발생부(45)를 구비한다.
데이터구동부(42)에는 도시하지 않은 역감마보정회로, 오차확산회로 등에 의해 역감마보정 및 오차확산 된 후, 서브필드맵핑회로에 의해 각 서브필드에 맵핑된 데이터가 공급된다. 이 데이터구동부(42)는 타이밍콘트롤러(41)로부터의 타이밍제어신호(CTRX)에 응답하여 데이터를 샘플링하고 래치한 다음, 그 데이터를 어드레스전극들(X1 내지 Xm)에 공급하게 된다.
한편, 데이터구동부(42)는 서스테인기간 동안이나 스캔구동부(43)와 서스테인구동부(44)로부터 프리소거신호가 발생되는 기간과 서스테인기간 동안 내내 정극성의 데이터전압(Vd)이나 그와 다른 정극성의 전압을 어드레스전극들(X1 내지 Xm)에 공급할 수 있다.
스캔구동부(43)는 타이밍 콘트롤러(41)의 제어 하에 전화면을 초기화하기 위한 초기화파형을 스캔전극들(Y1 내지 Yn)에 동시에 공급한 후, 스캔라인을 선택하기 위하여 어드레스기간에 스캔펄스를 스캔전극들(Y1 내지 Yn)에 순차적으로 공급하게 된다. 또한, 스캔구동부(43)는 어드레스기간이 종료된 후에 어드레스방전이 일어나지 않은 오프셀 내에 불필요하게 잔류하는 벽전하를 소거시키기 위한 신호를 스캔전극들(Y1 내지 Yn)에 동시에 공급한 다음, 서스테인기간 동안에 온셀이 서스테인방전(또는 표시방전)될 수 있게 하는 서스테인펄스를 스캔전극들(Y1 내지 Ym)에 동시에 공급하게 된다. 그리고 스캔구동부(43)는 서스테인기간이 종료된 후에는 서스테인방전에 의해 발생된 온셀 내의 벽전하를 소거시키기 위한 포스트소거신호(Post-erase signal)를 스캔전극들(Y1 내지 Yn)에 동시에 공급하게 된다.
서스테인구동부(44)는 타이밍 콘트롤러(41)의 제어 하에 스캔구동부(43)와 동시에 동작하여 전화면을 초기화하기 위한 초기화파형을 서스테인전극(Z)에 동시에 공급한 후, 서스테인기간 동안 스캔구동부(43)와 교대로 동작하여 서스테인펄스를 서스테인전극들(Z)에 공급하게 된다.
타이밍 콘트롤러(41)는 수직/수평 동기신호를 입력받고 각 구동부에 필요한 타이밍제어신호(CTRX,CTRY,CTRZ)를 발생하고 그 타이밍제어신호(CTRX,CTRY,CTRZ)를 해당 구동부(42,43,44)에 공급함으로써 각 구동부(42,43,44)를 제어하게 된다. 데이터구동부(42)에 공급되는 타이밍제어신호(CTRX)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 타이밍 콘트롤러(41)로부터 스캔구동부(43)에 인가되는 타이밍제어신호(CTRY)에는 스캔구동부(43) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 그리고 타이밍 콘트롤러(41)로부터 서스테인구동부(44)에 인가되는 타이밍제어신호(CTRZ)에는 서스테인구동부(44) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다.
구동전압 발생부(45)는 정극성의 셋업전압(Vset-up), 어드레스기간 동안에 공통전압으로 인가되는 정극성의 바이어스전압(Vscan-com, Vz-com), 스캔라인을 선택하기 위한 부극성의 스캔전압(Vscan) 및 정극성의 서스테인전압(Vs)을 발생하고, 그 전압들을 스캔구동부(43)에 공급하게 된다. 스캔구동부(43)로부터 셋업파형과 셋다운파형이 연속으로 발생되는 경우에 구동전압 발생부(45)는 0[V], 기저전압(GND) 및 부극성 전압 중 어느 하나로 선택되는 셋다운전압(Vset-down)을 스캔구동부(43)에 공급한다. 셋업전압(Vset-up)은 서스테인전압(Vs)보다 높게 설정된다. 스캔바이어스전압(Vscan-com)은 대략 80∼130[V] 사이에서 선택되며, 스캔전압(Vscan)은 -70∼-180[V] 내에서 선택된다. 서스테인전압(Vs)은 180∼200[V] 내에서 선택된다.
이러한 구동전압 조건은 방전가스의 조성이나 방전셀 구조에 따라 변할 수 있다.
또한, 구동전압 발생부(45)는 정극성의 데이터전압(Vd)을 발생하고 그 전압(Vd)을 데이터 구동부(42)에 공급하며, 스캔바이어스전압(Vscan-com)과 동일하게 설정되는 바이어스전압(Vz-com)을 서스테인 구동부(44)에 공급한다. 데이터전압(Vd)은 50∼80[V] 사이에서 선택된다.
한편, 스캔구동부(43)와 서스테인구동부(44) 각각에서 동시에 발생되는 초기화파형은 시간이 경과함에 따라 전압이 점진적으로 또는 단계적으로 높아지게 하는 형태의 파형과 전압이 점진적으로 또는 단계적으로 낮아지게 하는 파형으로 구성될 수 있다. 또한, 스캔구동부(43)와 서스테인구동부(44) 각각에서 동시에 발생되는 초기화파형은 시간이 경과함에 따라 전압이 점진적으로 또는 단계적으로 높아지는 파형만으로 구성될 수도 있다. 여기서, 초기화파형으로는 전압이 높아지는 파형만으로 구성되는 것이 바람직하다. 이렇게 전압이 높아지는 파형만으로 전 셀들을 초기화시키면 전 셀들 내에 형성된 스캔전극들(Y1 내지 Yn)과 서스테인전극들(Z) 상에 충분한 양의 부극성 벽전하가 쌓이게 되므로 그 만큼 구동전압을 낮출 수 있다. 다시 말하여, 이렇게 전압이 높아지는 파형만으로 전 셀들을 초기화시키면 스캔전극(Y) 상에 충분한 양의 부극성 벽전하를 형성하기 때문에 어드레스에 필요한 외부 구동전압(Vscan,Vd)이 그 만큼 낮아지고 스캔전극(Y)과 서스테인전극(Z) 상에 형성된 부극성 벽전하가 어드레스기간이 끝날 때까지 유지되므로 서스테인방전에 필요한 전압이 낮아지게 된다. 또한, 전압이 높아지는 파형만으로 전 셀들을 초기화시키면 초기화기간 줄어들게 된다.
도 5 및 도 6은 본 발명의 제1 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다. 도 7은 도 6의 파형도가 적용되는 경우에 온셀 내에서의 시간 경과에 따른 벽전하 분포의 변화를 나타낸 것이다. 도 8A 내지 도 8D는 초기화기간 동안 벽전화분포의 변화를 상세히 나타내는 시뮬레이션 결과이다. 도 8A 내지 도 8D에 있어서, 종축은 전하량[C]을 그리고 횡축은 거리[㎛]이다.
도 5 내지 도 8을 참조하면, 본 발명의 실시예에 따른 PDP의 구동방법은 한 프레임기간을 다수의 서브필드로 시분할 구동한다. 각각의 서브필드는 스캔전극들(Y)과 서스테인전극들(Z)에 상승 램프파형만을 공급하여 전화면의 셀들을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간, 서스테인에 불필요한 벽전하를 소거시키기 위한 프리소거기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간을 포함한다.
초기화기간(리셋기간)에 있어서, 대략 서스테인전압(Vs)부터 셋업전압(Vsetup)까지 소정 기울기로 상승하는 상승 램프파형(Ramp-up)이 모든 스캔전극들(Y)과 서스테인전극들(Z)에 동시에 인가된다. 이와 동시에, 어드레스전극(X)에는 0[V]나 기저전압(GND)이 인가된다. 이렇게 스캔전극들(Y)과 서스테인전극들(Z)에 동시에 인가되는 상승 램프파형에 의해 전화면의 셀들 내에서 빛이 거의 발생되지 않는 암방전이 일어나고, 그 결과 도 7 및 도 8과 같이 스캔전극(Y)과 서스테인전극(Z) 각각에 부극성(-)의 벽전하가 쌓이게 되고 어드레스전극(X) 상에 정극성(+)의 벽전하가 쌓이게 된다. 스캔전극(Y)과 서스테인전극(Z) 상의 벽전하는 그 전하량과 분포특성이 도 8과 같이 대칭적으로 증가한다. 스캔전극(Y)과 서스테인전극(Z)에 동시에 동일한 전압이 인가되기 때문에 스캔전극(Y)과 어드레스전극(X) 사이의 전위차와 서스테인전극(Z)과 어드레스전극(X) 사이의 전위차는 어드레스방전에 필요한 스캔전극(Y)과 어드레스전극(X) 간의 대향방전 개시 전압과 동일하게 된다. 반면에, 도 7 및 도 8에서 알 수 있는 바 스캔전극(Y)과 서스테인전극(Z) 간의 전위차는 없다. 스캔전극(Y)과 서스테인전극(Z) 각각에서의 변전하양는 초기화기간의 이전 상태 즉, 초기조건이 다르다 하더라도 상승 램프파형(Ramp-up)에 의한 방전의 결과로 동일하게 된다.
한편, 어드레스방전이 개시되기 전에 스캔전극(Y)과 서스테인전극(Z) 간의 전위차가 없고 두 전극들 각각에 형성된 벽전하값이 동일하게 유지되기 때문에 PDP를 50℃ 이상의 고온환경에서 사용하더라도 고온환경에서 어드레스방전이 개시되기 전의 벽전하 변동에 의해 발생되는 오방전이 일어나지 않는다.
어드레스기간은 정극성의 스캔바이어스전압(Vscan-com)이 스캔전극들(Y)에 동시에 인가되고, 그 스캔바이어스전압(Vscan-com)과 실질적으로 동일한 바이어스전압(Vz-com)이 서스테인전극들(Z)에 동시에 인가됨에 따라 개시된다. 이렇게 어드레스기간 동안 동일한 전압(Vscan-com,Vz-scan)이 스캔전극(Y)과 서스테인전극(Z)에 동시에 인가되므로 스캔전극(Y)과 서스테인전극(Z) 간의 전위차는 없다. 이어서, 부극성의 스캔전압(Vscan)까지 떨어지는 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되어 정극성의 데이터전압(Vd)까지 상승하는 데이터펄스(data)가 어드레스전극들(X)에 인가된다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 온셀(on-cell) 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 온셀들 내에는 서스테인전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다.
어드레스기간의 종료시점에는 스캔전극(Y) 상의 전압은 0[V] 또는 기저전압(GND)까지 점진적으로 하강하게 된다. 이렇게 소정 기울기로 낮아지는 전압(SLP)에 의해 서스테인방전에 필요하지 않은 스캔전극(Y) 상의 과도 벽전하가 소거된다.
프리소거기간에는 0[V] 또는 기저전압(GND)으로부터 대략 서스테인전압(Vs)까지 소정의 기울기로 상승하는 프리소거파형(Pre-erase)이 서스테인전극들(Z)에 동시에 공급된다. 프리소거파형(Pre-erase)은 펄스폭이 작고 전압레벨이 대략 서스테인전압(Vs)으로 설정된다. 프리소거파형(Pre-erase)으로 인하여, 어드레스방전에 의해 선택되지 않은 오프셀들 내의 서스테인전극(Z)과 스캔전극(Y) 사이 또는 서스테인전극(Z)과 어드레스전극(X) 사이에 미약한 암방전이 발생된다. 그 결과, 프리소거방전이 일어남에 따라 오프셀들 내에 초기화기간으로부터 잔류하는 벽전하가 소거된다. 따라서, 오프셀들 내에 잔류하는 벽전하로 인하여 서스테인기간에 공급되는 서스테인펄스(sus)에 의해 발생될 수 있는 오방전을 근본적으로 방지할 수 있게 된다.
프리소거파형(Pre-erase)은 서스테인전극(Z)이나 스캔전극(Y)에만 공급될 수 있고, 스캔전극(Y)과 서스테인전극(Z) 모두에 공급될 수도 있다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 온셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 발생된다.
서스테인방전이 완료된 후에 할당되는 포스트소거기간에는 서스테인방전에 의해 생성된 벽전하들을 소거시키기 위한 펄스폭이 작은 구형파 또는 도 6과 같은 램프파 형태의 포스트 소거신호(Post-erase)가 공급될 수 있다.
결과적으로, 본 발명의 제1 실시예에 따른 PDP의 구동방법 및 장치는 종래의 셋다운기간을 생략하여 셋업방전으로만 PDP를 초기화시키기 때문에 초기화 소요시간을 줄일 수 있고, 스캔전극(Y) 상에 충분한 양의 부극성 벽전하를 형성하기 때문에 어드레스에 필요한 외부 구동전압(Vscan,Vd)을 대폭 낮출 수 있다. 또한, 본 발명의 제1 실시예에 따른 PDP의 구동방법 및 장치는 스캔전극(Y)과 서스테인전극(Z) 상에 형성된 부극성 벽전하가 어드레스기간이 끝날 때까지 유지되기 때문에 서스테인방전에 필요한 외부 구동전압(Vs)을 낮출 수 있다. 나아가, 본 발명의 제1 실시예에 따른 PDP의 구동방법 및 장치는 프리소거파형(Pre-erase)이 서스테인방전이 개시되기 전에 서스테인전극(Z)에 인가됨으로써 오프셀들 내에 불필요하게 쌓여진 벽전하를 제거함으로서 서스테인기간에서의 오방전을 예방할 수 있게 된다. 프리소거파형(Pre-erase)의 펄스폭은 10∼20[μs]이며, 그 전압은 대략 서스테인전압(Vs)이다. 이 프리소거파형(Pre-erase)의 펄스폭과 전압은 셀 내의 벽전압과 다른 전극들에 인가되는 전압에 따라 조정될 수 있다. 어드레스기간에 선택된 온셀(on-cell)은 어드레스방전에 의해 어드레스전극(X) 상에 부극성 벽전하가 쌓여 있고 스캔전극(Y) 상에 정극성 벽전하가 쌓여 있으므로 서스테인전극(Z)에 정극성의 프리소거파형(Pre-erase)이 인가되어도 방전이 발생되지 않는다.
한편, 일본 특허공개공보 특개평(特開平) 제2001-135238호에는 PDP 내에 봉입된 방전가스에서 Xe 성분을 높게 하여 종래의 저밀도 Xe 패널에 비하여 구동전압이 높지만 휘도가 더 높아질 수 있는 PDP를 제안한 바 있다. 이러한 고밀도 Xe 패널에 본 발명을 적용하면, 방전가스에서 Xe 성분을 높임으로써 요구되는 높은 전압레벨의 구동전압을 낮출 수 있게 되므로 고밀도 Xe 패널에 적용될 때 고휘도와 저전압구동을 동시에 만족할 수 있게 된다.
본 발명의 제1 실시예에 따른 PDP의 효과를 입증하기 위하여 시뮬레이션 도구로 널리 사용되는 'PSPICE'를 이용하여 시뮬레이션이 행하여 졌다. 도 9 및 도 10은 시뮬레이션 결과를 나타낸다. 이 시뮬레이션에 있어서, 상승 램프파형(Ramp-up)은 200[V]에서 380[V]까지 대략 0.2[ms] 동안 상승하도록 설정되었다. 이 상승 램프파형(Ramp-up)은 스캔전극(Y)과 서스테인전극(Z)에 동시에 인가되었다. 스캔전극(Y)에 공급되는 스캔펄스(scan)는 그 펄스폭이 1.4[μs]이며, 서스테인펄스(sus)는 그 펄스폭이 2[μs]이다. 서스테인펄스들(sus) 사이의 간격은 2[μs]이다. 스캔펄스(scan)와 서스테인펄스(sus) 각각의 라이징타임(rising time)과 폴링타임(falling time)은 200[ns]로 설정되었다. 스캔전압(Vscan)의 전압레벨은 -80[V]로 설정되었으며, 스캔바이어스전압(Vscan-com,Vz-scan)의 전압레벨은 110[V]로 설정되었다. 그리고 데이터전압(Vd)의 전압레벨은 55[V]로 설정되었으며, 서스테인전압(Vs)의 전압레벨은 190[V]로 설정되었다.
도 10에서 알 수 있는 바, 어드레스방전이 개시되기 전에 스캔전극(Y)과 서스테인전극(Z) 사이의 전압차는 0[V]를 유지하게 된다.
스캔전극(Y)과 서스테인전극(Z)에 동시에 공급되는 상승 램프파형(Ramp-up)은 그 상승구간이 선형적으로 증가할 수도 있지만, 도 11 및 도 12와 같이 지수함수 형태 즉, 완만한 곡선 형태로 증가할 수도 있고 공진회로를 이용하여 도 13과 같이 사인파(sine wave) 형태로 증가할 수도 있다. 지수함수 형태 또는 사인파 형태의 파형은 본원 출원인에 의해 기출원된 대한민국 특허출원 제10-2001-0003005호, 제10-2001-0015755호, 제10-2002-0002483호에 개시된 회로를 응용하여 구현될 수 있다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법은 초기화기간에 스캔전극(Y)과 서스테인전극(Z) 상에 충분한 양의 벽전하를 대칭적으로 쌓음으로써 저전압 구동이 가능함과 아울러 어드레스방전이 개시되기 전에 스캔전극(Y)과 서스테인전극(Z) 사이의 전압차를 0[V]로 유지함으로써 고온환경에서 발생되는 오방전을 방지할 수 있게 된다. 나아가, 본 발명에 따른 PDP의 구동방법은 고밀도 Xe 패널에 적용되는 경우에 휘도를 높일 수 있을 뿐만 아니라 저전압으로 구동할 수 있기 때문에 고밀도 Xe 패널에 적합하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 전극배치를 개략적으로 나타내는 평면도이다.
도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 프레임 구성을 나타내는 도면이다.
도 3은 종래의 PDP를 구동하기 위한 구동 파형을 나타내는 파형도이다.
도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동장치를 개략적으로 나타내는 블럭도이다.
도 5는 본 발명의 제1 실시예에 따른 PDP의 구동방법을 설명하기 위한 파형도이다.
도 6은 도 5의 파형에 포스트 소거신호가 추가된 파형을 나타낸 파형도이다.
도 7은 도 6의 파형도가 적용되는 경우에 온셀 내에서의 시간 경과에 따른 벽전하 분포의 변화를 나타낸 것이다.
도 8a 내지 도 8d는 초기화기간 동안 벽전화분포의 변화를 상세히 나타내는 시뮬레이션 결과이다.
도 9는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동방법 및 장치에 대한 효과를 입증하기 위한 시뮬레이션에서 이용된 구동파형을 나타내는 시뮬레이션 화면이다.
도 10은 도 9의 파형이 인가될 때 스캔전극과 서스테인전극 사이의 전위차를 나타내는 시뮬레이션 화면이다.
도 11은 본 발명의 제2 실시예에 따른 PDP의 구동방법에 적용되는 파형을 나타내는 파형도이다.
도 12는 본 발명의 제3 실시예에 따른 PDP의 구동방법에 적용되는 파형을 나타내는 파형도이다.
도 13은 본 발명의 제4 실시예에 따른 PDP의 구동방법에 적용되는 파형을 나타내는 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
41 : 타이밍 콘트롤러 42 : 데이터 구동부
43 : 스캔 구동부 44 : 서스테인 구동부
45 : 구동전압 발생부

Claims (5)

  1. 다수의 제1 및 제2 전극을 각각 포함한 다수의 전극쌍이 상판에 형성되고 상기 전극쌍과 교차하는 제3 전극이 하판 상에 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,
    정극성 서스테인전압보다 높은 전압까지 상승하는 초기화파형을 상기 제1 및 제2 전극에 동시에 공급하여 방전셀들 내에 방전을 일으켜 전하를 상기 제1 및 제2 전극 상에 대칭적으로 형성함으로써 상기 방전셀들을 초기화하는 단계와;
    상기 제1 전극에 부극성 전압의 스캔펄스를 공급하고 상기 제3 전극에 정극성 전압의 데이터펄스를 공급하여 상기 초기화된 방전셀들을 선택하는 단계와;
    상기 정극성 서스테인전압의 서스테인펄스를 상기 제1 및 제2 전극에 교대로 공급하여 상기 선택된 방전셀들의 방전을 유지시키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 전하를 형성하는 단계에서,
    상기 제1 전극과 상기 제3 전극 사이의 암방전과, 상기 제2 전극과 상기 제3 전극 사이의 암방전에 의해 상기 제1 및 제2 전극 각각에 정극성의 벽전하가 균일하게 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 초기화 파형은,
    상승 기울기의 램프 파형을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 1 항에 있어서,
    상기 방전셀들을 선택하는 어드레스기간과, 상기 방전을 유지하는 서스테인기간 사이에 상기 정극성 서스테인전압까지 상승하는 프리소거파형을 상기 제2 전극에 공급하여 선택되지 않은 오프셀들 내에 소거 방전을 일으키는 단계를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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