KR100589244B1 - 플라즈마 디스플레이 패널의 구동장치 - Google Patents

플라즈마 디스플레이 패널의 구동장치 Download PDF

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Abstract

본 발명은 플라즈마 디스플레이 패널의 구동장치에 관한 것이다.
이 플라즈마 디스플레이 패널의 구동장치는 플라즈마 디스플레이 패널의 온도를 감지하기 위한 온도센서와; 상기 온도센서에 의해 감지된 온도에 따라 온도제어신호를 발생하기 위한 제어기와; 부극성의 전압을 발생하기 위한 전압원과; 상기 온도제어신호에 응답하여 상기 플라즈마 디스플레이 패널에 공급되는 전압을 조정하기 위한 전압 제어회로를 구비한다.

Description

플라즈마 디스플레이 패널의 구동장치{APPARATUS FOR DRIVING PLASMA DISPLAY PANEL}
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 전극배치를 개략적으로 나타내는 평면도이다.
도 2는 도 1과 같은 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 파형도이다.
도 3은 온도변화에 따라 발생되는 방전특성의 열화를 해결하기 위한 종래의 한 방법을 설명하기 위한 파형도이다.
도 4는 온도변화에 따라 발생되는 방전특성의 열화를 해결하기 위한 종래의 다른 방법을 설명하기 위한 파형도이다.
도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 파형도이다.
도 6은 도 5에 도시된 구동파형을 발생하기 위한 구동장치를 나타내는 블록도이다.
도 7은 도 6에 도시된 스캔 구동부의 제1 실시예를 나타내는 회로도이다.
도 8은 도 6에 도시된 스캔 구동부의 제2 실시예를 나타내는 회로도이다.
도 9는 도 6에 도시된 스캔 구동부의 제3 실시예를 나타내는 회로도이다.
도 10은 도 6에 도시된 스캔 구동부의 제4 실시예를 나타내는 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 타이밍콘트롤러 2 : 데이터구동부
3 : 스캔구동부 4 : 서스테인구동부
5 : 구동전압 발생부 6 : 온도센서
D1 내지 D4 : 제너다이오드 SW, SW1, SW2 : 스위치소자
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 플라즈마 디스플레이 패널의 구동방법 및 장치에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선을 이용하여 형광체를 여기 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.
도 1을 참조하면, 종래의 3전극 교류 면방전형 PDP의 방전셀은 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과, 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과 직교하는 어드레스전극(X1 내지 Xm)을 구비한다.
스캔전극(Y1 내지 Yn), 서스테인전극(Z) 및 어드레스전극(X1 내지 Xm)의 교차부에는 적색, 녹색 및 청색 중 어느 하나를 표시하기 위한 셀(1)이 형성된다. 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)은 도시하지 않은 상부기판 상에 형성된다. 상부기판에는 도시하지 않는 유전체층과 MgO 보호층이 적층된다. 어드레스전극(X1 내지 Xm)은 도시하지 않은 하부기판 상에 형성된다. 하부기판 상에는 수평으로 인접한 셀들 간에 광학적, 전기적 혼신을 방지하기 위한 격벽이 형성된다. 하부기판과 격벽 표면에는 진공자외선에 의해 여기되어 가시광을 방출하는 형광체가 형성된다. 상부기판과 하부기판 사이의 방전공간에는 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간 및 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간과 그에 할당되는 서스테인펄스의 수는 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 2는 도 1과 같은 PDP를 구동하기 위한 구동파형을 나타낸다.
도 2를 참조하면, 리셋기간의 초기에는 전압이 서스테인전압(Vs)부터 셋업전압(Vsetup)까지 전압이 점진적으로 상승하는 상승 램프파형(Rup)이 모든 스캔전극들(Y)에 동시에 인가된다. 이 상승 램프파형(Rup)이 스캔전극들(Y)에 공급되는 동안, 서스테인전극들(Z)과 어드레스전극들(X)에는 0[V]가 인가된다. 상승 램프파형(Rup)에 의해 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이와 스캔전극(Y)과 서스테인전극(Z) 사이에는 벽전하의 형성을 유발하는 셋업방전이 일어난다. 상승 램프파형(Rup)에 이어서, 전압이 서스테인전압(Vs)부터 부극성의 바이어스 전압(-Vy)까지 하강하는 하강 램프파형(Rdn)이 스캔전극들(Y)에 동시에 인가된다. 하강 램프파형(Rdn)이 스캔전극들(Y)에 공급되는 동안, 서스테인전극들(Z)에는 정극성의 서스테인전압(Vs)이 인가되고, 어드레스전극들(X)에는 0[V]가 인가된다. 하강 램프파형(Rdn)으로 인하여 스캔전극(Y)과 서스테인전극(Z) 사이에는 빛이 거의 발생되지 않고 벽전하의 소거를 유발하는 소거 암방전으로 셋다운방전이 일어난다. 이러한 셋다운방전의 결과로, 셋업방전시 각 전극(X, Y, Z) 상에 쌓인 벽전하들 중에서 과도한 벽전하들이 소거되어 전셀들에서 벽전하들이 균일하게 잔류하게 된다.
한편, 하강 램프파형(Rdn)의 하한전압인 부극성의 바이어스전압(-Vy)이 지나 치게 낮지 않고 적절히 설정되면 셀 내에 잔류하는 벽전하들이 많아지기 때문에 고온에서도 낮은 어드레스전압으로 셀이 선택될 수 있다.
어드레스기간에는 부극성의 스캔바이어스전압(Vsc-bias)까지 하강하는 스캔펄스(scp)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 그 스캔펄스(scp)에 동기되는 정극성 데이터전압(Vd)의 데이터펄스(dp)가 어드레스전극들(X)에 인가된다. 스캔펄스(scp)와 데이터펄스(dp)의 전압차와 리셋기간에서 초기화된 셀 내의 벽전압이 더해지면서 데이터펄스(dp)가 인가되는 셀 내에는 어드레스 방전이 발생된다.
어드레스기간 동안 서스테인전극들(Z)에는 정극성의 서스테인전압(Vs)이 공급된다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인전압(Vs)의 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인전압(Vs)이 더해지면서 매 서스테인펄스(sus) 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전 즉, 표시방전이 일어나게 된다.
이러한 서스테인방전이 완료된 후 소거기간 동안 전압이 서스테인전압(Vs)까지 점진적으로 상승하는 소거 램프파형(ers)이 서스테인전극들(Z)에 인가된다. 이 소거기간 동안 스캔전극들(Y)과 어드레스전극들(X)에는 0V가 인가된다. 소거 램프파형(ers)은 스캔전극(Y)과 서스테인전극(Z) 사이에 소거 방전을 유발함으로써 서스테인방전에 의해 셀 내에 남아 있는 벽전하들을 소거시킨다.
PDP는 온도 변화에 따라 방전특성이 불완정하게 되는 문제점이 있다. 이는 온도 변화로 인한 셀 내의 압력이 변하게 되고 그 압력 변화로 인하여 방전전압이 변하는 것에 기인한다. 방전전압(Firing Voltage : Vf)은 아래의 수학식 1과 같이 정의될 수 있다.
Vf = p × d
여기서, p는 압력이며 d는 전극간 거리이다.
PDP의 온도가 정상 구동파형에 대응하는 최적온도보다 높아지면 방전셀 내의 압력이 상승하고 그 압력 상승으로 인하여 방전전압(Vf)이 높아진다. 이 경우 정상적인 구동전압으로 PDP를 구동하면 방전이 일어나지 않는 미스방전이 일어나기 쉽다. 이와 달리 PDP의 온도가 낮아지면 방전셀 내의 압력이 하강하고 그 압력 하강으로 인하여 방전전압(Vf)이 낮아진다. 이렇게 온도가 낮아지는 경우에 정상적인 구동전압으로 PDP를 구동하면 방전이 일어나지 않아야할 방전셀에서 방전이 일어나는 오방전이 일어나기 쉽다.
온도에 따른 방전특성의 변화는 다음과 같은 원인에 의해서 기인하는 것으로 해석될 수 있다. PDP의 주위온도가 상승하면 셀 내의 공간전하가 활발하게 활동하여 다른 공간전하 또는 벽전하와의 재결합(Recombination)이 많이 일어나게 된다. 공간전하와 벽전하의 재결합량이 많아지면 셀의 벽전압이 감소된다. 벽전압의 감소는 방전전압의 상승을 초래한다. 이와 반대로 PDP의 주위온도가 낮아지면 공간전하와 벽전하와의 재결합량이 감소하므로 셀의 벽전압이 상승하게 된다. 벽전압의 상승은 방전전압의 하강을 초래한다.
한편, 격벽의 높이가 불균일하게 도어 셀들의 균일성(uniformity)가 떨어지 면 상온과 고온에서 안정된 구동을 할 수 없다.
이러한 온도변화에 대하여 방전특성이 불안정하게 되는 문제점을 해결하고자 온도변화에 대응하여 구동파형의 구동전압을 가변하는 방법들이 제안된 바 있다. 그 중 하나는 도 3과 같이 스캔펄스(scp)와 데이터펄스(dp)의 펄스폭을 온도에 따라 증감하는 방법이다. 이와 다른 방법으로는 도 4와 같이 상승 램프파형(Rup)의 전압(Vsetup)을 온도에 따라 증감하는 방법이다.
그런데 도 3과 같이 스캔타임(tsc)을 증가시키면 어드레스기간이 길어지게 되므로 표시기간인 서스테인기간이 상대적으로 짧아지게 되어 휘도가 감소되는 또 다른 문제점 있다. 또한, 어드레스기간이 길어지게 되면 구동시간이 부족하게 되므로 도 3과 같은 방법은 고해상도에 대응할 수가 없고 동화상 콘터 노이즈 등의 화질 저하요인을 줄이기 위하여 서브필드를 분할하거나 추가하기가 곤란하게 된다.
도 4와 같이 셋업전압(Vsetup)을 온도에 따라 가변하는 방법은 셋업전압(Vsetup)의 가변으로 셋업방전시 각 전극들(X, Y, Z) 상에 쌓여지는 벽전하양이 변화되지만 셋다운전압(-Vy)이 고정되어 있으므로 셋다운 방전시 소거되는 양이 일정하게 된다. 그 결과, 도 4와 같은 방법에 의해서는 셀들의 초기화가 불균일하게 될 수 있다. 특히, 셀 내의 벽전하 초기화가 셋다운방전에 의해 좌우되기 때문에 도 4와 같이 셋업전압(Vsetup)만이 가변되면 오히려 방전특성이 더 불안정하게 될 수 있다.
따라서, 본 발명의 목적은 PDP의 구동파형을 온도 변화에 적응적으로 가변하여 온도가 변화하더라도 상기 PDP를 안정하게 구동하도록 한 구동방법 및 장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 PDP의 구동장치는 PDP의 온도를 감지하기 위한 온도센서와; 상기 온도센서에 의해 감지된 온도에 따라 온도제어신호를 발생하기 위한 제어기와; 부극성의 전압을 발생하기 위한 전압원과; 상기 온도제어신호에 응답하여 상기 PDP에 공급되는 전압을 조정하기 위한 전압 제어회로를 구비한다.
상기 전압원은 제1 전압을 발생하기 위한 제1 전압원과; 제2 전압을 발생하기 위한 제2 전압원을 구비한다.
이 PDP의 구동장치는 상기 전압 제어회로의 제어 하에 상기 전압원들로부터의 전압을 상기 PDP에 공급하기 위한 구동소자를 더 구비한다.
상기 제1 전압원과 상기 제2 전압원은 상기 구동소자에 직렬 접속되는 것을 특징으로 한다.
상기 전압 제어회로는 상기 제1 전압원과 상기 제2 전압원 중 어느 하나의 양단 사이의 전류패스를 선택적으로 형성하기 위한 스위치소자를 구비하고, 상기 구동소자와 상기 스위치소자를 제어하기 위한 제어신호를 발생하는 것을 특징으로 한다.
상기 제1 전압원과 상기 제2 전압원은 상기 구동소자에 병렬 접속되는 것을 특징으로 한다.
상기 전압 제어회로는 상기 제1 전압원과 상기 구동소자 사이의 전류패스를 선택적으로 형성하기 위한 제1 스위치소자와; 상기 제2 전압원과 상기 구동소자 사이의 전류패스를 선택적으로 형성하기 위한 제2 스위치소자를 구비하고, 상기 구동소자와 상기 스위치소자를 제어하기 위한 제어신호를 발생하는 것을 특징으로 한다.
상기 PDP에 공급되는 전압은 초기화를 위한 초기화전압인 것을 특징으로 한다.
상기 초기화전압은 전압이 점진적으로 하강하는 하강 램프파형으로 상기 PDP에 공급되는 것을 특징으로 한다.
상기 전압원 각각은 제너다이오드인 것을 특징으로 한다.
이 PDP의 구동장치는 상기 제너다이오드에 부극성 전압을 공급하는 부극성 전압원을 더 구비한다.
이하, 도 5 내지 도 8을 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.
도 5를 참조하면, 본 발명의 실시예에 따른 PDP의 구동방법은 한 프레임기간을 다수의 서브필드로 시분할하여 PDP를 구동하며, 적어도 어느 하나의 서브필드에서 셋다운방전을 유도하는 하강 램프파형(Rdn)의 전압을 온도에 따라 가변하게 된다.
리셋기간의 초기에는 전압이 서스테인전압(Vs)부터 셋업전압(Vsetup)까지 점진적으로 상승하는 상승 램프파형(Rup)이 모든 스캔전극들(Y)에 동시에 인가된다. 이 상승 램프파형(Rup)이 스캔전극들(Y)에 공급되는 동안, 서스테인전극들(Z)과 어드레스전극들(X)에는 0[V]가 인가된다. 상승 램프파형(Rup)에 의해 전화면의 셀들 내에서 스캔전극(Y) 및 어드레스전극(X) 사이와 스캔전극(Y) 및 서스테인전극(Z) 사이에는 빛이 거의 발생되지 않고 벽전하의 형성을 유발하는 쓰기 암방전으로 셋업방전이 일어난다. 이 셋업방전의 결과로, 어드레스전극(X)과 서스테인전극(Z) 상에는 정극성(+)의 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성(-)의 벽전하가 쌓이게 된다.
상승 램프파형(Rup)에 이어서, PDP의 온도에 따라 전압(-Vy1, -Vy2)이 달라지는 하강 램프파형(Rdn)이 스캔전극들(Y)에 동시에 인가된다. 이러한 하강 램프파형(Rdn)이 스캔전극들(Y)에 공급되는 동안, 어드레스전극들(X)에는 0V가 인가되고 서스테인전극들(Z)에는 온도에 따라 가변되는 정극성의 전압(Vz1, Vs, Vz2)이 인가된다. 하강 램프파형(Rdn)으로 인하여 스캔전극(Y)과 서스테인전극(Z) 사이에는 빛이 거의 발생되지 않고 벽전하의 소거를 유발하는 소거 암방전으로 셋다운방전이 일어난다. 이러한 셋다운방전의 결과로, 셋업방전시 각 전극(X, Y, Z) 상에 쌓인 벽전하들 중에서 과도한 벽전하들이 소거되어 전셀들에서 벽전하들이 균일하게 잔류하게 된다.
셋업방전과 셋다운방전시 벽전하 분포의 변화를 살펴보면, 셋업방전시 형성되었던 어드레스전극(X) 상의 정극성 벽전하들은 셋다운 방전시에 거의 변화가 없 다. 셋업방전시 형성되었던 스캔전극(Y) 상의 부극성 벽전하들은 셋다운방전에 의해 일부 감소된다. 그리고 서스테인전극(Z) 상의 벽전하들은 셋업방전시에서 정극성 벽전하들이 형성되었으나 셋다운방전시 스캔전극(Y)의 부극성 벽전하의 감소분만큼 자신에게 부극성 벽전하가 쌓이면서 극성이 부극성으로 반전된다.
셋다운 방전시 온도에 따라 가변되는 하강 램프파형(Rdn)의 전압인가기간과 그 전압레벨은 온도가 변할 때 불안정하게 되는 PDP의 방전특성을 보정한다. PDP의 온도가 정상 사용온도보다 높아지면 셀 내의 압력이 높아지고 방전전압(Vf)이 높아지며 셀 내의 공간전하와 벽전하 사이에 재결합량이 많아지게 된다. 이렇게 벽전하들이 작아지게 되면 어드레스 전압 즉, 데이터전압과 스캔전압이 인가되는 셀에서 방전이 일어나지 않는 미스방전이 일어나기 쉽다. 본 발명의 실시예에 따른 PDP의 구동방법은 고온환경에서 하강 램프파형(Rdn)의 전압을 -Vy1 전압까지만 낮춤으로써 스캔전극(Y)과 서스테인전극(Z) 사이의 소거 방전을 약하게 유도한다. 즉, 고온환경에서 하강 램프파형(Rdn)의 하한전압과 스캔바이어스전압(Vsc-bias) 사이의 셋다운 바이어스전압은 -Vy1 전압으로 높게 조정된다. 소거방전이 약하게 발생되면 셀 내에 잔류하는 벽전하양과 공간전하양이 많아지게 되므로 고온환경에서 방전이 안정되게 일어날 수 있다.
이와 반대로 PDP의 온도가 정상 사용온도보다 낮아지면 셀 내의 압력이 낮아지고 방전전압(Vf)이 낮아지며 셀 내의 공간전하와 벽전하 사이에 재결합량이 작아지게 된다. 본 발명의 실시예에 따른 PDP의 구동방법은 저온환경에서 하강 램프파형(Rdn)의 전압인가기간을 늘리거나 전압레벨을 -Vy2로 낮춤으로써 스캔전극(Y)과 서스테인전극(Z) 사이의 소거 방전을 강하게 유도한다. 이렇게 소거방전이 강하게 발생되면 셀 내의 벽전압과 공간전하의 양이 낮아짐으로써 저온과 상온에서 방전전압이 낮아지더라도 방전이 안정되게 일어날 수 있다.
어드레스기간에는 스캔 바이어스전압(Vsc-bias)까지 하강하는 스캔전압(Vsc)의 스캔펄스(scp)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 그 스캔펄스(scp)에 동기되는 정극성 데이터전압(Vd)의 데이터펄스(dp)가 어드레스전극들(X)에 인가된다. 스캔펄스(scp)와 데이터펄스(dp)의 전압차와 리셋기간에서 초기화된 셀 내의 벽전압이 더해지면서 데이터펄스(dp)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압(Vs)이 인가될 때 방전이 일어날 수 있는 정도의 벽전하가 형성된다.
어드레스기간 동안 서스테인전극들(Z)에 부극성 벽전하들이 소멸되지 않도록 서스테인전극들(Z)에는 정극성의 서스테인전압(Vs)이 공급된다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인전압(Vs)의 서스테인펄스(sus)가 인가된다. 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인전압(Vs)이 더해지면서 매 서스테인펄스(sus) 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인방전이 일어나게 된다.
이러한 서스테인방전이 완료된 후 소거기간 동안 전압이 서스테인전압(Vs)까지 점진적으로 상승하는 소거 램프파형(ers)이 서스테인전극들(Z)에 인가된다. 이 소거기간 동안 스캔전극들(Y)과 어드레스전극들(X)에는 0V가 인가된다. 소거 램프파형(ers)은 스캔전극(Y)과 서스테인전극(Z) 사이에 소거 방전을 유발함으로써 서 스테인방전의 결과로 셀 내에 남아 있는 벽전하들을 소거시킨다.
도 6은 본 발명의 실시예에 따른 PDP의 구동장치를 나타낸다.
도 6을 참조하면, 본 발명의 실시예에 따른 PDP의 구동장치는 PDP의 온도를 감지하기 위한 온도센서(6)와, PDP의 어드레스전극들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터구동부(2)와, 스캔전극들(Y1 내지 Yn)을 구동하기 위한 스캔구동부(3)와, PDP의 온도에 따라 서스테인전극들(Z)을 다르게 구동하기 위한 서스테인구동부(4)와, 각 구동부(2, 3, 4)를 제어하기 위한 타이밍콘트롤러(1)와, 각 구동부(2, 3, 4)에 구동전압들을 공급하기 위한 구동전압 발생부(5)를 구비한다.
온도센서(6)는 PDP에 근접한 위치에 설치되어 PDP의 온도를 실시간적으로 감지한다. 이 온도센서(66)를 구동하기 위한 온도센서 구동회로(도시하지 않음)는 온도 감지신호(St)를 발생하고 그 온도 감지신호(St)를 타이밍 콘트롤러(1)에 공급한다.
데이터구동부(2)에는 도시하지 않은 역감마보정회로, 오차확산회로 등에 의해 역감마보정되고 오차확산 된 후, 서브필드 맵핑회로에 의해 각 비트별로 서브필드 패턴에 맵핑된 데이터가 공급된다. 이 데이터구동부(2)는 타이밍콘트롤러(1)의 제어 하에 데이터를 샘플링하고 래치한 다음, 그 데이터를 어드레스전극들(X1 내지 Xm)에 공급하게 된다.
스캔구동부(3)는 타이밍 콘트롤러(1)의 제어 하에 리셋기간 동안 도 5와 같이 상승 램프파형(Rup)을 공급한 후에 온도에 따라 전압이 달라지는 하강 램프파형(Rdn)을 스캔전극들(Y1 내지 Yn)에 공급한다. 스캔구동부(3)는 어드레스 기간 동안 스캔펄스(scp)를 스캔전극들(Y1 내지 Yn)에 순차적으로 공급한다. 그리고 스캔구동부(3)는 타이밍 콘트롤러(1)의 제어 하에 서스테인기간 동안 서스테인펄스(sus)를 스캔전극들(Y1 내지 Ym)에 공급하게 된다.
서스테인구동부(4)는 타이밍 콘트롤러(1)의 제어 하에 하강 램프파형(Rdn)의 인가기간과 어드레스기간 동안 정극성 바이어스전압을 서스테인전극들(Z)에 공급한다. 그리고 서스테인구동부(4)는 타이밍 콘트롤러(1)의 제어 하에 서스테인기간 동안 스캔구동부(3)와 교대로 동작하여 서스테인펄스(sus)를 서스테인전극들(Z)에 공급한다.
타이밍 콘트롤러(1)는 수직/수평 동기신호를 입력받아 각 구동부(62, 63, 64)에 필요한 타이밍제어신호(CTRX, CTRY, CTRZ)를 발생하고 그 타이밍제어신호(CTRX, CTRY, CTRZ)를 해당 구동부(2, 3, 4)에 공급함으로써 각 구동부(2, 3, 4)를 제어하게 된다. 특히, 타이밍 콘트롤러(1)는 온도센서(6)로부터의 온도감지신호(St)에 응답하여 하강 램프파형(Rdn)의 전압이 PDP의 온도에 따라 달라지도록 스캔구동부(3)를 제어한다. 데이터구동부(2)에 공급되는 타이밍제어신호(CTRX)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 스캔구동부(3)에 인가되는 타이밍제어신호(CTRY)에는 스캔구동부(3) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 서스테인구동부(4)에 인가되는 타이밍제어신호(CTRZ)에는 서스테인구동부(4) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어 하기 위한 스위치제어신호가 포함된다.
구동전압 발생부(5)는 상승 램프파형의 셋업전압(Vsetup), 스캔 바이어스전압(Vsc-bias), 스캔전압(Vsc), 데이터전압(Vd) 및 서스테인전압(Vs) 등을 발생한다. 이러한 구동전압들은 방전가스의 조성이나 방전셀 구조에 따라 변할 수 있다.
도 7 내지 도 10은 스캔구동부(3)에 포함된 하강 램프신호 발생회로의 실시예들을 나타내는 회로도이다.
도 7을 참조하면, 본 발명의 제1 실시예에 따른 하강 램프신호 발생회로는 N채널 MOSFET(T)의 게이트단자에 접속된 가변저항(VR) 및 캐패시터(C)와, N채널 MOSFET(T)와 기저전압원(GND) 사이에 직렬로 접속된 제1 및 제2 전압원(-V1, -V2)과, 제2 전압원(V2)의 양단에 접속된 스위치소자(SW)를 구비한다.
가변저항(VR)은 N채널 MOSFET(T)의 게이트단자와 셋다운 제어신호(Sd(CTRY))가 공급되는 제1 제어신호단자(71) 사이에 접속된다. 캐패시터(C)는 N채널 MOSFET(T)의 게이트단자와 소스단자 사이에 접속된다. 이들 가변저항(VR)과 캐패시터(C)의 조합으로 인한 RC 시정수에 의해 N채널 MOSFET(T)의 게이트단자에는 전압이 점진적으로 변하는 셋다운 제어신호(Sd(CTRY))가 인가된다. 따라서 셋다운제어신호가 제1 제어단자(71)에 인가되는 동안 N채널 MOSFET(T)의 채널을 통해 소스단자와 드레인단자 사이에 흐르는 전류는 RC 시정수로 인하여 점진적으로 커지게 된다.
제1 및 제2 전압원(V1, V2)는 각각 직류 전압원으로써 N채널 MOSFET(T)와 기 저전압원(GND) 사이에 직렬로 접속된다.
스위치소자(SW)는 제2 제어단자(72)를 통해 인가되는 온도제어신호(St(CTRY))에 응답하여 제2 전압원(-V2)의 양단을 선택적으로 단락시킴으로써 하강 램프파형(Rdn)의 하한전압을 조정한다.
스위치소자(SW)가 열리게 되면 N채널 MOSFET(T)의 소스단자에는 제1 전압원(-V1)의 전압과 제2 전압원(-V2)의 전압의 합전압이 공급된다. 제1 전압원(-V1)과 제2 전압원(-V2)은 합전압이 -Vy1 전압으로 나타나도록 그 출력전압이 설정된다. 예컨대, 제1 전압원(-V1)은 -Vy2 전압으로 설정되면 제2 전압원(-V2)은 Vy1-Vy2로 설정된다. 이 때 셋다운제어신호(Sd(CTRY))가 제1 제어단자(71)에 인가되면 N채널 MOSFET(T)의 소스단자와 드레인단자 사이에는 RC 시정수에 대응하여 점진적으로 형성되는 채널을 통해 전류가 흐르게 된다. 그 결과, 스캔전극(Y)에는 -Vy1 전압까지 전압이 점진적으로 하강하는 하강 램프파형(Rdn)이 N채널 MOSFET(T)의 드레인단자에 접속된 출력단자(73)를 통하여 공급된다.
스위치소자(SW)가 온도제어신호(St(CTRY))에 응답하여 닫히면 N채널 MOSFET(T)의 소스단자에는 제1 전압원(-V1)의 전압이 인가된다. 이 때, 셋다운제어신호(Sd(CTRY))가 제1 제어단자(71)에 인가되면 N채널 MOSFET(T)의 소스단자와 드레인단자 사이에는 RC 시정수에 대응하여 점진적으로 형성되는 채널을 통해 전류가 흐르게 된다. 그 결과, 스캔전극(Y)에는 -Vy2 전압까지 전압이 점진적으로 하강하는 하강 램프파형(Rdn)이 N채널 MOSFET(T)의 드레인단자에 접속된 출력단자(73)를 통하여 공급된다.
도 8을 참조하면, 본 발명의 제2 실시예에 따른 하강 램프신호 발생회로는 N채널 MOSFET(T)의 게이트단자에 접속된 가변저항(VR) 및 캐패시터(C)와, N채널 MOSFET(T)와 기저전압원(GND) 사이에 병렬로 접속된 제3 및 제4 전압원(-V3, -V4)과, 제3 전압원(-V3)과 N채널 MOSFET(T) 사이에 접속된 제1 스위치소자(SW1)와, 제4 전압원(-V4)과 N채널 MOSFET(T) 사이에 접속된 제2 스위치소자(SW2)를 구비한다.
제3 및 제4 전압원(V3, V4) 각각은 직류 전압원이다. 제3 전압원(-V3)은 -Vy1 전압을 발생하며, 제4 전압원(-V4)은 -Vy2 전압을 발생한다.
제1 스위치소자(SW1)는 제2 제어단자(72)를 통해 인가되는 온도제어신호(St(CTRY))에 응답하여 제3 전압원(-V3)과 N채널 MOSFET(T) 사이의 전류패스를 선택적으로 형성함으로써 하강 램프파형(Rdn)의 하한전압을 -Vy1 전압으로 조정한다.
제2 스위치소자(SW2)는 제2 제어단자(72)를 통해 인가되는 온도제어신호(St(CTRY))에 응답하여 제4 전압원(-V4)과 N채널 MOSFET(T) 사이의 전류패스를 선택적으로 형성함으로써 하강 램프파형(Rdn)의 하한전압을 -Vy2 전압으로 조정한다.
온도제어신호(St(CTRY))에 응답하여 제1 스위치소자(SW1)가 닫히고 제2 스위치소자(SW2)가 열리게 되면 제3 전압원(-V3)으로부터 발생되는 -Vy1 전압은 N채널 MOSFET(T)의 소스단자에 인가된다. 이 때, 셋다운제어신호가 제1 제어단자(71)에 인가되면 N채널 MOSFET(T)는 RC 시정수에 대응하여 소스단자와 드레인단자 사이의 채널을 형성하게 된다. 그 결과, 스캔전극(Y)에는 -Vy1 전압까지 전압이 점진적으로 하강하는 하강 램프파형(Rdn)이 N채널 MOSFET(T)의 드레인단자에 접속된 출력단자(73)를 통하여 공급된다.
온도제어신호(St(CTRY))에 응답하여 제1 스위치소자(SW1)가 열리고 제2 스위치소자(SW2)가 닫히면 제4 전압원(-V4)으로부터 발생되는 -Vy2 전압은 N채널 MOSFET(T)의 소스단자에 인가된다. 이 때, 셋다운제어신호가 제1 제어단자(71)에 인가되면 N채널 MOSFET(T)는 RC 시정수에 대응하여 소스단자와 드레인단자 사이의 채널을 형성하게 된다. 그 결과, 스캔전극(Y)에는 -Vy2 전압까지 전압이 점진적으로 하강하는 하강 램프파형(Rdn)이 N채널 MOSFET(T)의 드레인단자에 접속된 출력단자(73)를 통하여 공급된다.
도 9를 참조하면, 본 발명의 제3 실시예에 따른 하강 램프신호 발생회로는 N채널 MOSFET(T)의 게이트단자에 접속된 가변저항(VR) 및 캐패시터(C)와, N채널 MOSFET(T)와 스캔 바이어스전압원(Vsc-bias) 사이에 직렬로 접속된 제1 및 제2 제너다이오드(D1, D2)와, 제2 제너다이오드(D2)의 양단에 접속된 스위치소자(SW)를 구비한다.
가변저항(VR)은 N채널 MOSFET(T)의 게이트단자와 셋다운신호(Sd(CTRX))가 공급되는 제1 제어신호단자(71) 사이에 접속된다. 캐패시터(C)는 N채널 MOSFET(T)의 게이트단자와 소스단자 사이에 접속된다. 이들 가변저항(VR)과 캐패시터(C)의 조합으로 인한 RC 시정수에 의해 N채널 MOSFET(T)의 게이트단자에는 전압이 점진적으로 변하는 셋다운제어신호(Sd(CTRX))가 인가된다. 따라서 셋다운제어신호(Sd(CTRX))가 제1 제어단자(71)에 인가되는 동안 N채널 MOSFET(T)의 채널이 RC 시정수로 인하여 점진적으로 형성된다.
제1 및 제2 제너다이오드(D1, D2) 각각은 정전압원으로써 자신의 항복전압보다 큰 전압이 역바이어스로 인가되면 일정한 전압을 출력함으로써 하강 램프신호(Rdn)의 하한전압을 일정하게 한다.
스위치소자(SW)는 제2 제어단자(72)를 통해 인가되는 온도제어신호(St(CTRY))에 응답하여 제2 제너다이오드(D2)의 양단을 선택적으로 단락시킴으로써 하강 램프파형(Rdn)의 하한전압을 조정한다.
스위치소자(SW)가 열리게 되면 스캔바이어스전압(Vsc-bias)은 제1 및 제2 제너다이오드(D1, D2)를 통하여 N채널 MOSFET(T)의 소스단자에 인가된다. 이 때, 셋다운제어신호(Sd(CTRX))가 제1 제어단자(71)에 인가되면 N채널 MOSFET(T)는 RC 시정수에 대응하여 소스단자와 드레인단자 사이의 채널을 형성하게 된다. 그 결과, 스캔전극(Y)에는 -Vy1 전압까지 전압이 점진적으로 하강하는 하강 램프파형(Rdn)이 N채널 MOSFET(T)의 드레인단자에 접속된 출력단자(73)를 통하여 공급된다.
스위치소자(SW)가 온도제어신호(St(CTRY))에 응답하여 닫히면 스캔바이어스전압(Vsc-bias)은 제1 제너다이오드(D1)만을 통하여 N채널 MOSFET(T)의 소스단자에 인가된다. 이 때, 셋다운제어신호(Sd(CTRX))가 제1 제어단자(71)에 인가되면 N채널 MOSFET(T)는 RC 시정수에 대응하여 소스단자와 드레인단자 사이의 채널을 형성하게 된다. 그 결과, 스캔전극(Y)에는 -Vy2 전압까지 전압이 점진적으로 하강하는 하강 램프파형(Rdn)이 N채널 MOSFET(T)의 드레인단자에 접속된 출력단자(73)를 통 하여 공급된다.
도 10을 참조하면, 본 발명의 제4 실시예에 따른 하강 램프신호 발생회로는 N채널 MOSFET(T)의 게이트단자에 접속된 가변저항(VR) 및 캐패시터(C)와, N채널 MOSFET(T)와 스캔 바이어스전압원(Vsc-bias) 사이에 병렬로 접속된 제3 및 제4 제너다이오드(D3, D4)와, 제3 제너다이오드(D3)와 N채널 MOSFET(T) 사이에 접속된 제1 스위치소자(SW1)와, 제4 제너다이오드(D4)와 N채널 MOSFET(T) 사이에 접속된 제2 스위치소자(SW2)를 구비한다.
제3 및 제4 제너다이오드(D3, D4) 각각은 자신의 항복전압보다 큰 전압이 역바이어스로 인가되면 일정한 전압을 출력함으로써 하강 램프신호(Rdn)의 하한전압을 일정하게 한다. 제3 제너다이오드(D3)의 항복전압은 -Vy1 전압만큼 설정되며 제4 제너다이도드(D4)의 항복전압은 -Vy2 전압만큼 설정된다.
제1 스위치소자(SW1)는 제2 제어단자(72)를 통해 인가되는 온도제어신호(St(CTRY))에 응답하여 제3 제너다이오드(D3)와 N채널 MOSFET(T) 사이의 전류패스를 선택적으로 단락시킴으로써 하강 램프파형(Rdn)의 하한전압을 -Vy1 전압으로 조정한다.
제2 스위치소자(SW2)는 제2 제어단자(72)를 통해 인가되는 온도제어신호(St(CTRY))에 응답하여 제4 제너다이오드(D4)와 N채널 MOSFET(T) 사이의 전류패스를 선택적으로 단락시킴으로써 하강 램프파형(Rdn)의 하한전압을 -Vy2 전압으로 조정한다.
온도제어신호(St(CTRY))에 응답하여 제1 스위치소자(SW1)가 닫히고 제2 스위 치소자(SW2)가 열리게 되면 스캔바이어스전압(Vsc-bias)은 제3 제너다이오드(D3)를 통하여 N채널 MOSFET(T)의 소스단자에 인가된다. 이 때, 셋다운제어신호가 제1 제어단자(71)에 인가되면 N채널 MOSFET(T)는 RC 시정수에 대응하여 소스단자와 드레인단자 사이의 채널을 형성하게 된다. 그 결과, 스캔전극(Y)에는 -Vy1 전압까지 전압이 점진적으로 하강하는 하강 램프파형(Rdn)이 N채널 MOSFET(T)의 드레인단자에 접속된 출력단자(73)를 통하여 공급된다.
온도제어신호(St(CTRY))에 응답하여 제1 스위치소자(SW1)가 열리고 제2 스위치소자(SW2)가 닫히면 스캔바이어스전압(Vsc-bias)은 제4 제너다이오드(D4)를 통하여 N채널 MOSFET(T)의 소스단자에 인가된다. 이 때, 셋다운제어신호가 제1 제어단자(71)에 인가되면 N채널 MOSFET(T)는 RC 시정수에 대응하여 소스단자와 드레인단자 사이의 채널을 형성하게 된다. 그 결과, 스캔전극(Y)에는 -Vy2 전압까지 전압이 점진적으로 하강하는 하강 램프파형(Rdn)이 N채널 MOSFET(T)의 드레인단자에 접속된 출력단자(73)를 통하여 공급된다.
스위치소자들(SW, SW1, SW2) 각각은 어떠한 종류의 트랜지스터소자로도 구현될 수 있다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동방법 및 장치는 PDP의 온도를 실시간으로 감지하고 그 PDP의 온도변화에 따라 소거를 일으키기 위한 셋다운전압을 별도의 전압원이나 제너다이오드를 포함한 정전압회로를 이용하여 조정함으로써 온도가 변할 때 발생되는 셀의 방전특성의 불안정을 최소화하여 PDP에서 미스방전이나 오방전을 최소화할 수 있다. 따라서, 본 발명에 따른 PDP의 구동방법 및 장치는 PDP의 구동파형을 온도 변화에 적응적으로 가변하여 온도가 변화하더라도 PDP를 안정하게 구동시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (11)

  1. 플라즈마 디스플레이 패널의 온도를 감지하기 위한 온도센서와;
    상기 온도센서에 의해 감지된 온도에 따라 온도제어신호를 발생하기 위한 제어기와;
    제1 제너다이오드를 구비하며, 부극성의 제1 전압을 발생하기 위한 제1 전압원과;
    제2 제너다이오드를 구비하며, 부극성의 제2 전압을 발생하기 위한 제2 전압원과;
    상기 온도제어신호에 응답하여 상기 플라즈마 디스플레이 패널에 공급되는 셋다운 전압을 조정하기 위한 전압 제어회로를 구비하되,
    상기 전압 제어회로는,
    상기 감지된 온도가 정상 사용온도보다 높은 경우, 셋다운 방전시 하강 램프파형의 전압레벨을 기저전압 이하로 상기 제 1 전압만큼 낮추고,
    상기 감지된 온도가 정상 사용온도보다 낮은 경우, 상기 셋다운 방전시 상기 하강 램프파형의 전압레벨을 상기 기저전압 이하로 상기 제 2 전압만큼 낮추는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 전압 제어회로의 제어 하에 상기 제1 및 제2 전압원으로부터의 전압을 상기 플라즈마 디스플레이 패널에 공급하기 위한 구동소자를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  4. 제 3 항에 있어서,
    상기 제1 전압원과 상기 제2 전압원은 상기 구동소자에 직렬 접속되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  5. 제 4 항에 있어서,
    상기 전압 제어회로는,
    상기 제1 전압원과 상기 제2 전압원 중 어느 하나의 양단 사이의 전류패스를 선택적으로 형성하기 위한 스위치소자를 구비하고,
    상기 구동소자와 상기 스위치소자를 제어하기 위한 제어신호를 발생하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  6. 제 3 항에 있어서,
    상기 제1 전압원과 상기 제2 전압원은 상기 구동소자에 병렬 접속되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  7. 제 6 항에 있어서,
    상기 전압 제어회로는,
    상기 제1 전압원과 상기 구동소자 사이의 전류패스를 선택적으로 형성하기 위한 제1 스위치소자와;
    상기 제2 전압원과 상기 구동소자 사이의 전류패스를 선택적으로 형성하기 위한 제2 스위치소자를 구비하고,
    상기 구동소자와 상기 스위치소자를 제어하기 위한 제어신호를 발생하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  8. 제 1 항에 있어서,
    상기 플라즈마 디스플레이 패널에 공급되는 전압은 상기 플라즈마 디스플레이 패널의 초기화를 위한 초기화전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  9. 제 8 항에 있어서,
    상기 초기화전압은,
    전압이 점진적으로 하강하는 하강 램프파형으로 상기 플라즈마 디스플레이 패널에 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 제1 및 제2 제너다이오드에 부극성 전압을 공급하는 부극성 전압원을 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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