KR100961185B1 - 플라즈마 디스플레이 패널의 구동 방법 - Google Patents

플라즈마 디스플레이 패널의 구동 방법 Download PDF

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Abstract

오방전을 억제하면서 암 콘트라스트를 향상시킬 수 있는 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것을 목적으로 한다..
제1 단위 표시 기간에 있어서의 리셋 행정에서는, PDP에 형성되어 있는 복수의 행전극쌍에 있어서의 일방의 행전극 각각 내의 하나의 행전극에 대해서는 소정의 피크 전위를 갖는 제1 리셋 펄스를 인가하는 한편, 이들 일방의 행전극 각각 내의 다른 행전극에 대해서는 제1 리셋 펄스보다도 낮은 피크 전위를 갖는 제2 리셋 펄스를 인가하고, 이 제1 단위 표시 기간에 후속하는 제2 단위 표시 기간에 있어서의 리셋 행정에서는, 상기 일방의 행전극 각각 내의 하나의 행전극 및 다른 행전극 각각에 대해 제2 리셋 펄스를 인가한다.

Description

플라즈마 디스플레이 패널의 구동 방법{DRIVING METHOD OF PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
현재, 박형 표시 장치로서, AC형(교류 방전형)의 플라즈마 디스플레이 패널(이하, PDP라 칭한다)이 제품화되어 있다. PDP 내에는, 2장의 기판, 즉 전면 투명 기판 및 배면 기판이 소정 간격을 통해 대향 배치되어 있다. 표시면으로서의 상기 전면투명 기판의 내면(배면 기판과 대향하는 면)에는, 서로 쌍을 이루어 각각 화면 좌우 방향으로 신장하는 복수의 행전극쌍이 형성되어 있다. 또한, 이러한 전면 투명기판의 내면에는, 행전극쌍의 각각을 피복하는 유전체층이 형성되어 있다. 한편, 배면 기판측에는, 행전극쌍과 교차하도록 화면 상하 방향으로 신장하는 복수의 열전극이 형성되어 있다. 상기 표시면측에서 본 경우, 행전극쌍과 열전극의 교차부에, 화소에 대응한 방전 셀이 형성되어 있다.
이와 같은 PDP에 대해, 입력 영상 신호에 대응한 중간조의 표시 휘도를 얻도록, 서브필드법을 사용한 계조구동을 실시한다.
서브필드법에 기초한 계조구동에서는, 발광을 실시할 횟수(또는 기간)가 각각에 할당되어 있는 복수의 서브필드 각각에서, 1필드분의 영상 신호에 대한 표시 구동을 실시한다. 각 서브필드에서는, 어드레스 행정과, 서스테인 행정을 순차 실행한다. 어드레스 행정에서는, 입력 영상신호에 따라, 선택적으로 각 방전 셀 내의 행전극 및 열전극 간에 어드레스 방전을 야기시켜 소정량의 벽전하를 형성(또는 소거)시킨다. 서스테인 행정에서는, 소정량의 벽전하가 형성되어 있는 방전 셀만을 반복적으로 방전시키고 그 방전에 따른 발광 상태를 유지한다. 또한, 적어도 선두의 서브필드에 있어서 상기 어드레스 행정에 앞서, 리셋 행정을 실행한다. 이와 같은 리셋 행정에서는, 모든 방전 셀 내에 있어서, 쌍을 이루는 행전극 간에 리셋 방전을 일으킴으로써 전 방전 셀 내에 잔류하는 벽전하의 양을 초기화한다.
여기에서, 상기 리셋 방전은 비교적 강한 방전이고, 또한 표시할 화상의 내용에는 전혀 관여하지 않는 것이기 때문에, 이 방전에 따른 발광이 화상의 콘트라스트를 저하시키는 문제가 있었다.
따라서, 전자선 조사에 의해 여기되어 파장 200∼300nm 내에 피크를 갖는 캐소드 루미네슨스 발광을 행하는 산화 마그네슘 결정체를, 행전극쌍을 피복하는 유전체층의 표면에 부착시킴으로써, 방전 지연 시간을 단축시키도록 한 PDP 및 그 구동방법이 일본국 특개2006-54160호 공보에 개시되어 있다. 이와 같은 PDP에 의하면, 방전 후의 프라이밍 효과가 비교적 장시간 계속되기 때문에, 미약한 방전을 안정적으로 야기시키는 것이 가능하게 된다. 그래서, 시간 경과에 따라 서서히 전압치가 피크 전압치에 이르는 펄스 파형을 갖는 리셋 펄스를 상기와 같은 PDP의 행전극에 인가함으로써 서로 인접하는 행전극 간에 미약한 리셋 방전을 야기시키도록 한 것이다. 이때, 리셋 방전의 미약화에 의해 그 방전에 따른 발광 휘도가 저하하므로, 화상의 콘트라스트를 높이는 것이 가능하게 된다.
그러나, 리셋 방전을 미약화, 또는 리셋 방전 실행 빈도를 저하시키면, 방전 셀 내에 형성되는 프라이밍 입자의 양이 적어지고, 다음의 어드레스 행정에 있어서 어드레스 방전을 일으키는 것이 곤란하게 되는 문제가 발생한다.
본 발명은, 오방전을 억제하면서 콘트라스트를 향상시킬 수 있는 플라즈마 디스플레이 패널의 구동방법을 제공하는 것을 목적으로 한다.
본 발명의 제1의 특징에 의한 플라즈마 디스플레이 패널의 구동방법은, 방전 가스가 봉입된 방전공간을 사이에 두고 제1 기판 및 제2기판이 대향 배치되어 있고 상기 제1기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 각 교차부에 방전 셀이 형성되고, 상기 방전 셀 각각의 상기 방전 공간에 접하는 면에 형성된 형광체 재료를 포함하는 형광체층을 갖는 플라즈마 디스플레이 패널을, 영상 신호에 기초한 화소 데이터에 따라 구동하는 플라즈마 디스플레이 패널의 구동 방법으로,
상기 영상 신호에 있어서의 단위 표시기간마다 복수의 서브필드 각각에 있어서, 어드레스 행정과, 서스테인 행정을 실행하는 동시에,상기 서브필드 중의 적어도 하나의 서브필드에서는, 상기 어드레스 행정에 앞서, 상기 행전극쌍을 구성하는 일방의 행전극에 대해 리셋 펄스를 인가하는 리셋 행정을 실행하고,
상기 제1 단위 표시 기간에 있어서의 상기 리셋 행정에서는, 상기 일방의 행전극 각각 내의 하나의 행전극에 인가하는 상기 리셋 펄스의 피크 전위를 소정의 제1 피크 전위로 설정하는 한편, 상기 일방의 행전극 각각 내의 다른 행전극에 인가하는 상기 리셋 펄스의 피크 전위를 상기 제1 피크 전위보다도 저전위로되는 제2 피크 전위로 설정하고,
상기 제1 단위 표시 기간에 후속하는 제2 단위 표시 기간에 있어서의 상기 리셋 행정에서는, 상기 일방의 행전극 각각 내의 하나의 행전극 및 상기 다른 행전극 각각에 인가하는 상기 리셋 펄스의 피크 전위를 상기 제2 피크 전위로 설정한다.
또한, 본 발명의 제2의 특징에 의한 플라즈마 디스플레이 패널의 구동방법은, 방전 가스가 봉입된 방전 공간을 사이에 두고 제1기판 및 제2기판이 대향배치 되어 있고 상기 제1기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 각 교차부에 방전 셀이 형성되고, 상기 방전 셀 각각의 상기 방전 공간에 접하는 면에 형성된 형광체층을 포함하는 형광체층을 갖는 플라즈마 디스플레이 패널을, 영상 신호에 기초한 화소 데이터에 따라 구동하는 플라즈마 디스플레이 패널의 구동 방법으로서,
상기 영상신호에 있어서의 단위 표시기간마다 복수의 서브필드 각각에 있어서 어드레스 행정과, 서스테인 행정을 실행하는 동시에, 상기 서브필드 중의 적어도 하나의 서브필드에서는, 상기 어드레스 행정에 앞서, 상기 행전극 쌍을 구성하는 일방의 행전극에 대해 리셋 펄스를 인가하는 리셋 행정을 실행하고,
제1의 상기 단위 표시 기간에 있어서의 상기 리셋 행정에서는, 상기 일방의 행전극 각각 내의 하나의 행전극에 대해서는 소정의 피크 전위를 갖는 제1 리셋 펄스를 인가함으로써 대향하는 상기 방전 셀에서 리셋 방전을 야기시키는 한편, 상기 일방의 행전극 각각 내의 다른 행전극에 대향하는 상기 방전 셀에서는 상기 리셋 방전을 일으키지 않는다.
또한, 본 발명의 제3의 특징에 의한 플라즈마 디스플레이 패널의 구동방법은, 방전 가스가 봉입된 방전공간을 사이에 두고 제1기판 및 제2기판이 대향 배치되어 있고 상기 제1기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 각 교차부에 방전 셀이 형성되고, 상기 방전 셀 각각의 상기 방전 공간에 접하는 면에 형성된 형광체 재료를 포함하는 형광체층을 갖는 플라즈마 디스플레이 패널을, 영상 신호에 기초한 화소 데이터에 따라 구동하는 플라즈마 디스플레이 패널의 구동 방법으로서,
상기 영상 신호에 있어서의 단위 표시기간마다 복수의 서브필드 각각에 있어서 어드레스 행정과, 서스테인 행정을 실행하는 동시에, 상기 서브필드 중 적어도 하나의 서브필드에서는, 상기 어드레스 행정에 앞서, 상기 행전극쌍을 구성하는 일방의 행전극에 대해 소정의 제1 피크 전위 또는 상기 제1 피크 전위보다도 저전위로되는 제2 피크 전위를 갖는 리셋 펄스를 인가하는 리셋 행정을 실행하고,
상기 리셋 행정은, 1단위 표시 기간 또는 복수의 단위 표시기간 내에 있어서, 피크 전위를 상기 제1 피크 전위로 할 상기 일방의 행전극의 수와, 상기 제2 피크 전위로 할 상기 일방의 행전극의 수를 변경하는 공정을 포함한다.
또한, 본 발명의 제4의 특징에 의한 플라즈마 디스플레이 패널의 구동방법은, 방전 가스가 봉입된 방전 공간을 사이에 두고 제1기판 및 제2기판이 대향 배치되어 있고 상기 제1기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 각 교차부에 방전 셀이 형성되고, 상기 방전 셀 각각의 상기 방전공간에 접하는 면에 형성된 형광체 재료를 포함하는 형광체층을 갖는 플라즈마 디스플레이 패널을, 영상 신호에 기초한 화소 데이터에 따라 구동하는 플라즈마 디스플레이 패널의 구동 방법으로서,
상기 영상 신호에 있어서의 단위 표시 기간마다 복수의 서브필드 각각에 있어서, 어드레스 행정과, 서스테인 행정을 실행하는 동시에, 상기 서브필드 중의 적어도 하나의 서브필드에서는, 상기 어드레스 행정에 앞서, 상기 행전극쌍을 구성하는 일방의 행전극에 대해 리셋 펄스를 인가하는 리셋 행정을 실행하고,
상기 리셋 행정에서는, 상기 일방의 행전극 각각 내의 하나의 행전극에는 제1 리셋 펄스를 인가하는 한편, 상기 일방의 행전극 각각 내의 다른 행전극에는 상기 제1 리셋 펄스보다도 그 피크 전위가 작은 제2 리셋 펄스를 인가하고,
상기 제1 리셋 펄스는 상기 방전 셀의 방전 개시 전압치 이상의 전압치를 갖고, 상기 제2 리셋 펄스는 상기 방전 개시 전압치 미만의 전압치를 갖는다.
제1 단위 표시 기간에 있어서의 리셋 행정에서는, PDP에 형성되어 있는 복수의 행전극쌍에 있어서의 일방의 행전극 각각 내의 하나의 행전극에 대해서는 소정의 피크 전위를 갖는 제1 리셋 펄스를 인가하는 한편, 이들 일방의 행전극 각각 내의 다른 행전극에 대해서는 제1 리셋 펄스보다도 낮은 피크 전위를 갖는 제2 리셋 펄스를 인가하고, 이 제1 단위 표시기간에 후속하는 제2의 단위 표시기간에 있어서의 리셋 행정에서는, 상기 일방의 행전극 각각 내의 하나의 행전극 및 다른 행전극 각각에 대해 제2 리셋 펄스를 인가한다.
이와 같은 구동에 의하면, 어드레스 방전을 확실히 야기시킬 수 있을 정도의 프라이밍 입자를 확보하면서 리셋 방전을 야기시킬 방전 셀의 수를 감소시켜 암 콘트라스트를 향상시키는 것이 가능하게 된다.
도1은, 본 발명에 의한 플라즈마 디스플레이 장치의 개략 구성을 나타낸 도면이다.
도2는, 표시면측에서 본 PDP(50)의 내부 구조를 모식적으로 나타낸 정면도이다.
도3은, 도2에 나타낸 Ⅴ-Ⅴ산상에서의 단면을 나타낸 도면이다.
도4는, 도2에 나타낸 W-W선상에서의 단면을 나타낸 도면이다.
도5는, 형광체층(17) 내에 포함되는 MgO결정체를 모식적으로 나타낸 도면이다.
도6은, 각 계조마다의 발광패턴을 나타낸 도면이다.
도7은, 도1에 나타낸 플라즈마 디스플레이 장치에 채용되는 발광 구동 시퀀스의 일례를 나타낸 도면이다..
도8은, 도7에 나타낸 발광구동 시퀀스에 따라 PDP(50)에 인가할 때의 제1구동 펄스 인가 시퀀스 GTS1을 나타낸 도면이다.
도9는, 도7에 나타낸 발광 구동 시퀀스에 따라 PDP(50)에 인가할 때의 제2구동 펄스 인가 시퀀스 GTS2를 나타낸 도면이다.
도10은, 도7에 나타낸 발광 구동 시퀀스에 따라 PDP(50)에 인가할 때의 제3구동 펄스 인가 시퀀스 GTS3을 나타낸 도면이다.
도11은, 4필드 주기에 의한 각 표시 라인마다의 구동 형태의 일례를 나타낸 도면이다.
도12는, 산화 마그네슘층(13)에만 CL발광 MgO결정체를 포함시킨 종래의 PDP에 있어서의 방전 강도의 추이를 나타낸 도면이다.
도13은, 산화 마그네슘층(13) 및 형광체층(17)의 쌍방에 CL발광 MgO결정체를 포함시킨 PDP(50)에 있어서의 방전 강도의 추이를 나타낸 도면이다.
도14는, 3필드 주기에 의한 각 표시 라인마다의 구동 형태의 일례를 나타낸 도면이다.
도15는, 4필드 주기에 의한 각 표시 라인마다의 구동형태의 다른 일례를 나타낸 도면이다.
도16은, 도15에 나타낸 구동 형태를 채용한 경우에 최적의 PDP의 구조를 나타낸 도면이다.
도17은, 제1구동 펄스 인가 시퀀스 GTS1의 변형례를 나타낸 도면이다.
도18A, 도18B는, 리셋 펄스 RP2Y1, RP2YIA 의 다른 파형을 나타낸 도면이다.
도19는, 형광체층(17)의 표면에 2차 전자 방출층(18)을 중첩 구축시킨 경우의 형태를 모식적으로 나타낸 도면이다.
도20은, 본 발명의 실시예2에 의한 플라즈마 디스플레이 장치의 개략 구성을 나타낸 도면이다.
도21은, 4필드 주기에 의한 각 표시 라인마다의 구동형태의 다른 일례를 나타낸 도면이다.
도22는, 2필드 주기에 의한 각 표시 라인마다의 구동 형태의 일례를 나타낸 도면이다
도23은, 본 발명의 실시예3에 의한 플라즈마 디스플레이 장치의 개략 구성을 나타낸 도면이다.
도24는, 본 발명의 실시예4에 의한 플라즈마 디스플레이 장치의 개략 구성을 나타낸 도면이다.
도25는, 24에 나타낸 외광 센서(59)의 배치 위치의 일례를 나타낸 도면이다.
도26은, 본 발명의 실시예5에 의한 플라즈마 디스플레이 장치의 개략 구성을 나타낸 도면이다.
도27은, 본 발명의 실시예6에 의한 플라즈마 디스플레이 장치의 개략 구성을 나타낸 도면이다.
도28은, 본 발명의 실시예7에 의한 플라즈마 디스플레이 장치의 개략 구성을 나타낸 도면이다.
도29는, 본 발명의 실시예8에 의한 플라즈마 디스플레이 장치의 개략 구성을 나타낸 도면이다.
도1은, 본 발명에 의한 구동 방법에 따라 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 장치의 개략 구성을 나타낸 도면이다.
도1에 나타낸 바와 같이, 이와 같은 플라즈마 디스플레이 장치는, 플라즈마디스플레이 패널로서의 PDP(50), X전극 드라이버(51), Y전극 드라이버(53), 어드레스 드라이버(55) 및 구동제어회로(56)로 구성된다.
PDP(50)에는, 2차원 표시 화면의 종방향(수직 방향)으로 각각 신장하여 배열된 열전극 D1∼Dm, 횡방향(수평 방향)으로 각각 신장하여 배열된 행전극 X1∼Xn 및 행전극 Y1∼Yn이 형성되어 있다. 이때, 서로 인접하는 것끼리 쌍을 이루는 행전극쌍 (Y1∼X1), (Y2∼X2), (Y3∼X3), ... (Yn∼Xn)이 각각, PDP(50)에 있어서의 제1 표시라인∼제n 표시라인을 담당한다. 또한, 각 열전극 D1∼Dm은, 각각 인접하는 3개의 열전극 D마다 표시면상에 있어서의 하나의 "열"을 이룬다. 또한, 각 "열"에 포함되는 3개의 열전극 D는, 각각, 적색 발광을 담당하는 열전극 D, 녹색 발광을 담당하는 열전극 D, 및 청색 발광을 담당하는 열전극 D로 이루어진다. 예를 들면, 열전극 D1은 적색 발광, 열전극 D2는 녹색 발광, 열전극 D3은 청색 발광을 각각 담당하는 것이다. 각 표시 라인과 열전극 D1∼Dm 각각의 각 교차부(도1에 일점쇄선으로 둘러 싸인 영역)에는, 방전 셀(PC)이 형성되어 있다. 이때, 각 표시 라인상에 있어서, 인접하는 3개의 열전극 D(적색 발광을 담당하는 열전극 D, 녹색 발광을 담당하는 열전극 D, 및 청색 발광을 담당하는 열전극 D)마다 하나의 화소가 형성된다
도2는, 표시면측에서 본 PDP(50)의 내부 구조를 모식적으로 나타낸 정면도이다. 또한, 도2에 있어서는, 각각 인접하는 3개의 열전극 D와, 서로 인접하는 2개의 표시 라인과의 각 교차부를 발췌하여 나타낸 것이다. 또한, 도3은, 도2의 Ⅴ-Ⅴ선에 있어서의 PDP(50)의 단면을 나타낸 도면이고, 도4는, 도2의 W-W선에 있어서의 PDP(50)의 단면을 나타낸 도면이다.
도2에 나타낸 바와 같이, 각 행전극 X는, 2차원 표시 화면의 수평 방향으로 신장하는 버스 전극 Xb와, 이와 같은 버스 전극 Xb상의 각 방전 셀(PC)에 대응한 위치에 각각 접촉하여 제공된 T자형상의 투명 전극 Xa로 구성된다. 각 행전극 Y는, 2차원 표시 화면의 수평 방향으로 신장하는 버스 전극 Yb와, 이와 같은 버스 전극 Yb상의 각 방전 셀(PC)에 대응한 위치에 각각 접촉하여 제공된 T자형상의 투명 전극 Ya로 구성된다. 투명 전극 Xa 및 Ya는 예를 들면 ITO 등의 투명 도전막으로 이루어지고, 버스 전극 Xb 및 Yb는 예를 들면 금속막으로 이루어진다. 투명 전극 Xa 및 버스 전극 Xb로 이루어지는 행전극 X, 및 투명 전극 Ya 및 버스 전극 Yb로 이루어지는 행전극 Y는, 도3에 나타낸 바와 같이, 그 전면측이 PDP(50)의 표시면으로되는 전면(前面) 투명기판(10)의 배면측에 형성되어 있다. 이때, 각 행전극쌍(X, Y)에 있어서의 투명 전극 Xa 및 Ya는, 서로 쌍으로되는 상대방의 행전극측으로 신장하고 있고, 그 광폭부의 정변끼리 소정폭의 방전 갭 gl을 통해 서로 대향하고 있다. 또한, 전면 투명 기판(10)의 배면측에는, 행전극쌍(X, Y)과 이 행전극쌍에 인접하는 행전극쌍(X, Y) 사이에, 2차원 표시 화면의 수평 방향으로 신장하는 흑색 또는 암색의 광흡수층(차광층)(11)이 형성되어 있다. 또한, 전면 투명 기판(10)의 배면측에는, 행전극쌍(X, Y)을 피복하도록 유전체층(12)이 형성되어 있다. 이 유전체층(12)의 배면측(행전극쌍이 접촉하는 면과는 반대측의 면)에는, 도3에 나타낸 바와 같이, 광흡수층(11)과 이 광흡수층(11)에 인접하는 버스 전극 Xb 및 Yb가 형성되어 있는 영역에 대응한 부분에, 봉긋한 유전체층(12A)이 형성되어 있다.
유전체층(12) 및 봉긋한 유전체층(12A)의 표면상에는, 산화 마그네슘층(13)이 형성되어 있다. 또한, 산화 마그네슘층(13)은, 전자선의 조사에 의해 여기되어 파장 200∼300nm 내, 특히 230∼250nm 내에 피크를 갖는 CL(음극 루미네슨스) 발광을 행하는 2차 전자 방출재로서의 산화 마그네슘 결정체(이하, CL발광Mgo결정체라 칭한다)를 포함하는 것이다. 이 CL발광MgO결정체는, 마그네슘을 가열하여 발생하는 마그네슘 증기를 기상 산화하여 얻어지는 것으로, 예를 들면 정육면체의 결정체가 서로 끼워진 다중결정구조, 혹은 정육면체의 단결정 구조를 갖는다. CL발광MgO결정체의 평균 입경은, 2000Å 이상(BET법에 의한 측정 결과)이다. 평균 입경이 2000Å 이상의 큰 입경의 기상법 산화마그네슘 단결정체를 형성하고자 하는 경우에는, 마그네슘 증기를 발생시킬 때의 가열 온도를 높게 할 필요가 있다. 이 때문에, 마그네슘과 산소가 반응하는 화염의 길이가 길게 되고, 이 화염과 주위와의 온도 차가 커짐에 따라, 입경이 큰 기상법 산화마그네슘 단결정체일수록, 상술한 바와 같은 CL발광 피크 파장(예를 들면, 235nm 부근, 230∼250nm 내)에 대응한 에너지 준위를 갖는 것이 많이 형성된다. 또한, 일반적인 기상산화법에 비해, 단위 시간당 증발시키는 마그네슘의 양을 증가시키고 마그네슘과 산소와의 반응 영역을 보다 증대시켜, 보다 많은 산소와 반응함으로써 생성된 기상법 산화마그네슘 단결정은, 상술한 CL발광의 피크 파장에 대응한 에너지 준위를 갖게 된다. 이와 같은 CL발광 MgO결정체를, 스프레이법이나 정전도포법 등에 의해 유전체층(12)의 표면에 부착시키는 것에 의해 산화마그네슘층(13)이 형성된다. 또한, 유전체층(12)의 표면에 증착 또는 스퍼터법에 의해 박막 산화 마그네슘층을 형성하고, 그 상에 CL발광 MgO결정체를 부착시켜 산화마그네슘 층(13)을 형성해도 좋다.
전면 투명기판(10)과 평행하게 배치된 배면 기판(14) 상에는, 각 행전극쌍(X, Y)에 있어서의 투명 전극 Xa 및 Ya에 대향하는 위치에 있어서, 열전극 D의 각각이 행전극쌍(X, Y)과 직교하는 방향으로 신장하여 형성되어 있다. 배면 기판(14)상에는, 또한 열전극 D를 피복하는 백색의 열전극 보호층(15)이 형성되어 있다. 이 열전극 보호층(15) 상에는 격벽(16)이 형성되어 있다. 격벽(16)은, 각 행전극쌍(X, Y)의 버스 전극 Xb 및 Yb에 대응한 위치에 각각 2차원 표시 화면의 횡방향으로 신장하고 있는 횡벽(16A)과, 서로 인접하는 열전극 D 사이의 각 중간 위치에 있어서 2차원 표시화면의 종방향으로 신장하고 있는 종벽(16B)에 의해 사다리 형상으로 형성되어 있다. 또한, 도2에 나타낸 바와 같은 사다리 형상의 격벽(16)이 PDP(50)의 각 표시 라인마다 형성되어 있다. 서로 인접하는 격벽(16) 사이에는, 도2에 나타낸 바와 같이 간극(S1)이 존재한다. 또, 사다리 모양의 격벽(16)에 의해 각각 독립된 방전 공간 S, 투명전극 Xa 및 Ya를 포함하는 방전 셀(PC)이 구획되어 있다. 방전 공간 S 내에는, 크세논 가스를 포함하는 방전 가스가 봉입되어 있다. 각 방전 셀(PC) 내에서의 횡벽(16A)의 측면, 종벽(16B)의 측면, 및 열전극 보호층(15)의 표면에는, 이들 면을 모두 피복하도록 형광체층(17)이 형성되어 있다. 이 형광체층(17)은, 실제로는, 적색 발광을 행하는 형광체, 녹색 발광을 행하는 형광체, 및 청색 발광을 행하는 형광체의 3종류로 이루어진다.
또한, 형광체층(17) 내에는, 예를 들면 도5에 나타낸 바와 같은 형태로, 2차전자 방출재로서의 Mgo결정체(CL발광 MgO결정체를 포함)가 포함되어 있다. 이때, 적어도 형광체층(17)의 표면 위, 즉 방전 공간 S와 접하는 면 위에는, 방전 가스와 접촉하도록 MgO결정체가 형광체층(17)으로부터 노출되어 있다.
각 방전 셀(PC)의 방전 공간 S와 간문 S1 사이는, 도3에 나타낸 바와 같이 산화 마그네슘층(13)이 횡벽(16A)에 당접됨에 따라 서로 닫혀 있다. 또,·도4에 나타낸 바와 같이, 종벽(16B)은 산화 마그네슘층(13)과 맞닿아 있지 않기 때문에, 그 사이에 간극 r이 존재한다. 즉, 2차원 표시화면의 횡방향에 있어서 서로 인접하는 방전 셀(PC) 각각의 방전 공간 S는, 이 간극 r을 통해 서로 연통하고 있다.
구동제어회로(56)는, 우선, 입력 영상 신호를 각 화소마다 그의 전체 휘도 레벨을 256계조로 표현하는 8비트의 화소 데이터로 변환하고, 이 화소 데이터에 대해 오차 확산 처리 및 디더 처리로 이루어지는 다계조화 처리를 행한다. 즉, 우선,오차확산 처리에서는, 상기 화소 데이터의 상위 6비트분을 표시데이터, 나머지 하위2비트분을 오차 데이터로 하고, 주변 화소 각각에 대응한 화소 데이터에 있어서의 오차 데이터를 웨이팅 가산(weighting adding)한 것을, 상기 표시 데이터에 반영시킴으로써 6비트의 오차확산처리 화소 데이터를 얻는다. 이와 같은 오차확산처리에 의하면, 원 화소에 있어서의 하위 2비트분의 휘도가 주변 화소에 의해 의사적으로 표현되고, 그 때문에 8비트보다도 적은 6비트분의 표시 데이터로, 상기 8비트분의 화소 데이터와 동등한 휘도 계조 표현이 가능하게 된다. 다음에, 구동제어회로(56)는, 오차확산처리에 의해 얻어진 6비트의 오차확산처리 화소 데이터에 대해디더(dither) 처리를 실시한다. 디더 처리에서는, 서로 인접하는 복수의 화소를 1화소 단위로 하고, 이 1 화소 단위 내의 각 화소에 대응한 상기 오차확산처리 화소 데이터에 각각, 서로 다른 계수치로 이루어지는 디더 계수를 각각 할당하여 가산함으로써 디더 가산 화소 데이터를 얻는다. 이와 같은 디더 계수의 가산에 의하면, 상기와 같은 화소 단위로 본 경우에는, 디더 가산 화소 데이터의 상위 4비트분만으로도 8비트에 상당하는 휘도를 표현하는 것이 가능하게 된다. 따라서, 구동제어회로(56)는,상기 디더 가산 화소 데이터의 상위 4비트분을, 전체 휘도 레벨 범위를 16계조로 나타낸 4비트의 다계조화 화소 데이터(PDs)로 한다. 그리고, 구동제어회로(56)는, 이와 같은 다계조화 화소 데이터(PDs)를 도6에 나타낸 바와 같은 데이터 변환 테이블에 따라 14비트의 화소 구동 데이터(GD)로 변환한다. 구동제어회로(56)는, 이와 같은 화소 구동 데이터(GD)에 있어서의 제1∼제14비트를 각각 서브필드 SF1∼SF14(후술한다)의 각각에 대응시키고, 그 서브필드 SF에 대응한 비트 자리수를 화소 구동 데이터 비트로서 1표시라인 분(m개)씩 어드레스 드라이버(55)에 공급한다.
또한, 구동제어회로(56)는, 도7에 나타낸 바와 같은 발광구동 시퀀스에 따라 상기 구조를 갖는 PDP(50)를 구동시킬 각종 제어 신호를, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)로 이루어지는 패널 드라이버에 공급한다. 즉, 구동제어회로(56)는, 도7에 나타낸 바와 같은 1필드 또는 1프레임 표시 기간(이후, 단위 표시 기간이라 칭함) 내의 선두의 서브필드 SF1에서는, 제1리셋 행정 R1, 제1선택기입 어드레스 행정 W1W 및 미소 발광 행정(LL) 각각에 따른 구동을 순차적으로 실시시킬 각종 제어신호를 패널 드라이버에 공급한다. 이와 같은 서브필드 SF1에 후속하는 SF2에서는, 제2리셋 행정 R2, 제2선택 기입 어드레스 행정 W2W 및 서스테인 행정(I) 각각에 따른 구동을 순차적으로 실시시킬 각종 제어 신호를 패널 드라이버에 공급한다. 또한, 서브필드 SF3∼SF14 각각에서는, 선택 소거 어드레스 행정 WD 및 서스테인 행정(I) 각각에 따른 구동을 순차적으로 실시시킬 각종 제어신호를 패널 드라이버에 공급한다. 또한, 1필드 표시 기간 내의 최후미의 서브필드 SF14에 한해서, 서스테인 행정(I)의 실행 후, 구동제어회로(56)는, 소거 행정 E에 따른 구동을 순차적으로 실시시킬 각종 제어신호를 패널 드라이버에 공급한다.
패널 드라이버는, 구동제어회로(56)로부터 공급된 각종 제어 신호에 따라, 각 표시라인마다, 또한 각 단위 표시 기간마다, 도8∼도10에 나타낸 바와 같은 제1~제3 구동펄스 인가 시퀀스 GTS1∼GTS3 중의 하나를 채용하여, 각종 구동펄스를 PDP(50)의 열전극 D, 행전극 X 및 Y에 인가한다.
예를 들면, 패널 드라이버는, 도11에 나타낸 바와 같이, 입력 영상 신호에 있어서의 연속하는 4개의 필드 또는 프레임마다, 그의 제1필드에서는, 홀수의 표시 라인에 대해서는 제2구동 펄스 인가 시퀀스 GTS2(도9), 짝수의 표시라인에 대해서는 제1구동 펄스 인가 시퀀스 GTS1(도8)에 따라, 각종 구동 펄스를 PDP(50)에 인가한다. 또한, 다음의 제2필드에서는, 패널 드라이버는, 도11에 나타낸 바와 같이 모든 표시 라인에 대해 제3 구동펄스 인가 시퀀스 GTS3(도10)에 따라, 각종 구동 펄스를 PDP(50)에 인가한다. 또한, 그 다음의 제3필드에서는, 패널 드라이버는, 홀수의 표시 라인에 대해서는 제1구동 펄스 인가 시퀀스 GTS1(도8), 짝수의 표시 라인 에 대해서는 제2 구동펄스 인가 시퀀스 GTS2(도9)에 따라, 각종 구동펄스를 PDP(50)에 인가한다. 그리고, 제4필드에서는, 패널 드라이버는, 모든 표시라인에 대해 제3 구동펄스 인가 시퀀스 GTS3(도10)에 따라, 각종 구동펄스를 PDP(50)에 인가한다. 패널 드라이버는, 도11에 나타낸 바와 같이, 상기 제1∼제4필드의 동작을 주기적으로 반복하여 실행한다.
이하에, 도8∼도10에 나타낸 바와 같은 제1∼제3 구동펄스 인가 시퀀스 GTS1
∼GTS3에 따른 패널 드라이버(X전극 드라이버 51, Y전극 드라이버 53 및 어드레스드라이버 55)에 의한 구동 펄스의 인가 동작에 대해 설명한다. 또한, 도8∼도10에서는, 도7에 나타낸 서브필드 SF1∼SF14 중의 SF1∼SF3 및 최후미의 서브필드 SF14에서의 동작만을 발췌하여 나타낸 것이다.
[제1 구동펄스 인가 시퀀스 GTS1]
도8에 나타낸 바와 같이, 우선, 선두의 서브필드 SF1의 제1리셋 행정 R1에서는, 어드레스 드라이버(55)는, 열전극 D1∼Dm을 접지 전위(0볼트)의 상태로 설정한다. 그리고, Y전극 드라이버(53)는, 시간 경과에 따른 리딩 에지부에서의 전위 추이가 완만한 부극성의 리셋 펄스 RP1Y2를 발생하고, 이것을 모든 행전극 Y1∼Yn에 인가한다. 또한, 리셋 펄스 RP1Y2에서의 부의 피크 전위는, 후술하는 부극성의 기입 주사 펄스 SPW의 피크 전위보다도 높은 전위, 즉 0볼트에 가까운 전위로 설정되어 있다. 즉, 리셋 펄스 RP1Y2의 피크 전위를 기입 주사 펄스 SPW의 피크 전위보다도 낮게 하면, 행전극 Y 및 열전극 D 사이에 강한 방전이 야기되고, 열전극 D 근방에 형성되어 있던 벽전하가 대폭적으로 소거되어 버리고, 다음의 제1선택 기입 어드레스 행정 W1W의 어드레스 방전이 불안정하게 되기 때문이다. 또한, 그 동안, X전극 드라이버(51)는, 모든 행전극 X1∼Xn을 접지 전위(0볼트)로 설정한다. 상술한 바와 같이 리셋 펄스 RP1Y2의 인가에 따라, 모든 방전 셀(PC) 내의 행전극 X 및 Y 간에 미약한 리셋 방전이 야기된다. 이 리셋 방전에 의해 각 방전 셀(PC) 내의 행전극 X 및 Y 각각의 근방에 형성되어 있던 벽전하가 소거되고, 모든 방전 셀(PC)가, 후술하는 서스테인 행정(I)에 있어서 서스테인 방전이 야기되지 않는 상태(이하, 소등 모드 상태로 칭한다)로 초기화된다. 또한, 이후, 이와 같은 서스테인 행정(I)에 있어서 서스테인 방전이 야기되는 상태를, 점등 모드 상태라 칭한다.
또한, 이와 같은 리셋 펄스 RP1Y2의 인가에 따라, 모든 방전 셀(PC) 내의 행전극 Y 및 열전극 D 사이에도 미약한 방전이 일어난다. 이 미약한 방전에 의해 열전극 D 근방에 형성되어 있던 정극성의 벽전하의 일부가 소거되고, 다음의 제1선택 기입 어드레스 행정 W1W에 있어서 올바르게 선택 기입 어드레스 방전을 야기시킬 수 있는 양으로 조정된다.
다음에, 서브필드 SF1의 제1선택 기입 어드레스 행정 W1W에서는, Y전극 드라이버(53)가, 도8에 나타낸 바와 같은 부극성의 피크 전위를 갖는 베이스 펄스 BP-를 행전극 Y1∼Yn에 동시에 인가하면서, 이와 같은 베이스 펄스 BP-의 피크 전위보다도 낮은 부극성의 피크 전위를 갖는 기입 주사 펄스 SPW를 행전극 Y1∼Yn 각각에 순차적으로 택일적으로 인가한다. 그동안, X전극 드라이버(51)는, 0볼트의 전압을 행전극 X1∼Xn 각각에 인가한다. 또한, 제1선택 기입 어드레스 행정 W1W에서는, 어드레스 드라이버(55)가, 서브필드 SF1에 대응한 화소 구동 데이터 비트 DB의 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스 DP를 생성한다. 예를 들면, 어드레스 드라이버(55)는, 방전 셀(PC)를 점등 모드로 설정시킬 논리 레벨 1의 화소 구동 데이터 비트 DB가 공급된 경우에는 정극성의 피크 전위를 갖는 화소 데이터 펄스 DP를 생성한다. 한편, 방전 셀(PC)를 소등 모드로 설정시킬 논리 레벨 0의 화소구동 데이터 비트 DB에 따라, 저전압(0볼트)의 화소 데이터 펄스 DP를 생성한다. 그리고, 어드레스 드라이버(55)는, 이러한 화소 데이터 펄스 DP를 1표시 라인분(m개)씩, 각 기입 주사 펄스 SPW의 인가 타이밍에 동기하여 열전극 D1∼Dm에 인가한다. 이때, 상기 기입 주사 펄스 SPW와 동시에, 점등 모드로 설정시킬 고전압의 화소 데이터 펄스 DP가 인가된 방전 셀(PC) 내의 열전극 D 및 행전극 Y 간에는 선택 기입 어드레스 방전이 야기된다. 이러한 선택 기입 어드레스 방전에 의해, 이 방전 셀(PC)은, 그의 행전극 Y 근방에 정극성의 벽전하, 열전극 D 근방에 부극성의 벽전하가 각각 형성된 상태, 즉, 점등 모드로 설정된다. 한편, 상기 기입 주사 펄스 SPW와 동시에, 소등 모드로 설정시킬 저전압(0볼트)의 화소 데이터 펄스 DP가 인가된 방전 셀(PC) 내의 열전극 D 및 행전극 Y 간에는 상기한 바와 같은 선택 기입 어드레스 방전은 야기되지 않는다. 따라서, 이 방전 셀(PC)은, 그 직전까지의 상태, 즉, 제1리셋 행정 R1에 있어서 초기화된 소등 모드의 상태를 유지한다.
다음에, 서브필드 SF1의 미소 발광 행정(LL)에서는, Y전극 드라이버(53)가, 도8에 나타낸 바와 같은 정극성의 소정의 피크 전위를 갖는 미소 발광 펄스(LP)를 행전극 Y1∼Yn에 동시에 인가한다. 이와 같은 미소발광 펄스(LP)의 인가에 따라, 점등 모드로 설정되어 있는 방전 셀(PC) 내의 열전극 D 및 행전극 Y 간에 있어서 방전(이하, 미소발광 방전이라 한다)이 야기된다. 즉, 미소 발광 행정(LL)에서는, 방전 셀(PC) 내의 행전극 Y 및 열전극 D 사이에 방전이 야기되지만, 행전극 X 및 Y 간에는 방전을 야기시키지 않는 전위를 행전극 Y에 인가함으로써 점등 모드로 설정되어 있는 방전 셀(PC) 내의 열전극 D및 행전극 Y간만에 미소발광 방전을 야기시키는 것이다. 또한, 미소 발광 펄스(LP)의 정극성 피크 전위는,후술하는 서브필드 SF3∼SF14 각각의 선택 소거 어드레스 행정 WD에 있어서 행전극 Y에 인가되는 정극성의 베이스 펄스 BP+의 피크 전위와 동일 전위이고 또한 후술하는 서브필드 SF2∼SF14각각의 서스테인 행정(I)에 있어서 인가되는 서스테인 펄스(IP)의 피크 전위보다도 낮다. 이에 의해 Y전극 드라이버(53)에서는, 상기 미소 발광 펄스(LP)에서의 정극성 피크 전위를 생성하기 위한 전원과, 베이스 펄스 BP+에 있어서의 정극성 피크 전위를 생성하기 위한 전원을 공유화하는 것이 가능하게 된다.
또한, 상기 미소 발광 행정(LL)에 있어서, 미소 발광 펄스(LP)의 인가에 따라 방전 셀(PC) 내에서 야기되는 미소발광 방전은, 행전극 Y측을 양극, 열전극 D측을 음극으로 하여 두 전극 간에 야기되는 방전(이하, 열측 음극 방전이라 한다)이다. 또한, 미소발광 방전은, 서스테인 펄스(IP)보다도 그 피크 전위가 낮은 미소발광펄스(LP)에 의해 야기된 방전이기 때문에, 후술하는 서스테인 행정(I)에 있어서 행전극 X 및 Y 간에 야기되는 서스테인 방전보다도 그 방전에 따른 발광 휘도가 낮다. 즉, 표시용으로 이용할 수 있는 정도의 미소한 발광을 수반하는 방전을 미소발광 방전으로서 야기시키는 것이다. 이때, 미소발광 행정(LL)의 직전에 실시되는 제1선택 기입 어드레스 행정 W1W에서는, 방전 셀(PC) 내의 열전극 D 및 행전극 Y간에 선택 기입 어드레스 방전이 야기된다. 따라서, 서브필드 SF1에서는, 이와 같은 선택 기입 어드레스 방전에 따른 발광과 상기 미소발광 방전에 따른 발광에 의해 휘도 레벨 0보다도 1단계만큼 고휘도인 계조에 대응한 휘도가 표현되는 것이다. 상기 미소 발광 방전 후, 행전극 Y 근방에는 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 각각 형성된다.
다음에, 서브필드 SF2의 제2리셋 행정 R2의 전반부에서는, Y전극 드라이버(53)가, 미소발광 펄스(LP)에 있어서의 정극성 피크 전위의 상태로부터 그 전위가 완만하게 상승하여 소정의 정극성 피크 전위에 이르는 파형을 갖는 리셋 펄스 RP2Y1을 모든 행전극 Y1∼Yn에 인가한다. 이때 Y전극 드라이버(53)는, 상기 미소발광 펄스(LP)에 있어서의 정극성 피크 전위에 소정의 정극성 전위를 중첩함으로써 이 리셋 펄스 RP2Y1의 상승 파형을 생성하도록 하고 있다. 또한, 리셋 펄스 RP2Y1에 있어서의 상승 파형은, 후술하는 서스테인 펄스(IP)에 비해 시간 경과에 따른 리딩 에지부에서의 전위 추이가 완만하다. 또한, 그동안, 어드레스 드라이버(55)는, 열전극 D1∼Dm을 접지 전위(0볼트)의 상태로 설정하고, X전극 드라이버(51)는, 상기 리셋 펄스 RP2Y1의 인가에 따른 행전극 X 및 Y 간에서의 면 방전을 방지할 수 있는 정극성 피크 전위를 갖는 리셋 펄스 RP2X를 모든 행전극 X1∼Xn 각각에 인가한다. 여기에서, 행전극 X 및 Y 간에 면방전이 일어나지 않는 것이면, X전극 드라이버(51)는, 상기 리셋 펄스 RP2X를 인가하는 대신에, 모든 행전극 X1∼Xn을 접지 전위(0볼트)로 설정해도 좋다. 상기 리셋 펄스 RP2Y1의 인가에 따라, 방전 셀(PC) 각각 내에서 상기 미소 발광 행정(LL)에서 열측 음극 방전이 야기되지 않았던 방전 셀(PC) 내의 행전극 Y 및 열전극 D 사이에 비교적 강한 리셋 방전이 야기된다. 즉, 제2 리셋 행정 R2의 전반부에서는, 행전극 Y가 양극측, 열전극 D가 음극측으로 되도록 양 전극 간에 전압을 인가함으로써 행전극 Y로부터 열전극 D를 향해 전류가 흐르는 열측 음극 방전을 상기 제1리셋 방전으로서 야기시키는 것이다. 이와 같은 제1리셋 방전에 따라, 다음의 제2·선택 기입 어드레스 행정 W2W에 있어서 선택 기입 어드레스 방전을 확실히 일으킬 수 있는 양의 하전 입자가 방전 셀(PC) 내에 형성된다. 한편, 상기 미소 발광 행정(LL)에 있어서 이미 미소발광 방전이 야기된 방전 셀(PC) 내에서는, 상기 리셋 펄스 RP2Y1의 인가가 행하져도 방전은 야기되지 않는다. 따라서, 제2리셋 행정 R2의 전반부의 종료 직후, 모든 방전 셀(PC) 내의 행전극 Y 근방에는 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 형성된 상태로 된다.
서브필드 SF2의 제2리셋 행정 R2의 후반부에서는, Y전극 드라이버(53)가, 도8에 나타낸 바와 같이 시간 경과에 따라 완만하게 전위가 하강하여 부극성의 피크 전위에 이르는 펄스 파형을 갖는 리셋 펄스 RP2Y2를 행전극 Y1∼Yn에 인가한다. 또한, 제2 리셋 행정 R2의 후반부에서는, X전극 드라이버(51)가, 정극성의 피크 전위를 갖는 베이스 펄스 BP+을 행전극 X1∼Xn 각각에 인가한다. 상기한 바와 같이, 부극성의 리셋 펄스 RP2Y2 및 정극성의 베이스 펄스 BP+의 인가에 따라, 모든 방전 셀(PC) 내의 행전극 X 및 Y 간에 있어서 제2리셋 방전이 야기된다. 이와 같은 제2리셋 방전에 따라, 각 방전 셀(PC) 내의 행전극 X 및 Y 각각의 근방에 형성되어 있던 벽전하가 소거되고, 모든 방전 셀(PC)가 소등 모드로 초기화된다. 또한, 상기 리셋 펄스 RP2Y2의 인가에 따라, 모든 방전 셀(PC) 내의 행전극 Y 및 열전극 D 간에 있어서도 미약한 방전이 야기되고, 이와 같은 방전에 의해 열전극 D 근방에 형성되어 있던 정극성의 벽전하의 일부가 소거되어 다음의 제2선택 기입 어드레스 행정 W2W에 있어서 올바르게 선택 기입 어드레스 방전을 야기시킬 수 있는 양으로 조정된다. 여기에서, 리셋 펄스 RP2Y2의 부극성 피크 전위 및 베이스 펄스 BP+의 정극성 피크 전위는, 행전극 X 및 Y 각각의 근방에 형성된 벽전하를 고려하여, 상기 제1리셋 방전에 따라 행전극 X 및 Y 간에 확실히 상기 제2리셋 방전을 야기시킬 수 있는 최저의 전위이다. 또한, 리셋 펄스 RP2Y2에 있어서의 부극성 피크 전위는, 기입 주사 펄스 SPW의 부극성 피크 전위보다도 높은 전위, 즉 0볼트에 가까운 전위로 설정되어 있다. 즉, 리셋 펄스 RP2Y2의 피크 전위를 기입 주사 펄스 SPW의 부극성 피크 전위보다도 낮게 하면, 행전극 Y 및 열전극 D 간에 강한 방전이 야기되고, 열전극 D 근방에 형성되어 있던 벽전하가 대폭적으로 소거되어, 이하의 제2선택 기입 어드레스 행정 W2W에서의 어드레스 방전이 불안정하게 되기 때문이다.
제2선택 기입 어드레스 행정 W2W에서는, Y전극 드라이버(53)가, 도8에 나타낸 바와 같은 부극성의 피크 전위를 갖는 베이스 펄스 BP-을 행전극 Y1∼Yn에 동시에 인가하면서, 이러한 베이스 펄스 BP-보다도 낮은 부극성의 피크 전위를 갖는 기입 주사 펄스 SPW를 행전극 Y1~Yn 각각에 순차적으로 택일적으로 인가한다. 그 동안, X전극 드라이버(51)는, 정극성의 피크 전위를 갖는 베이스 펄스 BP+을 행전극 X1∼Xn각각에 인가한다. 또한, 제2선택 기입 어드레스 행정 W2W에서는, 어드레스 드라이버(55)가, 우선, 서브필드 SF2에 대응한 화소 구동 데이터 비트 DB의 논리 레벨에 따른 피크 전위를 갖는 화소 데이터 펄스 DP를 생성한다. 예를 들면, 어드레스 드라이버(55)는, 방전 셀(PC)를 점등 모드로 설정시킬 논리 레벨 1의 화소 구동 데이터 비트 DB가 공급된 경우에는 정극성의 피크 전위를 갖는 화소 데이터 펄스 DP를 생성한다. 한편, 방전 셀(PC)를 소등 모드로 설정시킬 논리 레벨 0의 화소 구동 데이터 비트 DB에 따라, 저전압(0볼트)의 화소 데이터 펄스 DP를 생성한다.그리고, 어드레스 드라이버(55)는, 이러한 화소 데이터 펄스 DP를 1표시 라인분(m개)씩, 각 기입 주사 펄스 SPW의 인가 타이밍에 동기하여 열전극 D1∼Dm에 인가한다. 이때, 상기 기입 주사 펄스 SPW와 동시에, 점등 모드로 설정시킬 고전압의 화소 데이터 펄스 DP가 인가된 방전 셀(PC) 내의 열전극 D 및 행전극 Y 사이에는 선택 기입 어드레스 방전이 야기된다. 또한, 이와 같은 선택 기입 어드레스 방전 직후, 이 방전 셀(PC) 내의 행전극 X 및 Y 간에도 미약한 방전이 야기된다. 즉, 기입 주사 펄스 SPW가 인가 된 후, 행전극 X 및 Y 간에는 베이스 펄스 BP- 및 BP+에 따른 전압이 인가되지만, 이 전압은 각 방전 셀(PC)의 방전 개시 전압보다도 낮은 전압으로 설정되어 있다. 따라서, 이와 같은 전압의 인가 만으로는 방전 셀(PC) 내에 방전이 일어나지 않는다. 그런데, 상기 선택 기입 어드레스 방전이 야기되면, 이 선택 기입 어드레스 방전에 유발되어, 베이스 펄스 BP- 및 BP+에 의하 전압 인가만으로, 행전극 X 및 Y 간에 방전이 야기되는 것이다. 이와 같은 방전 및 상기 선택 기입 어드레스 방전에 의해 방전 셀(PC)은, 그의 행전극 Y 근방에 정극성의 벽전하, 행전극 X 근방에 부극성의 벽전하, 열전극 D 근방에 부극성의 벽전하가 각각 형성된 상태, 즉, 점등 모드로 설정된다. 한편, 상기 기입 주사 펄스 SPW와 동시에, 소등 모드로 설정시킬 저전압(0볼트)의 화소 데이터 펄스 DP가 인가된 방전 셀(PC) 내의 열전극 D 및 행전극 Y 간에는 상기한 바와 같은 선택 기입 어드레스 방전은 야기되지 않는다. 따라서, 이 방전 셀(PC)은, 그 직전까지의 상태, 즉, 제2리셋 행정 R2에 있어서 초기화된 소등 모드의 상태를 유지한다.
다음에, 서브필드 SF2의 서스테인 행정(I)에서는, Y전극 드라이버(53)RK, 정극성의 피크 전위를 갖는 서스테인 펄스(IP)를 1펄스분 만큼 발생하고 이를 행전극 Y1∼Yn 각각에 동시에 인가한다. 이때, X전극 드라이버(51)는, 행전극 X1∼Xn을 접지전위(0볼트)의 상태로 설정하고, 어드레스 드라이버(55)는, 열전극 D1∼Dm을 접지 전위(0볼트)의 상태로 설정한다. 상기 서스테인 펄스(IP)의 인가에 따라, 점등 모드로 설정되어 있는 방전 셀(PC) 내의 행전극 X 및 Y 간에 서스테인 방전이 야기된다. 이와 같은 서스테인 방전에 따라 형광체층(17)으로부터 조사되는 빛이 전면 투명 기 판(10)을 통해 외부에 조사됨으로써, 서브필드 SF2의 휘도 웨이트에 대응한 1회분의 표시 발광이 행해진다. 또, 이와 같은 서스테인 펄스(IP)의 인가에 따라, 점등 모드로 설정되어 있는 방전 셀(PC) 내의 행전극 Y 및 열전극 D간에 있어서도 방전이 된다. 이와 같은 방전 및 상기 서스테인 방전에 의해 방전 셀(PC) 내의 행전극 Y 근방에는 부극성의 벽전하, 행전극 X 및 열전극 D 각각의 근방에는 각각 정극성의 벽전하가 형성된다. 그리고, 이와 같은 서스테인 펄스(IP)의 인가 후, Y전극 드라이버(53)는, 도8에 나타낸 바와 같이 시간 경과에 따른 리딩 에지부에서의 전위 추이가 완만한 부극성의 피크 전위를 갖는 벽전하 조정 펄스 CP를 행전극 Y1∼Yn에 인가한다. 이와 같은 벽전하 조정 펄스 CP의 인가에 따라, 상기와 같이 서스테인 방전이 야기된 방전 셀(PC) 내에 미약한 소거 방전이 야기되고, 그의 내부에 형성되어 있던 벽전하의 일부가 소거된다. 이에 의해 방전 셀(PC) 내의 벽전하의 양이, 다음의 선택 소거 어드레스 행정 WD에 있어서 정확히 선택 소거 어드레스 방전을 야기시킬 수 있는 양으로 조정된다.
다음에, 서브필드 SF3∼SF14 각각의 선택 소거 어드레스 행정 WD에서는, Y전극 드라이버(53)가, 정극성의 피크 전위를 갖는 베이스 펄스 BP+을 행전극 Y1∼Yn 각각에 인가하면서, 도8에 나타낸 바와 같은 부극성의 피크 전위를 갖는 소거 주사 펄스 SPD를 행전극 Y1∼Yn 각각에 순차적으로 택일적으로 인가하여 간다. 또한, 전술한 바와 같이, 이와 같은 베이스 펄스 BP+에 있어서의 정극성의 피크 전위는, 상기 미소 발광 행정(LL)에 있어서 행전극 Y에 인가되는 미소 발광 펄스(LP)의 정극성의 피크 전위와 동일 전위를 갖고, 이 선택 소거 어드레스 행정 WD의 실행 기간 중에 걸쳐, 행전극 X 및 Y 간에서의 오방전을 방지하기 위해 인가된다. 또한, 선택 소거 어드레스 행정 WD의 실행 기간 중에 걸쳐, X전극 드라이버(51)는, 행전극 X1∼Xn 각각을 접지 전위(0볼트)로 설정한다. 또, 이 선택 소거 어드레스 행정 WD에 있어서, 어드레스 드라이버(55)는, 우선, 그의 서브필드 SF에 대응한 화소 구동데이터 비트 DB를 그 논리 레벨에 따른 피크 전위를 갖는 화소 데이터 펄스 DP로 변환한다. 예를 들면, 어드레스 드라이버(55)는, 방전 셀(PC)를 점등 모드로부터 소등 모드로 천이하게 할 논리 레벨 1의 화소구동 데이터 비트 DB가 공급된 경우에는 이것을 정극성의 피크 전위를 갖는 화소 데이터 펄스 DP로 변환한다. 한편, 방전 셀(PC)의 현 상태를 유지시킬 논리 레벨 0의 화소구동 데이터 비트 DB가 공급된 경우에는 이를 저전압(0볼트)의 화소 데이터 펄스 DP로 변환한다. 그리고, 어드레스 드라이버(55)는, 이와 같은 화소 데이터 펄스 DP를 1표시 라인분(m개)씩, 각 소거 주사 펄스 SPD의 인가 타이밍에 동기하여 열전극 D1∼Dm에 인가한다. 이때, 상기 소거 주사펄스 SPD와 동시에, 고전압의 화소 데이터 펄스 DP가 인가된 방전 셀(PC) 내의 열전극 D 및 행전극 Y 간에 선택 소거 어드레스 방전이 야기된다. 이와 같은 선택 소거 어드레스 방전에 의해, 방전 셀(PC)은, 그의 행전극 Y 및 X 각각의 근방에 정극성의 벽전하, 열전극 D 근방에 부극성의 벽전하가 각각 형성된 상태, 즉, 소등 모드로 설정된다. 한편, 상기 소거 주사 펄스 SPD와 동시에, 저전압(0볼트)의 화소 데이터 펄스 DP가 인가된 방전 셀(PC) 내의 열전극 D 및 행전극 Y간에는 상기한 바와 같은 선택 소거 어드레스 방전은 야기되지 않는다. 이에 따라 방전 셀(PC)은, 그 직전까지의 상태(점등 모드, 소등 모드)를 유지한다.
서브필드 SF3∼SF14 각각의 서스테인 행정(I)에서는, X전극 드라이버(51) 및 Y전극 드라이버(53)가, 도8에 나타낸 바와 같이, 행전극 Y 및 X 교대로, 그의 서브필드의 휘도 웨이트에 대응한 횟수분만큼 반복하고, 정극성의 피크 전위를 갖는 서스테인 펄스(IP)를 행전극 Y1∼Yn 및 X1∼Xn에 인가한다. 이와 같은 서스테인 펄스(IP)가 인가될 때마다, 점등 모드로 설정되어 있는 방전 셀(PC) 내의 행전극 X 및 Y간에 있어서 서스테인 방전이 야기된다. 이와 같은 서스테인 방전에 수반하여 형광체층(17)으로부터 조사되는 빛이 전면 투명 기판(10)을 통해 외부에 조사됨으로써, 그의 서브필드 SF의 휘도 웨이트에 대응한 횟수분의 표시발광이 행해진다. 또한, 각 서스테인 행정(I) 내에 있어서 반복 인가되는 서스테인 펄스(IP)의 총수는 짝수이다. 이에 의해, 각 서스테인 행정(I) 내에 있어서, 선두의 서스테인 펄스(IP)는 행전극 X에 인가되어 최종의 서스테인 펄스(IP)는 행전극 Y에 인가되게 된다. 이에 의해 각 서스테인 행정(I)의 종료 직후, 서스테인 방전이 야기된 방전 셀(PC) 내의 행전극 Y 근방에는 부극성의 벽전하, 행전극 X 및 열전극 D 각각의 근방에는 각각 정극성의 벽전하가 형성된다. 즉, 각 방전 셀(PC) 내의 벽전하 형성 상태는, 제1리셋 방전 종료 직후와 동일하게 된다.
그리고, 최종의 서브필드 SF14의 서스테인 행정(I)의 종료 후, Y전극 드라이버(53)는, 부극성의 피크 전위를 갖는 소거 펄스 EP를 모든 행전극 Y1∼Yn에 인가한다. 이와 같은 소거 펄스 EP의 인가에 따라, 점등 모드 상태에 있는 방전 셀(PC)에만 소거방전이 야기된다. 이와 같은 소거 방전에 의해 점등 모드 상태로 있던 방전 셀(PC)은 소등 모드의 상태로 천이한다.
또한, 도3에 나타낸 바와 같이 산화 마그네슘층(13) 및 형광체층(17)의 쌍방에 CL발광 MgO결정체를 포함시킨 PDP와 같이, 방전 특성이 양호한 PDP의 경우, 리셋 펄스 RP2Y1의 정극성의 피크 전위를, 서스테인 펄스(IP)의 정극성의 피크 전위 이하에하여도 제1리셋 방전이 정확히 야기되는 경우도 있다. 그와 같은 경우는, 리셋 펄스 RP2Y1의 정극성의 피크 전위를, 서스테인 펄스(IP)의 정극성의 피크 전위 이하로 설정하는 것이, 암 콘트라스트가 개선되기 때문에 바람직하다. 마찬가지로, 리셋 펄스 RP2Y2의 부극성의 피크 전위의 절대값이 서스테인 펄스(IP)의 정극성의 피크 전위의 절대값 이하의 값으로 설정되더라도 제2리셋 방전이 정확히 야기되는 경우에는, 리셋 펄스 RP2Y2의 부극성 피크 전위의 절대값이, 서스테인 펄스(IP)의 정극성 피크 전위의 절대값 이하로 설정하는 것이 바람직하다.
[제2 구동 펄스 인가 시퀀스 GTS2]
도9에 나타낸 제2 구동 펄스 인가 시퀀스 GTS2에서는, 서브필드 SF2의 제2리셋 행정 R2의 전반부에 있어서 행전극 Y1∼Yn 각각에 인가될 리셋 펄스로서, 도8에 나타낸 RP2Y1 대신 RP2Y1A를 채용한 점을 제외하고 다른 동작은, 도8에 나타낸 것과 동일하다.
따라서, 이하에, 도9에 나타낸 제2리셋 행정 R2의 전반부에서의 리셋 펄스 RP2Y1A의 인가 동작만을 설명한다.
도9에 있어서, 제2리셋 행정 R2의 전반부에서는, X전극 드라이버(51)가, 접지 전위(0볼트)의 상태로부터 그 전위가 완만하게 상승하여 소정의 정극성 피크 전위에 이르는 파형을 갖는 리셋 펄스 RP2X를 모든 행전극 X1∼Xn 각각에 인가한다. 리셋 펄스 RP2X는, 제2리셋 행정 R2의 전반부에 있어서 행전극 X 및 Y 사이의 방전을 방지하기 위해 인가되는 것이다. 이와 같은 리셋 펄스 RP2X가 행전극 X1∼Xn 각각에 인가되어 있는 동안, 어드레스 드라이버(55)는, 열전극 D1∼Dm을 접지 전위(0볼트)의 상태로 설정한다. 또한, 이때, Y전극 드라이버(53)는, 접지 전위(0볼트)의 상태로부터 그 전위가 완만하게 상승하여 소정의 정극성의 피크 전위에 이르는 파형을 갖는 리셋 펄스 RP2Y1A를 행전극 Y1∼Yn에 인가한다. 리셋 펄스 RP2Y1A에 있어서의 상승 파형은 서스테인 펄스(IP)에 비해 시간 경과에 따른 리딩 에지부에서의 전위 추이가 완만하고, 그 정극성의 피크 전위는, 제1구동 펄스 인가 시퀀스 GTS1(도8에 도시)의 제2리셋 행정 R2에서 행전극 Y에 인가되는 리셋 펄스 RP2Y1의 정극성의 피크 전위보다도 낮다. 또한, 이 리셋 펄스 RP2Y1A의 정극성의 피크전위는, 그 전위 인가에 의해 행전극 Y 및 열전극 D 간에 생기는 전압이 방전 개시 전압보다도 낮아지도록 하는 전위로 설정되어 있다. 이에 의해 도9에 나타낸 바와 같은 제2구동 펄스인가 시퀀스 GTS2의 제2리셋 행정 R2에서는, 제1 구동 펄스 인가 시퀀스 GTS1의 제2리셋 행정 R2와는 달리, 행전극 X 및 Y 간뿐만 아니라, 행전극 Y 및 열전극 D 간에도 일체, 방전(리셋 방전)이 일어나지 않는다.
[제3 구동 펄스 인가 시퀀스 GTS3]
도10에 나타낸 제3 구동 펄스 인가 시퀀스 GTS3에서는, 서브필드 SF2의 제2리셋 행정 R2의 전반부에서의 펄스 인가 동작을 제외한 다른 동작은, 도8에 나타낸 것과 동일하다.
따라서. 이하에, 도9에 나타낸 제2리셋 행정 R2의 전반부에서의 펄스 인가 동작만을 설명한다.
도10에 있어서, 제2 리셋 행정 R2의 전반부에서는, X전극 드라이버(51)는, 그 전위가 접지 전위(0볼트)의 상태로부터 시간 경과에 따라 서서히 상승하여 정극성의 피크 전위에 이르는 파형을 갖는 리셋 펄스 RP2X를 모든 행전극 X1∼Xn 각각에 인가한다. 이 리셋 펄스 RP2X가 행전극 X1∼Xn에 인가되어 있는 동안에 걸쳐, Y전극 드라이버(53)는, 전단의 미소발광 행정(LL)에 있어서 모든 행전극 Y에 인가된 미소발광 펄스(LP)에 있어서의 정극성의 피크 전위를 그대로 행전극 Y1∼Yn에 계속 인가한다. 즉, 제2리셋 행정 R2의 전반부에서는, 제1구동 펄스 인가 시퀀스 GTS1 및 제2 구동 펄스 인가 시퀀스 GTS2의 제2리셋 행정 R2의 경우와는 달리, 리셋 펄스(RP2Y1, RP2Y1A)의 인가가 행해지지 않는 것이다. 따라서, 제1구동 펄스 인가 시퀀스 GTS1의 경우와 같이, 이와 같은 미소발광펄스(LP)의 인가에 따라, 점등 모드로 설정되어 있는 방전 셀(PC)에서는 미소발광 방전이 야기되지만, 소등 모드로 설정되어 있는 방전 셀(PC)은 방전하지 않는다. 요컨대, 제3구동 펄스 인가 시퀀스 GTS3에 있어서의 제2리셋 행정 R2의 전반부에서는, 제2구동 펄스 인가 시퀀스 GTS2에서의 제2리셋행정 R2의 전반부와 같이 리셋 방전은 일체 야기되지 않는다.
본 발명에 의한 플라즈마 디스플레이 장치에 있어서는, 이상과 같은 구동(도7∼도11)을, 도6에 나타낸 16가지의 화소 구동 데이터 GD에 기초하여 실행함으로써 각 방전 셀(PC)를 16계조의 휘도 레벨로 발광시킨다.
우선, 흑표시(휘도 레벨 0)를 표현하는 제1계조보다도 1단계만큼 고휘도를 나타낸 제2계조에서는, 도6에 나타낸 바와 같이, 서브필드 SF1∼SF14 중의 SF1에서만 방전 셀(PC)를 점등 모드로 설정시키기 위한 선택 기입 어드레스 방전을 야기시키고, 이 점등 모드로 설정된 방전 셀(PC)를 미소발광 방전시킨다(□로 표시). 이때, 이들 선택 기입 어드레스 방전 및 미소 발광 방전에 따른 발광시의 휘도 레벨은, 1회분의 서스테인 방전에 따른 발광시의 휘도 레벨보다도 낮다. 따라서, 서스테인 방전에 의해 시각적으로 감지되는 휘도 레벨을 "1"로 한 경우, 제2계조에서는, 휘도 레벨 "1"보다도 낮은 휘도 레벨 "α"에 대응한 휘도가 표현된다. 이 제2계조보다도 1단계만큼 고휘도를 나타낸 제3계조에서는, 서브필드 SF1∼SF14 중 SF2에서만 방전 셀(PC)을 점등 모드로 설정시키기 위한 선택 기입 어드레스 방전을 야기시키고(◎로 표시), 다음의 서브필드 SF3에서 방전 셀(PC)를 소등 모드로 천이시키기 위한 선택 소거 어드레스 방전을 야기시킨다(●로 표시). 따라서, 제3계조에서는, 서브필드 SF1∼SF14 중의 SF2의 서스테인 행정(I)에서만 1회분의 서스테인 방전에 따른 발광이 행해지고, 휘도 레벨 "1"에 대응한 휘도가 표현된다. 이 제3계조보다도 1단계만큼 고휘도를 나타낸 제4계조에서는, 우선, 서브필드 SF1에 있어서, 방전 셀(PC)를 점등 모드로 설정시키기 위한 선택 기입 어드레스 방전을 야기시키고, 이 점등 모드로 설정된 방전 셀(PC)를 미소발광 방전시킨다(□로 표시). 또한, 이와 같은 제4계조에서는, 서브필드 SF1∼SF14 중 SF2에서만 방전 셀(PC)를 점등 모드로 설정시키기 위한 선택 기입 어드레스 방전을 야기시키고(◎로 표시), 다음의 서브필드 SF3에서 방전 셀(PC)를 소등 모드로 천이시키기 위한 선택 소거 어드레스 방전을 야기시킨다(●로 표시). 따라서, 제4계조에서는, 서브필드 SF1에서 휘도 레벨 "α"의 발광이 행해지고, SF2에서 휘도레벨 "1"의 발광을 수반하는 서스테인 방전이 1회분만큼 실시되기 때문에, 휘도 레벨 "α"+ "1"에 대응한 휘도가 표현된다. 또, 제5 계조∼제16 계조 각각에서는, 서브필드 SF1에 있어서 방전 셀(PC)를 점등 모드로 설정시키는 선택 기입 어드레스 방전을 일으키고, 이 점등 모드로 설정된 방전 셀(PC)를 미소 발광 방전시킨다(□로 표시). 그리고, 그의 계조에 대응한 1의 서브 필드에서만 방전 셀(PC)를 소등 모드로 천이시키기 위한 선택 소거 어드레스 방전을 야기시킨다(●로 표시). 이에 의해 제5 계조∼제16 계조 각각에서는, 서브필드 SF1에서 상기 미소 발광 방전이 야기되고, SF2에서 1회분의 서스테인 방전이 야기된 후, 그 계조에 대응한 수만큼 연속한 서브필드 각각(○로 표시)에서 그 서브필드에 할당되어 있는 횟수분만큼 서스테인 방전이 야기된다. 이에 의해 제5 계조∼제16 계조 각각에서는, 휘도 레벨 "α"+ "단위 표시 기간 내에 야기된 서스테인 방전 총수"에 대응한 휘도가 시각적으로 감지된다. 따라서, 이와 같은 구동에 의하면, 휘도 레벨 "0"∼"255+α"로 되는 휘도 범위를 도6에 나타낸 바와 같은 16 단계로 나타낸 것이 가능하게 되는 것이다. 이때, 이와 같은 구동에서는, 가장 휘도 웨이트가 작은 서브필드 SF1에 있어서, 표시 화상에 기여하는 방전으로서 서스테인 방전이 아닌 미소발광 방전을 야기시키도록 하고 있다. 이와 같은 미소 발광 방전은, 열전극 D 및 행전극 Y 간에 야기되는 방전이기 때문에, 행전극 X 및 Y 간에 야기되는 서스테인 방전에 비해 그 방전에 따른 발광시의 휘도 레벨이 낮다. 따라서, 이러한 미소발광 방전에 흑표시(휘도 레벨 0)보다도 1단계만큼 고휘도를 나타낸(제2계조) 경우에는, 서스테인 방전에 의해 이것을 나타낸 경우에 비해 휘도 레벨 0과의 휘도 차가 적어진다. 따라서, 저휘도 화상을 표현할 때의 계조표현 능력이 높아진다. 또한, 제2계조에 있어서는, 서브필드 SF1에 후속하는 SF2의 제2리셋 행정 R2에서는 리셋 방전이 야기되지 않기 때문에, 이 리셋 방전에 따른 암 콘트라스트의 저하가 억제된다. 또한, 도6에 나타낸 구동에서는, 제4 계조 이후의 각 계조에 있어서도 서브필드 SF1에 있어서도 휘도 레벨 α의 발광을 수반하는 미소발광 방전을 야기시키도록 하고 있으나, 제3 계조 이하의 계조에서는, 이 미소발광 방전을 야기시키지 않도록 해도 좋다. 요컨대, 미소 발광 방전에 따른 발광은 매우 저휘도(휘도 레벨 α)이기 때문에, 이보다도 고휘도의 발광을 수반하는 서스테인 방전과의 병용이 행해지는 제4 계조 이후의 계조에서는, 휘도 레벨 α의 휘도 증가분을 시각적으로 느낄 수 없는 경우가 있고, 이때, 미소 발광 방전을 야기시키는 의의가 없어지기 때문이다.
여기에서, 도1에 나타낸 플라즈마 디스플레이 장치에는, 도3에 나타낸 바와 같은 산화 마그네슘층(13) 및 형광체층(17)의 쌍방에 CL발광 MgO결정체를 포함시킴으로써, 종래의 PDP에 비해 대폭적으로 방전 확률을 높이는 동시에, 방전 지연 시간의 단축 및 방전의 미약화를 실현한 PDP(50)가 탑재되어 있다. 이와 같은 PDP(50)에 의하면, 미약화한 리셋 방전을 확실히 야기시키는 것이 가능하게 되기 때문에, 표시 화상에는 관여하지 않는 리셋 방전에 따른 발광을 억제하여, 화상의 콘트라스트, 특히 어두운 화상을 표시할 때의 암 콘트라스트를 높이는 것이 가능하게 된다.
도12는, 상기한 바와 같은 산화 마그네슘층(13) 및 형광체층(17) 각각 내의 산화마그네슘층(13)에만 CL발광MgO결정체를 포함시킨 구조를 채용한, 소위 종래의 PDP에서 야기되는 열측 음극 방전에서의 방전 강도의 추이를 나타낸 도면이다. 한편, 도13은, 산화 마그네슘층(13) 및 형광체층(17)의 쌍방에 CL발광MgO 결정체를 포함시킨 PDP(50)에서 야기되는 열측 음극 방전에서의 방전 강도의 추이를 나타낸 도면이다.
도12에 나타낸 바와 같이, 종래의 PDP에 의하면, 비교적 강한 열측 음극 방전이 1〔ms〕 이상에 걸쳐 계속되지만, 본 발명에 의한 PDP(50)에 의하면, 도13에 나타낸 바와 같이 열측 음극 방전이 약 0.04[ms〕이내에 종식한다. 즉, 종래의 PDP에 비해 열측 음극 방전에 있어서의 방전 지연 시간을 대폭적으로 단축할 수 있는 것인다. 따라서, PDP(50)의 행전극 Y 및 열전극 D간에 열측 음극 방전을 야기시키면, 행전극 Y의 전위가 펄스의 피크 전위에 이르기 전에 그 방전이 종식된다. 즉, 행전극 및 열전극 간에 인가되는 전압이 낮은 단계에서, 열측 음극 방전이 종식하게 되기 때문에, 도13에 나타낸 바와 같이, 그 방전 강도도 도12의 경우보다도 대폭적으로 저하한다. 이와 같이 방전 강도가 매우 약한 열측 음극 방전을 상기한 바와 같은 리셋 방전으로서 야기시킬 수 있기 때문에, 화상의 콘트라스트, 특히 어두운 화상을 표시할 때의 암 콘트라스트를 높이는 것이 가능하게 된다. 또한, 형광체층(17)에, CL발광MgO결정체를 포함하지 않는 산화 마그네슘을 포함시킨 PDP에 있어서도, 도12와 같이, 방전 강도가 강해져 버리는 결과로 된다.
또한, PDP(50)로서, 산화 마그네슘층(13) 및 형광체층(17)의 쌍방에 CL발광MgO결정체를 포함시킨 구조를 채용하면, 각 방전 셀(PC) 내에 잔류하는 하전 입자의 양이 적어도 확실히 방전을 야기시키는 것이 가능하게 된다. 이에 의해, 하전 입자를 형성시키기 위해 비교적 강한 방전으로 되는 제1리셋 방전을 야기시킬 기회(GTS1의 제2리셋 행정 R2)를 적게 하여도, 그 후의 제2선택 기입 어드레스 행정 W2W에 있어서 확실히 선택 기입 어드레스 방전을 야기시키는 것이 가능하게 된다.
따라서, 도1에 나타낸 플라즈마 디스플레이 장치에서는, 단위 표시 기간 내에 있어서 상기와 같이 제1리셋 방전이 행해지는 제1구동 펄스 인가 시퀀스 GTS1에 따른 구동과, 제1리셋 방전을 일체 야기시키지 않는 제2 또는 제3구동 펄스 인가 시퀀스 GTS2 또는 GTS3에 따른 구동을, 단위 표시 기간마다 번갈아 실행하도록 하고 있다. 예를 들면, 도11에 있어서는, 제1 및 제3필드에서는 제1리셋 방전이 실시되는 제1 구동 펄스 인가 시퀀스 GTS1이 채용되고, 제2 및 제4필드에서는 제1리셋 방전이 없는 제3구동 펄스 인가 시퀀스 GTS3이 채용된다. 또한, 제1 및 제3 필드 각각에 있어서 제1구동 펄스 인가 시퀀스 GTS1을 채용할 때, 제1필드에서는 홀수 표시 라인군, 제3필드에서는 짝수 표시 라인군에 대해서는, 각각 제1리셋 방전이 없는 제2구동 펄스 인가 시퀀스 GTS2에 따른 구동을 실행하도록 하고 있다. 이에 의해 각 방전 셀(PC)를 표시 라인마다 본 경우, 연속하는 3필드에 1회의 비율로 제1리셋 방전이 야기되게 된다.
따라서, 각 필드마다 전체 표시라인을 대상으로 하여 제1리셋 방전을 야기시키는 구동을 채용한 경우에 비해, 단위 시간당의 제1리셋 방전의 빈도가 낮아지고, 제1 리셋 방전에 따라 시각적으로 감지되는 발광 휘도가 저하하여 화면의 콘트라스트가 향상한다. 또한, 도11과 같이 제1필드(제3필드)에서는, 홀수 표시라인군(짝수 표시라인군)에 속하는 방전 셀(PC)에는 제1리셋 방전이 야기되지 않는다.·그렇지만, 이때, 짝수 표시 라인군(홀수 표시 라인군)에 속하는 방전 셀(PC)에 있어서 야기된 제1 리셋 방전에 의해 홀수 표시 라인군(짝수 표시 라인군)에 속하는 방전 셀(PC)에 대해서도 하전 입자의 보충이 행해진다.
따라서, 상기와 같은 구동에 의하면, 어드레스 방전 확률을 저하시키지 않고, 콘트라스트의 향상을 꾀하는 것이 가능하게 된다.
또한, 도11에 나타낸 바와 같이,
제1필드: 홀수 표시 라인군만 제1리셋 방전 없음
제2필드: 전체 표시 라인에서 제1리셋 방전 없음
제3필드: 짝수 표시 라인군만 제1리셋 방전 없음
제4필드: 전체 표시 라인에서 제1리셋 방전 없음
으로 되는 구동을 주기적으로 반복하여 실행함으로써, 간단히 제1리셋 방전이 없는 필드를 복수 필드마다 실행하는 경우에 비해, 시청자에게 제1리셋 방전의 솎아내기(thin-out)에 의한 플리커를 눈에 잘 띄게 하지 않을 수 있고, 또한 암 콘트라스트의 향상을 꾀할 수 있다.
전체 표시 라인에 제1리셋 방전이 없는 제3구동 펄스 인가 시퀀스 GTS3(도10에 나타냄)의 제2리셋 행정 R2의 전반부에서는, 행전극 Y 각각에 리셋 펄스가 인가 되지 않는 분만큼, 미소발광 펄스(LP)의 펄스 폭을 확장하고 있다. 따라서, 서브필드 SF1에 있어서 점등 모드의 상태로 설정된 방전 셀(PC)에 대해, 이 미소 발광 펄스(LP)에 따라 확실히 상기 미소발광 방전을 야기시키는 것이 가능하게 된다. 또한, 이와 같은 SF1에 있어서 소등 모드의 상태로 설정된 방전 셀(PC)에 대해서는, 미소 발광 펄스(LP)의 인가만으로는 방전이 야기되지 않는다.
서브필드 SF2의 제2리셋 행정 R2에 있어서 행전극 Y에 인가되는 리셋 펄스 RP2Y1 및 RP2Y1A를 각각 생성할 때, Y전극 드라이버(53)는 리셋 펄스 RP2Y1A에, 선택 소거 어드레스 행정 WD에 있어서 인가할 베이스 펄스 BP+의 정극성의 피크 전위를 중첩함으로써 리셋 펄스 RP2Y1을 생성하고 있다. 따라서, Y전극 드라이버(53)는, 리셋 펄스 RP2Y1A를 생성하기 위한 리셋 펄스 회로, 및 생성된 리셋 펄스 RP2Y1A에 베이스 펄스 BP+의 정극성의 피크 전위를 중첩시킨 것을 리셋 펄스 RP2Y1로서 출력하는 회로에 의해, 이들 리셋 펄스 RP2Y1 및 RP2Y1A를 각각 생성하는 것이 가능하게 된다. 즉,리셋 펄스 RP2Y1 및 RP2Y1A를 각각 생성할 때, 이러한 리셋 펄스 회로를 공유할 수 있기 때문에, 그 회로 구성이 간략화된다.
또한, 도11에 나타낸 실시예에 있어서는, 제1필드에서는 홀수 표시 라인군, 제3필드에서는 짝수 표시 라인군에 각각 속하는 방전 셀(PC)에 대해 제1리셋 방전 이 없는 구동을 실행하도록 하고 있으나, 제1리셋 방전 없음의 구동 대상으로 되는 표시 라인군은, 짝수 및 홀수번째의 배열 단위로 한정되는 것은 아니다.
예를 들면, 도14에 나타낸 바와 같이, 각각 인접하는 3개의 표시 라인으로 이루어지는 표시 라인군마다, 그 표시 라인군 내에 있어서 제1리셋 방전이 있는 구동 대상으로 되는 표시 라인을 이하와 같이, 각 필드마다 바꾸는 구동을 주기적으로 반복하여 실행하도록 해도 좋다.
제1필드: 제(3·k-2)번째의 표시 라인만 제1리셋 방전 있음
제2필드: 제(3·k-1)번째의 표시 라인만 제1리셋 방전 있음
제3필드: 제(3·k)번째의 표시 라인만 제1리셋 방전 있음
k: 1∼(n/3)의 정수
또한, 도15에 나타낸 바와 같이, 각각 인접하는 2개의 표시 라인으로 이루어지는 표시 라인군 단위로, 그 표시 라인군에 속하는 표시 라인 각각을 제1리셋 방전이 있는 구동 대상으로 하거나, 또는 제1리셋 방전이 없는 구동 대상으로 할 것인지를, 이하와 같이, 각 필드마다 절환하는 구동을 주기적으로 반복하여 실행하도록 해도 좋다.
제1필드: 제(4·k-3) 및 제(4·k-2)번째의 표시라인만 제1리셋 방전 있음
제2필드: 전체 표시 라인에서 제1리셋 방전 없음
제3필드: 제(4·k-1) 및 제(4·k)번째의 표시라인만 제1리셋 방전 있음
제4필드: 전체 표시 라인에서 제1리셋 방전 없음
k: 1∼(n/4)의 정수
상기와 같이 도14 및 도15에 나타낸 구동에 의하면, 제1리셋 방전의 솎아내기에 따라 생기는 플리커를 눈에 잘 띄지 않게 할 수 있다. 또한, 도15에 나타낸 구동에 의하면, 이하와 같은 구조를 갖는 PDP가 채용되어도 플리커의 발생을 억제시키는 것이 가능하게 된다. 즉, 행전극 X 및 Y의 배열 형태가 [X-Y-Y-X-X-Y-Y-X]이고, 또한 각 방전 셀(PC)각각의 방전 공간 S에 대해, 행전극 X 및 Y가 배열되는 위치가 도16에 나타낸 바와 같이 화면 수직 방향에 있어서 어긋나 있는 구조를 갖는 PDP에서는, 인접하는 표시 라인끼리, 방전 공간 S를 통한 행전극 Y 및 열전극 D간의 대향 면적에 차이가 생긴다. 이에 따라 행전극 Y 및 열전극 D간에 야기되는 제1리셋 방전의 방전 강도는, 서로 인접하는 표시 라인끼리에서 다르게 된다. 따라서, 이와 같은 구조를 갖는 PDP에 대해, 도11에 나타낸 바와 같은 구동을 실행하면, 홀수 표시 라인과 짝수 표시 라인에서 제1리셋 방전에 따른 발광 휘도에 차이가 생기고, 이 휘도 차가, 특히 어두운 화상을 표시할 때에 플리커로서 눈에 띄는 것이다. 그렇지만, 도11 대신 도15에 나타낸 구동을 실행하면, 항상, 서로 인접하는 홀수 표시 라인 및 짝수 표시 라인이 함께, 제1리셋 방전이 있는 상태 또는 제1리셋 방전이 없는 상태로 되기 때문에, 상기한 바와 같은 플리커가 억제된다.
또한, 도11 및 도15에 나타낸 실시예에 있어서는, 전체 표시 라인에 대해 제1 리셋 방전이 없는 구동을 실시할 때(제2 및 제3필드), 도10에 나타낸 제3구동 펄스 인가 시퀀스 GTS3을 채용하고 있으나, 이 GTS3 대신 도9에 나타낸 제2 구동 펄스 인가 시퀀스 GTS2를 채용해도 된다.
상기 실시예에 있어서는, 표시 라인 단위로 제1리셋 방전이 있는 상태 및 없는 상태를 제어하고 있으나, 이를 열단위로 실시하는 것도 가능하다. 이때, 제1 리셋 방전이 있는 구동을 실시하기 위한 제1 구동펄스 인가 시퀀스 GTS1로서, 도8 대신 도17에 나타낸 것을 채용한다. 또한, 도17에 있어서는, 서브필드 SF2의 제2 리셋 행정 R2의 전반부에서 보조 펄스 HP를 열전극 D에 인가하는 점을 제외한 다른 인가 동작은 도8에 나타낸 것과 동일하기 때문에, 이하에, 이러한 보조 펄스 HP의 인가 동작에 따라 행해지는 동작만 설명한다.
도17에 나타낸 제1구동 펄스인가 시퀀스 GTS1의 제2리셋 행정 R2의 전반부에서는, 어드레스 드라이버(55)가, 리셋 펄스 RP2Y1과 동일 극성(정극성)의 피크 전위를 갖는 보조 펄스 HP를, 이 리셋 펄스 RP2Y1과 동일한 타이밍으로 열전극 D1∼Dm 각각에 대해 선택적으로 인가한다. 이때, 보조 펄스 HP가 인가되지 않은 열전극 D상의 전위는 접지 전위(0볼트) 그대로이다. 따라서, 보조 펄스 인가되지 않은 열전극 D상의 방전 셀(PC) 내에서는, 그 행전극 Y에 인가된 리셋 펄스 RP2Y1에 따라 제1리셋 방전이 야기되는 한편, 보조 펄스 HP가 인가된 열전극 D상의 방전 셀(PC) 내의 열전극 D 및 행전극 Y간의 전압은 방전 개시 전압 미만으로 되기 때문에, 제1리셋 방전은 야기되지 않는다.
이와 같이, 도17에 나타낸 제1구동 펄스 인가 시퀀스 GTS1을 채용함으로써, PDP(50)에 있어서의 열단위, 즉, 각 색단위로 제1리셋 방전을 더 솎아내는 것이 가능하게 되는 것이다. 예를 들면, 구동제어회로(56)는, 입력 영상 신호에 기초하여 각 필드마다, 인접하는 3개의 열로 이루어지는 열군의, 각 열군 상에 있어서, 적,녹, 청, 시안, 마젠타, 또는 황색의 순색(純色)을 표시할 화소가 소정수보다도 많이 존재하는지 아닌지를 판정한다. 이와 같은 순색을 표시할 화소가 소정수보다도 많이 존재하는 "열군(列群)"이 1프레임 내에 존재하는 경우, 구동제어회로(56)는,이 1프레임내로부터, 해당 "열군" 상에 존재하는, 당해 순색을 표시할 때에 흑표시로 되는 방전 셀(PC)에 대응한 "열"을 검출하고, 이 검출된 "열"에 속하는 열전극 D 각각에 대해, 정극성의 피크 전위를 갖는 보조 펄스 HP를 인가시키도록 하는 제어 신호를 어드레스 드라이버(53)에 공급한다. 이와 같은 구동에 의하면, 발광이 불필요한 방전 셀(PC)에 있어서 비교적 방전 강도가 높은 제1리셋 방전이 일어나지 않기 때문에, 순색 표시의 색 순도를 높여 표시하는 것이 가능하게 된다. 또한, 흑표시가 행해지는 방전 셀(PC)에 대해서는, 원래 점등 모드의 상태로 설정될 선택 기입 어드레스 방전을 야기시킬 필요가 없기 때문에, 이와 같은 방전 셀(PC)가 많은 열을 대상으로 하여 효율적으로 리셋 솎아내기를 행함으로써 순색 표시시에 있어서 콘트라스트의 향상을 꾀하는 것이다.
또한, 형광체층(17)의 각 발광색마다, 보조 펄스 HP를 인가하는 열전극 D와,보조 펄스 HP를 인가하지 않는 열전극 D를 설정해도 좋다.
예를 들면, 흑표시 시의 휘도를 저하시키면서, 프라이밍 입자의 부족을 보충하고 싶은 경우, 적색 발광의 방전 셀(PC)(이하, 적색 셀이라 한다), 녹색 발광 방전 셀(PC)(이하, 녹색 셀이라 한다) 및 청색 발광 방전 셀(PC)(이하, 청색 셀이라 한다) 중의, 적색 셀 및 녹색 셀에 대응한 열전극 D에만 보조 펄스 HP를 인가한다. 즉, 청색 셀에 대응한 열전극 D에 대해서는 보조 펄스 HP를 인가하지 않는다. 즉, 일반적인 PDP의 경우, 청색 셀은 다른 색의 방전 셀에 비해 낮은 휘도로 발광하기 때문에, 이와 같은 다른 방전 셀에 비해 저휘도의 청색 셀에서만 리셋 방전을 야기시킴으로써, 흑표시 시의 휘도를 저하시키면서 이 제1리셋 방전에 의해 프라이밍 입자의 부족을 보충하는 것이다.
또 다른 예로서, 배색에 기여하지 않는 제1리셋 방전의 누적 방전 강도의 균등화를 꾀하고자 하는 경우를 고려한다. 이 경우, 적색 셀,녹색 셀 및 청색 셀 중의 적색 셀 및 청색 셀에 대응한 열전극 D에 대해, 보조 펄스 HP를 인가하는 필드 수를 많이 설정한다. 단, 녹색 셀에 대응한 열전극 D에 대해서는, 적색 셀 및 청색 셀에 대응한 열전극 D에 비해, 보조 펄스 HP를 인가하지 않는 필드 수를 많이 제공한다. 즉, 녹색 셀에 대응한 열전극 D에 대해서는, 보조펄스 HP를 인가하지 않는 필드의 출현 빈도를 적색 셀 및 청색 셀에 대응한 열전극 D에 비해 많게 설정하는 것이다. 즉, 일반적인 PDP의 경우, 녹색 발광의 방전 셀은 다른 방전 셀에 비해 방전이 야기되기 어려운 경향이 있다. 따라서, 다른 방전 셀에 비해 방전이 야기되기 어려운 녹색 셀의 제 리셋 방전의 발생 빈도를 증가시킴으로써, 제1리셋 방전의 누적 방전 강도의 균등화가 도모된다.
또한, 보조 펄스 HP의 펄스 폭을 배색마다 변경해도 좋다.
예를 들면, 청색 셀에 대응한 열전극에 대해 인가하는 보조 펄스 HP의 펄스폭을, 그외의 열전극에 인가하는 보조 펄스 HP의 펄스 폭에 비해 짧게 설정한다. 이 경우, 상기와 마찬가지로, 흑표시 시의 휘도를 저하시키면서 제1리셋 방전에 의해 프라이밍 입자의 부족을 보충하는 것이 가능하게 된다.
또한, 녹색 셀에 대응한 열전극에 대해 인가하는 보조 펄스 HP의 펄스폭을, 그외의 열전극에 인가하는 보조 펄스 HP의 펄스 폭에 비해 짧게 설정한 필드의 출현 빈도를 증가시킨다. 이 경우도 상기와 같이, 제1리셋 방전의 누적 방전 강도의 외의 균등화가 도모된다.
요컨대, 제1리셋 방전에 의한 컬러 톤, 휘도, 발생 프라이밍 입자량의 조정을, 배색마다의 보조 펄스 HP의 인가의 유무나, 그 펄스 폭을 임의로 설정하는 것에 의해 조정하는 것이 가능하게 되는 것이다.
상기 실시예에 있어서, 서브필드 SF2의 제2리셋 행정 R2의 전반부에서 모든 행전극 Y에 인가되는 리셋 펄스 RP2Y1 및 RP2Y1A의 상승 파형으로서는, 도8 및 도9에 나타낸 바와 같은 일정 기울기의 것에 한정되는 것은 아니고, 예를 들어 도18A 및 도18B에 나타낸 바와 같은 시간 경과에 따라 서서히 기울기가 변화하는 것이라도 좋다.
도5에 나타낸 실시예에서는, PDP(50)의 배면 기판(14) 측에 제공되어 있는 형광체층(17) 내에 MgO결정체를 포함시키도록 하고 있으나, 도19에 나타낸 바와 같이, 형광체층(17)의 표면을 피복하도록 2차 전자 방출재로 이루어지는 2차 전자 방출층(18)을 제공하도록 해도 좋다. 이때, 2차 전자 방출층(18)으로서는, 형광체층(17)의 표면상에, 표면이 결정으로 충전되도록 2차 전자 방출재로 이루어지는 결정(예컨대, CL발광 MgO결정체를 포함한 MgO결정)을 형성해도 좋고, 또는 2차 전자 방출재를 박막 성막하여 형성시키도록 해도 좋다.
도20은, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에 따라 플라즈마 디스플레이 패널의 구동을 행하는 플라즈마 디스플레이 장치의 다른 구성을 나타낸 도면이다.
또한, 도20에 나타낸 플라즈마 디스플레이 장치는, 구동제어회로(56) 대신 구동제어회로(560)를 채용하고, 흑표시 면적 검출 회로(57)를 새로이 제공한 점을 제외한 다른 구성은, 도1에 나타낸 것과 동일하다. 따라서, 이하에, 흑표시 면적 검출 회로(57) 및 구동제어회로(60)의 동작을 중심으로 하여 그 동작을 설명한다.
흑표시 면적 검출 회로(57)는, 입력 영상 신호에 기초하여, 각 필드(프레임)마다의 화상 중에 존재하는 흑표시부의 면적을 검출하고, 이 면적을 나타낸 흑표시 면적 데이터 FD를 구동제어회로(560)에 공급한다.
구동제어회로(560)는, 구동제어회로(56)와 같이, 입력 영상 신호를 각 화소마다 그의 전체 휘도 레벨을 256계조로 표현하는 8비트의 화소 데이터로 변환하고, 이 화소 데이터에 대해 오차 확산처리 및 디더 처리로 이루어지는 다계조화 처리를실시함으로써, 전체 휘도 레벨 범위를 16계조로 나타내는 4비트의 다계조화 화소 데이터(PDs)를 생성한다. 다음에, 구동제어회로(560)는, 다계조화 화소 데이터(PDs)를 도6에 나타낸 바와 같이 데이터 변환 테이블에 따라 화소 구동 데이터(GD)로 변환하고, 그 제1∼제14비트를 각각 서브필드 SF1∼SF14 각각에 대응시키고, 각 SF에 대응한 비트 자리수를 화소 구동이터 비트로서 1표시 라인분(m개)씩 어드레스 드라이버(55)에 공급한다.
그리고, 구동제어회로(560)는, 구종제어회로(56)와 같이, 도7에 나타낸 바와 같은 발광 구동 시퀀스에 따라 PDP(50)를 구동시킬 각종 제어 신호를, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)로 이루어지는 패널 드라이버에 공급한다. 이때, 구동제어회로(560)는, 흑표시 면적 데이터 FD로 나타내는 흑표시부의 면적이 커질수록 단위 시간당(연속하는 Q개의 필드 또는 프레임마다) 야기시킬 제1리셋 방전 총수를 줄이도록, Y전극 드라이버(53)을 제어한다.
예를 들면, 구동제어회로(560)는, 흑표시 면적 데이터 FD에 의해 나타내는 흑표시부의 면적이 소정의 면적 V1보다도 작은 경우에는, 이하의 구동 패턴 1에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또, 흑표시 면적 데이터 FD에 의해 나타내는 흑표시부의 면적이 상기 면적 V1보다 크고 또한 소정의 면적 V2보다 작은 경우, 구동제어회로(560)는,이하와 같이, 구동 패턴 1보다도 단위 기간당의 제1리셋 방전의 야기 횟수를 적게 한 구동 패턴 2에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또한, 흑표시 면적 데이터 FD에 의해 나타내는 흑표시부의 면적이 상기 면적 V2보다 크고 또한 소정의 면적 V3보다 적은 경우, 구동제어회로(560)는, 이하의 같이, 구동패턴 2보다도 단위 기간당의 제1리셋 방전 야기 횟수를 적게 한 구동 패턴 3에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또, 흑표시 면적 데이터 FD에 의해 나타내는 흑표시부의 면적이 상기 면적 V3보다 큰 경우, 구동제어회로(560)는,이하와 같이, 구동 패턴 3보다도 단위 기간당의 제1리셋 방전 의 야기 휫수를 적게한 구동 패턴 4에 따른 구동을 실시시키도록 패널 드라이버를 제어한다.
구동 패턴 1 : 전체 필드(프레임), 전체 표시 라인에서 GTS1에 따른 구동
구동 패턴 2 : 도21에 나타낸 바와 같은 4필드마다의 구동을 반복 실행
구동 패턴 3 : 도22에 나타낸 바와 같은 2필드마다의 구동을 반복 실행
구동 패턴 4 : 도11에 나타낸 바와 같은 4필드마다의 구동을 반복 실행
즉, 암 콘트라스트를 높이면, 특히, 화면 내에 표시되는 화상 중에 존재하는 흑표시부의 면적이 클수록, 시청자에 의해 느껴지는 화질 향상 효과가 높아지기 때문에, 흑 표시 면적이 클수록, 제1리셋 방전의 솎아내기 수를 많게 한 것이다. 한편, 흑표시 면적이 작을수록, 서브필드 SF2의 제2선택 기입 어드레스 행정 W2W에 있어서 선택 기입 어드레스 방전을 야기시킬 방전 셀(PC)의 수가 많아진다. 따라서, 이와 같은 경우에는, 제1리셋 방전의 솎아내기 수를 적게 함으로써 프라이밍 입자의 형성량을 늘려, 선택 기입 어드레스 방전을 확실히 야기시키는 것이다.
도23은, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에 따라 플라즈마 디스플레이 패널의 구동을 행하는 플라즈마 디스플레이 장치의 다른 구성을 나타낸 도면이다.
또한, 도23에 나타낸 플라즈마 디스플레이 장치는, 구동제어회로(56) 대신 구동제어회로(561)를 채용하고, 휘도 레벨 검출 회로(58)를 새로이 제공한 점을 제외한 다른 구성은, 도1에 나타낸 것과 동일하다. 따라서, 이하에, 휘도 레벨 검출 회로(58) 및 구동제어회로(561)의 동작을 중심으로 하여 그 동작을 설명한다.
휘도 레벨 검출 회로(58)는, 입력 영상 신호에 기초하여, 각 필드(프레임)마다 그의 화상 전체의 평균 휘도 레벨을 검출하고, 이 평균 휘도 레벨을 나타낸 평균 휘도 데이터 YD를 구동제어회로(561)에 공급한다.
구동제어회로(561)는, 구동제어회로(56)와 마찬가지로, 입력 영상 신호를 각 화소마다 그의 전체 휘도 레벨을 256계조로 표현하는 8비트의 화소 데이터로 변환하고, 이 화소 데이터에 대해 오차확산처리 및 디더 처리로 이루어지는 다계조화 처리를 실시함으로써, 전체 휘도 레벨 범위를 16계조로 나타내는 4비트의 다계조화 화소 데이터(PDs)를 생성한다. 다음에, 구동제어회로(561)는, 다계조화 화소 데이터(PD)s를 도6에 나타낸 바와 같은 데이터 변환 테이블에 따라 화소 구동 데이터(GD)로 변환하고, 그 제1∼제14비트를 각각 서브필드 SF1∼SF14 각각에 대응시켜, 각 SF에 대응한 비트 자리수를 화소 구동 데이터 비트로서 1표시 라인분(m개)씩 어드레스 드라이버(55)에 공급한다.
그리고, 구동제어회로(561)는, 구동제어회로(56)와 같이, 도7에 나타낸 바와 같은 발광 구동 시퀀스에 따라 PDP(50)를 구동시킬 각종 제어 신호를, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)로 이루어지는 패널 드라이버에 공급한다. 이때, 구동제어회로(561)는, 평균 휘도 데이터 YD로 나타내는 화상의 평균 휘도 레벨이 낮을수록, 단위 시간당(연속하는 Q개의 필드 또는 프레임마다) 야기시킬 제1리셋 방전 총수를 감소시키도록, Y전극 드라이버(53)를 제어한다.
예를 들면, 구동제어회로(561)는, 평균 휘도 데이터 YD로 나타내는 화상의 평균 휘도 레벨이 소정의 휘도 B1보다도 높은 경우에는, 이하의 구동 패턴 1에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또, 평균 휘도 데이터 YD에 의해 나타낸 화상의 평균 휘도 레벨이 상기 휘도 B1보다도 낮고 또한 소정의 휘도 B2보다도 높은 경우, 구동제어회로(561)는, 이하와 같이, 구동 패턴 1보다도 단위 기간당 제1리셋 방전의 야기 횟수를 적게 한 구동 패턴 2에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또한, 평균 휘도 데이터 YD로 나타내는 화상의 평균 휘도 레벨이 상기 휘도 B2보다 낮고 또한 소정의 휘도 B3보다 높은 경우, 구동제어회로(561)는, 이하와 같이, 구동 패턴 2보다 단위 기간당 제1리셋 방전의 야기 횟수를 적게 한 구동 패턴 3에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또, 평균 휘도 데이터 YD로 나타내는 화상의 평균 휘도 레벨이 상기 휘도 B3보다 낮은 경우, 구동제어회로(561)는, 이하와 같이, 구동 패턴 3보다 단위 기간당 제1리셋 방전의 야기 횟수를 적게 한 구동 패턴 4에 따른 구동을 실시시키도록 패널 드라이버를 제어한다
구동 패턴 1 : 전체 필드(프레임), 전체 표시 라인에서 GTS1에 따른 구동
구동 패턴 2 : 도21에 나타낸 바와 같은 4필드마다의 구동을 반복 실행
구동 패턴 3 : 도22에 나타낸 바와 같은 2필드마다의 구동을 반복 실행
구동 패턴 4 : 도11에 나타낸 바와 같은 4필드마다의 구동을 반복 실행
즉, 암 콘트라스트를 높이면, 특히, 어두운 화상을 표시하는 경우일수록, 시청자에 의해 느껴지는 화질 향상 효과가 높아지기 때문에, 화상 전체의 평균 휘도 레벨이 낮을수록, 제1리셋 방전의 솎아내기 수를 많게 한 것이다. 한편, 화상 전체의 평균 휘도 레벨이 높을수록, 서브필드 SF2의 제2선택 기입 어드레스 행정 W2W에 있어서 선택 기입 어드레스 방전을 야기시킬 방전 셀(PC)의 수가 많아진다. 따라서, 이와 같은 경우에는, 제1리셋 방전의 솎아내기 수를 적게 함으로써 프라이밍 입자의 형성량을 늘려, 선택 기입 어드레스 방전을 확실히 야기시키는 것이다.
도24는, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에 따라 플라즈마 디스플레이 패널의 구동을 행하는 플라즈마 디스플레이 장치의 다른 구성을 나타낸 도면이다.
또한, 도24에 나타낸 플라즈마 디스플레이 장치는, 구동제어회로(56) 대신 구동제어회로(562)를 채용하고, 외광 센서(59)를 새로이 제공한 점을 제외한 다른 구성은, 도1에 나타낸 것과 동일하다. 따라서, 이하에, 외광 센서(59) 및 구동제어회로(562)의 동작을 중심으로 하여 그 동작을 설명한다.
외광 센서(59)는, 예를 들면 도25에 나타낸 바와 같이, 플라즈마 디스플레이 장치 본체의 표시면(50A)의 주변군, 즉 화면 테두리(500)의 표면 상에 설치되어 있다. 외광 센서(59)는, 이 플라즈마 디스플레이 장치가 설치되어 있는 공간의 밝기(이하, 외광 조도라고 칭함)를 검출하고, 그 외광 조도를 나타내는 외광 조도 데이터 LD를 구동제어회로(562)에 공급한다. 또한, 외광 조도에는, 이 플라즈마 디스플레이 장치의 화면으로부터 발해지는 빛의 영향은 포함되지 않은 것으로 한다.
구동제어회로(562)는, 구동제어회로(56)과 같이, 입력 영상 신호를 각 화소마다 그의 전체 휘도 레벨을 256계조로 표현하는 8비트의 화소 데이터로 변환하고, 이 화소 데이터에 대해 오차 확산 처리 및 디더 처리로 이루어지는 다계조화 처리를 실시함으로써, 전체 휘도 레벨 범위를 16계조로 나타내는 4비트의 다계조화 화소 데이터(PDs)를 생성한다. 다음에, 구동제어회로(562)는, 다계조화 화소 데이터(PDs)를 도6에 나낸 바와 같은 데이터 변환 테이블에 따라 화소 구동 데이터(GD)로 변환하고, 그의 제1∼제14 비트를 각각 서브필드 SF1∼SF14 각각에 대응시켜, 각 SF에 대응한 비트 자리수를 화소 구동 데이터 비트로서 1표시 라인분(m개)씩 어드레스 드라이버(55)에 공급한다.
그리고, 구동제어회로(562)는, 구동제어회로(56)와 같이, 도7에 나낸 바와 같은 발광구동 시퀀스에 따라 PDP(50)을 구동시킬 각종 제어 신호를, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)로 이루어지는 패널 드라이버에 공급한다. 이때, 구동제어회로(562)는, 외광 조도 데이터(LD)에 의해 나타낸 외광 조도가 낮을수록, 단위 시간당(연속하는 Q개의 필드 또는 프레임마다) 야기시킬 제1리셋 방전의 총수를 줄이도록, Y전극 드라이버(53)를 제어한다.
예를 들면, 구동제어회로(562)는, 외광 조도 데이터(LD)에 의해 나타낸 외광 조도가 소정의 조도 C1보다 높은 경우에는, 이하의 구동 패턴 1에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또, 외광 조도 데이터(LD)에 의해 나타낸 외광 조도가 상기 조도 C1보다 낮고 또한 소정의 조도 C2보다 높은 경우,구동제어회로(562)는, 이하와 같이, 구동 패턴 1보다 단위 기간당의 제1리셋 방전의 야기 횟수를 적게 한 구동 패턴 2에 따른 구동을 실시시키도록 패널 드라버를 제어한다. 또한 외광 조도 데이터(PD)로 나타내는 외광 조도가 상기 조도 C2보다 낮고 또한 소정의 조도 C3보다 높은 경우, 구동제어회로(562)는, 이하와 같이, 구동패턴 2보다 단위 기간 당의 리셋 방전의 야기 횟수를 적게 한 구동 패턴 3에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또한, 외광 조도 데이터(LD)로 나타낸 외광 조도가 상기 조도 C3보다 낮은 경우, 구동제어회로(562)는, 이하와 같이, 구동 패턴 3보다 단위 기간당의 제1리셋 방전 야기 횟수를 적게 한 구동 패턴 4에 따른 구동을 실시시키도록 패널 드라이버를 제어한다.
구동 패턴 1 : 전체 필드(프레임), 전체 표시 라인에서 GTS1에 따른 구동
구동 패턴 2 : 도21에 나타낸 바와 같은 4필드마다의 구동을 반복 실행
구동 패턴 3 : 도22에 나타낸 바와 같은 2필드마다의 구동을 반복 실행
구동 패턴 4 : 도11에 나타낸 바와 같은 4필드마다의 구동을 반복 실행
즉, 암 콘트라스트를 높이면, 외광 조도가 낮을수록, 즉 플라즈마 디스플레이 장치 주변의 밝기가 어두울수록, 시청자에 의해 느껴지는 화질향상 효과가 높아지므로, 이 외광 조도가 낮을수록, 제1리셋 방전의 솎아내기 수를 많이 한 것이다.
도26은, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에 따라 플라즈마 디스플레이 패널의 구동을 행하는 플라즈마 디스플레이 장치의 다른 구성을 나타내는 도면이다.
또한, 도26에 나타낸 플라즈마 디스플레이 장치는, 구동제어회로(56) 대신 구동제어회로(563)을 채용하고, 기입 어드레스 방전량 검출 회로(60) 새로이 제공한 점을 제외한 다른 구성은 도1에 나타낸 것과 동일하다. 따라서, 이하에, 기입 어드레스 방전량 검출 회로(60) 및 구동제어회로(563)의 동작을 중심으로 하여 그 의 동작을 설명한다.
기입 어드레스 방전량 검출 회로(60)는, 입력 영상 신호에 기초하여, 도7에 나타낸 서브필드 SF2의 제2선택 기입 어드레스 행정 W2W에 있어서 선택 기입 어드레스 방전이 야기되는 방전 셀(PC)의 총수를 기입 어드레스 방전량으로서 검출하고, 이 기입 어드레스 방전량을 나타내는 기입 어드레스 방전량 데이터(AD)를 구동제어회로(563)에 공급한다.
구동제어회로(563)는, 구동제어회로(56)와 같이, 입력 영상 신호를 각 화소마다 그의 전체 휘도 레벨을 256계조로 표현하는 8비트의 화소 데이터로 변환하고, 이 화소 데이터에 대해 오차 확산 처리 및 디더 처리로 이루어지는 다계조화 처리를 실시함으로써, 전체 휘도 레벨 범위를 16계조로 나타내는 4비트의 다계조화 화소 데이터(PDs)를 생성한다. 다음에, 구동제어회로(563)는, 다계조화 화소 데이터(PDs)를 도6에 나타낸 바와 같은 데이터 변환 테이블에 따라 화소 구동 데이터(GD)로 변환하고, 그의 제1∼제14 비트를 각각 서브필드 SF1∼SF14 각각에 대응시켜, 각 SF에 대응한 비트 자리수를 화소 구동 데이터 비트로서 1표시 라인분(m개)씩 어드레스 드라이버(55)에 공급한다.
그리고, 구동제어회로(563)는, 구동제어회로(56)와 같이, 도7에 도시한 발광 구동 시퀀스에 따라 PDP(50)를 구동시킬 각종 제어 신호를, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)로 이루어지는 패널 드라이버에 공급한다. 이때, 구동제어회로(563)는, 기입 어드레스 방전량 데이터(AD)로 나타내는 기입 어드레스 방전량이 적을수록, 단위 시간 당(연속하는 Q개의 필드 또는 프레임마다) 야기시킬 제1리셋 방전의 총 수를 줄이도록, Y 전극 드라이버(53)을 제어한다.
예컨대, 구동제어회로(563)는, 기입 어드레스 방전량 데이터(AD)로 나타낸 기입 어드레스 방전량이 소정의 방전량 F1보다 높은 경우에는, 이하의 구동 패턴 1에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또한, 기입 어드레스 방전량 데이터(AD)로 나타낸 기입 어드레스 방전량이 상기 방전량 F1보다 낮고 또한 소정의 방전량 F2보다 높은 경우, 구동제어회로(563)는, 이하와 같이, 구동 패턴 1보다 단위기간당의 제1리셋 방전의 야기 횟수를 적게 한 구동패턴 2에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또한, 기입 어드레스 방전량 데이터(AD)에 의해 나타낸 어드레스 방전량이 상기 방전량 F2보다 낮고 또한 소정의 방전량 F3보다 높은 경우, 구동제어회로(563)는, 이하와 같이, 구동 패턴 2보다 단위 기간 당의 제1리셋 방전의 야기 횟수를 적게 한 구동패턴 3에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또한, 기입 어드레스 방전량 데이터(AD)에 의해 나타낸 기입 어드레스 방전량이 상기 방전량 F3보다 낮은 경우, 구동제어회로(563)는, 이하와 같이, 구동 패턴 3보다도 단위 기간 당의 제1리셋 방전의 야기 횟수를 적게 한 구동 패턴 4에 따른 구동을 실시시키도록 패널 드라이버를 제어한다.
구동 패턴 1 : 전체 필드(프레임), 전체 표시 라인에서 GTS1에 따른 구동
구동 패턴 2 : 도21에 나타낸 바와 같은 4필드마다의 구동을 반복 실행
구동 패턴 3 : 도22에 나타낸 바와 같은 2필드마다의 구동을 반복 실행
구동 패턴 4 : 도11에 나타낸 바와 같은 4필드마다의 구동을 반복 실행
즉, 서브필드 SF2의 제2선택 기입 어드레스 행정 W2W에 있어서 선택 기입 어드레스 방전이 야기되어야 할 방전 셀(PC)의 수가 많으면, 그 방전에 따라 PDP(50)에 동시에 유입하는 전류량이 커진다. 따라서, 이 전류량의 급격한 증대에 따라, 각 열전극 D에 인가되는 화소 데이터 펄스 DP의 펄스 파형이 변형하게 되고, 이 선택 기입 어드레스 방전이 확실히 야기되지 않게 된다. 그래서, 선택 기입 어드레스 방전이 야기되어야 할 방전 셀 PC의 수, 즉 선택 기입 어드레스 방전에 의한 부하량이 커질수록, 제 리셋 방전의 솎아내기 수를 적게함으로써 프라이밍 입자의 형성량을 증가시켜, 선택 기입 어드레스 방전의 안정화를 꾀하도록 한 것이다.
도27은, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에 따라 플라즈마 디스플레이 패널의 구동을 행하는 플라즈마 디스플레이 장치의 다른 구성을 나타내는 도면이다.
또한, 도27에 나타낸 플라즈마 디스플레이 장치는, 구동제어회로(56) 대신 구동제어회로(564)를 채용하고, 누적 사용 시간 타이머(61)를 새로이 제공한 점을 제외한 다른 구성은, 도1에 나타낸 것과 동일하다. 따라서, 이하에, 누적 사용 시간 타이머(61) 및 구동제어회로(564)의 동작을 중심으로 하여 그 동작을 설명한다.
누적 사용 시간 타이머(61)는, 이 플라즈마 디스플레이장치에 있어서의 공장 출하 후의 최초의 전원 투입에 따라 시간 계측을 개시하고, 전원 차단에 따라 시간 계측 동작을 일시 정지한다. 이때, 누적 사용 시간 타이머(61)는, 각 전원 차단 시점에서의 경과 시간을, 다음의 전원 투입시에 있어서의 초기치로서 내장 레지스터(도시하지 않음)에 기억시킨다. 즉, 누적 사용 시간 타이머(61)는, 다음번의 전원 투입에 따라, 이 내장 레지스터에 기억되어 있는 초기치부터 경과 시간의 계수를 개시함으로써 공장 출하 후부터의 누적 사용 시간을 계수하는 것이다. 이때, 누적 사용 시간 타이머(61)는, 현 시점에서의 누적 사용 시간을 나타내는 누적 사용 시간 데이터(SD)를 구동제어회로(564)에 공급한다.
구동제어회로(564)는, 구동제어회로(56)와 같이, 입력 영상 신호를 각 화소마다 그의 전체 휘도 레벨을 256계조로 표현하는 8비트의 화소 데이터로 변환하고, 이 화소 데이터에 대해 오차 확산 처리 및 디더 처리로 이루어지는 다계조화 처리를 실시함으로써, 전체의 휘도 레벨 범위를 16계조로 나타내는 4비트의 다계조화 화소 데이터(PDs)를 생성한다. 다음에, 구동제어회로(564)는, 다계조화 화소 데이터(PDs)를 도6에 나타낸 바와 같은 데이터 변환 테이블에 따라 화소 구동데이터(GD)로 변환하고, 그의 제1∼제14비트를 각각 서브필드 SF1∼SF14 각각에 대응시키고, 각 SF에 대응한 비트 자리수를 화소 구동 데이터 비트로서 1표시 라인분(m개)씩 어드레스 드라이버(55)에 공급한다.
그리고, 구동제어회로(564)는, 구동제어회로(56)와 같이, 도7에 나타낸 바와 같은 발광 구동 시퀀스에 따라 PDP(50)를 구동시킬 각종 제어 신호를, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)로 이루어지는 패널 드라이버에 공급한다. 이때, 구동제어회로(564)는, 누적 사용 시간 데이터(SD)로 나타낸 누적 사용 시간이 길수록, 단위 시간 당(연속하는 Q개의 필드 또는 프레임마다) 야기시킬 제1리셋 방전의 총수를 늘리도록, Y전극 드라이버(53)를 제어한다.
예를 들면, 구동제어회로(564)는, 누적 사용 시간 데이터(SD)에 의해 나타낸 누적 사용 시간이 소정의 기간 T1보다 긴 경우에는, 이하의 구동 패턴 1에 따른 구동을 실시하게 하도록 패널 드라이버를 제어한다. 또한 누적 사용 시간 데이터(SD)에 의해 나타낸 누적 사용 시간이 상기 기간 T1보다 짧고 또한 소정의 기간 T2보다 긴 경우, 구동제어회로(564)는, 이하와 같이, 구동 패턴 1보다 단위 기간 당의 제1리셋 방전의 야기 횟수를 적게 한 구동 패턴 2에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또, 누적 사용 시간 데이터(SD)에 의해 나타낸 누적 사용 시간이 상기 기간 T2보다 짧고 소정의 기간 T3보다 긴 경우, 구동제어회로(564)는, 이하와 같이, 구동 패턴 2보다도 단위 기간 당의 제1리셋 방전의 야기 횟수를 적게 한 구동 패턴 3에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또한 누적 사용 시간 데이터(SD)에 의해 나타낸 누적 사용 시간이 상기 기간 T3보다 짧은 경우, 구동제어회로(564)는, 이하와 같이, 구동 패턴 3보다 단위 기간 당의 제1리셋 방전의 야기 휫수를 적게 한 구동 패턴 4에 따른 구동을 실시시키도록 패널 드라이버를 제어한다.
구동 패턴 1 : 전체 필드(프레임), 전체 표시 라인에서 GTS1에 따른 구동
구동 패턴 2 : 도21에 나타낸 바와 같은 4필드마다의 구동을 반복 실행
구동 패턴 3 : 도22에 나타낸 바와 같은 2필드마다의 구동을 반복 실행
구동 패턴 4 : 도11에 나타낸 바와 같은 4필드마다의 구동을 반복 실행 즉, PDP(50)에 있어서의 누적 사용 시간이 길어질수록, 패널의 방전 특성이 변화하여, SF2의 제2선택 기입 어드레스 행정 W2W에 있어서 야기시킬 선택 기입 어드레스 방전이 불안정하게 되고, 기입 에러의 발생이 용이해진다. 그래서, 이러한 누적 사용 시간이 길어질수록, 제1리셋 방전의 솎아내기 수를 적게함으로써 프라이밍 입자의 형성량을 늘려, 선택 기입 어드레스 방전의 안정화를 꾀하도록 한 것이다.
도28은, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에 따라 플라즈마 디스플레이 패널의 구동을 행하는 플라즈마 디스플레이 장치의 다른 구성을 나타내는 도면이다.
도28에 나타낸 플라즈마 디스플레이 장치는, 구동제어회로(56) 대신 구동제어회로(565)를 채용하고, 온도 센서(62)를 새로이 제공한 점을 제외한 다른 구성은, 도1에 나타낸 것과 동일하다. 따라서, 이하에, 온도 센서(62) 및 구동제어회로(565)의 동작을 중심으로 하여 그 동작을 설명한다.
온도 센서(62)는, PDP(50)의 온도(예를 들면 전면 투명 기판 10 또는 배면 기판 14의 온도), 또는 PDP(50) 주변의 온도를 측정하고, 그 측정된 온도를 나타내는 온도 데이터(KD)를 구동제어회로(565)에 공급한다.
구동제어회로(565)는, 구동제어회로(56)와 같이, 입력 영상 신호를 각 화소마다 그의 전체 휘도 레벨을 256계조로 표현하는 8비트의 화소 데이터로 변환하고, 이 화소 데이터에 대해 오차확산처리 및 디더 처리로 이루어지는 다계조화 처리를 실시함으로써, 전체 휘도 레벨 범위를 16계조로 나타내는 4비트의 다계조화 화소데이터(PDs)를 생성한다. 다음에, 구동제어회로(565)는, 다계조화 화소 데이터(PDs)를 도6에 나타낸 바와 같은 데이터 변환 테이블에 따라 화소 구동 데이터(GD)로 변환하고, 그의 제1∼제14비트를 각각 서브필드 SFl∼SF14 각각에 대응시켜, 각 SF에 대응한 비트 자리수를 화소 구동 데이터 비트로서 1표시 라인분(m개)씩 어드레스 드라이버(55)에 공급한다.
그리고, 구동제어회로(565)는, 구동제어회로(56)와 같이, 도7에 나타낸 바와 같은 발광 구동 시퀀스에 따라 PDP(50)를 구동시킬 각종 제어 신호를, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)로 이루어지는 패널 드라이버에 공급한다. 이때, 구동제어회로(565)는, 온도 데이터(KD)에 의해 나타낸 온도의 소정 온도에 대한 변동 폭, 즉, 온도 차가 커질수록, 단위 시간 당(연속하는 Q개의 필드 또는 프레임마다) 야기시킬 제1리셋 방전의 총수를 늘리도록, Y전극 드라이버(53)를 제어한다.
예를 들면, 구동제어회로(565)는, 온도 데이터(KD)에 의해 나타낸 온도의 소정 온도에 대한 온도 차가 소정의 온도 차 Q1보다 큰 경우에는, 이하의 구동 패턴 1에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또한 온도 데이터(KD)에 의해 나타낸 온도의 소정 온도에 대한 온도 차가 상기 온도 차 Q1보다 적고 또한 소정의 온도 Q2보다 큰 경우, 구동제어회로(565)는, 이하와 같이, 구동 패턴 1보다도 단위 기간 당의 1 제1리셋 방전의 야기 횟수를 적게 한 구동 패턴 2에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또한, 온도 데이터(KD)에 의해 나타낸 온도의 소정 온도에 대한 온도 차가 상기 온도 차 Q2보다 적고 또한 소정의 온도 차 Q3보다 큰 경우, 구동제어회로(565)는,이하와 같이, 구동 패턴 2보다 단위 기간 당의 제1리셋 방전의 야기 횟수를 적게 한 구동 패턴 3에 따른 구동을 실시시키도록 패널 드라이버를 제어한다. 또한, 온도 데이터(KD)에 의해 나타낸 온도의 소정 온도에 대한 온도 차가 상기 온도차 Q3보다 적은 경우, 구동제어회로(565)는,이하와 같이, 구동 패턴 3보다도 단위 기간 당의 제1리셋 방전의 야기 횟수를 적게 한 구동 패턴 4에 따른 구동을 실시시키도록 패널 드라이버를 제어한다.
구동 패턴 1 : 전체 필드(프레임), 전체 표시 라인에서 GTS1에 따른 구동
구동 패턴 2 : 도21에 나타낸 바와 같은 4필드마다의 구동을 반복 실행
구동 패턴 3 : 도22에 나타낸 바와 같은 2필드마다의 구동을 반복 실행
구동 패턴 4 : 도11에 나타낸 바와 같은 4필드마다의 구동을 반복 실행
즉, PDP(50)의 온도가 변동하면, 그 온도 변동에 추종하여 패널의 방전 특성이 변화하여, SF2의 제2선택 기입 어드레스 행정 W2W에 있어서 야기시킬 선택 기입 어드레스 방전이 불안정하게 되어, 기입 에러가 발생하기 쉬워진다. 그래서, 이러한 온도 변동의 폭(온도 차)가 클수록, 제1리셋 방전의 솎아내기 수를 적게 하는 것에 의해 프라이밍 입자의 형성량을 늘려, 선택 기입 어드레스 방전의 안정화를 꾀하도록 한 것이다.
도29는, 본 발명에 의한 플라즈마 디스플레이 패널의 구동 방법에 따라 플라즈마 디스플레이 패널의 구동을 행하는 플라즈마 디스플레이 장치의 다른 구성을 나타내는 도면이다.
또한, 도29에 나타낸 플라즈마 디스플레이 장치는, 구동제어회로(56) 대신 구동제어회로(566)를 채용하고, 정지화상 동화상 판정 회로(63)를 새로이 제공한 점을 제외한 다른 구성은, 도1에 나타낸 것과 동일하다. 따라서, 이하에, 정지화상 동화상 판정 회로(63) 및 구동제어회로(566)의 동작을 중심으로 하여 그 동작을 설명한다.
정지화상 동화상 판정 회로(63)는, 입력 영상 신호에 있어서의 서로 연속한 필드 각각에 기초하여, 이 입력 영상 신호에 의해 나타낸 화상이 정지 화상 및 동화상의 어느 것인지를 판정하고, 그 판정 결과를 나타내는 정지화상 동화상 판정 데이터(MD)를 구동제어회로(566)에 공급한다.
구동제어회로(566)는, 구동제어회로(56)와 같이, 입력 영상 신호를 각 화소마다 그의 전체 휘도 레벨을 256계조로 표현하는 8비트의 화소 데이터로 변환하고, 이 화소 데이터에 대해 오차 확산 처리 및 디더 처리로 이루어지는 다계조화 처리를 행함으로써, 전체 휘도 레벨 범위를 16계조로 나타내는 4비트의 다계조화 화소 데이터(PDs)를 생성한다. 다음에, 구동제어회로(566)는, 다계조화 화소 데이터 (PDs)를 도6에 나타낸 바와 같은 데이터 변환 테이블에 따라 화소 구동 데이터(GD)로 변환하고, 그의 제1∼제14비트를 각각 서브필드 SF1∼SF14 각각에 대응시키고, 각 SF에 대응한 비트 자리수를 화소 구동 데이터 비트로서 1표시 라인분(m개)씩 어드레스 드라이버(55)에 공급한다.
그리고, 구동제어회로(566)는, 구동제어회로(56)와 같이, 도7에 나타낸 바와 같은 발광 구동 시퀀스에 따라 PDP(50)를 구동시킬 각종 제어 신호를, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)로 이루어지는 패널 드라이버에 공급한다. 이때, 구동제어회로(566)는, 정지화상 동화상 판정 데이터(MD)에 의해, 입력 영상 신호의 화상 형태가 정지화상인 것으로 판정된 경우에는 동화상으로 판정된 경우에 비해, 단위 시간당(연속하는 Q개의 필드 또는 프레임마다) 야기시킬 제1리셋 방전의 총 수를 줄이도록, Y전극 드라이버(53)를 제어한다.
예컨대, 구동제어회로(566)는, 정지화상 동화상 판정 데이터(MD)에 기초하여 입력 영상 신호의 화상 형태가 정지화상인 것으로 판정된 경우, 전체 필드 및 전체 표시 라인에 걸쳐 제1리셋 방전을 일체 야기시키지 않는 제2구동 펄스 인가 시퀀스GTS2(도9에 도시) 또는 제3구동 펄스 인가 시퀀스 GTS3(도10에 도시)에 따라 패널 드라이버를 제어한다. 한편, 입력 영상 신호의 화상 형태가 동화상인 것으로 판정된 경우에는, 구동제어회로(566)는, 도11, 도14, 도15, 도21 또는 도22에 나타낸 바와 같은 구동을 실시시키도록 패널 드라이버를 제어한다. 또한, 입력 영상 신호의 화상 형태가 정지화상인 것으로 판정된 경우에, 동화상으로 판정된 경우에 비해, 단위 시간당 야기시킬 제1리셋 방전의 총 수가 적어지게 되면, 도11, 도14, 도15, 도21 또는 도22 중 하나의 구동을 실시하도록 해도 좋다.
즉, 정지화상 표시의 경우, 흑표시를 담당하는 방전 셀(PC)은, 다음의 필드에서도 그대로 흑표시를 담당하기 때문에, 이 방전 셀(PC)은 SF2의 제2선택 기입 어드레스 행정 W2W에서 선택 기입 어드레스 방전을 야기시킬 필요가 없다. 한편, 흑 표시를 담당하는 방전 셀(PC)은 직전의 필드에서 서스테인 방전이 야기되어 있기 때문에, 프라이밍 입자가 비교적 많이 존재하는 상태에 있어, 선택 기입 어드레스 방전이 확실히 야기된다. 이와 같은 경우, 전체 방전 셀(PC)에 제1리셋 방전을 야기시키지 않아도, 선택 기입 어드레스 방전이 야기될 방전 셀(PC)에는 프라이밍 입자가 비교적 많이 잔류하고 있으므로, 제1리셋 방전을 생략해도 선택 기입 어드레스 방전을 확실히 야기시킬 수 있다. 따라서, 이와 같은 경우에, 전체 방전 셀(PC)에 대해 일체, 제1리셋 방전을 야기시키지 않도록 하여, 더욱 암 콘트라스트 향상을 꾀하는 것이다.

Claims (16)

  1. 방전가스가 봉입된 방전 공간을 사이에 두고 제1기판 및 제2기판이 대향 배치되어 있고 상기 제1 기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 각 교차부에 방전 셀이 형성되고, 상기 방전 셀 각각의 상기 방전 공간에 접하는 면에 형성된 형광체 재료를 포함하는 형광체층을 갖는 플라즈마 디스플레이 패널을, 영상 신호 신호에 기초한 화소 데이터에 따라 구동하는 플라즈마 디스플레이 패널의 구동 방법으로서,
    상기 영상 신호에 있어서의 단위 표시 기간마다 복수의 서브필드 각각에 있어서, 어드레스 행정과 서스테인 행정을 실행하는 동시에, 상기 서브필드 각각 중 적어도 하나의 서브필드에서는, 상기 어드레스 행정에 앞서, 상기 행전극쌍을 구성하는 일방의 행전극에 대해 리셋 펄스를 인가하는 리셋 행정을 실행하고,
    상기 리셋 행정에서는, 상기 일방의 행전극 각각 중의 제(2n-1)번째(n:자연수)의 표시라인에 속하는 행전극에는, 상기 방전 셀의 방전 개시 전압치 이상의 전압치를 갖는 제1 리셋 펄스를 인가하는 한편, 상기 일방의 행전극 각각 중의 제2n번째의 표시라인에 속하는 행전극에는, 상기 방전 개시 전압치 미만의 피크 전위를 갖는 제2 리셋 펄스를 인가하는 것을 특징으로 하는, 플라즈마 디스플레이 패널의 구동 방법.
  2. 방전가스가 봉입된 방전 공간을 사이에 두고 제1기판 및 제2기판이 대향 배치되어 있고 상기 제1 기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 각 교차부에 방전 셀이 형성되고, 상기 방전 셀 각각의 상기 방전 공간에 접하는 면에 형성된 형광체 재료를 포함하는 형광체층을 갖는 플라즈마 디스플레이 패널을, 영상 신호 신호에 기초한 화소 데이터에 따라 구동하는 플라즈마 디스플레이 패널의 구동 방법으로서,
    상기 영상 신호에 있어서의 단위 표시 기간마다 복수의 서브필드 각각에 있어서, 어드레스 행정과 서스테인 행정을 실행하는 동시에, 상기 서브필드 각각 중 적어도 하나의 서브필드에서는, 상기 어드레스 행정에 앞서, 상기 행전극쌍을 구성하는 일방의 행전극에 대해 리셋 펄스를 인가하는 리셋 행정을 실행하고,
    상기 리셋 행정에서는, 상기 일방의 행전극 각각 중의 제3n번째(n:자연수)의 표시라인에 속하는 행전극에는, 상기 방전 셀의 방전 개시 전압치 이상의 전압치를 갖는 제1 리셋 펄스를 인가하는 한편, 상기 일방의 행전극 각각 중의 제(3n-2)번째 또는 제(3n-1)번째의 표시라인에 속하는 행전극에는, 상기 방전 개시 전압치 미만의 피크 전위를 갖는 제2 리셋 펄스를 인가하는 것을 특징으로 하는, 플라즈마 디스플레이 패널의 구동 방법.
  3. 방전가스가 봉입된 방전 공간을 사이에 두고 제1기판 및 제2기판이 대향 배치되어 있고 상기 제1 기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 각 교차부에 방전 셀이 형성되고, 상기 방전 셀 각각의 상기 방전 공간에 접하는 면에 형성된 형광체 재료를 포함하는 형광체층을 갖는 플라즈마 디스플레이 패널을, 영상 신호 신호에 기초한 화소 데이터에 따라 구동하는 플라즈마 디스플레이 패널의 구동 방법으로서,
    상기 영상 신호에 있어서의 단위 표시 기간마다 복수의 서브필드 각각에 있어서, 어드레스 행정과 서스테인 행정을 실행하는 동시에, 상기 서브필드 각각 중 적어도 하나의 서브필드에서는, 상기 어드레스 행정에 앞서, 상기 행전극쌍을 구성하는 일방의 행전극에 대해 리셋 펄스를 인가하는 리셋 행정을 실행하고,
    상기 리셋 행정에서는, 상기 일방의 행전극 각각 중의 제(4n-3)번째 및 제(4n-2)번째(n:자연수)의 표시라인에 속하는 행전극에는, 상기 방전 셀의 방전 개시 전압치 이상의 전압치를 갖는 제1 리셋 펄스를 인가하는 한편, 상기 일방의 행전극 각각 중의 제(4n-1)번째 및 제4n번째의 표시라인에 속하는 행전극에는, 상기 방전 개시 전압치 미만의 피크 전위를 갖는 제2 리셋 펄스를 인가하는 것을 특징으로 하는, 플라즈마 디스플레이 패널의 구동 방법.
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