JP2008287010A - プラズマディスプレイパネルの駆動方法 - Google Patents
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Abstract
【課題】アドレス行程直後のサスティン行程のサスティン放電の発光輝度バラツキを抑制して良好な画像表示が可能となるプラズマディスプレイパネルの駆動方法を提供する。
【解決手段】映像信号に対応した画素データに応じて放電セルを選択的にアドレス放電せしめて点灯モード又は消灯モードに設定するアドレス行程Ww、Wdと、行電極対を構成する行電極に維持パルスを印加することによって発光状態の放電セルに対してのみに重み付けに対応した回数の放電を生起せしめる維持発光行程Iを実行し、アドレス行程Wwにおいて行電極対の一方の行電極に印加される最終スキャンパルスYnの印加後から維持発光行程において印加される先頭維持パルスIPの印加開始時までの間の第1の期間にて、列電極に維持パルスと同極性の補助パルスHPを印加する。
【選択図】図8
【解決手段】映像信号に対応した画素データに応じて放電セルを選択的にアドレス放電せしめて点灯モード又は消灯モードに設定するアドレス行程Ww、Wdと、行電極対を構成する行電極に維持パルスを印加することによって発光状態の放電セルに対してのみに重み付けに対応した回数の放電を生起せしめる維持発光行程Iを実行し、アドレス行程Wwにおいて行電極対の一方の行電極に印加される最終スキャンパルスYnの印加後から維持発光行程において印加される先頭維持パルスIPの印加開始時までの間の第1の期間にて、列電極に維持パルスと同極性の補助パルスHPを印加する。
【選択図】図8
Description
本発明は、プラズマディスプレイパネルを駆動する駆動方法に関する。
現在、薄型表示装置として、AC型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネル内には、2枚の基板、すなわち前面ガラス基板及び背面ガラス基板が所定間隙を介して対向配置されている。表示面としての上記前面ガラス基板の内面(背面ガラス基板と対向する面)には、互いに対をなして平行に伸長する行電極対の複数がサスティン電極対として形成されている。背面ガラス基板には、行電極対と交差するように複数の列電極がアドレス電極として伸長形成され、さらに蛍光体が塗布されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した放電セルが形成されている。このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
サブフィールド法に基づく階調駆動では、1フィールド分の映像信号に対する駆動が複数のサブフィールドに分割されて実施される。各サブフィールドにおいては、発光を実施すべき回数(又は期間)が各々に割り当てられており、アドレス行程と、サスティン(維持発光)行程とが順次実行される。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、リセット行程が実行される。
サブフィールド法に基づく階調駆動方法としては、選択書込アドレス法と選択消去アドレス法とが一般に知られている(特許文献1参照)。
選択書込アドレス法においては、リセット行程では全放電セル内を壁電荷の状態を初期化し、アドレス行程では入力映像信号に基づき選択的に各放電セル内に所定量の壁電荷を形成させて発光状態にすべきセルを決定することが行われる。すなわち、対をなす行電極の一方と列電極との間でアドレス放電(書込放電)を行って発光状態にすべきセルは所定量の壁電荷が形成された点灯モードに設定され、非発光状態にすべきセルは所定量の壁電荷が形成されない消灯モードに設定される。
選択消去アドレス法においては、リセット行程にて全放電セル内に所定量の壁電荷を形成させ、アドレス行程にて入力映像信号に応じて選択的に各放電セル内に形成されている壁電荷を消去させて発光状態にすべき点灯モードのセルを決定することが行われる。すなわち、リセット行程で全ての放電セルは点灯モードに設定されるが、アドレス行程において発光状態にすべきセルは所定量の壁電荷が維持されて点灯モードのままとなり、一方、非発光状態にすべきセルは壁電荷が消去されて消灯モードにされる。
選択書込アドレス法及び選択消去アドレス法共に、サスティン行程では、所定量の壁電荷が形成されている放電セルのみの行電極間にサスティンパルス(維持パルス)を繰り返し印加してサスティン放電させてその放電に伴う発光状態を維持することが行われる。通常、発光状態にある放電セルのみがそのサブフィールドの重み付けに対応して割り当てた発光回数だけ発光される。
特開2001−312244号公報
上記のように、従来のサブフィールド法に基づく階調駆動においては、各サブフィールドのサスティン行程では、その直前のアドレス行程によるアドレス放電にて、点灯モードの壁電荷状態に設定されたセルを発光させるべく先頭のサスティンパルスが行電極のいずれか一方に印加される。しかしながら、アドレス放電直後においてはセルによっては壁電荷状態が安定しない場合があり、先頭のサスティンパルスは後続のサスティンパルスに比べて、アドレス放電による放電セル内の壁電荷状態にばらつきがあると点灯モードに設定された場合であっても、発光状態が不安定となり発光輝度にバラツキが生じるという問題があった。
そこで、本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、アドレス行程直後のサスティン行程のサスティン放電の発光輝度バラツキを抑制して良好な画像表示が可能となるプラズマディスプレイパネルの駆動方法を提供することを目的とする。
請求項1に係る発明のプラズマディスプレイパネルの駆動方法は、放電空間を介して前面基板と背面基板とが対向配置され、前記前面基板と前記背面基板との間に、複数の行電極対と、前記複数の行電極対に対して交差する方向に延びて行電極対との各交差部分の放電空間に放電セルを形成する複数の列電極と、前記列電極に対向する前記背面基板上の前記放電セル内に蛍光体層が設けられたプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における1フィールドの表示期間を各重み付けに対応した複数のサブフィールドに分割した際の各サブフィールドにおいて、前記映像信号に対応した画素データに応じて前記放電セルを選択的にアドレス放電せしめて点灯モード又は消灯モードに設定するアドレス行程と、前記行電極対を構成する行電極に維持パルスを印加することによって前記発光状態の放電セルに対してのみに前記重み付けに対応した回数の放電を生起せしめる維持発光行程を実行し、前記アドレス行程において前記行電極対の一方の行電極に印加される最終スキャンパルスの印加後から前記維持発光行程において印加される先頭維持パルスの印加開始時までの間の第1の期間にて、前記列電極に前記維持パルスと同極性の補助パルスを印加することを特徴としている。
請求項1に係る発明のプラズマディスプレイパネルの駆動方法においては、アドレス行程において一方の行電極に印加される最終スキャンパルスの印加後から維持発光行程において印加される先頭維持パルスの印加開始時の間の第1の期間にて、列電極に維持パルスと同極性の補助パルスを印加するので、点火モードに設定されたセルの壁電荷の減少が防止され、アドレス行程後の先頭のサスティンパルスにて安定したサスティン放電を生起させることができる。よって、サスティン放電の発光輝度バラツキを抑制して良好な画像表示が可能となる。
請求項2に係る発明のプラズマディスプレイパネルの駆動方法において、先頭維持パルスはその印加開始時からその維持パルスの定格電位へのクランプまでの間で電位が上昇する前縁部を有し、一方の行電極に対する先頭維持パルスの前縁部に対応する第2の期間に、他方の行電極に対して先頭維持パルスと同極性の補助電位を加えることが行われる。よって、第2の期間における行電極間の電位差が減少するのでその第2の期間におけるサスティン放電が防止され、先頭維持パルスがクランプした後にサスティン放電が生じることとなる。これによりサスティン放電の発光輝度が安定して良好な画像表示が可能となる。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図1は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
図1に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネル(PDP)50、X電極ドライバ51、Y電極ドライバ53、アドレスドライバ55、及び駆動制御回路56から構成される。
PDP50には、2次元表示画面の縦方向(垂直方向)に各々伸張して配列された列電極D1〜Dm、横方向(水平方向)に各々伸張して配列された行電極X1〜Xn及び行電極Y1〜Ynが形成されている。この際、互いに隣接するもの同士で対を為す行電極対(Y1,X1)、(Y2,X2)、(Y3,X3)、・・・、(Yn,Xn)が各々、PDP50における第1表示ライン〜第n表示ラインを担う。各表示ラインと列電極D1〜Dm各々との各交叉部(図1中の一点鎖線にて囲まれた領域)には、画素を担う放電セルPC1,1〜PCn,mが形成されている。すなわち、PDP50には、第1表示ラインに属する放電セルPC1,1〜PC1,m、第2表示ラインに属する放電セルPC2,1〜PC2,m、・・・・、第n表示ラインに属する放電セルPCn,1〜PCn,mの各々がマトリクス状に配列されているのである。
図2は、表示面側から眺めたPDP50の内部構造を模式的に示す正面図である。なお、図2においては、各々隣接する3つの列電極Dと、互いに隣接する2つの表示ラインとの各交叉部を抜粋して示すものである。また、図3は、図2のV−V線におけるPDP50の断面を示す図であり、図4は、図2のW−W線におけるPDP50の断面を示す図である。
図2に示すように、各行電極Xは、2次元表示画面の水平方向に伸張するバス電極Xbと、かかるバス電極Xb上の各放電セルPCに対応した位置に各々接触して設けられたT字形状の透明電極Xaと、から構成される。各行電極Yは、2次元表示画面の水平方向に伸張するバス電極Ybと、かかるバス電極Yb上の各放電セルPCに対応した位置に各々接触して設けられたT字形状の透明電極Yaと、から構成される。透明電極Xa及びYaは例えばITO等の透明導電膜からなり、バス電極Xb及びYbは例えば金属膜からなる。透明電極Xa及バス電極Xbからなる行電極X、並びに透明電極Ya及バス電極Ybからなる行電極Yは、図3に示す如く、その前面側がPDP50の表示面となる前面透明基板10の背面側に形成されている。この際、各行電極対(X、Y)における透明電極Xa及びYaは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップg1を介して互いに対向している。また、前面透明基板10の背面側には、行電極対(X、Y)とこの行電極対に隣接する行電極対(X、Y)との間に、2次元表示画面の水平方向に伸張する黒色または暗色の光吸収層(遮光層)11が形成されている。さらに、前面透明基板10の背面側には、行電極対(X,Y)を被覆するように誘電体層12が形成されている。この誘電体層12の背面側(行電極対が接触する面とは反対側の面)には、図3に示す如く、光吸収層11とこの光吸収層11に隣接するバス電極Xb及びYbとが形成されている領域に対応した部分に、嵩上げ誘電体層12Aが形成されている。
誘電体層12及び嵩上げ誘電体層12Aの表面上には、酸化マグネシウム層13が形成されている。酸化マグネシウム層13は、電子線の照射によって励起されて波長200〜300nm内、特に、230〜250nm内にピークを有するCL(カソードルミネッセンス)発光を行う二次電子放出材としての酸化マグネシウム結晶体(以下、CL発光MgO結晶体と称する)を含むものである。このCL発光MgO結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。CL発光MgO結晶体の平均粒径は、2000オングストローム以上(BET法による測定結果)である。
平均粒径が2000オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きCL発光のピーク波長(例えば、235nm付近、230〜250nm内)に対応したエネルギー準位を有するものが多く形成されることになる。
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したCL発光のピーク波長に対応したエネルギー準位を有するものとなる。
このようなCL発光MgO結晶体を、スプレー法や静電塗布法等によって、誘電体層12の表面に付着させることにより酸化マグネシウム層13が形成されている。なお、誘電体層12の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にCL発光MgO結晶体を付着させて酸化マグネシウム層13を形成するようにしても良い。
一方、前面透明基板10と平行に配置された背面基板14上には、各行電極対(X,Y)における透明電極Xa及びYaに対向する位置において、列電極Dの各々が行電極対(X,Y)と直交する方向に伸張して形成されている。背面基板14上には、更に列電極Dを被覆する白色の列電極保護層15が形成されている。この列電極保護層15上には隔壁16が形成されている。隔壁16は、各行電極対(X,Y)のバス電極Xb及びYbに対応した位置において各々2次元表示画面の横方向に伸張している横壁16Aと、互いに隣接する列電極D間の各中間位置において2次元表示画面の縦方向に伸張している縦壁16Bとによって梯子形状に形成されている。更に、図2に示す如き梯子形状の隔壁16がPDP50の各表示ライン毎に形成されている。互いに隣接する隔壁16の間には、図2に示す如き隙間SLが存在する。また、梯子状の隔壁16により、各々独立した放電空間S、透明電極Xa及びYaを含む放電セルPCが区画されている。放電空間S内には、キセノンガスを含む放電ガスが封入されている。各放電セルPC内における横壁16Aの側面、縦壁16Bの側面、及び列電極保護層15の表面には、これらの面を全て覆うように蛍光体層17が形成されている。この蛍光体層17は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の3種類からなる。
なお、蛍光体層17内には、例えば図5に示す如き形態にて、二次電子放出材としてのMgO結晶体(CL発光MgO結晶体を含む)が含まれている。この際、少なくとも蛍光体層17の表面上、すなわち放電空間Sと接する面上には、放電ガスと接触するようにMgO結晶体が蛍光体層17から露出している。
ここで、各放電セルPCの放電空間Sと隙間SLとの間は、図3に示す如く酸化マグネシウム層13が横壁16Aに当接されることによって互いに閉じられている。また、図4に示す如く、縦壁16Bは酸化マグネシウム層13に当接されていないので、その間に隙間rが存在する。すなわち、2次元表示画面の横方向において互いに隣接する放電セルPC各々の放電空間Sは、この隙間rを介して互いに連通しているのである。
駆動制御回路56は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを256階調にて表現する8ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位6ビット分を表示データ、残りの下位2ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより6ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位2ビット分の輝度が周辺画素によって擬似的に表現され、それ故に8ビットよりも少ない6ビット分の表示データにて、上記8ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路56は、この誤差拡散処理によって得られた6ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を1画素単位とし、この1画素単位内の各画素に対応した上記誤差拡散処理画素データに各々、互いに異なる係数値からなるディザ係数を各々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位4ビット分だけでも8ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路56は、ディザ加算画素データの上位4ビット分を、図6に示す如き、全輝度レベルを15階調にて表す4ビットの多階調化画素データPDSに変換する。そして、駆動制御回路56は、多階調化画素データPDSを図6に示す如きデータ変換テーブルに従って14ビットの画素駆動データGDに変換する。駆動制御回路56は、かかる画素駆動データGDにおける第1〜第14ビットを各々サブフィールドSF1〜SF14(後述する)の各々に対応させ、そのサブフィールドSFに対応したビット桁を画素駆動データビットとして1表示ライン分(m個)ずつアドレスドライバ55に供給する。
更に、駆動制御回路56は、図7に示す如き発光駆動シーケンスに従って上記構造を有するPDP50を駆動させるべき各種制御信号を、X電極ドライバ51、Y電極ドライバ53及びアドレスドライバ55からなるパネルドライバに供給する。すなわち、駆動制御回路56は、図7に示す如き1フィールド(1フレーム)表示期間内の先頭のサブフィールドSF1では、リセット行程(第1リセット行程)R、選択書込アドレス行程WW及びサスティン(維持放電)行程I各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。サブフィールドSF2〜SF14各々では、選択消去アドレス行程WD及びサスティン行程(維持発光行程)I各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。1フィールド表示期間内の最後尾のサブフィールドSF14に限り、サスティン行程Iの実行後、駆動制御回路56は、消去行程Eに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
パネルドライバ、すなわち、X電極ドライバ51、Y電極ドライバ53及びアドレスドライバ55は、駆動制御回路56から供給された各種制御信号に応じて、図8に示す如き各種駆動パルスを生成してPDP50の列電極D、行電極X及びYに供給する。
図8においては、図7に示されるサブフィールドSF1〜SF14の内の、先頭のサブフィールドSF1と、それに続くサブフィールドSF2、並びに最後尾のサブフィールドSF14での動作のみを抜粋して示すものである。
先ず、サブフィールドSF1のリセット行程Rの前半部では、Y電極ドライバ53が、後述するサスティンパルス(維持パルス)に比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスRPY1を全ての行電極Y1〜Ynに印加する。なお、リセットパルスRPY1のピーク電位は、サスティンパルスのピーク電位よりも高電位である。又、この間、アドレスドライバ55は、列電極D1〜Dmを接地電位(0ボルト)の状態に設定する。上記リセットパルスRPY1の印加に応じて、全ての放電セルPC各々内の行電極Y及び列電極D間において第1リセット放電が生起される。すなわち、リセット行程Rの前半部では、行電極Yが陽極側、列電極Dが陰極側となるように両電極間に電圧を印加することにより、行電極Yから列電極Dに向けて電流が流れる放電(以下、列側陰極放電と称する)を上記第1リセット放電として生起させるのである。かかる第1リセット放電に応じて、全ての放電セルPC内の行電極Y近傍には負極性の壁電荷、列電極D近傍には正極性の壁電荷が形成される。
更に、リセット行程Rの前半部では、X電極ドライバ51が、かかるリセットパルスRPY1と同一極性であり、且つ、上記リセットパルスRPY1の印加に伴う行電極X及びY間での面放電を防止し得るピーク電位を有するリセットパルスRPXを全ての行電極X1〜Xn各々に印加する。
そして、サブフィールドSF1のリセット行程Rの後半部では、Y電極ドライバ53が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスRPY2を発生し、これを全ての行電極Y1〜Ynに印加する。又、リセット行程Rの後半部では、X電極ドライバ51が、図8に示す如き正極性のピーク電位を有するベースパルスBP+を行電極X1〜Xn各々に印加する。これら負極性のリセットパルスRPY2及び正極性のベースパルスBP+の印加に応じて、全ての放電セルPC内の行電極X及びY間において第2リセット放電が生起される。かかる第2リセット放電により、全放電セルPC内の行電極X及びY各々の近傍に形成されていた壁電荷の大半が消去される。これにより全放電セルPCは、消灯モードに初期化される。更に、上記リセットパルスRPY2の印加に応じて、全放電セルPC内の行電極Y及び列電極D間においても微弱な放電が生起され、列電極D近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルPCの列電極D近傍に残留する壁電荷量が、後述する選択書込アドレス行程WWにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。
なお、リセットパルスRPY2及びベースパルスBP+によって行電極X及びY間に印加される電圧は、上記第1リセット放電に応じて行電極X及びY各々の近傍に形成された壁電荷を考慮した上で、行電極X及びY間で確実に上記第2リセット放電を生起させることができる電圧である。又、リセットパルスRPY2における負のピーク電位は、後述する負極性の書込走査パルスSPWのピーク電位よりも高い電位、つまり0ボルトに近い電位に設定されている。すなわち、リセットパルスRPY2のピーク電位を書込走査パルスSPWのピーク電位よりも低くしてしまうと、行電極Y及び列電極D間において強い放電が生起され、列電極D近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程WWでのアドレス放電が不安定となるからである。
次に、サブフィールドSF1の選択書込アドレス行程WWでは、Y電極ドライバ53が、図8に示す如き負極性のピーク電位有するベースパルスBP-を行電極Y1〜Ynに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスSPWを行電極Y1〜Yn各々に順次択一的に印加して行く。X電極ドライバ51は、この間、正極性のピーク電位を有するベースパルスBP+を行電極X1〜Xnに印加し続ける。この際、ベースパルスBP+及びベースパルスBP-によって行電極X及びY間に印加される電圧は、放電セルPCの放電開始電圧よりも低い。
更に、この選択書込アドレス行程WWでは、アドレスドライバ55が、先ず、サブフィールドSF1に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、放電セルPCを点灯モードに設定させるべき論理レベル1の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスDPに変換する。一方、放電セルPCを消灯モードに設定させるべき論理レベル0の画素駆動データビットに対してはこれを低電圧(0ボルト)の画素データパルスDPに変換する。そして、アドレスドライバ55は、かかる画素データパルスDPを1表示ライン分(m個)ずつ、各書込走査パルスSPWの印加タイミングに同期して列電極D1〜Dmに印加して行く。この際、上記書込走査パルスSPWと同時に、点灯モードに設定させるべき高電圧の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルPC内の行電極X及びY間にも微弱な放電が生起される。つまり、書込走査パルスSPWが印加された後、行電極X及びY間には上記ベースパルスBP-及びベースパルスBP+に応じた電圧が印加されるが、この電圧は各放電セルPCの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルPC内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスBP-及びベースパルスBP+による電圧印加だけで、行電極X及びY間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルPCは、その行電極Y近傍に正極性の壁電荷、行電極X近傍に負極性の壁電荷、列電極D近傍に負極性の壁電荷が各々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスSPWと同時に、消灯モードに設定させるべき低電圧(0ボルト)の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極X及びY間に放電が生じることはない。よって、この放電セルPCは、その直前までの状態、すなわち、リセット行程Rにおいて初期化された消灯モードの状態を維持する。
選択書込アドレス行程WWにおいて、行電極Ynに印加される書込走査パルスSPWと同時に最終の画素データパルスDPが列電極D1〜Dmに印加され、その最終の画素データパルスDPの印加が終了すると、その直後に列電極D1〜Dmには補助パルスHPが印加される。補助パルスHPは画素データパルスDPと同一の正極性の電位を有するパルスである。その補助パルスHPは次のサスティン行程Iの最初のサスティンパルスIPの印加直前までのパルス幅を有する。
次に、サブフィールドSF1のサスティン行程Iにおいて、Y電極ドライバ53は、正極性のピーク電位を有するサスティンパルスIPを1パルス分だけ発生しこれを行電極Y1〜Yn各々に同時に印加する。X電極ドライバ51は、行電極Y1〜Yn各々に印加されるサスティンパルスIPの立ち上がり期間には行電極X1〜Xnをフローティング状態とし、その後のサスティンパルスIPの残りの印加期間には行電極X1〜Xnを接地電位(0ボルト)の状態に設定する。この結果、行電極X1〜XnにはパルスIP’が生じる。
サブフィールドSF1のサスティン行程Iでは、上記サスティンパルスIPの印加に応じて、点灯モード状態にある放電セルPC内の行電極X及びY間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層17から照射される光が前面透明基板10を介して外部に照射されることにより、このサブフィールドSF1の輝度重みに対応した表示発光が為される。又、かかるサスティンパルスIPの印加に応じて、点灯モード状態にある放電セルPC内の行電極Y及び列電極D間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルPC内の行電極Y近傍には負極性の壁電荷、行電極X及び列電極D各々の近傍には各々正極性の壁電荷が形成される。
そして、かかるサスティンパルスIPの印加後、Y電極ドライバ53は、図8に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスCPを行電極Y1〜Ynに印加する。かかる壁電荷調整パルスCPの印加に応じて、上記の如きサスティン放電の生起された放電セルPC内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルPC内の壁電荷の量が、次の選択消去アドレス行程WDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
次に、サブフィールドSF2〜SF14各々の選択消去アドレス行程WOでは、Y電極ドライバ53が、正極性の所定のピーク電位を有するベースパルスBP+を行電極Y1〜Yn各々に印加しつつ、図8に示す如き負極性のピーク電位を有する消去走査パルスSPDを行電極Y1〜Yn各々に順次択一的に印加して行く。なお、ベースパルスBP+の電位は、この選択消去アドレス行程WOの実行期間中に亘り、行電極X及びY間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程WOの実行期間中に亘り、X電極ドライバ51は、行電極X1〜Xn各々を接地電位(0ボルト)に設定する。又、この選択消去アドレス行程WDにおいて、アドレスドライバ55は、先ず、そのサブフィールドSFに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、放電セルPCを点灯モードから消灯モードに遷移させるべき論理レベル1の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスDPに変換する。一方、放電セルPCの現状態を維持させるべき論理レベル0の画素駆動データビットが供給された場合にはこれを低電圧(0ボルト)の画素データパルスDPに変換する。そして、アドレスドライバ55は、かかる画素データパルスDPを1表示ライン分(m個)ずつ、各消去走査パルスSPDの印加タイミングに同期して列電極D1〜Dmに印加して行く。この際、上記消去走査パルスSPDと同時に、高電圧で正極性の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルPCは、その行電極Y及びX各々の近傍に正極性の壁電荷、列電極D近傍に負極性の壁電荷が各々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスSPDと同時に、低電圧(0ボルト)の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルPCは、その直前までの状態(点灯モード、消灯モード)を維持する。
次に、サブフィールドSF2〜SF14各々のサスティン行程Iでは、X電極ドライバ51及びY電極ドライバ53が、そのサブフィールドの輝度重みに対応した回数(偶数回数)分だけ繰り返し、正極性のピーク電位を有するサスティンパルスIPを図8に示す如く行電極X及びY各々に交互に印加する。X電極ドライバ51は、行電極Y1〜Yn各々に印加されるサスティンパルスIPの印加期間には行電極X1〜Xnを接地電位の状態に設定する。Y電極ドライバ53は、行電極X1〜Xn各々に印加されるサスティンパルスIPの印加期間には行電極Y1〜Ynを接地電位の状態に設定する。
サブフィールドSF2〜SF14各々のサスティン行程Iでは、図8に示す如きサスティンパルスIPが印加される度に、点灯モードに設定されている放電セルPC内の行電極X及びY間においてサスティン放電が生起される。この際、かかるサスティン放電に伴って蛍光体層17から照射される光が前面透明基板10を介して外部に照射されることにより、そのサブフィールドSFの輝度重みに対応した回数分の表示発光が為される。
ここで、サブフィールドSF2〜SF14各々のサスティン行程Iにおいて、最終のサスティンパルスIPに応じてサスティン放電が生起された放電セルPC内の行電極Y近傍には負極性の壁電荷、行電極X及び列電極D各々の近傍には正極性の壁電荷が形成される。かかる最終サスティンパルスIPの印加後、Y電極ドライバ53は、図8に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスCPを行電極Y1〜Ynに印加する。かかる壁電荷調整パルスCPの印加に応じて、上記の如きサスティン放電の生起された放電セルPC内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルPC内の壁電荷の量が、次の選択消去アドレス行程WDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
そして、最終のサブフィールドSF14の最後尾において、Y電極ドライバ53は、負極性のピーク電位を有する消去パルスEPを全ての行電極Y1〜Ynに印加する。かかる消去パルスEPの印加に応じて、点灯モード状態にある放電セルPCのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルPCは消灯モードの状態に遷移する。
以上の如き駆動を、図6に示す如き15通りの画素駆動データGDに基づいて実行する。かかる駆動によると、図6に示すように、輝度レベル0を表現する場合(第1階調)を除き、先ず、先頭のサブフィールドSF1において各放電セルPC内で書込アドレス放電が生起され(二重丸にて示す)、この放電セルPCは点灯モードに設定される。その後、サブフィールドSF2〜SF14各々の内の1のサブフィールドの選択消去アドレス行程WOのみで選択消去アドレス放電が生起され(黒丸にて示す)、その後、放電セルPCは消灯モードに設定される。つまり、各放電セルPCは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する(白丸にて示す)。この際、1フィールド(又は1フレーム)表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図6に示す如き第1〜第15階調駆動による15種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した15階調分の中間輝度が表現される。かかる駆動によれば、1フィールド表示期間内において、その発光パターン(点灯状態、消灯状態)が互いに反転する領域が1画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。
又、図8に示す如き駆動では、サブフィールドSF2〜SF14各々のサスティン行程Iにおいて印加すべきサスティンパルスIPの回数を偶数としている。よって、各サスティン行程Iの終了直後は、行電極Y近傍に負極性の壁電荷、列電極D近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Iに引き続き実施される選択消去アドレス行程WDでは、列電極D及び行電極Y間において列電極Dを陽極側とした放電(以降、列側陽極放電と称する)が可能となる。従って、列電極Dに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ55の高コスト化を防げる。
なお、図7及び図8に示す駆動では、先頭サブフィールドSF1にて、先ず全放電セルPCをリセット放電させることにより消灯モードに初期化し、黒表示(輝度レベル0)を行う場合を除き、各放電セルPCに対して書込アドレス放電を生起させてこれを点灯モードに遷移させるようにしている。この際、かかる駆動によって黒表示を行う場合、1フィールド表示期間を通して生起される放電は、先頭サブフィールドSF1でのリセット放電だけとなる。よって、全放電セルをリセット放電させて点灯モードの状態に初期化してから、これを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させる駆動を採用する場合に比して、1フィールド表示期間内で生起される放電回数が少なくなる。従って、かかる駆動によれば、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させることが可能となる。
又、図7及び図8に示す駆動では、先頭のサブフィールドSF1のリセット行程Rにて列電極Dを陰極側、行電極Yを陽極側とした電圧を両電極間に印加することにより、行電極Yから列電極Dに向けて電流が流れる列側陰極放電を第1リセット放電として生起させるようにしている。よって、かかる第1リセット放電時には、放電ガス内の陽イオンが列電極Dへ向かう際に、図5に示す如き蛍光体層17内に含まれている二次電子放出材料としてのMgO結晶体に衝突して、このMgO結晶体から二次電子を放出させる。特に、図1に示されるプラズマディスプレイ装置のPDP50では、MgO結晶体を図5に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。かかる二次電子によるプライミング作用により放電セルPCの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
又、図8に示される駆動では、上記第1リセット放電を、図3に示す如き前面透明基板10側に形成されている行電極Y、及び背面基板14側に形成されている列電極D間で生起させるようにしている。よって、共に前面透明基板10側に形成されている行電極X及びY間でリセット放電を生起させる場合に比して、前面透明基板10側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
又、図8に示される駆動では、輝度重みが最も小なるサブフィールドSF1のサスティン行程Iでは、サスティンパルスIPを1回だけ印加することにより、サスティン放電の回数を1回だけにして、低輝度画像に対する表示再現性を高めている。なお、この1回分のサスティンパルスIPに応じて生起されたサスティン放電の終息後、行電極Y近傍には負極性の壁電荷、列電極D近傍には正極性の壁電荷が各々形成された状態となる。これにより、図8に示される駆動を実施する際には、サブフィールドSF2の選択消去アドレス行程WDにおいて、列側陽極放電を選択消去アドレス放電として生起させることが可能となる。
又、図1に示されるPDP50は、各放電セルPC内の前面透明基板10側に形成されている酸化マグネシウム層13内のみならず、背面基板14側に形成されている蛍光体層17内にも、二次電子放出材料としてのCL発光MgO結晶体を含ませるようにしている。
以下に、かかる構成を採用したことによる作用効果について図9及び図10を参照しつつ説明する。
なお、図9は、上述した如き酸化マグネシウム層13及び蛍光体層17各々の内の酸化マグネシウム層13のみにCL発光MgO結晶体を含ませた、いわゆる従来のPDPに図8に示す如きリセットパルスRPY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
一方、図10は、酸化マグネシウム層13及び蛍光体層17の双方にCL発光MgO結晶体を含ませたPDP50に対して、リセットパルスRPY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
図9に示されるように、従来のPDPによると、リセットパルスRPY1の印加に応じて比較的強い列側陰極放電が1[ms]以上に亘って継続してしまうが、本実施例によるPDP50によると、図10に示す如く列側陰極放電が約0.04[ms]以内に終息する。すなわち、従来のPDPに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。
従って、図8に示す如き、パルスの前縁部での電位推移が緩やかな波形を有するリセットパルスRPY1をPDP50の行電極Yに印加することによって列側陰極放電を生起させると、リセットパルスRPY1の電位がピーク電位に到る前にその放電が終息する。よって、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、図10に示す如く、その放電強度も大幅に低下する。
すなわち、パルスの前縁部での電位推移が緩やかな波形を有する例えば図8に示す如きリセットパルスRPY1を、酸化マグネシウム層13のみならず蛍光体層17にもCL発光MgO結晶体が含まれているPDP50に印加することにより、更に放電強度を弱めた列側陰極放電を生起させるようにしたのである。従って、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
更に、図8の駆動において選択書込アドレス行程WW後では、点灯モードの放電セルはアドレス放電により行電極Y側には正の壁電荷が、列電極D側には負の壁電荷が付着された状態となる。上記の壁電荷の影響により、この選択書込アドレス行程WW後からサスティン行程I前までの間で、行電極Yと列電極Dと間の微小な列側陰極放電が発生してしまう。この微小な列側陰極放電により、行電極Y側及び列電極D側の壁電荷が減少し、直後の先頭のサスティンパルスIPによって生じるべき、行電極X,Y間及び行電極Yと列電極Dとの間のサスティン放電が安定せず、点灯状態とならい場合がある。特に、蛍光体層にCL発光MgO結晶体を含ませたPDPでは、行電極Yと列電極Dとの間の列側陰極放電特性が良いので、却ってこの微小な列側陰極放電が発生し易い。
そこで、その微小な列側陰極放電が発生し易い期間である、最終のスキャンパルスSPWの印加直後から先頭のサスティンパルスIP印加直前までにおいて、上記のように、正極性の補助パルスHPが列電極D1〜Dmに印加される。これにより、微小な列側陰極放電の発生を防ぎ、選択書込アドレス行程WW後の先頭のサスティンパルスIPにて安定したサスティン放電を生起させるようにすることができる。
かかる微小な列側陰極放電は、行電極YへのベースパルスBP-が正極性側へ立ち上がる期間で発生し易い。これは行電極Yと列電極Dとの間の電位差がこの立ち上がりで少なくなるためであると思われる。以上の点を鑑みると、図8に示した実施例では最終のスキャンパルスSPWの印加後から先頭のサスティンパルスIPの印加前までの第1の期間に補助パルスHPを印加する形態を示したが、それに代えて、少なくともベースパルスBP-の立ち上がり期間(図8のサブフィールドSF1の選択書込アドレス行程WWとサスティン行程Iとの境界線Aを含む期間)にのみを第1の期間として補助パルスHPを印加する構成であっても微小な列側陰極放電の発生を防ぐことができる。
サブフィールドSF1におけるサスティン行程Iの先頭のサスティンパルスIPでは、行電極X,Y間の面放電が生起されると共に、列電極D側の壁電荷を反転させる目的で、すなわち、後の選択消去アドレス行程WDにて正極性の画素データパルスDPで選択消去アドレスを生起させるために、行電極Yと列電極Dとの間で列側陰極放電が生起されるようになっている。ここで、先頭のサスティンパルスIPの印加時に、行電極X,Y間の面放電の前の前縁期間(立ち上がり期間)にて行電極Yと列電極Dとの間で列側陰極放電が生起されてしまうと、行電極Yの壁電荷が減少し、行電極X,Y間の面放電が安定せず最悪点灯しない場合が発生する。
そこで、サスティンパルスIPが印加されない方の行電極Xを、前縁期間にてフローティング状態とすることにより、行電極XにはサスティンパルスIPと同極性の正極性の電位(補助電位)が加わり、上記のパルスIP’が生じるので、行電極X,Y間での電位差が減少することとなる。行電極Yと列電極Dとの間の列側陰極放電は、行電極X,Y間の電位差の大きさ(電界強度)に誘発されて、放電し易くなるので、この行電極X,Y間の電位差を減少させることにより、この前縁期間での行電極Yと列電極Dとの間の列側陰極放電を防止することができる。そして、行電極Yの定格電位Vsへのクランプ後に、行電極X,Y間の面放電と略同時に行電極Yと列電極Dとの間の列側陰極放電が生起されることとなり、行電極X,Y間の面放電時における壁電荷の減少が抑制されて、行電極X,Y間の面放電が安定する。
サスティンパルスIP及びパルスIP’はX電極ドライバ51及びY電極ドライバ53各々のサスティンパルス生成回路によって生成される。図11はそのサスティンパルス生成回路の構成を示しており、PDP50の第1表示ライン〜第n表示ラインのうちの1表示ラインである第j表示ラインの放電セルPCj,1〜PCj,mの行電極Xj,Yj各々のためのものである。
行電極Xj側の回路はスイッチ素子S1,S2,S3,S4、コイルL1,L2、ダイオードD1,D2、キャパシタC1及び直流電源B1を備えている。行電極Xj側の回路においては、スイッチ素子S1、ダイオードD1及びコイルL1からなる直列回路と、コイルL2、ダイオードD2及びスイッチ素子S12からなる直列回路と、が並列に接続されている。それらの直列回路各々の一端が行電極Xjに接続され、他端がキャパシタC1を共通に介して接地されている。また、その一端は電源B1からの電圧Vsの供給ラインとスイッチ素子S3を介して接続されると共に、スイッチ素子S4を介して接地されている。
行電極Yj側の回路はスイッチ素子S11,S12,S13,S14、コイルL3,L4、ダイオードD3,D4、キャパシタC2及び直流電源B3を備えている。その各部品は行電極Xj側の回路部と同様に接続されている。行電極Xj,Yj間においてキャパシタC0が接続された等価回路として示されている。キャパシタC1,C2各々の容量はキャパシタC0の容量に比べて十分に大きい。
かかるサスティンパルス生成回路においては、サブフィールドSF1のサスティン行程IでサスティンパルスIPを行電極Yjに印加する場合には、図12に示すように、時点t11にてスイッチ素子S11がオンされる。このとき他のスイッチ素子はオフである。キャパシタC0の端子間電圧が0Vのときにスイッチ素子S11がオンになると、コイルL3とキャパシタC0とによる共振作用により、キャパシタC2からコイルL3、ダイオードD3、そしてスイッチ素子S11を介してキャパシタC0に電流が流れ、これにより行電極Yjの電位が図12に示すように上昇し、サスティンパルスの立ち上がり部分が形成される。行電極YjとキャパシタC0により容量結合した行電極Xjの電位は行電極Yjの電位上昇に若干遅れて上昇する。これが上記したパルスIP’を形成する。この行電極Xj,Yjの電位上昇時、すなわち行電極Yjに印加されるサスティンパルスIPの立ち上がり時には行電極Xjはフローティング状態である。
行電極Yjの電位がほぼVsに達する時点t12においてスイッチ素子S13及びS4がオンとなる。これにより、行電極Yjは電位Vsの直接印加によりクランプ状態となり、行電極Xjはフローティング状態から接地状態に移行する。すなわち、電源B3の出力電圧Vsが行電極Yj,Xj間に印加された状態となり、サスティンパルスIPのトップ部分が形成される。行電極Xjの電位は徐々に低下して接地電位となり、パルスIP’は消滅する。
時点t12に始まったVsの印加状態は時点t13まで継続される。時点t13にてスイッチ素子S11及びS13がオフとなり、代わってスイッチ素子S12がオンとなる。これにより、コイルL4とキャパシタC0とによる共振作用により、グランドからスイッチS4、キャパシタC0、コイルL4、ダイオードD4、スイッチ素子S12、キャパシタC2へという経路で共振電流が流れ、これにより行電極Yjの電位が降下し、サスティンパルスの立ち下がり部分を形成する。サスティンパルスがほぼ立ち下がった時点t14にてスイッチ素子S14がオンとなり、その直後の時点t15にてスイッチ素子S12がオフとなる。
よって、行電極Yjの電位の上昇過程において、行電極Xj,Yj間の電圧が第j表示ラインの全放電セルPCj,1〜PCj,mで放電開始電圧に到達しないのでサスティン放電が発生しない。また、行電極Yjが定格電位Vsに達した以後の時点t12〜t13の期間では、行電極Yjの接地により行電極Yjの定格電位Vs到達後にサスティン放電が発生し、放電セル毎に放電特性が異なったとしても、ほぼ同一の輝度レベルを得ることができる。
このことは、第j表示ラインを含む第1表示ライン〜第n表示ラインの全てで同様のサスティンパルス印加動作が行われ、全ての放電セルPC1,1〜PCn,mにおいてサスティン放電の放電強度をほぼ同一にすることができる。
以上のように、選択書込アドレス行程WWの最終のスキャンパルスSPWの印加直後から先頭のサスティンパルスIP印加直前までパルスHPの列電極Dへの印加と、その先頭のサスティンパルスIPの前縁期間の行電極Xのフローティング状態との構成を用いることにより、選択書込アドレス行程WWの時のアドレス放電にバラツキがあっても、すなわち、壁電荷の形成状態に放電セル毎にバラツキがあったとしても、先頭のサスティンパルスによるサスティン放電を確実に生起することができる。
なお、補助パルスHPについては先頭サスティンパルスの印加開始前にその印加が停止される。その理由としては、先頭のサスティンパルスの前縁期間中に補助パルスHPが印加されてしまうと、行電極X,Y間の電界強度が増して、その前縁期間でサスティン放電が起こりやすくなってしまうからである。
通常、サスティンパルスIPが印加される一方の行電極と他方の行電極間、及び一方の行電極と列電極D間には、サスティンパルス印加時に電界を生じる。ここで、前縁期間にて列電極Dへサスティンパルスと同極性の補助パルスHPを印加すると、行電極Yと列電極D間の電界は弱くなり、その分、行電極X,Y間で電界が増して、行電極X,Y間でサスティン放電が起こりやすくなってしまうからである。
図13は、図1に示したプラズマディスプレイ装置において、PDP50の駆動のために選択消去アドレス法を採用した別の発光駆動シーケンスを示している。駆動制御回路56は、図13に示す如き発光駆動シーケンスに従って図1に示された構成のPDP50を駆動させるべき各種制御信号を、X電極ドライバ51、Y電極ドライバ53及びアドレスドライバ55からなるパネルドライバに供給する。すなわち、駆動制御回路56は、図14に示す如き1フィールド(1フレーム)表示期間内の先頭のサブフィールドSF1では、第1リセット行程R1、第1選択書込アドレス行程W1W及び微小発光行程LL各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドSF1に後続するSF2では、第2リセット行程R2、第2選択書込アドレス行程W2W及びサスティン行程I各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。サブフィールドSF3〜SF14各々では、選択消去アドレス行程WD及びサスティン行程I各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。なお、1フィールド表示期間内の最後尾のサブフィールドSF14に限り、サスティン行程Iの実行後、駆動制御回路56は、消去行程Eに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
また、駆動制御回路56は、上記したディザ処理で得られたディザ加算画素データの上位4ビット分を、図14に示す如き、全輝度レベルを16階調にて表す4ビットの多階調化画素データPDSに変換する。そして、駆動制御回路56は、多階調化画素データPDSを図14に示す如きデータ変換テーブルに従って14ビットの画素駆動データGDに変換し、その画素駆動データGDにおける第1〜第14ビットをサブフィールドSF1〜SF14の各々に対応させ、そのサブフィールドSFに対応したビット桁を画素駆動データビットとして1表示ライン分(m個)ずつアドレスドライバ55に供給する。
パネルドライバ、すなわち、X電極ドライバ51、Y電極ドライバ53及びアドレスドライバ55は、駆動制御回路56から供給された各種制御信号に応じて、図15に示す如き各種駆動パルスを生成してPDP50の列電極D、行電極X及びYに供給する。
図15においては、図13に示されるサブフィールドSF1〜SF14の内のSF1〜SF3、並びに最後尾のサブフィールドSF14での動作のみを抜粋して示すものである。また、図15において、図8に示された如き選択消去アドレス法を採用した場合に生成される各種駆動パルスと同一パルスについては同一符号が用いられている。
先ず、サブフィールドSF1の第1リセット行程R1の前半部では、Y電極ドライバ53が、サスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスRP1Y1を全ての行電極Y1〜Ynに印加する。なお、図15に示す如く、リセットパルスRP1Y1におけるピーク電位は、サスティンパルスのピーク電位よりも高い。又、この間、アドレスドライバ55は、列電極D1〜Dmを接地電位(0ボルト)の状態に設定する。上記リセットパルスRP1Y1の印加に応じて、全ての放電セルPC各々内の行電極Y及び列電極D間において第1リセット放電が生起される。すなわち、第1リセット行程R1の前半部では、行電極Yが陽極側、列電極Dが陰極側となるように両電極間に電圧を印加することにより、行電極Yから列電極Dに向けて電流が流れる放電(以下、列側陰極放電と称する)を上記第1リセット放電として生起させるのである。かかる第1リセット放電に応じて、全ての放電セルPC内の行電極Y近傍には負極性の壁電荷、列電極D近傍には正極性の壁電荷が形成される。
又、第1リセット行程R1の前半部では、X電極ドライバ51が、かかるリセットパルスRP1Y1と同一極性であり、かつ、このリセットパルスRP1Y1の印加に伴う行電極X及びY間での面放電を防止し得るピーク電位を有するリセットパルスRPXを全ての行電極X1〜Xn各々に印加する。
そして、サブフィールドSF1の第1リセット行程R1の後半部では、Y電極ドライバ53が、図15に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスRP1Y2を発生し、これを全ての行電極Y1〜Ynに印加する。この際、かかるリセットパルスRP1Y2の印加に応じて、全ての放電セルPC内の行電極X及びY間において第2リセット放電が生起される。なお、リセットパルスRP1Y2のピーク電位は、上記第1リセット放電に応じて行電極X及びY各々の近傍に形成された壁電荷を考慮した上で、行電極X及びY間において確実に上記第2リセット放電を生起させることができる最低の電位である。又、リセットパルスRP1Y2のピーク電位は、後述する負極性の書込走査パルスSPWのピーク電位よりも高い電位、つまり0ボルトに近い電位に設定されている。すなわち、リセットパルスRP1Y2のピーク電位を書込走査パルスSPWのピーク電位よりも低くしてしまうと、行電極Y及び列電極D間において強い放電が生起され、列電極D近傍に形成されていた壁電荷が大幅に消去されてしまい、後述する第1選択書込アドレス行程W1Wでのアドレス放電が不安定となるからである。第1リセット行程R1の後半部において生起された第2リセット放電により、各放電セルPC内の行電極X及びY各々の近傍に形成されていた壁電荷が消去され、全ての放電セルPCが消灯モードに初期化される。更に、上記リセットパルスRP1Y2の印加に応じて、全ての放電セルPC内の行電極Y及び列電極D間においても微弱な放電が生起され、かかる放電により、列電極D近傍に形成されていた正極性の壁電荷の一部が消去され、第1選択書込アドレス行程W1Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
次に、サブフィールドSF1の第1選択書込アドレス行程W1Wでは、Y電極ドライバ53が、図15に示す如き負極性の所定のピーク電位を有するベースパルスBP-を行電極Y1〜Ynに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスSPWを行電極Y1〜Yn各々に順次択一的に印加して行く。この間、X電極ドライバ51は、0ボルトの電圧を行電極X1〜Xn各々に印加する。更に、第1選択書込アドレス行程W1Wでは、アドレスドライバ55が、先ず、サブフィールドSF1に対応した画素駆動データビットの論理レベルに応じた画素データパルスDPを生成する。例えば、アドレスドライバ55は、放電セルPCを点灯モードに設定させるべき論理レベル1の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスDPを生成する。一方、放電セルPCを消灯モードに設定させるべき論理レベル0の画素駆動データビットに応じて、低電圧(0ボルト)の画素データパルスDPを生成する。そして、アドレスドライバ55は、かかる画素データパルスDPを1表示ライン分(m個)ずつ、各書込走査パルスSPWの印加タイミングに同期して列電極D1〜Dmに印加して行く。この際、上記書込走査パルスSPWと同時に、点灯モードに設定させるべき高電圧の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には選択書込アドレス放電が生起される。かかる選択書込アドレス放電により、この放電セルPCは、その行電極Y近傍に正極性の壁電荷、列電極D近傍に負極性の壁電荷が各々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスSPWと同時に、消灯モードに設定させるべき低電圧(0ボルト)の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極X及びY間にも放電が生じることはない。よって、この放電セルPCは、その直前までの状態、すなわち、リセット行程Rにおいて初期化された消灯モードの状態を維持する。
次に、サブフィールドSF1の微小発光行程LLでは、Y電極ドライバ53が、図15に示す如き正極性の所定のピーク電位を有する微小発光パルスLPを行電極Y1〜Ynに同時に印加する。かかる微小発光パルスLPの印加に応じて、点灯モードに設定されている放電セルPC内の列電極D及び行電極Y間において放電(以下、微小発光放電と称する)が生起される。つまり、微小発光行程LLでは、放電セルPC内の行電極Y及び列電極D間では放電が生起されるものの、行電極X及びY間には放電が生起させることのない電位を行電極Yに印加することにより、点灯モードに設定されている放電セルPC内の列電極D及び行電極Y間のみで微小発光放電を生起させるのである。この際、微小発光パルスLPのピーク電位は、後述するサブフィールドSF2以降のサスティン行程Iにて印加するサスティンパルスIPのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程WDにおいて行電極Yに印加される電位と同一である。又、図15に示す如く、微小発光パルスLPにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス(RP1Y1,RP2Y1)における立ち上がり区間での変化率よりも高い。つまり、微小発光パルスLPの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第1リセット行程R1で生起される第1リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスIPよりもそのピーク電位が低い微小発光パルスLPによって生起された放電である為、行電極X及びY間で生起されるサスティン放電(後述する)よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程LLでは、第1リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程LLの直前において実施される第1選択書込アドレス行程W1Wでは、放電セルPC内の列電極D及び行電極Y間で選択書込アドレス放電が生起される。よって、サブフィールドSF1では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル0よりも1段階だけ高輝度な階調に対応した輝度が表現されるのである。
なお、上記微小発光放電後、行電極Y近傍には負極性の壁電荷、列電極D近傍には正極性の壁電荷が各々形成される。
次に、サブフィールドSF2の第2リセット行程R2の前半部では、Y電極ドライバ53が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスRP2Y1を全ての行電極Y1〜Ynに印加する。なお、図15に示す如く、リセットパルスRP2Y1のピーク電位は、リセットパルスRP1Y1のピーク電位よりも高い。又、この間、アドレスドライバ55は、列電極D1〜Dmを接地電位(0ボルト)の状態に設定し、X電極ドライバ51は、上記リセットパルスRP2Y1の印加に伴う行電極X及びY間での面放電を防止し得るピーク電位を有する正極性のリセットパルスRP2Xを全ての行電極X1〜Xn各々に印加する。なお、行電極X及びY間で面放電が生じないのであれば、X電極ドライバ51は、上記リセットパルスRP2Xを印加する代わりに、全ての行電極X1〜Xnを接地電位(0ボルト)に設定するようにしても良い。上記リセットパルスRP2Y1の印加に応じて、放電セルPC各々の内で上記微小発光行程LLにて列側陰極放電が生起されなかった放電セルPC内の行電極Y及び列電極D間において、かかる微小発光行程LLでの列側陰極放電よりも弱い第1リセット放電が生起される。すなわち、第2リセット行程R2の前半部では、行電極Yが陽極側、列電極Dが陰極側となるように両電極間に電圧を印加することにより、行電極Yから列電極Dに向けて電流が流れる列側陰極放電を上記第1リセット放電として生起させるのである。一方、上記微小発光行程LLにおいて既に微小発光放電が生起された放電セルPC内では、上記リセットパルスRP2Y1の印加が為されても放電は生起されない。従って、第2リセット行程R2の前半部の終了直後、全ての放電セルPC内の行電極Y近傍には負極性の壁電荷、列電極D近傍には正極性の壁電荷が形成された状態となる。
そして、サブフィールドSF2の第2リセット行程R2の後半部では、Y電極ドライバ53が、図15に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位に到るパルス波形を有するリセットパルスRP2Y2を行電極Y1〜Ynに印加する。更に、第2リセット行程R2の後半部では、X電極ドライバ51が、上記リセットパルスRP2Y2が行電極Yに印加されている間に亘り、正極性のピーク電位を有するベースパルスBP+を行電極X1〜Xn各々に印加する。これら負極性のリセットパルスRP2Y2及び正極性のベースパルスBP+の印加に応じて、全ての放電セルPC内の行電極X及びY間において第2リセット放電が生起される。かかる第2リセット放電により、全放電セルPC内の行電極X及びY各々の近傍に形成されていた壁電荷の大半が消去される。これにより全放電セルPCは、消灯モードに初期化される。更に、上記リセットパルスRP2Y2の印加に応じて、全放電セルPC内の行電極Y及び列電極D間においても微弱な放電が生起され、列電極D近傍に形成されていた正極性の壁電荷の一部が消去される。これにより、全放電セルPCの列電極D近傍に残留する壁電荷量が、第2選択書込アドレス行程W2Wにおいて正しく選択書込アドレス放電を生起させることが可能な量に調整される。
なお、リセットパルスRP2Y2及びベースパルスBP+によって行電極X及びY間に印加される電圧は、上記第1リセット放電に応じて行電極X及びY各々の近傍に形成された壁電荷を考慮した上で、行電極X及びY間で確実に上記第2リセット放電を生起させることができる電圧である。又、リセットパルスRP2Y2における負のピーク電位は、後述する負極性の書込走査パルスSPWのピーク電位よりも高い電位、つまり0ボルトに近い電位に設定されている。すなわち、リセットパルスRP2Y2のピーク電位を書込走査パルスSPWのピーク電位よりも低くしてしまうと、行電極Y及び列電極D間において強い放電が生起され、列電極D近傍に形成されていた壁電荷が大幅に消去されてしまい、第2選択書込アドレス行程W2Wでのアドレス放電が不安定となるからである。
次に、サブフィールドSF2の第2選択書込アドレス行程W2Wでは、Y電極ドライバ53が、図15に示す如き負極性の所定のピーク電位を有するベースパルスBP-を行電極Y1〜Ynに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスSPWを行電極Y1〜Yn各々に順次択一的に印加して行く。この間、X電極ドライバ51は、正極性のピーク電位を有するベースパルスBP+を行電極X1〜Xnに印加し続ける。これらベースパルスBP+及びBP-によって行電極X及びY間に印加される電圧は、放電セルPCの放電開始電圧よりも低い。更に、第2選択書込アドレス行程W2Wでは、アドレスドライバ55が、先ず、サブフィールドSF2に対応した画素駆動データビットの論理レベルに応じたピーク電位を有する画素データパルスDPを生成する。例えば、アドレスドライバ55は、放電セルPCを点灯モードに設定させるべき論理レベル1の画素駆動データビットが供給された場合には正極性のピーク電位を有する画素データパルスDPを生成する。一方、放電セルPCを消灯モードに設定させるべき論理レベル0の画素駆動データビットに応じて、低電圧(0ボルト)の画素データパルスDPを生成する。そして、アドレスドライバ55は、かかる画素データパルスDPを1表示ライン分(m個)ずつ、各書込走査パルスSPWの印加タイミングに同期して列電極D1〜Dmに印加して行く。この際、上記書込走査パルスSPWと同時に、点灯モードに設定させるべき高電圧の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルPC内の行電極X及びY間にも微弱な放電が生起される。つまり、書込走査パルスSPWが印加された後、行電極X及びY間には上記ベースパルスBP-及びBP+に応じた電圧が印加されるが、この電圧は各放電セルPCの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルPC内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスBP-及びベースパルスBP+による電圧印加だけで、行電極X及びY間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルPCは、その行電極Y近傍に正極性の壁電荷、行電極X近傍に負極性の壁電荷、列電極D近傍に負極性の壁電荷が各々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスSPWと同時に、消灯モードに設定させるべき低電圧(0ボルト)の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極X及びY間における放電も生じることはない。よって、この放電セルPCは、その直前までの状態、すなわち、第2リセット行程R2において初期化された消灯モードの状態を維持する。
第2選択書込アドレス行程W2Wにおいて、行電極Ynに印加される書込走査パルスSPWと同時に最終の画素データパルスDPが列電極D1〜Dmに印加され、その最終の画素データパルスDPの印加が終了すると、その直後に列電極D1〜Dmには補助パルスHPが印加される。補助パルスHPは画素データパルスDPと同一の正極性の電位を有するパルスである。その補助パルスHPは次のサスティン行程Iの最初のサスティンパルスIPの印加直前までのパルス幅を有する。
次に、サブフィールドSF2のサスティン行程Iでは、Y電極ドライバ53が、正極性のピーク電位を有するサスティンパルスIPを1パルス分だけ発生しこれを行電極Y1〜Yn各々に同時に印加する。X電極ドライバ51は、図12に示したように、行電極Y1〜Yn各々に印加されるサスティンパルスIPの立ち上がり期間には行電極X1〜Xnをフローティング状態とし、その後のサスティンパルスIPの残りの印加期間には行電極X1〜Xnを接地電位(0ボルト)の状態に設定する。行電極X1〜Xn各々の電位は図12に示したように、そのフローティング状態において行電極Y1〜Yn各々の電位の上昇に追従して上昇し、行電極Y1〜Yn各々の電位が電位Vsにクランプされると徐々に降下して接地電位に達する。この結果、行電極X1〜XnにはパルスIP’が生じる。
サブフィールドSF2のサスティン行程Iでは、上記サスティンパルスIPの印加に応じて、点灯モード状態にある放電セルPC内の行電極X及びY間においてサスティン放電が生起される。そのサスティン放電に伴って蛍光体層17から照射される光が前面透明基板10を介して外部に照射されることにより、このサブフィールドSF1の輝度重みに対応した表示発光が為される。また、そのスティンパルスIPの印加に応じて、点灯モード状態にある放電セルPC内の行電極Y及び列電極D間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルPC内の行電極Y近傍には負極性の壁電荷、行電極X及び列電極D各々の近傍には各々正極性の壁電荷が形成される。
そして、サスティンパルスIPの印加後、Y電極ドライバ53は、図15に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスCPを行電極Y1〜Ynに印加する。かかる壁電荷調整パルスCPの印加に応じて、上記の如きサスティン放電の生起された放電セルPC内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルPC内の壁電荷の量が、次の選択消去アドレス行程WDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
次に、サブフィールドSF3〜SF14各々の選択消去アドレス行程WOでは、Y電極ドライバ53が、正極性の所定のピーク電位を有するベースパルスBP+を行電極Y1〜Yn各々に印加しつつ、図15に示す如き負極性のピーク電位を有する消去走査パルスSPDを行電極Y1〜Yn各々に順次択一的に印加して行く。なお、ベースパルスBP+の電位は、この選択消去アドレス行程WOの実行期間中に亘り、行電極X及びY間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程WOの実行期間中に亘り、X電極ドライバ51は、行電極X1〜Xn各々を接地電位(0ボルト)に設定する。又、この選択消去アドレス行程WDにおいて、アドレスドライバ55は、先ず、そのサブフィールドSFに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスDPに変換する。例えば、アドレスドライバ55は、放電セルPCを点灯モードから消灯モードに遷移させるべき論理レベル1の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスDPに変換する。一方、放電セルPCの現状態を維持させるべき論理レベル0の画素駆動データビットが供給された場合にはこれを低電圧(0ボルト)の画素データパルスDPに変換する。そして、アドレスドライバ55は、かかる画素データパルスDPを1表示ライン分(m個)ずつ、各消去走査パルスSPDの印加タイミングに同期して列電極D1〜Dmに印加して行く。この際、上記消去走査パルスSPDと同時に、高電圧で正極性の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルPCは、その行電極Y及びX各々の近傍に正極性の壁電荷、列電極D近傍に負極性の壁電荷が各々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスSPDと同時に、低電圧(0ボルト)の画素データパルスDPが印加された放電セルPC内の列電極D及び行電極Y間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルPCは、その直前までの状態(点灯モード、消灯モード)を維持する。
次に、サブフィールドSF3〜SF14各々のサスティン行程Iでは、X電極ドライバ51及びY電極ドライバ53が、そのサブフィールドの輝度重みに対応した回数(偶数回数)分だけ繰り返し、正極性のピーク電位を有するサスティンパルスIPを図15に示す如く行電極X及びY各々に交互に印加する。サスティンパルスIPが印加される度に、点灯モードに設定されている放電セルPC内の行電極X及びY間においてサスティン放電が生起される。この際、かかるサスティン放電に伴って蛍光体層17から照射される光が前面透明基板10を介して外部に照射されることにより、そのサブフィールドSFの輝度重みに対応した回数分の表示発光が為される。
ここで、サブフィールドSF3〜SF14各々のサスティン行程Iにおいて、最終のサスティンパルスIPに応じてサスティン放電が生起された放電セルPC内の行電極Y近傍には負極性の壁電荷、行電極X及び列電極D各々の近傍には正極性の壁電荷が形成される。かかる最終サスティンパルスIPの印加後、Y電極ドライバ53は、図15に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスCPを行電極Y1〜Ynに印加する。かかる壁電荷調整パルスCPの印加に応じて、上記の如きサスティン放電の生起された放電セルPC内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルPC内の壁電荷の量が、次の選択消去アドレス行程WDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
そして、最終のサブフィールドSF14の最後尾において、Y電極ドライバ53は、負極性のピーク電位を有する消去パルスEPを全ての行電極Y1〜Ynに印加する。かかる消去パルスEPの印加に応じて、点灯モード状態にある放電セルPCのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルPCは消灯モードの状態に遷移する。
以上の如き駆動を、図14に示す如き16通りの画素駆動データGDに基づいて実行する。
先ず、黒表示(輝度レベル0)を表現する第1階調よりも1段階だけ高輝度を表す第2階調では、図14に示す如く、サブフィールドSF1〜SF14の内のSF1のみで放電セルPCを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルPCを微小発光放電させる(□にて示す)。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、1回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「1」とした場合、第2階調では、輝度レベル「1」よりも低い輝度レベル「α」に対応した輝度が表現される。
次に、かかる第2階調よりも1段階だけ高輝度を表す第3階調では、サブフィールドSF1〜SF14の内のSF2のみで放電セルPCを点灯モードに設定させる為の選択書込アドレス放電を生起させ(二重丸にて示す)、次のサブフィールドSF3で放電セルPCを消灯モードに遷移させる為の選択消去アドレス放電を生起させる(黒丸にて示す)。よって、第3階調では、サブフィールドSF1〜SF14の内のSF2のサスティン行程Iのみで1回分のサスティン放電に伴う発光が為され、輝度レベル「1」に対応した輝度が表現される。
次に、かかる第3階調よりも1段階だけ高輝度を表す第4階調では、先ず、サブフィールドSF1において、放電セルPCを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルPCを微小発光放電させる(□にて示す)。更に、かかる第4階調では、サブフィールドSF1〜SF14の内のSF2のみで放電セルPCを点灯モードに設定させる為の選択書込アドレス放電を生起させ(二重丸にて示す)、次のサブフィールドSF3で放電セルPCを消灯モードに遷移させる為の選択消去アドレス放電を生起させる(黒丸にて示す)。よって、第4階調では、サブフィールドSF1にて輝度レベル「α」の発光が為され、SF2にて輝度レベル「1」の発光を伴うサスティン放電が1回分だけ実施されるので、輝度レベル「α」+「1」に対応した輝度が表現される。
又、第5階調〜第16階調各々では、サブフィールドSF1において放電セルPCを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルPCを微小発光放電させる(□にて示す)。そして、その階調に対応した1のサブフィールドのみで放電セルPCを消灯モードに遷移させる為の選択消去アドレス放電を生起させる(黒丸にて示す)。よって、第5階調〜第16階調各々では、サブフィールドSF1にて上記微小発光放電が生起され、SF2にて1回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々(白丸にて示す)でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第5階調〜第16階調各々では、輝度レベル「α」+「1フィールド(又は1フレーム)表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。従って、図13〜図15に示される駆動によれば、輝度レベル「0」〜「255+α」なる輝度範囲を図14に示す如き16段階にて表すことが可能となるのである。
この際、図13〜図15に示される駆動では、最も輝度重みが小なるサブフィールドSF1において表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。かかる微小発光放電は、列電極D及び行電極Y間で生起される放電である為、行電極X及びY間で生起されるサスティン放電に比べてその放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示(輝度レベル0)よりも1段階だけ高輝度を表す(第2階調)場合には、サスティン放電によってこれを表す場合に比して輝度レベル0との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第2階調においては、サブフィールドSF1に後続するSF2の第2リセット行程R2ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。なお、図14に示される発光パターンの駆動では、第4階調以降の各階調においてもサブフィールドSF1において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第3階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度(輝度レベルα)である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第4階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
ここで、図15に示される駆動では、先頭のサブフィールドSF1の第1リセット行程R1において、列電極Dを陰極側、行電極Yを陽極側とした電圧を両電極間に印加することにより、行電極Yから列電極Dに向けて電流が流れる列側陰極放電を第1リセット放電として生起させるようにしている。よって、かかる第1リセット放電時には、放電ガス内の陽イオンが列電極Dへ向かう際に、図5に示す如き蛍光体層17内に含まれている二次電子放出材料としてのMgO結晶体に衝突して、このMgO結晶体から二次電子を放出させる。特に、PDP50では、MgO結晶体を図5に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により放電セルPCの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
又、図15に示される駆動では、図3に示す如き前面透明基板10側に形成されている行電極Y、及び背面基板14側に形成されている列電極D間でリセット放電を生起させている。よって、共に前面透明基板10側に形成されている行電極X及びY間でリセット放電を生起させる場合に比して、前面透明基板10側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
又、プラズマディスプレイパネルとしてのPDP50には、各放電セルPC内の前面透明基板10側に形成されている酸化マグネシウム層13内のみならず、背面基板14側に形成されている蛍光体層17内にも、図5に示す如く、二次電子放出材料としてCL発光MgO結晶体を含ませるようにしている。
よって、酸化マグネシウム層13のみにCL発光MgO結晶体を含ませた放電セルでの列側陰極放電(図9に示す)に比して、弱い放電を短期間内に終息させることが可能となる(図10に示す)。従って、放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
又、図15に示される駆動では、サブフィールドSF2のサスティン行程Iでは、サスティンパルスIPを1回だけ印加することにより、サスティン放電の回数を1回だけにして、低輝度画像に対する表示再現性を高めている。なお、この1回分のサスティンパルスIPに応じて生起されたサスティン放電の終息後、行電極Y近傍には負極性の壁電荷、列電極D近傍には正極性の壁電荷が各々形成された状態となる。これにより、図15に示すように、サブフィールドSF3の選択消去アドレス行程WDにおいて、列側陽極放電を選択消去アドレス放電として生起させることが可能となる。この際、図15に示される駆動では、サブフィールドSF3〜SF14各々のサスティン行程Iでは、サスティンパルスIPの印加回数を偶数としている。よって、各サスティン行程Iの終了直後は、行電極Y近傍に負極性の壁電荷、列電極D近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Iに引き続き実施される選択消去アドレス行程WDでは、列側陽極放電が可能となる。従って、列電極Dに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ55の高コスト化を防げる。
サブフィールドSF2の第2選択書込アドレス行程W2Wの最終のスキャンパルスSPWの印加直後から先頭のサスティンパルスIP印加直前までの第1の期間においてパルスHPが列電極D1〜Dmに印加される。これにより、微小な列側陰極放電の発生を防ぎ、選択書込アドレス行程WW後の先頭のサスティンパルスIPにて安定したサスティン放電を生起させるようにすることができる。また、サブフィールドSF2のサスティン行程Iにおいては、サスティンパルスIPを行電極Y1〜Ynに印加する際には、行電極Y1〜Yn各々の電位の上昇過程(前縁期間)において、行電極X1〜Xnの電位が行電極Y1〜Ynの電位に追従してパルスIP’が生じるので、その前縁期間での行電極Yと列電極Dとの間の列側陰極放電を防止することができる。よって、選択書込アドレス行程W2Wの時のアドレス放電にバラツキがあっても、すなわち、壁電荷の形成状態に放電セル毎にバラツキがあったとしても、先頭のサスティンパルスIPによるサスティン放電を確実に生起することができ、ほぼ同一の輝度レベルを得ることができる。
なお、かかる微小な列側陰極放電は、行電極YへのベースパルスBP-が正極性側へ立ち上がる期間で発生し易い。これは行電極Yと列電極Dとの間の電位差がこの立ち上がりで少なくなるためであると思われる。以上の点を鑑みると、図15に示した実施例では最終のスキャンパルスSPWの印加後から先頭のサスティンパルスIPの印加前までの第1の期間に補助パルスHPを印加する形態を示したが、それに代えて、少なくともベースパルスBP-の立ち上がり期間(図15のサブフィールドSF2の選択書込アドレス行程W2Wとサスティン行程Iとの境界線Bを含む期間)にのみを第1の期間として補助パルスHPを印加する構成であっても微小な列側陰極放電の発生を防ぐことができる。
また、図15に示される第1リセット行程R1及び第2リセット行程R2では、全ての放電セルに対して一斉にリセット放電を生起させるようにしているが、各々が複数の放電セルからなる放電セルブロック毎に、リセット放電を時間的に分散させて実施するようにしても良い。
更に、図15に示される第1リセット行程R1では、その前半部においてリセットパルスRP1Y1を行電極Y1〜Ynへ印加することにより列側陰極放電として、第1リセット放電を生起させるようにしているが、これを省略しても良い。
例えば、図16に示す如く、第1リセット行程R1の前半部では行電極Y1〜Ynを接地電位に固定する。
すなわち、第1リセット行程R1の前半部における、行電極Yから列電極Dへの列側陰極放電の目的は、第1選択書込アドレス行程W1Wでの書込放電を安定化させる為の荷電粒子を放出されることになる。しかしながら、例えば、図5や図13に示したようなCL発光MgO結晶を含むMgO結晶体を蛍光体層内に含ませる構成を採用した場合には、このような構成を採用しない場合に比べて書込放電が安定化する。従って、第1リセット行程R1の前半部では行電極Y及び列電極D共に接地電位として列側陰極放電を生起させない構成を採用することが可能となる。この場合には行電極Xについても図16の如く接地電位レベルとする。なお、この場合にも、第1リセット行程R1の終了後、その直前のフィールドの消去行程Eでの消去パルスEPによる放電及びリセットパルスRP1Y2の印加による放電によって全放電セルは消灯モード状態になる。この際、図16に示される第2リセット行程R2の前半部におけるリセットパルスRP2Y1の印加による列側陰極放電に関しては、このリセット放電によって放出される荷電粒子は主に第2選択書込アドレス行程W2Wでの書込放電を安定化させる為に作用する。よって、第2リセット行程R2の前半部においてリセットパルスRP2Y1の印加による列側陰極放電を省略すると、第2選択書込アドレス行程W2Wで書込ミスが発生した場合には、サブフィールドSF2以降の全サブフィールドにおいてサスティン放電を生起させることができなくなる。そこで、第2リセット行程R2の前半部については、リセットパルスRP2Y1の印加による列側陰極放電を実施する方が好ましい。
この図16の実施例においても、第2選択書込アドレス行程W2Wの最終のスキャンパルスSPWの印加直後から先頭のサスティンパルスIP印加直前までの第1の期間においてパルスHPが列電極D1〜Dmに印加される。その先頭のサスティンパルスIPの前縁期間において行電極X1〜Xnがフローティング状態にされる。よって、先頭のサスティンパルスIPによるサスティン放電が安定するので、選択書込アドレス行程W2Wの時のアドレス放電にバラツキがあっても、すなわち、壁電荷の形成状態に放電セル毎にバラツキがあったとしても、先頭サスティンパルスによるサスティン放電を生起することができる。
なお、上記した各実施例においては、パルスIP’を生成させるために行電極Y1〜Ynに印加されるサスティンパルスIPの前縁期間に行電極X1〜Xnをフローティング状態にしているが、これに限定されない。例えば、専用電源を用いて図17に示すように、方形のパルスIP’を生成しても良い。この場合にはそのパルスIP’の電位及びパルス幅各々を任意に設定することができるので、行電極Y1〜Ynに印加されるサスティンパルスIPの前縁期間でサスティン放電が生じないように確実に制御することができる。また、行電極X1〜Xnに印加されるサスティンパルスを利用しても良い。例えば、図18に示すように、行電極Y1〜Ynに印加されるサスティンパルスIPYの前縁期間にのみX電極ドライバ51によって行電極X1〜XnにサスティンパルスIPXを部分的に印加するのである。結果として共振作用により形成されるサスティンパルスIPXの立ち上がり部分だけがパルスIP’として得られる。また、図19に示すように、サスティンパルスIPXの立ち下がり時にサスティンパルスIPYが立ち上がるようなタイミングでサスティンパルスIPXIPXを生成しても良い。このように行電極X1〜Xnに印加されるサスティンパルスを利用してパルスIP’を得る方法ではX電極ドライバ51の回路をそのまま用いるので特にコストが掛からないという利点がある。
13 酸化マグネシウム層
17 蛍光体層
50 PDP
51 X電極ドライバ
53 Y電極ドライバ
55 アドレスドライバ
56 駆動制御回路
17 蛍光体層
50 PDP
51 X電極ドライバ
53 Y電極ドライバ
55 アドレスドライバ
56 駆動制御回路
Claims (20)
- 放電空間を介して前面基板と背面基板とが対向配置され、前記前面基板と前記背面基板との間に、複数の行電極対と、前記複数の行電極対に対して交差する方向に延びて行電極対との各交差部分の放電空間に放電セルを形成する複数の列電極と、前記列電極に対向する前記背面基板上の前記放電セル内に蛍光体層が設けられたプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における1フィールドの表示期間を各重み付けに対応した複数のサブフィールドに分割した際の各サブフィールドにおいて、前記映像信号に対応した画素データに応じて前記放電セルを選択的にアドレス放電せしめて点灯モード又は消灯モードに設定するアドレス行程と、前記行電極対を構成する行電極に維持パルスを印加することによって前記発光状態の放電セルに対してのみに前記重み付けに対応した回数の放電を生起せしめる維持発光行程を実行し、
前記アドレス行程において前記行電極対の一方の行電極に印加される最終スキャンパルスの印加後から前記維持発光行程において印加される先頭維持パルスの印加開始時までの間の第1の期間にて、前記列電極に前記維持パルスと同極性の補助パルスを印加することを特徴とするプラズマディスプレイパネルの駆動方法。 - 前記先頭維持パルスは前記印加開始時から前記維持パルスの定格電位へのクランプまでの間で電位が上昇する前縁部を有し、前記一方の行電極に対する前記先頭維持パルスの前記前縁部に対応する第2の期間に、前記行電極対の他方の行電極に対して前記先頭維持パルスと同極性の補助電位を加えることを特徴とする請求項1記載のプラズマディスプレイパネルの駆動方法。
- 前記第2の期間に、前記他方の行電極をフローティング状態とすることにより、前記他方の行電極に補助電位が加わることを特徴とする請求項2記載のプラズマディスプレイパネルの駆動方法。
- 前記第2の期間に、前記他方の行電極に対して一定電位を印加することにより、前記他方の行電極に補助電位が加わることを特徴とする請求項2記載のプラズマディスプレイパネルの駆動方法。
- 前記第2の期間に、前記他方の行電極に対して前記維持パルスを印加することにより、前他方の行電極に補助電位が加わることを特徴とする請求項2記載のプラズマディスプレイパネルの駆動方法。
- 前記複数のサブフィールドのうちの1のサブフィールドでは、前記アドレス行程の直前に前記放電セルを点灯モード及び消灯モードの内の一方の状態に初期化するリセット行程が実行され、
前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項1記載のプラズマディスプレイパネルの駆動方法。 - 前記1のサブフィールドは、前記1フィールドの先頭に設けられたサブフィールドであり、前記1フィールド中で前記1のサブフィールドにおいてのみで、前記リセット行程が実行されることを特徴とする請求項6記載のプラズマディスプレイパネルの駆動方法。
- 前記1のサブフィールドの直前に設けられた前記1フィールドの先頭に設けられた先頭サブフィールドでは、前記アドレス行程の直前に前記放電セルを点灯モード及び消灯モードに内の一方の状態に初期化するリセット行程が実施されることを特徴とする請求項6記載のプラズマディスプレイパネルの駆動方法。
- 前記先頭サブフィールドの前記リセット行程では、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項8記載のプラズマディスプレイパネルの駆動方法。
- 前記1フィールド中で前記先頭サブフィールド及び前記1のサブフィールドにおいてのみで前記リセット行程が実行されることを特徴とする請求項8記載のプラズマディスプレイパネルの駆動方法。
- 前記先頭サブフィールドにおける前記アドレス行程の直後において、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより、前記先頭サブフィールドにおける前記アドレス行程にて点灯モードに設定された放電セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させる微小発光行程を実行することを特徴とする請求項8記載のプラズマディスプレイパネルの駆動方法。
- 前記微小発光放電は、輝度レベル0よりも1段階だけ高輝度な階調に対応した発光を伴う放電であることを特徴とする請求項11記載のプラズマディスプレイパネルの駆動方法。
- 前記蛍光体層には、蛍光体材料と二次電子放出材料とが含まれることを特徴とする請求項1記載のプラズマディスプレイパネルの駆動方法。
- 前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項13記載のプラズマディスプレイパネルの駆動方法。
- 前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項14記載のプラズマディスプレイパネルの駆動方法。
- 前記酸化マグネシウム結晶体が、気相酸化法によって生成された酸化マグネシウム単結晶体であることを特徴とする請求項15記載のプラズマディスプレイパネルの駆動方法。
- 前記放電空間内において前記二次電子放出材からなる粒子が放電ガスに接触していることを特徴とする請求項13記載のプラズマディスプレイパネルの駆動方法。
- 前記酸化マグネシウム結晶体が2000Å以上の粒径であることを特徴とする請求項15記載のプラズマディスプレイパネルの駆動方法。
- 前記アドレス行程は、前記放電セルを選択的にアドレス放電せしめて発光状態に設定する選択書込アドレス行程であることを特徴とする請求項1記載のプラズマディスプレイパネルの駆動方法。
- 前記第1の期間は前記アドレス行程にて前記一方の行電極に印加される負極性のベース電位が正極性側へ立ち上がる期間を少なくとも含むことを特徴とする請求項1記載のプラズマディスプレイパネルの駆動方法。
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US12/119,162 US20080284686A1 (en) | 2007-05-16 | 2008-05-12 | Method of driving plasma display panel |
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