KR100890371B1

KR100890371B1 - 세라믹 다층기판 및 그 제조방법

Info

Publication number: KR100890371B1
Application number: KR1020077005406A
Authority: KR
Inventors: 오사무 치카가와
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2004-10-29
Filing date: 2005-10-25
Publication date: 2009-03-25
Also published as: US8124883B2; EP1806958A4; CN101049058B; US7655103B2; JP4310468B2; JPWO2006046554A1; KR20070042572A; CN101049058A; US20070184251A1; WO2006046554A1; EP1806958A1; US20100092742A1

Abstract

특허문헌 1, 2에 기재된 다층 세라믹 기판의 경우에는, 칩형 세라믹 전자부품을 내장한 세라믹 그린시트의 적층체를 소성하여 다층 세라믹 기판을 얻기 때문에, 소성에 의해 얻어진 다층 세라믹 기판의 내장 칩형 세라믹 전자부품에 크랙이 생기거나, 경우에 따라서는 칩형 세라믹 전자부품이 파괴되는 일마저 있었다. 본 발명의 세라믹 다층기판의 제조방법은, 복수의 세라믹 그린시트(111A)를 적층하여 이루어지는 세라믹 그린 적층체(111)와, 이 세라믹 그린 적층체(111)의 내부에 배치되어, 외부단자 전극부(113B)를 갖는 칩형 세라믹 전자부품(113)을, 동시에 소성함으로써, 칩형 세라믹 전자부품(13)을 내장한 세라믹 다층기판(10)을 제조할 때에, 칩형 세라믹 전자부품(113)과 세라믹 그린 적층체(111)의 사이에 미리 페이스트층(115)을 개재시켜서 이들 3자를 소성한다.

Description

세라믹 다층기판 및 그 제조방법{CERAMIC MULTILAYER SUBSTRATE AND ITS PRODUCING METHOD}

본 발명은 세라믹 다층기판 및 그 제조방법에 관한 것으로서, 더욱 상세하게는, 칩형 세라믹 전자부품을 내장하는 세라믹 다층기판 및 그 제조방법에 관한 것이다.

종래의 이러한 종류의 기술로서는 특허문헌 1에 기재된 전자부품 내장 다층 세라믹 기판이나, 특허문헌 2에 기재된 다층 세라믹 기판 및 그 제조방법이 있다.

특허문헌 1에 기재된 전자부품 내장 다층 세라믹 기판은, 다층 세라믹 기판과, 다층 세라믹 기판 내의 오목부 또는 관통공으로 형성되는 공간 내에 수용된 칩형 세라믹 전자부품과, 다층 세라믹 기판의 층간 또는 공간 내에 설치되어 있는 상기 칩형 전자부품을 배선하고 있는 도체로 구비되어 있다. 이와 같이 다층 세라믹 기판 내의 공간 내에 칩형 전자부품을 수용하기 때문에, 평면성을 악화시키지 않고, 원하는 형상의 다층 세라믹 기판이 얻어진다.

특허문헌 2에 기재된 다층 세라믹 기판 및 그 제조방법의 경우에는, 세라믹 기능소자를 미리 소성해서 얻어진 플레이트상의 소결체 플레이트(칩형 세라믹 전자부품에 상당함)를 가지고, 콘덴서 소자, 인덕터 소자 및 저항소자 등의 기능소자를 제작해 두고, 이들의 기능소자를 미소결 복합 적층체 내에 내장시킨다. 미소결 복합 적층체는, 기체용 그린층과, 난소결성 재료를 함유하는 구속층과, 배선 도체를 구비하고 있고, 이것을 소성했을 때, 구속층의 작용에 의해 기체용 그린층은 주면방향에서의 수축이 억제된다. 구속층을 사용한 무수축 공법에 의해 소성하기 때문에, 세라믹 기능소자를 내장한 상태에서 미소결 복합 적층체를 문제 없이 소성할 수 있음과 아울러, 세라믹 기능소자와 기체용 그린층의 사이에서 성분의 상호확산이 생기지 않아, 기능소자의 특성이 소성후에도 유지된다.

특허문헌 1: 일본 특허공고 평06-32378호 공보

특허문헌 2: 일본 특허공개 2002-084067호 공보

그러나, 특허문헌 1 및 특허문헌 2에 기재된 다층 세라믹 기판의 경우에는, 칩형 세라믹 전자부품을 내장한 세라믹 그린시트의 적층체를 소성해서 다층 세라믹 기판을 얻기 때문에, 소성에 의해 얻어진 다층 세라믹 기판의 내장 칩형 세라믹 전자부품에 크랙이 생기거나, 경우에 따라서는 칩형 세라믹 전자부품이 파괴되는 일조차 있었다. 이 현상은, 구속층을 사용한 무수축 공법에 있어서도 확인되었다. 또한 이들의 다층 세라믹 기판은, 칩형 세라믹 전자부품과 세라믹 그린시트가 밀착된 상태에서 소성되기 때문에, 칩형 세라믹 전자부품과 세라믹층 사이에 있어서의 재료성분의 상호 확산을 방지하는 것이 어렵고, 특허문헌 2에 기재된 기술에서조차도 칩형 전자부품의 특성이 저하될 우려가 있었다.

또한 특허문헌 1에 기재된 바와 같이, 칩형 세라믹 전자부품을 수납하는 오목부 또는 관통공이 캐비티로서 형성되어 있는 다층 세라믹 기판의 경우에는, 기판강도가 캐비티의 부분에서 현저하게 저하된다고 하는 문제도 있었다.

본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로서 칩형 세라믹 전자부품에 크랙 등의 손상이 없고, 또한 칩형 세라믹 전자부품의 특성이 저하되는 일이 없는, 신뢰성이 높은 세라믹 다층기판 및 그 제조방법을 제공하는 것을 목적으로 하고 있다.

본 발명자는, 세라믹 다층기판에 내장된 칩형 세라믹 전자부품이 손상되는 원인에 대해서 여러가지로 검토한 결과, 이하의 지견을 얻었다.

즉 세라믹 다층기판의 세라믹층과 칩형 세라믹 전자부품의 열팽창계수가 크게 다른 경우에 칩형 세라믹 전자부품에 크랙이 발생하거나, 파손되거나 하는 것을 알았다. 무수축 공법을 채용함으로써 기판의 면방향의 수축을 억제하면, 수축하지 않는 칩형 세라믹 전자부품을 내장시킬 수 있다. 그런데, 적층 세라믹 콘덴서 등의 칩형 세라믹 전자부품은 고유전율 재료로 구성되어 있는 것이 많고, 고유전율 재료는 일반적으로 열팽창계수가 크다. 이것에 대하여 세라믹층이 되는 세라믹 그린층의 재료는, 저유전율 재료로 구성되는 것이 많고, 저유전율 재료는 일반적으로 열팽창계수가 작다.

그 때문에 칩형 세라믹 전자부품과 세라믹 그린층이 밀착된 상태에서 이들을 소성한 후, 상온까지 냉각하면, 냉각시에 칩형 세라믹 전자부품이 세라믹층보다 크게 수축하여, 세라믹층으로부터 칩형 세라믹 전자부품에 대하여 인장력이 작용한다. 칩형 세라믹 전자부품은, 세라믹 재료에 의해 형성되어 있지만, 세라믹 재료는 인장응력에 대하여 약하기 때문에, 세라믹층으로부터의 인장력에 의해 크랙이 발생하거나, 파손되거나 한다. 이 때문에, 세라믹 다층기판에 내장시키는 칩형 세라믹 전자부품의 구성 재료가 제한되게 된다. 바꾸어 말하면, 칩형 세라믹 전자부품과 세라믹층이 밀착되어 있지 않으면, 칩형 세라믹 전자부품이 손상되거나, 칩형 세라믹 전자부품의 구성 재료가 제한되거나 하는 문제를 해소할 수 있다.

본 발명은, 상기 지견에 기초해서 이루어진 것으로, 본원 발명의 일 실시예에 의한 세라믹 다층기판의 제조방법은, 복수의 세라믹 그린층을 적층해서 이루어지는 세라믹 그린 적층체와, 이 세라믹 그린 적층체의 내부에 배치되어, 세라믹 소결체를 소체로 하고 또한 단자전극을 갖는 칩형 세라믹 전자부품을, 동시에 소성함으로써, 칩형 세라믹 전자부품을 내장하는 세라믹 다층기판을 제조하는 방법으로서, 상기 칩형 세라믹 전자부품과 상기 세라믹 그린 적층체 사이에 미리 밀착 방지재를 개재시켜, 상기 세라믹 그린 적층체, 상기 칩형 세라믹 전자부품 및 상기 밀착 방지재를 소성하는 것을 특징으로 하는 것이다.

또한 본 발명의 일 실시예에 의한 세라믹 다층기판의 제조방법은, 상기 밀착 방지재를 상기 세라믹 소결체의 표면에 부여하는 공정을 구비한 것을 특징으로 하는 것이다.

또한 본 발명의 일 실시예에 의한 세라믹 다층기판의 제조방법은, 상기 밀착 방지재로서, 상기 세라믹 그린층의 소결온도 이하에서 연소 또는 분해되는 수지를 사용하는 것을 특징으로 하는 것이다.

또한 본 발명의 일 실시예에 의한 세라믹 다층기판의 제조방법은, 상기 밀착 방지재로서, 상기 세라믹 그린층의 소결 온도에서는 실질적으로 소결되지 않는 세라믹 분말을 사용하는 것을 특징으로 하는 것이다.

또한 본 발명의 일 실시예에 의한 세라믹 다층기판의 제조방법은, 상기 세라믹 그린층을 저온소결 세라믹 재료에 의해 형성하고, 상기 세라믹 그린 적층체의 내부에 은 또는 동을 주성분으로 하는 도체 패턴을 형성하는 것을 특징으로 하는 것이다.

또한 본 발명의 일 실시예에 의한 세라믹 다층기판의 제조방법은, 상기 세라믹 그린 적층체의 한쪽의 주면 또는 양 주면에, 상기 세라믹 그린층의 소결 온도에서는 실질적으로 소결되지 않는 난소결성 분말로 이루어지는 수축억제층을 부여하는 공정을 구비한 것을 특징으로 하는 것이다.

삭제

(발명의 효과)

본 발명에 의하면, 칩형 세라믹 전자부품에 크랙 등의 손상이 없고, 또한 칩형 세라믹 전자부품의 특성이 저하되는 일이 없는, 신뢰성이 높은 세라믹 다층기판 및 그 제조방법을 제공할 수 있다.

도 1의 (a), (b)부분은 각각 본 발명의 세라믹 다층기판의 일실시형태를 도시한 도면이고, (a)부분은 그 전체를 나타내는 단면도, (b)부분은 (a)부분의 주요부를 확대해서 나타내는 단면도이다.

도 2의 (a)∼(c)부분은 각각 도 1에 나타내는 세라믹 다층기판의 제조공정의 주요부를 나타내는 공정도이고, (a)부분은 세라믹 그린시트를 나타내는 단면도, (b)부분은 (a)부분에 나타내는 세라믹 그린시트에 칩형 세라믹 전자부품을 적재하는 상태를 나타내는 단면도, (c)부분은 (b)부분에 나타내는 칩형 세라믹 전자부품을 확대해서 나타내는 단면도이다.

도 3은 도 1에 나타내는 세라믹 다층기판의 제조공정이며, 세라믹 그린 적층체를 형성하는 공정을 나타내는 단면도이다.

도 4의 (a)∼(c)부분은 각각 도 1에 나타내는 세라믹 다층기판의 제조공정이고, (a)부분은 소성전의 세라믹 그린 적층체를 나타내는 단면도, (b)부분은 소성후의 세라믹 다층기판을 나타내는 단면도, (c)부분은 (b)부분에 나타내는 세라믹 다층기판에 표면실장 부품을 탑재한 상태를 나타내는 단면도이다.

도 5의 (a), (b)부분은 각각 본 발명의 세라믹 다층기판의 다른 실시형태를 도시한 도면이고, (a)부분은 그 전체를 나타내는 단면도, (b)부분은 (a)부분의 주요부를 확대해서 나타내는 단면도이다.

도 6의 (a), (b)부분은 각각 도 5에 나타내는 세라믹 다층기판의 제조방법의 주요부를 도시한 도면이고, (a)부분은 칩형 세라믹 전자부품을 내장시키기 직전을 나타내는 단면도, (b)부분은 내장시킨 직후를 나타내는 단면도이다.

도 7은 본 발명의 세라믹 다층기판의 또 다른 실시형태의 주요부를 확대해서 나타내는 단면도이다.

도 8은 본 발명의 세라믹 다층기판의 또 다른 실시형태의 주요부를 확대해서 나타내는 단면도이다.

도 9는 본 발명의 세라믹 다층기판의 또 다른 실시형태의 주요부를 확대해서 나타내는 단면도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 10A, 10B, 10C, 10D : 세라믹 다층기판

11 : 세라믹 적층체

11A : 세라믹층

12 : 도체 패턴

13, 113 : 칩형 세라믹 전자부품

13A : 외부단자 전극(단자전극)

15 : 분말층(미소결 분말)

16, 16A : 구속층(수축 억제층)

111 : 세라믹 그린 적층체

111A : 세라믹 그린시트(세라믹 그린층)

115 : 페이스트층(밀착 방지재)

V : 공극

이하, 도 1∼도 9에 나타내는 실시형태에 기초하여 본 발명을 설명한다.

제1실시형태

본 실시형태의 세라믹 다층기판(10)은, 도 1의 (a)부분에 나타내는 바와 같이, 복수의 세라믹층(11A)이 적층되고 또한 내부도체 패턴(12)이 형성된 세라믹 적층체(11)와, 상하의 세라믹층(11A)의 계면에 복수 배치되어, 세라믹 소결체를 소체로 하고 또한 그 양단부에 외부단자 전극(13A)을 갖는 칩형 세라믹 전자부품(13)을 구비해서 구성되어 있다. 또한 세라믹 적층체(11)의 양 주면(상하 양면)에는 각각 표면전극(14, 14)이 형성되어 있다.

세라믹 적층체(11)의 한쪽의 주면(본 실시형태에서는 상면)에는 표면전극(14) 을 통해서 복수의 표면실장 부품(20)이 실장되어 있다. 표면실장 부품(20)으로서는, 반도체소자, 갈륨비소 반도체소자 등의 능동소자나 콘덴서, 인덕터, 저항 등의 수동소자 등이 땜납이나 도전성 수지를 통해서, 혹은 Au, Al, Cu 등의 본딩와이어를 통해서 세라믹 적층체(11) 상면의 표면전극(14)에 전기적으로 접속되어 있다. 칩형 세라믹 전자부품(13)과 표면실장 부품(20)은, 표면전극(14) 및 내부도체 패턴(12)을 통해서 서로 전기적으로 접속되어 있다. 이 세라믹 다층기판(10)은, 다른쪽의 주면(본 실시형태에서는 하면)의 표면전극(14)을 통해서 모기판(mother board) 등의 실장기판에 실장할 수 있다.

그리고, 세라믹 적층체(11)를 구성하는 세라믹층(11A)의 재료는, 세라믹 재료이면 특별히 제한되지 않지만, 예를 들면 저온소결 세라믹(LTCC:Low Temperature Co-fired Ceramic) 재료가 바람직하다. 저온소결 세라믹 재료란, 1050℃이하의 온도에서 소결가능하며, 비저항이 작은 은이나 동 등과 동시소성이 가능한 세라믹 재료이다. 저온소결 세라믹으로서는, 구체적으로는, 알루미나나 포스터라이트(forsterite) 등의 세라믹 분말에 붕규산계 유리를 혼합해서 이루어지는 유리 복합계 LTCC 재료, ZnO-MgO-Al₂O₃-SiO₂계의 결정화 유리를 사용한 결정화 유리 LTCC 재료, BaO-Al₂O₃-SiO₂계 세라믹 분말이나 Al₂O₃-CaO-SiO₂-MgO-B₂O₃계 세라믹 분말 등을 사용한 비유리계 LTCC 재료 등을 들 수 있다.

세라믹 적층체(11)의 재료로서 저온소결 세라믹 재료를 사용함으로써, 내부 도체 패턴(12) 및 표면전극(14)에 Ag 또는 Cu 등의 저저항이고 저융점을 가지는 금속을 사용할 수 있고, 세라믹 적층체(11)와 내부도체 패턴(12)을 1050℃이하의 저온에서 동시 소성할 수 있다.

또한 세라믹 재료로서, 고온소결 세라믹(HTCC:High Temperature Co-fired Ceramic) 재료를 사용할 수도 있다. 고온소결 세라믹 재료로서는, 예를 들면 알루미나, 질화알루미늄, 뮬라이트, 그 밖의 재료에 유리 등의 소결조재를 첨가하여, 1100℃이상에서 소결된 것이 사용된다. 이 때, 내부도체 패턴(12) 및 표면전극(14)으로서는, 몰리브덴, 백금, 바나듐, 텅스텐, 니켈 및 이들의 합금으로부터 선택되는 금속을 사용한다.

세라믹 적층체(11)는, 도 1의 (a)부분에 나타내는 바와 같이, 그 내부에 형성된 내부도체 패턴(12)과, 그 상하 양면에 형성된 표면전극(14, 14)을 갖고 있다. 내부도체 패턴(12)은, 상하의 세라믹층(11A)의 계면을 따라 소정의 패턴으로 형성된 면내 도체(12A)와, 상하의 면내 도체(12A)를 접속하도록 소정의 패턴으로 배치해서 형성된 비어 도체(12B)로 형성되어 있다.

칩형 세라믹 전자부품(13)은, 도 1의 (a), (b)부분에 나타내는 바와 같이, 상하의 세라믹층(11A, 11A)의 계면에 배치되어, 그 외부단자 전극(13A)이 상하의 세라믹층(11A, 11A)의 계면에 형성된 면내 도체(12A)에 접속되어 있다. 면내 도체(12A)의 외부단자 전극(13A)과의 접속부(12C)는, 칩형 세라믹 전자부품(13)과 함께 하측의 세라믹층(11A)에 파고들어 단면형상이 외부단자 전극(13A)의 끝면의 대략 하부 절반부분으로부터 저면에 걸쳐서 대략 L자상으로 형성되어 있다. 또한 동 도면의 (b)부분에 확대해서 나타내는 바와 같이, 칩형 세라믹 전자부품(13)의 외부단자 전극(13A) 이외의 부분, 즉 세라믹 소체부(13B)와 세라믹층(11A) 사이에는 공극(V)이 형성되어, 세라믹 소체부(13B)가 세라믹층(11A)으로부터 이간되어 있다. 이 공극(V)은, 후술하는 바와 같이 소성공정에서 밀착 방지재를 통해서 형성되는 것으로, 소성시에 칩형 세라믹 전자부품(13)의 열팽창계수와 세라믹층(11)의 열팽창계수의 차에 기인하는 칩형 세라믹 전자부품(13)의 손상을 방지함과 아울러, 공극(V)을 통해서 세라믹 소체부(13B)와 세라믹층(11A) 사이의 재료 성분의 상호확산을 방지하는 기능을 갖고 있다.

칩형 세라믹 전자부품(13)으로서는, 특별히 제한되지 않지만, 예를 들면 티탄산바륨이나 페라이트 등의 1050℃이상, 또한 1200℃이상에서 소성된 세라믹 소결체를 소체로 한 것, 예를 들면 도 1의 (b)부분에 나타내는 적층 세라믹 콘덴서 이외에, 인덕터, 필터, 발룬, 커플러 등의 칩형 세라믹 전자부품을 사용할 수 있고, 이들의 칩형 세라믹 전자부품을 목적에 따라서 단수 혹은 복수 적당하게 선택해서 사용할 수 있다. 본 실시형태의 칩형 세라믹 전자부품(13)은, 동 도면에 나타나 있는 바와 같이, 복수의 세라믹층이 적층되어서 이루어지는 세라믹 소체부(13B)와, 상하의 세라믹층 사이에 개재되고 또한 좌우의 외부단자 전극(13A, 13A)으로부터 서로 대향하는 외부단자 전극(13A, 13A)을 향해서 각각 연장되는 복수의 내부전극(13C)을 갖고, 세라믹 소체부(13B)의 세라믹층과 그 상하의 내부전극(13C, 13C)에서 콘덴서가 형성되어 있다.

칩형 세라믹 전자부품(13)은, 도 1의 (a)부분에 나타내는 바와 같이, 세라믹 적층체(11) 내에 복수개 설치되어 있다. 복수개의 칩형 세라믹 전자부품(13)은, 각각 동일종인 것, 즉 세라믹층의 재료, 층의 두께, 적층수가 실질적으로 동일한 것으로, 동 도면에 나타내는 바와 같이 세라믹 적층체(11)의 상면으로부터 동일깊이의 세라믹층(11A) 상에 정리해서 배치되어 있다. 이와 같이 복수개의 칩형 세라믹 전자부품(13)이 동일 계면에 배치되어 있기 때문에, 소성시에 각 칩형 세라믹 전자부품(13)에 큰 압력이나 수축력이 작용해도, 이들의 압력은 모든 칩형 세라믹 전자부품(13)에 대하여 실질적으로 동일 크기로 작용하기 때문에, 복수개의 칩형 세라믹 전자부품(13) 사이의 특성값의 편차를 억제할 수 있다.

또한 복수개의 칩형 세라믹 전자부품(13)은, 도 1의 (b)부분에 나타내는 바와 같이, 각각의 세라믹 소체부(13B)의 세라믹층 및 내부전극(13C)이 세라믹층(11A)의 계면에 대하여 평행하게 배치되어 있다. 세라믹 소체부(13B)의 세라믹층이 세라믹층(11A)에 평행하기 때문에, 세라믹층(11A)의 계면에 대하여 수직인 방향의 압력이나 수축력이 작용해도, 이들의 압력은 칩형 세라믹 전자부품(13)이 벽개하는 방향에 대하여 수직으로 작용하기 때문에, 칩형 세라믹 전자부품(13)에 크랙이 발생하는 것을 방지할 수 있다.

또한 칩형 세라믹 전자부품(13)에 있어서, 그 두께를 A, 그 길이방향의 길이를 B로 정의하면, 두께(A)와 길이(B)는, 2≤(B/A)≤40의 관계를 만족시키는 것이 바람직하다. B/A가 2미만에서는 칩형 세라믹 전자부품(13)의 두께가 상대적으로 커져서 압축 작용에 의한 압전효과를 받기 쉬워지기 때문에, 특성값의 편차가 생기기 쉽고, 또한 B/A가 40을 넘으면 칩형 세라믹 전자부품(13)의 두께가 얇아져서 기계 적 강도가 약해지고, 가압시의 압력으로 깨지기 쉬워진다. 또한, 칩형 세라믹 전자부품의 두께란, 그 세라믹층의 적층방향의 두께이다.

또한 복수개의 칩형 세라믹 전자부품(13)은, 동일한 세라믹층(11A) 상에 배치되어 있는 것이 바람직하지만, 필요에 따라서 상하의 세라믹층(11A, 11A)의 계면 중 어느 장소에나 배치할 수도 있다. 복수개의 칩형 세라믹 전자부품(13)은, 상하의 다른 복수의 계면에 걸쳐서 복수 적층해서 배치해도 좋다. 각각의 복수개의 칩형 세라믹 전자부품(13)은, 목적에 따라서, 면내 도체(12A)의 접속부(12C)를 통해서 서로 직렬 및/또는 병렬로 접속되어, 세라믹 다층기판(10)의 다기능화, 고성능화를 실현할 수 있다.

또한 표면실장 부품(20)은, 도 1의 (a)부분에 나타낸 바와 같이 칩형 세라믹 전자부품(13)과 적당하게 조합시켜서 사용된다. 칩형 세라믹 전자부품(13)과 표면실장 부품(20)은 표면전극(14), 내부도체 패턴(12)을 통해서 서로 접속되어 있다. 표면실장 부품(20)이 집적회로 등의 전원 노이즈의 영향을 받기 쉬운 부품일 경우에는, 표면실장 부품(20)의 전원단자 및 접지단자의 바로 밑 근방에서 적층 세라믹 콘덴서를 칩형 세라믹 전자부품(13)으로서 접속함으로써, 집적회로 등의 표면실장 부품(20)의 단자배치의 제약을 받지 않고, 또한 별도 모기판에 칩형 세라믹 전자부품(예를 들면 적층 세라믹 콘덴서)을 실장하지 않고, 전원전압의 안정공급 및 출력의 발진 방지 등, 고효율로 노이즈 제거를 행할 수 있다.

이어서, 도 2∼도 4를 참조하면서 세라믹 다층기판(10)의 제조방법에 대하여 설명한다.

본 실시형태에서는 무수축 공법을 이용하여 세라믹 다층기판(10)을 제작할 경우에 대하여 설명한다. 무수축 공법이란, 세라믹 적층체(11)로서 세라믹 재료를 사용했을 경우에 세라믹 적층체의 소성전후에서 세라믹 적층체의 평면방향의 치수가 실질적으로 변화되지 않는 공법을 말한다.

본 실시형태에서는 우선, 예를 들면 저온소결 세라믹 재료를 포함하는 슬러리를 이용하여, 세라믹 그린시트를 소정 매수 제작한다. 또한 도 2의 (a), (b)부분에 나타내는 바와 같이, 세라믹 소결체를 소체로 하는 칩형 세라믹 전자부품(113)을 탑재하기 위한 세라믹 그린시트(111A)에는 소정의 패턴으로 비어 홀을 형성한다. 이들의 비어 홀 내에 예를 들면 Ag 또는 Cu를 주성분으로 하는 도전성 페이스트를 충전해서 비어 도체부(112B)를 형성한다. 또한 스크린 인쇄법을 이용하여 동종의 도전성 페이스트를 세라믹 그린시트(111A) 상에 소정의 패턴으로 도포하여, 면내 도체부(112A)를 형성하고, 면내 도체부(112A)와 비어 도체부(112B)를 적당하게 접속한다. 그 밖의 세라믹 그린시트(111A)도 이것과 동일 요령으로 제작한다.

또한, 소성시의 칩형 세라믹 전자부품에 대해서는 부호 「113」을 붙이고, 소성후의 강온시 이후의 칩형 세라믹 전자부품에 대해서는 부호 「13」을 붙여서 설명한다.

한편, 도 2의 (c)부분에 나타낸 바와 같이 세라믹 소결체를 소체로 하는 칩형 세라믹 전자부품(113)을 준비하고, 이 칩형 세라믹 전자부품(113)의 외부단자 전극부(113A) 이외의 세라믹 소체부(113B)의 전체 둘레면에 열분해성의 수지로 이루어지는 수지 페이스트를 밀착 방지재로서 도포하여, 두께 1∼30㎛의 페이스트 층(115)을 형성한다. 또한, 밀착 방지재는, 세라믹 소체부(113B)의 전체 둘레면에 형성되어 있는 것이 바람직하지만, 그 적어도 일부에 형성되어 있으면 된다. 특히, 큰 압력이 가해지는 상하의 면에 형성되어 있는 것이 바람직하다.

밀착 방지재로서는, 소성시에는 칩형 세라믹 전자부품(113)과 세라믹 그린시트(111A) 사이의 재료 성분의 상호확산을 방지하고, 소성후에는 칩형 세라믹 전자부품(113)의 수축을 허용하기 위한 비구속 영역을 형성하는 재료이면, 특별히 제한되지 않는다. 이러한 밀착 방지재로서는, 본 실시형태와 같이 소성에 의해 연소, 분해해서 공극(V)을 형성하는 수지나, 소성에 의해서도 소결되지 않고 세라믹 소체부(13B)와 고착되지 않는 세라믹 분말재료 등을 사용할 수 있다. 연소성의 수지로서는, 예를 들면 부티랄계 수지를 사용할 수 있고, 분해성의 수지로서는, 예를 들면 아크릴계 수지를 사용할 수 있다. 세라믹 분말재료로서는, 후술하는 난소결성 분말 등을 사용할 수 있다. 또한, 수지 페이스트 중에는, 공극의 형성을 방해하지 않을 정도로 저온소결 세라믹 재료가 함유되어 있어도 된다.

칩형 세라믹 전자부품(113)의 세라믹 소체부(113B)에 페이스트층(115)을 형성한 후, 칩형 세라믹 전자부품(113)이 배치되는 세라믹 그린시트(111A)의 면내 도체부(112A)에, 스프레이 등을 이용하여 유기계 접착제를 도포 또는 분무해서 유기계 접착제층(도시 생략)을 형성한다. 그 후에 도 2의 (b)부분에 나타내는 바와 같이, 칩형 세라믹 전자부품(113)의 외부단자 전극부(113A, 113A)을 세라믹 그린시트(111A)의 면내 도체부(112A)에 위치 맞춤한 후, 칩형 세라믹 전자부품(113)을 세라믹 그린시트(111A) 상에 탑재하고, 칩형 세라믹 전자부품(113)의 외부단자 전극 부(113A)를, 유기계 접착제층을 통해서 면내 도체부(112A) 상에 접합, 고정한다. 또한, 유기계 접착제로서는, 합성고무나 합성수지와 가소제를 첨가한 혼합물 등을 사용할 수 있다. 또한 유기계 접착제층의 두께는, 도포의 경우에는 3㎛이하, 분무의 경우에는 1㎛이하가 바람직하다.

그 후에, 도 3에 나타낸 바와 같이 면내 도체부(112A) 및 비어 도체부(112B)를 갖는 세라믹 그린시트(111A)와 칩형 세라믹 전자부품(113)이 탑재된 세라믹 그린시트(111A)를 소정의 순서로 구속층(116) 상에 적층하고, 최상층의 표면전극부(114)를 갖는 세라믹 그린시트(111A)를 적층하여, 구속층(116) 상에 세라믹 그린 적층체(111)를 형성한다. 또한 이 세라믹 그린 적층체(111)의 상면에 구속층(116)을 적층하고, 상하의 구속층(116)을 통해서 세라믹 그린 적층체(111)를 소정의 온도 및 압력으로 열압착하여, 도 4의 (a)부분에 나타내는 압착체(110)를 얻는다. 구속층(116)으로서는, 세라믹 그린 적층체(111)의 소결 온도에서는 소결되지 않는 난소결성 분말(예를 들면 Al₂O₃ 등과 같이 소결온도가 높은 세라믹 분말), 구체적으로는 Al₂O₃를 주성분으로서 함유함과 아울러 유기 바인더를 부성분으로서 함유하는 슬러리로부터 동 도면에 나타낸 바와 같이 시트형상으로 형성된 것을 사용한다.

그런 후, 도 4의 (a)부분에 나타내는 압착체(110)를 예를 들면 공기분위기 중 870℃에서 소성하고, 도 4의 (b)부분에 나타내는 세라믹 다층기판(10)을 얻는다. 소성 온도로서는, 저온소결 세라믹 재료가 소결되는 온도, 예를 들면 800∼1050℃의 범위가 바람직하다. 소성 온도가 800℃미만에서는 세라믹 그린 적층 체(111)의 세라믹 성분이 충분하게 소결되지 않을 우려가 있고, 1050℃를 넘으면 소성시에 내부도체 패턴(12)의 금속입자가 용융해서 세라믹 그린 적층체(111) 내로 확산될 우려가 있다.

세라믹 그린 적층체(111)를 소성할 때에, 칩형 세라믹 전자부품(113)의 세라믹 소체부(113B)의 둘레면에 형성된 페이스트층(115)은, 연소 또는 열분해되고, 도 1의 (b)부분에 나타낸 바와 같이 칩형 세라믹 전자부품(113)의 세라믹 소체부(113B)와 세라믹 그린시트(111A)의 사이에 좁은 공극(V)이 생긴다. 이 때문에, 세라믹 그린시트(111A)가 소결되는 단계에서 세라믹층(11A)과 칩형 세라믹 전자부품(113)의 세라믹 소체부(113B) 사이에서의 재료 성분의 상호확산을 확실하게 방지할 수 있어, 소성후의 칩형 세라믹 전자부품(13)의 특성을 저하시킬 일이 없다. 또한 칩형 세라믹 전자부품(113)의 외부단자 전극부(113A)와 면내 도체부(112A)는, 소결할 때에 각각의 금속입자가 입자성장해서 일체화되어 접속된다.

칩형 세라믹 전자부품(113)은, 소성시에 외부단자 전극부(113A)를 통해서 면내 도체부(112A)와 일체적으로 강고하게 접속되고, 또 페이스트층(115)의 연소, 분해에 의해 세라믹 그린시트(111A)와의 사이에 공극(V)이 형성되기 때문에, 소성후의 강온시에 칩형 세라믹 전자부품(13)과 세라믹층(11A) 사이에 큰 열팽창계수차가 있어도, 칩형 세라믹 전자부품(13)의 수축에 따라 연성이 풍부한 면내 도체(12A)가 연장되기 때문에, 칩형 세라믹 전자부품(13)에는 무리인 인장력이 작용하지 않아, 칩형 세라믹 전자부품(13)에 크랙이 발생하거나, 칩형 세라믹 전자부품(13)이 손상되거나 하는 일은 없다.

소성후에는, 블러스트 처리나 초음파 세정처리에 의해 상하의 구속층(116)을 제거하고, 세라믹 다층기판(10)을 얻을 수 있다. 또한 도 4의 (c)부분에 나타낸 바와 같이 세라믹 다층기판(10)의 표면전극(14)에 소정의 표면실장 부품(20)을 땜납 등의 방법으로 실장해서 최종제품을 얻을 수 있다. 또한, 칩형 세라믹 전자부품(113)의 외부단자 전극부(113A)는, 도전성 페이스트를 도포해서 베이킹한 것이어도, 도전성 페이스트를 도포하고 건조시켜서 베이킹하기 전의 것이어도 좋다.

이상 설명한 바와 같이 본 실시형태에 의하면, 복수의 세라믹 그린시트(111A)를 적층해서 이루어지는 세라믹 그린 적층체(111)와, 이 세라믹 그린 적층체(111)의 내부에 배치되어, 세라믹 소결체를 소체로 하고 또한 그 양단에 외부단자 전극부(113A)를 갖는 칩형 세라믹 전자부품(113)을, 동시에 소성함으로써, 칩형 세라믹 전자부품(13)을 내장하는 세라믹 다층기판(10)을 제조할 수 있다. 이 때에, 미리 세라믹 소체부(113B)의 전체 둘레면에 페이스트층(115)이 형성된 칩형 세라믹 전자부품(113)을 상하의 세라믹 그린시트(111A, 111A)의 계면에 배치하고, 세라믹 그린시트(111A)와 칩형 세라믹 전자부품(113)의 세라믹 소체부(113B) 사이에 페이스트층(115)을 개재시켜서, 이들 3자를 소성하도록 했기 때문에, 소성시에 페이스트층(115)이 연소, 분해해서 칩형 세라믹 전자부품(113)의 세라믹 소체부(113B)와 세라믹 그린시트(111A)의 사이에 공극(V)이 생겨서, 칩형 세라믹 전자부품(113)의 세라믹 소체부(113B)와 세라믹층(11A) 사이에서 재료 성분의 상호확산이 없고, 칩형 세라믹 전자부품(13)의 특성이 저하되는 일이 없으며, 또한 소성후의 강온시에는 칩형 세라믹 전자부품(13)은 세라믹층(11A)과의 사이에 공극(V)이 있어서 세라 믹층(11A)에 구속되지 않고 연성이 있는 면내 도체(12A)를 통해서 수축되기 때문에, 칩형 세라믹 전자부품(13)에 무리한 인장력이 작용하지 않아, 칩형 세라믹 전자부품(13)에 크랙을 발생하거나, 칩형 세라믹 전자부품(13)이 손상되는 일도 없다.

따라서, 본 실시형태에 의하면, 칩형 세라믹 전자부품(13)에 크랙 등의 손상이 없고, 또한 칩형 세라믹 전자부품(13)의 특성이 저하되는 일이 없는, 신뢰성이 높은 세라믹 다층기판(10)을 얻을 수 있다.

또한 본 실시형태에 의하면, 세라믹층(11A)은 저온소결 세라믹층이기 때문에, 내부도체 패턴(12) 및 표면전극(14)으로서 Ag 또는 Cu 등의 저저항이고 저렴한 금속을 사용할 수 있어, 제조비용의 저감이나 고주파수 특성의 향상에 기여할 수 있다.

제2실시형태

본 실시형태에 있어서도, 제1실시형태와 동일 또는 상당 부분에는 동일한 부호를 붙여서 설명한다.

본 실시형태의 세라믹 다층기판(10A)은, 예를 들면 도 5의 (a), (b)부분에 나타내는 바와 같이, 세라믹 적층체(11), 내부도체 패턴(12), 칩형 세라믹 전자부품(13)을 구비하고, 세라믹 적층체(11)의 상면에는 복수의 표면실장 부품(20)이 탑재되어 있다. 본 실시형태의 세라믹 다층기판(10A)은, 세라믹 적층체(11) 내의 내부도체 패턴(12)에 대한 칩형 세라믹 전자부품(13)의 접속 구조를 달리하는 이외는 제1실시형태와 실질적으로 마찬가지로 구성되어 있다. 즉 칩형 세라믹 전자부 품(13)의 세라믹 소체부(13B)의 주위에는 공극(V)이 형성되어, 세라믹층(11A)으로부터 이간되어 있다.

본 실시형태에 있어서의 접속 구조에서는, 칩형 세라믹 전자부품(13)이 접속부(12C)를 통해서 면내 도체(12A)에 접속되어 있다. 이 접속부(12C)는, 도 5의 (b)부분에 나타낸 바와 같이 제1, 제2접속 도체(12D, 12E)에 의해 형성되어 있다. 제1접속 도체(12D)는, 동 도면에 나타내는 바와 같이, 칩형 세라믹 전자부품(13)이 배치된 상하의 세라믹층(11A, 11A)의 계면에 형성된 면내 도체(12A)로부터 하측의 세라믹층(11A)과 외부단자 전극(13A)의 끝면의 계면을 따라 아랫쪽으로 연장되어, 외부단자 전극(13A)의 하면까지 도달하고, 측면의 단면형상이 L자상으로 형성되어 있다. 제2접속 도체(12E)는, 동 도면에 나타내는 바와 같이, 칩형 세라믹 전자부품(13)이 배치된 상하의 세라믹층(11A, 11A)의 계면에 형성된 면내 도체(12A)로부터 상측의 세라믹층(11A)과 외부단자 전극(13A)의 끝면의 계면을 따라 윗쪽으로 연장되어, 외부단자 전극(13A)의 상면까지 도달하고, 측면의 단면형상이 뉘여진 L자상으로 형성되어 있다. 제1, 제2접속 도체(12D, 12E)의 폭은, 적어도 칩형 세라믹 전자부품(13)의 폭에 상당하는 치수로 형성되어 있는 것이 바람직하다.

따라서, 제1, 제2접속 도체(12D, 12E)는, 칩형 세라믹 전자부품(13)의 상면끝부, 끝면 및 하면 끝부를 연속해서 피복하고, 그 외부단자 전극(13A)을 상하 양면으로부터 잡도록 단면이 각이진 C자형상(이하, 단지 「C자형상」이라고 칭한다.)을 보이는 접속부(12C)로서 형성되어, 외부단자 전극(13A)의 3면, 바람직하게는 양측면을 포함한 5면에 대하여 전기적으로 접속되어 있다. 제1, 제2접속 도체(12D, 12E)는, 각각 면내 도체(12A)의 선폭보다 넓게 형성되어 있기 때문에, 면내 도체(12A)와의 사이에서 면내 도체(12A)의 폭방향의 위치 어긋남이 있어도 면내 도체(12A)와 확실하게 접속되어, 면내 도체(12A)와 외부단자 전극(13A)을 확실하게 접속하도록 되어 있다.

본 실시형태의 접속 구조를 얻기 위해서는, 도 6의 (a), (b)부분에 나타내는 바와 같이, 미리 스크린 인쇄 등의 방법으로 제1, 제2접속 도체부(112D, 112E)가 형성된 상하의 세라믹 그린시트(111A, 111'A) 내에 세라믹 소체부(113B)의 외주면에 페이스트층(115)이 형성된 세라믹 소결체를 소체로 하는 칩형 세라믹 전자부품(113)을 내장시킨다. 그리고, 칩형 세라믹 전자부품(113)을 내장하는 세라믹 그린시트(111A, 111'A)를 다른 세라믹 그린시트(111A)와 소정의 순서로 적층하고, 그 상하를 구속층으로 협지한 상태에서 소성하면, 칩형 세라믹 전자부품(113)의 페이스트층(115)이 연소, 분해되어, 도 5의 (b)부분에 나타낸 바와 같이 칩형 세라믹 전자부품(13)의 세라믹 소체부(13B)의 주위에 공극(V)을 갖는 세라믹 다층기판(10A)이 얻어진다. 본 실시형태에서는 칩형 세라믹 전자부품(13)과 면내 도체(12A)가 접속부(12C)를 통해서 보다 확실하게 접속되어, 접속 신뢰성을 높일 수 있는 이외에, 제1실시형태와 같은 작용 효과를 기할 수 있다.

제3실시형태

제1, 제2실시형태에서는 밀착 방지재로서 수지를 이용하여 칩형 세라믹 전자부품(13)의 세라믹 소체부(13B)와 세라믹층(11A) 사이에 공극(V)을 형성할 경우에 대하여 설명했지만, 본 실시형태에서는 밀착 방지재로서 난소결성 분말을 사용한 다. 난소결성 분말로서는, 상술한 구속층과 마찬가지로, 세라믹층(11A)의 소결 온도에서는 소결되지 않는 분말재료이면 특별히 제한되지 않고, 예를 들면 Al₂O₃ 등과 같이 소결 온도가 세라믹층(11A)의 소결 온도보다 높은 세라믹 분말이 바람직하다. 본 실시형태에 있어서도, 제1, 제2실시형태와 동일 또는 상당 부분에는 동일한 부호를 붙여서 설명한다.

즉 본 실시형태의 세라믹 다층기판(10B)은, 도 7에 나타낸 바와 같이 칩형 세라믹 전자부품(13)의 세라믹 소체부(13B)와 세라믹층(11A)의 사이에 난소결성 분말로 이루어지는 분말층(15)이 형성되어 있는 이외는, 도 1에 나타내는 제1실시형태의 세라믹 다층기판(10)과 실질적으로 동일하게 구성되어 있다.

세라믹 다층기판(10B)을 제작할 때에는, 제1, 제2실시형태에 있어서의 수지 페이스트 대신에 난소결성 분말을 주성분으로 하고, 유기 바인더를 부성분으로 하는 페이스트(분말 페이스트)를 칩형 세라믹 전자부품의 세라믹 소체부의 외주면에 도포해서 분말 페이스트층을 형성하는 이외는, 제1, 제2실시형태와 마찬가지로 제작한다. 소성시에는, 분말 페이스트층의 유기 바인더 등의 부성분이 연소, 분해되어서 소실되어 실질적으로 미소결의 난소결성 분말만이 남아 분말층(15)을 형성한다. 칩형 세라믹 전자부품(13)은, 소성후의 강온시에 팽창상태로부터 수축할 때에 세라믹층(11A)에 구속되는 일없이 분체층(15)을 따라 수축할 수 있어, 나아가서는 칩형 세라믹 전자부품(13)에 크랙이 발생하거나, 칩형 세라믹 전자부품(13)이 파손되는 일도 없다.

또한 칩형 세라믹 전자부품(13)의 세라믹 소체부(13B)와 세라믹층(11A)의 사이에는 분말층(15)이 개재되기 때문에, 세라믹 소체부(13B)와 세라믹층(11A)의 사이에서의 재료 성분의 상호확산을 확실하게 방지할 수 있다. 따라서, 본 실시형태에 있어서도 제1, 제2실시형태와 같은 작용 효과를 기할 수 있다.

제4실시형태

본 실시형태의 세라믹 다층기판(10C)은, 도 8에 나타낸 바와 같이 세라믹 적층체(11) 내의 내부도체 패턴(12)의 칩형 세라믹 전자부품(13)에 대한 접속부(12C)의 형태를 달리하는 이외는 제3실시형태와 실질적으로 동일하게 구성되어 있다. 즉 본 실시형태에서는 동 도면에 나타낸 바와 같이 칩형 세라믹 전자부품(13)의 세라믹 소체부(13B)와 세라믹층(11A)의 사이에 난소결성 분말로 이루어지는 분말층(15)이 형성되어 있다. 내부도체 패턴(12)의 칩형 세라믹 전자부품(13)과의 접속부(12C)는, 동 도면에 나타낸 바와 같이 제1, 제2접속 도체(12D, 12E)에 의해 형성되어, 실질적으로 제2실시형태의 접속 구조와 마찬가지로 구성되어 있다. 따라서, 본 실시형태에 있어서도 도 7에 나타내는 제3실시형태의 세라믹 다층기판(10B)과 같은 작용 효과를 기할 수 있다.

제5실시형태

본 실시형태의 세라믹 다층기판(10D)은, 도 9에 나타낸 바와 같이 세라믹층(11A)의 사이에 구속층(16A)이 적당하게 개재되어 있는 이외는, 도 7에 나타내는 제3실시형태의 세라믹 다층기판(10B)과 마찬가지로 구성되어 있다. 따라서, 이하에서는, 제3실시형태와 동일 또는 상당 부분에는 동일한 부호를 붙여서 본 실시형태 를 설명한다.

본 실시형태에서는 세라믹 그린 적층체를 제작할 때에, 예를 들면 세라믹 그린시트와 구속층을 겹쳐서 복합 시트를 제작한다. 그리고, 칩형 세라믹 전자부품을 내장시킬 때에는, 한 장의 복합 시트의 세라믹 그린시트측에 면내 도체부 및 비어 도체부를 형성하고, 이 세라믹 그린시트 상에 칩형 세라믹 전자부품을 탑재하고, 분말 페이스트층이 세라믹 소체부에 형성된 칩형 세라믹 전자부품을 세라믹 그린시트 상에 접합, 고정한다. 이어서, 다른 복합 시트의 세라믹 그린시트를 칩형 세라믹 전자부품측을 향해서 적층한다. 그리고서는, 칩형 세라믹 전자부품을 내장한 복합 시트와 다른 복합 시트를 적층해서 세라믹 그린 적층체를 제작하고, 소성한다. 세라믹 그린 적층체의 소성시에는, 칩형 세라믹 전자부품의 세라믹 소체부와 세라믹 그린시트 사이의 분말 페이스트층의 유기 바인더가 연소해서 분말층이 형성됨과 아울러 세라믹 그린시트의 유리 성분이 구속층 중에 확산되어, 구속층의 세라믹 재료가 결합해서 일체화되고, 도 9에 나타내는 바와 같이 세라믹 적층체(11) 내에서 칩형 세라믹 전자부품(13)의 세라믹 소체부(13B)와 세라믹층(11A)의 사이에 분말층(15)이 형성됨과 아울러 다른 상하의 세라믹층(11A, 11A) 사이에 구속층(16A)이 형성된다.

본 실시형태에 의하면, 칩형 세라믹 전자부품(13)의 세라믹 소체부(13B)와 세라믹층(11A)의 사이에 분말층(15)이 개재되기 때문에, 제3실시형태와 같은 작용 효과를 얻을 수 있음과 아울러, 세라믹 그린 적층체 내에 그 적층방향 전체에 걸쳐서 복수의 구속층을 소정 간격마다 개재시켜서 세라믹 그린 적층체를 소성하기 때 문에, 소성시에 세라믹 그린 적층체의 표면으로부터 중심부까지 균등하게 각 세라믹층의 면방향의 수축을 억제할 수 있어, 기판 내부의 크랙을 방지할 수 있음과 아울러 기판의 휘어짐을 방지할 수 있다. 또한, 본 실시형태에서는 분말층(15)을 형성할 경우에 대하여 설명했지만, 분말층(15) 대신에 공극(V)을 형성해도 된다.

또한, 상기 각 실시형태에서는 밀착 방지재는 세라믹 소체부(113B)의 표면에 페이스트층(115)으로서 형성한 예에 대하여 설명했지만, 밀착 방지재로 이루어지는 페이스트층은 세라믹 소체부(113B)에 대응시켜서 세라믹 그린시트(111A)측에 형성해도 좋다.

[실시예]

실시예1

본 실시예에서는 칩형 세라믹 전자부품에 열분해성의 수지로 이루어지는 페이스트층을 형성하고, 무수축 공법에 의해 소성해서 세라믹 다층기판을 제작하고, 칩형 세라믹 전자부품(적층 세라믹 콘덴서)의 크랙의 유무를 가지고, 소성후의 강온시에 적층 세라믹 콘덴서에 무리한 인장력이 작용하고 있는지의 여부를 조사하였다. 또한 내장된 적층 세라믹 콘덴서의 용량을 측정하여, 용량 변동을 통해서 재료 성분의 상호확산의 정도를 조사했다.

[세라믹 다층기판의 제작]

세라믹 다층기판을 제작하기 위해서는, 우선, Al₂O₃를 필러로 하고, 세라믹 재료로서 붕규산 유리를 소결조재로 하는 저온소결 세라믹 재료를 이용하여 슬러리 를 조제하고, 이 슬러리를 캐리어 필름 상에 도포해서 복수매의 세라믹 그린시트를 제작했다. 그리고, 한 장의 세라믹 그린시트에 대하여 레이저 가공에 의해 비어 홀을 각각 형성한 후, 세라믹 그린시트를 평활한 지지대 상에 밀착시킨 상태에서, Ag분말을 주성분으로 하는 도전성 페이스트를, 메탈 마스크를 이용하여 비어 홀 내에 밀어넣음으로써 비어 도체부를 형성했다. 이 세라믹 그린시트에 동일한 도전성 페이스트를 스크린 인쇄해서 소정의 패턴으로 면내 도체부를 형성했다. 다른 세라믹 그린시트에 대해서도 같은 방법으로 비어 도체부 및 면내 도체부를 적당하게 형성했다. 이 저온소결 세라믹 재료로 이루어지는 세라믹층의 열팽창계수는 7ppm/℃이다.

이어서, 세라믹 소결체를 소체로 하는 칩형 세라믹 전자부품으로서 적층 세라믹 콘덴서를 준비했다. 이 적층 세라믹 콘덴서는, 1300℃에서 소성된 세라믹 소결체(사이즈:1.0mm×0.3mm×0.3mm, 내부전극;Pd, 용량규격:80pF, 열팽창계수:14ppm/℃)로 이루어지고, 그 양단에 Ag를 주성분으로 하는 도전성 페이스트를 도포해서 외부단자 전극부가 형성되어 있다. 외부단자 전극부에는 도금 처리가 실시되어 있지 않다. 적층 세라믹 콘덴서의 용량의 편차는 3CV=4.0%이었다. 그리고, 적층 세라믹 콘덴서의 세라믹 소체부의 외주면에 열분해성의 수지 페이스트를 얇게 도포해서 페이스트층을 형성했다. 그 후에 예를 들면 스프레이를 이용하여 소정의 세라믹 그린시트 상에 유기계 접착제를 도포해서 면내 도체부에 유기계 접착제층을 형성한 후, 마운터를 이용하여 적층 세라믹 콘덴서를 소정의 면내 도체부에 맞춰서 탑재하고, 적층 세라믹 콘덴서를 면내 도체부에 접합, 고정하였다.

본 실시형태에서는, 소성후의 두께가 50㎛로 되는 200mm×200mm의 세라믹 그린시트를 10장 적층하고, 복수의 적층 세라믹 콘덴서를 소성한 후에 기판 표면으로부터 250㎛의 깊이이고, 두께방향의 중간부에 위치하도록 세라믹 그린시트의 적층체 내에 배치해서 압착했다. 적층 세라믹 콘덴서는, 10mm×10mm의 영역에 10개씩 내장시켰다. 따라서, 200mm×200mm의 세라믹 그린시트의 압착체 내에는 4000개의 적층 세라믹 콘덴서가 동일 깊이로 배치되어 있게 된다.

200mm×200mm의 압착체의 양면에 구속층이 되는 시트를 적층한 후, 이 적층체를 예를 들면 10MPa이상의 압력으로 가압착했다. 구속층으로서는, Al₂O₃에 세라믹 그린시트에 사용되는 붕규산 유리를 0.5중량% 첨가해서 형성된 시트를 사용했다. 붕규산 유리를 미량 첨가함으로써, 기판과의 밀착성을 높이고, 시트에 의한 수축억제 효과를 높이고 있다. 붕균산 유리는 미량이기 때문에, 세라믹 재료의 소성 온도에서는 구속층은 소결되지 않는다. 가압착의 압력이 10MPa미만에서는 세라믹 그린시트끼리의 압착이 불충분해서, 층간박리를 일으킬 경우가 있다. 가압착 후, 예를 들면 20MPa이상, 250MPa이하의 압력으로 적층체의 본압착을 행하였다. 이 압력이 20MPa미만에서는 상하의 세라믹 그린시트 사이의 압착이 불충분해서, 소성시에 층간박리를 일으킬 우려가 있다. 이 압력이 250MPa를 넘으면 적층 세라믹 콘덴서가 파손되거나, 도체 패턴이 단선되거나 할 우려가 있다. 본압착 후, 870℃의 공기분위기 중에서 압착체의 소성을 행한 후, 구속층인 시트를 제거하고, 0.5mm두께의 세라믹 다층기판을 얻었다.

또한 비교예1로서, 세라믹 소체부의 외주면에 열분해성의 수지를 도포하지 않는 적층 세라믹 콘덴서를 사용한 이외는, 실시예1과 동일 요령으로 세라믹 다층기판을 제작했다.

[세라믹 다층기판의 평가]

X선 탐상법을 이용하여, 실시예1과 비교예1의 각 세라믹 다층기판 내의 4000개의 적층 세라믹 콘덴서에 대해서 크랙의 유무를 조사하고, 그 결과를 표 1에 나타냈다. 또한 LCR 미터를 이용하여, 실시예1과 비교예1의 각 세라믹 다층기판 내의 4000개의 적층 세라믹 콘덴서에 대해서 1MHz의 조건에서 각각의 용량을 측정하고, 그 결과를 표 2에 나타냈다. 또한, 표 1, 표 2에 있어서, 부품은 적층 세라믹 콘덴서를 의미하고, 기판은 세라믹 다층기판을 의미한다.

	크랙이 있는 부품수(개/4000개)
실시예1	0
실시예1	56

	용량값 편차(3CV/%)
실시예1	4.0
비교예1	5.1

표 1에 나타내는 결과에 의하면, 실시예1의 경우에는 어느쪽의 적층 세라믹 콘덴서에도 크랙이 검출되지 않은 것으로부터, 적층 세라믹 콘덴서와 세라믹층 사이의 페이스트층이 연소, 분해되어 공극이 생겨서, 적층 세라믹 콘덴서와 세라믹층이 밀착되지 않아, 소성후의 강온시에 생기는 열팽창계수 차에 기인하는 열응력을 연성이 풍부한 면내 도체로 완화할 수 있는 것을 알았다.

이것에 대하여, 비교예1의 경우에는 4000개중 56개에 크랙이 검출된 것으로부터, 적층 세라믹 콘덴서와 세라믹층이 밀착되어 있어서, 소성후의 강온시에 적층 세라믹 콘덴서가 세라믹층보다 크게 수축할 때에, 세라믹층과 적층 세라믹 콘덴서 사이에서 무리한 인장력이 작용하는 것을 알았다.

또한 표 2에 나타내는 결과에 의하면, 실시예1의 세라믹 다층기판의 경우에는 내장전의 칩형 세라믹 전자부품의 용량의 편차와 동일하고 실질적으로 변화되지 않은 것으로부터, 실시예1의 세라믹 다층기판의 경우에는 소성시에 적층 세라믹 콘덴서와 세라믹층 사이에 공극이 생기고, 적층 세라믹 콘덴서와 세라믹층이 밀착되지 않아, 이들 양자간에 있어서의 재료 성분의 상호확산이 없는 것을 알았다.

이것에 대하여, 비교예1의 세라믹 다층기판의 경우에는 내장전의 칩형 세라믹 전자부품의 용량의 편차보다 커져 있기 때문에, 소성시에 적층 세라믹 콘덴서와 세라믹층이 밀착되어, 적층 세라믹 콘덴서와 세라믹층 사이에서 재료 성분의 상호확산이 있고, 용량의 편차가 커지는 것을 알았다.

실시예2

[세라믹 다층기판의 제작]

본 실시예에서는, 세라믹 다층기판의 상면으로부터 100㎛의 깊이에 위치하도록 적층 세라믹 콘덴서를 배치하고, 적층 세라믹 콘덴서에 도포하는 밀착 방지재로서 실시예1의 열분해성의 수지 페이스트 대신에 난소결성 재료(Al₂O₃)를 함유하는 페이스트를 도포한 이외는 실시예1과 동일 요령으로 세라믹 다층기판을 제작했다.

또한 실시예2에 대한 참고예1로서 실시예1과 마찬가지로 적층 세라믹 콘덴서에 열분해성의 수지 페이스트를 도포하고, 이 적층 세라믹 콘덴서를 실시예2와 동일한 요령으로 배치해서 실시예2와 마찬가지로 세라믹 다층기판을 제작했다.

[세라믹 다층기판의 평가]

실시예2 및 참고예1의 각 세라믹 다층기판에 대해서 실시예1과 마찬가지로 X선 탐상법을 이용하여 적층 세라믹 콘덴서에 크랙이 발생하고 있는지의 여부를 관찰하고, 그 결과를 표 3에 나타냈다. 또한 이들의 각 세라믹 다층기판에 대해서 LCR 미터를 이용하여 실시예1과 마찬가지로 각각의 용량을 측정하고, 그 결과를 표 4에 나타냈다. 또한 세라믹 다층기판의 표면에 표면실장 부품을 실장하고, 각각의 세라믹 다층기판에 크랙이 발생하고 있는지의 여부를 관찰했다.

	크랙이 있는 부품수(개/4000개)
실시예2	0
참고예1	0

	용량값 편차(3CV/%)
실시예2	4.0
참고예1	3.9

표 3, 표 4에 나타내는 결과에 의하면, 실시예2 및 참고예1의 어느쪽의 경우에나 적층 세라믹 콘덴서에 크랙이 검출되지 않은 것으로부터, 세라믹 적층체 내의 어떠한 장소에 적층 세라믹 콘덴서를 배치해도 크랙을 발생시키지 않는 것을 알았다.

또한 표 4에 나타내는 결과에 의하면, 실시예2 및 참고예1의 어느쪽의 경우에나 적층 세라믹 콘덴서의 용량이 실질적으로 동일한 값을 나타내는 것으로부터, 세라믹 적층체 내의 어떠한 장소에 적층 세라믹 콘덴서를 배치해도 적층 세라믹 콘덴서의 특성이 저하되지 않는 것을 알았다.

또한 실시예2 및 참고예1 각각의 세라믹 다층기판에 표면실장 부품을 실장한 결과, 실시예2의 세라믹 다층기판에는 크랙이 검출되지 않았지만, 참고예1의 세라믹 다층기판에는 기판에 크랙이 검출되었다. 이 결과로부터, 실시예2의 경우에는 적층 세라믹 콘덴서와 세라믹층 사이에 분말층이 있어서 공극이 없기 때문에, 크랙의 발생을 방지할 수 있는 것을 알았다. 이것에 대하여, 참고예1의 경우에는 칩형 세라믹 전자부품과 세라믹층 사이에 공극이 있기 때문에, 기판에 크랙이 생기는 것을 알았다.

실시예3

[세라믹 다층기판의 제작]

본 실시예에서는, 저온소결 세라믹 재료에 사용되는 소결조재의 첨가량을 변화시켜서 구속층에 첨가함으로써, 세라믹 그린시트의 적층체에 대한 구속층의 밀착력을 변화시키고, 표 5에 나타낸 바와 같이 적층체의 평면방향의 수축량을 제어한 이외는, 실시예1과 동일 요령으로 세라믹 다층기판을 제작했다.

[세라믹 다층기판의 평가]

본 실시예에 있어서도 실시예1과 마찬가지로 X선 탐상법으로 평가를 행하고, 그 결과를 표 5에 나타냈다.

소결조재의 함유량 (중량%)	수축량(%)	부품, 기판으로의 영향	200mm 기판중의 크랙이 있는 부품수(개/4000개)
1.7	-5.1	기판, 부품에 크랙	125
1.6	-5.0	문제없음	0
1.4	-4.0	문제없음	0
1.2	-2.0	문제없음	0
1.0	-1.0	문제없음	0
0.5	0	문제없음	0
0.3	+1.0	문제없음	0
0.2	+3.0	문제없음	0
0.1	+5.0	문제없음	0
0.0	+5.1	기판, 부품에 크랙	114

표 5에 나타내는 결과에 의하면, 세라믹층의 수축량이 ±5%를 넘으면 적층 세라믹 콘덴서의 세라믹 소체부에 페이스트층을 형성해서 소성했음에도 불구하고, 적층 세라믹 콘덴서, 기판의 쌍방에 크랙이 발생하는 것을 알았다. 바꾸어 말하면, 적층 세라믹 콘덴서에 페이스트층을 형성해도, 세라믹층을 구성하는 저온소결 세라믹 재료의 수축량을 ±5% 이내로 억제할 필요가 있는 것을 알았다. 따라서, 구속층에의 소결조재의 첨가량은 ±5%의 범위 내의 수축량을 나타내는, 0.1∼1.6중량%로 설정하는 것이 바람직한 것을 알았다.

실시예4

[세라믹 다층기판의 제작]

본 실시예에서는, 실시예1과 동일한 기판재료를 사용함과 아울러 칩형 세라믹 전자부품의 배치도 실시예1과 마찬가지로 했다. 본 실시예에서는, 밀착 방지재로서, 실시예2와 같은 난소결 분말을 함유하는 페이스트를 칩형 세라믹 전자부품에 도포했다. 그리고, 세라믹 적층체의 내부도체 패턴 및 칩형 세라믹 전자부품의 외부단자 전극으로서 Cu를 사용하고, 또한 칩형 세라믹 전자부품으로서, 크기 1.6mm ×0.8mm×0.3mm, 내부전극 Ni, 소성온도 1200℃, 용량규격 0.1㎌, 열팽창계수 10.5ppm/℃의 적층 세라믹 콘덴서를 사용했다. 그리고, 소성온도를 표 6에 나타내는 바와 같이 바꾸어서 세라믹 다층기판을 제작하고, 분말 페이스트층에 대한 소성 온도의 영향을 조사했다.

[세라믹 다층기판의 평가]

본 실시예에 있어서도 실시예1과 마찬가지로 X선 탐상법으로 평가를 행하고, 그 결과를 표 6에 나타냈다.

소성온도	크랙이 있는 부품수(개/4000개)
1000℃	0
1050℃	0
1100℃	206

표 6에 나타내는 결과에 의하면, 소성온도가 1050℃를 넘으면, 소성시에 세라믹층의 유리 성분이 적층 세라믹 콘덴서의 분말층에 배어들어 분말층이 소결되고, 적층 세라믹 콘덴서와 세라믹층이 분말층을 통해서 강고하게 접합되어서, 분말층 본래의 기능을 달성하지 못하는 것을 알았다.

또한, 본 발명은, 상기 각 실시형태에 하등 제한되는 것은 아니고, 본 발명의 취지에 반하지 않는 한, 본 발명에 포함된다.

본 발명은, 전자기기 등에 사용되는 세라믹 다층기판 및 그 제조방법에 적합하게 이용할 수 있다.

Claims

복수의 세라믹 그린층을 적층해서 이루어지는 세라믹 그린 적층체와, 이 세라믹 그린 적층체의 내부에 배치되어, 세라믹 소결체를 소체로 하고 또한 단자전극을 갖는 칩형 세라믹 전자부품을, 동시에 소성함으로써, 칩형 세라믹 전자부품을 내장하는 세라믹 다층기판을 제조하는 방법으로서,

상기 칩형 세라믹 전자부품과 상기 세라믹 그린 적층체 사이에 미리 밀착 방지재를 개재시켜,

상기 세라믹 그린 적층체, 상기 칩형 세라믹 전자부품 및 상기 밀착 방지재를 소성하며,

상기 밀착 방지재로서, 상기 세라믹 그린층의 소결온도 이하에서 연소 또는 분해되는 수지를 사용하는 것을 특징으로 하는 세라믹 다층기판의 제조방법.
복수의 세라믹 그린층을 적층해서 이루어지는 세라믹 그린 적층체와, 이 세라믹 그린 적층체의 내부에 배치되어, 세라믹 소결체를 소체로 하고 또한 단자전극을 갖는 칩형 세라믹 전자부품을, 동시에 소성함으로써, 칩형 세라믹 전자부품을 내장하는 세라믹 다층기판을 제조하는 방법으로서,

상기 칩형 세라믹 전자부품과 상기 세라믹 그린 적층체 사이에 미리 밀착 방지재를 개재시켜,

상기 세라믹 그린 적층체, 상기 칩형 세라믹 전자부품 및 상기 밀착 방지재를 소성하며,

상기 밀착 방지재로서, 상기 세라믹 그린층의 소결 온도에서는 소결되지 않는 세라믹 분말을 사용하는 것을 특징으로 하는 세라믹 다층기판의 제조방법.
제1항 또는 제2항에 있어서, 상기 밀착 방지재를 상기 세라믹 소결체의 표면에 부여하는 공정을 구비한 것을 특징으로 하는 세라믹 다층기판의 제조방법.
삭제
제1항 또는 제2항에 있어서, 상기 세라믹 그린층을 저온소결 세라믹 재료에 의해 형성하고, 상기 세라믹 그린 적층체의 내부에 은 또는 동을 포함하는 도체 패턴을 형성하는 것을 특징으로 하는 세라믹 다층기판의 제조방법.
제1항 또는 제2항에 있어서, 상기 세라믹 그린 적층체의 한쪽의 주면 또는 양 주면에, 상기 세라믹 그린층의 소결 온도에서는 소결되지 않는 난소결성 분말로 이루어지는 수축억제층을 부여하는 공정을 구비한 것을 특징으로 하는 세라믹 다층기판의 제조방법.
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