KR19990067739A - 다층 세라믹 기판 및 그의 제조방법 - Google Patents

다층 세라믹 기판 및 그의 제조방법 Download PDF

Info

Publication number
KR19990067739A
KR19990067739A KR1019990000097A KR19990000097A KR19990067739A KR 19990067739 A KR19990067739 A KR 19990067739A KR 1019990000097 A KR1019990000097 A KR 1019990000097A KR 19990000097 A KR19990000097 A KR 19990000097A KR 19990067739 A KR19990067739 A KR 19990067739A
Authority
KR
South Korea
Prior art keywords
ceramic
laminate
ceramic substrate
glass
pure
Prior art date
Application number
KR1019990000097A
Other languages
English (en)
Other versions
KR100352780B1 (ko
Inventor
수나하라히로후미
Original Assignee
무라타 야스타카
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 무라타 야스타카, 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 무라타 야스타카
Publication of KR19990067739A publication Critical patent/KR19990067739A/ko
Application granted granted Critical
Publication of KR100352780B1 publication Critical patent/KR100352780B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 안정한 특성을 갖고 고정밀도의 커패시터 또는 인덕터 등의 수동부품을 내장한 고밀도의 다층 세라믹 기판의 제조방법을 제공한다. 본 발명에 따른 제조방법은 수동부품이 되는 순수 세라믹 기능재료를 포함한 성형체 블록 10g, 11g를 준비하며; 세라믹 절연재료를 포함한 복수개의 적층된 세라믹 그린시트 2g~8g를 포함하며, 내부에 공간 29, 34가 미리 형성되며, 이 공간 29, 34에 성형체 블록 10g, 11g가 삽입되며, 공간 29, 34의 내벽면과 성형체 블록 10g, 11g와의 사이에 소성중에 팽창을 수반한 산화반응을 발생시키는 금속을 포함한 페이스트 50g가 부여되는 순수 복합적층체 1g을 준비하며; 소성온도에서 소결하지 않는 순수 세라믹으로 구성된 시트상 지지체 48, 49로 복합적층체 1g를 포위한 상태로 수축을 억제하며; 복합적층체 1g를 소성한 후에 미소결된 시트상 지지체 48, 49를 제거하는 각 단계들을 포함한다.

Description

다층 세라믹 기판 및 그의 제조방법{Multi-layer ceramic substrate and method for producing the same}
본 발명은 다층 세라믹 기판 및 그의 제조방법에 관한 것으로, 보다 구체적으로는 커패시터, 인덕터 등의 수동부품을 내장한 다층 세라믹 기판 및 그의 제조방법에 관한 것이다.
전자부품의 소형화에 따라서 전자회로를 구성하는 각종 전자부품을 실장하고 세라믹 절연체로 구성되는 세라믹 기판이 널리 이용되고 있다. 최근에는, 실장 정밀도를 더욱 높이고 고주파화에 대응하기 위하여 집적 다층 세라믹 기판이 개발되었다. 이들 집적 기판은 표면에 Ag, Ag-Pd합금, Cu 또는 Au 등의 저(低)저항 도전재료를 함유하는 페이스트(paste)로 회로패턴을 형성한 복수개의 저유전율의 절연체 세라믹 시트를 적층하고 이것을 소성하여 일체화한 적층체로 형성된다.
지금까지 고정밀도화를 위해서는 저유전율 재료를 기판으로 이용하면서 이것에 수동부품을 2차원 또는 3차원적으로 내장한 구조를 채용한 것이 유리하였다. 특히, 수동부품의 3차원적인 내장구조는 2차원적인 내장구조에 비해서 실장 밀도, 회로설계의 자유도 및 전기특성에서 유리하였다. 이와 같이, 수동부품의 내장화를 위해서는 기판재료와는 다른 유전율을 가진 커패시터용 재료, 인덕터용 재료, 저항용 재료 등의 수동부품 재료와 기판재료를 조합시킨 소위 이종재료 접합기판이 필요하였다.
상술한 바와 같이 수동부품의 3차원적인 내장구조를 얻기 위하여 종래에는 하기와 같은 방법이 채용되었다.
첫번째 방법은 소위 후막법이다. 이 후막법은 기판용 그린시트(green sheet)에 유전체 페이스트 등을 후막형성기술로 패턴 인쇄하는 단계와 각 그린시트를 적층압착하는 단계 및 그린시트를 소성하여 다층 세라믹 기판 내부에 부분적으로 커패시터 등을 내장하는 단계를 포함한다. 그러나, 이 방법에는 하기와 같은 문제가 있다.
(1) 시트상의 페이스트막 두께의 변화가 비교적 크로 페이스트 인쇄의 정밀도가 불충분하기 때문에 커패시터의 용량 등의 특성 변화도 비교적 크다.
(2) 압착 또는 소성 공정에서 그린시트상의 페이스트가 변형되기 때문에 이것도 정전용량 등의 특성 변화의 원인이 된다.
(3) 인쇄 및 적층을 반복함에 따라서 인쇄부분의 표면 평탄성이 더욱 악화되어 적층되는 시트의 매수를 증가시키기가 어렵고, 커패시터의 경우에 그의 용량을 증가시키기가 어렵다.
두번째 방법은 예를 들어 일본 특허출원공개 제288498/1986호 공보에 기재되어 있다. 이 방법에 따르면, 미리 소결된 칩형 세라믹 수동부품을 기판용의 복수개의 세리믹 그린시트로 형성된 적층체 내부에 삽입된다. 이 방법에 의하면 상술한 첫번째 방법에서의 문제를 개선할 수 있지만, 세라믹 그린시트의 X, Y, Z방향의 수축작용을 엄격하게 제어해야 하며, 또한 이 방법은 기판용 세라믹 그린시트로서 사용할 수 있는 재료가 매우 한정된다는 또다른 결점을 갖고 있다. 더욱이, 하기와 같은 문제점이 있다.
(1) 기판에 형성된 공간 내에 칩형 수동부품이 삽입되어 있는 상태에서 적층체의 적층과 직교하는 방향으로 연장한 내벽면과 수동부품과의 사이에 원하지 않는 갭(gap)이 형성되기 쉽고, 이러한 갭에 의해 기판 표면에 오목형상을 형성하게 된다. 특히, 기판이 유리를 함유한 재료로 형성된 경우에 이러한 현상이 현저하게 나타나며, 나쁜 경우에는 기판 표면 또는 기판과 수동부품과의 계면에서 적층면과 직교하는 방향으로 연장한 크랙(crack)이 형성된다.
(2) 기판의 평탄성이 악화되기 쉽다.
(3) 치수 정밀도를 높이기가 어렵다.
(4) 미세 배선을 형성하기가 어렵다.
또한, 적층 회로기판에서 고밀도의 배선을 형성가능하게 하는 방법으로는 하기의 방법이 알려져 있다. 예를 들어, 일본 특허출원공개 제4-243978호 공보에서는 저온에서 소성가능한 복수개의 세라믹 그린시트로 구성된 기판용 적층체의 상하 양면에 기판용 적층체의 소성온도에서는 수축하지 않는 더미(dummy) 그린시트를 압착한 후에, 얻어진 압착물을 비교적 저온에서 소성하고, 이어서 더미 그린시트의 미소결층을 박리제거하는 방법을 개시하고 있다. 또한, 일본 특허공보 제5-503498호에서는 상술한 방법의 개량기술로서, 소성시에 기판용 적층체의 수직 방향에서 추가로 압력을 가하는 방법을 개시하고 있다.
이들 방법에 따르면, 기판면에 평행한 방향, 즉 X-Y방향으로는 수축이 쉽게 발생하지 않는다. 따라서, 얻어진 기판의 치수 정밀도를 향상 시킬 수 있고, 기판에 고밀도의 배선을 실시해도 단선이 쉽게 발생하지 않는 이점이 있다. 그러나, 이들 방법은 기판내에 수동부품을 포함한 경우에 대하여 개시하고 있지 않다.
또한, 수동부품을 내장한 다층 회로기판을 제조하기 위한 세번째 방법은 예를 들어 일본 특허출원공개 제9-92983호 공보에 개시되어 있다. 이 공보에는 상술한 기판의 X-Y방향의 수축을 방지하는 방법과 시트형 또는 후막형으로 다층 회로기판 내부에 부분적으로 커패시터를 내장하는 또다른 방법을 조합시킨 방법이 개시되어 있다. 이 방법은 수동부품을 내장한 고밀도 배선의 다층 회로기판을 제조하는데에 적합하다.
상술한 세번째 방법에서 시트로 유전체 부분을 형성한 경우에는 기판과 동일한 면적을 갖는 유전체층이 설치된다. 결과적으로, 유전체층이 기판의 단면에 노출되고, 따라서 유전체층은 수분의 침투를 허용하지 않도록 조밀해야 한다. 이러한 요구에 부응하기 위하여, 소성시에 기판의 상하면 양쪽방향에서 압력을 가하고, 이것으로 유전체층을 충분하게 조밀화시킨다. 그러나, 이 방법은 유전체층의 형상에 제약을 받고 이로 인하여,
(1) 유전체가 기판 내부에 층 형상으로 배치되기 때문에 설계의 자유도가 낮다.
(2) 신호의 크로스톡(crosstalk) 등의 문제가 발생하기 쉽다.
한편, 상술한 세번째 방법에서는 후막으로 유전체 부분을 형성한 경우에 유전체 부분을 형성한 영역에 대응하도록 기판용 시트에 오목부를 형성하고 여기에 유전체 페이스트를 충전하는 공정을 채용하기도 있다. 이런 경우, 상술한 첫번째 방법의 후막법에서 언급한 문제점 중에 후막의 위치 변동과 기판 시트의 압착시의 유전체 페이스트의 변형 등에 의해 발생할 수 있는 특성 변화의 문제점을 개선할 수 있다. 하지만, 페이스트의 막 두께의 변동이 작아지기는 하지만 여전히 존재한다. 또, 유전체 부분을 적층구조로 형성하는 것이 어렵기 때문에 대용량을 용이하게 얻을 수 없다는 또다른 문제점도 남아 있다.
본 발명의 목적은 상술한 여러 문제점을 해결하고자 하는 것으로, 수동부품을 내장하는 동시에 다기능화, 고밀도화, 고정밀도화가 가능한 다층 세라믹 기판의 제조방법 및 이 제조방법에 의해 얻어지는 다층 세라믹 기판을 제공하고자 하는 것이다.
도 1은 본 발명의 일구현예에 따른 다층 세라믹 기판 1의 단면도이다.
도 2는 도 1에 도시한 다층 세라믹 기판 1로부터 유도된 등가회로도이다.
도 3은 도 1에 도시한 다층 세라믹 기판 1의 제조방법을 설명하기 위한 단면도로서, 세라믹 그린시트 2g~8g, 성형체 블록 10g와 11g, 및 시트상 지지체 48과 49를 나타낸다.
도 4는 도 3에 도시한 세라믹 그린시트 4g~7g와 성형체 블록 10g 및 11g를 서로 분리하여 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1다층 세라믹 기판2~8세라믹층
9적층체10커패시터
11인덕터12저항
13~18배선도체19a, 19b외부단자도체
20유전체 시트21, 25내부도체
22, 23, 26, 27단자전극24자성체 시트
29, 34공간30~33, 35~47관통홀
1g순수 복합적층체2g~8g세라믹 그린시트
10g커패시터용 성형체 블록11g인덕터용 성형체 블록
48, 49시트상 지지체50중간층
50g페이스트
따라서, 본 발명은 세라믹 절연재료로 형성된 복수개의 적층된 세라믹층 및 배선 도체를 갖는 적층체와, 배선 도체에 의해 배선된 상태에서 적층체에 내장된 수동부품을 포함하는 다층 세라믹 기판을 개시한다. 상술한 기술적 과제를 해결하기 위하여, 상술한 수동부품은 적층체의 내부에 형성된 공간에 삽입되며 상기 수동부품으로서 작용하는 순수(소성되지 않은) 세라믹 기능재료를 포함한 성형체 블록을 소성함과 동시에 일체로 소결된다. 또한, 상술한 적층체의 적층면과 직교하는 방향으로 연장한 내벽면과 수동부품과의 사이에 적어도 중간층이 형성되며, 이 중간층은 소성중에 팽창을 수반한 산화반응을 발생시키는 금속을 포함한 혼합물 또는 상술한 금속과 무기화합물을 포함한 혼합물을 적층체의 소성공정에서 소성하여 얻는 것을 특징으로 한다.
상술한 중간층은 상기 적층체의 적층면에 평행한 방향으로 연장한 내벽면 또는 상기 내벽면 및 그의 연장면상에도 형성되는 것이 바람직하다.
또한, 본 발명은 세라믹 절연재료의 적층된 복수개의 세라믹층 및 배선도체를 갖는 적층체와, 배선도체에 의해 배선된 상태에서 적층체에 내장된 수동부품을 구비하는 다층 세라믹 기판을 제조하는 방법으로서, 상술한 기술적인 과제를 해결하기 위하여 상술한 제조방법은, 수동부품을 형성하기 위하여 순수 세라믹 기능재료를 포함한 성형체 블록을 준비하는 공정과; 성형체 블록에 포함된 세라믹 기능재료와는 다른 세라믹 절연재료를 포함한 복수개의 적층된 세라믹 그린시트 및 배선도체를 포함하며, 내부에 미리 형성된 공간에 성형체 블록이 삽입되며, 적층체의 적층면과 직교하는 방향으로 연장한 내벽면과 성형체 블록과의 갭 내부에 소성중에 팽창을 수반한 산화반응을 발생시키는 금속을 포함한 페이스트 또는 상기 금속과 무기화합물을 포함한 페이스트가 부여되는 순수(소성되지 않은) 복합적층체를 준비하는 공정과; 순수 복합적층체의 적층면과 직교하는 방향의 양단에 형성된 각 주면상에 순수 복합적층체의 소성온도에서는 소결하지 않는 순수(소성되지 않은) 세라믹으로 구성된 시트상 지지체를 배치하는 공정과; 순수 복합적층체가 시트상 지지체로 포위된 상태에서 순수 복합적층체를 소성하는 공정; 및 시트상 지지체의 미소결 부분을 제거하는 공정을 포함하는 것을 특징으로 한다.
또한, 상술한 바와 같이 순수 복합적층체를 준비하는 공정에서 상기 공간의 상기 적층체의 적층면과 평행한 방향으로 연장한 내벽면과 상기 성형체 블록과의 사이 또는 상기 내벽면 및 그의 연장면상에도 소성중에 팽창을 수반한 산화반응을 발생시키는 금속을 포함한 페이스트 또는 상기 금속과 무기화합물을 포함한 페이스트가 부여되는 것이 바람직하다.
상술한 순수 복합적층체의 소성공정에서 시트상 지지체를 통해서 순수 복합적층체에 대하여 적층면과 직교하는 방향으로 하중 또는 압력을 가하는 것이 바람직하다.
또한, 순수 복합적층체의 소성공정은 1000℃ 이하의 온도에서 실시되는 것이 바람직하다.
상술한 복합적층체가 1000℃ 이하의 온도에서 소성되는 경우에 시트상 지지체는 예를 들어 알루미나(alumina) 또는 지르코니아(zirconia)를 포함할 수 있다.
본 발명에서 중간층을 형성하기 위해 이용되는 금속은 Al, Si, Ti, Fe, Cu, Mo, W, Cr 및 Zn으로 이루어진 군에서 선택된 적어도 1종인 것이 바람직하다.
또한, 본 발명에서 중간층을 형성하기 위해 이용되는 금속과 무기화합물을 포함한 혼합물 또는 페이스트에서 무기화합물은 세라믹, 유리 또는 세라믹과 유리와의 혼합물을 포함하는 것이 바람직하다.
또, 상술한 금속/무기화합물의 중량비는 100/0(100 : 0) 내지 5/95(5 : 95)의 범위내에서 선택되는 것이 바람직하다.
또한, 본 발명에 따른 다층 세라믹 기판 및 그의 제조방법에서 유리하게 적용되는 수동부품은 예를 들어 커패시터 또는 인덕터 등이다. 더욱이, 본 발명에서 세라믹 기판 속에 내장되는 수동부품은 커패시터와 인덕터 등의 단일 부품으로 한정되는 것이 아니며, 커패시터와 인덕터의 조합을 포함하는 IC복합부품 등의 복합체를 포함한다.
또, 성형체 블록으로는 다층 내부도체를 형성하는 적층구조를 갖는 성형체 블록이 유리하게 적용된다.
또한, 성형체 블록에 포함되는 세라믹 기능재료는 결정화 유리(glass ceramics) 또는 유리와 세라믹과의 혼합물을 포함하는 것이 바람직하다.
또, 복합적층체를 준비하기 위해 제공된 세라믹 그린시트에 포함되는 세라믹 절연재료는 유리 또는 유리와 세라믹과의 혼합물을 포함하며, 유리/세라믹의 중량비는 100/0(100 : 0) 내지 5/95(5 : 95)의 범위내에서 선택되는 것이 바람직하다.
또한, 배선도체 또는 내부도체는 Ag, Ag-Pt합금, Ag-Pd합금, Au, Ni, Pd, Pt, W, Mo 및 Cu로 이루어진 군에서 선택된 적어도 1종을 주성분으로서 포함하는 것이 바람직하다.
본 발명의 다른 특징과 효과는 도면을 참조한 발명의 설명으로부터 명백하게 될 것이다.
도 1은 본 발명의 제 1구현예에 따른 다층 세라믹 기판 1을 도식적으로 나타낸 단면도이다. 도 2는 도 1에 도시한 다층 세라믹 기판 1에 부여되는 등가회로도이다.
도 1에 도시한 바와 같이, 다층 세라믹 기판 1은 세라믹 절연재료로 구성되는 복수개의 적층된 세라믹층 2∼8을 구비한 적층체 9를 포함한다. 적층체 9의 내부에는 수동부품으로서의 커패시터 10, 인덕터 11 및 저항 12가 내장된다. 또, 적층체 9는 이들 커패시터 10, 인덕터 11 및 저항 12를 배선하기 위한 배선도체 13∼18을 내부에 구비하고, 외표면상에 외부단자도체 19a 및 19b를 구비한다. 이와 같이 다층 세라믹 기판 1은 도 2에 도시한 회로를 구성한다.
상술한 구성의 다층 세라믹 기판 1은 다음과 같이 제조된다. 도 3은 도 1에 도시한 다층 세라믹 기판 1의 제조방법을 설명하기 위한 단면도이다. 도 4는 도 3에 도시한 요소의 일부를 얻기 위한 방법을 설명하기 위한 단면도이다.
상술한 커패시터 10을 형성하기 위한 순수 세라믹 기능재료를 포함하는 커패시터용 성형체 블록 10g 및 인덕터를 형성하기 위한 순수 세라믹 기능재료를 포함하는 인덕터용 성형체 블록 11g을 각각 준비한다.
커패시터용 성형체 블록 10g은 세라믹 기능재료로서의 세라믹 유전체를 포함하며, 이러한 세라믹 유전체를 포함한 순수 유전체 시트 20을 끼워 다층 내부도체 21이 형성된 적층구조를 갖는다. 성형체 블록 10g의 대향하는 단면에는 단자전극 22 및 23이 각각 형성된다. 내부도체 21은 주지의 적층 세라믹 커패시터의 내부전극과 동일하며, 일단의 단자전극 22에 접속되는 것과 타단의 단자전극 23에 접속되는 것이 대향하여 배치된다.
인덕터용 성형체 블록 11g은 세라믹 기능재료로서의 세라믹 자성체를 포함하며, 이러한 세라믹 자성체를 포함한 순수 자성체 시트 24를 끼워 다층 내부도체 25가 형성된 적층구조를 갖는다. 성형체 블록 11g의 대향하는 단면에는 단자전극 26 및 27이 각각 형성된다. 다층 내부도체 25의 각각은 예를 들어 각 자성체 시트 24를 관통하는 관통도체 28에 의해 접속되면서 전체가 코일형상으로 연장한 도전경로를 구성한다.
이들 성형체 블록 10g 및 11g은 1000℃ 이하의 온도에서 소성 가능하도록 구성된다.
따라서, 유전체 시트 20 및 자성체 시트 24에 각각 포함되는 세라믹 기능재료, 즉 세라믹 유전체 및 세라믹 자성체로는 예를 들어 결정화 유리 또는 유리와 세라믹과의 혼합물이 유리하게 이용된다. 보다 구체적으로, 유전체 시트 20으로는 티탄산바륨에 붕규산 유리(borosilicate glass)를 소량 혼합시킨 분말과 유기 비이클(vehicle)을 혼합하여 얻어진 세라믹 슬러리(slurry)를 닥터블레이드법(doctor blade method)을 이용하여 시트 형상으로 성형한 것을 이용할 수 있다. 한편, 자성체 시트 24로는 니켈아연 페라이트에 붕규산 유리를 소량 혼합한 분말과 유기 비이클을 혼합하여 얻은 세라믹 슬러리를 닥터블레이드법을 이용하여 시트 형상으로 형성한 것을 이용할 수 있다.
또한, 내부도체 21, 단자전극 22 및 23, 내부도체 25, 단자전극 26 및 27, 관통전극 28을 형성하기 위한 도체로는 예를 들어 Ag, Ag-Pt합금, Ag-Pd합금, Au, Ni, Pd, Pt, W, Mo 및 Cu로 이루어진 군에서 선택된 적어도 1종을 주성분으로 하는 도전성 페이스트가 유리하게 이용된다.
내부도체 21 및 25는 각각의 유전체 시트 20 및 자성체 시트 24 위에 상술한 도전성 페이스트를 스크린 인쇄로 소정의 패턴을 갖도록 부여하여 형성될 수 있다.
성형체 블록 10g 및 11g를 얻기 위하여 상술한 바와 같이 내부도체 21이 형성된 소정 개수의 유전체 시트 20과, 내부도체 25가 형성된 소정 개수의 자성체 시트 24를 각각 적층한 후에 압착 공정을 실시하는 것이 바람직하며, 이 압착공정에서는 예를 들어 수압 압력으로 200㎏/㎠의 압력이 부여된다.
한편, 상술한 세라믹층 2∼8의 각각을 형성하기 위하여 세라믹 절연재료를 포함하는 세라믹 그린시트 2g∼8g가 준비된다. 이들 세라믹 그린시트 2g∼8g에 포함되는 세라믹 절연재료는 상술한 성형체 블록 10g 또는 11g에 포함되는 세라믹 기능재료와는 다르다.
이들 세라믹 그린시트 2g∼8g에는 각각 상술한 커패시터용 성형체 블록 10g 과 인덕터용 성형체 블록 11g를 형성하기 위한 가공, 또는 상술한 저항 12, 배선도체 13∼18, 외부단자도체 19a 및 19b를 형성하기 위한 공정이 미리 실시된다.
보다 구체적으로는 커패시터용 성형체 블록 10g를 내장시키기 위한 공간 29를 형성하기 위하여 일련의 관통홀 30, 31, 32 및 33과, 인덕터용 성형체 블록 11g를 내장시키기 위한 공간 34를 형성하기 위하여 일련의 관통홀 35, 36, 37 및 38이 각각 세라믹 그린시트 4g, 5g, 6g 및 7g에 미리 형성된다.
또, 배선도체 13을 형성하기 위하여 일련의 관통홀 39∼44가 각각 세라믹 그린시트 2g∼7g에 미리 형성된다. 또한, 배선도체 15를 형성하기 위하여 관통홀 45가 세라믹 그린시트 3g에 미리 형성된다. 또, 배선도체 18을 형성하기 위하여 일련의 관통홀 46 및 47이 각각 세라믹 그린시트 2g 및 3g에 미리 형성된다. 이들 관통홀 39∼47내에는 배선도체 13, 15 및 18을 형성하기 위한 도전성 페이스트가 부여된다.
또한, 세라믹 그린시트 2g에는 외부단자전극 19a 및 19b를 형성하기 위한 각 도전성 페이스트가 관통홀 39 및 46내의 각 도전성 페이스트에 각각 접속되도록 스크린 인쇄 등에 의해 부여된다.
또한, 세라믹 그린시트 3g에는 배선도체 16 및 17을 형성하기 위한 각 도전성 페이스트가 관통홀 45 및 47 내의 각 도전성 페이스트에 각각 접속되도록 스크린 인쇄 등에 의해 부여된다. 또, 저항 12를 형성하기 위한 후막 저항체가 배선도체 16 및 17을 형성하기 위한 각 도전성 페이스트 사이를 연결하도록 부여된다. 후막 저항체를 형성하기 위한 저항체 페이스트로는 예를 들어 산화루디늄 (ruthenium oxide)에 붕규산 유리를 소량 혼합시킨 분말과 유기 비이클을 혼합한 것이 유리하게 이용된다.
또한, 세라믹 그린시트 8g에는 배선도체 14를 형성하기 위한 도전성 페이스트가, 세라믹 그린시트 2g∼8g가 적층된 경우에 관통홀 44 내의 도전성 페이스트에 접속되며 공간 29 및 34 내로 향하여 노출되도록 즉, 성형체 블록 10g 및 11g의 단자전극 23 및 27에 접속되도록 스크린 인쇄 등에 의해 부여된다.
상술한 배선도체 13∼18 및 외부단자도체 19a 및 19b를 제공하는 도전성 페이스트로서는 Ag, Ag-Pt합금, Ag-Pd합금, Au, Ni, Pd, Pt, W, Mo 및 Cu로 이루어진 군에서 선택된 적어도 1종을 주성분으로서 포함하는 것이 유리하게 이용된다.
이러한 세라믹 그린시트 2g∼8g에 포함되는 세라믹 절연재료는 1000℃ 이하의 온도에서 소성 가능한 것을 이용하고, 예를 들어 유리 또는 유리와 세라믹과의 혼합물을 이용하는 것이 바람직하다. 이 경우에, 유리/세라믹의 중량비는 100/0 내지 5/95의 범위 이내로 선택된다. 유리/세라믹의 중량비가 5/95보다 작은 것은 소성 가능 온도가 1000℃보다 높게 되기 때문이다. 소성 가능 온도가 높아지면 배선도체 13∼18 등의 재료의 선택폭이 좁아지기 때문에 바람직하지 않다.
보다 구체적으로는, 세라믹 그린시트 2g∼8g로서는 붕규산 유리 분말과 알루미나 분말과 유기 비이클을 혼합하여 얻어진 세라믹 슬러리를 닥터블레이드법에 의해 시트상으로 형성한 것을 이용할 수 있다. 이러한 재료의 세라믹 그린시트 2g∼8g는 800∼1000℃ 정도의 비교적 저온에서 소성할 수 있다.
상술한 바와 같이 얻어진 성형체 블록 10g 및 11g와, 세라믹 그린시트 2g∼8g을 이용하여, 소성한 후에 다층 세라믹 기판 1이 되는 순수 복합적층체 1g를 하기와 같이 제조한다.
우선, 세라믹 그린시트 4g∼7g가 도 4에 나타낸 바와 같이 미리 적층된다.
다음으로, 소성중에 팽창을 수반한 산화반응을 발생시키는 금속을 포함한 페이스트 또는 상술한 금속과 무기화합물을 포함한 페이스트 50g를 준비한다. 페이스트 50g에 부여되는 페이스트상의 형태는 상술한 금속의 분말, 또는 금속 및 무기화합물의 각 분말을 주지와 같이 유기 비이클로 습식혼합하여 얻는다. 이 페이스트 50g에 포함되는 금속으로는 Al, Si, Ti, Fe, Cu, Mo, W, Cr 및 Zn으로 이루어진 군에서 선택된 적어도 1종이 유리하게 이용된다. 또, 상술한 무기화합물로는 세라믹, 유리 또는 세라믹과 유리와의 혼합물이 유리하게 이용된다. 보다 구체적으로는 Bi2O3, CuO, SiO2, TiO2, CaO 또는 BaO 등이 무기화합물로서 이용될 수 있다. 또한, 이들 금속/무기화합물의 중량비는 100/0 내지 5/95의 범위내에서 선택되는 것이 바람직하다. 금속/무기화합물의 중량비가 5/95 미만이 되면 소성에 의해 산화되는 금속의 팽창에 의한 효과를 기대할 수 없기 때문이다.
상술한 페이스트 50g는 도 4에 나타낸 바와 같이 적층된 세라믹 그린시트 4g∼7g에 형성되는 공간 29 및 34의 내벽면상에 부여되면서 성형체 블록 10g 및 11g의 외표면상에서 공간 29 및 34의 내벽면에 대향하는 외벽면상에 부여된다.
다음으로, 도 3에 도시한 바와 같이 공간 29 및 34에 각각 성형체 블록 10g 및 11g이 삽입된다. 이와 같이 페이스트 50g는 공간 29 및 34의 각각의 세라믹 그린시트 4g∼7g의 적층면과 직교하는 방향으로 연장한 내벽면과 각각의 성형체 블록 10g 및 11g와의 사이에 위치된다. 더욱이, 이러한 페이스트 50g의 부여는 공간 29 및 34의 각 내벽면 및 성형체 블록 10g 및 11g의 각 외벽면의 양쪽에 페이스트 50g를 미리 부여하는 것 뿐만아니라 어느 한쪽에만 부여할 수도 있다.
상술한 바와 같이, 공간 29 및 34에 성형체 블록 10g 및 11g가 삽입되는 경우에, 단자전극 22, 23, 26 및 27은 공간 29 또는 34의 각각의 개구부로부터 노출된다. 그런 다음, 예를 들어 500㎏/㎠의 수압 프레스를 이용하여 압착공정을 실시하고, 세라믹 그린시트 4g∼7g를 압착한다. 이에 의하여 세라믹 그린시트 4g∼7g 사이의 압착성이 높아지는 동시에 성형체 블록 10g 및 11g와 페이스트 50g와 공간 29 및 34의 내벽면과의 각 사이의 밀착성이 증가된다.
다음으로, 상술한 세라믹 그린시트 4g∼7g의 상하에 세라믹 그린시트 2g, 3g 및 8g를 각각 적층하고 이에 의하여 순수 복합적층체 1g를 얻는다. 이 복합적층체 1g의 상태에 있어서 관통홀 39∼44내의 도전성 페이스트는 일련의 배선도체 13을 형성하면서 배선도체 14에 접속되고, 관통홀 45내의 도전성 페이스트는 성형체 블록 10g의 단자전극 22에 접속되며, 관통홀 46 및 47내의 도전성 페이스트는 일련의 배선도체 18을 형성하면서 성형체 블록 11g의 단자전극 26에 접속된다. 또, 성형체 블록 10g 및 11g의 단자전극 23 및 27은 배선도체 14에 접속된다.
더욱이, 상술한 바와 같이 세라믹 그린시트 4g∼7g의 상하에 세라믹 그린시트 2g, 3g 및 8g를 적층하기 전에 페이스트 50g를 성형체 블록 10g 및 11g의 공간 29 및 34의 각각의 개구부로부터 노출된 표면상에 더 부여하거나, 세라믹 그린시트 3g 및 4g 사이와 세라믹 그린시트 7g 및 8g 사이의 계면상에 더 부여할 수도 있다. 다만, 이러한 페이스트 50g의 부여는 상술한 전기적 접속을 방해하지 않는 상태로 실시하지 않으면 안되기 때문에 도 3에 도시한 바와 같이 배선을 형성해야만 하는 경우에는 예를 들어 배선의 상태에 의해 충분하게 적용될 수 있는 경우도 있다.
한편, 순수 복합적층체 1g의 소성온도에서는 소결하지 않는 순수 세라믹으로 이루어진 시트상 지지체 48 및 49가 더 준비된다. 상술한 바와 같이, 성형체 블록 10g 및 11g와 세라믹 그린시트 2g∼8g가 함께 1000℃ 이하의 온도에서 소성 가능하게 되면, 이것을 혼합한 순수 복합적층체 1g가 1000℃ 이하의 온도에서 소성 가능하다고 말할 수 있기 때문에, 시트상 지지체 48 및 49의 재료는 1000℃에서는 소결하지 않는 것이 바람직하다. 시트상 지지체 48 및 49로는 예를 들어 알루미나 또는 지루코니아 등의 세라믹 분말과 유기 비이클을 혼합하여 얻은 슬러리를 닥터블레이드법 등에 의해 시트상으로 형성된 것이 유리하게 이용된다.
이러한 시트상 지지체 48 및 49는 순수 복합적층체 1g의 적층면과 직교하는 방향의 양단에 위치하는 각 주면 즉 상하의 주면상에 배치된다. 그리고, 순수 복합적층체 1g는 시트상 지지체 48 및 49와 함께 압착된다. 이 압착에는 예를 들어 1000㎏/㎠ 압력의 수압이 적용된다.
다음으로, 순수 복합적층체 1g은 시트상 지지체 48 및 49로 끼워진 상태에서 예를 들어 공기중 900℃의 온도에서 소성된다. 이 소성 공정에서 시트상 지지체 48 및 49를 통해서 순수 복합적층체 1g에 대하여 적층방향의 하중을 가하는 것이 바람직하다. 이러한 소성에 의하여 성형체 블록 10g 및 11g를 소성하고 각각 소결 상태의 커패시터 10 및 인덕터 11을 형성하면서 세라믹 그린시트 2g∼8g를 소성하고 소결상태의 복수개의 세라믹층 2∼8을 구비한 적층체 9를 형성하며, 페이스트 50g를 소성하고 소결상태의 중간층 50을 형성하며, 게다가 전체가 소결 상태인 다층 세라믹 기판 1을 얻는다.
이러한 소성 공정을 거쳐도 시트상 지지체 48 및 49는 미소결되기 때문에, 냉각 후에 시트상 지지체 48 및 49가 용이하게 제거되며, 이에 의하여 소정의 다층 세라믹 기판 1을 얻을 수 있다.
상술한 시트상 지지체 48 및 49는 소성공정에서 소결하지 않기 때문에 실질적인 수축도 발생하지 않는다. 따라서, 이들 시트상 지지체 48 및 49로 포위된 복합적층체 1g의 소성시의 X-Y방향 즉 세라믹 그린시트 2g∼8g의 주면방향의 수축은 용이하게 제어될 수 있다. 따라서, 다층 세라믹 기판 1의 치수 정밀도를 보다 높게 할 수 있고, 예를 들어 배선도체 13∼18을 갖는 미세 고밀도 배선을 실시해도 단선 등의 문제가 쉽게 발생하지 않는다. 실험에 의하면, 커패시터 10, 인덕터 11 및 저항 12는 각각 설계대로의 특성을 나타내는 것으로 확인되었다.
또한, 상술한 바와 같이 X-Y방향의 수축이 억제되기 때문에 복합적층체 1g를 소성하여 성형체 블록 10g 및 11g와 세라믹 그린시트 2g∼8g를 동시에 소성할 때에, 이들 소성체 블록 10g 및 11g와 세라믹 그린시트 2g∼8g의 각 수축 작용을 서로 일치시키는 것이 보다 용이하게 되며, 따라서 성형체 블록 10g 및 11g와 세라믹 그린시트 2g∼8g의 각각의 재료의 선택폭을 더욱 넓게 할 수 있다.
또한, 페이스트 50g는 소성되어 중간층 50을 형성하는 경우에 팽창을 수반한다.
보다 구체적으로는 페이스트 50g에 포함되는 금속은 소성중에 팽창을 수반한 산화반응을 발생시킨다. 페이스트 50g가 무기화합물을 포함하지 않는 경우에 중간층 50은 상술한 금속 산화물을 포함하면서, 상술한 금속과 이 금속에 접하는 성형체 블록 10g 또는 11g와, 세라믹 그린시트 4g∼7g에 포함되는 세라믹 성분과의 반응에 의해 복합산화물을 포함하는 조성이 된다. 또, 페이스트 50g가 금속 및 무기화합물의 양쪽을 포함하는 경우에는 중간층 50은 상술한 금속 산화물 및 상술한 금속과 이 금속에 접하는 성형체 블록 10g 또는 11g와, 세라믹 그린시트 4g∼7g에 포함되는 세라믹 성분과의 반응에 의한 복합산화물을 포함하면서 무기화합물 및 금속과 무기화합물과의 화학반응에 의한 복합화합물을 포함한다. 더욱이, 금속과 무기화합물과의 화학반응에서도 팽창현상이 발생된다.
금속 및 무기화합물 모두를 포함하는 경우에, 금속으로서 Al이 이용되며, 무기화합물로서 Bi2O3이 이용되는 경우에 상술한 복합화합물로는 예를 들어 Bi2Al4O3이 생성된다. 이하, 동일하게 금속으로서 Al을 이용하는 경우에 무기화합물로서 CuO, SiO2, TiO2, CaO, BaO를 각각 이용할 때의 복합화합물로는 CuAl2O4, Al2SiO5, TiAl2O5, CaAl4O7, BaAl12O9가 각각 생성된다.
이러한 페이스트 50g가 소성되어 중간층 50을 형성할 때의 팽창현상은 공간 29 및 34와 성형체 블록 10g 및 11g와의 각 사이에 발생할 수 있는 간격을 메우는 방향으로 작용한다. 이러한 갭(gap)에 관하여, 성형체 블록 10g 및 11g와 세라믹 그린시트 3g 및 8g가 각각 대향하는 부분에서는 상술한 바와 같이 시트상 지지체 48 및 49를 통해서 순수 복합적층체 1g의 적층면과 직교하는 방향으로 향하여 하중을 가함으로써 상술한 갭의 발생이 비교적 용이하게 방지될 수 있다. 하지만, 적층면과 직교하는 방향으로 연장한 공간 29 및 34의 내벽면과 성형체 블록 10g 및 11g가 각각 대향하는 부분에서는 시트상 지지체 48 및 49를 통해 전달된 구속력이 미치기 어렵기 때문에 갭이 발생하기 쉽다.
상술한 페이스트 50g의 팽창현상은 적층면과 직교하는 방향으로 연장한 공간 29 및 34의 내벽면과 성형체 블록 10g 및 11g의 대향하는 부분에 발생할 수 있는 갭을 메우는 데에 특히 효과적이다.
더욱이, 페이스트 50g를 부여하지 않는 경우 또는 페이스트를 부여하지만 이 페이스트 내에 상술한 금속을 함유시키지 않는 경우에는 공간 29 및 34의 적층면과 직교하는 방향으로 연장한 내벽면이 성형체 블록 10g 및 11g의 대향하는 부분에 갭을 발생시킨다. 이런 경우에, 얻어진 다층 세라믹 기판 표면이 오목 형상을 포함하게 되며, 더욱 나쁜 경우에는 다층 세라믹 기판의 표면 또는 다층 세라믹 기판의 수동부품과의 계면에 적층면과 직교하는 방향으로 연장한 크랙이 발생하는 것을 실험에 의해 확인하였다.
이상, 본 발명을 도면을 참조한 구현예에 관하여 설명하였지만, 본 발명의 범위내에서 본 구현예 이외의 다양한 변형이 가능하다.
예를 들어, 도시한 다층 세라믹 기판 1에서 채용된 회로설계는 본 발명의 보다 용이한 이해를 가능하게 하는 하나의 전형예에 지나지 않고, 본 발명은 그 외의 다양한 회로설계를 갖는 다층 세라믹 기판에서도 동일하게 적용할 수 있다.
또한, 성형체 블록도 커패시터와 인덕터 등의 단일부품에 한정되지 않고 LC복합부품 등을 적용할 수도 있다.
또, 상술한 구현예에서는 성형체 블록 10g 및 11g를 수용하기 위한 공간 29 및 34는 세라믹 그린시트 4g∼7g에 각각 형성된 관통홀 30∼33 및 35∼38에 의해 형성되지만, 성형체 블록의 크기와 형상에 대해서는 특정 세라믹 그린시트에 형성된 오목부에 의해 성형체 블록을 수용하기 위한 공간이 형성될 수도 있다.
상술한 바와 같이, 본 발명에 따른 다층 세라믹 기판 및 그의 제조방법에 의하면, 다층 세라믹 기판에 구비되는 복수개의 세라믹층 및 배선도체을 갖는 적층체에 내장된 수동부품은, 적층체내에 삽입된 순수 세라믹 기능재료를 포함하는 성형체 블록이 적층체의 소성과 동시에 일체 소결된 것으로 구성되기 때문에, 수동부품 자체가 갖는 특성은 성형체 블록을 얻는 단계에서 실질적으로 결정되며, 또한 성형체 블록에 잔재하는 특성은 소결 후에도 실질적으로 유지되게 된다. 따라서, 성형체 블록을 적절하게 제조하면, 다층 세라믹 기판에 내장된 수동부품의 특성이 설계대로 유지되고, 따라서 다층 세라믹 기판 전체도 안정된 품질로서 공급될 수 있게 된다. 이것으로부터, 다기능화, 고밀도화, 고정밀도화, 고성능화된 다층 세라믹 기판을 용이하게 실현할 수 있다.
또한, 본 발명에 의하면, 수동부품은 적층체의 내부에 완전하게 삽입된 상태이기 때문에, 내습성 등의 내환경성이 높은 다층 세라믹 기판을 얻을 수 있다.
또, 본 발명에 의하면, 수동부품이 다층 세라믹 기판 내에서 3차원적으로 배치될 수 있기 때문에, 설계의 자유도를 높일 수 있으면서 신호의 혼선 등의 문제를 유리하게 회피할 수 있다.
또한, 본 발명에 따른 다층 세라믹 기판에 의하면, 수동부품을 형성하기 위한 순수 세라믹 기능재료를 포함하는 성형체 블록을 삽입하기 위한 공간의 적어도 적층체의 적층방향으로 연장한 내벽면과 수동부품과의 사이에 중간층을 형성한다. 그리고, 본 발명에 따른 다층 세라믹 기판의 제조방법에 의하면, 상술한 중간층은 소성하는 것에 의해 팽창을 수반하는 산화반응을 발생하는 금속을 포함하는 페이스트 또는 상술한 금속과 무기화합물을 포함하는 페이스트가 적층체의 소성공정에서 소성됨으로써 얻어지기 때문에, 공간과 성형체 블록과의 사이에 발생할 수 있는 간격을 유리하게 메우게 되며, 이러한 간격이 원인이 되는 다층 세라믹 기판의 표면의 박리, 크랙의 발생을 방지하여 신뢰성이 높은 다층 세라믹 기판을 얻을 수 있다.
또한, 본 발명에 따른 다층 세라믹 기판의 제조방법에 의하면, 내장되는 수동부품을 형성하기 위한 순수 세라믹 기능재료를 포함하는 성형체 블록이 준비되고, 이 순수 성형체 블록을 메운 순수 복합적층체가 소성되기 때문에, 미리 소성된 수동부품을 삽입한 상태에서 소성하는 경우에 비하여 소성시의 수축 작용을 엄하게 관리할 필요가 없게 되며, 적층체를 형성하기 위한 세라믹 그린시트에서 사용할 수 있는 재료의 선택폭을 넓게 할 수 있다.
또, 본 발명에 따른 다층 세라믹 기판의 제조방법에 의하면, 순수 복합적층체에서 수동부품이 되는 성형체 블록을 삽입하기 위한 공간이 미리 형성되기 때문에, 얻어진 다층 세라믹 기판의 평면성을 양호하게 유지할 수 있다. 따라서, 배선도체의 원하지 않는 형태와 단선을 발생하기 어렵게 하기 때문에 특성의 변동을 발생시키지 않도록 하면서 높은 치수 정밀도를 갖는 고밀도한 배선을 형성하는 것이 가능하며, 또한 다층 세라믹 기판에 구비되는 세라믹층의 적층 개수를 문제없이 증가시킬 수 있고, 결과적으로 다층 세라믹 기판의 고성능화를 도모하기가 용이하게 된다.
본 발명에 따른 다층 세라믹 기판의 제조방법에서 순수 복합적층체의 적층방향에서 양단에 위치하는 각 주면상에 순수 복합적층체의 소성온도에서는 소결하지 않는 순수 세라믹으로 이루어진 시트상 지지체를 배치하면서 순수 복합적층체를 소성하면, 시트상 지지체는 소성공정에서 소결하지 않기 때문에 실질적인 수축도 발생하지 않고, 따라서 이들 시트상 지지체에 삽입된 복합적층체의 소성시의 X-Y방향의 수축이 억제된다. 따라서, 다층 세라믹 기판의 치수 정밀도를 보다 높게 할 수 있고, 미세하게 고밀도한 배선을 실시해도 단선 등의 문제를 더욱 발생시키기 어렵게 할 수 있다. 또한, 상술한 X-Y방향의 수축이 억제되기 때문에 복합적층체를 소성하여 성형체 블록과 세라믹 그린시트를 동시에 소성할 때에 이들 성형체와 세라믹 그린시트의 각 수축 거동을 서로 일치시키는 것이 보다 용이하게 되며, 따라서 성형체와 세라믹 그린시트와의 각각의 재료의 선택폭을 더욱 넓게 할 수 있다.
또한, 상술한 시트상 지지체를 끼워 순수 복합적층체에 대하여 적층방향의 하중을 가하면서, 소성공정을 실시하면, 적층체의 적층방향에서의 밀착성이 보다 높아지기 때문에 상술한 금속을 포함하는 페이스트 또는 금속 및 무기화합물을 포함하는 페이스트가 소성될 때의 팽창현상과 함께 공간과 성형체 블록과의 사이에 원하지 않는 간격이 발생하는 것을 보다 확실하게 방지할 수 있다.
본 발명에서 중간층을 형성하기 위하여 이용되는 금속으로서는 Al, Si, Ti, Fe, Cu, Mo, W, Cr 및 Zn으로 이루어진 군에서 선택된 적어도 1종을 이용하면, 소성공정에서 팽창을 수반하는 산화반응을 효과적으로 발생시킬 수 있다.
또, 본 발명에서 중간층을 형성하기 위하여 이용되는 금속과 무기화합물을 포함하는 혼합물 또는 페이스트 내의 무기화합물로서 세라믹, 유리 또는 세라믹과 유리와의 혼합물을 이용하면, 이 경우에도 소성 공정에서 팽창을 수반하는 산화반응을 효과적으로 발생시킬 수 있다.
또한, 중간층을 형성하는 페이스트 내의 금속/무기화합물의 중량비가 100/0 내지 5/95의 범위 내에서 선택되면, 금속의 산화반응에 의한 팽창현상을 보다 효과적으로 발생시킬 수 있다.
본 발명에서 수동부품이 되는 성형체 블록이 다층의 내부전극을 형성하는 적층구조를 포함하면, 예를 들어 수동부품이 커패시터인 경우에는 고용량을 얻을 수 있고 수동부품이 인덕터인 경우에는 고인덕턴스를 얻을 수 있다.
본 발명에서 성형체 블록에 포함되는 세라믹 기능재료가 결정화 유리 또는 유리와 세라믹과의 혼합물을 포함하거나, 복합적층체에 구비되는 세라믹 그린시트에 포함되는 세라믹 기능재료가 유리 또는 유리와 세라믹과의 혼합물을 포함하면서, 이 유리/세라믹의 중량비가 100/0 내지 5/95의 범위 내에서 선택되면, 예를 들어 1000℃의 비교적 저온에서 복합적층체를 소성하는 것이 가능한다. 따라서, 배선도체로서 Ag, Ag-Pt합금, Ag-Pd합금, Au, Ni, Pd, Pt, W, Mo 및 Cu로 이루어진 군에서 선택된 적어도 1종을 주성분으로 하는 것이 문제없이 사용할 수 있게 된다. 또, 상술한 시트상 지지체로서는 비교적 입수가 용이하고 화학적으로 안정한 알루미나 또는 지루코니아를 포함하는 것을 이용할 수 있게 된다.
이상에서, 본 발명을 특정 구현예들을 참조하여 설명하였지만, 본 발명의 기술적 요지를 벗어나지 않는 다양한 형태들이 첨부한 특허청구범위 내에서 가능하다. 그러므로, 본 발명의 범위는 특허청구범위에 의해서만 제한된다.

Claims (23)

  1. 세라믹 절연재료로 형성된 복수개의 적층된 세라믹층 및 배선도체를 구비한 적층체와;
    상기 배선도체에 의해 배선된 상태로 상기 적층체에 내장된 수동부품을 포함하는 다층 세라믹 기판으로서,
    상기 수동부품은 상기 적층체의 내부에 형성된 공간에 실장되며 상기 수동부품으로서 작용하는 순수 세라믹 기능재료를 포함한 성형체 블록을 소성함과 동시에 일체로 소결되며;
    상기 공간의 상기 적층체의 적층면과 직교하는 방향으로 연장한 내벽면과 상기 수동부품과의 사이에 적어도 중간층이 형성되며;
    상기 중간층은 소성중에 팽창을 수반한 산화반응을 발생시키는 금속을 포함한 혼합물 또는 상기 금속과 무기화합물을 포함한 혼합물을 상기 적층체의 소성공정에서 소성하여 얻는 것을 특징으로 하는 다층 세라믹 기판.
  2. 제1항에 있어서, 상기 중간층은 상기 적층체의 적층면에 평행한 방향으로 연장한 내벽면 또는 상기 내벽면 및 그의 연장면상에 형성되는 것을 특징으로 하는 다층 세라믹 기판.
  3. 제1항에 있어서, 상기 금속은 Al, Si, Ti, Fe, Cu, Mo, W, Cr 및 Zn으로 이루어진 군에서 선택된 적어도 1종임을 특징으로 하는 다층 세라믹 기판.
  4. 제1항에 있어서, 상기 무기화합물은 세라믹, 유리 또는 세라믹과 유리와의 혼합물을 포함하는 것을 특징으로 하는 다층 세라믹 기판.
  5. 제1항에 있어서, 상기 금속과 무기화합물의 중량비는 100/0 내지 5/95임을 특징으로 하는 다층 세라믹 기판.
  6. 제1항에 있어서, 상기 수동부품은 커패시터 또는 인덕터를 포함하는 것을 특징으로 하는 다층 세라믹 기판.
  7. 제1항에 있어서, 상기 성형체 블록은 다층 내부도체를 형성하는 적층구조를 포함하는 것을 특징으로 하는 다층 세라믹 기판.
  8. 제1항에 있어서, 상기 성형체 블록에 포함되는 상기 세라믹 기능재료는 결정화 유리 또는 유리와 세라믹과의 혼합물을 포함하는 것을 특징으로 하는 다층 세라믹 기판.
  9. 제1항에 있어서, 상기 세라믹층을 구성하는 상기 세라믹 절연재료는 유리 또는 유리와 세라믹과의 혼합물을 포함하며, 유리/세라믹의 중량비는 100/0 내지 5/95임을 특징으로 하는 다층 세라믹 기판.
  10. 제1항에 있어서, 상기 배선도체 또는 내부도체는 Ag, Ag-Pt합금, Ag-Pd합금, Au, Ni, Pd, Pt, W, Mo 및 Cu로 이루어진 군에서 선택된 적어도 1종을 주성분으로서 포함하는 것을 특징으로 다층 세라믹 기판.
  11. 세라믹 절연재료로 형성된 복수개의 적층된 세라믹층 및 배선도체를 구비한 적층체와, 상기 배선도체에 의해 배선된 상태로 상기 적층체에 내장된 수동부품을 포함하는 다층 세라믹 기판의 제조 방법으로서, 상기 제조방법은,
    상기 수동부품을 형성하기 위하여 순수 세라믹 기능재료를 포함한 성형체 블록을 준비하며;
    상기 성형체 블록 내에 포함된 상기 세라믹 기능재료와는 다른 세라믹 절연재료를 포함한 복수개의 적층된 세라믹 그린시트 및 상기 배선도체를 포함하며; 내부에 미리 형성된 공간에 상기 성형체 블록이 삽입되며; 상기 공간의 적어도 상기 적층체의 적층면과 직교하는 방향으로 연장한 내벽면과 상기 성형체 블록과의 갭(gap) 내부에, 소성중에 팽창을 수반한 산화반응을 발생시키는 금속을 포함한 페이스트 또는 상기 금속과 무기화합물을 포함한 페이스트가 부여되는 순수 복합적층체를 준비하며;
    상기 순수 복합적층체의 적층면과 직교하는 방향의 양단에 형성된 각 주면상에 상기 순수 복합적층체의 소성온도에서는 소결하지 않는 순수 세라믹으로 구성된 시트상 지지체를 배치하며;
    상기 순수 복합적층체가 시트상 지지체로 포위된 상태에서 상기 순수 복합적층체를 소성하고;
    상기 시트상 지지체의 소결되지 않은 부분을 제거하는 각 단계들을 포함하는 것을 특징으로 하는 다층 세라믹 기판의 제조방법.
  12. 제11항에 있어서, 상기 순수 복합적층체를 준비하는 공정에서 상기 공간의 상기 적층체의 적층면과 평행한 방향으로 연장한 내벽면과 상기 성형체 블록과의 사이 또는 상기 내벽면 및 그의 연장선상에, 소성중에 팽창을 수반한 산화반응을 발생시키는 금속을 포함한 페이스트 또는 상기 금속과 무기화합물을 포함한 페이스트가 부여되는 것을 특징으로 하는 다층 세라믹 기판의 제조방법.
  13. 제11항에 있어서, 상기 순수 복합적층체의 소성공정에서 상기 시트상 지지체를 통하여 상기 순수 복합적층체에 대하여 적층면과 직교하는 방향으로 하중을 가하는 것을 특징으로 하는 다층 세라믹 기판의 제조방법.
  14. 제11항에 있어서, 상기 순수 복합적층체의 소성공정은 1000℃ 이하에서 실시되는 것을 특징으로 하는 다층 세라믹 기판의 제조방법.
  15. 제14항에 있어서, 상기 시트상 지지체는 알루미나(alumina) 또는 지르코니아 (zirconia)를 포함하는 것을 특징으로 하는 다층 세라믹 기판의 제조방법.
  16. 제11항에 있어서, 상기 금속은 Al, Si, Ti, Fe, Cu, Mo, W, Cr 및 Zn으로 이루어진 군에서 선택된 적어도 1종임을 특징으로 하는 다층 세라믹 기판의 제조방법.
  17. 제11항에 있어서, 상기 무기화합물은 세라믹, 유리 또는 세라믹과 유리와의 혼합물을 포함하는 것을 특징으로 하는 다층 세라믹 기판의 제조방법.
  18. 제11항에 있어서, 상기 금속과 무기화합물의 중량비는 100/0 내지 5/95임을 특징으로 하는 다층 세라믹 기판의 제조방법.
  19. 제11항에 있어서, 상기 성형체 블록은 소결된 후에 커패시터 또는 인덕터로 기능하도록 변화되는 것을 특징으로 하는 다층 세라믹 기판의 제조방법.
  20. 제11항에 있어서, 상기 성형체 블록은 다층 내부도체를 형성하는 적층구조를 갖는 것을 특징으로 하는 다층 세라믹 기판의 제조방법.
  21. 제11항에 있어서, 상기 성형체 블록에 포함되는 상기 세라믹 기능재료는 결정화 유리 또는 유리와 세라믹과의 혼합물을 포함하는 것을 특징으로 하는 다층 세라믹 기판의 제조방법.
  22. 제11항에 있어서, 상기 복합적층체에 제공된 세라믹 그린시트에 포함되는 상기 세라믹 절연재료는 유리 또는 유리와 세라믹과의 혼합물을 포함하며, 상기 유리/세라믹의 중량비는 100/0 내지 5/95임을 특징으로 하는 다층 세라믹 기판의 제조방법.
  23. 제11항에 있어서, 상기 배선도체 또는 내부도체는 Ag, Ag-Pt합금, Ag-Pd합금, Au, Ni, Pd, Pt, W, Mo 및 Cu로 이루어진 군에서 선택된 적어도 1종을 주성분으로서 포함하는 것을 특징으로 하는 다층 세라믹 기판의 제조방법.
KR1019990000097A 1998-01-06 1999-01-06 다층 세라믹 기판 및 그의 제조방법 KR100352780B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10-584 1998-01-06
JP00058498A JP3322199B2 (ja) 1998-01-06 1998-01-06 多層セラミック基板およびその製造方法

Publications (2)

Publication Number Publication Date
KR19990067739A true KR19990067739A (ko) 1999-08-25
KR100352780B1 KR100352780B1 (ko) 2002-09-16

Family

ID=11477776

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990000097A KR100352780B1 (ko) 1998-01-06 1999-01-06 다층 세라믹 기판 및 그의 제조방법

Country Status (5)

Country Link
US (1) US6153290A (ko)
EP (1) EP0929207B1 (ko)
JP (1) JP3322199B2 (ko)
KR (1) KR100352780B1 (ko)
DE (1) DE69835659T2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100890371B1 (ko) * 2004-10-29 2009-03-25 가부시키가이샤 무라타 세이사쿠쇼 세라믹 다층기판 및 그 제조방법
KR100896601B1 (ko) * 2007-11-05 2009-05-08 삼성전기주식회사 무수축 세라믹 기판의 제조방법 및 이를 이용한 무수축세라믹 기판

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6740183B1 (en) * 1998-04-24 2004-05-25 Matsushita Electric Industrial Co., Ltd. Method of producing ceramic multi-layered substrate
US6228196B1 (en) * 1998-06-05 2001-05-08 Murata Manufacturing Co., Ltd. Method of producing a multi-layer ceramic substrate
US6377464B1 (en) * 1999-01-29 2002-04-23 Conexant Systems, Inc. Multiple chip module with integrated RF capabilities
EP1098368B1 (en) * 1999-04-16 2011-12-21 Panasonic Corporation Module component and method of manufacturing the same
EP1139705B1 (en) * 1999-09-02 2006-11-22 Ibiden Co., Ltd. Printed wiring board and method of producing the same
KR20070101408A (ko) * 1999-09-02 2007-10-16 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
JP3646587B2 (ja) * 1999-10-27 2005-05-11 株式会社村田製作所 多層セラミック基板およびその製造方法
US6535398B1 (en) * 2000-03-07 2003-03-18 Fujitsu Limited Multichip module substrates with buried discrete capacitors and components and methods for making
US6841740B2 (en) * 2000-06-14 2005-01-11 Ngk Spark Plug Co., Ltd. Printed-wiring substrate and method for fabricating the same
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
US6906411B1 (en) * 2000-06-29 2005-06-14 Mitsubishi Denki Kabushiki Kaisha Multilayer substrate module and portable wireless terminal
CN1196392C (zh) * 2000-07-31 2005-04-06 日本特殊陶业株式会社 布线基板及其制造方法
US6600385B2 (en) * 2000-08-21 2003-07-29 Tdk Corporation Front end module for mobile communications apparatus
TW471067B (en) * 2000-08-31 2002-01-01 Advanced Semiconductor Eng Integrated circuit package board which integrates de-coupled capacitor
JP2002084065A (ja) * 2000-09-07 2002-03-22 Murata Mfg Co Ltd 多層セラミック基板およびその製造方法ならびに電子装置
US6388207B1 (en) 2000-12-29 2002-05-14 Intel Corporation Electronic assembly with trench structures and methods of manufacture
US20020158305A1 (en) * 2001-01-05 2002-10-31 Sidharth Dalmia Organic substrate having integrated passive components
JP2002246503A (ja) * 2001-02-16 2002-08-30 Philips Japan Ltd 電子部品及びその製造方法
JP2002252297A (ja) * 2001-02-23 2002-09-06 Hitachi Ltd 多層回路基板を用いた電子回路装置
JP3716783B2 (ja) * 2001-11-22 2005-11-16 株式会社村田製作所 セラミック多層基板の製造方法及び半導体装置
US6711029B2 (en) * 2002-05-21 2004-03-23 Cts Corporation Low temperature co-fired ceramic with improved shrinkage control
US6987307B2 (en) 2002-06-26 2006-01-17 Georgia Tech Research Corporation Stand-alone organic-based passive devices
US6900708B2 (en) * 2002-06-26 2005-05-31 Georgia Tech Research Corporation Integrated passive devices fabricated utilizing multi-layer, organic laminates
US7260890B2 (en) * 2002-06-26 2007-08-28 Georgia Tech Research Corporation Methods for fabricating three-dimensional all organic interconnect structures
TW546800B (en) * 2002-06-27 2003-08-11 Via Tech Inc Integrated moduled board embedded with IC chip and passive device and its manufacturing method
US6876535B2 (en) * 2002-10-10 2005-04-05 Matsushita Electric Industrial Co., Ltd. Ceramic capacitor, method for producing the same, and dielectric multilayer device
US20040108134A1 (en) * 2002-10-11 2004-06-10 Borland William J. Printed wiring boards having low inductance embedded capacitors and methods of making same
US6806793B2 (en) * 2002-12-13 2004-10-19 International Business Machines Corporation MLC frequency selective circuit structures
US7489914B2 (en) * 2003-03-28 2009-02-10 Georgia Tech Research Corporation Multi-band RF transceiver with passive reuse in organic substrates
US7626828B1 (en) * 2003-07-30 2009-12-01 Teradata Us, Inc. Providing a resistive element between reference plane layers in a circuit board
US8345433B2 (en) * 2004-07-08 2013-01-01 Avx Corporation Heterogeneous organic laminate stack ups for high frequency applications
US7423608B2 (en) * 2005-12-20 2008-09-09 Motorola, Inc. High impedance electromagnetic surface and method
US7342308B2 (en) 2005-12-20 2008-03-11 Atmel Corporation Component stacking for integrated circuit electronic package
US7821122B2 (en) * 2005-12-22 2010-10-26 Atmel Corporation Method and system for increasing circuitry interconnection and component capacity in a multi-component package
US7843302B2 (en) * 2006-05-08 2010-11-30 Ibiden Co., Ltd. Inductor and electric power supply using it
US7439840B2 (en) 2006-06-27 2008-10-21 Jacket Micro Devices, Inc. Methods and apparatuses for high-performing multi-layer inductors
US7808434B2 (en) * 2006-08-09 2010-10-05 Avx Corporation Systems and methods for integrated antennae structures in multilayer organic-based printed circuit devices
US7989895B2 (en) 2006-11-15 2011-08-02 Avx Corporation Integration using package stacking with multi-layer organic substrates
KR100826410B1 (ko) * 2006-12-29 2008-04-29 삼성전기주식회사 캐패시터 및 이를 이용한 캐패시터 내장형 다층 기판 구조
US20090115022A1 (en) * 2007-11-06 2009-05-07 Nec Electronics Coroporation Semiconductor device
US8064214B2 (en) * 2008-01-04 2011-11-22 Dialogic Corporation Press fit passive component
KR101004840B1 (ko) * 2008-09-05 2010-12-28 삼성전기주식회사 캐비티를 갖는 다층 세라믹 기판의 제조방법
US20110017581A1 (en) * 2009-07-23 2011-01-27 Keith Bryan Hardin Z-Directed Switch Components for Printed Circuit Boards
US8278568B2 (en) * 2009-07-23 2012-10-02 Lexmark International, Inc. Z-directed variable value components for printed circuit boards
US8198548B2 (en) * 2009-07-23 2012-06-12 Lexmark International, Inc. Z-directed capacitor components for printed circuit boards
US20110017502A1 (en) * 2009-07-23 2011-01-27 Keith Bryan Hardin Z-Directed Components for Printed Circuit Boards
US8237061B2 (en) * 2009-07-23 2012-08-07 Lexmark International, Inc. Z-directed filter components for printed circuit boards
US8198547B2 (en) * 2009-07-23 2012-06-12 Lexmark International, Inc. Z-directed pass-through components for printed circuit boards
US20110017504A1 (en) * 2009-07-23 2011-01-27 Keith Bryan Hardin Z-Directed Ferrite Bead Components for Printed Circuit Boards
US8735734B2 (en) * 2009-07-23 2014-05-27 Lexmark International, Inc. Z-directed delay line components for printed circuit boards
US8273996B2 (en) * 2009-07-23 2012-09-25 Lexmark International, Inc. Z-directed connector components for printed circuit boards
JP5305042B2 (ja) 2010-07-22 2013-10-02 Ｔｄｋ株式会社 積層型電子部品の製造方法
US9107306B2 (en) * 2010-10-14 2015-08-11 Panasonic Intellectual Property Management Co., Ltd. Hybrid substrate, method for manufacturing the same, and semiconductor integrated circuit package
US9078374B2 (en) 2011-08-31 2015-07-07 Lexmark International, Inc. Screening process for manufacturing a Z-directed component for a printed circuit board
US9009954B2 (en) 2011-08-31 2015-04-21 Lexmark International, Inc. Process for manufacturing a Z-directed component for a printed circuit board using a sacrificial constraining material
US8943684B2 (en) * 2011-08-31 2015-02-03 Lexmark International, Inc. Continuous extrusion process for manufacturing a Z-directed component for a printed circuit board
US8658245B2 (en) 2011-08-31 2014-02-25 Lexmark International, Inc. Spin coat process for manufacturing a Z-directed component for a printed circuit board
US8752280B2 (en) 2011-09-30 2014-06-17 Lexmark International, Inc. Extrusion process for manufacturing a Z-directed component for a printed circuit board
US8790520B2 (en) 2011-08-31 2014-07-29 Lexmark International, Inc. Die press process for manufacturing a Z-directed component for a printed circuit board
US8912452B2 (en) 2012-03-29 2014-12-16 Lexmark International, Inc. Z-directed printed circuit board components having different dielectric regions
US8830692B2 (en) 2012-03-29 2014-09-09 Lexmark International, Inc. Ball grid array systems for surface mounting an integrated circuit using a Z-directed printed circuit board component
US8822838B2 (en) 2012-03-29 2014-09-02 Lexmark International, Inc. Z-directed printed circuit board components having conductive channels for reducing radiated emissions
US8822840B2 (en) 2012-03-29 2014-09-02 Lexmark International, Inc. Z-directed printed circuit board components having conductive channels for controlling transmission line impedance
US9613917B2 (en) * 2012-03-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) device with integrated passive device in a via
US9165887B2 (en) 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
JP2014192225A (ja) * 2013-03-26 2014-10-06 Ngk Spark Plug Co Ltd 配線基板
US10014843B2 (en) * 2013-08-08 2018-07-03 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with embedded filters
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
JP2015135870A (ja) * 2014-01-16 2015-07-27 富士通株式会社 インダクタ装置及びインダクタ装置の製造方法
US20160055976A1 (en) * 2014-08-25 2016-02-25 Qualcomm Incorporated Package substrates including embedded capacitors
US10062838B2 (en) 2015-03-31 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Co-fired passive integrated circuit devices
JP2016207940A (ja) * 2015-04-27 2016-12-08 イビデン株式会社 電子部品内蔵配線板及びその製造方法
WO2016189609A1 (ja) * 2015-05-25 2016-12-01 オリンパス株式会社 立体配線板および立体配線板の製造方法
US9748227B2 (en) * 2015-07-15 2017-08-29 Apple Inc. Dual-sided silicon integrated passive devices
US9839131B2 (en) * 2015-10-21 2017-12-05 International Business Machines Corporation Embedding a discrete electrical device in a printed circuit board
WO2018063279A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Vertical embedded component in a printed circuit board blind hole
CN112738994B (zh) * 2020-11-24 2022-12-09 鹤山市世拓电子科技有限公司 一种内嵌功率器件的印刷电路板

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4109296A (en) * 1977-08-01 1978-08-22 Ncr Corporation Machine insertable circuit board electronic component
JPS60166289A (ja) * 1984-02-03 1985-08-29 松下電器産業株式会社 アルミナ回路基板
JPH0632378B2 (ja) * 1985-06-14 1994-04-27 株式会社村田製作所 電子部品内蔵多層セラミック基板
JPH01179741A (ja) * 1988-01-12 1989-07-17 Asahi Glass Co Ltd ガラスセラミックス組成物
US4811164A (en) * 1988-03-28 1989-03-07 American Telephone And Telegraph Company, At&T Bell Laboratories Monolithic capacitor-varistor
US4899118A (en) * 1988-12-27 1990-02-06 Hughes Aircraft Company Low temperature cofired ceramic packages for microwave and millimeter wave gallium arsenide integrated circuits
DE4030055A1 (de) * 1990-09-22 1992-03-26 Bosch Gmbh Robert Verfahren zum herstellen einer schaltung
JP2753892B2 (ja) * 1990-09-29 1998-05-20 京セラ株式会社 コンデンサー内蔵複合回路基板
US5055966A (en) * 1990-12-17 1991-10-08 Hughes Aircraft Company Via capacitors within multi-layer, 3 dimensional structures/substrates
JPH04280496A (ja) * 1991-03-07 1992-10-06 Narumi China Corp コンデンサ内蔵セラミック多層回路基板及びその製造方法
EP0547807A3 (en) * 1991-12-16 1993-09-22 General Electric Company Packaged electronic system
US5384434A (en) * 1992-03-02 1995-01-24 Murata Manufacturing Co., Ltd. Multilayer ceramic circuit board
DE69318879T2 (de) * 1992-04-03 1998-10-08 Matsushita Electric Ind Co Ltd Keramisches Mehrschicht-Substrat für hohe Frequenzen
US5661882A (en) * 1995-06-30 1997-09-02 Ferro Corporation Method of integrating electronic components into electronic circuit structures made using LTCC tape
JPH0992983A (ja) * 1995-07-17 1997-04-04 Sumitomo Kinzoku Electro Device:Kk セラミック多層基板の製造方法
JPH0992978A (ja) * 1995-09-21 1997-04-04 Sumitomo Metal Mining Co Ltd コンデンサ内蔵ガラスセラミック基板
US5708570A (en) * 1995-10-11 1998-01-13 Hughes Aircraft Company Shrinkage-matched circuit package utilizing low temperature co-fired ceramic structures
US5708559A (en) * 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
US5757611A (en) * 1996-04-12 1998-05-26 Norhtrop Grumman Corporation Electronic package having buried passive components
US6021050A (en) * 1998-12-02 2000-02-01 Bourns, Inc. Printed circuit boards with integrated passive components and method for making same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100890371B1 (ko) * 2004-10-29 2009-03-25 가부시키가이샤 무라타 세이사쿠쇼 세라믹 다층기판 및 그 제조방법
KR100896601B1 (ko) * 2007-11-05 2009-05-08 삼성전기주식회사 무수축 세라믹 기판의 제조방법 및 이를 이용한 무수축세라믹 기판

Also Published As

Publication number Publication date
US6153290A (en) 2000-11-28
JP3322199B2 (ja) 2002-09-09
DE69835659T2 (de) 2007-09-20
DE69835659D1 (de) 2006-10-05
EP0929207A2 (en) 1999-07-14
KR100352780B1 (ko) 2002-09-16
EP0929207B1 (en) 2006-08-23
EP0929207A3 (en) 2000-03-08
JPH11195873A (ja) 1999-07-21

Similar Documents

Publication Publication Date Title
KR100352780B1 (ko) 다층 세라믹 기판 및 그의 제조방법
KR100356678B1 (ko) 다층 세라믹 기판의 제조방법
US7243424B2 (en) Production method for a multilayer ceramic substrate
EP0901316B1 (en) Method of producing a multi-layer ceramic substrate accomodating a passive component
US20050126682A1 (en) Monolithic ceramic substrate and method for making the same
KR20010049529A (ko) 세라믹 기판의 제조방법 및 소성되지 않은 세라믹 기판
US6207905B1 (en) Glass-ceramic composition, circuit substrate using the same and manufacture method thereof
US20020026978A1 (en) Multilayer ceramic substrate and manufacturing method therefor
KR100922079B1 (ko) 다층 세라믹 기판
JP4277275B2 (ja) セラミック積層基板および高周波電子部品
JP2006510233A (ja) 低インダクタンス埋め込みキャパシタを有するプリント配線板およびその製造方法
JPH10135073A (ja) 複合セラミック電子部品およびその製造方法
JP3669404B2 (ja) 多層セラミック基板の製造方法
JP3129261B2 (ja) 多層セラミック基板の製造方法
JP3327214B2 (ja) 多層セラミック基板の製造方法
JPH11354924A (ja) 多層セラミック基板の製造方法
JP3540941B2 (ja) 積層体およびその製造方法
JP2003026472A (ja) 積層セラミック電子部品の製造方法、積層セラミック電子部品および積層セラミック電子部品製造用の生の複合積層体
JP3898653B2 (ja) ガラスセラミック多層配線基板の製造方法
KR100724228B1 (ko) 다층 세라믹 기판 및 그 제조 방법
JPH1155058A (ja) 積層セラミック複合部品
JP2874685B2 (ja) 多層基板の製造方法
JPH1065342A (ja) 多層回路基板およびその製造方法
JPH10214745A (ja) 複合セラミック電子部品およびその製造方法
JPH02270395A (ja) 回路基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee