KR100830736B1 - 기판 처리 방법, 전자 디바이스 제조 방법 및 프로그램을기록한 기록 매체 - Google Patents

기판 처리 방법, 전자 디바이스 제조 방법 및 프로그램을기록한 기록 매체 Download PDF

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KR100830736B1
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도쿄엘렉트론가부시키가이샤
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Abstract

표면 손상층의 제거량의 제어를 용이하게 실시할 수 있는 동시에, 배선 신뢰성의 저하를 방지할 수 있는 전자 디바이스의 제조 방법을 제공한다.
웨이퍼(W)의 표면에 형성된 커패시터(105)상에, SiOC계의 저 유전율 층간 절연막 재료, 혹은 유기 폴리머계의 도포형 저 유전율 층간 절연 재료로 이루어진 저 유전율 층간 절연막(106)을 성막하고(A), 개구부(107)를 갖는 포토레지스트층(108)을 형성하고(B), 저 유전율 층간 절연막(106)을 RIE 처리에 의해 에칭하여 비어 홀(108)을 가공 성형하고(C), 유사 SiO2층(110)에 의해 피복된 비어 홀(109)의 표면을 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어진 혼합 기체의 분위기에 폭로하고(D), 생성물(111)이 생성된 비어 홀(109)의 표면을 사전결정된 온도로 가열한다(E).

Description

기판 처리 방법, 전자 디바이스 제조 방법 및 프로그램을 기록한 기록 매체{SUBSTRATE PROCESSING METHOD, ELECTRONIC DEVICE MANUFACTURING METHOD AND PROGRAM RECORDING MEDIUM}
도 1은 본 발명의 실시 형태에 따른 기판의 처리 방법이 적용되는 기판 처리 장치의 개략 구성을 도시하는 평면도,
도 2a 및 도 2b는 도 1에 있어서의 제 2 프로세스 유닛의 단면도로서, 도 2a는 도 1에 있어서의 Ⅱ-Ⅱ선에 따른 단면도이고, 도 2b는 도 2a에 있어서의 A부의 확대도,
도 3은 도 1에 있어서의 제 2 프로세스 쉽의 개략 구성을 도시하는 사시도,
도 4는 도 3에 있어서의 제 2 로드·로크 유닛의 유닛 구동용 드라이 에어 공급계의 개략 구성을 도시한 도면,
도 5는 도 1의 기판 처리 장치에 있어서의 시스템 컨트롤러의 개략 구성을 도시한 도면,
도 6a 내지 도 6f는 본 발명의 실시 형태에 따른 전자 디바이스의 제조 방법을 도시하는 공정도,
도 7a 내지 도 7j는 본 발명의 형태에 따른 전자 디바이스의 제조 방법의 제 1 변형예를 도시한 공정도,
도 8a 내지 도 8i는 본 실시 형태에 따른 전자 디바이스의 제조 방법의 제 2 변형예를 도시한 공정도,
도 9a 내지 도 9h는 본 형태에 따른 전자 디바이스의 제조 방법의 제 3 변형예를 도시한 공정도,
도 10은 본 실시 형태에 따른 기판의 처리 방법이 적용되는 기판 처리 장치의 제 1 변형예의 개략 구성을 도시하는 평면도,
도 11은 본 실시 형태에 따른 기판의 처리 방법이 적용되는 기판 처리 장치의 제 2 변형예의 개략 구성을 도시하는 평면도.
도면의 주요 부분에 대한 부호의 설명
10 : 기판 처리 장치 11 : 제 1 프로세스 쉽
12 : 제 2 프로세스 쉽 13 : 로더 유닛
14 : 후프 15 : 후프 탑재대
16 : 오리엔터 17 : 제 1 IMS
18 : 제 2 IMS 19 : 반송 아암 기구
20 : 로드 포트
본 발명은 기판의 처리 방법, 전자 디바이스의 제조 방법 및 프로그램을 기록한 기록 매체에 관한 것으로, 특히 표면에 저 유전율 절연막이 성막된 전자 디바이스의 제조 방법에 관한 것이다.
실리콘 웨이퍼(이하, 단지 「웨이퍼」라고 함)로부터 전자 디바이스를 제조하는 전자 디바이스의 제조 방법에서는, 웨이퍼의 표면에 도전막이나 절연막을 성막하는 CVD(Chemical Vapor Deposition) 등의 성막 공정, 성막된 도전막이나 절연막상에 원하는 패턴의 포토레지스트층을 형성하는 리소그래피 공정 및 포토레지스트층을 마스크를 이용하여 플라즈마에 의해 도전막을 게이트 전극에 성형하고, 혹은 절연막에 배선 홈이나 콘택트 홀을 성형하는 에칭 공정이 순차 반복하여 실행된다.
따라서, 상기 전자 디바이스의 제조 방법에 의해 제조된 전자 디바이스는, 전극이나 배선으로서의 도전막 사이에 절연막이 배치된 구성을 갖는다. 보통, 이러한 절연막을 층간 절연막으로 칭한다.
최근, 전자 디바이스에서는 보다 고도한 집적도의 실현이 요구되고 있고, 이에 대응하여 배선 홈의 요구 가공 치수는 보다 작아지고, 인접하는 배선끼리의 요구 간격도 보다 좁아지고 있다. 배선 홈의 가공 치수가 작아지고 배선 간격이 좁아지면, 배선의 기생 저항(R) 및 기생 용량(C)이 증대하고, 이들에 기인하는 배선 지연(RC 지연)이 발생하여 배선을 전해지는 신호 전달 속도가 저하한다. 배선 지연은 기생 저항(r)이나 기생 용량(c)의 증대에 따라 증대하기 때문에, 배선 지연을 해소하기 위해서는 기생 저항(R)이나 기생 용량(C)을 저하시킬 필요가 있다.
여기서, 기생 용량(C)을 저하시키는 수법으로서는 층간 절연막의 비유전율을 저하시키는 것이 효과적이고, 이로써 수많은 저 비유전율(Low-k)의 층간 절연막이 개발되어 있다.
일반적으로, 층간 절연막의 재료로서는 SiO2을 이용한다. 이 SiO2의 비 유전율을 저하시키는 방법으로서 SiO2에 불소를 도핑하는 방법이 알려져 있지만, 도핑된 불소가 SiO2로부터 유리하는 경향이 있기 때문에, 현재 불소 대신에 탄소를 도핑한 SiO계의 저 유전율 층간 절연 재료나 유기 폴리머계의 도포형 저 유전율 층간 절연 재료, 예컨대 「SiLK(등록상표, 다우 케미컬 컴퍼니)」 등이 개발되어 있다. 여기에서는, 3.0 이하의 비 유전율을 저 유전율로 한다. 또한, 저 유전율 층간 절연막으로 이용되는 대표적인 재료를 이하의 표 1에 도시한다.
[표 1]
종류 재료 비유전율
무기질 SiO2 4
SiOF 3.4~3.6
Si-H 함유 SiO2 2.8~3.0
다공질 실리카막 <3.0
유기질 카본 함유 SiO2 (SiOC) 2.7~2.9
메틸기 함유 SiO2 (MSQ) 2.7~2.9
다공질 MSG 2.4~2.7
고분자막 폴리이미드계 막 3.0~3.5
파레린계 막 2.7~3.0
PTFE계 막 2.0~2.4
아모르퍼스 카본(F 첨가) <2.5
그러나, SiOC계의 저 유전율 층간 절연막이나 유기 폴리머계의 도포형 저 유전율 층간 절연막에서는, 층간 절연막에 배선 홈 등을 성형하는 반응성 이온 에칭 (Reactive Ion Etching) 공정이나 층간 절연막상에 형성된 포토레지스트층을 제거하는 에싱 공정 등의 플라즈마 처리에 의해, 그 노출한 표면에 탄소 농도가 저하된 표면 손상층[데미지(damage)층]이 형성된다(예컨대, 샤미란 디의 "플라즈마의 에칭 및 세척과 상호 작용하는 여러 가지 다공성을 갖는 저 비유전율 SiOCH막에 대한 비교 연구", 미국 진공 학회, 2002년 9월, 1928페이지 참조). 이 표면 손상층은 SiO2[자연 산화막(native oxide)]와 유사한 특성을 갖고, 후속 공정으로서 실행되는 약액(HF나 NH4F)을 이용한 습식 에칭(wet etching) 공정에 있어서 용이하게 용융하고, 또한 열처리 공정에 있어서 체적 수축을 일으키기 때문에, 표면 손상층을 발생시키지 않는 에칭 공정이나 에싱 공정을 실행할지, 발생한 표면 손상층이 도전막 등으로 덮기 전에 상기 표면 손상층을 제거할 필요가 있다.
표면 손상층을 발생시키지 않는 에싱 공정으로서는, O2(산소) 플라즈마 대신에 H2O(물) 플라즈마를 이용하는 공정이 알려져 있고(예컨대, 「고성능 배선 기술」, 도시바 리뷰 59권, 8번, 2004년 18페이지 참조), 표면 손상층의 제거 방법으로서는, 유기계 용매 및 NH4F를 이용한 약액 처리에 의한 제거 방법(예컨대, 일본 특허 공개 제 2002-303993 호 공보 참조)이 알려져 있다.
그러나, 플라즈마를 이용하는 공정에서는, 고도한 집적도의 전자 디바이스에 의해 고 에너지가 부여되기 때문에, 미세한 배선이 손상될 우려가 있다.
따라서, 플라즈마를 사용하지 않는 약액 처리에 의한 표면 손상층 제거 방법 을 이용하는 것이 바람직하지만, 약액 처리에서는, 표면 손상층이 약액에 접촉하는 사이, 표면 손상층이 계속하여 제거되기 때문에, 표면 손상층의 제거량의 제어가 곤란하고, 또 약액 중의 물 성분에 의해, 표면 손상층 제거 후의 저 유전율 층간 절연막의 표면에 OH기(수산기)가 배치되어 상기 표면이 친수성이 되고, 그 결과 흡습에 의해 배선 신뢰성이 저하하는 문제가 있다.
본 발명의 목적은 표면 손상층의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 배선 신뢰성의 저하를 방지할 수 있는 기판의 처리 방법, 전자 디바이스의 제조 방법 및 프로그램을 기록한 기록 매체를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명의 제 1 형태가 제공된다.
이 형태에 따르면, 탄소 농도가 저하된 표면 손상층이 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로되고, 상기 혼합 기체의 분위기에 폭로된 표면 손상층이 사전결정된 온도로 가열된다. 탄소 농도가 저하된 표면 손상층이 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로되면, 표면 손상층 및 혼합 기체에 근거한 생성물이 생성되고, 상기 혼합 기체의 분위기에 폭로된 표면 손상층이 사전결정된 온도로 가열되면, 상기 생성된 생성물이 가열되어 기화한다. 즉, 약액을 이용하지 않고 표면 손상층을 제거 할 수 있다. 또한, 생성물의 생성량은 혼합 기체의 파라미터에 의해 제어할 수 있다. 따라서, 표면 손상층의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 배선 신뢰성의 저하를 방지할 수 있다.
바람직하게는 본 발명의 제 2 측면에 따르면, 기판에 플라즈마 에칭 처리가 실시되므로, 기판으로부터 제조되는 전자 디바이스에 있어서, 게이트 전극에 전하가 축적되지 않기 때문에, 게이트 산화막의 열화나 파괴를 방지할 수 있고, 에너지 입자가 전자 디바이스(소자)에 조사되지 않기 때문에, 반도체에 있어서 조사 충격 데미지(결정 결함)의 발생을 방지할 수 있고, 또한 플라즈마에 기인하는 예기치 않은 화학 반응이 일어나지 않기 때문에, 불순물의 발생을 방지할 수 있고, 이로써 기판에 처리를 실시하는 처리실이 오염되는 것을 방지할 수 있다.
삭제
또한 바람직하게는 본 발명의 제 3 측면에 따르면, 기판 표면의 물성의 변화를 억제할 수 있고, 또 배선 신뢰성의 저하를 확실하게 방지할 수 있다.
삭제
더욱 바람직하게는 본 발명의 제 4 측면에 따르면, 혼합 기체에 있어서의 암모니아에 대한 불화 수소의 체적 유량비는 1∼1/2이고, 상기 사전결정된 압력은 6.7×10-2 ∼4.0Pa이므로, 생성물의 생성을 조장할 수 있고, 또 표면 손상층을 확실하게 제거할 수 있다.
삭제
바람직하게는 본 발명의 제 5 측면에 따르면, 사전결정된 온도는 80∼200℃이므로, 생성물의 기화를 촉진할 수 있고, 또 표면 손상층을 확실하게 제거할 수 있다.
삭제
바람직하게는 본 발명의 제 6 측면에 따르면, 표면 손상층을 갖는 저 유전율 절연막의 형상이 측정되고, 상기 측정된 형상에 따라 혼합 기체에 있어서의 암모니아에 대한 불화 수소의 체적 유량비 및 상기 사전결정된 압력 중 적어도 하나가 결정되므로, 표면 손상층의 제거량의 제어를 정확하게 실행할 수 있고, 또 기판의 표면 처리의 효율을 향상시킬 수 있다.
삭제
상기 목적을 달성하기 위해서, 본 발명의 제 2 형태에 따르면, 청구항 7이 제공된다. 상기 처리 방법에 따르면, 마스크 막의 표면 손상층이 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로되고, 상기 혼합 기체의 분위기에 폭로된 표면 손상층이 사전결정된 온도로 가열된다. 탄소 농도가 저하된 표면 손상층이 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로되면, 표면 손상층 및 혼합 기체에 근거한 생성물이 생성되고, 상기 혼합 기체의 분위기에 폭로된 표면 손상층이 사전결정된 온도로 가열되면, 상기 생성된 생성물이 가열되어 기화한다. 즉, 약액을 이용하지 않고 표면 손상층을 제거할 수 있다. 또한, 생성물의 생성량은 혼합 기체의 파라미터에 의해 제어할 수 있다. 따라서, 표면 손상층의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 배선 신뢰성의 저하를 방지할 수 있다.
상기 목적을 달성하기 위해서, 본 발명의 제 3 형태에 따르면, 청구항 8이 제공된다. 상기 제조 방법에 따르면, 저 유전율 절연막에 있어서의 접속 구멍의 가공 성형에 있어서 플라즈마 처리에 기인하여 발생하는 탄소 농도가 저하된 표면 손상층으로 덮인 접속 구멍의 표면이, 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로되고, 상기 혼합 기체의 분위기에 폭로된 접속 구멍의 표면이 사전결정된 온도로 가열된다. 탄소 농도가 저하된 표면 손상층이 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로되면, 표면 손상층 및 혼합 기체에 근거한 생성물이 생성되고, 상기 혼합 기체의 분위기에 폭로된 표면 손상층이 사전결정된 온도로 가열되면, 상기 생성된 생성물이 가열되어 기화한다. 즉, 약액을 이용하지 않고 접속 구멍의 표면에 있어서의 표면 손상층을 제거할 수 있다. 또한, 생성물의 생성량은 혼합 기체의 파라미터에 의해 제어할 수 있다. 따라서, 접속 구멍의 표면에 있어서의 표면 손상층의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 배선 신뢰성의 저하를 방지할 수 있다.
상기 목적을 달성하기 위해서, 본 발명의 제 4 형태에 따르면, 청구항 9가 제공된다. 상기 제조 방법에 따르면, 층간 절연막에 있어서의 배선 홈의 가공 성형에 있어서 플라즈마 처리에 기인하여 발생하는 탄소 농도가 저하된 표면 손상층으로 덮인 저 유전율 절연막에 있어서의 배선 홈의 표면이, 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로되고, 상기 혼합 기체의 분위기에 폭로된 배선 홈의 표면이 사전결정된 온도로 가열된다. 탄소 농도가 저하된 표면 손상층이 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로되면, 표면 손상층 및 혼합 기체에 근거한 생성물이 생성되고, 상기 혼합 기체의 분위기에 폭로된 표면 손상층이 사전결정된 온도로 가열되면, 상기 생성된 생성물이 가열되어 기화한다. 즉, 약액을 이용하지 않고 저 유전율 절연막에 있어서 배선 홈의 표면에서의 표면 손상층을 제거할 수 있다. 또한, 생성물의 생성량은 혼합 기체의 파라미터에 의해 제어할 수 있다. 따라서, 저 유전율 절연막에 있어서의 배선 홈의 표면에서의 표면 손상층의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 배선 신뢰성의 저하를 방지할 수 있다.
바람직하게는 본 발명의 제 7 측면에 따르면, 다른 절연막상에 형성된 포토레지스트층을 제거할 때, 포토레지스트층이 사전결정된 압력 하에서 암모니아와 볼화 수소를 포함하는 혼합 기체의 분위기에 폭로되고, 상기 혼합 기체의 분위기에 폭로된 포토레지스트층이 사전결정된 온도로 가열된다. 이로써, 약액이나 플라즈마를 이용하지 않고 포토레지스트층을 제거할 수 있다. 또한, 포토레지스트층의 제거량은 혼합 기체의 파라미터에 의해 제어할 수 있으므로, 포토레지스트층의 찌꺼기 발생이나 포토 레지스트층의 하층의 불필요한 에칭을 방지할 수 있다.
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상기 목적을 달성하기 위해서, 본 발명의 제 5 형태에 따르면, 청구항 11이 제공된다. 상기 제조 방법에 따르면, 저 유전율 절연막에 있어서의 접속 구멍의 가공 성형에 있어서 플라즈마 처리에 기인하여 발생하는 탄소 농도가 저하된 표면 손상층으로 덮인 접속 구멍의 표면이, 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로되고, 상기 혼합 기체의 분위기에 폭로된 접속 구멍의 표면이 사전결정된 온도로 가열된다. 탄소 농도가 저하된 표면 손상층이 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로되면, 표면 손상층 및 혼합 기체에 근거한 생성물이 생성되고, 상기 혼합 기체의 분위기에 폭로된 표면 손상층이 사전결정된 온도로 가열되면, 상기 생성된 생성물이 가열되어 기화한다. 즉, 약액을 이용하지 않고 접속 구멍의 표면에 있어서의 표면 손상층을 제거할 수 있다. 또한, 생성물의 생성량은 혼합 기체의 파라미터에 의해 제어할 수 있다. 따라서, 접속 구멍의 표면에 있어서의 표면 손상층의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 배선 신뢰성의 저하를 방지할 수 있다.
상기 목적을 달성하기 위해서, 본 발명의 제 6 형태에 따르면, 청구항 12가 제공된다.
상기 프로그램에 따르면, 상기 제 1 형태와 유사한 효과를 거둘 수 있다.
상기 목적을 달성하기 위해서, 본 발명의 제 7 형태에 따르면, 청구항 13이 제공된다.
상기 프로그램에 따르면, 상기 제 2 형태와 유사한 효과를 거둘 수 있다.
상기 목적을 달성하기 위해서, 본 발명의 제 8 형태에 따르면, 청구항 14가 제공된다.
상기 프로그램에 따르면, 상기 제 3 형태와 유사한 효과를 거둘 수 있다.
상기 목적을 달성하기 위해서, 본 발명의 제 9 형태에 따르면, 청구항 15가 제공된다.
상기 프로그램에 따르면, 상기 제 4 형태와 유사한 효과를 거둘 수 있다.
상기 목적을 달성하기 위해서, 본 발명의 제 10 형태에 따르면, 청구항 16이 제공된다.
상기 프로그램에 따르면, 상기 제 5 형태와 유사한 효과를 거둘 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 첨부된 도면과 함께 제공된 하기의 상세한 설명으로부터 보다 명백해질 것이다.
이하, 본 발명의 실시 형태에 대하여 도면을 참조하면서 설명한다.
우선, 본 발명의 실시 형태에 따른 기판의 처리 방법에 대하여 설명한다.
도 1은 본 실시 형태에 따른 기판의 처리 방법이 적용된 기판 처리 장치의 개략 구성을 도시한 평면도이다.
도 1에 있어서, 기판 처리 장치(10)는 전자 디바이스용 웨이퍼(이하, 단지 「웨이퍼」라고 함)(기판)(W)에 반응성 이온 에칭(이하, 「RIE」라고 함) 처리를 실시하는 제 1 프로세스 쉽(11)과, 상기 제 1 프로세스 쉽(11)과 평행하게 배치되고, 제 1 프로세스 쉽(11)에 있어서 RIE 처리가 실시된 웨이퍼(W)에 후술하는 COR(Chemical Oxide Removal) 처리 및 PHT(Post Heat Treatment) 처리를 실시하는 제 2 프로세스 쉽(12)과, 제 1 프로세스 쉽(11) 및 제 2 프로세스 쉽(12)이 각각 접속된 구형 형상의 공통 반송실로서의 로더 유닛(13)을 구비한다.
로더 유닛(13)에는, 상술한 제 1 프로세스 쉽(11) 및 제 2 프로세스 쉽(12) 이외에, 25장의 웨이퍼(W)를 수용하는 용기로서의 후프(hoop)(Front Opening Unified Pod)(14)가 각각 탑재되는 3개의 후프 탑재대(15)와, 후프(14)로부터 반출된 웨이퍼(W)의 위치를 사전 정렬하는 오리엔터(16)와, 웨이퍼(W)의 표면 상태를 계측하는 제 1 및 제 2 IMS(Integrated Metro1ogy System, Therma-Wave, Inc.)(17, 18)가 접속되어 있다.
제 1 프로세스 쉽(11) 및 제 2 프로세스 쉽(12)은 로더 유닛(13)의 길이방향에 있어서의 측벽에 접속되는 동시에 로더 유닛(13)을 끼어서 3개의 후프 탑재대(15)와 대향하도록 배치되고, 오리엔터(16)는 로더 유닛(13)의 길이방향에 관한 일 단부에 배치되고, 제 1 IMS(17)은 로더 유닛(13)의 길이방향에 관한 다른 단부에 배치되고, 제 2 IMS(18)은 3개의 후프 탑재대(15)와 병렬로 배치된다.
로더 유닛(13)은 내부에 배치된, 웨이퍼(W)를 반송하는 스칼라형 듀얼 아암 타입의 반송 아암 기구(19)와, 각 후프 탑재대(15)에 대응하도록 측벽에 배치된 웨이퍼(W)의 투입구로서의 3개의 로드 포트(20)를 갖는다. 반송 아암 기구(19)는 후프 탑재대(15) 탑재된 후프(14)로부터 웨이퍼(W)를 로드 포트(20)를 경유하여 취출하고, 상기 취출된 웨이퍼(W)를 제 1 프로세스 쉽(11), 제 2 프로세스 쉽(12), 오리엔터(16), 제 1 IMS(17)이나 제 2 IMS(18)로 반출입한다.
제 1 IMS(17)은 광학계의 모니터이고, 반입된 웨이퍼(W)를 탑재하는 탑재대(21)와, 상기 탑재대(21)에 탑재된 웨이퍼(W)를 지향하는 광학 센서(22)를 갖고, 웨이퍼(W)의 표면 형상, 예컨대 표면층의 막 두께 및 배선 홈이나 게이트 전극 등의 CD(임계 치수)값을 측정한다. 제 2 IMS(18)도 광학계의 모니터이고, 제 1 IMS(17)와 마찬가지로, 탑재대(23)와 광학 센서(24)를 갖고, 웨이퍼(W)의 표면에 있어서의 파티클수를 계측한다.
제 1 프로세스 쉽(11)은 웨이퍼(W)에 RIE 처리를 실시하는 제 1 진공 처리실로서의 제 1 프로세스 유닛(25)과, 상기 제 1 프로세스 유닛(25)에 웨이퍼(W)를 주 고받는 링크형 싱글 픽 타입(single pick type)의 제 1 반송 아암(26)을 내장하는 제 1 로드·로크 유닛(27)을 갖는다.
제 1 프로세스 유닛(25)은 원통형 처리실 용기(챔버)와, 상기 챔버내에 배치된 상부 전극 및 하부 전극을 갖고, 상기 상부 전극 및 하부 전극 사이의 거리는 웨이퍼(W)에 RIE 처리를 실시하기 위한 적절한 간격으로 설정되어 있다. 또한, 하부 전극은 웨이퍼(W)를 쿨롱력 등에 의해 척킹하는 ESC(28)을 그 상부에 갖는다.
제 1 프로세스 유닛(25)에서는, 챔버 내부에 처리 가스를 도입하고, 상부 전극 및 하부 전극 사이에 전계를 발생시킴으로써 도입된 처리 가스를 플라즈마화하여 이온 및 래디컬을 발생시키고, 상기 이온 및 래디컬에 의해 웨이퍼(W)에 RIE 처리를 실시한다.
제 1 프로세스 쉽(11)에서는, 로더 유닛(13)의 내부 압력은 대기압으로 유지되는 한편, 제 1 프로세스 유닛(25)의 내부 압력은 진공으로 유지된다. 이로써, 제 1 로드·로크 유닛(27)은 제 1 프로세스 유닛(25)과의 연결부에 진공 게이트 밸브(29)를 구비하는 동시에, 로더 유닛(13)과의 연결부에 대기 게이트 밸브(30)를 구비함으로써, 그 내부 압력을 조정가능한 진공 예비 반송실로서 구성된다.
제 1 로드·로크 유닛(27)의 내부에는, 대략 중앙부에 제 1 반송 아암(26)이 설치되고, 상기 제 1 반송 아암(26)보다 제 1 프로세스 유닛(25)측에 제 1 버퍼(31)가 설치되고, 제 1 반송 아암(26)보다 로더 유닛(13)측에는 제 2 버퍼(32)가 설치된다. 제 1 버퍼(31) 및 제 2 버퍼(32)는 제 1 반송 아암(26)의 선단부에 배치된 웨이퍼(W)를 지지하는 지지부(픽)(33)가 이동하는 궤도상에 배치되고, RIE 처 리가 실시된 웨이퍼(W)를 일시적으로 지지부(33)의 궤도의 상방으로 대피시킴으로써, RIE 미처리된 웨이퍼(W)와 RIE 처리 완료된 웨이퍼(W)의 제 1 프로세스 유닛(25)에 있어서의 원활한 교체를 가능하게 한다.
제 2 프로세스 쉽(12)은 웨이퍼(W)에 COR 처리를 실시하는 제 2 진공 처리실로서의 제 2 프로세스 유닛(34)과, 상기 제 2 프로세스 유닛(34)에 진공 게이트 밸브(35)를 거쳐서 접속된, 웨이퍼(W)에 PHT 처리를 실시하는 제 3 진공 처리실로서의 제 3 프로세스 유닛(36)과, 제 2 프로세스 유닛(34) 및 제 3 프로세스 유닛(36)에 웨이퍼(W)를 주고받는 링크형 싱글 픽 타입의 제 2 반송 아암(37)을 내장하는 제 2 로드·로크 유닛(49)을 갖는다.
도 2a 및 도 2b는 도 1에 있어서의 제 2 프로세스 유닛(34)의 단면도로서, 도 2a는 도 1에 있어서의 Ⅱ-Ⅱ선에 따른 단면도이고, 도 2b는 도 2a에 있어서의 A부의 확대도이다.
도 2a에 있어서, 제 2 프로세스 유닛(34)은 원통형 처리실 용기(챔버)(38)와, 상기 챔버(38)내에 배치된 웨이퍼(W)의 탑재대로서의 ESC(39)과, 챔버(38)의 상방에 배치된 샤워 헤드(40)와, 챔버(38)내의 가스 등을 배기하는 TMP(Turbo Molecular Pump)(41)과, 챔버(38) 및 TMP(41) 사이에 배치되고, 챔버(38)내의 압력을 제어하는 가변식 버터플라이 밸브로서의 APC(Automatic Pressure Control) 밸브(42)를 갖는다.
ESC(39)는 내부에 직류 전압이 전압을 인가되는 전극판(도시하지 않음)을 갖고, 직류 전압에 의해 발생하는 쿨롱력 또는 존슨-라벡(Johnsen-Rahbek)력에 의해 웨이퍼(W)를 흡착하여 유지한다. 또한, ESC(39)는 온도 조절 기구로서 냉매실(도시하지 않음)을 갖는다. 이 냉매실에는 사전결정된 온도의 냉매, 예컨대 냉각수나 갈덴액이 순환 공급되어, 상기 냉매의 온도에 의해 ESC(39)의 상면에 흡착 유지된 웨이퍼(W)의 처리 온도가 제어된다. 또한, ESC(39)는, ESC(39)의 상면과 웨이퍼의 이면 사이에 전열 가스(리움 가스)를 빈틈 없이 공급하는 전열 가스 공급 계통(도시하지 않음)을 갖는다. 전열 가스는 COR 처리의 사이, 냉매에 의해 원하는 지정 온도에 유지된 ESC(39)과 웨이퍼의 열교환을 실행하고, 웨이퍼를 효율적으로 또한 균일하게 냉각한다.
또한, ESC(39)은 그 상면으로부터 돌출가능한 리프트 핀으로서의 복수의 푸셔 핀(56)을 갖고, 이들 푸셔 핀(56)은 웨이퍼(W)가 ESC(39)에 흡착 유지될 때에는 ESC(39)에 수용되고, COR 처리가 실시된 웨이퍼(W)를 챔버(38)로부터 반출할 때에는, ESC(39)의 상면으로부터 돌출하여 웨이퍼(W)를 상방으로 들어 올린다.
샤워 헤드(40)는 2층 구조를 갖고, 하층부(43) 및 상층부(44) 각각에 제 1 버퍼실(45) 및 제 2 버퍼실(46)을 갖는다. 제 1 버퍼실(45) 및 제 2 버퍼실(46)은 각각 가스 통기구(47, 48)를 거쳐 챔버(38)내에 연통한다. 즉, 샤워 헤드(40)는 제 1 버퍼실(45) 및 제 2 버퍼실(46)에 각각 공급되는 챔버(38)내로의 내부 통로를 갖는, 계층 형상으로 충접된 2개의 판상체[하층부(43), 상층부(44)]로 이루어진다.
웨이퍼(W)에 COR 처리를 실시할 때, 제 1 버퍼실(45)에는 NH3(암모니아) 가스가 후술하는 암모니아 가스 공급관(57)으로부터 공급되고, 상기 공급된 암모니아 가스는 가스 통기구(47)를 거쳐서 챔버(38)내에 공급되는 동시에, 제 2 버퍼실(46)에는 HF(불화 수소) 가스가 후술하는 불화 수소 가스 공급관(58)으로부터 공급되고, 상기 공급된 불화 수소 가스는 가스 통기구(48)를 거쳐서 챔버(38)내에 공급된다.
또한, 샤워 헤드(40)는 히터(도시하지 않음), 예컨대 가열 소자를 내장한다. 이 가열 소자는 바람직하게는 상층부(44)상에 배치되어서 제 2 버퍼실(46)내의 불화 수소 가스의 온도를 제어한다.
또한, 도 2b에 도시하는 바와 같이, 가스 통기구(47, 48)에 있어서의 챔버(38)내로의 개구부는 점차 확대 형상으로 형성된다. 이로써, 암모니아 가스나 불화 수소를 챔버(38)내에 효율적으로 확산할 수 있다. 더욱이, 가스 통기구(47, 48)는 단면이 잘록한 형상을 보이므로, 챔버(38)에서 발생한 퇴적물이 가스 통기구(47, 48), 혹은 제 1 버퍼실(45)이나 제 2 버퍼실(46)로 역류하는 것을 방지할 수 있다. 또한, 가스 통기구(47, 48)는 나선 형상의 통기구이여도 좋다.
이 제 2 프로세스 유닛(34)은 챔버(38)내의 압력과, 암모니아 가스 및 불화 수소 가스의 체적 유량비를 조정함으로써 웨이퍼(W)에 COR 처리를 실시한다. 또한, 이 제 2 프로세스 유닛(34)은 챔버(38)내에 있어서 처음으로 암모니아 가스 및 불화 수소 가스가 혼합하도록 설계(포스트믹스 설계)되어 있기 때문에, 챔버(38)내에 상기 2종류의 가스가 도입될 때까지, 상기 2종류의 혼합 가스가 혼합하는 것을 방지하고, 불화 수소 가스와 암모니아 가스가 챔버(38)내로의 도입 전에 반응하는 것을 방지한다.
또한, 제 2 프로세스 유닛(34)에서는, 챔버(38)의 측벽이 히터(도시하지 않음), 예컨대 가열 소자를 내장하고, 챔버(38)내의 분위기 온도가 저하하는 것을 방지한다. 이에 의해, COR 처리의 재현성을 향상할 수 있다. 또한, 측벽내의 가열 소자는 측벽의 온도를 제어함으로써 챔버(38)내에 발생한 부생성물이 측벽의 내측에 부착되는 것을 방지한다.
도 1에 되돌아와, 제 3 프로세스 유닛(36)은 원통형 처리실 용기(챔버)(50)과, 상기 챔버(50)내에 배치된 웨이퍼(W)의 탑재대로서의 스테이지 히터(51)와, 상기 스테이지 히터(51) 주위에 배치되고, 스테이지 히터(51)에 탑재된 웨이퍼(W)를 상방으로 들어 올리는 버퍼 아암(52)과, 챔버내 및 외부 분위기를 차단하는 개폐가능한 덮개로서의 PHT 챔버 리드(도시하지 않음)를 갖는다.
스테이지 히터(51)는 표면에 산화 피막이 형성된 알루미늄으로 이루어지고, 내장된 전열선 등에 의해 탑재된 웨이퍼(W)를 사전결정된 온도까지 가열한다. 구체적으로는, 스테이지 히터(51)는 탑재된 웨이퍼(W)를 적어도 1분간에 걸쳐서 100∼200℃, 바람직하게는 약 135℃까지 직접 가열한다.
PHT 챔버 리드에는 실리콘 고무제의 시트 히터가 배치된다. 또한, 챔버(50)의 측벽에는 카트리지 히터(도시하지 않음)가 내장되고, 상기 카트리지 히터는 챔버(50)의 측벽의 벽면 온도를 25∼80℃로 제어한다. 이로써, 챔버(50)의 측벽에 부생성물이 부착되는 것을 방지하고, 부착된 부생성물에 기인하는 파티클의 발생을 방지하여 챔버(50)의 클리닝 주기를 연신한다. 또한, 챔버(50)의 외주는 열 실드에 의해 덮어져 있다.
웨이퍼(W)를 상방으로부터 가열하는 히터로서, 상술한 시트 히터 대신에, 자외선 방사(UV radiation) 히터를 배치해도 좋다. 자외선 방사 히터로서는, 파장190∼400nm의 자외선을 방사하는 자외선 램프 등이 해당한다.
버퍼 아암(52)은 COR 처리가 실시된 웨이퍼(W)를 일시적으로 제 2 반송 아암(37)에 있어서의 지지부(53)의 궤도의 상방에 대피시킴으로써, 제 2 프로세스 유닛(34)이나 제 3 프로세스 유닛(36)에 있어서의 웨이퍼(W)의 원활한 교체를 가능하게 한다.
이 제 3 프로세스 유닛(36)은 웨이퍼(W)의 온도를 조정함으로써 웨이퍼(W)에 PHT 처리를 실시한다.
제 2 로드·로크 유닛(49)은 제 2 반송 아암(37)을 내장하는 원통 형상의 반송실(챔버)(70)을 갖는다. 또한, 로더 유닛(13)의 내부 압력은 대기압으로 유지되는 한편, 제 2 프로세스 유닛(34) 및 제 3 프로세스 유닛(36)의 내부 압력은 진공으로 유지된다. 그 때문에, 제 2 로드·로크 유닛(49)은 제 3 프로세스 유닛(36)과의 연결부에 진공 게이트 밸브(54)를 구비하는 동시에, 로더 유닛(13)과의 연결부에 대기 도어 밸브(55)를 구비함으로써, 그 내부 압력을 조정가능한 진공 예비 반송실로서 구성된다.
도 3은 도 1에 있어서의 제 2 프로세스 쉽(12)의 개략 구성을 도시하는 사시도이다.
도 3에 있어서, 제 2 프로세스 유닛(34)은 제 1 버퍼실(45)로 암모니아 가스를 공급하는 암모니아 가스 공급관(57)과, 제 2 버퍼실(46)로 불화 수소 가스를 공 급하는 불화 수소 가스 공급관(58)과, 챔버(38)내의 압력을 측정하는 압력 게이지(59)와, ESC(39)내에 배치된 냉각 계통에 냉매를 공급하는 칠러 유닛(chiller unit)(60)을 구비한다.
암모니아 가스 공급관(57)에는 MFC(Mass Flow Controller)(도시하지 않음)이 설치되고, 상기 MFC은 제 1 버퍼실(45)로 공급하는 암모니아 가스의 유량을 조정하는 동시에, 불화 수소 가스 공급관(58)에도 MFC(도시하지 않음)이 설치되고, 상기MFC은 제 2 버퍼실(46)에 공급하는 불화 수소 가스의 유량을 조정한다. 암모니아 가스 공급관(57)의 MFC과 불화 수소 가스 공급관(58)의 MFC은 협동하여, 챔버(38)에 공급되는 암모니아 가스와 불화 수소 가스의 체적 유량비를 조정한다.
또한, 제 2 프로세스 유닛(34)의 하측에는, DP(Dry Pump)(도시하지 않음)에 접속된 제 2 프로세스 유닛 배기계(61)가 배치된다. 제 2 프로세스 유닛 배기계(61)는 챔버(38)와 APC 밸브(42) 사이에 배치된 배기 덕트(62)와 연통하는 배기관(63)과, TMP(41)의 하방(배기측)에 접속된 배기관(64)을 갖고, 챔버(38)내의 가스 등을 배기한다. 또한, 배기관(64)은 DP의 가까운 쪽에 있어서 배기관(63)에 접속된다.
제 3 프로세스 유닛(36)은 챔버(50)에 질소(N2) 가스를 공급하는 질소 가스 공급관(65)과, 챔버(50)내의 압력을 측정하는 압력 게이지(66)와, 챔버(50)내의 질소 가스 등을 배기하는 제 3 프로세스 유닛 배기계(67)를 구비한다.
질소 가스 공급관(65)에는 MFC(도시하지 않음)이 설치되고, 상기 MFC은 챔버 (50)에 공급되는 질소 가스의 유량을 조정한다. 제 3 프로세스 유닛 배기계(67)는 챔버(50)에 연통하는 동시에 DP에 접속된 주 배기관(68)과, 상기 주 배기관(68)의 도중에 배치된 APC 밸브(69)와, 주 배기관(68)으로부터 APC 밸브(69)를 회피하도록 분기하고, 또한 DP에 가까운 쪽에 있어서 주 배기관(68)에 접속되는 부배기관(68a)을 갖는다. APC 밸브(69)는 챔버(50)내의 압력을 제어한다.
제 2 로드·로크 유닛(49)은 챔버(70)에 질소 가스를 공급하는 질소 가스 공급관(71)과, 챔버(70)내의 압력을 측정하는 압력 게이지(72)와, 챔버(70)내의 질소 가스 등을 배기하는 제 2 로드·로크 유닛 배기계(73)와, 챔버(70)내를 대기 개방하는 대기 연통관(74)을 구비한다.
질소 가스 공급관(71)에는 MFC(도시하지 않음)이 설치되고, 상기 MFC은 챔버(70)에 공급되는 질소 가스의 유량을 조정한다. 제 2 로드·로크 유닛 배기계(73)는 1개의 배기관으로 이루어지고, 상기 배기관은 챔버(70)에 연통하는 동시에, DP에 가까운 쪽에 있어서 제 3 프로세스 유닛 배기계(67)에 있어서의 주 배기관(68)에 접속된다. 또한, 제 2 로드·로크 유닛 배기계(73) 및 대기 연통관(74)은 각각 개폐가능한 배기 밸브(75) 및 릴리프 밸브(76)를 갖고, 상기 배기 밸브(75) 및 릴리프 밸브(76)는 협동하여 챔버(70)내의 압력을 대기압으로부터 원하는 진공도 중 어느 정도로 조정한다.
도 4는 도 3에 있어서의 제 2 로드·로크 유닛(49)의 유닛 구동용 드라이 에어 공급계의 개략 구성을 도시한 도면이다.
도 4에 있어서, 제 2 로드·로크 유닛(49)의 유닛 구동용 드라이 에어 공급 계(77)의 드라이 에어 공급처로서는, 대기 도어 밸브(55)가 갖는 슬라이드 도어 구동용 도어 밸브 실린더, N2 퍼지 유닛으로서의 질소 가스 공급관(71)이 갖는 MFC, 대기 개방용 릴리프 유닛으로서의 대기 연통관(74)이 갖는 릴리프 밸브(76), 진공 배기 유닛으로서의 제 2 로드·로크 유닛 배기계(73)가 갖는 배기 밸브(75) 및 진공 게이트 밸브(54)가 갖는 슬라이드 구동용 게이트 구동용 게이트 밸브 실린더가 해당한다.
유닛 구동용 드라이 에어 공급계(77)는 제 2 프로세스 쉽(12)이 구비하는 주 드라이 에어 공급관(78)으로부터 분기된 부 드라이 에어 공급관(79)과, 상기 부 드라이 에어 공급관(79)에 접속된 제 1 솔레노이드 밸브(80) 및 제 2 솔레노이드 밸브(81)를 구비한다.
제 1 솔레노이드 밸브(80)는 드라이 에어 공급관(82, 83, 84, 85) 각각을 거쳐서 도어 밸브 실린더, MFC, 릴리프 밸브(76) 및 게이트 밸브 실린더에 접속되고, 이들로의 드라이 에어의 공급량을 제어함으로써 각부의 동작을 제어한다. 또한, 제 2 솔레노이드 밸브(81)는 드라이 에어 공급관(86)을 거쳐서 배기 밸브(75)에 접속되고, 배기 밸브(75)로의 드라이 에어의 공급량을 제어함으로써 배기 밸브(75)의 동작을 제어한다.
또한, 질소 가스 공급관(71)에 있어서의 MFC은 질소(N2) 가스 공급계(87)에도 접속되어 있다.
또한, 제 2 프로세스 유닛(34)이나 제 3 프로세스 유닛(36)도, 상술한 제 2 로드·로크 유닛(49)의 유닛 구동용 드라이 에어 공급계(77)와 유사한 구성을 갖는 유닛 구동용 드라이 에어 공급계를 구비한다.
도 1에 되돌아와, 기판 처리 장치(10)는 제 1 프로세스 쉽(11), 제 2 프로세스 쉽(12) 및 로더 유닛(13)의 동작을 제어하는 시스템 컨트롤러와, 로더 유닛(13)의 길이방향에 관한 일 단부에 배치된 오퍼레이션 컨트롤러(88)를 구비한다.
오퍼레이션 컨트롤러(88)는, 예컨대 LCD(Liquid Crystal Display)로 이루어지는 표시부를 갖고, 상기 표시부는 기판 처리 장치(10)의 각 구성요소의 동작 상황을 표시한다.
또한, 도 5에 도시하는 바와 같이, 시스템 컨트롤러는 EC(Equipment Controller)(89)와, 3개의 MC(Module Controller)(90, 91, 92)와, EC(89) 및 각 MC을 접속하는 스위칭 허브(93)를 구비한다. 상기 시스템 컨트롤러는 EC(89)로부터 LAN(Local Area Network)(170)를 거쳐서, 기판 처리 장치(10)가 설치되어 있는 공장 전체의 제조 공정을 관리하는 MES(Manufacturing Execution System)로서의 PC(171)에 접속되어 있다. MES는 시스템 컨트롤러와 연계하여 공장에 있어서의 공정에 관한 실시간 정보를 기간 업무 시스템(도시하지 않음)에 피드백하는 동시에, 공장 전체의 부하 등을 고려하여 공정에 관한 판단을 실행한다.
EC(89)는 각 MC을 통괄하여 기판 처리 장치(10) 전체의 동작을 제어하는 주제어부(마스터 제어부)이다. 또한, EC(89)는 CPU, RAM, HDD 등을 갖고, 오퍼레이션 컨트롤러(88)에 있어서 사용자 등에 의해 지정된 웨이퍼(W)의 처리 방법, 즉 레시피에 대응하는 프로그램에 따라 CPU가 각 MC에 제어 신호를 송신함으로써, 제 1 프로세스 쉽(11), 제 2 프로세스 쉽(12) 및 로더 유닛(13)의 동작을 제어한다.
스위칭 허브(93)는 EC(89)로부터의 제어 신호에 따라 EC(89)의 접속처로서의 MC을 바꾼다.
MC(90, 91, 92)는 각각 제 1 프로세스 쉽(11), 제 2 프로세스 쉽(12) 및 로더 유닛(13)의 동작을 제어하는 부제어부(슬레이브 제어부)이다. 각 MC은 DIST(Distribution) 보드(96)에 의해 GHOST 네트워크(95)를 거쳐서 각 I/O(입출력) 모듈(97, 98, 99)에 각각 접속된다. GHOST 네트워크(95)는 MC가 갖는 MC 보드에 탑재된 GHOST(General High-Speed Optimum Scalable Transceiver)으로 칭하는 LSI에 의해 실현되는 네트워크이다. GHOST 네트워크(95)에는, 최대로 31개의 I/O 모듈을 접속가능하고, GHOST 네트워크(95)에서는, MC가 마스크에 해당하고, I/O 모듈이 슬레이브에 해당한다.
I/O 모듈(98)은 제 2 프로세스 쉽(12)에 있어서의 각 구성요소(이하, 「엔드 디바이스」라고 함)에 접속된 복수의 I/0 부(100)로 이루어지고, 각 엔드 디바이스로의 제어 신호 및 각 엔드 디바이스로부터의 출력 신호의 전달을 실행한다. I/O 모듈(98)에 있어서 I/O 부(100)에 접속되는 엔드 디바이스에는, 예컨대 제 2 프로세스 유닛(34)에 있어서의 암모니아 가스 공급관(57)의 MFC, 불화 수소 가스 공급관(58)의 MFC, 압력 게이지(59) 및 APC 밸브(42), 제 3 프로세스 유닛(36)에 있어서의 질소 가스 공급관(65)의 MFC, 압력 게이지(66), APC 밸브(69), 버퍼 아암(52) 및 스테이지 히터(51), 제 2 로드·로크 유닛(49)에 있어서의 질소 가스 공급관(71)의 MFC, 압력 게이지(72) 및 제 2 반송 아암(37) 및 유닛 구동용 드라이 에어 공급계(77)에 있어서의 제 1 솔레노이드 밸브(80) 및 제 솔레노이드 밸브(81) 등이 해당한다.
또, I/O 모듈(97, 99)은 I/O 모듈(98)과 유사한 구성을 갖고, 제 1 프로세스 쉽(11)에 대응하는 MC(90) 및 I/O 모듈(97)의 접속 관계 및 로더 유닛(13)에 대응하는 MC(92) 및 I/O 모듈(99)의 접속 관계도, 상술한 MC(91) 및 I/O 모듈(98)의 접속 관계와 유사한 구성이므로, 이들의 설명을 생략한다.
또한, 각 GHOST 네트워크(95)에는, I/O 부(100)에 있어서의 디지털 신호, 아날로그 신호 및 시리얼 신호의 입출력을 제어하는 I/0 보드(도시하지 않음)도 접속된다.
기판 처리 장치(10)에 있어서, 웨이퍼(W)에 COR 처리를 실시할 때는, COR 처리의 레시피에 대응하는 프로그램에 따라 EC(89)의 CPU가, 스위칭 허브(93), MC(91), GHOST 네트워크(95) 및 I/O 모듈(98)에 있어서의 I/O 부(100)를 거쳐서, 원하는 엔드 디바이스에 제어 신호를 송신함으로써 제 2 프로세스 유닛(34)에 있어서 COR 처리를 실행한다.
구체적으로는, CPU가, 암모니아 가스 공급관(57)의 MFC 및 불화 수소 가스 공급관(58)의 MFC에 제어 신호를 송신함으로써 챔버(38)에 있어서의 암모니아 가스 및 불화 수소 가스의 체적 유량비를 원하는 값으로 조정하고, TMP(41) 및 APC 밸브(42)에 제어 신호를 송신함으로써 챔버(38)내의 압력을 원하는 값으로 조정한다. 또한, 이 때, 압력 게이지(59)가 챔버(38)내의 압력값을 출력 신호로서 EC(89)의 CPU에 송신하고, 상기 CPU는 송신된 챔버(38)내의 압력값에 근거하여, 암모니아 가 스 공급관(57)의 MFC, 불화 수소 가스 공급관(58)의 MFC, APC 밸브(42)나 TMP(41)의 제어 파라미터를 결정한다.
또한, 웨이퍼(W)에 PHT 처리를 실시할 때는, PHT 처리의 레시피에 대응하는 프로그램에 따라 EC(89)의 CPU가, 원하는 엔드 디바이스에 제어 신호를 송신함으로써 제 3 프로세스 유닛(36)에 있어서 PHT 처리를 실행한다.
구체적으로는, CPU가, 질소 가스 공급관(65)의 MFC 및 APC 밸브(69)에 제어 신호(15)를 송신함으로써 챔버(50)내의 압력을 원하는 값으로 조정하고, 스테이지 히터(51)에 제어 신호를 송신함으로써 웨이퍼(W)의 온도를 원하는 온도로 조정한다. 또한, 이 때, 압력 게이지(66)가 챔버(50)내의 압력값을 출력 신호로서 EC(89)의 CPU에 송신하고, 상기 CPU는 송신된 챔버(50)내의 압력값에 근거하여, APC 밸브(69)나 질소 가스 공급관(65)의 MFC의 제어 파라미터를 결정한다.
도 5의 시스템 컨트롤러에서는, 복수의 엔드 디바이스가 EC(89)에 직접 접속되지 않고, 상기 복수의 엔드 디바이스에 접속된 I/0 부(100)가 모듈화되어서 I/O 모듈을 구성하고, 상기 I/O 모듈이 MC 및 스위칭 허브(93)를 거쳐서 EC(89)에 접속되기 때문에, 통신 계통을 간소화할 수 있다.
또한, EC(89)의 CPU가 송신하는 제어 신호에는, 원하는 엔드 디바이스에 접속된 I/0 부(100)의 어드레스 및 상기 I/0 부(100)를 포함하는 I/0 모듈의 어드레스가 포함되어 있기 때문에, 스위칭 허브(93)는 제어 신호에 있어서의 I/O 모듈의 어드레스를 참조하고, MC의 GHOST가 제어 신호에 있어서의 I/O 부(100)의 어드레스를 참조함으로써, 스위칭 허브(93)나 MC가 CPU에 제어 신호의 송신처를 조회할 필 요를 없앨 수 있고, 이로써 제어 신호의 원활한 전달을 실현할 수 있다.
따라서, 상술한 바와 같이, 웨이퍼(W)상에 성막된 탄소를 도핑한 SiOC계의 저 유전율 층간 절연막이나 유기 폴리머계의 도포형 저 유전율 층간 절연막의 표면에는, RIE나 애싱에 의해, SiO2와 유사한 특성을 갖는 표면 손상층(이하, 「유사SiO2층」이라 함)이 형성된다. 이 유사 SiO2층은 웨이퍼(W)로부터 제조되는 전자 디바이스에 있어서의 각종 불량을 일으키는 요인이 되기 때문에, 제거할 필요가 있다. 또한, 이 유사 SiO2층은 「변질층」이나 「희생층」으로도 칭한다.
본 실시 형태에 따른 기판의 처리 방법은, 이에 대응하여, 유사 SiO2층이 표면에 형성된 저 유전율 층간 절연막을 갖는 웨이퍼(W)에 COR 처리와 PHT 처리를 실시한다.
COR 처리는 피처리체의 산화막과 가스 분자를 화학 반응시켜서 생성물을 생성하는 처리이고, PHT 처리는 COR 처리가 실시된 피처리체를 가열하여, COR 처리의 화학 반응에 의해 피처리체에 생성한 생성물을 기화·열산화(Thermal Oxidation)시켜서 피처리체로부터 제거하는 처리이다. 이상과 같이, COR 처리 및 PHT 처리, 특히 COR 처리는 플라즈마를 이용하지 않고 또 물성분을 이용하지 않고 피처리체의 산화막을 제거하는 처리이기 때문에, 플라즈마리스 에칭 처리 및 드라이 클리닝 처리(건조 세정 처리)에 해당한다.
본 실시 형태에 따른 기판의 처리 방법에서는, 가스로서 암모니아 가스 및 불화 수소 가스를 이용한다. 여기에서, 불화 수소 가스는 유사 SiO2층의 부식을 촉진하고, 암모니아 가스는 산화막과 불화 수소 가스의 반응을 필요에 따라서 제한하고, 최종적으로는 정지시키기 위한 반응 부생성물(By-product)을 합성한다. 구체적으로는, COR 처리 및 PHT 처리에 있어서 이하의 화학 반응을 이용한다.
(COR 처리)
SiO2 + 4HF → SiF4 + 2H2O↑
SiF4 + 2NH3 + 2HF → (NH4)2SiF6
(PHT처리)
(NH4)2SiF6 → SiF4↑ + 2NH3↑ + 2HF↑
상술한 화학 반응을 이용한 COR 처리 및 PHT 처리는 이하의 특성을 갖는 것이 본 발명자에 의해 확인되어 있다. 또한, PHT 처리에 있어서는, N2 및 H2도 약간량 발생한다.
1) 열산화막의 선택비(제거 속도)가 높다.
구체적으로는, COR 처리 및 PHT 처리는 열산화막의 선택비가 높은 한편, 실리콘의 선택비가 낮다. 따라서, 열산화막인 SiO2막과 유사한 성질을 갖는 유사 SiO2층을 효율적으로 제거할 수 있다.
2) 산화막이 제거된 저 유전율 층간 절연막의 표면에 있어서의 자연 산화막의 성장 속도가 지연된다.
구체적으로는, 습식 에칭에 의해 산화막이 제거된 저 유전율 층간 절연막의 표면에 있어서는, 두께 3Å의 자연 산화막의 성장 시간이 10분인 것에 대해, COR 처리 및 PHT 처리에 의해 산화막이 제거된 저 유전율 층간 절연막의 표면에 있어서는 두께 3Å의 자연 산화막의 성장 시간은 2시간 이상이다. 따라서, 전자 디바이스의 제조 공정에 있어서 불필요한 산화막이 발생하지 않고, 전자 디바이스의 신뢰성을 향상시킬 수 있다.
3) 드라이 환경에 있어서 반응이 진행한다.
구체적으로는, COR 처리에 있어서 물을 반응에 이용하지 않고, 또한 COR 처리에 의해 발생한 물도 PHT 처리에 의해 기화되기 때문에, 산화막이 제거된 저 유전율 층간 절연막의 표면에 OH기가 배치되지 않는다. 따라서, 저 유전율 층간 절연막의 표면이 친수성이 되지 않고, 또 상기 표면은 흡습하지 않기 때문에, 전자 디바이스의 배선 신뢰성의 저하를 방지할 수 있다.
4) 생성물의 생성량은 소정 시간이 경과하면 포화한다.
구체적으로는, 소정 시간이 경과하면, 그 이후, 유사 SiO2층을 암모니아 가스 및 불화 수소 가스의 혼합 기체에 계속하여 폭로해도, 생성물의 생성량은 증가하지 않는다. 또한, 생성물의 생성량은 혼합 기체의 압력, 체적 유량비 등의 혼합 기체의 파라미터에 의해 결정된다. 따라서, 유사 SiO2층의 제거량의 제어를 용이하게 실행할 수 있다.
5) 파티클의 발생이 매우 적다.
구체적으로는, 제 2 프로세스 유닛(34) 및 제 3 프로세스 유닛(36)에 있어서, 2000장의 웨이퍼(W)에 있어서의 유사 SiO2층의 제거를 실행해도, 챔버(38)나 챔버(50)의 내벽 등에 파티클의 부착이 거의 관측되지 않는다. 따라서, 전자 디바이스에 있어서 파티클을 거친 배선의 단락 등이 발생하지 않고, 전자 디바이스의 신뢰성을 향상시킬 수 있다.
본 실시 형태에 따른 기판의 처리 방법에서는, 기판 처리 장치(10)에 있어서, 우선 유사 SiO2층이 표면에 형성된 저 유전율 층간 절연막을 갖는 웨이퍼(W)를 제 2 프로세스 유닛(34)의 챔버(38)에 수용하고, 상기 챔버(38)내의 압력을 사전결정된 압력으로 조정하고, 챔버(38)내에 암모니아 가스, 불화 수소 가스 및 희석 가스로서의 아르곤(Ar) 가스를 도입하고, 챔버(38)내를 이들로부터 이루어지는 혼합 기체의 분위기로 하고, 유사 SiO2층을 사전결정된 압력 하에서 혼합 기체에 폭로한다(표면 손상층 폭로 단계). 이로써, 유사 SiO2층, 암모니아 가스 및 불화 수소 가스로부터 착체 구조를 갖는 생성물을 생성한다.
다음으로, 생성물이 생성된 웨이퍼(W)를 제 3 프로세스 유닛(36)의 챔버(50)내의 스테이지 히터(51)상에 탑재하고, 상기 챔버(50)내의 압력을 사전결정된 압력으로 조정하고, 챔버(50)내에 질소 가스를 도입하여 점성류를 발생시키고, 스테이지 히터(51)에 의해 웨이퍼(W)를 사전결정된 온도로 가열한다(표면 손상층 가열 단계). 이로써, 열에 의해 생성물의 착체 구조가 분해하고, 생성물은 4불화규소(SiF4), 암모니아, 불화 수소에 분리하여 기화한다. 기화한 이들 분자는 점성류에 말려들어서 제 3 프로세스 유닛 배기계(67)에 의해 챔버(50)로부터 배출된다.
제 2 프로세스 유닛(34)에 있어서, 불화 수소 가스는 수분과 반응하기 쉽기 때문에, 챔버(38)에 있어서의 암모니아 가스의 체적과 불화 수고 가스의 체적보다 많이 설정하는 것이 바람직하고, 또한 챔버(38)에 있어서의 물분자는 될 수 있는 한 제거하는 것이 바람직하다. 구체적으로는, 챔버(38)내의 혼합 기체에 있어서의 암모니아 가스에 대한 불화 수소 가스의 체적 유량(SCCM)비는 1∼1/2인 것이 바람직하고, 또 챔버(38)내의 사전결정된 압력은 6.7×10-2∼4.0Pa(0.5∼30mTorr)인 것이 바람직하다. 이에 의해, 챔버(38)내의 혼합 기체의 유량비 등이 안정하기 때문에, 생성물의 생성을 조장할 수 있다.
또한, 챔버(38)내의 사전결정된 압력이 6.7×10-2∼4.0Pa(0.5∼30mTorr)이면, 생성물의 생성량을 소정 시간 경과 후에 확실하게 포화시킬 수 있고, 이에 의해 에칭 깊이를 확실하게 제어할 수 있다(셀프 리미티드). 예를 들면, 챔버(38)내의 사전결정된 압력이 1.3Pa(10mTorr)인 경우, 에칭의 진행은 COR 처리 개시로부터 약 3분 경과 후에 정지한다. 이 때의 에칭 깊이는 대략 15nm이다. 또한, 챔버(38)내의 사전결정된 압력이 2.7Pa(20mTorr)인 경우, 에칭의 진행은 COR 처리 개시로부터 약 3분 경과 후에 정지한다. 이 때의 에칭 깊이는 대략 24nm이다.
또한, 반응물은 상온 근방에서 반응이 촉진되기 때문에, 웨이퍼(W)를 탑재한 ESC(39)는 내장하는 온도 조절 기구(도시하지 않음)에 의해 그 온도가 25℃로 설정 되는 것이 바람직하다. 더욱이, 온도가 높으면 챔버(38)내에 발생된 부생성물이 부착되기 어렵기 때문에, 챔버(38)내의 내벽 온도는 측벽에 매설된 히터(도시하지 않음)에 의해 50℃로 설정되는 것이 바람직하다.
제 3 프로세스 유닛(36)에 있어서, 반응물은 배위 결합을 포함하는 착화합물(Complex compound)이며, 착화합물은 결합력이 약하고, 비교적 저온에 있어서도 열분해가 촉진되므로, 웨이퍼(W)의 사전결정된 온도는 80∼200℃인 것이 바람직하고, 또한 웨이퍼(W)에 PHT 처리를 실시하는 시간은 60∼180초인 것이 바람직하다. 또한, 챔버(50)에 점성류를 생기지 않게 하기 위해서는, 챔버(50)내의 진공도를 높이는 것은 바람직하지 못하고, 또한 일정한 유량의 가스류가 필요하다. 따라서, 상기 챔버(50)에 있어서의 사전결정된 압력은 6.7×10∼1.3×102Pa(500mTorr∼1Torr)인 것이 바람직하고, 질소 가스의 유량은 500∼3000SCCM인 것이 바람직하다. 이로써, 챔버(50)내에 있어서 점성류를 확실하게 생기게 할 수 있기 때문에, 생성물의 열분해에 의해 생긴 기체 분자를 확실하게 제거할 수 있다.
또한, 웨이퍼(W)에 COR 처리를 실시하기 전에, 제 1 IMS(17)에 의해 유사 SiO2층을 갖는 저 유전율 층간 절연막에 있어서의 배선 홈이나 콘택트 홀(접촉 구멍)의 CD값을 측정하고, 측정된 CD값에 따라, EC(89)의 CPU가, CD값과 유사 SiO2층의 제거량에 관련되는 처리 조건 파라미터의 소정 관계에 근거하여, COR 처리 또는 PHT 처리에 있어서의 처리 조건 파라미터의 값을 결정(생성물 생성 조건 결정 단계)하는 것이 바람직하다. 이로써, 유사 SiO2층의 제거량의 제어를 정확하게 실행 할 수 있고, 또 기판의 표면 처리의 효율을 향상시킬 수 있다.
상기 소정 관계는 복수의 웨이퍼(W)를 처리하는 로트의 초기에 있어서, 제 1 IMS(17)에 의해 측정된 COR 처리 및 PHT 처리를 실시하기 전 및 실시한 후에 있어서의 CD값의 차, 즉 COR 처리 및 PHT 처리에 의한 유사 SiO2층의 제거량과, 이 때의 COR 처리 및 PHT 처리에 있어서의 처리 조건 파라미터에 근거하여 설정된다. 처리 조건 파라미터로서는, 예컨대 암모니아 가스에 대한 불화 수소 가스의 체적 유량비나 챔버(38)내의 사전결정된 압력, 스테이지 히터(51)에 탑재된 웨이퍼(W)의 가열 온도 등이 해당한다. 이와 같이 하여 설정된 소정 관계는 EC(89)의 HDD 등에 저장하여, 로트의 초기 이후에 있어서의 웨이퍼(W)의 처리에 있어서 상술한 바와 같이 하여 참조된다.
또한, 어떤 웨이퍼(W)의 COR 처리 및 PHT 처리를 실시하기 전 및 실시한 후에 있어서의 CD값의 차에 근거하여, 상기 웨이퍼(W)에 두 번째 COR 처리 및 PHT 처리를 실시할지의 여부를 결정해도 좋고, 또한 두 번째 COR 처리 및 PHT 처리를 실시할 경우에는, EC(89)의 CPU가, 상기 웨이퍼(W)의 COR 처리 및 PHT 처리를 실시한 후에 있어서의 CD값에 따라, 상기 사전결정된 관계에 근거하여 COR 처리 및 PHT 처리의 조건 파라미터를 결정해도 좋다.
본 실시 형태에 따른 기판의 처리 방법에 따르면, 유사 SiO2층이 표면에 형성된 저 유전율 층간 절연막을 갖는 웨이퍼(W)가 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로되어, 상기 혼합 기체의 분위기에 폭로된 웨이퍼(W)가 사전결정된 온도로 가열된다. 이로써, 유사 SiO2층, 암모니아 가스 및 불화 수소 가스로부터 착체 구조를 갖는 생성물이 생성되고, 상기 생성된 생성물의 착체 구조가 열에 의해 분해하고, 생성물은 4불화규소(SiF4), 암모니아, 불화 수소로 분리되어 기화한다. 즉, 약액을 이용하지 않고 유사 SiO2층을 제거할 수 있으므로, 유사 SiO2층이 제거된 저 유전율 층간 절연막의 표면에 OH기가 배치되지 않는다. 또한, 생성물의 생성량은 소정 시간이 경과하면 포화하고, 생성물의 생성량은 혼합 기체의 파라미터에 의해 결정된다. 따라서, 유사 SiO2층의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 웨이퍼(W)로부터 제조되는 전자 디바이스의 배선 신뢰성의 저하를 방지할 수 있다.
또한, 본 실시형태에 따른 기판의 처리 방법에 따르면, 웨이퍼(W)에 플라즈마리스 에칭 처리가 실시되어서 저 유전율 층간 절연막의 표면의 유사 SiO2층이 제거되므로, 웨이퍼(W)로부터 제조되는 전자 디바이스에 있어서, 게이트 전극에 전하가 축적되지 않기 때문에, 게이트 산화막의 열화나 파괴를 방지할 수 있고, 에너지 입자가 전자 디바이스에 조사되지 않기 때문에, 반도체에 있어서의 결정 결함의 발생을 방지할 수 있고, 또한 플라즈마에 기인하는 예기치 않은 화학 반응이 일어나지 않기 때문에, 불순물의 발생을 방지할 수 있고, 이로써 챔버(38)나 챔버(50)내가 오염되어지는 것을 방지할 수 있다.
또한, 본 실시형태에 따른 기판의 처리 방법에 따르면, 웨이퍼(W)에 드라이 클리닝 처리가 실시되어서 저 유전율 층간 절연막의 표면의 유사 SiO2층이 제거되므로, 웨이퍼(W)의 표면의 물성의 변화를 억제할 수 있고, 또 웨이퍼(W)로부터 제조되는 전자 디바이스에 있어서의 배선 신뢰성의 저하를 확실하게 방지할 수 있다.
다음에, 본 발명의 실시 형태에 따른 전자 디바이스의 제조 방법에 대하여 설명한다.
본 실시 형태에 따른 전자 디바이스의 제조 방법에 있어서도, 상술한 COR 처리 및 PHT 처리를 이용하여, 저 유전율 층간 절연막의 표면에 형성된 유사 SiO2층을 제거한다. 또한, COR 처리 및 PHT 처리는 기판 처리 장치(10)에 있어서의 제 2 프로세스 쉽(12)에서 실행된다.
도 6a 내지 도 6f는 본 발명의 실시 형태에 따른 전자 디바이스의 제조 방법을 도시하는 공정도이다.
도 6a 내지 도 6f에 있어서, 우선 실리콘으로 이루어진 웨이퍼(W)의 표면에 있어서, 열산화에 의해 형성된 산화 규소(SiO2)막(1O1)상에, 하부 전극(1O2), 용량 절연막(103) 및 상부 전극(104)으로 이루어지는 커패시터(105)를 형성하고, 또한 커패시터(105)상에, SiOC계의 저 유전율 층간 절연막 재료를 CVD법에 의해 퇴적시키거나, 혹은 SOD(Spin 0n Dielectric)법에 의해 유기 폴리머계의 도포형 저 유전율 층간 절연막 재료를 퇴적시켜서 저 유전율 층간 절연막(106)을 성막한다(저 유전율 절연막 성막 단계)(도 6a).
다음으로, 리소그래피에 의해 저 유전율 층간 절연막(106)의 일부를 폭로하 는 개구부(107)를 갖는 패턴의 포토레지스트층(108)을 형성하고(포토레지스트층 형성 단계), 상기 형성된 포토레지스트층(108)을 마스크로서 이용하여, 처리 가스(예컨대, 소정 유량비의 불화 탄소(C4F8) 가스, 산소(O2) 가스 및 아르곤 가스로 이루어지는 혼합 가스)가 플라즈마화되어 발생한 이온이나 래디컬에 의해 저 유전율 층간 절연막(106)을 RIE 처리에 의해 에칭하고, 저 유전율 층간 절연막(106)에 있어서 상부 전극(104)에 도달하는 비어 홀(접속 구멍)(109)을 가공 성형한다(플라즈마 가공 성형 단계)(도 6c). 이 때, 저 유전율 층간 절연막(106)에 있어서의 비어 홀(109)의 표면은 RIE 처리에 기인하여 발생한 유사 SiO2층(110)에 의해 덮어진다.
그 후, 웨이퍼(W)를 제 2 프로세스 유닛(34)에 있어서의 챔버(38)에 수용함으로써, 유사 SiO2층(11O)에 의해 덮인 비어 홀(1O9)의 표면을, 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로하고(접속 구멍 표면 폭로 단계), 비어 홀(109)의 표면에 있어서 유사 SiO2층(110), 암모니아 가스 및 불화 수소 가스로부터 착체 구조를 갖는 생성물(111)을 생성한다(도 6d).
다음으로, 생성물(111)이 생성된 웨이퍼(W)를 제 3 프로세스 유닛(36)의 챔버(50)내의 스테이지 히터(51)상에 탑재함으로써 비어 홀(109)의 표면, 배기되는 생성물(111)을 사전결정된 온도로 가열하고(접속 구멍 표면 가열 단계), 생성물(111)의 착체 구조를 분해하고, 생성물(111)을 4불화규소, 암모니아, 불화 수소에 분리시켜서 기화시킨다(도 6e). 이로써, 비어 홀(109)의 표면에 있어서의 유사 SiO2층(110)이 제거된다(도 6f).
본 실시 형태에 따른 전자 디바이스의 제조 방법에 따르면, RIE 처리에 기인하여 발생하는 유사 SiO2층(11O)으로 덮인 비어 홀(1O9)의 표면이, 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로되고, 또한 비어 홀(1O9)의 표면이 사전결정된 온도로 가열된다. 유사 SiO2층(11O)이 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스로 이루어지는 혼합 기체의 분위기에 폭로되면, 유사 SiO2층(11O), 암모니아 가스 및 불화 수소 가스에 근거한 생성물(111)이 생성되고, 상기 생성된 생성물(111)이 사전결정된 온도로 가열되면, 상기 생성물(111)이 기화한다. 즉, 약액을 이용하지 않고 비어 홀(109)의 표면에 있어서의 유사 SiO2층(11O)을 제거할 수 있다. 또한, 생성물(111)의 생성량은 혼합 기체의 파라미터에 의해 제어할 수 있다. 따라서, 비어 홀(109)의 표면에 있어서의 유사 SiO2층(11O)의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 전자 디바이스에 있어서의 배선 신뢰성의 저하를 방지할 수 있다.
도 7a 내지 도 7j는 본 실시 형태에 따른 전자 디바이스의 제조 방법의 제 1 변형예를 도시하는 공정도이다.
도 7a 내지 도 7j에 있어서, 우선 실리콘으로 이루어지는 웨이퍼(W)의 표면상에 형성된 폴리 실리콘층(112)상에 SiOC계의 저 유전율 층간 절연막 재료나, 유 기 폴리머계의 도포형 저 유전율 층간 절연막 재료를 퇴적시켜서 저 유전율 층간 절연막(113)을 성막하고, 상기 저 유전율 층간 절연막(113)상에 산화 규소막(114)(다른 절연막)을 성막하여 층간 절연막(115)을 형성한다(층간 절연막 형성 단계)(도 7a).
다음으로, 리소그래피에 의해 층간 절연막(115)의 일부를 폭로하는 개구부(116)를 갖는 패턴의 포토레지스트층(117)을 형성하고(포토레지스트층 형성 단계)도 7b), 상기 형성된 포토레지스트층(117)을 마스크로서 이용하여, 층간 절연막(115)을 RIE 처리에 의해 에칭하고, 층간 절연막(115)에 있어서 배선 홈(118)을 가공 성형하한다(플라즈마 가공 성형 단계)(도 7c). 이 때, 배선 홈(118)의 표면 중 저 유전율 층간 절연막(113)에 대응하는 표면은 RIE 처리에 기인하여 발생한 유사 SiO2층(119)에 의해 덮어진다.
그 후, 웨이퍼(W)를 제 2 프로세스 유닛(34)에 있어서의 챔버(38)에 수용함으로써, 적어도 저 유전율 층간 절연막(113)에 대응하는 표면을 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로하고(배선 홈 표면 폭로 단계), 저 유전율 층간 절연막(113)에 대응하는 표면에 있어서 유사 SiO2층(119), 암모니아 가스 및 불화 수소 가스로부터 착체 구조를 갖는 생성물(120)을 생성한다(도 7d).
다음으로, 생성물(120)이 생성된 웨이퍼(W)를 제 3 프로세스 유닛(36)의 챔버(50)내의 스테이지 히터(51)상에 탑재함으로써 배선 홈(118)의 표면, 배기되는 생성물(120)을 사전결정된 온도로 가열하고(배선 홈 표면 가열 단계), 생성물(120)의 착체 구조를 분해하고, 생성물(120)을 4불화규소, 암모니아, 불화 수소로 분리시켜서 기화시킨다(도 7e). 이로써, 배선 홈(118)의 표면에 있어서의 유사 SiO2층(119)이 제거된다(도 7f).
다음으로, 포토레지스트층(117)을 제거하고(애싱 단계)(도 7g), 상기 저 유전율 층간 절연막(113)상의 산화 규소막(114)을 습식 에칭 등에 의해 제거한다(다른 절연막 제거 단계)(도 7h). 포토레지스트층(117)을 제거할 때, 상기 포토레지스트층(117)이 산화 규소(SiO2)로 이루어질 때에는, 상기 포토레지스트층(117)을 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로하여 포토레지스트층(117)의 산화규소, 암모니아 가스 및 불화 수소 가스로부터 착체 구조를 갖는 생성물을 생성하고(COR 처리), 또한 상기 생성물을 가열하여 생성물의 착체 구조를 분해하고, 상기 생성물을 4불화규소, 암모니아, 불화 수소로 분리시켜서 기화(PHT 처리)시킴으로써 제거해도 좋다. 이로써, 약액이나 플라즈마를 이용하지 않고 포토레지스트층(117)을 제거할 수 있다. 또한, 포토레지스트층(117)의 제거량은 혼합 기체의 파라미터에 의해 제어할 수 있으므로, 포토레지스트층(117)의 찌꺼기의 발생이나 산화 규소막(114)의 불필요한 에칭을 방지할 수 있다.
또한, CVD법이나 PVD(Physical Vapor Deposition)법에 의해 동(Cu)이나 알루미늄(Al) 등의 배선 재료로 이루어지는 도전막을 웨이퍼(W) 전체상에 성막하고, 상 기 배선 재료를 배선 홈(118)에 도입하고(도 7i), 이로써 배선(121)을 형성한다(배선 형성 단계)(도 7j).
본 실시 형태에 따른 전자 디바이스의 제조 방법의 제 1 변형예에 따르면, RIE 처리에 기인하여 발생하는 유사 SiO2층(119)으로 덮인 저 유전율 층간 절연막(113)에 있어서의 배선 홈(118)의 표면이, 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로되고, 또한 배선 홈(118)의 표면이 사전결정된 온도로 가열된다. 유사 SiO2층(119)이 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로부터 이루어지는 혼합 기체의 분위기에 폭로되면, 유사 SiO2층(119), 암모니아 가스 및 불화 수소 가스에 근거한 생성물(120)이 생성되고, 상기 생성된 생성물(120)이 사전결정된 온도로 가열되면, 상기 생성물(120)이 기화한다. 즉, 약액을 이용하지 않고 저 유전율 층간 절연막(113)에 있어서의 배선 홈(118)의 표면에 있어서의 유사 SiO2층(119)을 제거할 수 있다. 또한, 생성물(120)의 생성량은 혼합 기체의 파라미터에 의해 제어할 수 있다. 따라서, 저 유전율 층간 절연막(113)에 있어서의 배선 홈(118)의 표면에 있어서의 유사 SiO2층(119)의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 전자 디바이스에 있어서의 배선 신뢰성의 저하를 방지할 수 있다.
도 8a 내지 도 8i는 본 실시 형태에 따른 전자 디바이스의 제조 방법의 제 2 변형예를 도시하는 공정도이다.
도 8a 내지 도 8i에 있어서, 우선 실리콘으로 이루어지는 웨이퍼(W)의 표면상에 도전막으로서의 폴리 실리콘층(122)을 성막하고(도전막 성막 단계), 상기 폴리 실리콘층(122)상에 SiOC계의 저 유전율 층간 절연막 재료나, 유기 폴리머계의 도포형 저 유전율 층간 절연막 재료를 퇴적시켜서 저 유전율 층간 절연막(123)을 성막한다(저 유전율 절연막 성막 단계)(도 8a).
다음으로, 리소그래피에 의해 저 유전율 층간 절연막(123)의 일부를 폭로하는 개구부(124)를 갖는 패턴의 포토레지스트층(125)을 형성하고(포토레지스트층 형성 단계)(도 8b), 상기 형성된 포토레지스트층(125)을 마스크로서 이용하여, 저 유전율 층간 절연막(123)을 RIE 처리에 의해 에칭하고, 저 유전율 층간 절연막(123)에 있어서 폴리 실리콘층(122)에 도달하는 콘택트 홀(접속 구멍)(126)을 가공 성형한다(플라즈마 가공 성형 단계)(도 8c). 이 때, 저 유전율 층간 절연막(123)에 있어서의 콘택트 홀(126)의 표면은 RIE 처리에 기인하여 발생한 유사 SiO2층(127)에 의해 덮어진다.
그 후, 웨이퍼(W)를 제 2 프로세스 유닛(34)에 있어서의 챔버(38)에 수용함으로써, 유사 SiO2층(127)에 의해 덮인 콘택트 홀(126)의 표면을, 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로하고(접속 구멍 표면 폭로 단계), 콘택트 홀(126)의 표면에 있어서 유사 SiO2층(127), 암모니아 가스 및 불화 수소 가스로부터 착체 구조를 갖는 생성물(128)을 생성한다(도 8d).
다음으로, 생성물(128)이 생성된 웨이퍼(W)를 제 3 프로세스 유닛(36)의 챔버(50)내의 스테이지 히터(51)상에 탑재함으로써 콘택트 홀(126)의 표면, 배기되는 생성물(128)을 사전결정된 온도로 가열하고(접속 구멍 표면 가열 단계), 생성물(128)의 착체 구조를 분해하고, 생성물(128)을 4불화규소, 암모니아, 불화 수소로 분리시켜서 기화시킨다(도 8e). 이로써, 콘택트 홀(126)의 표면에 있어서의 유사 Si5O2층(127)이 제거된다(도 8f).
다음으로, 포토레지스트층(125)을 제거하고(애싱 단계)(도 8g), CVD법이나 PVD법에 의해 강이나 알루미늄 등의 배선 재료로 이루어지는 도전막을 웨이퍼(W) 전체상에 성막하여, 상기 배선 재료를 콘택트 홀(126)에 도입하고(도 8h), 이로써 배선(129)을 형성한다(배선 형성 단계)(도 8i).
본 실시 형태에 따른 전자 디바이스의 제조 방법의 제 2 변형예에 따르면, RIE 처리에 기인하여 발생하는 유사 SiO2층(127)으로 덮인 콘택트 홀(126)의 표면이, 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로되고, 또한 콘택트 홀(126)의 표면이 사전결정된 온도로 가열된다. 유사 SiO2층(127)이 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로되면, 유사 SiO2층(127), 암모니아 가스 및 불화 수소 가스에 근거한 생성물(128)이 생성되고, 상기 생성된 생성물(128)이 사전결정된 온도로 가열되면, 상기 생성물(128)이 기화한다. 즉, 약액을 이용하지 않고 콘택트 홀(126)의 표면에 있어서의 유사 SiO2층(127)을 제거할 수 있다. 또한, 생성물(128)의 생성량은 혼합 기체의 파라미터에 의해 제어할 수 있다. 따라서, 콘택트 홀(126)의 표면에 있어서의 유사 SiO2층(127)의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 전자 디바이스에 있어서의 배선 신뢰성의 저하를 방지할 수 있다.
도 9a 내지 도 9h는 본 실시 형태에 따른 전자 디바이스의 제조 방법의 제 3 변형예를 도시하는 공정도이다.
도 9a 내지 도h에 있어서, 우선 실리콘으로 이루어지는 웨이퍼(W)의 표면상에, 하측으로부터 산화 규소막(130), 폴리 실리콘층(131), 저 유전율 층간 절연막 재료로서의 TEOS(Si(OCH2CH3)4,Tetra Ethyl 0rtho Silicate)층(132) 및 공화물로 이루어지는 반사 방지막으로서의 BARC(Bottom Anti Reflection Coating)층(133)을 하측으로부터 순차적으로 형성하고, 또한 리소그래피에 의해 BARC층(133)상에 원하는 게이트 형상에 대응하는 패턴의 포토레지스트층(134)을 형성한다(도 9a).
다음으로, 형성된 포토레지스트층(134)을 마스크로서 이용하여, 우선 포토 레지스트층(134)에 덮어져 있지 않은 BARC층(133)을 에칭 등에 의해 제거하고(도 9b), 또한 포토레지스트층(134)에 덮어져 있지 않은 TEOS층(132)을 RIE 처리에 의해 에칭하여 제거하고, 포토레지스트층(134)의 바로 아래 이외에서는 폴리 실리콘층(131)을 노출시키고(도 9c), 또한 포토레지스트층(134)을 제거한다(도 9d). 이 때, TEOS층(132)의 노출면(측면)은 RIE 처리에 기인하여 발생한 유사 SiO2층(135)에 의해 덮어진다.
그 후, 웨이퍼(W)를 제 2 프로세스 유닛(34)에 있어서의 챔버(38)에 수용함으로써, 유사 SiO2층(135)에 의해 덮인 TEOS층(132)의 노출면을, 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로하고, TEOS층(132)의 노출면에 있어서 유사 SiO2층(135), 암모니아 가스 및 불화 수소 가스로부터 착체 구조를 갖는 생성물(136)을 생성한다(도 9e).
다음으로, 생성물(136)이 생성된 웨이퍼(W)를 제 3 프로세스 유닛(36)의 챔버(50)내의 스테이지 히터(51)상에 탑재함으로써 TEOS층(132)의 노출면, 배기되는 생성물(136)을 사전결정된 온도로 가열하고, 생성물(136)의 착체 구조를 분해하고, 생성물(136)을 4불화규소, 암모니아, 불화 수소로 분리시켜서 기화시킨다(도 9f). 이로써, TEOS층(132)의 노출면에 있어서의 유사 SiO2층(135)이 제거되어서, TEOS층(132)이 트리밍된다(도 9g).
다음으로, 트리밍된 TEOS층(132)상의 BARC층(133)이 제거되고, 더욱이 트리밍된 TEOS층(132)으로 덮어져 있지 않은 폴리 실리콘층(131)이 에칭 등에 의해 제거된다. 이로써, 웨이퍼(W)상에 게이트가 형성된다(도 9h).
본 실시 형태에 따른 전자 디바이스의 제조 방법의 제 3 변형예에 따르면, RIE 처리에 기인하여 발생하는 유사 SiO2층(135)으로 덮인 TEOS층(132)의 노출면이, 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로되고, 또한 TEOS층(132)의 노출면이 사전결정된 온도로 가열된다. 유사 SiO2층(135)이 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로되면, 유사 SiO2층(135), 암모니아 가스 및 불화 수소 가스에 근거한 생성물(136)이 생성되고, 상기 생성된 생성물(136)이 사전결정된 온도로 가열되면, 상기 생성물(136)이 기화한다. 즉, 약액을 이용하지 않고 TEOS층(132)의 노출면에 있어서의 유사 SiO2층(135)을 제거할 수 있다. 또한, 생성물(136)의 생성량은 혼합 기체의 파라미터에 의해 제어할 수 있다. 따라서, TEOS층(132)의 노출면에 있어서의 유사 SiO2층(135)의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 전자 디바이스에 있어서의 배선 신뢰성의 저하를 방지할 수 있다.
상술한 본 실시 형태에 따른 전자 디바이스의 제조 방법 및 각 변형예에 있어서, 유사 SiO2층을 제거하기 전에, 웨이퍼(W)를 제 1 IMS(17)에 반입하여, 비어 홀(109), 배선 홈(118), 혹은 콘택트 홀(l26)의 표면, 또는 TEOS층(132)의 노출면의 CD값을 측정하고, 측정된 CD값에 따라, EC(89)의 CPU가, CD값과 유사 SiO2층의 제거량에 관련되는 처리 조건 파라미터의 소정 관계에 근거하여, 암모니아 가스에 대한 불화 수소 가스의 체적 유량비나 챔버(38)내의 사전결정된 압력, 스테이지 히터(51)에 탑재된 웨이퍼(W)의 가열 온도 등의 목표값을 결정하는 것이 바람직하다. 이로써, 유사 SiO2층의 제거량의 제어를 정확하게 실행할 수 있고, 또 전자 디바이스의 제조 효율을 향상할 수 있다.
또한, 유사 SiO2층의 제거 전 및 제거 후에 있어서의 비어 홀(109)의 표면 등의 CD값의 차에 근거하여, 두 번째 유사 SiO2층의 제거를 실행할 것인지의 여부를 결정해도 좋고, 또한 두 번째 유사 SiO2층의 제거를 실행할 경우에는, EC(89)의 CPU가, 유사 SiO2층의 제거 후에 있어서의 비어 홀(109)의 표면 등의 CD값에 따라, 상기 소정 관계에 근거하여 암모니아 가스에 대한 불화 수소 가스의 체적 유량비 등을 결정해도 좋다.
상술한 본 실시 형태에 따른 기판의 처리 방법이 적용되는 기판 처리 장치는, 도 1에 도시하는 바와 같은 서로 평행하게 배치된 프로세스 쉽을 2개 구비하는 평행식 기판 처리 장치에 한정되지 않고, 도 10이나 도 11에 도시하는 바와 같이, 웨이퍼(W)에 소정 처리를 실시하는 진공 처리실으로서의 복수의 프로세스 유닛이 방사상으로 배치된 기판 처리 장치도 해당한다.
도 10은 본 실시 형태에 따른 기판의 처리 방법이 적용되는 기판 처리 장치의 제 1 변형예의 개략 구성을 도시하는 평면도이다. 또한, 도 10에 있어서는, 도 1의 기판 처리 장치(10)에 있어서의 구성요소와 유사한 구성요소에는 동일 참조부호를 붙이고, 그 설명을 생략한다.
도 10에 있어서, 기판 처리 장치(137)는 평면에서 보아 6각형의 전송 유닛(138)과, 상기 전송 유닛(138)의 주위에 있어서 방사상으로 배치된 4개의 프로세스 유닛(139∼142)과, 로더 유닛(13)과, 전송 유닛(138) 및 로더 유닛(13) 사이에 배치되고 전송 유닛(138) 및 로더 유닛(13)을 연결하는 2개의 로드·로크 유닛(143, 144)을 구비한다.
전송 유닛(138) 및 각 프로세스 유닛(139∼142)은 내부의 압력이 진공으로 유지되고, 전송 유닛(138)과 각 프로세스 유닛(139∼142)은 각각 진공 게이트 밸브(145∼148)를 거쳐서 접속된다.
기판 처리 장치(137)에서는, 로더 유닛(13)의 내부 압력이 대기압으로 유지되는 한편, 전송 유닛(138)의 내부 압력은 진공으로 유지된다. 그 때문에, 각 로드·로크 유닛(143, 144)은 각각 전송 유닛(138)과의 연결부에 진공 게이트 밸브(149, 150)를 구비하는 동시에, 로더 유닛(13)과의 연결부에 대기 도어 밸브(151, 152)를 구비함으로써, 그 내부 압력을 조정가능한 진공 예비 반송실로서 구성된다. 또한, 각 로드·로크 유닛(143, 144)은 로더 유닛(l3) 및 전송 유닛(138) 사이에서 주고받는 웨이퍼(W)를 일시적으로 탑재하기 위한 웨이퍼 탑재대(153, 154)를 갖는다.
전송 유닛(138)은 그 내부에 배치된 굴신 및 선회가능하게 이루어진 프로그 레그 타입(frog leg type)의 반송 아암(155)을 갖고, 상기 반송 아암(155)은 각 프로세스 유닛(139∼142)이나 각 로드·로크 유닛(143, 144) 사이에서 웨이퍼(W)를 반송한다.
각 프로세스 유닛(139∼142)은 각각 처리가 실시되는 웨이퍼(W)를 탑재하는 탑재대(156∼159)를 갖는다. 여기에서, 프로세스 유닛(140)은 기판 처리 장치(10)에 있어서의 제 1 프로세스 유닛(25)과 유사한 구성을 갖고, 프로세스 유닛(141)은 제 2 프로세스 유닛(34)과 유사한 구성을 갖고, 프로세스 유닛(142)은 제 3 프로세 스 유닛(36)과 유사한 구성을 갖는다. 따라서, 프로세스 유닛(140)은 웨이퍼(W)에 RIE 처리를 실시하고, 프로세스 유닛(141)은 웨이퍼(W)에 COR 처리를 실시하고, 프로세스 유닛(142)은 웨이퍼(W)에 PHT 처리를 실시할 수 있다.
기판 처리 장치(137)에서는, 표면에 유사 SiO2층이 형성된 저 유전율 층간 절연막을 갖는 웨이퍼(W)를, 프로세스 유닛(141)에 반입하여 COR 처리를 실시하고, 더욱이 프로세스 유닛(142)에 반입하여 PHT 처리를 실시함으로써, 상술한 본 실시 형태에 따른 기판의 처리 방법을 실행한다.
또한, 기판 처리 장치(137)에 있어서의 각 구성요소의 동작은, 기판 처리 장치(10)에 있어서의 시스템 컨트롤러와 유사한 구성을 갖는 시스템 컨트롤러에 의해 제어된다.
도 11은 본 실시 형태에 따른 기판의 처리 방법이 적용되는 기판 처리 장치의 제 2 변형예의 개략 구성을 도시하는 평면도이다. 또한, 도 11에 있어서는, 도 1의 기판 처리 장치(10) 및 도 10의 기판 처리 장치(137)에 있어서의 구성요소와 유사한 구성요소에는 동일한 부호를 붙이고, 그 설명을 생략한다.
도 11에 있어서, 기판 처리 장치(160)는 도 10의 기판 처리 장치(137)에 대하여, 2개의 프로세스 유닛(161, 162)이 추가되고, 이에 대응하여 전송 유닛(163)의 형상도 기판 처리 장치(137)에 있어서의 전송 유닛(138)의 형상과 상이하다. 추가된 2개의 프로세스 유닛(161, 162)은 각각 진공 게이트 밸브(164, 165)를 거쳐서 전송 유닛(163)과 접속되는 동시에, 웨이퍼(W)의 탑재대(166, 167)를 갖는다.
또한, 전송 유닛(163)은 2개의 스칼라 아암 타입의 반송 아암으로 이루어지는 반송 아암 유닛(168)을 구비한다. 상기 반송 아암 유닛(168)은 전송 유닛(163)내에 배치된 가이드 레일(169)을 따라 이동하고, 각 프로세스 유닛(139∼142, 161, 162)이나 각 로드·로크 유닛(143, 144) 사이에서 웨이퍼(W)를 반송한다.
기판 처리 장치(16O)에서는, 기판 처리 장치(137)와 마찬가지로, 표면에 유사 SiO2층이 형성된 저 유전율 층간 절연막을 갖는 웨이퍼(W)를, 프로세스 유닛(141)에 반입하여 COR 처리를 실시하고, 또 프로세스 유닛(142)에 반입하여 PHT 처리를 함으로써, 상술한 본 실시 형태에 따른 기판의 처리 방법을 실행한다.
또한, 기판 처리 장치(160)에 있어서의 각 구성요소의 동작도, 기판 처리 장치(10)에 있어서의 시스템 컨트롤러와 유사한 구성을 갖는 시스템 컨트롤러에 의해 제어된다.
상술한 본 실시 형태에 따른 전자 디바이스의 제조 방법 및 각 변형예에서는, 저 유전율 층간 절연막의 유사 SiO2층이 COR 처리 및 PHT 처리에 의해 제거되었지만, 제거되는 유사 SiO2층은 이에 한정되지 않는다. 유사 SiO2층이 발생하는 막이면 COR 처리 및 PHT 처리를 적용함으로써 상기 유사 SiO2층을 제거하는 것이 가능하다.
예컨대, 포토레지스트막이나 산화규소를 이용한 하드 마스크도 RIE 처리에 의해 표면이 손상(변질)하고, 유사 SiO2층이 발생하지만, 이 포토레지스트막이나 하 드 마스크막의 유사 SiO2층도 상술한 COR 처리 및 PHT 처리에 의해 제거(애싱)하는 것이 가능하다.
이하, 포토레지스트막의 유사 SiO2층을 COR 처리 및 PHT 처리에 의해 제거하는 방법이 적용된 전자 디바이스의 제조 방법에 대하여 설명한다.
우선, 웨이퍼(W)의 표면상에 폴리 실리콘층을 형성하고, 상기 폴리 실리콘층상에 절연막을 퇴적시켜서 형성하고, 또한 상기 절연막상에 박리층(산화규소)을 형성한다.
다음으로, 상기 박리층상에 사전결정된 패턴의 포토레지스트막을 형성하고, 불화탄소(C4F8) 가스 등을 이용한 RIE 처리에 의해 절연막 및 박리층을 에칭한다. 이 때, 포토레지스트막의 표면상에는, 변질층으로서 유사 SiO2층이 형성되는 동시에, 찌꺼기로서의 유사 SiO2의 입자 등이 퇴적한다.
그 후, 웨이퍼(W)를 제 2 프로세스 유닛(34)에 있어서의 챔버(38)에 수용함으로써, 유사 SiO2층 등에 의해 덮인 포토레지스트막의 표면을, 사전결정된 압력 하에서 암모니아 가스, 불화 수소 가스 및 아르곤 가스로 이루어지는 혼합 기체의 분위기에 폭로하고, 포토레지스트막의 표면에 있어서 유사 SiO2, 암모니아 가스 및 불화 수소 가스로부터 착체 구조를 갖는 생성물을 생성한다.
다음으로, 생성물이 생성된 웨이퍼(W)를 제 3 프로세스 유닛(36)의 챔버(50)내의 스테이지 히터(51)상에 탑재함으로써 포토레지스트막의 표면, 배기하는 생성물을 사전결정된 온도로 가열하고, 생성물의 착체 구조를 분해하고, 생성물을 4불화규소, 암모니아, 불화 수소로 분리시켜서 기화시킨다. 이로써, 포토레지스트막의 표면에 있어서의 유사 SiO2층이나 유사 SiO2의 입자가 선택적으로 제거(애싱)된다.
상술한 전자 디바이스의 제조 방법에 따르면, 약액이나 플라즈마를 이용하지 않고 포토레지스트막의 표면에 있어서의 유사 SiO2층 등을 선택적으로 애싱할 수 있다. 또한, 생성물의 생성량은 혼합 기체의 파라미터에 의해 제어할 수 있다. 따라서, 포토레지스트막의 표면에 있어서의 유사 SiO2층의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 전자 디바이스에 있어서의 배선 신뢰성의 저하를 방지할 수 있다.
또한, 상술한 전자 디바이스에는, 소위 반도체 디바이스 이외에, 강유전체, 고유전체 등의 절연성 금속 산화물, 특히 페로부스카이트형 결정 구조를 갖는 물질로 이루어진 박막을 갖는 비휘발성 또는 대용량의 메모리 소자도 포함한다. 페로부스카이트형 결정 구조를 갖는 물질로서는, 티탄산지르콘산연(PZT), 티탄산바륨 스트론튬(BST) 및 탄탈산니오브스토론튬비스마스(SBNT) 등이 해당한다.
본 발명의 목적은 상술한 본 실시 형태의 기능을 실현하는 소프트웨어의 프로그램 코드를 기록한 기억 매체를 시스템 혹은 장치[EC(89)]에 공급하고, EC(89)의 컴퓨터(또는 CPU나 MPU 등)가 기억 매체에 수납된 프로그램 코드를 판독하여 실행함으로써도 달성된다.
이 경우, 기록 매체로부터 판독된 프로그램 코드 자체가 상술한 본 실시 형 태의 기능을 실현하는 것으로 이루어지고, 그 프로그램 코드 및 상기 프로그램 코드를 기억한 기억 매체는 본 발명을 구성하게 된다.
또한, 프로그램 코드를 공급하기 위한 기억 매체로서는, 예컨대 플로피(등록상표) 디스크, 하드 디스크, 광자기 디스크, CD-ROM, CD-R, CD-RW, DVD-ROM, DVD-RAM, DVD-RW, DVD+RW 등의 광 디스크, 자기 테이프, 비휘발성 메모리 카드, ROM 등을 이용할 수 있다. 또는, 프로그램 코드를 네트워크를 거쳐서 다운로드해도 좋다.
또한, 컴퓨터가 판독한 프로그램 코드를 실행함으로써, 상기 본 실시 형태의 기능이 실현될 뿐만 아니라, 그 프로그램 코드의 지시에 근거하여, 컴퓨터상에서 기동하고 있는 OS(오퍼레이팅 시스템) 등이 실제의 처리의 일부 또는 전부를 수행하고, 그 처리에 의해 상술한 본 실시 형태의 기능이 실현되는 경우도 포함된다.
또한, 기억 매체로부터 판독된 프로그램 코드가, 컴퓨터에 삽입된 기능 확장 보드나 컴퓨터에 접속된 기능 확장 유닛에 구비된 메모리에 기입된 후, 그 프로그램 코드의 지시에 근거하여, 그 확장 기능을 확장 보드나 확장 유닛에 구비된 CPU 등이 실제의 처리의 일부 또는 전부를 수행하고, 그 처리에 의해 전술한 본 실시 형태의 기능이 실현되는 경우도 포함된다.
상기 프로그램 코드의 형태는, 오브젝트 코드(object code), 인터프리터(interpreter)에 의해 실행되는 프로그램 코드, OS에 공급되는 스크립트 데이터 등의 이루어져도 좋다.
본 발명에 따르면, 약액이나 플라즈마를 이용하지 않고 포토레지스트막의 표면에 있어서의 유사 SiO2층 등을 선택적으로 애싱할 수 있다. 또한, 생성물의 생성량은 혼합 기체의 파라미터에 의해 제어할 수 있다. 따라서, 포토레지스트막의 표면에 있어서의 유사 SiO2층의 제거량의 제어를 용이하게 실행할 수 있는 동시에, 전자 디바이스에 있어서의 배선 신뢰성의 저하를 방지할 수 있다.

Claims (16)

  1. 탄소를 포함하는 저 유전율 절연막을 갖고, 상기 저 유전율 절연막은 탄소 농도가 저하된 표면 손상층을 갖는 기판의 처리 방법에 있어서,
    상기 표면 손상층을 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로하는 표면 손상층 폭로 단계와,
    상기 혼합 기체의 분위기에 폭로된 표면 손상층을 사전결정된 온도로 가열하는 표면 손상층 가열 단계를 포함하는
    기판 처리 방법.
  2. 제 1 항에 있어서,
    상기 표면 손상층 폭로 단계는, 상기 기판에 플라즈마리스 에칭 처리를 실시하는
    기판 처리 방법.
  3. 제 1 항에 있어서,
    상기 표면 손상층 폭로 단계는, 상기 기판에 건조 세정 처리를 실시하는
    기판 처리 방법.
  4. 제 1 항에 있어서,
    상기 혼합 기체에 있어서의 상기 암모니아에 대한 상기 불화 수소를 체적 유량비는 1∼1/2이고, 상기 사전결정된 압력은 6.7×10-2∼4.0Pa인
    기판 처리 방법.
  5. 제 1 항에 있어서,
    상기 사전결정된 온도는 80∼200℃인
    기판 처리 방법.
  6. 제 1 항에 있어서,
    상기 표면 손상층 폭로 단계 이전에, IMS(Integrated Metrology System)에 의해 상기 표면 손상층을 갖는 저 유전율 절연막의 형상을 측정하고, 상기 측정된 형상에 따라 상기 혼합 기체에 있어서의 상기 암모니아에 대한 상기 불화 수소의 체적 유량비 및 상기 사전결정된 압력 중 적어도 하나를 CPU에 의해 결정하는 생성물 생성 조건 결정 단계를 더 포함하는
    기판 처리 방법.
  7. 적어도 포토 레지스트막 또는 하드 마스크막으로 이루어지는 마스크막을 갖고, 상기 마스크막은 표면 손상층을 갖는 기판의 처리 방법에 있어서,
    상기 표면 손상층을 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로하는 표면 손상층 폭로 단계와,
    상기 혼합 기체의 분위기에 폭로된 표면 손상층을 사전결정된 온도로 가열하는 표면 손상층 가열 단계를 포함하는
    기판 처리 방법.
  8. 전자 디바이스의 제조 방법에 있어서,
    반도체 기판상에 형성된 하부 전극, 용량 절연막 및 상부 전극으로 이루어지는 커패시터상에 탄소를 포함하는 저 유전율 절연막을 성막하는 저 유전율 절연막 성막 단계와,
    상기 성막된 저 유전율 절연막상에 사전결정된 패턴의 포토레지스트층을 형성하는 포토레지스트층 형성 단계와,
    상기 형성된 포토레지스트층을 이용하여 플라즈마 처리에 의해 상기 저 유전율 절연막에 있어서의 상기 상부 전극에 도달하는 접속 구멍을 가공 성형하는 플라즈마 가공 성형 단계와,
    상기 가공 성형된 접속 구멍의 표면을 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로하는 접속 구멍 표면 폭로 단계와,
    상기 혼합 기체의 분위기에 폭로된 접속 구멍의 표면을 사전결정된 온도로 가열하는 접속 구멍 표면 가열 단계를 포함하는
    전자 디바이스 제조 방법.
  9. 전자 디바이스의 제조 방법에 있어서,
    반도체 기판상에 탄소를 포함하는 저 유전율 절연막을 성막하고, 상기 저 유전율 절연막상에 상기 저 유전율 절연막보다 탄소 농도가 낮은 다른 절연막을 성막하여 층간 절연막을 형성하는 층간 절연막 형성 단계와,
    플라즈마 처리에 의해 상기 층간 절연막에 배선 홈을 가공 성형하는 플라즈마 가공 성형 단계와,
    적어도 상기 저 유전율 절연막에 있어서의 배선 홈의 표면을 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로하는 배선 홈 표면 폭로 단계와,
    상기 혼합 기체의 분위기에 폭로된 배선 홈의 표면을 사전결정된 온도로 가열하는 배선 홈 표면 가열 단계와,
    상기 다른 절연막을 제거하는 다른 절연막 제거 단계와,
    상기 배선 홈에 도전 재료를 도입하여 배선을 형성하는 배선 형성 단계를 포함하는
    전자 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 플라즈마 가공 성형 단계 전에, 상기 다른 절연막상에 포토레지스트층을 형성하는 포토레지스트층 형성 단계와,
    상기 다른 절연막 제거 단계 전에, 상기 형성된 포토레지스트층을 제거하는 애싱 단계를 더 구비하며,
    상기 애싱 단계에서는, 상기 포토레지스트층을 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로하고, 상기 혼합 기체의 분위기에 폭로된 상기 포토레지스트층을 사전결정된 온도로 가열하는
    전자 디바이스 제조 방법.
  11. 전자 디바이스의 제조 방법에 있어서,
    반도체 기판상에 규소를 포함하는 도전막을 성막하는 도전막 성막 단계와,
    상기 성막된 도전막상에 탄소를 포함하는 저 유전율 절연막을 성막하는 저 유전율 절연막 성막 단계와,
    상기 성막된 저 유전율 절연막상에 사전결정된 패턴의 포토레지스트층을 형성하는 포토레지스트층 형성 단계와,
    상기 형성된 포토레지스트층을 이용하여 플라즈마 처리에 의해 상기 저 유전율 절연막에 있어서 상기 도전막에 도달하는 접속 구멍을 가공 성형하는 플라즈마 가공 성형 단계와,
    상기 가공 성형된 접속 구멍의 표면을 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로하는 접속 구멍 표면 폭로 단계와,
    상기 혼합 기체의 분위기에 폭로된 접속 구멍의 표면을 사전결정된 온도로 가열하는 접속 구멍 표면 가열 단계와,
    상기 포토레지스트층을 제거하는 애싱 단계와,
    상기 접속 구멍에 도전 재료를 도입하여 배선을 형성하는 배선 형성 단계를 포함하는
    전자 디바이스 제조 방법.
  12. 탄소를 포함하는 저 유전율 절연막을 갖고, 상기 저 유전율 절연막은 탄소 농도가 저하된 표면 손상층을 갖는 기판의 처리 방법을 컴퓨터에 실행시키는 프로그램을 기록한 기록 매체에 있어서,
    상기 표면 손상층을 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로하는 표면 손상층 폭로 모듈과,
    상기 혼합 기체의 분위기에 폭로된 표면 손상층을 사전결정된 온도로 가열하는 표면 손상층 가열 모듈을 포함하는
    프로그램을 기록한 기록 매체.
  13. 적어도 포토 레지스트막 또는 하드 마스크막으로 이루어지는 마스크막을 갖고, 상기 마스크막은 표면 손상층을 갖는 기판의 처리 방법을 컴퓨터에 실행시키는 프로그램을 기록한 기록 매체에 있어서,
    상기 표면 손상층을 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로하는 표면 손상층 폭로 모듈과,
    상기 혼합 기체의 분위기에 폭로된 표면 손상층을 사전결정된 온도로 가열하는 표면 손상층 가열 모듈을 포함하는
    프로그램을 기록한 기록 매체.
  14. 전자 디바이스의 제조 방법을 컴퓨터에 실행시키는 프로그램을 기록한 기록 매체에 있어서,
    반도체 기판상에 형성된 하부 전극, 용량 절연막 및 상부 전극으로 이루어지는 커패시터상에 탄소를 포함하는 저 유전율 절연막을 성막하는 저 유전율 절연막 성막 모듈과,
    상기 성막된 저 유전율 절연막상에 사전결정된 패턴의 포토레지스트층을 형성하는 포토레지스트층 형성 모듈과,
    상기 형성된 포토레지스트층을 이용하여 플라즈마 처리에 의해 상기 저 유전율 절연막에 있어서 상기 상부 전극에 도달하는 접속 구멍을 가공 성형하는 플라즈마 가공 성형 모듈과,
    상기 가공 성형된 접속 구멍의 표면을 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로하는 접속 구멍 표면 폭로 모듈과,
    상기 혼합 기체의 분위기에 폭로된 접속 구멍의 표면을 사전결정된 온도로 가열하는 접속 구멍 표면 가열 모듈을 포함하는
    프로그램을 기록한 기록 매체.
  15. 전자 디바이스의 제조 방법을 컴퓨터에 실행시키는 프로그램을 기록한 기록 매체에 있어서,
    반도체 기판상에 탄소를 포함하는 저 유전율 절연막을 성막하고, 상기 저 유전율 절연막보다 탄소 농도가 낮은 다른 절연막을 성막하여 층간 절연막을 형성하는 층간 절연막 형성 모듈과,
    플라즈마 처리에 의해 상기 층간 절연막에 배선 홈을 가공 성형하는 플라즈마 가공 성형 모듈과,
    적어도 상기 저 유전율 절연막에 있어서의 배선 홈의 표면을 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로하는 배선 홈 표면 폭로 모듈과,
    상기 혼합 기체의 분위기에 폭로된 배선 홈의 표면을 사전결정된 온도로 가열하는 배선 홈 표면 가열 모듈과,
    상기 다른 절연막을 제거하는 다른 절연막 제거 모듈과,
    상기 배선 홈에 도전 재료를 도입하여 배선을 형성하는 배선 형성 모듈을 포함하는
    프로그램을 기록한 기록 매체.
  16. 전자 디바이스의 제조 방법을 컴퓨터에 실행시키는 프로그램을 기록한 기록 매체에 있어서,
    반도체 기판상에 규소를 포함하는 도전막을 성막하는 도전막 성막 모듈과,
    상기 성막된 도전막상에 탄소를 포함하는 저 유전율 절연막을 성막하는 저 유전율 절연막 성막 모듈과,
    상기 성막된 저 유전율 절연막상에 사전결정된 패턴의 포토레지스트층을 형성하는 포토레지스트층 형성 모듈과,
    상기 형성된 포토레지스트층을 이용하여 플라즈마 처리에 의해 상기 저 유전율 절연막에 있어서 상기 도전막에 도달하는 접속 구멍을 가공 성형하는 플라즈마 가공 성형 모듈과,
    상기 가공 성형된 접속 구멍의 표면을 사전결정된 압력 하에서 암모니아와 불화 수소를 포함하는 혼합 기체의 분위기에 폭로하는 접속 구멍 표면 폭로 모듈과,
    상기 혼합 기체의 분위기에 폭로된 접속 구멍의 표면을 사전결정된 온도로 가열하는 접속 구멍 표면 가열 모듈과,
    상기 포토레지스트층을 제거하는 애싱 모듈과,
    상기 접속 구멍에 도전 재료를 도입하여 배선을 형성하는 배선 형성 모듈을 포함하는
    프로그램을 기록한 기록 매체.
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