KR100813821B1 - 반도체 패키지 및 이의 제조방법 - Google Patents

반도체 패키지 및 이의 제조방법 Download PDF

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Abstract

본 발명은 각각이 다수의 본드 패드를 갖는 집적 회로를 하나 이상 포함하는 활성 표면을 갖는 웨이퍼, 및 웨이퍼의 활성 표면을 피복한 경화된 실리콘 층을 포함하는 반도체 패키지(단, 각 본드 패드의 적어도 일부는 실리콘 층으로 피복되어 있지 않으며, 실리콘 층은 본 발명의 방법에 의해 제조됨)에 관한 것이다.
반도체 패키지, 본드 패드, 집적 회로, 활성 표면, 웨이퍼, 실리콘 층

Description

반도체 패키지 및 이의 제조방법{Semiconductor package and method of preparing same}
발명자:
그레고리 에스. 벡커, 제프리 비. 가드너, 브라이언 알. 하크니스, 루이즈 에이. 말렌판트 및 사티엔드라 케이. 사마
미국 미시간주 48686-0994 미들랜드
다우 코닝 코포레이션
발명의 분야
본 발명은 반도체 패키지, 보다 특히는 경화된 실리콘 층을 함유하는 웨이퍼-수준 반도체 패키지에 관한 것이다. 본 발명은 또한 반도체 패키지의 제조방법에 관한 것이다.
발명의 배경
집적 회로(IC) 칩 또는 다이는 통상적으로 인쇄 배선판(PWB: printed wiring board) 상의 조립에 앞서 패키징된다. 패키지는 상호접속(전력 및 신호 전달), 기계 및 환경 보호, 및 열 소산을 포함하는 몇 가지 중요한 기능을 갖는다. 또한, 패키지는 접속을 IC 칩 상의 빽빽한 피치(본드 패드 사이에 간격을 둔 중심 대 중심)에서 인쇄 회로판 제조업자가 필요로 하는 비교적 폭넓은 피치로 "넓히기(spreading apart)" 위한 메카니즘으로서 작용한다.
매우 경쟁적인 전자 패키징 시장에서는, 성능, 작업 처리량, 비용 및 신뢰도의 요소가 패키징 기술에 주로 영향을 미친다. 패키징이 일반적으로 개개의 IC 칩에 대해 수행되더라도, IC를 웨이퍼 수준으로 패키징시키는 방법의 개발(즉, 웨이퍼로부터 개개의 칩의 싱귤레이션(singulation) 전)에 귀추가 주목되고 있다. 웨이퍼-수준 패키징은 잠재적으로 개개의 칩 패키징보다 우수한 작업 처리량, 높은 신뢰도 및 저렴한 비용을 성취할 수 있다.
IC 패키지의 신뢰도는 종종 다이와 패키지 기판 사이나 패키지와 PWB 사이의 상호접속 부재(예를 들면, 땜납 조인트, 본드 와이어)의 결함에 의해 제한된다. 이러한 결함은 종종 실리콘 다이, 기판 및 PWB 물질 사이의 열팽창 계수(CTE: coefficients of thermal expansion)의 차이로 인한 것이기 때문에, 반도체 패키지에서의 열 유도된 응력을 최소화하기 위한 다양한 접근방법이 보고되어 왔다. 예를 들면, 카간(Cagan) 등의 미국 특허공보 제5,171,716호에는 유리 전이 온도가 150℃ 미만인 응력제거처리(stress-relief) 층을 함유한 반도체 장치가 기재되어 있다.
강(Kang) 등은 응력 완충 층으로서 고 CTE/모듈러스 유전 중합체를 함유한 웨이퍼-수준 칩 규모 패키지를 교시하고 있다[참조: Electronic Components and Technology Conference Proceedings, 2000, 87-92].
스트랜드조르드(Strandjord) 등은 감광성 벤조사이클로부텐을 이용한 응력-완충 및 패시베이션용의 하나의 마스크 공정을 교시하고 있다[참조: IEMT/IMC Symposium Proceedings, 1997, 261-266].
미국 특허공보 제6,103,552호에는 웨이퍼-규모 패키징 방법 및 이의 패키지가 기재되어 있다. 당해 방법은 칩의 표면상에 폴리이미드, 실리콘 탄성중합체 또는 벤조사이클로부텐과 같은 중합체성 물질 층을 침착시킴을 포함한다. 당해 특허공보에는 중합체의 온도 팽창계수를 패키지 속의 금속 스터드(stud)의 온도 팽창계수와 매치되도록 낮게 함으로써 스터드-중합체 경계면의 국부 응력을 최소화시킨다는 것이 추가로 교시되어 있다.
상술한 반도체 패키징에 대한 접근방법이 열적 특성의 범위를 갖는 패키지를 제공하더라도, 보다 우수한 열 안정도를 갖는 반도체 패키지가 계속 요구되고 있다.
발명의 개요
본 발명은 각각 다수의 본드 패드를 갖는 집적 회로를 하나 이상 포함하는 활성 표면을 갖는 반도체 웨이퍼, 및 활성 표면을 피복한 경화된 실리콘 층을 포함하는 반도체 패키지(단, 각 본드 패드의 적어도 일부는 실리콘 층으로 피복되어 있지 않다)에 관한 것으로서, 당해 실리콘 층은 규소 결합된 알케닐 그룹을 분자당 평균 2개 이상 함유하는 오가노폴리실록산(A), 실리콘 조성물을 경화시키기에 충분한 농도로 규소 결합된 수소원자를 분자당 평균 2개 이상 함유하는 오가노실리콘 화합물(B) 및 촉매량의 광활성 하이드로실릴화 촉매(C)를 포함하는 실리콘 조성물을 활성 표면에 도포하여 막을 형성하는 단계(i), 막의 일부를 파장이 150 내지 800nm인 방사선에 노광시켜 각 본드 패드의 적어도 일부를 구성하는 비노광 영역과 활성 표면의 나머지 부분을 구성하는 노광 영역을 갖는 부분적으로 노광된 막을 생성하는 단계(ii), 부분적으로 노광된 막을, 노광 영역이 사실상 현상 용매에 불용성이고 비노광 영역이 현상 용매에 가용성으로 되도록 하는 시간 동안 가열하는 단계(iii), 가열된 막의 비노광 영역을 현상 용매를 사용하여 제거하여 패턴화된 막을 형성하는 단계(iv) 및 패턴화된 막을 경화된 실리콘 층을 형성하기에 충분한 시간 동안 가열하는 단계(v)를 포함하는 방법으로 제조된다.
본 발명은 또한 규소 결합된 알케닐 그룹을 분자당 평균 2개 이상 함유하는 오가노폴리실록산(A), 실리콘 조성물을 경화시키기에 충분한 농도로 규소 결합된 수소원자를 분자당 평균 2개 이상 함유하는 오가노실리콘 화합물(B) 및 촉매량의 광활성 하이드로실릴화 촉매(C)를 포함하는 실리콘 조성물을 각각이 다수의 본드 패드를 갖는 집적 회로를 하나 이상 포함하는 반도체 웨이퍼의 활성 표면에 도포하여 막을 형성하는 단계(i), 막의 일부를 파장이 150 내지 800nm인 방사선에 노광시켜 각 본드 패드의 적어도 일부를 구성하는 비노광 영역과 활성 표면의 나머지 부분을 구성하는 노광 영역을 갖는 부분적으로 노광된 막을 생성하는 단계(ii), 부분적으로 노광된 막을, 노광 영역이 사실상 현상 용매에 불용성이고 비노광 영역이 현상 용매에 가용성으로 되도록 하는 시간 동안 가열하는 단계(iii), 가열된 막의 비노광 영역을 현상 용매를 사용하여 제거하여 패턴화된 막을 형성하는 단계(iv) 및 패턴화된 막을 경화된 실리콘 층을 형성하기에 충분한 시간 동안 가열하는 단계(v)를 포함하는 반도체 패키지의 제조방법에 관한 것이다.
본 발명의 반도체 패키지는 광범위한 온도에 걸친 양호한 열 안정성 및 양호한 내환경성을 나타낸다. 또한, 반도체 패키지는 웨이퍼상의 모든 IC의 동시 테스트를 가능케한다. 게다가, 개개의 칩들은 웨이퍼-수준 반도체 패키지로부터 싱귤레이팅(분리)될 수 있으며, 각 칩의 크기는 IC 자체보다 단지 약간 더 크다. 종래의 IC 패키지보다 경량화, 소형화 및 박형화된 이들 "칩 규모 패키지"는 고밀도용에 이상적으로 적합하다.
본 발명의 반도체 패키지의 제조방법은 높은 작업 처리량 제조방법으로 확대된다. 중요하게, 당해 방법은 웨이퍼상의 모든 IC의 동시 패키징을 제공한다. 또한, 당해 방법은 종래의 웨이퍼 제조기술(예를 들면, 피복, 노광, 현상, 경화) 및 장치를 사용한다. 게다가, 당해 방법은 광패턴화 가능한 실리콘 조성물을 사용함으로써, 광패턴화가 불가능한 중합체 조성물의 사용과 관련된 추가 공정단계를 제거한다. 결국, 본 발명의 방법은 높은 분해능을 갖는데, 이는 당해 방법이 임계 치수를 양호하게 보유하면서 상을 포토마스크에서 웨이퍼상의 실리콘 층으로 전달시킴을 의미한다.
본 발명의 반도체 패키지는 개개의 IC 칩 패키지를 제조하는 데 사용할 수 있다. 당해 칩 패키지는 전자 장치, 예를 들면 계산기, 전화, 텔레비젼, 및 메인프레임 및 개인용 컴퓨터에 합체될 수 있는 인쇄 배선판을 제조하는 데 유용하다.
본 발명의 상기 및 기타 특성, 양상 및 이점들이 이하의 설명, 첨부된 청구 항 및 첨부된 도면을 참조하여 보다 잘 이해될 것이다.
도면의 간단한 설명
도 1은 본 발명의 반도체 패키지의 횡단면도이다.
도 2는 각 본드 패드에 부착된 금속 트레이스(metal trace)를 추가로 포함하는 본 발명의 반도체 패키지의 횡단면도이다.
발명의 상세한 설명
본 발명에 따르는 반도체 패키지를 도 1에 나타낸다. 명백하기 위해, 단일 본드 패드를 갖는 웨이퍼의 일부만을 나타낸다. 반도체 패키지는 각각이 다수의 본드 패드(20)를 갖는 집적 회로(도시하지 않음)를 하나 이상 포함하는 활성 표면을 갖는 반도체 웨이퍼(10) 및 당해 웨이퍼의 활성 표면을 피복한 경화된 실리콘 층(30)을 포함하며, 단 각 본드 패드의 적어도 일부는 실리콘 층으로 피복되어 있지 않다.
반도체 웨이퍼(10)는 규소 및 갈륨 비화물과 같은 반도체 물질을 포함한다. 반도체 웨이퍼의 활성 표면은 하나 이상, 통상적으로 100개 이상의 IC를 포함한다. IC의 예로, DRAM, FLASH, SRAM 및 LOGIC 장치를 들 수 있으나, 이에 한정되는 것은 아니다. 각각의 IC는 일반적으로 IC의 주위에 위치하는 다수의 본드 패드(20)(즉, I/O 단자)를 갖는다. 집적 회로당 본드 패드(20)의 수는 회로의 복잡성에 따라서 약 4 내지 약 2,000의 범위일 수 있다. 본드 패드(20)는 전기 전도성 금속, 통상적으로, 알루미늄, 구리 또는 이들의 합금으로 제조된다. 바람직하게, 반도체 웨이퍼(10)는 웨이퍼가 이를 따라 개개의 칩으로 절단(sawing)될 수 있는 스트리트(street) 또는 스크라이브 라인(Scribe line)을 추가로 포함한다. 반도체 웨이퍼 위의 집적 회로의 제조방법은 당해 기술분야에 익히 공지되어 있다.
경화된 실리콘 층(30)의 두께는 통상적으로 0.1 내지 200㎛, 바람직하게는 1 내지 50㎛, 보다 바람직하게는 5 내지 25㎛이다. 경화된 실리콘 층(30)은 분자당 규소 결합된 알케닐 그룹을 평균 2개 이상 함유하는 오가노폴리실록산(A), 조성물을 경화시키기에 충분한 농도로 분자당 규소 결합된 수소원자를 평균 2개 이상 함유하는 오가노실리콘 화합물(B) 및 촉매량의 광활성 하이드로실릴화 촉매(C)를 포함하는 실리콘 조성물을 사용하여 제조한다.
성분(A)는 분자당 규소 결합된 알케닐 그룹을 평균 2개 이상 함유하는 하나 이상의 오가노폴리실록산이다. 오가노폴리실록산은 직쇄, 측쇄 또는 수지 구조를 가질 수 있다. 오가노폴리실록산은 단독 중합체 또는 공중합체일 수 있다. 알케닐 그룹은 통상적으로 탄소수가 2 내지 약 10이고, 그 예로 비닐, 알릴, 부테닐 및 헥세닐을 들 수 있으나, 이에 한정되는 것은 아니다. 오가노폴리실록산 중의 알케닐 그룹은 말단, 펜던트 또는 말단과 펜던트 둘 다의 위치에 배치될 수 있다. 오가노폴리실록산 중의 잔여 규소-결합 유기 그룹은 독립적으로 지방족 불포화를 함유하지 않는 1가 탄화수소 및 1가 할로겐화 탄화수소 그룹으로부터 선택된다. 이들 1가 그룹들은 통상적으로 탄소수가 1 내지 약 20이고, 바람직하게는 1 내지 10이며, 그 예로 메틸, 에틸, 프로필, 펜틸, 옥틸, 운데실 및 옥타데실과 같은 알킬; 사이클로헥실과 같은 사이클로알킬; 페닐, 톨릴, 크실릴, 벤질 및 2-페닐에틸과 같은 아릴; 및 3,3,3-트리플루오로프로필, 3-클로로프로필 및 디클로로페닐과 같은 할로겐화 탄화수소 그룹을 들 수 있으나, 이에 한정되는 것은 아니다. 바람직하게는, 오가노폴리실록산 내에 지방족 불포화를 함유하지 않은 유기 그룹의 50% 이상, 보다 바람직하게는 80% 이상은 메틸이다.
분자량과 분자 구조가 가변하는, 25℃에서의 오가노폴리실록산의 점도는 통상적으로 0.001 내지 100,000Paㆍs, 바람직하게는 0.01 내지 10,000Paㆍs, 보다 바람직하게는 0.01 내지 1,000Paㆍs이다.
실리콘 조성물에 유용한 오가노폴리실록산의 예로, 화학식 ViMe2SiO(Me2SiO)aSiMe2Vi, ViMe2SiO(Me2SiO) 0.25a(MePhSiO)0.75aSiMe2Vi, ViMe2SiO(Me2SiO)0.95a(Ph2SiO)0.05aSiMe2 Vi, ViMe2SiO(Me2SiO)0.98a(MeViSiO)0.02aSiMe2 Vi, Me3SiO(Me2SiO)0.95a(MeViSiO)0.05aSiMe3 및 PhMeViSiO(Me 2SiO)aSiPhMeVi(여기서, Me, Vi 및 Ph는 각각 메틸, 비닐 및 페닐이고, 폴리디오가노실록산의 점도는 0.001 내지 100,000Paㆍs인 값을 갖는다)의 폴리디오가노실록산을 들 수 있으나, 이에 한정되는 것은 아니다.
상응하는 오가노할로실란의 가수분해 및 축합 또는 환형 폴리디오가노실록산의 평형과 같이, 실리콘 조성물에 사용하기에 적당한 오가노폴리실록산의 제조방법이 당해 기술분야에 익히 공지되어 있다.
오가노폴리실록산 수지의 예로, 본질적으로 R1 3SiO1/2 단위 및 SiO4/2 단위로 구성된 MQ 수지, 본질적으로 R1SiO3/2 단위 및 R1 2SiO2/2 단위로 구성되는 TD 수지, 본질적으로 R1 3SiO1/2 단위 및 R1SiO3/2 단위로 구성된 MT 수지 및, 본질적으로 R1 3SiO1/2 단위, R1SiO3/2 단위 및 R1 2SiO2/2 단위로 구성된 MTD 수지(여기서, R1은 각각 독립적으로 1가 탄화수소 및 1가 할로겐화 탄화수소 그룹으로부터 선택된다)를 들 수 있다. R1으로 나타낸 1가 그룹은 통상적으로 탄소수 1 내지 약 20, 바람직하게는 1 내지 약 10이다. 1가 그룹의 예로, 메틸, 에틸, 프로필, 펜틸, 옥틸, 운데실 및 옥타데실과 같은 알킬; 사이클로헥실과 같은 사이클로알킬; 비닐, 알릴, 부테닐 및 헥세닐과 같은 알케닐; 페닐, 톨릴, 크실릴, 벤질 및 2-페닐에틸과 같은 아릴; 및 3,3,3-트리플루오로프로필, 3-클로로프로필 및 디클로로페닐과 같은 할로겐화 탄화수소 그룹을 들 수 있으나, 이에 한정되는 것은 아니다. 바람직하게는, 오가노폴리실록산 수지 중의 R1 그룹의 1/3 이상, 보다 바람직하게는 거의 모두가 메틸이다. 바람직한 오가노폴리실록산 수지는 본질적으로 (CH3)3SiO1/2 실록산 단위 및 SiO4/2[여기서, SiO4/2 단위에 대한 (CH3)3SiO1/2 단위의 몰 비는 0.6 내지 1.9이다]로 구성된다.
바람직하게는, 오가노폴리실록산 수지는 평균 약 3 내지 30몰%의 알케닐 그룹을 함유한다. 수지 중의 알케닐 그룹의 몰%는 수지 중의 실록산 단위의 총 몰수에 대한 수지 중의 알케닐 함유 실록산 단위의 몰수의 비에 100을 곱한 것으로 정의된다.
오가노폴리실록산 수지는 당해 기술분야에 익히 공지되어 있는 방법으로 제조될 수 있다. 바람직하게는, 당해 수지는 다우트(Daudt) 등의 실리카 하이드로졸 캡핑 방법으로 생성된 수지 공중합체를 적어도 알케닐을 함유하는 말단블록킹(endblocking) 시약으로 처리함으로써 제조한다. 다우트 등의 방법은 본 발명에 사용하기에 적당한 오가노폴리실록산 수지를 제조하는 법을 교시하기 위해 본원에서 참조로 인용한 미국 특허공보 제2,676,182호에 기재되어 있다.
간단히 언급하면, 다우트 등의 방법은 산성 조건하에서의 실리카 히드로졸을 트리메틸클로로실란과 같은 가수분해성 트리오가노실란, 헥사메틸디실록산과 같은 실록산 또는 이들의 혼합물과 반응시키는 단계와, M 및 Q 단위를 함유한 공중합체를 회수하는 단계를 포함한다. 생성된 공중합체는 일반적으로 약 2 내지 약 5중량%의 하이드록실 그룹을 함유한다.
통상적으로 규소 결합된 하이드록실 그룹을 2중량% 미만 함유하는 오가노폴리실록산 수지는, 다우트 등의 생성물을, 최종 생성물 내에 알케닐 그룹을 3 내지 30몰% 제공하기에 충분한 양으로 알케닐 함유 말단블록킹제 또는 알케닐 함유 말단블록킹제와 지방족 불포화를 함유하지 않는 말단블록킹제와의 혼합물과 반응시킴으로써 제조될 수 있다. 말단블록킹제의 예로, 실라잔, 실록산 및 실란을 들 수 있으나, 이에 한정되는 것은 아니다. 적당한 말단블록킹제는 당해 기술분야에 공지 되어 있으며, 본원에서 참조로 인용되는 블리자드(Blizzard) 등의 미국 특허공보 제4,584,355호, 블리자드 등의 미국 특허공보 제4,591,622호 및 호만(Homan) 등의 미국 특허공보 제4,585,836호에 예시되어 있다. 단일 말단블록킹제 또는 이들 말단블록킹제의 혼합물이 오가노폴리실록산 수지를 제조하기 위해 사용될 수 있다.
성분(A)는 단일 오가노폴리실록산 또는, 구조, 점도, 평균 분자량, 실록산 단위 및 순서와 같은 특성들 중 하나 이상이 상이한 오가노폴리실록산을 두 개 이상 포함하는 혼합물일 수 있다.
성분(B)는 분자당 규소 결합된 수소원자를 평균 두 개 이상 함유하는 하나 이상의 오가노실리콘 화합물이다. 가교결합은 성분(A) 중의 분자당 평균 알케닐 그룹 수와 성분(B) 중의 분자당 평균 규소 결합된 수소원자 수의 총합이 4를 초과하는 경우 발생되는 것으로 일반적으로 생각된다. 오가노하이드로겐폴리실록산 중의 규소 결합된 수소원자는 말단, 펜던트 또는 말단과 펜던트 둘 다의 위치에 배치될 수 있다.
오가노실리콘 화합물은 오가노실란 또는 오가노하이드로겐실록산일 수 있다. 오가노실란은 모노실란, 디실란, 트리실란 또는 폴리실란일 수 있다. 유사하게, 오가노하이드로겐실록산은 디실록산, 트리실록산 또는 폴리실록산일 수 있다. 바람직하게는, 오가노실리콘 화합물은 오가노하이드로겐실록산이고, 보다 바람직하게, 오가노실리콘 화합물은 오가노하이드로겐폴리실록산이다. 오가노실리콘 화합물의 구조는 직쇄, 측쇄, 환형 또는 수지일 수 있다. 바람직하게는, 오가노실리콘 화합물 중의 유기 그룹의 50% 이상이 메틸이다.
오가노실란의 예로, 디페닐실란 및 2-클로로에틸실란과 같은 모노실란; 1,4-비스(디메틸실릴)벤젠, 비스[(p-디메틸실릴)페닐]에테르 및 1,4-디메틸디실릴에탄과 같은 디실란; 1,3,5-트리스(디메틸실릴)벤젠 및 1,3,5-트리메틸-1,3,5-트리실란과 같은 트리실란; 및 폴리(메틸실릴렌)페닐렌 및 폴리(메틸실릴렌)메틸렌과 같은 폴리실란을 들 수 있으나, 이에 한정되는 것은 아니다.
오가노하이드로겐실록산의 예로, 1,1,3,3-테트라메틸디실록산 및 1,1,3,3-테트라페닐디실록산과 같은 디실록산; 페닐트리스(디메틸실록시)실란 및 1,3,5-트리메틸사이클로트리실록산과 같은 트리실록산; 및 트리메틸실록시-말단화 폴리(메틸하이드로겐실록산), 트리메틸실록시-말단화 폴리(디메틸실록산/메틸하이드로겐실록산), 디메틸하이드로겐실록시-말단화 폴리(메틸하이드로겐실록산)과 같은 폴리실록산, 및 본질적으로 H(CH3)2SiO1/2 단위, (CH3)3SiO1/2 단위 및 SiO4/2 단위로 구성된 수지를 들 수 있으나, 이에 한정되는 것은 아니다.
성분(B)는 단일 오가노실리콘 화합물 또는, 구조, 평균 분자량, 점도, 실란 단위, 실록산 단위 및 순서와 같은 특성들 중 하나 이상이 상이한 이러한 화합물을 두 개 이상 포함하는 혼합물일 수 있다.
본 발명의 실리콘 조성물 중의 성분(B)의 농도는 조성물을 경화(가교결합)시키기에 충분하다. 성분(B)의 정확한 양은 목적하는 경화 정도에 따라서 달라지는데, 일반적으로 성분(A) 중의 알케닐 그룹의 몰수에 대한 성분(B) 중의 규소 결합된 수소원자의 몰수의 비가 증가할 때 증가한다. 통상적으로, 성분(B)의 농도는 규소 결합된 수소원자를 성분(A) 중의 알케닐 그룹당 0.5 내지 3개 제공하기에 충분하다. 바람직하게는, 성분(B)의 농도는 규소 결합된 수소원자를 성분(A) 중의 알케닐 그룹당 0.7 내지 1.2개 제공하기에 충분하다.
규소 결합된 수소원자를 함유하는 오가노실리콘 화합물의 제조방법은 당해 기술분야에 익히 공지되어 있다. 예를 들면, 오가노폴리실란은 나트륨 또는 리튬 금속의 존재하에 탄화수소 용매 중에서 클로로실란을 반응시켜 제조할 수 있다[부르츠(Wurtz) 반응]. 오가노폴리실록산은 오가노할로실란의 가수분해 및 축합에 의해 제조될 수 있다.
성분(A)와 성분(B)의 혼화성을 보장하기 위해, 각 성분 중의 주요 유기 그룹은 바람직하게는 동일하다. 바람직하게는 이 그룹은 메틸이다.
성분(C)는 광활성 하이드로실릴화 촉매이다. 광활성 하이드로실릴화 촉매는 파장이 150 내지 800nm인 방사선에 노광시킨 후 가열시, 성분(B)로 성분(A)의 하이드로실릴화 반응을 촉진시킬 수 있는 일종의 하이드로실릴화 촉매일 수 있다. 백금족 금속에는, 백금, 로듐, 루테늄, 팔라듐, 오스뮴 및 이리듐이 있다. 바람직하게는, 백금족 금속은 하이드로실릴화 반응에서의 이의 높은 활성도를 기준으로, 백금이다. 본 발명의 실리콘 조성물에 사용하기 위한 특정 광활성 하이드로실릴화 촉매의 적합성은 이하의 실시예 부분의 방법을 사용하여 통상의 실험법으로 용이하게 판정할 수 있다.
광활성 하이드로실릴화 촉매의 예로, 백금(II) 비스(2,4-펜탄디오에이트), 백금(II) 비스(2,4-헥산디오에이트), 백금(II) 비스(2,4-헵탄디오에이트), 백금(II) 비스(1-페닐-1,3-부탄디오에이트), 백금(II) 비스(1,3-디페닐-1,3-프로판디오에이트), 백금(II) 비스(1,1,1,5,5,5-헥사플루오로-2,4-펜탄디오에이트)와 같은 백금(II) β-디케토네이트 착물; (Cp)트리메틸백금, (Cp)에틸디메틸백금, (Cp)트리에틸백금, (클로로-Cp)트리메틸백금 및 (트리메틸실릴-Cp)트리메틸백금(여기서, Cp는 사이클로펜타디에닐이다)과 같은 (η-사이클로펜타디에닐)트리알킬백금 착물; Pt[C6H5NNNOCH3]4, Pt[p-CN-C6H4NNNOC6H11]4, Pt[p-H3COC6H4NNNOC6H11]4, Pt[p-CN3(CH2)x-C6H4NNNOCH3]4, 1,5-사이클로옥타디엔.Pt[p-CN-C6H4NNNOC6H11]2, 1,5-사이클로옥타디엔.Pt[p-CH3O-C6H4NNNOCH3]2, [(C6H5)3P]3Rh[p-CN-C6H4NNNOC6H11] 및 Pd[p-CH3(CH2)x-C6H4NNNOCH3]2(여기서, x는 1, 3, 5, 11 또는 17이다)와 같은 트리아진 산화물-전이금속 착물; 및 (η4-1,5-사이클로옥타디에닐)디페닐백금, (η4-1,3,5,7-사이클로옥타테트라에닐)디페닐백금, (η4-2,5-노르보라디에닐)디페닐백금, (η4-1,5-사이클로옥타디에닐)비스-(4-디메틸아미노페닐)백금, (η4-1,5-사이클로옥타디에닐)비스-(4-아세틸페닐)백금 및 (η4-1,5-사이클로옥타디에닐)비스-(4-트리플루오르메틸페닐)백금과 같은 (η-디올레핀)(σ-아릴)백금 착물을 들 수 있으나, 이에 한정되는 것은 아니다. 바람직하게는, 광활성 하이드로실릴화 촉매는 Pt(II) β-디케토네이트 착물이고, 보다 바람직하게는 백금(II) 비스(2,4-펜탄디오에이트)이다.
성분(C)는 단일 광활성 하이드로실릴화 촉매 또는 이러한 촉매를 두 개 이상 포함하는 혼합물일 수 있다.
성분(C)의 농도는 이하에 기술된 방법에 있어서 방사선에의 노광과 가열시 성분(A)와 성분(B)의 부가 반응을 촉진시키기에 충분하다. 성분(C)의 농도는 성분(A), (B) 및 (C)의 배합된 중량을 기준으로 하여, 통상적으로 0.1 내지 1000ppm, 바람직하게는 0.5 내지 100ppm, 보다 바람직하게는 1 내지 25ppm의 백금족 금속을 제공하기에 충분하다. 경화 속도는 백금족 금속 1ppm 이하로 매우 느리다. 100ppm 이상의 백금족 금속을 사용하면, 경화 속도가 감지할 수 없을 정도로 증가하므로 비경제적이다.
이전의 광활성 하이드로실릴화 촉매의 제조방법은 당해 기술분야에 익히 공지되어 있다. 예를 들면, 백금(II) β-디케토네이트의 제조방법은 구오(Guo) 등에 의해 보고되어 있다[참조: Chemistry of Materials, 1998, 10, 531-536]. (η-사이클로펜타디에닐)트리알킬백금 착물의 제조방법은 미국 특허공보 제4,510,094호에 기재되어 있다. 트리아젠 산화물-전이 금속 착물의 제조방법은 미국 특허공보 제5,496,961호에 기재되어 있다. 그리고, (η-디올레핀)(σ-아릴)백금 착물의 제조방법은 미국 특허공보 제4,530,879호에 교시되어 있다.
전술한 성분(A), (B) 및 (C)의 혼합물이 주위 온도에서 경화되기 시작할 수 있다. 보다 오랜 작업 시간이나 "가사 시간(pot life)"을 달성하기 위해, 주위 조건하에서의 촉매의 활성도는 본 발명의 실리콘 조성물에 적당한 억제제를 첨가하여 지연시키거나 억제할 수 있다. 백금 촉매 억제제는 주위 온도에서 본 실리콘 조성물의 경화를 지연시키나, 당해 조성물이 승온에서 경화되는 것을 방지하지 않는다. 적당한 백금 촉매 억제제의 예로, 3-메틸-3-펜텐-1-인 및 3,5-디메틸-3-헥센-1-인과 같은 각종 "엔-인" 시스템, 3,5-디메틸-1-헥신-3-올, 1-에티닐-1-사이클로헥산올 및 2-페닐-3-부틴-2-올과 같은 아세틸렌계 알콜, 익히 공지되어 있는 디알킬, 디알케닐 및 디알콕시알킬 푸마레이트 및 말레에이트와 같은 말레에이트 및 푸마레이트, 및 사이클로비닐실록산을 들 수 있다. 아세틸렌계 알콜은 본 발명의 실리콘 조성물 중의 바람직한 부류의 억제제를 구성한다.
본 발명의 실리콘 조성물 중의 백금 촉매 억제제의 농도는 승온에서 경화를 방지하거나 과도하게 연장시키지 않고 주위 온도에서 조성물의 경화를 지연시키기에 충분하다. 당해 농도는 사용된 특정 억제제, 하이드로실릴화 촉매의 성질과 농도, 및 오가노하이드로겐폴리실록산의 성질에 따라 광범위하게 변화할 것이다.
백금족 금속 1몰당 억제제 1몰 정도로 낮은 억제제 농도는 어떤 경우에 있어서는 만족스러운 저장 안정도와 경화 속도를 수득하게 될 것이다. 다른 경우에 있어서는, 백금족 금속 1몰당 억제제 500몰 이상까지의 억제제 농도가 필요할 수 있다. 소정의 실리콘 조성물 중의 특정 억제제의 최적의 농도는 통상의 실험법으로 용이하게 측정될 수 있다.
본 발명의 실리콘 조성물은 본 발명의 방법에 있어서 조성물의 광패턴화 또는 경화에 악영향을 미치지 않는다면, 추가의 성분을 또한 포함할 수 있다. 추가 성분의 예로, 접착 촉진제, 용매, 무기 충전제, 감광제 및 계면활성제를 들 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 실리콘 조성물은 추가로 조성물의 점도를 낮추고, 조성물의 제조, 취급 및 적용을 용이하게 하는 하나 이상의 유기 용매를 적당량 포함할 수 있다. 적당한 용매의 예로, 탄소수 1 내지 20의 포화 탄화수소; 크실렌 및 메시틸렌과 같은 방향족 탄화수소; 미네랄 스피리트; 할로탄화수소; 에스테르; 케톤; 직쇄, 측쇄 및 환형 폴리디메틸실록산과 같은 실리콘 액; 및 이러한 용매의 혼합물을 들 수 있으나, 이에 한정되는 것은 아니다. 본 실리콘 조성물 중의 특정 용매의 최적의 농도는 통상의 실험법으로 용이하게 측정될 수 있다.
본 발명의 실리콘 조성물은 한 부분에 성분(A) 내지 (C)를 포함하는 일부분 조성물 또는 둘 이상의 부분에 성분(A) 내지 (C)를 포함하는 다부분 조성물일 수 있다. 다부분 조성물에 있어서, 성분(A), (B) 및 (C)는 억제제가 또한 존재하지 않는 경우 통상적으로 동일 부분에 존재하지 않는다. 예를 들면, 다부분 실리콘 조성물은 성분(A)의 일부와 성분(B)의 일부를 함유하는 제1 부분과 성분(A)의 나머지 일부와 성분(C) 전체를 함유하는 제2 부분을 포함할 수 있다.
본 발명의 일부분 실리콘 조성물은 통상적으로 위에서 기술된 용매의 도움으로 또는 도움없이 주위 온도에서 언급한 비율로 성분(A) 내지 (C)와 임의의 성분들을 배합하여 제조된다. 각종 성분의 첨가 순서는 실리콘 조성물이 즉시 사용될 경우에는 중요하지 않지만, 하이드로실릴화 촉매는 조성물의 조기 경화를 방지하기 위해 약 30℃ 이하의 온도에서 마지막에 첨가되는 것이 바람직하다. 또한, 본 발명의 다부분 실리콘 조성물은 각 부분에 대하여 지정된 특정 성분들을 배합하여 제조할 수 있다.
본 발명에 따른 바람직한 반도체 패키지가 도 2에 나타나 있다. 명백하게 하기 위해, 단일 본드 패드를 갖는 웨이퍼의 일분만을 나타낸다. 도 2에 나타낸 바와 같이, 반도체 패키지는 각각이 다수의 본드 패드(20)를 갖는 집적 회로(도시하지 않음)를 하나 이상 포함하는 활성 표면을 갖는 반도체 웨이퍼(10), 본드 패드(20)를 제외한 웨이퍼의 활성 표면을 피복한 경화된 실리콘 층(30), 각 본드 패드(20)에 부착된 인접 말단과 실리콘 층(30)의 표면에 놓여있는 말단을 갖는 금속 트레이스(40), 각 트레이스(40)의 말단에 부착된 땜납 범프(solder bump)(50) 및 본드 패드(20), 실리콘 층(30) 및 금속 트레이스(40)를 피복한 땜납 마스크(60)를 포함한다.
금속 트레이스는 IC 상의 주위 본드 패드를 지역 배열 구성으로 경로 변경(rerouting)하거나 재분배한다. 트레이스는 전기 전도성 금속 또는 합금을 포함한다. 금속의 예로, 크롬, 티탄, 구리, 금 및 니켈을 들 수 있다. 바람직하게는, 금속 트레이스는 티탄/니켈/구리의 3층 시스템으로 구성되는데, 여기서 티탄은 접착층이고, 니켈은 확산 차단제이고, 구리는 주요 트레이스 금속이다. 바람직하게는, 땜납 마스크는 본 발명의 실리콘 조성물의 경화된 생성물이다. 본 발명의 실리콘 조성물을 함유하지 않은 이전의 웨이퍼-수준 패키지 디자인이 당해 기술분야에 공지되어 있다. 예를 들면, 강(Kang) 등이 응력 완충 층으로서 개질된 폴리이미드를 함유하는 웨이퍼-수준 칩-규모 패키지, 벤조사이클로부텐으로 구성된 땜납 마스크, 및 금속 러너(runner)와 땜납 볼(solder ball)로 구성된 재분배 망상 구조를 보고하였다[참조: Electronic Components and Technology Conference Proceedings, 2000, 87-92].
본 발명에 따른 반도체 패키지의 제조방법은 규소 결합된 알케닐 그룹을 분자당 평균 2개 이상 함유하는 오가노폴리실록산(A), 실리콘 조성물을 경화시키기에 충분한 농도로 규소 결합된 수소원자를 분자당 평균 2개 이상 함유하는 오가노실리콘 화합물(B) 및 촉매량의 광활성 하이드로실릴화 촉매(C)를 포함하는 실리콘 조성물을 각각이 다수의 본드 패드를 갖는 집적 회로를 하나 이상 포함하는 반도체 웨이퍼의 활성 표면에 도포하여 막을 형성하는 단계(i), 막의 일부를 파장이 150 내지 800nm인 방사선에 노광시켜 각 본드 패드의 적어도 일부를 구성하는 비노광 영역과 활성 표면의 나머지 부분을 구성하는 노광 영역을 갖는 부분적으로 노광된 막을 생성하는 단계(ii), 부분적으로 노광된 막을, 노광 영역이 사실상 현상 용매에 불용성이고 비노광 영역이 현상 용매에 가용성으로 되도록 하는 시간 동안 가열하는 단계(iii), 가열된 막의 비노광 영역을 현상 용매를 사용하여 제거하여 패턴화된 막을 형성하는 단계(iv) 및 패턴화된 막을 경화된 실리콘 층을 형성하기에 충분한 시간 동안 가열하는 단계(v)를 포함한다.
실리콘 조성물은 스핀 피복, 침지, 분무 또는 스크린 인쇄와 같은 종래의 방법을 사용하여 반도체 웨이퍼의 활성 표면에 도포될 수 있다. 바람직하게는, 실리콘 조성물은 5 내지 60초 동안 500 내지 6,000rpm의 속도로 스핀 피복하여 도포한다. 스핀 피복법에서 도포된 실리콘 조성물의 체적은 통상적으로 0.1 내지 5mL이다. 실리콘 조성물의 스핀 속도, 스핀 시간 및 체적은 두께가 0.1 내지 200㎛인 경화된 실리콘 막(단계 v)을 생성하도록 조정할 수 있다.
실리콘 조성물이 용매를 포함하는 경우, 당해 방법은 막에서 용매의 적어도 일부를 제거하는 단계를 추가로 포함할 수 있다. 바람직하게, 용매는 1 내지 5분 동안 50 내지 150℃의 온도에서 막을 가열하여 제거되고, 보다 바람직하게는 2 내지 4분 동안 80 내지 120℃의 온도에서 막을 가열하여 제거된다.
생성된 실리콘 막의 일부를 방사선에 노광시켜, 각 본드 패드의 적어도 일부를 포함하는 비노광 영역과 웨이퍼의 활성 표면의 나머지를 포함하는 노광 영역을 갖는 부분적으로 노광된 막을 생성한다. 웨이퍼가 스크라이브 라인을 추가로 포함하는 경우, 이 라인 상의 실리콘 조성물은 통상적으로 방사선에 노광되지 않는다. 통상적으로 사용된 광원은 중간 압력 수은-아크 램프이다. 방사선의 파장은 통상적으로 150 내지 800nm이고, 바람직하게는 250 내지 450nm이다. 방사선 투여량은 통상적으로 0.1 내지 5,000mJ/cm2이고, 바람직하게는 250 내지 1,300mJ/cm2이다. 막의 선택된 영역을 상의 패턴을 갖는 포토마스크를 통해 방사선에 노광시킨다.
부분적으로 노광된 막을, 방사선에 노광된 영역("노광 영역")이 사실상 현상 용매에 불용성으로 되도록 하는 시간 동안 가열한다. 이전에 방사선에 노광되지 않은 영역("비노광 영역")은 현상 용매에 가용성이다. "사실상 불용성"이란 용어는 실리콘 막의 노광 영역이 웨이퍼의 하부 활성 표면이 노광되는 정도로 현상 용매에의 용해에 의해 제거되지 않음을 의미한다. "가용성"이란 용어는 실리콘 막의 비노광 영역이 현상 용매에의 용해에 의해 제거되어 웨이퍼의 하부 활성 표면을 노 광시킴을 의미한다. 부분적으로 노광된 막을 통상적으로 0.1 내지 10분 동안 50 내지 250℃의 온도에서, 바람직하게는 1 내지 5분 동안 100 내지 200℃의 온도에서, 보다 바람직하게는 2 내지 4분 동안 135 내지 165℃의 온도에서 가열한다. 부분적으로 노광된 막은 핫 플레이트 또는 오븐과 같은 종래의 장비를 사용하여 가열할 수 있다.
가열된 막의 비노광 영역을 현상 용매로 제거하여 패턴화된 막을 형성한다. 현상 용매는 가열된 막의 비노광 영역이 적어도 부분적으로 가용성이고 노광 영역이 본질적으로 불용성인 유기 용매이다. 현상 용매는 통상적으로 탄소수 3 내지 20이다. 현상 용매의 예로, 메틸 이소부틸 케톤 및 메틸 펜틸 케톤과 같은 케톤, n-부틸 에테르 및 폴리에틸렌 글리콜 모노메틸에테르와 같은 에테르, 에틸 아세테이트 및 γ-부티로락톤과 같은 에스테르, 노난, 데칼린 및 도데칸과 같은 지방족 탄화수소, 및 메시틸렌, 크실렌 및 톨루엔과 같은 방향족 탄화수소를 들 수 있다. 현상 용매는 분무, 침지 및 풀링(pooling)을 포함한 종래의 방법으로 도포될 수 있다. 바람직하게, 현상 용매는 정지 웨이퍼 위에 용매의 풀을 형성한 후 웨이퍼를 스핀 건조시켜 도포된다. 현상 용매는 통상적으로 실온 내지 100℃의 온도에서 사용된다. 그러나, 구체적인 온도는 용매의 화학적 성질, 용매의 비점, 패턴 형성의 목적하는 비율 및 광패턴화 방법의 필수 분해능에 따라 달라질 것이다.
이후 패턴화된 막은 경화된 실리콘 층을 형성하기에 충분한 시간 동안 가열된다. 통상적으로, 패턴화된 막은 산화나 분해없이 실리콘 중의 최대 가교결합 밀도를 달성하는 양으로 가열된다. 패턴화된 막은 통상적으로 1 내지 300분 동안 50 내지 300℃의 온도에서, 바람직하게는 10 내지 120분 동안 75 내지 275℃의 온도에서, 보다 바람직하게는 20 내지 60분 동안 200 내지 250℃의 온도에서 가열한다. 패턴화된 막은 핫 플레이트 또는 오븐과 같은 종래의 장비를 사용하여 가열할 수 있다.
본 방법의 바람직한 양태에 있어서(도 2 참조), 당해 방법은 각 본드 패드(20)에 부착된 인접 말단과 실리콘 층(30)의 표면에 놓여있는 말단을 갖는 금속 트레이스(40)를 형성하는 단계, 본드 패드(20), 실리콘 층(30) 및 금속 트레이스(40)를 피복하는 땜납 마스크(60)[여기서, 각 트레이스(40)의 말단의 적어도 일부가 땜납 마스크(60)를 함유하지 않음]를 도포하는 단계, 및 각 트레이스(40)의 말단에 땜납 범프(50)를 형성하는 단계를 추가로 포함한다. 생성된 반도체 패키지는, 예를 들면 종래의 웨이퍼 톱질을 사용하여 개개의 IC 칩으로 분리될 수 있다.
금속 트레이스는 예를 들면, 강 등에 의해 보고된 바와 같이 종래의 스퍼터링, 평판인쇄법 및 전기도금 기법을 사용하여 형성될 수 있다[참조: Electronic Components and Technology Conference, 2000, 87-92]. 바람직하게, 땜납 마스크는 패키지의 표면에 본 발명의 실리콘 조성물을 도포하고 조성물을 광패턴화하여 금속 트레이스의 말단에 걸쳐서 땜납 범프의 개구를 생성함으로써 형성된다.
또는, 당해 방법은 각 본드 패드에 스프링 접점을 부착하고 패키지를 개개의 IC 칩으로 분리시키는 단계를 추가로 포함할 수 있다. 스프링 접점의 예시와 반도체 장치에 스프링 접점을 부착하는 방법은 장(Chang) 등의 미국 특허공보 제6,168,974 B1호에 예시되어 있는 바와 같이 당해 기술분야에 공지되어 있다.
반대로, 당해 방법은 패키지를 개개의 IC 칩으로 분리시키고 각 칩을 리드프레임(leadframe) 패키지로 조립하는 단계를 추가로 포함할 수 있다. 조립 공정은 통상적으로 각 칩을 리드프레임에 부착하는 단계, 각 칩 위의 본드 패드를 리드프레임 위의 리드에 접속(일반적으로 와이어 결합)시키는 단계, 및 하우징의 부품들을 함께 실링(sealing)하거나 조립품을 성형 화합물로 캡슐화하는 단계를 포함한다. DIP, SH-DIP, SK-DIP, SL-DIP, SIP, ZIP, PGA, SO, SOP, LCC, PLCC 및 SOJ와 같은 리드프레임 패키지의 조립방법이 당해 기술분야에 익히 공지되어 있다.
한편, 당해 방법은 패키지를 개개의 IC 칩으로 분리시키고 각 칩을 BGA(Ball Grid Array) 패키지로 조립하는 단계를 추가로 포함할 수 있다. BGA 패키지의 조립방법이 또한 당해 기술분야에 익히 공지되어 있다.
패턴화된 막은 또한 실리콘 조성물을 기판의 표면에 도포하여 막을 형성하고, 막의 일부를 파장이 150 내지 800nm인 방사선에 노광시켜, 표면의 일부를 포함하는 비노광 영역과 표면의 나머지를 포함하는 노광 영역을 갖는 부분적으로 노광된 막을 생성하고, 부분적으로 노광된 막을, 노광 영역이 사실상 현상 용매에 불용성이고 비노광 영역이 현상 용매에 가용성으로 되도록 하는 시간 동안 가열하고, 현상 용매를 함유한 가열된 막의 비노광 영역을 제거하여 패턴화된 막을 형성하고, 패턴화된 막을 경화된 실리콘 층을 형성하기에 충분한 시간 동안 가열함으로써 제조할 수도 있다.
적당한 기판의 예로, 알루미늄, 은, 구리 및 철과 같은 금속과 이들의 합금; 실리콘; 종이, 목재, 가죽 및 직물과 같은 다공성 물질; 폴리에틸렌 및 폴리프로필렌과 같은 폴리올레핀; 폴리테트라플루오로에틸렌 및 폴리비닐플루오라이드와 같은 플루오르화탄소 중합체; 폴리스티렌; 나일론과 같은 폴리아미드; 폴리이미드; 폴리에스테르 및 아크릴 중합체; 도장된 표면; 세라믹; 유리; 및 유리 클로스(cloth)를 들 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 반도체 패키지는 광범위한 온도에 걸친 우수한 열 안정성과 우수한 내환경성을 나타낸다. 게다가, 본 발명의 반도체 패키지는 개개의 칩으로 분리될 수 있으며, 각각의 크기는 IC 자체보다 단지 약간 더 클 뿐이다. 종래의 IC 패키지보다 경량화, 소형화 및 박형화된 당해 "칩 규모 패키지"는 이상적으로 고밀도 용도로 적합하다.
본 발명의 반도체 패키지의 제조방법은 높은 작업 처리량 제조방법으로 확대된다. 중요하게, 당해 방법은 웨이퍼상의 모든 IC의 동시 패키징을 제공한다. 또한, 당해 방법은 종래의 웨이퍼 제조기술(예를 들면, 피복, 노광, 현상, 경화) 및 장치를 사용한다. 게다가, 당해 방법은 광패턴화 가능한 실리콘 조성물을 사용함으로써, 광패턴화가 불가능한 중합체 조성물의 사용과 관련된 추가 공정단계를 제거한다. 결국, 본 발명의 방법은 높은 분해능을 갖는데, 이는 당해 방법이 임계 치수를 양호하게 보유하면서 상을 포토마스크에서 웨이퍼상의 실리콘 층으로 전달시킴을 의미한다.
본 발명의 반도체 패키지는 개개의 IC 칩 패키지를 제조하는 데 사용할 수 있다. 당해 칩 패키지는 전자 장치, 예를 들면 계산기, 전화, 텔레비젼, 및 메인프레임 및 개인용 컴퓨터에 합체될 수 있는 인쇄 배선판을 제조하는 데 유용하다.
이하의 실시예는 본 발명의 실리콘 조성물을 광패턴화하는 방법을 추가로 설명하기 위해 나타내나, 첨부된 청구항에 서술된 본 발명을 한정하는 것으로 생각되어서는 안된다. 달리 언급하지 않는 한, 실시예에 보고되어 있는 모든 부와 백분율은 중량이다. 이하의 방법 및 물질들이 실시예에 사용된다.
실리콘 막의 조사는 365 ±2nm(I-라인)의 중심에 위치하고 반-높이 피크 폭이 10 ±2nm인 4-인치 직경의 간섭 필터가 장착된 OAI 7-인치의 중간 압력 수은 방사 램프[캘리포니아주, 밀피타스에 소재하는 옵틱스 오토메이션 인스트루먼테이션(Optics Automation Instrumentation)]를 사용하여 수행한다. 방사선 투여량(mJ/cm2)은 I-라인 방사선에 대해 조정된 국제 라이트 복사계를 사용하여 측정한다.
실리콘 웨이퍼 위의 경화된 실리콘 막의 두께는 텐코 P-11 표면 프로필로미터(Tencor P-11 surface profilometer)[캘리포니아주 밀피타스에 소재하는, 케이엘에이 텐코(KLA Tencor)]를 사용하여 측정한다. 막의 두께는 웨이퍼의 피복된 표면과 피복되지 않은 표면 사이의 단에서 측정한다. 마이크론 단위로 나타낸, 보고된 두께의 값은 동일 웨이퍼의 상이한 영역에서 수행된 3회 측정의 평균을 나타낸다.
백분율로 나타낸 막 보유율은 이하의 수학식 1에 따라 산출된다.
Figure 112003030702504-pct00001
위의 수학식 1에서,
t2는 이하의 실시예의 방법에 따라 생성된 경화성 패턴화 실리콘 막의 두께이고, t1은 UV 노광, 후-노광 가열 및 현상(n-부틸 에테르를 이용한 처리) 단계를 생략하는 것을 제외하고는 동일한 방법을 사용하여 제조된 실리콘 막의 두께이다. 후자의 경우에 있어서는, 웨이퍼 표면을 노광시키기 위해 패턴화되지 않은 경화성 실리콘 막의 일부를 제거한다. 위에서 기술한 바와 같이 두께 측정을 수행한다.
광패턴화 공정의 분해능은 포토마스크 중의 250μ의 환상 구경(실시예 1 내지 3) 또는 40μ의 환상 구경(실시예 4 내지 33)에 상응하는 실리콘 막의 측면의 크기를 측정함으로써 측정된다. 측정은 이미지 프로 플러스 상 분석 소프트웨어(Image Pro Plus image analysis software)(매릴랜드주의 실버 스프링에 소재함)를 사용하여 바이아(via)의 디지털화된 현미경 사진상에서 수행한다. 마이크론 단위로 나타낸, 보고된 분해능의 값은 동일 웨이퍼의 상이한 측면에서 수행된 4회 측정의 평균을 나타낸다.
수지: 본질적으로 CH2=CH(CH3)2SiO1/2 단위, (CH3) 3SiO1/2 단위 및 SiO4/2 단위로 구성된 오가노폴리실록산 수지[여기서, SiO4/2 단위에 배합된 CH2=CH(CH3) 2SiO1/2 단위 및 (CH3)3SiO1/2 단위의 몰 비는 약 0.7이고, 수지의 중량 평균 분자량은 약 22,000이고, 다분산성은 약 5이고, 약 5.5몰%(1.8중량%)의 비닐 그룹을 함유한다].
가교결합제: 분자당 평균 92개의 디메틸실록산 단위와 6개의 메틸하이드로겐 실록산 단위를 가지며 약 0.08%의 규소 결합된 수소원자를 함유하는 트리메틸실록시-말단화 폴리(디메틸실록산/메틸하이드로겐실록산) 88%, 디메틸 메틸하이드로겐 사이클로실록산 4%, 옥타메틸사이클로테트라실록산 4%, 데카메틸사이클로펜타실록산 3% 및 디메틸사이클로실록산(D6 이상) 1%로 구성된 혼합물.
실리콘 기재: 수지 61.32%; 분자당 평균 100개의 디메틸실록산 단위와 9개의 메틸하이드로겐실록산 단위를 가지며 약 0.11%의 규소 결합된 수소원자를 함유하는 트리메틸실록시-말단화 폴리(디메틸실록산/메틸하이드로겐실록산) 88%, 디메틸 메틸하이드로겐 사이클로실록산 5%, 옥타메틸사이클로테트라실록산 3%, 데카메틸펜타실록산 2%, 메틸하이드로겐 사이클로실록산 1% 및 디메틸사이클로실록산(D6 이상) 0.8%로 구성된 혼합물 22.09%; 분자당 평균 3개의 디메틸실록산 단위와 5개의 메틸하이드로겐실록산 단위를 가지며 약 0.8%의 규소 결합된 수소원자를 함유하는 트리메틸실록시-말단화 폴리(디메틸실록산/메틸하이드로겐실록산) 2.33%; 및 메시틸렌 14.27%로 구성된 혼합물. 실리콘 기재는 밀봉된 호박색 병에 보관한다.
촉매 A 내지 E를 제조하기 위해 사용되는 백금(II) 아세틸아세토네이트는 스트렘 케미칼즈(Strem Chemicals)(메사추세츠주, 뉴베리포트에 소재)에 의해 시판된다. 당해 물질을 온도 140℃, 압력 4mmHg에서 승화시켜 정제한다.
촉매 A: 메시틸렌 중의 백금(II) 아세틸아세토네이트 0.05%로 구성된 혼합물.
촉매 B: 메시틸렌 중의 백금(II) 아세틸아세토네이트 0.10%로 구성된 혼합물.
촉매 C: 메시틸렌 중의 백금(II) 아세틸아세토네이트 0.15%로 구성된 혼합물.
촉매 D: 메시틸렌 중의 백금(II) 아세틸아세토네이트 0.20%로 구성된 혼합물.
촉매 E: 메시틸렌 중의 백금(II) 아세틸아세토네이트 0.25%로 구성된 혼합물.
메시틸렌: A.C.S. 시약 등급.
실시예 1 내지 3
수지(46.84부), 가교결합제 42.16부 및 메시틸렌 10.12부를 호박색 병에서 배합한다. 촉매 D(0.89부)를 블렌드에 가하고, 실온에서 0.5시간 동안 계속해서 혼합한다. 이후 혼합물을 10-㎛과 5-㎛의 나일론 막을 연속하여 함유하는 스테인레스 강철 캐니스터(canister)를 통해 압력 여과(138 내지 276kPa 질소)한다. 실리콘 조성물(여과액)은 사용하기에 앞서 알루미늄 호일로 랩핑된 폴리에틸렌 밀폐 병에서 -15℃로 보관한다.
실시예 1 내지 3 각각에서는, 실온에 있는 실리콘 조성물(약 2.5g)을 100-mm의 실리콘 웨이퍼에 도포하고 박막으로 스핀시킨다(10초 동안 500rpm, 이후 30초 동안 3000rpm). 피복된 웨이퍼를 핫 플레이트 위에서 110℃에서 2분 동안 가열하여 용매를 대부분 제거한다. 이후 막은 250-㎛의 환상 구경을 함유하고 막과 인접 하여 접촉하고 있는 포토마스크를 통해 I-라인 방사선(365nm)에 노광된다. 이후 웨이퍼를 표 1에 구체화된 온도와 시간의 조건하에 핫 플레이트 위에서 가열한다. 웨이퍼를 실온으로 냉각시키고 스핀 피복기에 장착한다. 웨이퍼의 피복된 표면을 노난에 잠기게 하고, 2분 동안 실온에 둔다. 이후 웨이퍼를 스핀 건조(10초 동안 500rpm, 이후 30초 동안 3000rpm)시키고, 250℃에서 30분 동안 오븐에 두고, 실온으로 냉각시킨다. 각 웨이퍼의 막 두께, 막 보유율 및 분해능 값이 표 1에 보고되어 있다.
실시예 촉매 조사량 (mJ/cm2) 후 UV 온도 (℃) 베이킹 시간 (s) 막 두께 (㎛) 막 보유율 (%) 분해능 (㎛)
1 D 1000 135 180 18.3 87 151
2 D 1000 144 265 16.8 80 168
3 D 1000 165 60 17.2 82 164
실시예 4 내지 33
실시예 4 내지 34 각각에서, 이하의 방법에 따라 실리콘 기재를 표 2에 구체화된 촉매와 배합하여 실리콘 조성물을 제조한다: 실리콘 기재(99.15부)와 촉매 0.85부를 호박색 병에서 배합하고, 실온에서 0.5시간 동안 혼합한다. 이후 혼합물을 10-㎛과 5-㎛의 나일론 막을 연속하여 함유하는 스테인레스 강철 캐니스터를 통해 압력 여과(138 내지 276kPa 질소)한다. 실리콘 조성물(여과액)은 사용하기에 앞서 알루미늄 호일로 랩핑된 폴리에틸렌 밀폐 병에서 -15℃로 보관한다.
실온에 있는 실리콘 조성물(약 2.5g)의 시료를 100-mm의 실리콘 웨이퍼에 도포하고 박막으로 스핀시킨다(10초 동안 500rpm, 이후 30초 동안 3000rpm). 피복된 웨이퍼를 핫 플레이트 위에서 110℃에서 2분 동안 가열하여 용매를 대부분 제거한다. 이후 막은 40-㎛의 환상 구경을 함유하고 막과 인접하여 접촉하고 있는 포토마스크를 통해 I-라인 방사선(365nm)에 노광된다. 이후 웨이퍼를 표 2에 구체화된 온도와 시간의 조건하에 핫 플레이트 위에서 가열한다. 웨이퍼를 실온으로 냉각시키고 스핀 피복기에 장착한다. 웨이퍼의 피복된 표면을 n-부틸 에테르에 잠기게 하고, 2분 동안 실온에 둔다. 이후 웨이퍼를 스핀 건조(10초 동안 500rpm, 이후 30초 동안 3000rpm)시키고, 250℃에서 30분 동안 오븐에 두고, 실온으로 냉각시킨다. 각 웨이퍼의 막 두께, 막 보유율 및 분해능 값이 표 2에 보고되어 있다.
Figure 112003030702504-pct00002
-는 열등한 상의 질로 인하여 측정할 수 없는 값을 나타내고, +는 측정되지 않은 값을 나타낸다.

Claims (10)

  1. 규소 결합된 알케닐 그룹을 분자당 평균 2개 이상 함유하는 오가노폴리실록산(A), 실리콘 조성물을 경화시키기에 충분한 농도로 규소 결합된 수소원자를 분자당 평균 2개 이상 함유하는 오가노실리콘 화합물(B) 및 촉매량의 광활성 하이드로실릴화 촉매(C)를 포함하는 실리콘 조성물을 기판의 표면에 도포하여 막을 형성하는 단계(i),
    막의 일부를 파장이 150 내지 800nm인 방사선에 노광시켜 표면의 일부를 구성하는 비노광 영역과 표면의 나머지 부분을 구성하는 노광 영역을 갖는 부분적으로 노광된 막을 생성하는 단계(ii),
    부분적으로 노광된 막을, 노광 영역이 사실상 현상 용매에 불용성이고 비노광 영역이 현상 용매에 가용성으로 되도록 하는 시간 동안 가열하는 단계(iii),
    가열된 막의 비노광 영역을 현상 용매를 사용하여 제거하여 패턴화된 막을 형성하는 단계(iv) 및
    패턴화된 막을 경화된 실리콘 층을 형성하기에 충분한 시간 동안 가열하는 단계(v)를 포함함을 특징으로 하는, 패턴화된 막의 제조방법.
  2. 제1항에 있어서, 기판이 반도체 웨이퍼를 포함하고, 표면이 반도체 웨이퍼의 활성 표면을 포함하고, 활성 표면이 집적 회로를 하나 이상 포함하고, 각각의 집적 회로가 다수의 본드 패드를 갖는 방법.
  3. 제2항에 있어서, 웨이퍼가 스트리트(street)를 추가로 포함하는 방법.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서, 경화된 실리콘 층의 두께가 1 내지 50㎛인 방법.
  5. 제1항 내지 제3항 중의 어느 한 항에 있어서, 성분(A)가 본질적으로 R1 3SiO1/2 실록산 단위 및 SiO4/2 실록산 단위(여기서, R1은 각각 독립적으로 1가 탄화수소 및 1가 할로겐화 탄화수소 그룹으로부터 선택되고, 오가노폴리실록산 수지 중의 SiO4/2 단위에 대한 R1 3SiO1/2 단위의 몰 비는 0.6 내지 1.9이다)로 구성된 오가노폴리실록산 수지인 방법.
  6. 제1항 내지 제3항 중의 어느 한 항에 있어서, 성분(B)가 오가노하이드로겐폴리실록산인 방법.
  7. 제1항 내지 제3항 중의 어느 한 항에 있어서, 성분(B)의 농도가 규소 결합된 수소원자를 성분(A) 중의 알케닐 그룹당 0.7 내지 1.2개 제공하기에 충분한 방법.
  8. 제1항 내지 제3항 중의 어느 한 항에 있어서, 광활성화 촉매가 백금(II) β-디케토네이트인 방법.
  9. 제1항 내지 제3항 중의 어느 한 항에 있어서, 실리콘 조성물이 유기 용매를 추가로 포함하는 방법.
  10. 제2항 또는 제3항의 방법으로 제조한 반도체 패키지.
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