KR100803454B1 - 무연 땜납을 이용한 리드 부착 전자 부품 - Google Patents

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Abstract

복수의 전극을 갖는 반도체 칩과, 상기 반도체 칩의 복수의 전극과 본딩와이어에 의해 전기적으로 접속된 복수의 리드와, 상기 반도체 칩을 실장하는 수지를 갖는 반도체 장치이며, 상기 복수의 리드는 서로 강성이 다른 2종 이상의 리드로 구성되어 있는 것을 특징으로 하는 반도체 장치를 제안한다.
반도체 칩, 리드, 반도체 장치, 리드 프레임, 와이어본딩

Description

무연 땜납을 이용한 리드 부착 전자 부품 {LEAD ATTACHMENT ELECTRONIC COMPONENT USING LEAD-FREE SOLDER}
도1의 (a)는 기판에 실장된 제1 실시 형태의 리드형 반도체 장치의 측면도, 도1의 (b)는 기판의 휨으로부터 발생되는 리드형 반도체 장치에의 응력을 도시하는 도면, 도1의 (c)는 제1 실시 형태의 리드형 반도체 장치의 상면도.
도2의 (a)는 제1 실시 형태의 리드형 반도체 장치의 제조 방법의 흐름도, 도2의 (b) 내지 도2의 (f)는 그 제조 공정의 모식도.
도3은 제2 실시 형태의 리드형 반도체 장치의 제조 방법의 흐름도를 도시하는 도면.
도4의 (a)는 기판에 실장된 제3 실시 형태의 리드형 반도체 장치의 측면도, 도4의 (b)는 상기 반도체 장치의 상면도.
도5의 (a)는 제3 실시 형태의 리드형 반도체 장치의 제조 방법의 흐름도를 도시하는 도면, 도5의 (b)는 리드 하프 에칭 처리 후의 리드 프레임의 상면도와 A-A' 단면도.
도6은 제4 실시 형태의 리드형 반도체 장치의 상면도.
도7의 (a)는 제5 실시 형태의 리드형 반도체 장치 상면도, 도7의 (b)는 그 단부의 확대 단면도.
도8은 소편 사이에 존재하는 리드에 큰 변형이 가해질 때의 응력 변형 곡선을 나타내는 도면.
도9의 (a)는 제4 실시 형태의 다른 리드형 반도체 장치의 측면도, 도9의 (b)는 그 상면도.
도10은 리드형 반도체 장치의 단면도.
도11은 본 발명의 리드형 전자 부품을 탑재한 전자 기기의 사시도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 배선 기판
3 : 반도체 칩
4 : 와이어본딩
6 : 지지 부재
8 : 칩 부품
11 : 리드 프레임
11a, 11b : 리드
101 : 패키지부
[문헌 1] 일본 특허 출원 공개 제2005-26393호 공보
[문헌 2] 일본 특허 출원 공개 제2003-181631호 공보
본 발명은 플로우 납땜시에 발생되는 기판의 휨에 수반되는 부품 박리를 방지하는 리드를 갖는 전자 부품(반도체 장치, 그 밖의 칩 부품을 포함함) 및 그 제조 방법 및 상기 반도체 장치를 탑재한 전자 기기 및 그 제조 방법에 관한 것이다.
전화 제품(電化 製品)의 유기 기판 등의 회로 기판에의 납땜 방법으로서는, 회로 기판에 열풍을 내뿜고, 전극에 인쇄된 땜납 페이스트를 용융시켜 표면 실장 부품(전자 부품)의 납땜을 행하는 리플로우 납땜 공정과, 용융 땜납 분류를 기판 하면에 접촉시켜 기판 하면에 존재하는 부품 전극에 납땜하는 플로우 납땜 공정이 주류가 되고 있다. 그리고, 현재 이 양 공정을 이용한 혼재 실장을 필요로 하는 제품이 증가하고 있다.
그러나, 리플로우 공정 후에 플로우 공정이 있는 경우, 여러 가지 문제가 발생한다.
첫 번째로는, 리플로우 공정에 의해 선부착한 전자 부품의 접속부의 땜납이 플로우 납땜시에 기판에 전달되는 열의 영향에 의해 재용융해 버려, 접속 강도가 저하하고 부품 박리가 일어나는 문제다. 이것은 특히 독성이 적은 무연 땜납을 이용한 경우에 현저한 문제가 된다. 즉, 저내열부품의 리플로우에 사용되는 Sn-Ag-Cu계 땜납이나 Sn-Ag-Cu-Bi계 땜납을 이용하는 경우, 땜납 성분 편석에 의해 저온 공정상(共晶相)이 생성되므로, 그 후의 플로우 공정에서 접속부가 용이하게 재용융해 버린다. 예를 들어, Sn-Ag-Cu-Bi계의 경우에는, 통상 땜납 성분 편석에 의해 융점 138 ℃의 저온 공정상이 생성되고, 접속 부품측에 납이 혼재하고 있는 것과의 접속부에 있어서는 융점 97 ℃의 매우 저온인 공정상이 생성되어 버리므로, 플로우시의 재용융은 피할 수 없다.
또한, 다른 문제로서는 플로우 납땜시의 열에 의해 발생되는 기판의 휨의 문제가 있고, 휨에 의해 기판이 일정 곡률을 가졌을 때에는 상기와 마찬가지로 전자 부품의 박리가 발생되어 버린다. 이 부품 박리는, 일반적으로는 부품 사이즈가 커질수록 발생되기 쉽다고 일컬어진다. 부품의 사이즈가 클수록 땜납 접속부의 기판면에 대해 수직인 방향(Z방향)으로의 높이 변동이 크기 때문이다.
이상의 재용융의 문제와 기판의 휨에 의한 문제는 동시에 일어나는 것이며, 이 조합에 의해 리플로우 공정 후의 플로우 공정에 있어서는 부품 박리의 문제가 보다 현저하게 나타난다.
상기한 재용융에 의한 부품 박리의 문제에 대한 대책으로서, 리플로우 공정에서 Sn-Ag-Cu-In계 땜납을 이용하는 것이 제안되어 있다(예를 들어, 특허 문헌 1·일본 특허 출원 공개 제2005-26393호 공보 참조). Sn-Ag-Cu-In계 땜납은 저온 납땜이 가능하여 저내열부품의 리플로우에 사용할 수 있는 한편, 그 성분 중의 In이 땜납의 주성분인 Sn과 고용체를 만들기 쉽고, 만들어진 고용체는 주성분인 Sn과 매우 비슷한 성질을 유지하므로, 낮은 융점을 갖는 저온 공정상이 생성되기 어려운 특징을 가지므로 유효하다.
또한, 다른 대책으로서 기판의 휨이 발생되어도 재용융하지 않으면 부품 박리는 발생되지 않는 것을 상정하고, 플로우 납땜시에 기판의 상면으로부터 접속부 에 질소 가스를 내뿜어 냉각하여 접속부의 재용융을 방지하는 것이 제안되어 있다(예를 들어, 특허 문헌 2·일본 특허 출원 공개 제2003-181631호 공보 참조).
그러나, 상기 특허 문헌 1의 경우, 사용할 수 있는 무연 땜납이 희소 금속이며 고비용의 In을 포함하는 Sn-Ag-Cu-In계 땜납으로 제한되어, 다른 무연 땜납 재료를 이용할 수 없으므로 실용 범위가 제한되어 버린다.
또한, 상기 특허 문헌 2의 경우, 기판 상면 냉각 장치 내에서 내뿜는 질소의 기류의 영향으로부터 대기의 휩쓸림이 일어나, 필요한 저산소 농도 분위기가 파괴되므로, 땜납의 젖음성을 저해하고 접속 자체가 양호하게 얻어지지 않는 문제가 있다. 이 문제를 해결하기 위해서는 특수한 납땜 장치가 필요하기 때문에 설비의 교체까지도 필요하게 되어 버린다.
또한, 접속 부품측의 사양에 대해 고려하면, 부품의 사이즈가 클수록 박리가 발생하기 쉬워진다는 판단으로부터, 사이즈의 소형화에 의해 박리 저감을 도모하는 생각도 있다.
그러나, 혼재 실장시의 부품 박리의 발생의 요인 중 하나인 플로우 납땜시의 기판의 휨에 대해서는, 사이즈가 큰 쪽이 표면 실장하는 전자 부품의 리드가 추종하기 쉬워 부품 발생률 저하에 기여하는 경우도 있어, 패키지의 소형화만으로는 엄밀하게는 박리 저감 대책은 되지 않는다.
그래서, 본 발명자들은 플로우 납땜시에 발생하는 선부착한 전자 부품의 박 리의 메커니즘을 검증하기 위해, 기판에 일정한 곡률을 부여한 경우에 있어서의 전자 부품 리드가 기판으로부터 받는 단위 면적당 박리력을 다양한 부품의 부품 사이즈와의 관계로부터 조사하는 것으로 하였다.
표1은 기판의 곡률 반경이 대략 1 m일 때에 각 부품의 리드가 기판으로부터 받는 단위 면적당 박리력(인장력)의 최대치와 부품 사이즈와의 관계에 대한 실험 결과를 나타낸 것이다.
[표1]
Figure 112007009819693-pat00001
또한, 상기 각 부품을 실제로 기판(두께 1.6 ㎜, 내층 4층)에 Sn-3Ag-0.5Cu의 땜납으로 리플로우 접속한 후, 250 ℃의 Sn-3Ag-0.5Cu의 용융 땜납에 의해 다양한 조건(기판 반송 컨베이어 속도)으로 플로우 납땜하여, 열영향에 의한 박리의 발생이 발생되었는지 여부의 실험 결과도 더불어 표1에 나타내었다(박리 없는 것을 ○, 있는 것을 ×라 표기하고 있음).
이에 의하면, 박리의 발생은 부품 사이즈에 의존하는 것보다 오히려 부품 리드가 기판으로부터 받는 단위 면적당 인장력의 최대치에 의존하는 것을 알 수 있었 다. 즉, 땜납 접속을 유지할 수 있는 조건은 기판의 곡률 반경이 대략 1 m일 때에 부품 리드가 기판으로부터 받는 단위 면적당 최대 인장력이 약 14 ㎫ 이하, 바람직하게는 12 ㎫ 이하인 것을 알 수 있었다. 또한, 이 최대 인장력의 크기는 부품 사이즈의 증가에 수반하여 커지지만, 기판 휨에의 추종성의 관점에서 각 리드가 갖는 강성 등의 물성치에 크게 영향을 미치고 있는 것을 알 수 있었다.
그래서, 본 발명자들은 플로우 납땜시의 열영향에 의한 박리의 발생을 억제하기 위해서는, 부품의 각 리드가 갖는 강성 등의 조정이 중요하다는 지견을 얻어, 모든 리드 두께를 얇게 하는 것, 모든 리드 재료를 유연하게 하는 것을 시도하였지만, 리드 전체의 내성이 지나치게 약해져 부품 탑재시에 물리적 압력으로부터 리드가 변형하거나, 납땜 불량이나 리드의 구부러짐이나 변형으로부터의 리드간의 절연 불량이 발생되는 등의 새로운 과제가 발생되어 버렸다. 또한, 리드 길이를 길게 한 경우에도 상기와 동일한 과제가 발생되고, 또한 실장 기판 상의 실장 높이 증가로부터 소형화의 실현이 곤란해진다는 문제가 남았다.
본 발명은 상기 과제를 해결하고, 리플로우 납땜 공정 및 플로우 납땜 공정을 갖는 혼재 실장이면서 소형이고 양호한 접속 신뢰성을 갖는 전자 부품, 특히 반도체 장치 및 전자 기기를 제공하는 것이다.
그 밖에 본 발명의 특징은, 본 명세서의 기재 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
(1) 복수의 전극을 갖는 반도체 칩과, 상기 반도체 칩의 복수의 전극과 본딩와이어에 의해 전기적으로 접속된 복수의 리드와, 상기 반도체 칩을 실장하는 수지를 갖는 반도체 장치이며, 상기 복수의 리드는 서로 강성이 다른 2종 이상의 리드로 구성되어 있는 것을 특징으로 하는 반도체 장치이다.
(2) 복수의 전극을 갖는 반도체 칩과, 상기 반도체 칩의 복수의 전극과 본딩와이어에 의해 전기적으로 접속된 복수의 리드와, 상기 반도체 칩을 실장하는 수지를 갖는 반도체 장치이며, 상기 복수의 리드는 상기 반도체 장치의 제1 변으로부터 돌출한 제1 리드군과, 상기 제1 리드군과 인접하고, 상기 제1 변으로부터 돌출한 제2 리드군과, 상기 제2 리드군과 인접하고, 상기 제1 변으로부터 돌출한 제3 리드군을 포함하고, 상기 제2 리드군의 강성은 상기 제1 리드군 및 상기 제2 리드군의 강성보다도 낮은 것을 특징으로 하는 반도체 장치이다.
(3) 배선 기판과, 상기 배선 기판의 복수의 전극과 전기적으로 접속된 복수의 리드를 갖는 반도체 장치를 갖는 전자 기기이며, 상기 반도체 장치의 복수의 리드는 제1 강성을 갖는 제1 리드와, 상기 제1 강성과는 다른 제2 강성을 갖는 제2 리드를 포함하여 구성되어 있는 것을 특징으로 하는 전자 기기이다.
본 발명의 상기 및 다른 목적, 특징과 장점은 수반하는 도면에 도시된 바와 같이, 본 발명의 바람직한 실시 형태에 대한 이하의 보다 상세한 기재로부터 명백해질 것이다.
이하, 본 발명의 실시 형태에 대해, 특히 반도체 장치(1)의 경우를 예로 설명한다.
본 발명의 제1 실시 형태는, 반도체 칩(도시하지 않음)의 전극과 전기적으로 접속된 제1 재료로 형성된 제1 리드(11a)와, 제1 재료와는 다른 제2 재료로 형성된 제2 리드(11b)와, 상기 반도체 칩을 실장하는 수지 등으로 형성된 패키지부(101)를 갖는 반도체 장치이며, 도1의 (a)에는 배선 기판(2)에 땜납 접속부(7)를 통해 접속된 상태의 측면도를 도시한다.
도1의 (b)에 도시한 바와 같이, 플로우시의 열에 의해 기판에 휨이 발생된 경우, 탑재된 반도체 장치의 중앙부에는 강한 인장력, 단부에는 강한 압박력, 그 사이에는 거의 부하가 걸리지 않는 제로 레벨의 위치가 있다. 따라서, 기판(2)의 휨에 의한 리드에의 인장력 또는 압박력이 강한 부분(Z방향의 변위에 용이한 추종이 필요한 부분)에는 강성이 낮은 Cu 리드 등의 재료에 의한 리드(11a)를 이용하고, 인장력 또는 압박력이 상대적으로 약한 부분(Z방향의 변위에 용이한 추종이 필요하지 않은 부분)에는 리드의 강도를 보강할 목적으로 상기 리드(11a)에 대해 상대적으로 강성이 강한 42 얼로이(alloy)(Fe-Ni계 합금) 리드 등의 재료에 의한 리드(11b)를 이용한다. 이와 같이, 인장력 또는 압박력의 강약에 맞추어 리드 재료를 바꿈으로써, 기판의 휨에의 추종성을 유지하면서 리드 변형도 방지할 수 있어, 기판 실장시에 접속 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시 형태의 경우 기계적 성질이 다른 재료를 병용하므로, 리드의 형상(폭이나 두께)을 거의 동일한 사이즈로 일치시켜 2종 이상의 강성을 갖는 리드(11)를 구성할 수 있게 되고, 땜납의 리드에의 젖음성 등에 차이가 생기기 어려워 전체적으로 양호한 접속을 얻을 수 있다고 하는 장점이 있다. 또한, 브리지의 발생률도 국소적으로 큰 장소를 만들어 내는 것도 방지할 수 있다.
또한, 도1의 (c)에 도시한 상면도와 같이, 반도체 장치가 4변 리드형인 경우에는 각 4변 모두에서 동일한 리드 구성으로 하면 좋지만, 이에 한정되지 않으며 서로 마주 보는 2변뿐이라도 좋다. 또한, 여기서는 2종의 재료의 리드를 도시하였지만 이에 한정되지 않으며, 상기 취지에 있어서 3종 이상의 강성이 다른 재료의 리드를 이용해도 좋다.
여기서, 반도체 장치의 내부에 있어서의 반도체 칩과 리드와의 관계에 대해서는, 예를 들어 도10에 기재된 바와 같이 리드 프레임(11)의 탭 상에 땜납 접속부(5)를 통해 반도체 칩(3)이 탑재되고, 상기 반도체 칩(3)의 전극(도시하지 않음)과 리드(11)가 와이어본딩(4)에 의해 접속되어 있는 것을 들 수 있지만, 이에 한정되지 않는다. 이하 설명하는 실시 형태에 대해서도 마찬가지이다.
본 제1 실시 형태인 반도체 장치의 제조 방법에 대해, 도2를 사용하여 설명한다.
우선, 도2의 (a)에 도시한 흐름도와 같이, 기판의 휨에 의한 인장력 또는 압박력이 강한 부분에만 리드 선단부가 설치된 저강성의 리드 프레임(11a)을 배치한다[도2의 (b)]. 다음에, 기판에의 실장시에 기판의 휨에 의한 인장력 또는 압박력이 약한 부분에만 리드 선단부가 설치된 고강성의 리드 프레임(11b)을 겹쳐 배치하고[도2의 (c)], 리드 프레임(11) 상의 탭에 반도체 칩(3)을 탑재하여[도2의 (d)], 반도체 칩(3)의 전극과 각 리드 프레임을 와이어본딩에 의해 전기적으로 접속한다. 다음에, 칩을 수지 등에 의해 몰드(밀봉)하여 패키지부(101)를 형성한 후[도2의 (e)], 리드 프레임의 소정의 일부를 절단하여[도2의 (f)] 반도체 장치가 제조된다.
본 발명의 제2 실시 형태는, 2종 이상의 강성을 갖는 리드의 제공 방법이 상이할 뿐이며, 그 밖의 부분은 제1 실시 형태와 동일하다.
구체적으로는, Cu 리드 등의 강성이 낮은 재료에 의한 복수의 리드 중, 기판의 휨에 의한 리드 인장력이 약한 부분(Z방향의 변위에 용이한 추종이 필요하지 않은 부분)에 배치되는 리드에 대해 Sn-Bi계 등의 부분 땜납 도금 처리를 실시하여 강성을 높게 함으로써, Cu 리드 등과 Sn-Bi계 도금 등이 된 Cu 리드 등과의 2종 이상의 강성을 갖는 리드를 제공하는 것을 특징으로 한다.
본 실시 형태의 경우, 미리 준비할 리드 프레임의 재료는 1종류로 충분하므로, 제조 공정이 용이하고 저비용화를 도모할 수 있다.
본 제2 실시 형태인 반도체 장치의 제조 방법의 흐름도를, 도3에 도시한다.
우선, 하나의 리드 프레임의 탭 상에 반도체 칩이 탑재된 후, 와이어본딩에 의해 반도체 칩의 전극과 리드 프레임의 리드 선단부가 전기적으로 접속된다.
다음에, 반도체 칩 부분을 수지 등에 의해 몰드한 후, 리드 프레임의 일부를 절단한다. 그 후, 기판의 휨에 의한 인장력이 약한 부분에만 Sn-Bi 도금을 실시하여, 리드의 강성을 높게 함으로써 제2 실시 형태인 반도체 장치가 제조된다.
본 발명의 제3 실시 형태는, 반도체 칩(도시하지 않음)의 전극과 전기적으로 접속된 제1 폭을 갖는 리드(11a)와, 제1 폭보다도 넓은 폭을 갖는 리드(11b)와, 상기 반도체 칩을 실장하는 수지 등으로 형성된 패키지부(101)를 갖는 반도체 장치이며, 도4의 (a)에는 배선 기판(2)에 땜납 접속부(7)를 통해 접속된 상태의 측면도를 도시한다. 또한, 도4의 (b)는 그 상면도이다. 제2 실시 형태와 마찬가지로, 제1 실시예와의 차이는 2종 이상의 강성을 갖는 리드의 제공 방법이며, 기판의 휨에 의한 리드 인장력이 작은 부위인 리드(11b)의 폭을 다른 장소의 리드(11a)보다도 넓게 함으로써 높은 강성을 얻는 것을 특징으로 한다.
본 실시 형태의 경우, 1종류의 재료로 다양한 강성의 리드가 작성 가능하므로, 1매의 리드 프레임을 에칭하는 것만으로 간이하게 제조할 수 있다.
또한, 리드 폭에 변화를 갖게 하여 2종 이상의 강성을 갖는 리드를 작성할 뿐만 아니라, 두께나 두께와 폭과의 조합에 의해 형상을 변화시켜도 좋다.
예를 들어, 두께를 변화시킬 경우에는, 두께 150 미크론의 리드 프레임의 일부를 하프 에칭 등에 의해 부분적으로 두께 70 미크론 정도의 리드를 작성할 수 있다. 이 경우, 두께 150 미크론의 리드가 강성이 높은 리드(11b)가 되고, 하프 에칭 등으로 70 미크론 정도가 된 리드가 강성이 낮은 리드(11a)가 된다.
본 제3 실시 형태인 반도체 장치의 제조 방법의 구체예를, 도5에 도시한다.
우선, 도5의 (a)의 흐름도에 도시한 바와 같이 통상의 리드 프레임 중, 기판에의 실장시에 기판에의 휨에 의한 리드 인장력이 강한 부분에 해당되는 리드 선단부에 하프 에칭을 실시하여, 얇은 리드 선단부를 형성한다. 이 단계에서 리드 프레임의 상면도 및 점선 A-A'에서의 단면도를 도5의 (b)에 도시한다. 다음에, 이 리드 프레임을 배치하고, 그 탭 상에 반도체 칩이 탑재되어 와이어본딩에 의해 반도체 칩의 전극과 리드 프레임의 리드 선단부가 전기적으로 접속된다. 그 후, 반도체 칩 부분을 수지 등에 의해 몰드한 후, 리드 프레임의 일부를 절단함으로써 제 3 실시 형태인 반도체 장치가 제조된다.
본 발명의 제4 실시 형태는, 도6에 기재된 바와 같이 반도체 칩(도시하지 않음)의 전극과 전기적으로 접속된 저강성의 복수의 리드(11a)와, 상기 리드(11a)를 지지하는 지지 부재(6)와, 상기 반도체 칩을 실장하는 수지 등으로 형성된 패키지부(101)를 갖는 반도체 장치이다. 본 실시 형태에서는 전부를 저강성 리드로 함으로써 기판의 휨에 대한 추종성을 확보하면서, 리드를 절연체의 지지 부재(6)로 지지함으로써 리드 변형이나 그에 수반되는 리드간 쇼트를 방지할 수 있는 점이 특징이다.
구체적으로는, 리드 사이에 테프론(테프론은 등록 상표) 등의 내열성, 절연성 및 윤활성을 가진 시트재나 와이어재를 리드 사이의 간극에 통과시켜 지지하여 보강한다. 이에 의해, 기판 평면에 평행 방향의 힘이 부품에 작용한 경우라도, 시트재나 와이어재를 직접 끼우는 2개의 리드 간격은 시트재 두께나 와이어재 단면의 사이즈(와이어재 단면이 원형인 경우 직경이 됨)로부터 크게 변화되기 어려워진다. 상기 직접 끼우는 2개의 리드가 변화되지 않음으로써, 다른 인접하는 2개의 리드 간격도 마찬가지로 크게 변화되기 어려워져, 부품의 1변의 어딘가에 시트재나 와이어재를 끼우고 있으면, 그 변은 전체적으로 리드간 쇼트가 일어날 확률을 줄일 수 있다.
따라서, 시트재나 와이어재 등의 지지 부재를 부품의 각 변(QFP라면 4변)마다 적어도 1군데씩 끼우고 있으면, 그 부품은 전체적으로 리드간 쇼트를 방지할 수 있다. 물론, 복수 부위를 끼워 보강해도 좋은 것은 말할 필요도 없다. 또한, 도9 에 도시한 바와 같이 반도체 장치 전체를 일주하도록 테프론 시트 등의 지지 부재(6)를 설치해도 좋다.
또한, 리플로우 등의 납땜을 실시하기 위해, 이 시트재나 와이어재는 300 ℃ 가까운 내열성이 있는 것이 바람직하다. 또한, 마찬가지로 이 시트재나 와이어재는 각각 다른 전기 신호를 보내는 리드에 접촉하기 위해 절연성도 필요해진다. 또한, 이 시트재나 와이어재는 기판에 휨이 발생하였을 때, 부품에 있어서의 각각의 인접 리드가 독립적으로 변형되도록 하기 위한 윤활성이 있는 것이 바람직하다.
본 발명의 제5 실시 형태는, 도7의 (a) 및 도7의 (b)에 기재된 바와 같이 반도체 칩(도시하지 않음)의 전극과 전기적으로 접속된 복수의 리드(11)와, 상기 반도체 칩을 실장하는 수지 등으로 형성된 패키지부(101)를 갖고, 상기 패키지부가 소편(小片)(101a)으로 분할되어 이루어지는 반도체 장치이다. 패키지부를 대략 15 ㎜ 내지 20 ㎜의 소편으로 분할시켜 간극을 마련함으로써, 리드재나 지지 부재가 없어도 기판의 휨에 패키지 전체로 추종시킬 수 있다. 이 간극은 몰드시에 소정의 금형을 이용함으로써 용이하게 형성할 수 있다.
또한, 소편 사이에 존재하는 리드가 소성 변형하지 않고 탄성 변형하는 변형 범위 내가 되도록 각 소편 사이의 간극(d)을 정할 필요가 있다. 칩의 사이즈에 의존하지만, 대략 10 미크론 내지 100 미크론 정도가 바람직하다. 이 정도이면, 부품 탑재시에 불가피한 충격력이 가해져도 소편 사이에 존재하는 리드에는 작은 변형밖에 가해지지 않아 탄성 변형(도8)밖에 하지 않으므로, 탑재 후에는 소편 사이에 존재하는 리드의 형상은 원래대로 돌아가, 땜납 접속 불량을 야기시키지 않는 다. 한편, 이것을 넘으면 소편 사이에 존재하는 리드에 큰 변형이 가해짐으로써 소성 변형하여, 땜납 접속 불량을 야기시켜 버린다.
또한, 이 각 소편 사이의 간극의 전체 또는 일부에 실리콘 고무 등의 탄성체를 삽입해도 좋다. 이 경우에는, 리드와 실리콘 고무에 의해 복합 탄성체가 구성되므로 큰 변형이 가해져도 문제는 없으며, 100 미크론 이상의 간극이라도 상관없다.
또한, 분할시키는 패키지 사이즈에 대해서는 15 ㎜ 이하에서는 소편으로의 분할수 증가에 의해 패키지 몰딩 공정이 복잡화되어 가, 부품 박리 방지 효과도 크게 향상되지 않는 문제가 있고, 반대로 20 ㎜ 이상이 되면 부품의 기판 휨에의 추종 효과가 충분하지 않게 되므로 15 ㎜ 내지 20 ㎜ 정도가 바람직하다.
이상, 몇 개의 실시 형태에 대해 기재하였지만, 예를 들어 제1 실시 형태와 제4 실시 형태와의 조합 등 각 실시 형태는 가능한 범위에서 조합해도 좋다. 또한, 각 실시 형태는 반도체 칩을 탑재한 반도체 장치를 예로 들어 설명하였지만 이에 한정되는 것은 아니며, 콘덴서, 트랜지스터 등 리드를 갖는 전자 부품이면 동일하게 적용할 수 있다. 또한, 각 실시 형태는 4변 리드형을 도시하였지만, 2변 리드형이라도 동일한 것은 물론이다.
다음에, 지금까지 언급한 각 실시 형태의 LSI 패키지 등의 반도체 장치, 부품 등의 전자 부품을 프린트 기판이나 마더 보드 등의 배선 기판에 실장시킨 전자 기기에 대해 설명한다.
도11은 배선 기판(2) 상에 상기한 실시 형태 중 어느 하나의 반도체 장치(1) 및 칩 부품(8)이 리플로우 납땜 공정에 의해 복수개 실장된 전자 기기를 도시한다. 여기서, 도시하지 않았지만 반도체 장치(1) 및 칩 부품(8)의 리드 부분은 배선 기판(2) 상의 전극과 땜납 접속부를 통해 전기적으로 접속되어 있다. 본 발명의 반도체 장치(1) 및 칩 부품(8)에 따르면, 그 후의 플로우 납땜 공정에 의한 고온화에 있어서도 배선 기판과의 Z방향의 변위에 용이한 추종이 필요한 부분에 저강성의 리드(11a)가 설치되고, Z방향의 변위에 용이한 추종이 필요하지 않은 부분에 대해서는 리드 강도를 보강하기 위해 고강성의 리드(11b)가 설치되어 있으므로, 기판의 휨에 수반되는 부품 박리가 발생될 일은 없으며, 접속 신뢰성이 높은 전자 기기를 제공할 수 있다.
이하, 구체적으로 행한 실험 결과에 대해 나타낸다.
[제1 실험예]
Sn-4Ag-0.5Cu-7In(단위 : 중량 ％)(고상선 온도 : 198 ℃, 액상선 온도 : 211 ℃) 땜납을 이용하여, 두께 1.6 ㎜, 층수 6의 회로 기판에,
패키지 사이즈 : 32 ㎜각,
리드 피치 : 0.5 ㎜,
리드 폭 : 0.2 ㎜,
리드 수 : 240개,
리드 도금 : Sn-10Pb
인 QFP(Quad Flat Package)를 리플로우 납땜한 후, 상기 회로 기판의 하면을 Sn-3Ag-0.5Cu(단위 : 중량 ％) 땜납에 의해, 땜납 온도 : 250 ℃, 컨베이어 속도 : 0.5 내지 1.2 m/분으로 플로우 납땜을 하는 공정에 있어서, 플로우 납땜의 열영향으로 상기 회로 기판에 발생하는 휨에 의한 상기 QFP의 박리를 일으키기 어려움을 조사하기 위해,
(1) 모든 리드가 42 얼로이인 것
(2) 부품 좌우 양단부의 코너로부터 10개씩 및 중앙의 20개를 42 얼로이보다도 강성이 낮은 구리, 그 이외를 42 얼로이로 한 것
의 2종류의 QFP를 이용하여 납땜을 행하는 것으로 하였다.
그 결과, 부품 박리를 방지하기 위한 상기 QFP의 접속부 온도(부품 박리가 발생하지 않는 범위의 최고 온도) 조건은 각각,
(1)의 경우 : 최고 153 ℃
(2)의 경우 : 최고 162 ℃
가 되었다.
이에 의해, 플로우 납땜의 열영향으로 상기 회로 기판에 발생하는 휨에 의한 상기 리드 부착 표면 실장 부품의 박리를 일으키기 어렵게 하기 위해, 2종류 이상의 강성의 리드를 복합시켜 갖게 하는 것에 효과가 있는 것을 알 수 있었다.
[제2 실험예]
Sn-4Ag-0.5Cu-7In(단위 : 중량 ％)(고상선 온도 : 198 ℃, 액상선 온도 : 211 ℃) 땜납을 이용하여, 두께 1.6 ㎜, 층수 6의 회로 기판에,
패키지 사이즈 : 32 ㎜각,
리드 피치 : 0.5 ㎜,
리드 폭 : 0.2 ㎜,
리드 수 : 240개,
리드 도금 : Sn-10Pb
의 QFP를 리플로우 납땜한 후, 상기 회로 기판의 하면을 Sn-3Ag-0.5Cu(단위 : 중량 ％) 땜납에 의해, 땜납 온도 : 250 ℃, 컨베이어 속도 : 0.5 내지 1.2 m/분으로 플로우 납땜을 하는 공정에 있어서, 플로우 납땜의 열영향으로 상기 회로 기판에 발생하는 휨에 의한 상기 QFP의 박리를 일으키기 어려움을 조사하기 위해,
(1) 리드가 두께 150 미크론의 42 얼로이인 것
(2) 부품 좌우 양단부의 코너로부터 10개씩 및 중앙의 20개의 리드를 두께 70 미크론, 나머지를 150 미크론의 42 얼로이로 한 것
의 2종류의 QFP를 이용하여 납땜을 행하는 것으로 하였다.
그 결과, 부품 박리를 방지하기 위한 상기 QFP의 접속부 온도(부품 박리가 발생하지 않는 범위의 최고 온도) 조건은 각각,
(1)의 경우 : 최고 153 ℃
(2)의 경우 : 최고 161 ℃
가 되었다.
이에 의해, 플로우 납땜의 열영향으로 상기 회로 기판에 발생하는 휨에 의한 상기 리드 부착 표면 실장 부품의 박리를 일으키기 어렵게 하기 위해, 리드 두께를 얇게 함으로써 리드 강성을 저감시키는 것에 효과가 있는 것을 알 수 있었다.
[제3 실험예]
Sn-4Ag-0.5Cu-7In(단위 : 중량 ％)(고상선 온도 : 198 ℃, 액상선 온도 : 211 ℃) 땜납을 이용하여, 두께 1.6 ㎜, 층수 6의 회로 기판에 이하의 부품(리드재 : 구리)을 리플로우 납땜하였다.
(부품 A)
부품명 : QFJ(Quad Flat J-lead Package)
패키지 사이즈 : 28 ㎜각
리드 피치 : 1.27 ㎜
리드 폭 : 0.6 ㎜
리드 두께 : 0.15 ㎜
리드 수 : 84개
리드 도금 : Sn-10Pb
(부품 B)
부품명 : QFJ
패키지 사이즈 : 24 ㎜각
리드 피치 : 1.27 ㎜
리드 폭 : 0.6 ㎜
리드 두께 : 0.15 ㎜
리드 수 : 68개
리드 도금 : Sn-10Pb
(부품 C)
부품명 : QFP
패키지 사이즈 : 40 ㎜각
리드 피치 : 0.5 ㎜
리드 폭 : 0.2 ㎜
리드 두께 : 0.15 ㎜
리드 수 : 304개
리드 도금 : Sn-10Pb
(부품 D)
부품명 : QFJ
패키지 사이즈 : 20 ㎜각
리드 피치 : 1.27 ㎜
리드 폭 : 0.6 ㎜
리드 두께 : 0.15 ㎜
리드 수 : 52개
리드 도금 : Sn-10Pb
(부품 E)
부품명 : QFP
패키지 사이즈 : 20 ㎜각
리드 피치 : 0.5 ㎜
리드 폭 : 0.2 ㎜
리드 두께 : 0.15 ㎜
리드 수 : 144개
리드 도금 : Sn-10Pb
상기 5종류의 부품을 Sn-4Ag-0.5Cu-7In(단위 : 중량 ％)(고상선 온도 : 198 ℃, 액상선 온도 : 211 ℃) 땜납을 이용하여, 두께 1.6 ㎜, 층수 6의 회로 기판에 리플로우 납땜하였다.
그 후, 상기 회로 기판의 하면을 Sn-3Ag-0.5Cu(단위 : 중량 ％) 땜납에 의해, 땜납 온도 : 250 ℃, 컨베이어 속도 : 0.5 내지 1.2 m/분으로 플로우 납땜을 행한 바, 플로우 납땜의 열영향으로 상기 회로 기판에 발생하는 휨에 의해 부품 A, B, C가, 스스로 접속부 온도가 160 ℃가 되는 조건인 경우 회로 기판으로부터 박리되는 것을 알 수 있었다.
그래서, 기판면의 휨을 조사한 바, 국소적인 최대 곡률 반경이 1.3 m가 되는 기판의 휨이 발생하고 있고, 이 상태에서 각각의 부품 접속부 기판면에 대해 작용하는 접속부 박리력의 수직 방향 성분의 최대치를 조사한 바,
(부품 A) 16.7 ㎫
(부품 B) 14.2 ㎫
(부품 C) 13.4 ㎫
(부품 D) 11.6 ㎫
(부품 E) 8.0 ㎫
가 되었다.
이에 의해, 박리가 발생된 부품 A, B, C는 상기 수직 방향 성분이 대략 12 ㎫를 넘으므로 부품이 박리되지 않도록 리드의 강성을 조정하기 위해, 박리가 발생된 각 부품의 리드 사양을 이하와 같이 부분적으로 조정하고, 이들을 부품 A', B', C'라 하는 것으로 한다.
(부품 A')
리드의 강성을 조정한 부위 :
부품 좌우 양단부의 코너로부터 4개씩 및 중앙의 7개
리드 폭 : 0.4 ㎜
리드 두께 : 0.11 ㎜
(부품 B')
리드의 강성을 조정한 부위 :
부품 좌우 양단부의 코너로부터 2개씩 및 중앙의 5개
리드 폭 : 0.4 ㎜
리드 두께 : 0.11 ㎜
(부품 C')
리드의 강성을 조정한 부위 :
부품 좌우 양단부의 코너로부터 14개씩 및 중앙의 24개
리드 폭 : 0.2 ㎜
리드 두께 : 0.10 ㎜
이 경우, 국소적인 최대 곡률 반경이 1.3 m가 되는 기판의 휨이 발생되는 상 태에서, 각각의 부품 접속부 기판면에 대해 작용하는 접속부 박리력의 수직 방향 성분의 최대치를 조사한 바,
(부품 A')
11.7 ㎫
(부품 B')
10.5 ㎫
(부품 C')
9.1 ㎫
로 개선되어 있는 것을 알 수 있다.
그래서, 다음에 상기와 마찬가지로 리드 사양 변경을 행한 부품 A', B', C', D, E의 5종류의 부품을 Sn-4Ag-0.5Cu-7In(단위 : 중량 ％)(고상선 온도 : 198 ℃, 액상선 온도 : 211 ℃) 땜납을 이용하여, 두께 1.6 ㎜, 층수 6의 회로 기판에 리플로우 납땜하였다.
그 후, 상기 회로 기판의 하면을 Sn-3Ag-0.5Cu(단위 : 중량 ％) 땜납에 의해, 땜납 온도 : 250 ℃, 컨베이어 속도 : 0.5 내지 1.2 m/분으로 플로우 납땜을 행한 바, 플로우 납땜의 열영향으로 상기 회로 기판에 발생하는 휨에 의해 모든 부품의 접속부 온도가 160 ℃가 되는 조건의 경우에 있어서도, 회로 기판으로부터 박리는 발생하지 않는 것을 알 수 있다.
[제4 실험예]
Sn-4Ag-0.5Cu-7In(단위 : 중량 ％)(고상선 온도 : 198 ℃, 액상선 온도 : 211 ℃) 땜납을 이용하여, 두께 1.6 ㎜, 층수 6의 회로 기판에,
패키지 사이즈 : 32 ㎜각
리드재 : 42 얼로이
리드 피치 : 0.5 ㎜
리드 폭 : 0.2 ㎜
리드 두께 : 70 미크론
리드 수 : 240개
리드 도금 : Sn-10Pb
의 QFP를 리플로우 납땜한 후, 상기 회로 기판의 하면을 Sn-3Ag-0.5Cu(단위 : 중량 ％) 땜납에 의해, 땜납 온도 : 250 ℃, 컨베이어 속도 : 0.5 내지 1.2 m/분으로 플로우 납땜을 하는 공정에 있어서, 상기 QFP 접속부에 발생되는 문제를 조사하기 위해,
(1) 도9에 도시한 바와 같이 8군데의 코너 리드와 그 내측의 인접한 리드간의 간극을 통과하여 부품을 일주하도록 두께 10 미크론의 테프론 시트를 설치한 것
(2) (1)의 조치를 행하지 않는 것
의 2종류의 QFP를 이용하여 납땜을 행하는 것으로 하였다.
그 결과, 부품 박리를 방지하기 위한 상기 QFP의 접속부 온도 조건은 각각, 최고 161 ℃가 되었다.
그러나, 부품 탑재시의 충격으로 리드에 약간의 변형이 발생하기 때문에 생기는 리드간의 쇼트 발생률에 있어서 이하와 같은 차이가 생겼다.
(1)의 경우 : 약 1 ％
(2)의 경우 : 100 ppm
이에 의해, 플로우 납땜의 열영향으로 상기 회로 기판에 발생되는 휨에 의한 상기 리드 부착 표면 실장 부품의 박리를 일으키기 어렵게 하기 위해, 리드 두께를 얇게 함으로써 리드 강성을 저감시키는 데 효과가 있지만, 상기 회로 기판의 휨에 추종하기 쉬운 저강성의 리드를 갖는 표면 실장 부품의 리드간에 테프론 등의 내열성, 절연성 및 윤활성을 가진 시트재를 리드 사이의 간극에 통과시켜 보강함으로써, 또한 부품 탑재시 등에 있어서의 리드 변형에 의한 인접 리드 사이의 절연 불량 발생률을 저감시키는 효과도 있는 것을 알 수 있다.
[제5 실험예]
Sn-4Ag-0.5Cu-7In(단위 : 중량 ％)(고상선 온도 : 198 ℃, 액상선 온도 : 211 ℃) 땜납을 이용하여, 두께 1.6 ㎜, 층수 6의 회로 기판에,
(부품 A)
패키지 사이즈 : 32 ㎜각
리드재 : 42 얼로이
리드 피치 : 0.5 ㎜
리드 폭 : 0.2 ㎜
리드 두께 : 150 미크론
리드 수 : 240개
리드 도금 : Sn-10Pb
(부품 B)
패키지 사이즈 : 32 ㎜각
(단, 도7과 같이 패키지를 약 16 ㎜의 소편으로 분할시켜, 소편 사이에 존재하는 리드가 소성 변형하지 않고 탄성 변형하는 범위 내로 하기 위해, 각 소편 사이의 간극을 대략 90 미크론으로 하여 부품을 기판 휨에 추종하기 쉽게 하고 있음.)
리드재 : 42 얼로이
리드 피치 : 0.5 ㎜
리드 폭 : 0.2 ㎜
리드 두께 : 150 미크론
리드 수 : 232개
리드 도금 : Sn-10Pb
의 QFP를 리플로우 납땜한 후, 상기 회로 기판의 하면을 Sn-3Ag-0.5Cu(단위 : 중량 ％) 땜납에 의해, 땜납 온도 : 250 ℃, 컨베이어 속도 : 0.5 내지 1.2 m/분으로 플로우 납땜을 실시하였다.
그 결과, 부품 박리를 방지하기 위한 상기 QFP의 접속부 온도(부품 박리가 발생하지 않는 범위의 최고 온도) 조건은 각각,
부품 A : 최고 153 ℃
부품 B : 최고 170 ℃
가 되었다.
이에 의해, 플로우 납땜의 열영향으로 상기 회로 기판에 발생되는 휨에 의한 상기 리드 부착 표면 실장 부품의 박리를 일으키기 어렵게 하기 위해, 패키지를 소편으로 분할시켜, 부품을 기판 휨에 추종하기 쉽게 하는 것이 유효한 것을 알 수 있었다.
이상과 같이, 무연 땜납에 의해 표면 실장하는 전자 부품을 배선 기판에 리플로우 땜납 접속 후, 상기 배선 기판의 하면에 플로우 납땜시의 기판 휨 발생시에 땜납 접속부가 기판 표면의 Z방향의 변위에 용이하게 추종할 수 있도록 부품을 지지하는 필요 최소 한도 부근의 리드 강성을 부여함으로써 상기 전자 부품의 박리를 방지할 수 있다.
또한, 전자 부품의 리드 사이에 테프론 등의 내열성, 절연성 및 윤활성을 가진 시트재를 리드 사이의 간극에 통과시켜 보강함으로써, 리드 강성의 저하에 수반하여 부품 탑재시 등에 있어서의 리드 변형에 의한 인접 리드 사이의 절연 불량 발생률을 저감시킬 수 있다.
이상과 같이, 본원에서 개시되는 발명에 따르면, 리플로우 납땜 공정 및 플로우 납땜 공정을 갖는 혼재 실장이면서 소형이고 양호한 접속 신뢰성을 갖는 전자 부품, 특히 반도체 장치 및 전자 기기를 제공할 수 있다.
본 발명은 그것의 사상 또는 본질적인 특징으로부터 벗어나지 않는 한 다른 특정 형태로 구체화될 수 있다. 따라서, 본 실시형태는 도시되는 바와 같은 모든 면에서 고려되어야 하며 제한적이지 않고, 본 발명의 범주는 상술한 기재에 의해서라기보다 첨부된 청구항에 의해 나타내어지며, 따라서 청구항과 동등물의 의미 와 범위내에 있는 모든 변경은 본 발명에 포함되도록 의도된다.
본 발명에 따르면, 리플로우 납땜 공정 및 플로우 납땜 공정을 갖는 혼재 실장이면서 소형이고 양호한 접속 신뢰성을 갖는 전자 부품, 특히 반도체 장치 및 전자 기기를 제공할 수 있다.

Claims (20)

  1. 복수의 전극을 갖는 반도체 칩과,
    상기 반도체 칩의 복수의 전극과 본딩와이어에 의해 전기적으로 접속된 복수의 리드와,
    상기 반도체 칩을 실장하는 수지를 갖는 반도체 장치이며,
    상기 복수의 리드는 서로 강성이 다른 2종 이상의 리드를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 복수의 전극을 갖는 반도체 칩과,
    상기 반도체 칩의 복수의 전극과 본딩와이어에 의해 전기적으로 접속된 복수의 리드와,
    상기 반도체 칩을 실장하는 수지를 갖는 반도체 장치이며,
    상기 복수의 리드는 제1 강성을 갖는 제1 리드와, 상기 제1 강성과는 다른 제2 강성을 갖는 제2 리드를 포함하여 구성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제1 리드는 복수개 인접하여 설치되고, 상기 제2 리드도 복수개 인접하여 설치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 제1 리드는 상기 제2 리드와 다른 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1 리드는 Cu 리드이고, 상기 제2 리드는 42 얼로이 리드인 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 제1 리드는 상기 제2 리드와 다른 폭을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서, 상기 제1 리드는 상기 제2 리드와 다른 두께를 갖는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 제1 리드와 상기 제2 리드는 동일 재료인 것을 특징으로 하는 반도체 장치.
  9. 제2항에 있어서, 상기 제1 리드는 상기 제2 리드와 동일 재료의 리드의 표면에 금속막을 형성한 것을 특징으로 하는 반도체 장치.
  10. 복수의 전극을 갖는 반도체 칩과,
    상기 반도체 칩의 복수의 전극과 본딩와이어에 의해 전기적으로 접속된 복수 의 리드와,
    상기 반도체 칩을 실장하는 수지를 갖는 반도체 장치이며,
    상기 복수의 리드는,
    상기 반도체 장치의 제1 변으로부터 돌출한 제1 리드군과,
    상기 제1 리드군과 인접하고, 상기 제1 변으로부터 돌출한 제2 리드군과,
    상기 제2 리드군과 인접하고, 상기 제1 변으로부터 돌출한 제3 리드군을 포함하고,
    상기 제2 리드군의 강성은 상기 제1 리드군 및 상기 제2 리드군의 강성보다도 낮은 것을 특징으로 하는 반도체 장치.
  11. 복수의 전극을 갖는 반도체 칩과,
    상기 반도체 칩의 복수의 전극과 본딩와이어에 의해 전기적으로 접속된 복수의 리드와,
    상기 반도체 칩을 실장하는 수지를 갖는 반도체 장치이며,
    상기 복수의 리드는,
    상기 반도체 장치의 제1 변으로부터 돌출한 제1 리드와,
    상기 제1 리드와 인접하고, 상기 제1 변으로부터 돌출한 제2 리드와,
    상기 제2 리드와 인접하고, 상기 제1 변으로부터 돌출한 제3 리드를 포함하고,
    상기 제2 리드의 강성은 상기 제1 리드 및 상기 제2 리드의 강성보다도 낮은 것을 특징으로 하는 반도체 장치.
  12. 배선 기판과, 상기 배선 기판의 복수의 전극과 전기적으로 접속된 복수의 리드를 갖는 반도체 장치를 갖는 전자 기기이며,
    상기 반도체 장치의 복수의 리드는 제1 강성을 갖는 제1 리드와, 상기 제1 강성과는 다른 제2 강성을 갖는 제2 리드를 포함하여 구성되어 있는 것을 특징으로 하는 전자 기기.
  13. 제12항에 있어서, 상기 제1 리드는 복수개 인접하여 설치되고, 상기 제2 리드도 복수개 인접하여 설치되어 있는 것을 특징으로 하는 전자 기기.
  14. 제12항에 있어서, 상기 제1 리드는 상기 제2 리드와 다른 재료로 형성되어 있는 것을 특징으로 하는 전자 기기.
  15. 제14항에 있어서, 상기 제1 리드는 Cu 리드이고, 상기 제2 리드는 42 얼로이 리드인 것을 특징으로 하는 전자 기기.
  16. 제12항에 있어서, 상기 제1 리드는 상기 제2 리드와 다른 폭을 갖는 것을 특징으로 하는 전자 기기.
  17. 제12항에 있어서, 상기 제1 리드는 상기 제2 리드와 다른 두께를 갖는 것을 특징으로 하는 전자 기기.
  18. 제17항에 있어서, 상기 제1 리드와 상기 제2 리드는 동일 재료인 것을 특징으로 하는 전자 기기.
  19. 제12항에 있어서, 상기 제1 리드는 상기 제2 리드와 동일 재료의 리드의 표면에 금속막을 형성한 것을 특징으로 하는 전자 기기.
  20. 제12항에 있어서, 상기 배선 기판에는 복수의 리드를 갖는 칩 부품도 탑재되어 있고,
    상기 칩 부품의 복수의 리드는 서로 강성이 다른 2종 이상의 리드를 포함하는 것을 특징으로 하는 전자 기기.
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