KR100710654B1 - 트래핑을 저감하는 3족 질화물 기반 전계 효과트랜지스터와 고전자 이동도 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 개선된 고주파 응답 특성을 제공하는 신규의 3족 질화물 기반 전계 효과 트랜지스터(10) 및 고전자 이동도 트랜지스터(30)에 관한 것이다. 바람직한 트랜지스터(10, 30)는 GaN/AlGaN으로부터 제조되고, 그 장벽층(18, 38)의 표면위에 유전층(22, 44)을 갖는다. 이 유전층(22, 44)은 장벽층(18, 38)안의 트랩(69)을 중화하는 도너 전자(68)의 비율이 높기 때문에, 트랩(69)이 트랜지스터(10, 30)의 고주파 응답을 늦출 수 없다. 또한, 신규의 트랜지스터(10, 30)의 제조 방법이 개시되어 있는데, 이 신규의 방법은 스퍼터링을 이용하여 상기 유전층(18, 38)을 증착하는 것이다.

Description

트래핑을 저감하는 3족 질화물 기반 전계 효과 트랜지스터와 고전자 이동도 트랜지스터 및 그 제조 방법{GROUP Ⅲ NITRIDE BASED FETS AND HEMTS WITH REDUCED TRAPPING AND METHOD FOR PRODUCING THE SAME}
본 출원은 유 이팽(Wu Yifeng) 등에 의하여 2000년 2월 4일자로 출원한 가 출원 번호 제60/180,435호의 이점을 청구하는 것이다.
본 발명은 고주파 고체 트랜지스터에 관한 것으로서, 특히 3족 질화물 기반 전계 효과 트랜지스터(FET) 및 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)에 관한 것이다.
마이크로파 시스템은 일반적으로 고체 트랜지스터를 증폭기와 발진기로서 이용한다. 이와 같이 고체 트랜지스터를 이용함으로써 시스템의 크기를 상당히 줄일 수 있으며 신뢰성을 향상시킬 수 있다. 마이크로파 시스템을 확충하는 것은 이들 시스템의 동작 주파수 및 출력을 증가시키는 것과 관련이 있다. 고주파 신호는 정보(밴드폭)를 더 많이 운반할 수 있고, 소형 안테나에 매우 높은 이득을 제공할 수 있으며, 레이더의 해상도를 개선할 수 있다.
전계 효과 트랜지스터(FET) 및 고전자 이동도 트랜지스터(HEMT)들은 실리콘 (Si) 또는 갈륨비소(GaAs) 등의 반도체 재료로 제조되는 일반적인 고체 트랜지스터 의 형태이다. 실리콘의 한가지 단점은 전자 이동도(대략 1450 ㎠/V-s)가 낮기 때문에 높은 소스 저항을 발생시킨다는 점이다. 이 저항은 실리콘 기반 FET 및 HEMT로부터 다른 방법으로 얻을 수 있는 고성능 이득을 심각하게 떨어뜨린다. [CRC Press, The Electrical Engineering Handbook, Second Edition, Dorf, p.994, (1997)].
또한, 갈륨비소는 FET 및 HEMT에서 사용하는 일반적인 재료이며, 민간용과 군용 레이더, 핸드셋 셀룰러 및 위성 통신에서 신호 증폭의 표준이 되고 있다. 갈륨비소는 실리콘보다 높은 전자 이동도(대략 6000 ㎠/V-s) 및 낮은 소스 저항을 가지며, 이것에 의해 갈륨비소 기반 디바이스들은 고주파에서 동작할 수 있다. 그러나, 갈륨비소는 상대적으로 밴드갭이 작고(실온에서 1.42 eV), 상대적으로 파괴 전압이 작기 때문에, 갈륨비소 기반 FET 및 HEMT들이 고주파에서 고출력을 발생하는 것을 방지한다.
GaN/AlGaN 반도체 재료의 제조시에 개선 사항은 GaN/AlGaN 기반 FET 및 HEMT의 개발에 관심이 집중되어 있다. 이러한 디바이스들은 높은 파괴 전계, 넓은 밴드갭(실온에서 GaN에 대하여 3.36 eV), 큰 전도 대역 오프셋 및 고포화 전자 표류 속도를 포함하는 재료 특성의 독특한 결합으로 대량의 출력을 발생할 수 있다. 이와 동일한 크기의 GaN 증폭기는 동일한 주파수에서 동작하는 GaAs 증폭기의 출력을 10배까지 올릴 수 있다.
Khan 등의 미국 특허 제5,192,987호에는 버퍼 및 기판 위에 성장된 GaN/ AlGaN 기반 HEMT 및 그 생산 방법을 개시하고 있다. 다른 HEMT들은 Gaska 등이 기 고한 학술지 [IEEE Electron Device Letters, Vol. 18, No 10, October 1997, Page 492]에 "SiC 기판에 제조된 AlGaN/GaN HFET의 고온 성능"이란 제목으로 개시되어 있으며, Ping 등이 기고한 학술지[IEEE Electron Devices Letters, Vol. 19, No 2, February 1998, Page 54]에 "P형 SiC 기판 위에 성장된 고전류 AlGaN 헤테로구조 전계 효과 트랜지스터의 DC 및 마이크로웨이브 성능"이란 제목으로 개시되어 있다. 이러한 디바이스들 중 일부는 67 ㎓의 고주파에서 이득 대역폭 적( GBP : gain-bandwidth product)(fT)[K. Chu et al. WOCSEMMAD, Monterey, CA, February 1998] 및 10 ㎓의 주파수에서 2.84 W/mm 까지의 고전력 밀도[G.Sullivan et al., "High Power 10 ㎓ Operation of AlGaN HFET's in Insulating SiC, " IEEE Electron Device Letters, Vol. 19, No.6, June 1998, Page 198; 및 Wu et al., IEEE Electron Device Letters, Volume 19, No.2, Page 50, February 1998.]를 나타낸다.
이렇게 진일보 하였음에도 불구하고, GaN/AlGaN 기반 FET 및 HEMT들은 고효율 및 고이득을 갖는 총 마이크로파 출력의 상당량을 발생할 수 없었다. GaN/AlGaN 기반 FET 및 HEMT들은 DC 게이트 구동에 의하여 상당한 출력 이득을 발생하지만, 주파수가 수 밀리헤르쯔에서 수 ㎑ 까지의 저주파에서 단계적으로 상승하기 때문에, GaN/AlGaN 기반 FET 및 HEMT들의 증폭은 상당히 떨어진다.
AC 증폭과 DC 증폭사이의 차이는 본질적으로 디바이스의 채널의 표면 트랩이 원인이라는 것을 알았다. 명명법이 약간 변하더라도, 일종의 캐리어가 포획된 후에, 가장 있음직한 다음 이벤트가 재여기(re-excitation)되는 경우에, 불순물 또는 결함 중심을 트래핑 중심(trapping center)(또는 간단히 트랩)이라고 일반적으로 말한다. 일반적으로, 밴드갭에 깊이 위치된 트래핑 레벨은 가전자대의 전도대 근처에 위치된 기타 레벨보다 트랩된 캐리어를 천천히 속박에서 벗어나게 한다. 이것은 전도대에 근접한 레벨로부터 전자를 재여기하는데 필요한 에너지에 비하여, 밴드갭 중앙 근처의 중심으로부터 전도대까지 트랩된 전자를 재여기하는데 더 많은 에너지가 필요하기 때문이다.
AlxGa1-xN(X=0∼1)는 활성에너지가 0.7 eV 내지 1.8 eV의 범위(X에 따라)내에 있는 딥 도너 상태(deep donor states)에서 트랩을 갖는 트랜지스터의 채널 전하에 필적하는 표면 트랩 밀도를 갖는다. FET 및 HEMT 동작 동안, 그 트랩들은 채널 전자들을 포획한다. 슬로우 트래핑(slow trapping) 및 딥 트래핑(deep trapping) 공정은 트랜지스터 속도를 떨어뜨리며, 이것에 의해 마이크로파 주파수에서 출력 성능이 크게 떨어진다.
본 발명은 GaN/AlGaN이 바람직하게 형성되고, AC 게이트 드라이브에 응답하여 개선된 증폭 특성을 나타내는 개량된 3족 질화물 기반 FET 및 HEMT를 제공한다. 또한, 본 발명은 신규의 GaN/AlGaN FET 및 HEMT를 제조하는 방법을 제공한다.
신규의 FET는 고저항 비전도층 위에 장벽층을 포함한다. 소스 콘텍, 드레인 콘텍 및 게이트 콘텍이 포함되고, 그 각각의 콘텍은 장벽층과 접촉한다. 전자 도너층은 그 콘텍층사이의 장벽층 표면에 형성되며, 바람직하게는 높은 비율의 도너 전자를 갖는 유전층인 것이 좋다.
신규의 HEMT의 경우, 장벽층이 비전도층보다 밴드갭이 넓기 때문에, 2차원 전자 가스(2DEG)는 장벽층과 비전도층 사이의 접합부에 형성한다. 2DEG는 디바이스 상호 콘덕턴스를 증가시킨 고농도의 전자를 갖는다. 신규의 HEMT는 FET의 전도 채널과 비슷한 콘텍을 하고, HEMT의 전도 채널에는 유사한 유전층도 포함된다.
각 디바이스에 있어서, 그 장벽층이 양으로 대전되는 표면 트랩을 갖는다는 것을 알았고, 또한, 유전층의 도너 전자들이 디바이스의 장벽층으로 이동하여 표면 트랩을 채운다는 것을 알았다. 이것에 의해 표면 트랩이 중화됨으로써, 표면 트랩이 자유 전자를 포획하는 것을 방지할 수 있다. 신규의 유전체 피복은 또한 디바이스의 게이트되지 않은 영역에 면 전자 밀도를 증가시켜, 처리시에 일어나는 바람직하지 않은 페시베이션(passivation), 불순물 및 손상으로부터 소자를 보호한다.
본 발명은 또한 신규의 GaN FET 또는 HEMT를 제조하는 방법을 제공한다. 이 신규의 방법은 스퍼터링 기법에 의존하고, 전도 채널의 표면에 손상을 상당히 줄이고, 또한 유전층과 채널 표면 사이에 강하고 안정한 결합을 제공한다.
본 발명의 이러한 특징들과 또 다른 기타 특징들 및 장점들은 당업자라면 이하의 상세한 설명 및 첨부 도면을 통하여 보다 명확히 이해할 수 있을 것이다.
도 1은 표면에 유전층을 갖는 신규의 GaN/AlGaN FET의 단면도.
도 2는 표면에 유전층을 갖는 신규의 GaN/AlGaN HEMT의 단면도.
도 3은 신규의 GaN/AlGaN HEMT에 대하여 그 GaN/AlGaN HEMT의 게이트를 통하 여 포획되는 대역 에너지 분포도.
도 4는 신규의 GaN/AlGaN HEMT의 액세스 영역 중 하나의 영역을 통하여 포획되는 대역 분포도.
도 5는 신규의 GaN HEMT의 유전층과 채널 사이의 접합부를 따라 포획되는 대역 분포도.
도 6은 유전층이 없는 GaN/AlGaN HEMT와 비교되는 신규의 GaN/AlGaN HEMT의 출력 특성을 도시하는 그래프도.
도 7은 유전층 두께의 작용으로 신규의 HEMT의 성능 차이를 도시하는 한 세트의 그래프도.
도 8은 종래의 스퍼터링 챔버의 단면도.
도 9는 유전층을 갖는 트랜지스터를 제조하는 신규의 방법에 대한 흐름도.
신규의 GaN/AlGaN FET 및 HEMT
도 1은 본 발명에 따라 만들어진 신규의 3족 질화물 기반 FET(10)를 도시한다. 이 FET(10)는 사파이어(Al2O3) 또는 실리콘 카바이드(SiC) 중 하나로 구성될 수 있는 기판(11)을 포함하며, 바람직하게는 그 기판은 실리콘 카바이드의 4H 폴리타입 (polytype)이 사용될 수 있다. 또한, 기판은 3C, 6H 및 15R 폴리타입을 포함하는 다른 실리콘 카바이드 폴리타입도 이용될 수 있다. AlxGa1-xN 버퍼층(12)(X는 0과 1사이에 있다)은 기판(11)에 포함되고, FET(10)의 실리콘 카바이드 기판과 나머지 층 사이에 적합한 결정 구조 천이(transition)를 제공한다.
실리콘 카바이드는 사파이어보다 3족 질화물에 훨씬 더 근접한 결정 격자 정합을 하여, 고품질의 3족 질화막을 만든다. 또한, 실리콘 카바이드는 열전도율이 매우 높기 때문에, 실리콘 카바이드에 형성된 3족 질화물 디바이스의 총 출력이 기판의 열 손실에 의해 제한되지 않는다(사파이어 위에 형성된 일부 디바이스 경우와 같이). 또한, 실리콘 카바이드 기판의 유용성은 디바이스 분리 능력을 제공하고, 상업용 디바이스를 제조할 수 있는 기생 용량을 줄였다. SiC 기판은 미국 노스 캐롤라이나주 더럼 소재의 크리 연구소에서 입수 가능하며, 그 생산 방법은 학술 논문과 미국 특허 재발행 번호 제34,861호, 제4,946,547호 및 제5,200,022호에 실려있다.
3족 질화물은 주기율표의 3족 원소와 질소간에 형성된 반도체 화합물을 칭하며, 일반적으로 알루미늄(Al), 갈륨(Ga) 및 인듐(In)이 있다. 또한, 이 용어는 AlGaN 및 AlInGaN 등의 3원 화합물 및 3차 화합물이라고 말한다.
FET(10)에는 GaN으로 형성된 고저항 비전도층(20) 위에 AlxGa1-xN으로 형성된 장벽층(18)이 있다. 이 고저항층(20)은 장벽층(18)과 버퍼층(12) 사이에 샌드위치된다. 장벽층은 통상적으로 그 두께가 대략 0.1 내지 0.3 마이크로미터이고, 장벽층(18), 고저항층(20) 및 버퍼층(12)은 바람직하게는 에피텍셜 성장 또는 이온 주입에 의해 기판(11)에 형성되는 것이 좋다.
또한, FET는 고저항층(20)의 표면 위에 소스 콘텍(13) 및 드레인 콘텍(14)을 포함한다. 장벽층(12)은 이들 콘텍(13, 14)사이에 배치되고, 이 각각의 콘텍들은 장벽층의 모서리에서 접촉한다. 이 콘텍(13, 14)은 일반적으로 마이크로파 디바이스를 위하여 3 내지 10 마이크로미터의 거리만큼 분리된다. 정류 쇼트키 콘텍(게이트) (16)은 소스 콘텍(13)과 드레인 콘텍(14) 사이의 장벽층(12)의 표면에 위치되고, 통상적으로 0.1 내지 2 마이크로미터의 길이를 갖는다. FET의 전체 폭은 필요한 전체 출력에 의존한다. 이 전체 폭은 30 밀리미터 이상이 될 수 있으며, 통상적으로 그 폭은 50 내지 100 미크론의 범위내에 있다. 소스 콘텍과 드레인 콘텍사이의 장벽층의 표면 영역은 장벽층의 액세스 영역으로 칭해진다.
소스 콘텍(13) 및 드레인 콘텍(14)은 바람직하게는 티타늄, 알루미늄, 니켈 및 금의 합금이 좋고, 게이트(16)는 바람직하게는 티타늄, 백금, 크롬, 니켈, 티타늄과 텅스텐의 합금 및 백금 실리사이드로 형성되는 것이 좋다. 일 실시예에 있어서, 소스 콘텍 및 드레인 콘텍은 니켈, 실리콘 및 티타늄의 합금을 함유하고, 이 합금은 이들 재료들로 이루어지는 각각의 층을 증착한 다음에, 열처리함으로써 형성된다. 이러한 합금 시스템이 알루미늄을 제거하기 때문에, 이 합금 시스템은 열처리 온도가 알루미늄의 용융점(660℃)을 초과하는 경우에 디바이스 표면에 있는 원하지 않는 알루미늄 오염을 피할 수 있다.
동작하는 동안에, 드레인 콘텍(14)은 특정 전위(n-채널 디바이스용 양의 드레인 전위)로 바이어스되고, 소스는 접지된다. 이것에 의해 전류는 채널을 통해 드레인으로부터 소스로 흐른다. 이러한 전류의 흐름은 채널 전류를 변조하여 이득을 제공하는 게이트(16)에 인가된 바이어스 및 주파수 전위에 의해 제어된다.
본 발명은 또한 GaN/AlGaN 기반 HEMT에 적용할 수 있다. 도 2는 FET(10)와 비슷한 소스 콘텍(13), 드레인 콘텍(14) 및 쇼트키 게이트(16)를 갖는 HMET(30)를 도시한다. 또한, HEMT(30)는 고저항 비전도 GaN층(34) 위에 AlxGa1-xN 반도체 장벽층 (38)을 갖는다. 이러한 층들은 모두 도 1과 비슷하게 알루미늄 질화물 버퍼층(12) 및 기판(11) 위에 형성된다.
그러나, 이 실시예에서, 장벽층(38)은 GaN층(34)보다 밴드갭이 넓고, 이러한 에너지 밴드갭의 불연속성은 넓은 밴드갭 재료로부터 좁은 밴드갭 재료까지의 자유 전하 전달을 일으킨다. 전하는 2개의 층사이의 계면에 누적되어, 소스 콘텍(13)과 드레인 콘텍(14)사이에 전류를 흐르게 하는 2차원 전자 가스(2DEG)(42)를 생성한다. 2DEG는 고주파에서 매우 높은 상호 콘덕턴스를 HEMT에 제공하는 매우 높은 전자이동도를 갖는다. 게이트(16)에 인가된 전압은 게이트 아래에 2DEG 속의 전자의 갯수를 직접 정전기적으로 제어하며, 이에 따라서 총 전자 흐름을 제어할 수 있다.
신규의 FET(10) 및 HEMT(30)는 장벽층의 액세스 영역에 있는 각각의 장벽층 (18, 38)의 표면에 유전 재료층(22, 44)을 포함한다. 이 유전층은 바람직하게는 실리콘 질화물(SixNy)이 좋은데, 실리콘은 도너 전자들의 소스이다. 유전 재료층 (22, 44)을 가장 효율적으로 만들기 위해서는 다음과 같은 4개의 조건을 충족해야 한다. 첫째, 도너 전자의 높은 소스를 제공하는 도펀트를 가져야 한다. 실리콘 질화물의 경우, 유전 재료층은 실리콘의 비율이 높아야 한다. 출원인이 임의의 동작 이론에 의해 제한되길 원하지 않더라도, 유전 재료층으로부터 발생한 전자들이 표 면 트랩을 채움으로써, 표면 트랩이 중화되어, 동작 중에 장벽층 전자들을 포획하지 않는다는 것을 지금 알게 되었다.
둘째, 도펀트의 에너지 레벨은 트랩의 에너지 레벨보다 높아야 하고, 최적의 결과를 얻기 위해서, 그 에너지는 장벽층의 전도대 모서리의 에너지 레벨보다 높아야 한다. 이것에 의해 도너 상태로 제공하는 게이트 금속으로부터 전자의 확률을 줄이고, 상기 에너지 레벨에서 트래핑 및 디트래핑(de-trapping)을 예방한다는 것을 알았다. 유전 재료층은 또한 도펀트의 에너지 레벨이 장벽층의 전도대의 에너지 레벨 약간 아래에 있는 경우에 동작하지만, 그 에너지가 높을수록 더욱 좋아진다.
셋째, 디바이스의 표면에 손상이 거의 없거나 아주 없어야 하며, 유전층의 형성은 표면 손상을 증가시키지 않아야 한다. 표면 손상에 의해 더 많은 표면 트랩이 생성될 수 있다는 것을 알았다. 넷째, 장벽층의 코팅과 표면 사이의 결합은 응력에 대하여 안정되어야 한다. 결합이 불안정하면, 전자장, 전압 또는 온도의 상승으로 생성된 응력에 영향을 받을 때, 장벽층이 실제의 디바이스 동작시에 동작에 실패할 수 있다는 것을 알았다.
도 3은 도 2의 점(52)에서 수직으로 디바이스의 쇼트키 게이트(16), 장벽층 (38), 2DEG(42) 및 GaN 층(34)을 통하여 얻은 신규의 HEMT(30)에 대한 대역 에너지 분포도(50)를 도시한다. 이 대역 에너지 분포도(50)는 장벽층을 통하여 바이어스를 인가하지 않고 전류도 흐르지 않는 평형 상태의 HEMT를 도시하고, HEMT의 장벽층(54), GaN층(56) 및 2DEG(58) 대역 에너지를 도시한다. 이 대역 에너지 분포도는 유전층(44)이 코팅되지 않은 HEMT로부터 얻는 대역 에너지 분포도와 비슷하 다. 쇼트키 게이트(58)는 그 아래에 있는 장벽층을 덮어서, 유전층의 전자들이 장벽층에 도달하는 것을 차단한다.
도 4는 도 2의 점(62)에서 수직으로 유전층(44), 장벽층(38), 2DEG(42) 및 GaN층(34)을 통하여 얻은 HEMT(30)에 대한 다른 대역 분포도(60)를 도시한다(다시 평형 상태에서). 이 대역 분포도는 HEMT의 장벽층(63), GaN층(64) 및 2DEG(65) 대역 에너지를 다시 도시하고, 유전층의 대역 에너지(66)를 도시한다. 장벽층의 액세스 영역에는 통상적으로 트래핑 전자에 의해 주파수 특성을 줄이는 표면 트랩 (69)이 있다. 이 대역 분포도는 트랩(69)보다 높은 에너지 상태에서 도너 전자(68)의 소스를 갖는 유전층의 대역 에너지(66)를 도시한다. 이 전자(68)는 장벽층으로 이동하여, 표면 트랩(69)을 채움으로써, 중화되며, 이것에 의해 동작시에 전자들을 포획할 수 있는 능력을 줄인다.
도 5는 도 2의 점(72)에서 유전층(44)과 장벽층(38)사이의 접합부를 따라 수평으로 얻은 HEMT에 대한 제3 대역 분포도를 도시한다(평형 상태에서). 이 대역 분포도는 게이트(36)에서 시작하여 게이트와 드레인 사이의 영역으로 진행한다. 게이트에는 유전층이 없고, 대역 에너지(72)는 일정하게 유지된다. 게이트의 외측에, 장벽층의 액세스 영역에서, 유전층으로부터의 얇은 도너 전자(74)들은 표면 트랩 (76)을 채우는데 이용할 수 있고, 이것에 의해 표면 트랩은 중화된다. 대역 에너지는 트랩이 채워짐으로써 게이트의 모서리 근처에 떨어진 다음, 액세스 영역에서 평형(78)을 이룬다.
도 6은 유전층의 유무에 따라서 얻은 신규의 HEMT의 출력 특성(80)을 도시한 다. 게이트 스윕(sweep)은 곡선군을 발생하기 위하여 2.0 볼트 다음에 1 볼트씩 단계적인 게이트 전압으로 개시한다. 유전층이 있거나 없는 HEMT는 동일한 DC 고전력 출력 특성(82)(굵은 실선으로 표시)을 갖는다. 그러나, AC 게이트 드라이브가 유전층이 없는 디바이스에 적용됨으로써, 출력 응답은 상당히 감소된다(84)(법선). 유전층으로써, HEMT의 AC 출력 특성(86)(파선)은 고전력 AC 출력을 제공하는 DC 출력 특성(82)과 거의 동일하다.
도 7은 AC 및 DC 드라이브(IAC/IDC)에서 드레인 전류 비율 (Vds=6V) 대 유전층(92)의 두께와, 전력 밀도(f=8㎓, Vds=20V) 대 실리콘 질화물 유전층(94)의 두께를 예시하는 그래프(90)를 도시한다. 유전층의 두께가 0Å으로부터 바람직한 두께인 대략 1500Å까지 증가함으로써, AC 전력 밀도(94)는 증가한다. 바람직한 두께 주위의 그래프는 AC 전력이 DC 전력 밀도와 같고, 드레인 전류 비율이 1과 같은 점(96)을 도시한다. 1500Å 이하의 두께에서, AC 전력 밀도는 감소하고, 그 전류 비율은 1 이하이다. 이러한 차이는 도너 전자의 비율이 충분하지 않은 얇은층에서 발생하여 모든 채널 트랩을 중화시킨다는 것을 알았다. 이것은 동작하는 동안 전자들을 포획할 수 있는 대전된 트랩의 일정한 비율을 남긴다. 그러나, 유전층이 너무 두꺼우면, 너무 많은 정전 용량이 디바이스의 표면에 발생할 것이다. 1500Å에서는 충분한 비율의 도너 전자들이 있고, 그 두께의 증가는 디바이스의 성능 특성을 현저하게 개선하지 못한다.
신규의 제조 방법
전술한 바와 같이, 유전층은 응력에 안정한 FET 및 HEMT의 표면과 강력한 결합을 해야한다. 유전층을 증착하는 다양한 방법들은 HEMT 성장시 스퍼터링, PECVD, MOCVD 인시투(in situ) 공정을 포함하여 이용될 수 있지만, 이러한 공정에 국한되지는 않는다.
안정하고 강력한 결합을 하는 FET 및 HEMT 위에 층(108)을 증착하는 바람직한 방법은 스퍼터링이다. 도 8은 기판에 재료를 증착하는데 이용될 수 있는 간소한 스퍼터링 챔버(100)를 도시한다. 그 동작에 있어서, 반도체 디바이스(101)는 애노드(102) 위에 놓는다. 그 다음에, 챔버(103)는 진공되고, 밸브(105)를 통하여 아르곤 등의 불활성 가스(104)를 배출하여 배경 압력을 유지한다. 캐소드(106)는 기판/디바이스에 증착될 재료로 만들어진다. 전극들 사이에 고전압(107)을 인가함으로써, 불활성 가스는 이온화되고, 양이온(110)은 캐소드(106)로 가속한다. 그 양이온이 캐소드(106)에 부딪치자 마자, 캐소드 원자(112)와 충돌하여, 원자들에게 원자들이 튀어나오기에 충분한 에너지를 제공한다. 그 스퍼터링된 캐소드 원자(112)는 공간을 이동하여 애노드(102)와 그 위의 반도체 디바이스(101)를 코팅한다. 다른 스퍼터링 장치는 더욱 복잡하고 보다 상세하게 될 수 있지만, 훨씬 동일한 기본적인 물리적인 메커니즘 상에서 잘 동작한다. 더욱 복잡한 스퍼터링 시스템을 이용하면 금속 및 유전층의 범위를 스퍼터링하고 증착할 수 있다.
도 9는 도너 전자가 풍부한 실리콘 질화물 유전층을 갖는 트랜지스터를 제조하는 신규의 방법에 대한 흐름도(120)를 도시한다. 제1 단계(122)에서는 디바이스를 형성한다. 이 디바이스는 바람직하게는 GaN/AlGaN FET 또는 HEMT가 좋으며, 바 람직하게는 금속 유기 화학 기상 증착(MOCVD) 등의 공정에 의해 반도체 웨이퍼상에 형성된다. 그 다음에, 웨이퍼는 세정되는데(단계 124), 그 바람직한 세정 공정은 웨이퍼를 대략 10 내지 60초 동안 NH4OH:H2O(1:4)에 행구는 것이다. 그 다음에, 웨이퍼는 실리콘 소스가 있는 스퍼터링 챔버로 로딩된다(단계 126).
다음 단계(128)에서, SiXNy 유전층은 스퍼터링에 의해 웨이퍼에 증착된다. 바람직한 스퍼터링 공정은 약 3 ×10-7 토르의 저압으로 챔버를 펌핑 다운하는 특정 단계를 포함한다. 20-100 sccm의 유속을 갖는 소스 가스 및 5-10 밀리토르의 압력을 이용하면, 플라즈마는 대략 2분 동안 200-300W의 RF 전력으로 시작된다. 이것은 캐소드에 있는 실리콘을 입자로 충격을 가하여, 실리콘 표면을 세정한다. 다음에, 그 스퍼터링 조건은 아르곤 가스 유속이 10-12 sccm이고, 질소 가스 유속이 8-10 sccm이며, 챔버 압력이 2.5-5 밀리토르이고, RF 전력이 200-300W가 되도록 변경된다. 이 조건은 실리콘 캐소드를 스퍼터링하기 위하여 2분 동안 유지된다. 그 스퍼터링된 실리콘은 질소와 반응하고, 그 결과 실리콘 질화물은 웨이퍼 위에 증착한다.
스퍼터링 후에, 다음 단계(130)에서는 질소 가스를 잠그고, 실리콘 표면을 세정하기 위하여 2분 동안 아르곤 가스 유속을 20-100 sccm으로 올린다. 그 다음에, 모든 가스 및 전력은 차단시켜, 5분 동안 그 챔버를 냉각시킨 다음에 배출할 수 있다. 그 다음에, 이 디바이스를 스퍼터링 챔버로부터 꺼낸다. 창(window)들은 콘텍 및 게이트용 디바이스에서 에칭된다. 추가적인 공정 단계에는 디바이스의 표 면에 콘텍 및 게이트를 증착하고 리드(lead)를 부착하는 단계(단계 134)가 있다. 대안으로, 그 콘텍 및 게이트는 스퍼터링 챔버에서 유전층을 증착하기 전에 디바이스 상에 증착될 수 있다. 콘텍 및 게이트 위에 있는 유전층은 리드의 접속을 위하여 에칭될 수 있다.
종래의 게이트 대신에 T 게이트를 이용하는 실시예에 있어서, 트랜지스터 표면을 완전히 피복하는 데에는 몇가지 곤란한 점이 있다. 이것은 T 블록 스퍼터링된 재료의 상부가 T 게이트의 접지면 주위의 영역에 도달하는 것을 차단할 때 발생할 수 있는 쉐도우잉(shadowing)에 의한 것이다. 완전히 덮인 것을 확인하기 위하여, 트랜지스터는 비스듬하게 로딩되어 스퍼터링 증착동안에 회전될 수 있다.
임의의 증착 방법에 있어서, 증착 환경에서, 특히 스퍼터링 공정을 행하는 경우에 수소가 자유롭게 되는 것은 중요하다. 수소 원자들이 도펀트를 중화할 수 있는 반도체 재료로 확산한다. 이것은 도펀트를 비활성 상태로 남겨서, 그 반도체 재료는 절연되거나 성장 상태로서 반도체 재료에 약하게 도핑되게 한다. 이것은 신규의 FET 또는 HEMT에 대하여 중요한 성능 문제를 발생시킬 수 있다.
본 발명이 어떤 바람직한 배치를 참조로 매우 상세히 설명되었더라도, 다른 버젼들이 있을 수 있다. 따라서, 첨부된 청구 범위의 사상 및 범위는 명세서에 기술된 바람직한 버젼에 국한되는 것은 아니다.

Claims (41)

  1. 전계 효과 트랜지스터로서,
    고저항 비전도층(20)과,
    상기 비전도층(20) 위에 있는 장벽층(18)과,
    상기 장벽층(18)과 접촉하고, 상기 장벽층(18)의 표면의 일부분은 덮지 않는 각각의 소스 콘텍, 드레인 콘텍 및 게이트 콘텍(13, 14, 16)과,
    상기 콘텍들(13, 14, 16)사이의 상기 장벽층(18)의 표면에 형성되고, 도너 전자(68)를 갖는 전자 소스층(22)을 포함하는 것인 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 장벽층(18)은 양의 대전된 표면 트랩(69)을 갖고, 상기 도너 전자(68)는 상기 트랩(69)을 중화시키며 상기 트랩(69)보다 높은 에너지 상태를 갖는 것인 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 전자 소스층(22)은 유전 재료층인 것인 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 전자 소스층(22)은 전자장, 전압 또는 온도의 증가로 생성되는 응력에 의해 상기 장벽층(18)과 안정된 결합을 하는 것인 전계 효과 트랜지스터.
  5. 제1항에 있어서, 상기 장벽층(22)의 표면은 실질적으로 손상이 없는 것인 전계 효과 트랜지스터.
  6. 제1항에 있어서, 사파이어 또는 실리콘 카바이드의 기판(11)을 더 포함하고, 상기 기판(11)은 상기 장벽층(18)과 대향 형성된 상기 비전도층(20)에 인접한 것인 전계 효과 트랜지스터.
  7. 제6항에 있어서, 상기 비전도층(20)과 상기 기판(11) 사이에 버퍼층(12)을 더 포함하는 것인 전계 효과 트랜지스터.
  8. 제1항에 있어서, 상기 비전도층(20) 및 상기 장벽층(18)은 3족 질화물 반도체 재료로 형성되는 것인 전계 효과 트랜지스터.
  9. 제1항에 있어서, 상기 장벽층(38)은 상기 비전도층(34)보다 넓은 에너지 밴드갭을 갖고, 상기 장벽층(38)과 비전도층(34) 사이에 2차원 전자 가스(2DEG)(42)를 더 포함하는 것인 전계 효과 트랜지스터.
  10. 트랜지스터의 표면에 전자 소스층(108)을 갖는 트랜지스터(101)를 제조하는 방법에 있어서,
    상기 트랜지스터를 스퍼터링 챔버에 놓는 단계(126)와,
    상기 스퍼터링 챔버내의 상기 트랜지스터 상의 상기 전자 소스층(108)을 스퍼터링하는 단계(128)와,
    상기 스퍼터링 챔버를 냉각시켜 배출하는 단계(130)와,
    상기 스퍼터링 챔버로부터 상기 트랜지스터를 꺼내는 단계(130)를 포함하는 것인 트랜지스터 제조 방법.
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