KR100691062B1 - 반도체 장치, 반도체 칩, 반도체 장치의 제조 방법 및전자기기 - Google Patents

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세이코 엡슨 가부시키가이샤
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Abstract

본 발명의 반도체 장치는, 기판과, 외부 접속 전극과, 제 1 도전층 및 제 1 도전층 위에 마련된 구리로 이루어지는 제 2 도전층을 갖는 범프와, 랜드를 갖는 배선 기판과, 도전성 입자가 분산된 절연 재료를 포함하되, 도전성 입자가 범프와 랜드 사이를 접속하고, 제 2 도전층과 랜드 둘 다에 침투되는 도전성 입자에 의해서 전기적 접속이 확립되는 반도체 칩을 구비한다.

Description

반도체 장치, 반도체 칩, 반도체 장치의 제조 방법 및 전자기기{SEMICONDUCTOR DEVICE, SEMICONDUCTOR CHIP, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND ELECTRONIC APPARATUS}
도 1은 본 발명의 실시예 1에 따른 반도체 칩을 개략적으로 나타낸 개략 단면도,
도 2는 본 발명의 실시예 1에 따른 반도체 장치를 개략적으로 나타내는 개략 단면도,
도 3(a) 내지 도 3(f)는 도 2에 도시된 반도체 장치의 제조 단계의 일 예를 나타내는 개략 단면도,
도 4는 본 발명의 실시예 2에 따른 반도체 칩을 개략적으로 나타내는 개략 단면도,
도 5는 본 발명의 실시예 3에 따른 반도체 칩을 개략적으로 나타내는 개략 단면도,
도 6은 본 발명의 실시예에 따른 전자 기기를 개략적으로 나타내는 사시도.
도면의 주요 부분에 대한 부호의 설명
1, 3 : 반도체 칩 2 : 반도체 장치
10 : 기판 11 : 외부 접속 전극
20 : 배선 기판 12 : 패시베이션막
13 : 제 1 도전층 13; : 제 3 도전층
15 : 제 2 도전층 20 : 배선 기판
21 : 랜드 30 : 도전성 입자
31 : 이방 도전성 수지 40 : 범프
본 발명은, 반도체 장치, 반도체 칩, 반도체 장치의 제조 방법, 전자기기에 관한 것으로서, 특히 플립 칩 실장 기법에 적합한 반도체 칩에 관한 것이다.
2003년 12월 5일자로 출원된 일본 특허 출원 제2003-407386호와, 2004년 10월 20일자로 출원된 일본 특허 출원 제2004-305519호에 근거하여 우선권을 주장하며, 그 내용을 참조로써 본 명세서에 포함한다.
현재, 휴대 전화기나 노트북 컴퓨터 등의 휴대형 전자 기기의 크기, 폭, 무게 및 제조 비용의 저감이 강하게 요구되고 있다. 그러한 요구를 충족하기 위해서, 다양한 전자기기에 사용되는 반도체 칩의 고집적화가 고려되었고, 여러 반도체 실장 기법이 연구 및 개발되어 왔다.
능률적이면서도 확실하게 수지로 밀봉할 수 있는 반도체 칩 실장 기법으로서, 예를 들어, 일본 미심사 특허 출원 공개 제2000-286299호 공보에 개시된 바와 같이, 플립 칩 실장 기법이 제안되었다. 이 방법에서, 니켈 및 금으로 이루어진 범프가 반도체 칩 상에 마련되고, 반도체 칩 및 배선 기판이 이방 도전성 수지층을 통해 전기적으로 접속된다.
그러나, 이 기법은 문제점이 있다. 배선 기판과 양호한 전기적 접속을 확실히 하기 위해서, 이방 도전성 수지층에 포함된 도전성 입자가 반도체 칩 상에 마련된 범프의 표면을 형성하는 금층에 침투될 필요가 있다. 따라서, 금층을 충분한 두께로 형성해야되므로 제조 비용의 저감에 한계가 있다.
본 발명은 상술한 문제점을 고려하여 착안한 것으로서, 그 목적은 저렴한 비용으로 제조할 수 있고 양호한 전기적 접속을 확립할 수 있는, 신뢰성 높은 반도체 장치 및 반도체 칩과, 반도체 장치의 제조 방법, 그리고 그 반도체 장치를 갖는 전자 기기를 제공하는 데 있다.
상술한 문제점을 해소하기 위해서, 본 발명에 따른 반도체 장치는, 기판과, 외부 접속 전극과, 제 1 도전층 및 제 1 도전층 상에 마련된 구리로 이루어지는 제 2 도전층을 갖는 범프를 구비하는 반도체 칩과, 랜드를 갖는 배선 기판과, 상기 범프와 상기 랜드 사이를 접속하는 도전성 입자가 분산된 절연성 재료를 포함하되, 상기 제 2 도전층과 상기 랜드 둘 다에 침투하는 도전성 입자에 의해서 전기적 접속이 확립된다.
상술한 반도체 장치에 있어서, 도전성 입자가 단순히 제 2 도전층에 접촉하는 것이 아니라 제 2 도전층의 구리로 도전성 입자가 침투하기 때문에, 넓은 접촉 영역을 확보하여 저항이 낮은 전기적 접속을 제공할 수 있다. 또한, 제 2 도전층과 도전성 입자의 전기적 접속은 온도 변화에 의한 절연 재료의 팽창 수축이나 진동 등에 대한 저항력을 갖게 된다. 따라서, 신뢰성 있는 전기적 접속을 갖는 반도체 장치를 저렴한 비용으로 제공할 수 있다. 또한, 이 반도체 장치에 있어서, 범프의 표면층 내의 구리와 배선 기판 상의 랜드 사이에 도전성 입자가 단단하게 유지되기 때문에 안정적인 전기적 접속이 보장된다. 따라서, 신뢰성 있는 전기적 접속을 갖는 반도체 장치를 저렴한 비용으로 제공할 수 있다.
상술한 반도체 장치에 있어서, 제 2 도전층의 두께는, 도전성 입자가 제 2 도전층으로의 침투 깊이가 전기적 접속을 확립하기에 충분하도록 선택되는 것이 바람직하다. 예를 들어, 제 2 도전층의 두께는, 제 2 도전층으로의 도전성 입자의 침투 깊이가 도전성 입자의 입자 크기의 1/4 이상이 되도록 형성할 수도 있다. 일반적으로, 반도체 칩상의 범프 및 배선 기판 상의 랜드는 평탄한 표면이 아니라 울퉁불퉁한 표면을 갖고 있다. 만약 제 2 도전층으로의 도전성 입자의 침투 깊이가 도전성 입자의 입자 크기의 1/4보다 작으면, 고르지 못한 분포로 인해 접촉 영역이 보다 작아지기 때문에, 양호한 전기적 접속이 확보되지 못할 수도 있다. 반대로, 제 2 도전층으로의 도전성 입자의 침투 깊이가 도전성 입자의 입자 크기의 1/4 이상이면, 큰 접촉 면적이 확보되고 고르지 못한 데 따른 영향은 완화된다. 그 결과, 배선 기판 상의 랜드와 양호한 전기적 접속을 확립할 수 있어, 장치의 신뢰성을 개선할 수 있다.
상술한 반도체 장치에 있어서, 제 2 도전층의 두께는, 제 2 도전층으로의 도전성 입자의 침투 깊이가 도전성 입자의 입자 크기의 1/2 이상이 되게 하여, 범프와 랜드가 직접 접촉하도록 형성할 수도 있다. 도전성 입자가 제 2 도전층과 배선 기판 상의 랜드 사이에 확실하게 유지되기 때문에 안정적인 전기적 접속이 보장된다. 따라서, 양호한 전기적 접속이 확립될 수 있어 장치의 신뢰성이 개선된다.
상술한 반도체 장치에 있어서, 제 1 도전층과 제 2 도전층 사이에 촉매를 배치할 수도 있다. 소정의 재료의 조합이 제 1 도전층과 제 2 도전층에 이용되는 경우, 제 1 도전층과 제 2 도전층이 밀착되지 않을 수도 있다. 이 경우, 제 2 도전층이 벗겨지는 등의 문제가 발생될 수도 있다. 제 1 도전층과 제 2 도전층 사이에 촉매가 마련되면, 촉매를 적절히 선택함으로써 제 1 도전층과 제 2 도전층의 접합을 개선할 수 있다.
상술한 반도체 장치는, 기판 상에 형성되며 외부 접속 전극 상에 개구를 갖는 패시베이션막을 더 포함할 수도 있다. 제 1 도전층은 개구에 패시베이션막의 두께 이하의 두께로 형성될 수도 있다. 즉, 제 1 도전층이 패시베이션막에 마련된 개구내에만 형성될 수도 있다. 패시베이션막 위에도 딱딱한 재료로 이루어진 제 1 도전막이 형성되어 있으면, 반도체 칩을 가압하여 배선 기판 상에 실장할 때 패시베이션막에 응력이 집중되어 크랙이 발생될 수도 있다. 반대로, 패시베이션막에 마련된 개구내에만 제 1 도전층이 형성되어 있는 경우, 구리로 이루어지는 제 2 도전층만 패시베이션막 상에 형성된다. 따라서, 반도체 칩을 가압하여 배선 기판 상에 실장할 때 패시베이션막에 가해지는 응력을 구리의 유연성에 의해 완화할 수 있다. 따라서, 패시베이션막에 발생되는 크랙 등의 손상을 억제할 수 있어, 신뢰성이 높은 반도체 칩을 실현할 수 있다.
상술한 반도체 장치에 있어서, 제 1 도전층은 도전성 입자의 경도 이상의 경도를 갖는 재료를 함유할 수도 있다. 또한, 도전성 입자는 제 2 도전층을 구성하는 구리보다 높은 경도를 갖는 재료를 함유할 것이다. 이에 따라, 도전성 입자는 제 1 도전층에는 침투되지 못하지만, 제 2 도전층에는 침투되기 때문에, 도전성 입자가 완전히 범프 안으로 매립되는 것을 방지한다. 따라서, 전기적 접속의 신뢰성이 개선된다.
본 발명은, 기판과, 상기 기판 상에 형성된 외부 접속 전극과, 상기 외부 접속 전극에 전기적으로 접속되고, 제 1 도전층 및 상기 제 1 도전층 위에 마련된 구리로 이루어지는 제 2 도전층을 갖는 범프와, 상기 외부 접속 전극 상에 개구를 갖는 패시베이션막을 구비하되, 상기 제 1 도전층은 상기 패시베이션막에 마련된 개구내에서 상기 외부 접속 전극의 전면(front surface)에 접촉하고, 상기 패시베이션막의 전면에는 접촉하지 않는 반도체 칩에 관한 것이다.
니켈 등의 딱딱한 재료로 이루어지는 제 1 도전층이 패시베이션막 위에도 형 성되는 경우, 반도체 칩을 가압하여 배선 기판 상에 실장할 때에 패시베이션막 상에 응력이 집중되어 크랙이 발생할 수도 있다. 반대로, 제 1 도전층을 패시베이션막에 마련된 개구내에만 형성하여, 제 1 도전층은 패시베이션막의 전면에 접촉하지 않고, 구리로 이루어지는 제 2 도전층만 패시베이션막 상에 마련한다. 따라서, 반도체 칩을 가압하여 배선 기판 상에 실장할 때에 패시베이션막에 가해지는 응력을 구리의 유연성에 의해 완화할 수 있다. 따라서, 패시베이션막에 크랙이 발생하는 등의 손상을 방지할 수 있어, 신뢰성이 높은 반도체 칩을 실현할 수 있다.
상술한 반도체 칩에 있어서, 상기 제 1 도전층과 상기 제 2 도전층 사이에 촉매를 배치할 수도 있다. 촉매는 제 1 도전층과 제 2 도전층의 밀착성을 개선할 수 있다. 촉매로서는, 예컨대 팔라듐을 이용할 수 있다.
상술한 반도체 칩에 있어서, 또한, 상기 패시베이션막에 마련된 개구내의 상기 외부 접속 전극의 두께는 0.2㎛로 하면 좋다. 외부 접속 전극이 충분한 두께를 갖는 것에 의해, 본딩시에 외부 접속 전극 아래에 위치한 기판에 손상이 미치는 것을 감소시킬 수 있다.
상술한 반도체 칩에 있어서, 상기 제 1 도전층보다 유연한 제 3 도전층을 상기 제 1 도전층과 상기 제 2 도전층 사이에 마련할 수도 있다. 제 3 도전층은 본딩 중에 외부 접속 전극 아래에 위치한 기판에 손상이 미치는 것을 감소시킬 수 있다.
본 발명은, 제 1 도전층을 포함하는 범프를 갖는 반도체 칩과, 랜드를 갖는 배선 기판을 포함하는 반도체 장치의 제조 방법에 관한 것으로서, 구리로 이루어지 며 상기 범프의 일부를 형성하는 제 2 도전층을 상기 제 1 도전층 상에 마련하는 단계와, 상기 제 2 도전층을 갖는 상기 범프와 상기 랜드 사이에 도전성 입자가 분산된 절연성 재료를 배치하는 단계와, 상기 제 2 도전층과 상기 랜드 둘 다에 도전성 입자를 침투시켜 상기 범프와 상기 랜드 사이를 전기적으로 접속하도록 상기 랜드에 대하여 상기 범프를 가압하는 단계를 포함한다.
상술한 제조 방법에 의해 제조된 반도체 장치는, 범프의 표면층의 구리와 배선 기판 상의 랜드 사이에 도전성 입자가 확실하게 유지되므로, 안정적인 전기적 접속이 유지된다. 따라서, 본 발명의 반도체 장치의 제조 방법에 따르면, 전기적 접속을 신뢰할 수 있는 반도체 칩을 저렴한 비용으로 제공할 수 있다.
상술한 반도체 장치의 제조 방법은, 제 1 도전층과 제 2 도전층 사이에 촉매를 배치하는 단계를 더 포함할 수도 있다. 촉매를 적절히 선택함으로써 제 1 도전층과 제 2 도전층의 밀착성을 개선할 수 있다.
상술한 반도체 장치의 제조 방법에 있어서, 상기 제 1 도전층과 상기 제 2 도전층 중 적어도 하나는 무전해 도금법으로 형성할 수도 있다. 무전해 도금법을 사용하면, 높이 격차가 작은 범프를 형성할 수 있으므로, 신뢰성이 높은 반도체 장치를 저렴하게 제공할 수 있다.
본 발명에 따른 전자기기는 상기 반도체 장치를 구비함으로써, 신뢰성이 높은 전자기기를 저렴하게 제공할 수 있다.
이하, 도면을 참조하여 본 발명의 여러 실시예를 설명한다. 본 발명의 범주는 특허청구의 범위에 의해서 규정되며, 이들 실시예들에 의해서 규정되지 않는다. 또한, 실시예의 구성 요소 전체가 클레임에서 규정하는 대상물에 반드시 필요한 것은 아니다.
(실시예 1)
도 2는 실시예 1에 따른 반도체 장치를 개략적으로 나타내는 개략 단면도이다.
반도체 장치(2)는, 반도체 칩(1)과, 복수의 랜드(21)가 배치된 배선 기판(20)과, 도전성 입자(30)가 분산된 이방 도전성 수지층(31)을 포함한다.
도 1은 실시예 1에 따른 반도체 칩을 개략적으로 나타내는 개략 단면도이다.
반도체 칩(1)은, 예컨대 실리콘으로 이루어지는 기판(10)의 한쪽에 마련되는 복수의 외부 접속 전극(11)과, 제 1 도전층(13) 및 함께 적층되는 제 2 도전층(15)을 갖는 범프(40)를 포함한다. 제 1 도전층(13)은, 예를 들어 니켈로 이루어지고, 10∼25㎛ 범위 내의 두께를 가지며, 바람직하게는 15㎛ 정도이다. 제 2 도전층(15)은 구리로 이루어지고, 대략 5㎛의 두께를 갖는다. 외부 접속 전극(11)은 기판(10)에 형성된 집적 회로(도시하지 않음)와 전기적으로 접속된 전극이며, 알루미늄 또는 구리로 이루어진다.
또한, 외부 접속 전극(11)이 배치된 기판(10)의 일 측 상에 실리콘의 산화막으로 이루어지는 패시베이션막(12)이 형성된다. 패시베이션막(12)에 개구(12a)가 마련되어 외부 접속 전극(11)의 일부가 노출된다. 개구(12a)는 외부 접속 전극(11)의 중앙부가 노출되도록 규정된다. 이 경우, 외부 접속 전극(11)의 에지는 패 시베이션막의 일부에 의해 피복된다. 즉, 외부 접속 전극(11)이 배치된 기판(10)의 일측 상에는 외부 접속 전극(11)의 적어도 일부가 노출되고, 외부 접속 전극(11)의 나머지는 패시베이션막(12)으로 피복된다.
팔라듐 등으로 이루어지는 촉매(도시하지 않음)가 제 1 도전층(13)과 제 2 도전층(15) 사이에 배치된다. 이 촉매는 니켈로 이루어지는 제 1 도전층(13)과 구리로 이루어지는 제 2 도전층(15)의 밀착성을 개선하여 상호 접속의 신뢰성을 향상시킨다.
배선 기판(20)은 예를 들어, 폴리이미드 수지, 폴리에스테르막 등으로 이루어지는 탄성적인 기판이지만 이것으로 한정되지 않는다. 배선 기판(20)은 유리에폭시 기판, 세라믹 기판 등의 단단한 기판이라도 좋다. 또한, 랜드(21)는 예컨대 구리로 이루어지지만, 구리와 마찬가지로 전기 저항율이 낮은 은으로 이루어질 수도 있다.
이방 도전성 수지층(31)은 열경화성 수지, 예를 들어 에폭시로 이루어지고, 범프(40)가 배치된 반도체 칩(1)의 일측과 랜드(21)가 마련된 배선 기판(20)의 일 측 사이에 유지되어, 반도체 칩(1)과 배선 기판(20)을 밀봉 및 접착한다. 또한, 도전성 입자(30)는 제 2 도전층(15)을 이루는 구리보다 경도가 높은 재료, 예를 들어 니켈로 이루어진다. 도전성 입자(30)의 입자 크기는 0.2∼5㎛의 범위 내에 있으며, 바람직하게는 4㎛ 정도이다. 본 명세서에서 사용하는 "도전성 입자의 입자 크기"는 도전성 입자의 입자 크기를 나타낸다.
범프(40)의 가장 바깥층인 제 2 도전층(15)과 랜드(21)가 접촉된다. 제 2 도전층(15)과 랜드(21) 사이에 유지되는 도전성 입자(30)는 제 2 도전층(15)과 랜드(21) 양쪽으로 침투된다. 즉, 도전성 입자(30)가 범프(40)와 랜드(21) 사이에 유지될 때, 니켈이 구리보다 단단하므로, 니켈로 이루어지는 도전성 입자(31)가 구리로 이루어지는 제 2 도전층(15)에 침투되어 포착된다. 제 2 도전층(15)의 두께는 도전성 입자(30)가 제 2 도전층(15)으로 침투되어 전기적 접속을 확보할 수 있도록 선택된다. 제 2 도전층(15)으로의 도전성 입자(30)의 침투 깊이는 대략 5㎛로 설정되어, 본 실시예에서 1㎛ 이상인, 도전성 입자(30)의 입자 크기의 적어도 1/4 이상이 되게 한다. 본 명세서에서 "도전성 입자의 침투 깊이"라는 용어는 제 2 도전층으로 도전성 입자가 침투되는 평균 거리를 나타낸다. 또한, 범프(40)와 랜드(21)가 직접 접촉하는 상태에서 도전성 입자(30)가 범프(40)와 랜드(21) 사이에 유지되면, 도전성 입자(30)의 입자 크기의 1/2 이상, 본 실시예에서는 2㎛ 이상으로 제 2 도전층(15)에 도전성 입자(30)가 침투되게 할 수 있다. 따라서, 도전성 입자(30)를 거쳐서 범프(40)와 랜드(21)가 전기적으로 접속되어 있다.
또, 제 1 도전층(13)은 도전성 입자(30)의 경도 이상의 경도를 갖는 재료로 이루어질 수도 있음에 유의해야 한다. 그렇게 함으로써, 도전성 입자(30)가 범프(40)에 완전히 매립되는 것을 방지할 수 있어, 전기적 접속의 신뢰성이 개선된다.
이하, 도 2에 나타낸 반도체 장치(2)의 제조 공정에 대하여 설명한다. 도 3(a)∼도 3(f)는 반도체 장치(2)의 제조 공정의 개략 단면도이다. 도면에는 본 발명과 관련된 요소만을 도시한다.
도 3(a)에 도시하는 바와 같이, 집적 회로(도시하지 않음)가 형성된 실리콘 등으로 이루어지는 기판(10)을 마련한다. 기판(10)은 복수의 외부 접속 전극(11)을 포함한다. 외부 접속 전극(11)은 기판(10) 상에 형성된 집적 회로와 전기적으로 접속된 전극이며, 알루미늄 또는 구리 등으로 이루어진다.
다음에, 기판(10)의 외부 접속 전극이 마련되는 측 상에 패시베이션막(12)이 형성된다. 이 패시베이션막(12)은, 예를 들어 기판(10)의 기본적인 재료인 실리콘의 산화막(SiO2)이나 실리콘의 질화막(SiN), 폴리이미드 수지 등으로 이루어진다.
다음에, 각 외부 접속 전극(11) 상에 범프를 형성하는 단계를 설명한다. 도 3(b)에 도시하는 바와 같이, 외부 접속 전극(11)이 알루미늄으로 형성되어 있는 경우, 외부 접속 전극(11) 상에 아연산염 처리를 실시해서 표면의 알루미늄을 아연으로 치환 석출시켜, 아연으로 이루어지는 금속 피막(도시하지 않음)을 형성한다. 이어서, 제 1 도전층(13)을 외부 접속 전극(11) 상에 형성한다. 제 1 도전층은 예를 들어 니켈로 이루어지며, 무전해 도금법을 이용하여 형성할 수도 있다. 즉, 아연산염 처리된 외부 접속 전극(11)을 무전해 니켈 도금액에 담가, 아연으로 이루어지는 금속 피막과 니켈의 치환 반응에 의해서 니켈을 증착시킨다. 이 때, 제 1 도전층의 두께는 예를 들어 10∼25㎛ 정도이며, 보다 바람직하게는 15㎛ 정도이다. 본 실시예에 있어서, 버섯 형상의 범프가 마련되고, 마스크를 이용하지 않고 도전층을 형성한다. 그러나, 레지스트층을 갖는 마스크를 사용하여 직선 벽 형상(straight wall-type)의 범프를 형성할 수도 있음에 유의해야 한다.
다음에, 제 1 도전층(13) 상에 촉매를 배치한다. 촉매는 예를 들어 팔라듐으로 형성될 수 있다. 팔라듐을 배치하기 위해, 감광 활성법(sensitizing- activation method) 이나 촉매 가속법(catalyst-accelerator method)을 채용할 수도 있다.
다음에, 도 3(c)에 도시하는 바와 같이 제 2 도전층(15)을 형성한다. 제 2 도전층(15)은 예를 들어 구리로 이루어지며, 무전해 도금법을 이용하여 형성할 수도 있다. 구체적으로는, 구리 도금 액에 제 1 도전층(13)을 담근다. 제 1 도전층(13) 상에 배치되는 팔라듐이 촉매로서 작용하여 구리가 석출된다. 제 2 도전층(15)의 두께는 5㎛ 정도가 바람직하다. 촉매는 제 1 도전층과 제 2 도전층 사이의 밀착성을 높일 수 있다.
상술한 단계에 있어서, 각 외부 접속 전극(11) 상에 제 1 도전층(13)과 제 2 도전층(15)을 포함하는 범프를 형성하여, 반도체 칩(1)을 제작한다.
다음에, 도 3(d)에 도시하는 바와 같이, 배선 기판(20)을 준비하고, 그 일 표면 상에 복수의 랜드(21)를 형성한다. 이 배선 기판(20)의 랜드(21)가 마련되어 있는 표면 상에 이방 도전성 수지층(31)을 마련한다. 배선 기판(20)은 예컨대 폴리이미드 수지, 폴리에스테르막 등의 탄성적인 기판이지만, 이것으로 한정되지 않는다. 배선 기판(20)은 유리에폭시 기판, 세라믹 기판 등의 단단한 기판이라도 좋다. 또한, 랜드(21)는, 예를 들어 구리로 이루어지지만, 구리와 마찬가지로 전기 저항율이 낮은 은으로 이루어지는 도전층일 수도 있다.
이방 도전성 수지층(31)은 열경화성 수지, 예컨대 풀류의(paste-like) 에폭시 수지로 이루어지며, 점착성을 갖는다. 이방 도전성 수지층(31)은 스크린인쇄법이나 디스펜스법을 이용하여 배선 기판(20) 상에 마련된다. 또, 이방 도전성 수지 (31)는 배선 기판(20) 상에 수지막을 붙여 형성할 수도 있다. 또한, 이방 도전성 수지층(31)에는 복수의 도전성 입자(30)가 분산된다.
다음에, 도 3(e)에 도시하는 바와 같이, 도 3(c)에 나타낸 반도체 칩(1)을 상하 반전시켜 이방 도전성 수지층(31)이 마련된 배선 기판(20)에 대향 배치한다. 구체적으로는, 전기적 접속이 확립될 배선 기판(20) 상의 랜드(21)에 범프(40)를 대향 배치하고, 이방 도전성 수지층의 점착 특성을 이용하여 반도체 칩(1)을 이방 도전성 수지층(31)에 임시로 접착한다. 평탄한 가압면을 갖는 열 가압 수단(50)은 도전성 수지층(31)의 경화 온도로 가열된다. 열 가압 수단(50)의 가압면을 배선 기판(20)과 평행하게 배치하는 한편, 평탄한 가압면으로 압력을 가하여 반도체 칩(1)을 배선 기판(20)에 대하여 누른다.
그 결과, 도 3(f)에 도시한 바와 같이, 범프(40)가 배선 기판(20) 상에 마련된 랜드(21)에 접촉하는 위치까지 범프(40)에 의해서 이방 도전성 수지(31)가 옮겨진다. 범프(40)의 가장 바깥층인 제 2 도전층(15)과 랜드(21) 사이에 이방 도전성 수지층(31)에 포함된 도전성 입자(30)가 유지된다. 이 때, 도전성 입자(30)는 구리로 이루어지는 제 2 도전층(15)의 경도보다 높은 경도를 갖기 때문에, 도전성 입자(30)가 제 2 도전층(15)으로 침투된다. 제 2 도전층(15)에 대한 도전성 입자(30)의 침투 깊이는 적어도 도전성 입자(30)의 입자 크기의 1/4 이상이 되도록, 예를 들어 대략 1㎛의 침투 깊이가 되도록 설정된다. 또한, 범프(40)와 랜드(21)가 직접 접촉하는 상태에서 도전성 입자(30)가 범프(40)와 랜드(21) 사이에 유지되는 경우, 본 실시예에서 2㎛ 이상의 침투 깊이인, 도전성 입자(30)의 입자 크기의 1/2 이상의 침투 깊이로 도전성 입자(30)가 제 2 도전층(15)에 침투될 수 있다. 동시에, 도전성 입자(30)는 구리나 은으로 이루어지는 랜드(21)에 침투된다. 그 결과, 범프(40)와 랜드(21) 사이에서, 접촉 저항이 낮고, 신뢰성이 높고, 온도 변화에 의한 수지의 팽창 수축, 진동의 영향을 방지하는 전기적 접속을 확립할 수 있다.
또, 본 실시예에 있어서, 반도체 칩(1)을 배선 기판(20)에 수직으로 눌러 가압할 때에, 초음파 진동에 의해 발생되는 미소 진동을 가할 수도 있다. 이렇게 함으로써, 도전성 입자(30)가 구리로 이루어지는 제 2 도전층(15)과 랜드(21)의 표면에 형성되는 산화막으로 쉽게 잘라, 보다 양호한 전기적 접속을 확보하도록 한다.
이 다음, 이방 도전성 수지층(31)은 범프(40)와 랜드(21)의 전기적 접속을 유지한 상태에서 열 경화하여, 반도체 칩(1)과 배선 기판(20)을 밀봉 및 접합한다.
상술한 바와 같이, 본 실시예에 의하면, 도전성 입자(30)가 구리로 이루어지는 제 2 도전층(15)과 배선 기판(20) 상에 마련되는 랜드(21)의 둘 다에 침투되기 때문에, 접촉 영역이 증가하여 저 저항의 전기적 접속을 제공한다. 또한, 범프(40)와 배선 기판(20) 상에 마련된 랜드(21) 사이에 도전성 입자(30)가 유지되기 때문에, 상호 접속이 온도 변화에 의한 절연 재료의 팽창 수축이나 진동 등의 영향을 받기 어렵게 된다. 따라서, 우수한 전기적 접속을 갖는 반도체 칩을 저렴한 비용으로 제공할 수 있다. 또한, 무전해 도금법을 이용하여 범프(40)를 형성하기 때문에, 높이의 격차가 보다 작은 범프를 형성할 수 있다.
(실시예 2)
다음에, 본 발명에 따른 반도체 칩의 실시예 2에 대하여 설명한다. 도 4는 실시예 2의 반도체 칩을 개략적으로 나타내는 개략 단면도로서, 도 1에 도시된 실시예 1에 대응한다. 실시예 2의 반도체 칩(3)은 제 1 도전층(13)과 제 2 도전층(15)을 포함하는 범프(40)를 포함하고, 범프(40)는 실리콘으로 이루어지는 기판(10)의 일측 상에 배치된 복수의 외부 접속 전극(11) 각각의 위에 마련된다. 제 1 도전층(13)이 패시베이션막(12)의 개구(12a) 내에 마련되고, 제 1 도전층(13)이 패시베이션막(12)의 두께 이하의 두께로 형성되어 있다는 점에서, 본 실시예 2는 실시예 1과 다르다. 즉, 제 1 도전층(13)이 패시베이션막(12)의 개구(12a) 내에만 형성된다. 제 1 도전층(13)은 패시베이션막(12)의 개구(12a) 내의 외부 접속 전극(11)의 전면(11F)과 접촉되고, 패시베이션막(12)의 전면에는 접촉되지 않는다. 도면에 있어서, 도 1과 동일한 구성 요소에는 동일한 참조 부호를 부여하고 그 설명을 생략한다.
패시베이션막(12)은, 예컨대 실리콘의 산화물로 이루어지고, 대략 1∼3㎛ 범위 내의 두께, 바람직하게는 대략 1.5㎛의 두께를 갖는다. 제 1 도전층(13)은 예컨대 니켈로 이루어지고, 외부 접속 전극(11)에 전기적으로 접속된다. 제 1 도전층(13)의 두께는 패시베이션막(12)의 두께인 대략 1.5㎛이어서, 제 1 도전층(13)과 이제 1 도전층(13)을 둘러싸는 패시베이션막(12)이 동일 평면으로 형성하는 것이 바람직하다.
본 실시예에 의하면, 패시베이션막(12)의 전면(12F) 상에 구리로 이루어지는 제 2 도전층(15)만 형성되기 때문에, 반도체 칩(2)을 가압하여 배선 기판(20)에 실장할 때에 패시베이션막(12)에 가해지는 응력을 구리의 유연성에 의해 완화할 수 있다. 따라서, 패시베이션막(12)에 크랙 등의 손상이 발생하는 것을 방지할 수 있어, 신뢰성이 높은 반도체 칩을 실현할 수 있다.
본 실시예에 있어서도, 제 1 도전층(13)과 제 2 도전층(15) 사이에는, 예컨대 팔라듐으로 이루어지는 촉매(도시하지 않음)가 배치된다. 이 촉매에 의해, 니켈로 이루어지는 제 1 도전층(13)과 구리로 이루어지는 제 2 도전층(15)의 밀착성을 높일 수 있다.
(실시예 3)
도 5는 본 발명의 실시예 3에 따른 반도체 장치의 단면도이다. 도 5에 도시된 바와 같이, 제 1 도전층(13)과 제 2 도전층(15) 사이에, 제 1 도전층(13)보다 유연한 제 3 도전층(13')을 마련할 수도 있다. 본 실시예에 있어서, 제 1 도전층(13)은 니켈(Ni)로 이루어지고, 제 3 도전층(13')은 니켈보다 유연한 금속인 금(Au)으로 이루어진다. 이 제 3 도전층(13')에 의해 본딩 중에 외부 접속 전극(11)의 아래에 배치되는 기판(10)에 대한 손상(실리콘 크랙)을 감소시킬 수 있다. 또한, 금으로 이루어지는 제 3 도전부(13')은 제 1 도전층(13) 등의 산화를 방지할 수도 있다. 제 3 도전층(13')은 상술한 실시예에서의 촉매로서 작용할 수도 있다.
상술한 실시예에 있어서, 패시베이션막(12)의 개구(12a) 내에 마련되는 외부 접속 전극(11)의 두께는 O.2㎛ 이상인 것이 바람직하다. 알루미늄(Al)으로 이루어 지는 외부 접속 전극(11)은 충분한 두께를 갖기 때문에, 본딩 중에 외부 접속 전극(11) 아래에 배치된 기판(10)에 대한 손상(실리콘 크랙)을 감소시킬 수 있다.
도 6에 본 실시예에 따른 반도체 장치를 갖는 전자기기의 예로서 휴대 전화(100)가 도시되어 있다. 도 2에 도시된 반도체 장치는 각 전자기기의 케이스 내부에 실장된다.
전자기기는 IC 카드나 휴대 전화로 한정되는 것이 아니라, 본 발명은 다양한 전자기기에 적용될 수 있다. 예를 들어, 노트형 퍼스널 컴퓨터, PDA, 전자 수첩, 전자 탁상 계산기, 액정 프로젝터, 프린터를 포함하는 폭 넓은 전자기기에 적용할 수 있다.
본 발명의 바람직한 실시예가 위에서 설명되었지만, 이것은 단지 본 발명의 실시예로서 이해되어야 하며, 본 발명을 한정하는 것은 아니다. 본 발명의 사상 또는 범주로부터 이탈하지 않는 범위에서 추가, 생략, 대체 및 다른 변형이 이루어질 수 있다. 따라서, 본 발명은 상술한 설명에 의해서 한정되는 것이 아니라, 첨부된 특허청구범위의 범주에 의해서만 한정된다.
상술한 본 발명에 의하면, 저렴한 비용으로 양호한 전기적 접속 상태를 확보할 수 있는 신뢰성이 높은 반도체 칩, 반도체 장치, 그 반도체 장치의 제조 방법, 및 해당 반도체 장치를 구비한 전자기기를 제공할 수 있다.

Claims (16)

  1. 기판과, 외부 접속 전극과, 제 1 도전층 및 제 1 도전층 상에 마련된 구리로 이루어지는 제 2 도전층을 갖는 범프를 구비하는 반도체 칩과,
    랜드(land)를 갖는 배선 기판과,
    상기 범프와 상기 랜드 사이를 접속하는 도전성 입자가 분산된 절연성 재료
    를 포함하되,
    상기 제 2 도전층과 상기 랜드 둘 다에 침투하는 도전성 입자에 의해서 전기적 접속이 확립되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 도전층의 두께는 상기 도전성 입자가 상기 제 2 도전층에 침투하여 전기적 접속을 확립하도록 선택되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 도전층의 두께는, 상기 도전성 입자의 상기 제 2 도전층으로의 침투 깊이가 상기 도전성 입자의 입자 크기의 1/4이상이 되도록 선택되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 도전층의 두께는, 상기 범프와 상기 랜드가 직접 접촉되도록 상기 도전성 입자의 상기 제 2 도전층으로의 침투 깊이가 상기 도전성 입자의 입자 크기의 절반 이상이 되도록 선택되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 도전층과 상기 제 2 도전층 사이에 촉매가 배치되는 반도체 장치.
  6. 제 1 항에 있어서,
    기판 상에 형성되며 상기 외부 접속 전극 내에 개구를 갖는 패시베이션막을 더 포함하며, 상기 개구내에 상기 패시베이션막의 두께 이하의 두께를 갖는 상기 제 1 도전층이 형성되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 도전층은 상기 도전성 입자의 경도(hardness) 이상의 경도를 갖는 재료로 이루어지는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 도전성 입자는 상기 제 2 도전층을 이루는 구리보다 높은 경도를 갖는 재료를 함유하는 반도체 장치.
  9. 기판과,
    상기 기판 상에 형성된 외부 접속 전극과,
    상기 외부 접속 전극에 전기적으로 접속되며, 제 1 도전층 및 상기 제 1 도전층 위에 마련된 구리로 이루어지는 제 2 도전층을 갖는 범프와,
    상기 외부 접속 전극 상에 개구를 갖는 패시베이션막
    을 구비하고,
    상기 제 1 도전층은 상기 패시베이션막에 마련된 개구내에서 상기 외부 접속 전극의 전면(front surface)에 접촉되고, 상기 패시베이션막의 전면에는 접촉되지 않는 반도체 칩.
  10. 제 9 항에 있어서,
    상기 제 1 도전층과 상기 제 2 도전층 사이에 촉매가 배치되는 반도체 칩.
  11. 제 9 항에 있어서,
    상기 패시베이션막에 마련된 개구내의 상기 외부 접속 전극의 두께는 0.2㎛ 이상인 반도체 칩.
  12. 제 9 항에 있어서,
    상기 제 1 도전층과 상기 제 2 도전층 사이에 상기 제 1 도전층보다 유연한 제 3 도전층이 마련되는 반도체 칩.
  13. 제 1 도전층을 포함하는 범프를 갖는 반도체 칩과, 랜드를 갖는 배선 기판을 포함하는 반도체 장치의 제조 방법에 있어서,
    구리로 이루어지며 상기 범프의 일부를 형성하는 제 2 도전층을 상기 제 1 도전층 상에 마련하는 단계와,
    상기 제 2 도전층을 갖는 상기 범프와 상기 랜드 사이에 도전성 입자가 분산된 절연성 재료를 배치하는 단계와,
    상기 제 2 도전층과 상기 랜드 둘 다에 도전성 입자를 침투시켜 상기 범프와 상기 랜드 사이를 전기적으로 접속하도록 상기 랜드에 대하여 상기 범프를 가압하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 도전층과 상기 제 2 도전층 사이에 촉매를 배치하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 1 도전층과 상기 제 2 도전층중 적어도 하나는 무전해 도금 법(electroless plating)에 의해 형성되는 반도체 장치의 제조 방법.
  16. 청구항 1에 따른 반도체 장치를 포함하는 전자기기.
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