KR100646140B1 - 전기광학장치용 기판의 제조방법 및 전기광학장치용 기판,전기광학장치 및 전자기기 - Google Patents

전기광학장치용 기판의 제조방법 및 전기광학장치용 기판,전기광학장치 및 전자기기 Download PDF

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세이코 엡슨 가부시키가이샤
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Abstract

전기광학장치용 기판의 제조방법으로서, 기판 상에 용량의 하부 전극이 되는 하부 도전층, 용량의 유전체막이 되는 중간층 및 용량의 상부 전극이 되는 상부 도전층을 이 순서로 적층하는 동시에, 하부 도전층을 상부 도전층의 구성재료에 비하여 소정 종류의 에칭제에 대한 에칭 레이트가 낮은 재료로 형성하는 층 형성 공정과, 상부 도전층 상에 소정 평면패턴을 갖는 마스크를 형성하는 마스크 형성 공정과, 적어도 상부 도전층 및 하부 도전층에 대해서는 상기 에칭제를 사용하여 상기 마스크를 통한 에칭에 의해 상부 도전층, 중간층 및 하부 도전층을 패터닝하는 패터닝 공정과, 마스크를 박리하는 박리 공정을 구비함으로써, 신뢰성이 높은 용량을 기판 상에 간단하게 제조한다.
축적 용량, 하부 도전층, 상부 도전층, 중간층, 에칭 레이트

Description

전기광학장치용 기판의 제조방법 및 전기광학장치용 기판, 전기광학장치 및 전자기기{METHOD OF MANUFACTURING SUBSTRATE FOR ELECTRO-OPTICAL DEVICE, SUBSTRATE FOR ELECTRO-OPTICAL DEVICE, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
도 1 은 전기광학장치의 전체 구성을 나타내는 평면도.
도 2 는 도 1 의 H-H' 단면도.
도 3 은 전기광학장치의 화상표시영역을 구성하는 매트릭스형으로 형성된 복수의 화소부에서의 각종 소자, 배선 등의 등가회로.
도 4 는 데이터선, 주사선, 화소전극 등이 형성된 TFT 어레이 기판의 서로 인접하는 복수의 화소군의 평면도.
도 5 는 도 4 중 축적용량의 구성을 나타내기 위해 일부의 구성요소를 추출하여 그린 평면도.
도 6 은 도 4 의 A-A' 단면도.
도 7 은 제 1 실시형태에 관한 전기광학장치의 제조방법을 순서대로 나타내는 제조공정도 (그 1).
도 8 은 제 1 실시형태에 관한 전기광학장치의 제조방법을 순서대로 나타내는 제조공정도 (그 2).
도 9 는 제 1 실시형태에 관한 전기광학장치의 제조방법을 순서대로 나타내는 제조공정도 (그 3).
도 10 은 도 9 에 나타낸 공정에서 형성되는 축적용량의 단부 형상을 설명하기 위한 부분 확대도.
도 11 은 제 1 실시형태에 관한 전기광학장치의 제조방법을 순서대로 나타내는 제조공정도 (그 4).
도 12 는 제 1 실시형태에 관한 전기광학장치의 제조방법의 변형예를 나타내는 제조공정도.
도 13 은 도 12 에 계속되는 제조공정도.
도 14 는 제 2 실시형태에 관한 전기광학장치의 제조과정에서 형성되는 축적용량의 단부 형상을 설명하기 위한 부분 확대도.
도 15 는 제 2 실시형태에 관한 전기광학장치의 제조과정에서 도 15 에 나타낸 축적용량이 형성된 모양을 나타내는 제조공정도.
도 16 은 전기광학장치를 적용한 전자기기의 일례인 프로젝터의 구성을 나타내는 단면도.
도 17 은 전기광학장치를 적용한 전자기기의 일례인 PC 의 구성을 나타내는 단면도.
도 18 은 전기광학장치를 적용한 전자기기의 일례인 휴대전화의 구성을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명*
10 : TFT 어레이 기판
70, 70A : 축적용량(Storage Capacitor)
71, 72 : 하부 전극 75, 76 : 유전체막
300, 302 : 용량전극
본 발명은, 예를 들어 액정장치 등의 전기광학장치에 사용되는, 기판 상에 용량을 구비한 전기광학장치용 기판의 제조방법 및 그 전기광학장치용 기판, 그 전기광학장치용 기판을 구비한 전기광학장치 및 예를 들어 액정 프로젝터 등의 전자기기, 그리고 반도체장치 일반에 사용되는, 기판 상에 용량을 구비한 반도체장치용 기판의 제조방법 및 그 반도체장치용 기판의 기술분야에 관한 것이다.
이 종류의 전기광학장치용 기판의 제조방법에서는, 용량 (capacitor) 을 기판 상에 제조할 때에는 먼저 기판 상에 하부 도전층, 유전체막이 되는 중간층 및 상부 도전층을 이 순서로 적층한다. 그리고, 형성해야 할 용량의 평면형상에 일치하는 하나의 마스크를 사용한 에칭으로 동일 형상을 갖는 하부 전극, 유전체막 및 상부 전극이 적층 형성된 용량을 형성한다.
한편, 상부 전극이 하부 전극보다도 작은 용량이나 반대로 하부 전극이 상부 전극보다도 작은 용량을 기판 상에 형성하는 기술도 개발되어 있다. 이 경우에는, 전극별로 복수의 마스크를 이용한 에칭으로 상이한 형상을 갖는 하부 전극 및 상부 전극이 적층 형성된 용량을 형성한다.
그러나, 상부 전극과 하부 전극의 평면형상이 상이하도록 제조하는 기술에 의하면, 상이한 평면형상의 패터닝을 위해 복수의 마스크를 사용하기 때문에 제조 공정이 복잡 고도화된다. 즉, 일반적으로 하나의 마스크를 작성하기 위해서는, 레지스트를 일면에 형성한 후 이것을 포토리소그래피 및 에칭의 수법에 의해 패터닝하기 때문에, 복수의 마스크를 사용하면 이들 공정을 복수 회 반복해야 한다. 또한, 각각의 마스크를 사용할 때마다 얼라인먼트 부정합이나 치수 편차 등이 발생하기 때문에 제조불량의 원인이 증가하는 결과가 되어, 장치 수율은 그 성질상 저하할 수밖에 없다.
또한, 상부 전극과 하부 전극의 평면형상을 현저하게 상이하도록 제조하였다면, 실제로 용량으로 기능하는 영역은 상부 전극과 하부 전극이 유전체막을 통하여 서로 대향하는 영역이 분명하기 때문에, 결국 용량의 형성영역을 증대시키면서 상대적으로 용량치 (capacitance) 를 낮추고 있는 것이 분명하다. 그래서, 상부 전극과 하부 전극의 대소차를 작게 한다고 해도 2 종류 크기의 마스크를 사용하는 방법으로는 패턴의 미세화에 한계가 있어, 형성면적에 알맞한 용량치를 얻는 것이 곤란하다. 즉, 한정된 기판 상 영역에 이러한 상부 전극과 하부 전극의 평면형상이 상이한 구조의 용량을 작성하는 것은 용량치를 높이는 데 본질적으로 적합하지 않다는 기술적 문제점이 있다.
한편, 제조공정은 상대적으로 간단하지만, 상부 전극과 하부 전극의 평면형상이 서로 동일하도록 제조하는 기술에 의하면, 제조된 용량의 유전체막의 단부에 서는 상부 전극의 가장자리와 하부 전극의 가장자리가 용량치의 증대를 위해 매우 얇게 형성되는 유전체막만을 사이에 두고 대향 배치되어 있다. 이 때문에, 약간의 얼라인먼트 부정합이나 치수 편차 또는 막형성 이물, 에칭이나 박리 공정이 불완전하기 때문에 발생하는 잔류막이나 막형성 결함 등의 존재에 의해, 상부 전극의 가장자리와 하부 전극의 가장자리가 전계 집중을 포함하여 전기적으로 단락을 일으킬지도 모른다는 문제점이 있다.
본 발명은, 예를 들어 상기 문제점을 감안하여 이루어진 것으로, 신뢰성이 높은 용량을 기판 상에 간단하게 제조할 수 있는 전기광학장치용 기판의 제조방법 및 그 전기광학장치용 기판, 그리고 그 전기광학장치용 기판을 구비한, 예를 들어 액정장치 등의 전기광학장치 및 예를 들어 액정 프로젝터 등의 전자기기, 그리고 반도체장치 일반에 사용되는, 기판 상에 용량을 구비한 반도체장치용 기판의 제조방법 및 그 반도체장치용 기판을 제공하는 것을 과제로 한다.
본 발명의 제 1 전기광학장치용 기판의 제조방법은, 상기 과제를 해결하기 위하여, 기판 상에 용량을 구비한 전기광학장치용 기판의 제조방법으로서, 상기 기판 상에, 상기 용량의 하부 전극이 되는 하부 도전층, 상기 용량의 유전체막이 되는 중간층 및 상기 용량의 상부 전극이 되는 상부 도전층을 이 순서로 적층하는 동시에, 상기 하부 도전층을 상기 상부 도전층의 구성재료에 비하여 소정 종류의 에칭제에 대한 에칭 레이트가 낮은 재료로 형성하는 층 형성 공정, 상기 상부 도전층 상에 소정 평면패턴을 갖는 마스크를 형성하는 마스크 형성 공정, 적어도 상기 상부 도전층 및 상기 하부 도전층에 대해서는 상기 에칭제를 사용하여 상기 마스크를 통한 에칭에 의해 상기 상부 도전층, 상기 중간층 및 상기 하부 도전층을 패터닝하는 패터닝 공정, 및 상기 마스크를 박리하는 박리 공정을 구비하고 있다.
본 발명의 제 1 전기광학장치용 기판의 제조방법에 의하면, 기판 상에 예를 들어 스퍼터링, 증착, CVD (Chemical Vapor Deposition) 등에 의해 하부 도전층을 형성하고, 그 위에 예를 들어 증착, 열산화 등에 의해 중간층을 형성하고, 그 위에, 예를 들어 스퍼터링, 증착, CVD 등에 의해 상부 도전층을 형성한다. 여기에서, 하부 도전층은, 예를 들어 도전성 금속, 도전성 폴리규소, 도전성 금속실리사이드 등의 도전성 재료로 구성된다. 중간층은, 예를 들어 산화규소, 질화규소나 HfO2, Ta2O5, TiO2, MgO 등의 금속 산화막, 그 중 적어도 하나를 포함하는 다층막 등의 절연성 재료로 구성된다. 상부 도전층은, 하부 도전층과 마찬가지로 예를 들어 도전성 금속, 도전성 폴리규소, 도전성 금속실리사이드 등의 도전성 재료로 구성된다. 단, 본 발명에서는 하부 도전층 쪽이 상부 도전층보다도 소정 종류의 에칭제에 대한 에칭 레이트가 낮아지도록 재료가 선택된다. 한편, 본 발명에서의 「에칭제」라는 것은 일반적으로 에칭 가스나 에천트라 불리는 가스형 또는 액체상의 에칭을 진행시키기 위해 사용하는 재료를 의미한다.
그 후, 상부 도전층 상에 소정 평면패턴을 갖는 마스크를 형성한다. 여기에서는, 예를 들어 레지스트를 상부 도전층 상의 일면에 형성한 후 포토리소그래 피 및 에칭의 수법에 의한 패터닝에 의해 소정 평면패턴을 갖는 마스크를 형성한다. 그 후, 마스크를 통한 에칭에 의해 상부 도전층을 마스크가 갖는 소정 평면패턴으로 패터닝하고, 중간층, 하부 도전층도 역시 마스크가 갖는 소정 평면패턴으로 패터닝한다. 그 때, 적어도 상부 도전층 및 하부 도전층에 대해서는 동일한 에칭제를 사용하여 에칭한다. 하부 도전층은 상부 도전층보다도 에칭 레이트가 낮기 때문에, 층면에 수평방향의 사이드 에칭도 진행되기 어렵다. 그 때문에, 이 에칭에 의해 상부 도전층의 가장자리는 하부 도전층의 가장자리보다도 후퇴되어 용량의 단부가 계단형으로 형성된다.
또, 상부 도전층 및 하부 도전층에 대해서는, 예를 들어 도전성 폴리규소막 등으로 구성되어 있으면 브롬이나 불소를 포함한 에칭 가스 (예를 들어 HBr, CF4, Cl2, O2 등을 포함하는 가스) 를 사용하여 건식 에칭하면 된다. 한편, 중간층에 대해서는, 예를 들어 산화규소막, 질화규소막 등으로 구성되어 있으면 산화막 제거용 에칭 가스 (예를 들어 CF4, O2, SF6+CHF3 등의 가스를 포함하는 가스) 를 사용하여 건식 에칭하면 된다. 그 후, 마스크를 박리한다.
이상의 결과, 상부 전극의 평면형상이 하부 전극이나 유전체막보다도 한 단계 작은 용량을 간단하게 기판 상에 제조할 수 있다. 이렇게 제조된 용량은, 이들 하부 전극, 유전체막 및 상부 전극의 3 자가 동일 평면형상을 갖는 용량과 비교하여, 유전체막 단면에서의 상부 전극과 하부 전극 사이의 거리가 현저하게 길어 전계 집중이 완화되기 때문에, 이들 양전극 사이에서 전기적인 단락이 발생할 가능 성을 현저하게 저감시킬 수 있다. 즉, 일반적으로 제조 오차 또는 얼라인먼트 부정합, 치수 편차, 잔류막 등에 의해 유전체막의 단면 부근에서 근접하고 있으며, 띠라서 매우 접촉하기 쉬운 양전극의 단면 부근이 본 발명에서는 3차원적으로 이간되어 있기 때문에, 이러한 접촉의 가능성을 현저하게 저감시킬 수 있다. 그 때문에, 양전극의 단면이 접촉하여 절연파괴를 일으키는 것이 방지된다. 또한, 상부 전극 쪽이 하부 전극보다도 평면형상이 작게 되어 있기 때문에 그 위에 층간 절연막 등을 피복성 좋게 형성할 수 있어, 이 기판에 구축되는 디바이스의 신뢰성 저하를 방지하는 것이 가능해진다. 만약 하부 전극 쪽이 상부 전극보다도 평면형상이 작으면, 용량의 단부는 위가 튀어나온 오버행(overhang) 형상이 된다. 이 용량을 덮는 층을 형성할 때, 하부 전극의 단면 부근은 상부 전극에 가려져 있기 때문에 피복되기 어렵고, 이 부근에 보이드가 발생하여, 디바이스의 신뢰성 저하를 초래할 우려가 있다.
또한, 이러한 우수한 구조의 용량을 구성하는 양 전극을 패터닝하기 위해 필요한 마스크는 하나이면 된다. 즉, 상부 도전층과 하부 도전층의 에칭 레이트의 차를 이용함으로써 상이한 크기의 양 전극을 형성할 수 있기 때문에, 제조 공정을 효율화하는 면에서 매우 유리하다. 만약 마스크수를 증대시켰다면 레지스트막 형성의 횟수 및 에칭의 횟수 및 박리 횟수가 증대하여 제조비용이 현저하게 증대되는 동시에, 얼라인먼트 부정합이나 잔류이물 등에 의해 제조 수율도 저하하는 것이다. 또한, 상부 도전층의 에칭과 하부 도전층의 에칭에는 동일한 에칭제를 사용하기 때문에, 중간층용 에칭제를 도입함으로써 이 패터닝 공정 전체를 동일 챔 버 내에서 실시할 수 있다. 또는, 중간층도 역시 상부 도전층, 하부 도전층과 동일한 에칭제로 일괄 에칭하는 것도 가능하다. 이러한 경우, 제조라인 상의 코스가 단축되어 제조효율이 향상된다.
이와 같이, 본 발명의 제 1 전기광학장치용 기판의 제조방법에 의하면, 신뢰성이 높은 용량을 기판 상에 간단히 제조할 수 있게 되고 제조수율을 향상시키는 것도 가능하다.
본 발명의 제 1 전기광학장치용 기판의 제조방법의 1 양태에서는, 상기 패터닝 공정에서의 에칭은 상기 상부 도전층, 상기 중간층 및 상기 하부 도전층의 일괄 에칭으로 한다.
이 양태에 의하면, 동일 챔버 내에서 상부 도전층, 중간층 및 하부 도전층의 3 층이 한번에 에칭된다. 그 때문에, 용량을 보다 간편하게 제조할 수 있고, 또한 그 제조효율을 향상시킬 수 있다.
또, 본 발명의 제 1 전기광학장치용 기판의 제조방법의 다른 양태에서는, 상기 패터닝 공정에서의 에칭은 상기 중간층을 에칭할 때 상기 에칭제와 상이한 에칭제를 사용하여 실시한다.
즉, 중간층을 에칭할 때에는 에칭제를 바꿔도 된다. 일반적으로 중간층은 도전층용 에칭제에 대해서는 에칭 레이트가 너무나 낮다. 이 부분에서의 에칭이 너무 느리면 공정 전체를 율속(律速)할 수도 있기 때문에, 에칭제를 중간층용으로 바꾸는 편이 오히려 효율적인 경우가 있다.
이상의 양태에 있어서, 상기 패터닝 공정 중에 상기 에칭과 병행하여 상기 마스크의 평면형상이 작아지도록 상기 마스크를 후퇴시키는 마스크 후퇴 공정을 더욱 구비해도 된다.
즉, 패터닝 공정과 병행하여 마스크를 후퇴시킨다. 여기서 「마스크를 후퇴시킨다」는 것은, 상부 도전층, 중간층 및 하부 도전층 중 어느 하나를 에칭하는 동안 예를 들어 마스크를 구성하는 레지스트의 표면을 에칭 제거하거나 산소 플라즈마 클리닝 (이른바 "O2 클리닝") 등의 세정 처리를 함으로써, 마스크의 높이를 낮게 하는 동시에 마스크의 평면형상을 작게 하는 것을 의미한다. 이 마스크 후퇴 공정 후 또는 이것과 병행하여, 후퇴된 마스크를 통한 에칭에 의해 상부 도전층을 후퇴된 마스크에 대응하는 평면형상으로 패터닝한다. 그 결과, 상부 도전층의 단면은 마스크의 당초 위치에서 더욱 후퇴되어 하부 도전층과의 부정합이 확대된다.
또한, 상기 마스크 후퇴 공정은 상기 기판 상에서의 상기 마스크의 윤곽을 그 주위에 걸쳐 등거리로 후퇴시키도록 해도 된다.
이 양태에 의하면, 마스크 후퇴 공정에서 마스크의 윤곽을 그 주위에 걸쳐 등거리만큼 후퇴시키기 때문에, 최종적으로는 하부 용량전극보다도 그 주위에 걸쳐 윤곽이 등거리만큼 작은 상부 용량전극을 형성할 수 있다. 더구나, 마스크의 후퇴거리를 조정함으로써 이러한 윤곽차를 조정할 수 있기 때문에, 예를 들어, 하부 용량전극보다도 약간 작은 상부 용량전극을 하나의 마스크를 사용하여 간단히 형성할 수 있다.
그리고, 상기 상부 도전층과 상기 하부 도전층은 동일 조성의 재료로 이루어지게 해도 된다.
본 발명에서의 「동일 조성의 재료」는 조성비까지는 한정하지 않으며, 구조 등의 차이에 따라 소정의 에칭제에 대한 에칭 레이트가 다른 것이 포함된다. 이 경우의 상부 도전층과 하부 도전층은, 예를 들어 불순물의 첨가방법을 변경함으로써 에칭 레이트를 다르게 하면 된다. 그러한 예로는, 하부 도전층을 인(P)이 막형성 후에 이온주입된 폴리규소로 구성하고, 상부 도전층을 인(P)을 첨가하면서 막형성된 폴리규소로 구성하는 경우가 있다.
본 발명의 제 2 전기광학장치용 기판의 제조방법은, 상기 과제를 해결하기 위하여, 기판 상에 용량을 구비한 전기광학장치용 기판의 제조방법으로서, 상기 기판 상에, 상기 용량의 하부 전극이 되는 하부 도전층, 상기 용량의 유전체막이 되는 중간층 및 상기 용량의 상부 전극이 되는 상부 도전층을 이 순서로 적층하는 동시에, 상기 중간층을 상기 하부 도전층 및 상기 상부 도전층의 구성재료보다도 소정 종류의 에칭제에 대한 에칭 레이트가 낮은 재료로 형성하는 층 형성 공정, 상기 상부 도전층 상에 소정 평면패턴을 갖는 마스크를 형성하는 마스크 형성 공정, 상기 마스크를 통한 상기 에칭제를 사용한 에칭에 의해 상기 상부 도전층, 상기 중간층 및 상기 하부 도전층을 일괄하여 패터닝하는 일괄 패터닝 공정, 및 상기 마스크를 박리하는 박리 공정을 구비하고 있다.
본 발명의 제 2 전기광학장치용 기판의 제조방법에 의하면, 하부 도전층, 중간층, 상부 도전층을 적층할 때 중간층이 하부 도전층 및 상부 도전층의 구성재료 보다도 소정 종류의 에칭제에 대한 에칭 레이트가 낮은 재료로 형성된다. 덧붙여 말하면, 상부 도전층과 하부 도전층은 동일 조성의 재료로 해도 되고, 서로 다른 재료로 해도 된다. 즉, 상부 도전층과 하부 도전층은 도전성 금속, 도전성 폴리규소, 도전성 금속실리사이드 등에서 선택한 동일 조성의 재료 또는 서로 다른 재료로 형성하면 된다. 예를 들어, 상부 도전층, 하부 도전층을 함께 인(P)을 도핑한 폴리규소로 하는 경우나, 하부 도전층은 WSi, 상부 도전층은 인(P)을 도핑한 폴리규소와 같이 완전히 다른 재질로 이루어지는 경우가 포함된다.
그리고, 이들 3 층은 일괄 에칭에 의해 동시에 패터닝된다. 그 때, 에칭 레이트가 낮은 중간층에서는 사이드 에칭의 진행도 느리고, 상부 도전층, 하부 도전층 중 적어도 유전체막보다도 상층인 상부 도전층의 단부가 중간층의 단부보다도 후퇴된다. 또, 에칭 레이트 이외의 에칭조건에 따라서는, 중간층보다 에칭 레이트가 높은 하부 도전층도 역시 이 에칭에 의해 단부가 중간층의 단부보다도 후퇴된다.
그 결과, 유전체막보다도 상부 전극이나 하부 전극의 평면형상이 작은 용량을 기판 상에 제조할 수 있다. 이렇게 제조된 용량은, 이들 하부 전극, 유전체막 및 상부 전극의 3 자가 동일 평면형상을 갖는 용량과 비교하여, 상부 전극과 하부 전극 사이가 유전체막에 의해 가려져 전계 집중이 완화되기 때문에, 이들 양전극 사이에서 전기적인 단락이 생길 가능성을 현저하게 저감시킬 수 있다. 즉, 일반적으로 제조 오차 또는 얼라인먼트 부정합, 치수의 편차, 잔류막 등에 의해 유전체막의 단면 부근에서 근접하고 있고, 따라서 매우 접촉하기 쉬운 양전극의 단면 이 본 발명에서는 유전체막에 의해 물리적으로 가려져 있기 때문에, 이러한 접촉의 가능성을 현저하게 저감시킬 수 있다. 그 때문에, 양전극의 단면이 접촉하여 절연파괴를 일으키는 것이 방지된다.
게다가, 이러한 우수한 구조의 용량을 구성하는 각 층을 패터닝하기 위해 필요한 에칭은 한번이면 된다. 즉, 본 발명에서의 패터닝 공정은 상부 도전층, 하부 도전층과 중간층의 에칭 레이트의 차를 이용함으로써 동일 장치, 동일 챔버에서 동일 에칭제로 일괄하여 실시되기 때문에, 제조공정을 효율화하기에 매우 유리하다. 동시에, 에칭용 마스크도 1개이면 되므로 제조비용도 억제된다. 만약 에칭을 복수 회 실시하게 하면 레지스트의 막형성 횟수 및 박리 횟수까지도 증대하고 제조비용이 현저하게 증대하는 동시에, 얼라인먼트 부정합이나 잔류이물 등에 의해 제조수율도 저하한다.
이와 같이 본 발명의 제 2 전기광학장치용 기판의 제조방법에 의하면, 신뢰성이 높은 용량을 기판 상에 간단하게 제조할 수 있고, 제조수율을 향상시키는 것도 가능하다.
이 경우, 상기 층 형성 공정에서 상기 하부 도전층을 상기 상부 도전층의 구성재료에 비하여 소정 종류의 에칭제에 대한 에칭 레이트가 낮은 재료로 형성하도록 해도 된다.
이것에 의하면, 하부 도전층의 단면이 중간층의 단면으로부터 너무 후퇴되지않게 할 수 있다. 용량 내압의 관점에서는, 상부 전극과 하부 전극 중 어느 한 쪽 단면이 유전체막보다도 후퇴되어 있는 것이 중요하고, 반드시 양전극의 단면이 모두 유전체막의 단면보다 후퇴된 단면을 가질 필요는 없다. 그러나, 만약 하부 전극 쪽이 유전체막보다도 평면형상이 작으면 용량의 단부는 오버행 형상이 된다. 이러한 용량을 덮는 층을 형성할 때, 하부 전극의 단면 부근은 유전체막에 숨겨져 있기 때문에 피복되기 어렵다고 생각되며, 이 부근에 보이드 (void) 가 발생하여 디바이스의 신뢰성 저하를 초래할 가능성이 있다고 생각된다. 이러한 이유로, 하부 전극은 유전체막에 비교하여 평면형상을 너무 작게 하지 않는 (즉, 상부 도전층의 단면은 중간층의 단면보다 후퇴시키지만, 하부 도전층의 단면은 중간층의 단면보다 너무 후퇴시키지 않는) 것이 바람직하다.
본 발명의 전기광학장치용 기판은, 상기 과제를 해결하기 위하여, 상기 서술한 본 발명의 전기광학장치용 기판의 제조방법 (단, 그 각종 양태를 포함함) 에 의해 제조된 전기광학장치용 기판으로서, 상기 기판 상에 상기 하부 전극, 상기 유전체막 및 상기 상부 전극이 이 순서로 적층되어 있고, 상기 상부 전극은, 상기 유전체막에 비하여 평면형상이 작다.
본 발명의 전기광학장치용 기판에 의하면, 하부 전극, 유전체막 및 상부 전극의 3 자가 동일 평면형상을 갖는 용량과 비교하여, 유전체막의 단면에서의 상부 전극과 하부 전극 사이의 거리가 현저하게 길기 때문에, 이들 양전극 사이에서 전기적인 단락이 발생할 가능성을 현저하게 저감시킬 수 있다. 즉, 일반적으로 제조 오차 또는 얼라인먼트 부정합, 치수 격차, 잔류막 등에 의해 유전체막의 단면 부근에서 근접하고 있고, 따라서 매우 접촉하기 쉬운 양전극의 단면 부근이 본 발명에서는 3차원적으로 이간되고 있기 때문에, 이러한 접촉의 가능성을 현저하게 저 감시킬 수 있다.
또한, 본 발명에서의 전기광학장치용 기판은, 예를 들어 유리기판, 석영기판 상에 형성되어 있어도 된다.
이와 같이, 신뢰성이 높은 축적용량을 기판 상에 갖는 전기광학장치용 기판이 실현된다.
본 발명의 전기광학장치용 기판의 1 양태로는, 상기 상부 전극의 주연부는 상기 유전체막의 주연부로부터 0.2㎛ 이상 1㎛ 이하 범위 내의 길이만큼 후퇴되어 있다.
이 양태에 의하면, 상부 전극은 그 주위에 걸쳐 유전체막으로부터 소정 거리만큼 후퇴되고 있으며, 유전체막을 개재시켜 적층된 하부 전극에 대하여 적어도 소정 거리 이상으로 이간되고 있다. 상부 전극과 유전체층의 부정합, 즉 양자의 이간거리가 0.2㎛ 미만이면 절연 불량 내지 단락이 발생하기 쉽다. 한편, 상부 전극과 유전체층의 부정합이 1㎛ 보다 길면 상부 전극의 면적이 불필요하게 작아져, 그만큼 용량치가 작아진다. 그래서, 상부 전극과 유전체층의 부정합을 0.2㎛ 이상 1㎛ 이하 범위 내로 함으로써, 용량 불량화의 가능성을 저감시키면서 용량치가 최대한 확보된다. 즉, 한정된 영역 내에 상대적으로 큰 용량을 형성하는 것이 가능해진다.
이상의 양태에 있어서, 상기 상부 전극은 인(P)이 막 형성 과정에서 첨가된 폴리규소로 이루어지고, 상기 하부 전극은 인(P)이 이온주입된 폴리규소로 이루어지는 것으로 해도 된다.
이 경우, 상부 전극과 하부 전극은 모두 폴리규소라는 전극에 적합한 재료를 모재로 하여 구성될 뿐만 아니라, 불순물의 첨가방법을 변경하는 것만으로 에칭 레이트를 상이하게 할 수 있다. 게다가, 이 경우에는 폴리규소막의 막형성 후에 인(P)을 이온주입하여 얻어지는 하부 도전층 쪽이, 포스핀(PH3)을 첨가하면서 CVD 막형성에 의해 인(P)이 첨가된 폴리규소로 이루어지는 상부 도전층에 비하여 에칭 레이트가 낮다. 그 때문에, 이들 층을 에칭함으로써 얻어지는 용량에서는 단부가 오버행 형상이 되는 것이 억제되어 이 용량 위에 층간 절연막 등을 피복성 좋게 형성할 수 있어, 보이드 등의 발생에 의한 디바이스의 신뢰성 저하를 저지시킬 수 있다.
본 발명의 전기광학장치는, 상기 과제를 해결하기 위하여, 상기 서술한 본 발명의 전기광학장치용 기판 (단, 그 각종 양태를 포함함) 을 포함한다.
본 발명의 전기광학장치는, 상기 서술한 본 발명의 전기광학장치용 기판을 구비하기 때문에, 신뢰성이 높고 또한 용량치가 우수한 용량을 가지며, 이로 인해 고품위의 화상표시가 가능한 액정장치, 유기 EL 장치 등의 전기광학장치로서 구축된다.
본 발명의 전기광학장치의 1 양태에서는, 상기 하부 전극에 접속되는 동시에 상기 기판 상에서의 화상표시영역에 복수 배열된 화소전극과, 상기 하부 전극의 하층측에 층간 절연막을 통하여 형성되는 동시에 그 소스 또는 드레인이 상기 층간 절연막에 개구된 컨택트홀을 통하여 상기 하부 전극에 접속된 박막 트랜지스터를 추가로 구비하고 있고, 상기 용량은 상기 화상표시영역 내에서 각 화소의 비개구영역 내에 배치되어 있다.
이 양태에 의하면, 본 발명에 관한 용량은, 화소전극에서의 전위유지 특성을 높이는 동시에 화상신호에 근거한 전위를 일시적으로 축적하는 축적용량으로서 사용된다. 각 화소의 비개구영역을 이용하여 이와 같이 장치의 신뢰성이 높고 또한 용량치가 우수한 축적용량을 구비하며, 고품위의 화상표시가 가능한 전기광학장치가 실현된다.
특히 상기 유전체막은, 질화막 또는 산질화막을 포함하도록 해도 된다.
예를 들어 질화규소(SiN) 등의 질화물은 유전체 또는 절연체로서 범용되고 있지만, 색이 있고 반투명하다. 그 때문에, 이것을 용량의 유전체막에 적용하여 화상표시영역의 전체면에 형성하는 경우에는, 화소의 개구영역에서의 투과율이 저하되고 휘도가 내려가며, 표시색이 벗어난다는 문제가 있다. 그러나, 여기에서는 용량은 화소의 비개구영역 내에 형성되기 때문에, 표시에 영향을 미치지 않아 유전체막에 질화물을 사용할 수 있다. 한편, 유전체막은 단층 또는 다층의 질화막으로 하면 되고, 또한 질화막을 포함하는 적층막으로 해도 된다.
본 발명의 전자기기는, 상기 과제를 해결하기 위하여, 상기 서술한 본 발명의 전기광학장치 (단, 그 각종 양태도 포함함) 를 구비하여 이루어진다.
본 발명의 전자기기는, 상기 서술한 본 발명의 전기광학장치를 구비하여 이루어지므로, 신뢰성이 높고 고품위의 화상표시화가 가능한 투사형 표시장치, 액정 TV, 휴대전화, 전자수첩, 워드 프로세서, 뷰파인더형 또는 모니터 직시형 비디오테 이프 레코더, 워크스테이션, 화상 전화, POS 단말, 터치패널 등의 각종 전자기기를 실현할 수 있다. 또, 본 발명의 전자기기로서, 예를 들어 전자 페이퍼 등의 전기영동장치 외에 전자방출소자를 이용한 표시장치 (Field Emission Display 및 Surface-Conduction Electron-Emitter Display) 등도 실현할 수 있다.
본 발명의 제 1 반도체장치용 기판의 제조방법은, 상기 과제를 해결하기 위하여, 기판 상에 용량을 구비한 반도체장치용 기판의 제조방법으로서, 상기 기판 상에, 상기 용량의 하부 전극이 되는 하부 도전층, 상기 용량의 유전체막이 되는 중간층 및 상기 용량의 상부 전극이 되는 상부 도전층을 이 순서로 적층하는 동시에 상기 하부 도전층을 상기 상부 도전층의 구성재료에 비하여 소정 종류의 에칭제에 대한 에칭 레이트가 낮은 재료로 형성하는 층 형성 공정과, 상기 상부 도전층 상에 소정 평면패턴을 갖는 마스크를 형성하는 마스크 형성 공정과, 적어도 상기 상부 도전층 및 상기 하부 도전층에 대해서는 상기 에칭제를 사용하여 상기 마스크를 토안 에칭에 의해 상기 상부 도전층, 상기 중간층 및 상기 하부 도전층을 패터닝하는 패터닝 공정과, 상기 마스크를 박리하는 박리 공정을 구비하고 있다.
본 발명의 제 1 반도체장치용 기판의 제조방법에 의하면, 상기 서술한 본 발명의 제 1 전기광학장치용 기판의 제조방법과 동일하게 하여 용량이 형성된다. 즉, 기판 상에 하부 도전층, 중간층 및 상부 도전층을 순서대로 적층하고, 이들 각 층에 동일 마스크를 통하여 에칭한다. 본 발명에서는, 하부 도전층을 상부 도전층보다 소정 종류의 에칭제에 대한 에칭 레이트가 낮은 재료로 형성하고, 적어도 상부 도전층 및 하부 도전층은 상기 에칭제로 에칭한다. 이 공정에 의해 상부 도전층의 가장자리는 하부 도전층의 가장자리보다도 후퇴된다.
이와 같이 제조된 용량은, 유전체막의 단면에서의 상부 전극과 하부 전극간 거리가 현저하게 길기 때문에 양전극 사이의 전기적 단락이나 절연 파괴가 방지된다. 또한 상부 전극은 하부 전극보다도 평면형상이 작기 때문에, 그 위에 층간 절연막 등이 피복성 좋게 형성되어, 디바이스의 신뢰성 저하가 방지된다. 게다가, 상부 도전층과 하부 도전층의 에칭 레이트의 차를 이용함으로써 상이한 크기의 양전극을 동일 마스크로 패터닝할 수 있기 때문에, 제조공정을 효율화하는 면에서 매우 유리하다.
본 발명의 제 2 반도체장치용 기판의 제조방법은, 상기 과제를 해결하기 위하여, 기판 상에 용량을 구비한 반도체장치용 기판의 제조방법으로서, 상기 기판 상에, 상기 용량의 하부 전극이 되는 하부 도전층, 상기 용량의 유전체막이 되는 중간층 및 상기 용량의 상부 전극이 되는 상부 도전층을 이 순서로 적층하는 동시에, 상기 중간층을 상기 하부 도전층 및 상기 상부 도전층의 구성재료보다도 소정 종류의 에칭제에 대한 에칭 레이트가 낮은 재료로 형성하는 층 형성 공정, 상기 상부 도전층 상에 소정 평면패턴을 갖는 마스크를 형성하는 마스크 형성 공정, 상기 마스크를 통한 상기 에칭제를 사용한 에칭에 의해 상기 상부 도전층, 상기 중간층 및 상기 하부 도전층을 일괄하여 패터닝하는 일괄 패터닝 공정, 및 상기 마스크를 박리하는 박리 공정을 구비하고 있다.
본 발명의 제 2 반도체장치용 기판의 제조방법에 의하면, 중간층이 하부 도전층 및 상부 도전층의 구성재료보다도 소정 종류의 에칭제에 대한 에칭 레이트가 낮은 재료로 형성되고, 각 층은 상기 에칭제에 의한 일괄 에칭으로 동시에 패터닝된다. 그 결과, 유전체막보다도 상부 전극이나 하부 전극의 평면형상이 작은 용량을 기판 상에 제조할 수 있다. 이렇게 제조된 용량은, 상부 전극과 하부 전극이 유전체막에 의해 가려지기 때문에, 양전극 사이의 전기적 단락이나 절연 파괴가 방지된다. 게다가, 패터닝용 에칭은 상부 도전층, 하부 도전층과 중간층과의 에칭 레이트 차를 이용하여 동일장치, 동일챔버에서 동일 마스크 및 동일 에칭제를 사용하여 실시되기 때문에, 제조공정을 효율화하는 면에서 매우 유리하다.
본 발명의 반도체장치용 기판은, 상기 과제를 해결하기 위하여, 상기 서술한 본 발명의 반도체장치용 기판의 제조방법에 의해 제조된 반도체장치용 기판으로서, 상기 기판 상에 상기 하부 전극, 상기 유전체막 및 상기 상부 전극이 이 순서로 적층되어 있고, 상기 상부 전극은 상기 유전체막과 비교하고 평면형상이 작다.
본 발명의 반도체장치용 기판에 의하면, 유전체막의 단면에서의 상부 전극과 하부 전극 간 거리가 현저하게 긴 점에서 양전극 사이의 전기적 단락이나 절연 파괴가 방지되어 신뢰성이 높은 용량을 구비하는 것이 가능해진다. 또한, 본 발명의 반도체장치용 기판은 예를 들어 웨이퍼 (반도체 기판) 상에 형성되어 있다.
[제 1 실시형태]
이하에서는, 본 발명의 실시형태에 대해 도면을 참조하면서 설명한다. 이하의 실시형태는 본 발명의 전기광학장치를 액정장치에 적용한 것이다.
[전기광학장치의 전체 구성]
먼저, 본 발명의 전기광학장치에 관한 실시형태의 전체 구성에 대하여, 도 1 및 도 2 를 참조하여 설명한다. 여기서, 도 1 은 TFT 어레이 기판을 그 위에 형성된 각 구성요소와 함께 대향기판 측에서 본 전기광학장치의 평면도이고, 도 2 는 도 1 의 H-H' 단면도이다. 여기에서는 전기광학장치의 일례인 구동회로 내장형 TFT 액티브 매트릭스 구동방식의 액정장치를 예로 든다.
도 1 및 도 2 에 있어서, 본 실시형태에 관한 전기광학장치에서는, TFT 어레이 기판 (10) 과 대향기판 (20) 이 대향 배치되어 있다. TFT 어레이 기판 (10) 과 대향기판 (20) 사이에 액정층 (50) 이 봉입되어 있고, TFT 어레이 기판 (10) 과 대향기판 (20) 은 화상표시영역 (10a) 주위에 위치하는 시일영역에 형성된 시일재 (52) 에 의해 서로 접착되어 있다.
시일재 (52) 는, 양기판을 부착하기 위한 예를 들어 자외선 경화 수지, 열경화 수지 등으로 이루어지고, 제조 프로세스에서 TFT 어레이 기판 (10) 상에 도포된 후, 자외선 조사, 가열 등에 의해 경화된 것이다. 또한, 시일재 (52) 중에는 TFT 어레이 기판 (10) 과 대향기판 (20) 과의 간격 (기판간 갭) 을 소정치로 하기 위한 글라스 화이버 또는 글라스 비드 등의 갭재가 살포되어 있다. 또는, 해당 액정장치가 액정 디스플레이나 액정 TV 과 같이 대형으로 등배 표시하는 액정장치라면, 이러한 갭재는 액정층 (50) 중에 포함되어도 된다.
시일재 (52) 가 배치된 시일영역의 내측에 병행하여, 화상표시영역 (10a) 의 프레임 영역을 규정하는 차광성의 프레임 차광막 (53) 이 대향기판 (20) 측에 형성되어 있다. 단, 이러한 프레임 차광막 (53) 의 일부 또는 전부는 TFT 어레이 기판 (10) 측에 내장 차광막으로서 형성되어도 된다.
시일재 (52) 가 배치된 시일영역의 외측에 위치하는 영역에는, 데이터선 구동회로 (101) 및 외부회로 접속단자 (102) 가 TFT 어레이 기판 (10) 의 1 변을 따라 형성되어 있다. 또, 주사선 구동회로 (104) 는 이 1 변에 인접하는 2 변을 따라, 또한 상기 프레임 차광막 (53) 에 덮이도록 하여 형성되어 있다. 또한, 이와 같이 화상표시영역 (10a) 의 양측에 형성된 2 개의 주사선 구동회로 (104) 사이를 잇기 위해 TFT 어레이 기판 (10) 의 나머지 1 변을 따라, 또한 상기 프레임 차광막 (53) 에 덮이도록 하여 복수의 배선 (105) 이 형성되어 있다.
또, 대향기판 (20) 의 4 개의 코너부에는 양 기판 사이의 상하 도통단자로서 기능하는 상하 도통재 (106) 가 배치되어 있다. 한편, TFT 어레이 기판 (10) 에는 이들 코너부에 대향하는 영역에서 상하 도통단자가 형성되어 있다. 이로 인해 TFT 어레이 기판 (10) 과 대향기판 (20) 사이에서 전기적인 도통을 얻을 수 있다.
도 2 에 있어서, TFT 어레이 기판 (10) 상에는, 화소 스위칭용 TFT 나 주사선, 데이터선 등의 배선이 형성된 후의 화소전극 (9a) 상에 배향막이 형성되어 있다. 한편, 대향기판 (20) 상에는 대향전극 (21) 외에 격자형 또는 스트라이프형의 차광막 (23), 그리고 최상층 부분에 배향막이 형성되어 있다. 또한 액정층 (50) 은 예를 들어 1 종 또는 수 종류의 네마틱 액정을 혼합한 액정으로 이루어지고, 이들 한 쌍의 배향막 사이에서 소정의 배향 상태를 얻는다.
또, 도 1 및 도 2 에 나타낸 TFT 어레이 기판 (10) 상에는, 이들 데이터선 구동회로 (101), 주사선 구동회로 (104) 등에 더하여 화상신호선 상의 화상신호를 샘플링하여 데이터선에 공급하는 샘플링회로, 복수의 데이터선에 소정 전압레벨의 프리차지 신호를 화상신호에 선행하여 각각 공급하는 프리차지 회로, 제조 도중이나 출하시의 해당 전기광학장치의 품질, 결함 등을 검사하기 위한 검사회로 등을 형성해도 된다.
[화소부에서의 구성]
이하에서는, 본 발명의 본 실시형태에서의 전기광학장치의 화소부에서의 구성에 관해 도 3 에서 도 7 을 참조하여 설명한다. 여기서 도 3 은 전기광학장치의 화상표시영역을 구성하는 매트릭스형으로 형성된 복수의 화소에서의 각종 소자, 배선 등의 등가회로이고, 도 4 는 데이터선, 주사선, 화소전극 등이 형성된 TFT 어레이 기판의 서로 인접하는 복수의 화소군의 평면도이다. 또한, 도 5 는 도 4 중 특히 축적용량의 구성예를 설명하기 위해 그 축적용량과 일부의 구성요소를 추출하여 그린 평면도이다. 그리고 도 7 은 도 4 의 A-A' 단면도이다. 또한, 도 7 에서는 각 층ㆍ각 부재를 도면 상에서 인식가능한 정도의 크기로 하기 위해 그 각 층ㆍ각 부재마다 축척을 다르게 하였다.
(화소부의 회로구성)
도 3 에 있어서, 본 실시형태에서의 전기광학장치의 화상표시영역을 구성하는 매트릭스형으로 형성된 복수의 화소에는 각각, 화소전극 (9a) 과 해당 화소전극 (9a) 을 스위칭 제어하기 위한 TFT (30) 가 형성되어 있고, 화상신호가 공급되는 데이터선 (6a) 이 해당 TFT (30) 의 소스에 전기적으로 접속되어 있다. 데이터선 (6a) 에 기입하는 화상신호 (S1, S2, …, Sn) 는 이 순서로 선순서대로 공급해 도 상관없고, 서로 인접하는 복수의 데이터선 (6a) 끼리에 대해서 그룹마다 공급하도록 해도 된다.
또한, TFT (30) 의 게이트에 게이트전극 (3a) 이 전기적으로 접속되어 있고, 소정의 타이밍으로 주사선 (11a) 및 게이트전극 (3a) 에 펄스적으로 주사신호 (G1, G2, …, Gm) 를 이 순서로 선순서대로 인가하도록 구성되어 있다. 화소전극 (9a) 은, TFT (30) 의 드레인에 전기적으로 접속되어 있고, 스위칭 소자인 TFT (30) 를 일정기간만큼 그 스위치를 닫음으로써, 데이터선 (6a) 으로부터 공급되는 화상신호 (S1, S2, …, Sn) 를 소정의 타이밍으로 기입한다.
화소전극 (9a) 을 통하여 전기광학물질의 일례로서의 액정에 기입된 소정 레벨의 화상신호 (S1, S2, …, Sn) 는, 대향기판에 형성된 대향전극 사이에서 일정기간 유지된다. 액정은 인가되는 전압레벨에 의해 분자집합의 배향이나 질서가 변화함에 따라, 광을 변조하여 계조 표시를 가능하게 한다. 노멀리 화이트 모드이면, 각 화소의 단위로 인가된 전압에 따라서 입사광에 대한 투과율이 감소하고, 노멀리 블랙 모드이면, 각 화소의 단위로 인가된 전압에 따라서 입사광에 대한 투과율이 증가되어, 전체로서 전기광학장치로부터는 화상신호에 따른 콘트라스트를 갖는 광이 출사한다.
여기에서 유지된 화상신호가 리크되는 것을 막기 위해서, 화소전극 (9a) 과 대향전극 사이에 형성되는 액정용량과 병렬로 축적용량 (70) 을 부가한다. 이 축적용량 (70) 은 주사선 (11a) 에 나란하게 형성되고, 고정전위측 용량전극이 정전위로 고정된 용량배선 (400) 에 접속되어 있다.
[화소부의 구체적 구성]
이하에서는, 상기 데이터선 (6a), 주사선 (11a) 및 게이트전극 (3a), TFT (30) 등에 따른 상기 서술한 바와 같은 회로동작이 실현되는 전기광학장치의 구체적의 구성에 관해서, 도 4 내지 도 6 을 참조하여 설명한다.
먼저, 도 4 에 있어서, 화소전극 (9a) 은 TFT 어레이 기판 (10) 상에 매트릭스형으로 복수 형성되어 있고, 화소전극 (9a) 의 종횡의 경계를 각각 따라 데이터선 (6a) 및 주사선 (3a) 이 형성되어 있다. 데이터선 (6a) 은 후술하는 바와 같이 알루미늄막 등을 포함하는 적층 구조로 이루어지고, 주사선 (11a) 은 예를 들어 도전성 폴리규소막 등으로 이루어진다. 또한, 주사선 (11a) 은 반도체층 (1a) 중 도면 중 우측으로 오르는 사선영역으로 나타낸 채널영역 (1a') 에 대향하는 게이트전극 (3a) 에 컨택트 홀 (12cv) 을 통하여 전기적으로 접속되어 있고, 그 게이트전극 (3a) 은 그 주사선 (11a) 에 포함되는 형태로 되어 있다. 즉, 게이트전극 (3a) 과 데이터선 (6a) 이 교차하는 위치에는 각각, 채널영역 (1a') 에, 주사선 (11a) 에 포함되는 게이트전극 (3a) 이 대향 배치된 화소 스위칭용 TFT (30) 가 형성되어 있다. 이에 따라 TFT (30 ; 게이트전극을 제외함) 는 게이트전극 (3a) 과 주사선 (11a) 사이에 존재하는 형태로 되어 있다.
다음에, 전기광학장치는 도 6 에 나타내는 바와 같이, 예를 들어 석영기판, 유리기판, 규소기판으로 이루어지는 TFT 어레이 기판 (10) 과, 이에 대향 배치되는 예를 들어 유리기판이나 석영기판으로 이루어지는 대향기판 (20) 을 구비하고 있다.
TFT 어레이 기판 (10) 측에는, 도 6 에 나타내는 바와 같이 상기 화소전극 (9a) 이 형성되어 있고, 그 상측에는 러빙 처리 등의 소정 배향 처리가 이루어진 배향막 (16) 이 형성되어 있다. 화소전극 (9a) 은 예를 들어 ITO 막 등의 투명 도전성막으로 이루어진다. 한편, 대향기판 (20) 측에는 그 전체면에 걸쳐 대향전극 (21) 이 형성되어 있고, 그 하측에는 러빙 처리 등의 소정 배향 처리가 이루어진 배향막 (22) 이 형성되어 있다. 대향전극 (21) 은, 상기 서술한 화소전극 (9a) 과 동일하게, 예를 들어 ITO 막 등의 투명 도전성막으로 이루어진다.
이렇게 대향 배치된 TFT 어레이 기판 (10) 및 대향기판 (20) 사이에는, 상기 서술한 시일재 (52 ; 도 1 및 도 2 참조) 에 의해 둘러싸인 공간에 액정 등의 전기광학물질이 봉입되어 액정층 (50) 이 형성된다. 액정층 (50) 은 화소전극 (9a) 으로부터의 전계가 인가되지 않은 상태로 배향막 (16 및 22) 에 의해 소정 배향 상태를 취한다.
한편, TFT 어레이 기판 (10) 상에는 상기 화소전극 (9a) 및 배향막 (16) 외에, 이들을 포함하는 각종 구성이 적층 구조를 이루어 구비되어 있다. 이 적층 구조는, 도 7 에 나타내는 바와 같이 밑에서부터 순서대로 주사선 (11a) 을 포함하는 제 1 층, 게이트전극 (3a) 을 포함하는 TFT (30) 등을 포함하는 제 2 층, 축적용량 (70) 을 포함하는 제 3 층, 데이터선 (6a) 등을 포함하는 제 4 층, 용량배선 (400) 등을 포함하는 제 5 층, 상기 화소전극 (9a) 및 배향막 (16) 등을 포함하는 제 6 층 (최상층) 으로 이루어진다. 또, 제 1 층 및 제 2 층간에는 하지(下地) 절연막 (12) 이, 제 2 층 및 제 3 층간에는 제 1 층간 절연막 (41) 이, 제 3 층 및 제 4 층간에는 제 2 층간 절연막 (42) 이, 제 4 층 및 제 5 층간에는 제 3 층간 절연막 (43) 이, 제 5 층 및 제 6 층간에는 제 4 층간 절연막 (44) 이 각각 형성되어 있어, 상기 서술한 각 요소사이가 단락되는 것을 방지하고 있다. 또한, 이들 각종 절연막 (12, 41, 42, 43 및 44) 에는, 예를 들어 TFT (30) 의 반도체층 (1a) 중의 고농도 소스영역 (1d) 과 데이터선 (6a) 을 전기적으로 접속하는 컨택트 홀 등도 또한 형성되어 있다. 이하에서는, 이들의 각 요소에 관해 밑에서부터 순서대로 설명한다.
(적층 구조ㆍ제 1 층의 구성-주사선 등-)
먼저, 제 1 층에는 예를 들어 Ti, Cr, W, Ta, Mo 등의 고융점 금속 중 적어도 하나를 포함하는, 금속 단체, 합금, 금속실리사이드, 폴리실리사이드, 이들을 적층한 것, 또는 도전성 폴리규소 등으로 이루어지는 주사선 (11a) 이 형성되어 있다. 이 주사선 (11a) 은, 평면적으로 보아 도 4 의 X 방향을 따르도록 스트라이프형으로 패터닝되어 있다. 보다 자세히 보면, 스트라이프형의 주사선 (11a) 은, 도 4 의 X 방향을 따르도록 연장되는 본선부와, 데이터선 (6a) 또는 용량배선 (400) 이 연재하는 도 4 의 Y 방향으로 연장되는 돌출부를 구비하고 있다. 한편, 인접하는 주사선 (11a) 에서 연장되는 돌출부는 서로 접속되지 않고, 따라서 그 주사선 (11a) 은 하나하나 분단된 형태로 되어 있다.
(적층 구조ㆍ제 2 층의 구성-TFT 등-)
다음에, 제 2 층으로서, 게이트전극 (3a) 을 포함하는 TFT (30) 가 형성되어 있다. TFT (30) 는, 도 7 에 나타내는 바와 같이 LDD (Lightly Doped Drain) 구조를 갖고 있고, 그 구성요소로는 상기 서술한 게이트전극 (3a), 예를 들어 폴리규소막으로 이루어지고 게이트전극 (3a) 으로부터의 전계에 의해 채널이 형성되는 반도체층 (1a) 의 채널영역 (1a'), 게이트전극 (3a) 과 반도체층 (1a) 을 절연하는 게이트 절연막을 포함하는 절연막 (2), 반도체층 (1a) 에서의 저농도 소스영역 (1b) 및 저농도 드레인영역 (1c) 그리고 고농도 소스영역 (1d) 및 고농도 드레인영역 (1e) 을 구비하고 있다.
또한, 본 실시형태에서는, 이 제 2 층에 상기 서술한 게이트전극 (3a) 과 동일막으로서 중계전극 (719) 이 형성되어 있다. 이 중계전극 (719) 은, 평면적으로 보아, 도 4 에 나타내는 바와 같이 각 화소전극 (9a) 의 X 방향으로 연장되는 1 변의 대략 중앙에 위치하도록 아일랜드형으로 형성되어 있다. 중계전극 (719) 과 게이트전극 (3a) 은 동일막으로서 형성되어 있기 때문에, 후자가 예를 들어 도전성 폴리규소막 등으로 이루어지는 경우에는 전자도 또한 도전성 폴리규소막 등으로 이루어진다.
한편, 상기 서술한 TFT (30) 는, 바람직하게는 도 7 에 나타낸 바와 같이 LDD 구조를 갖지만, 저농도 소스영역 (1b) 및 저농도 드레인영역 (1c) 에 불순물을 주입하지 않은 오프셋 구조를 가질 수도 있고, 게이트전극 (3a) 을 마스크로 하여 고농도로 불순물을 주입하여, 자기정합적으로 고농도 소스영역 및 고농도 드레인영역을 형성하는 셀프 얼라인형 TFT 일 수도 있다.
(적층 구조ㆍ제 1 층 및 제 2 층간의 구성-하지절연막-)
이상 설명한 주사선 (11a) 위, 또한 TFT (30) 아래에는, 예를 들어 규소 산 화막 등으로 이루어지는 하지 절연막 (12) 이 형성되어 있다. 하지 절연막 (12) 은, 주사선 (11a) 으로부터 TFT (30) 를 층간 절연하는 기능 외에, TFT 어레이 기판 (10) 의 전체면에 형성됨으로써 TFT 어레이 기판 (10) 의 표면 연마시의 거칠기나 세정 후에 남는 오염 등에 의해 화소 스위칭용 TFT (30) 의 특성 변화를 방지하는 기능을 갖는다.
이 하지 절연막 (12) 에는, 평면적으로 보아 반도체층 (1a) 의 양 옆에, 후술하는 데이터선 (6a) 을 따라 연장되는 반도체층 (1a) 의 채널 길이방향을 따른 홈형 컨택트 홀 (12cv) 이 파여 있고, 이 컨택트 홀 (12cv) 에 대응하여, 그 위쪽에 적층되는 게이트전극 (3a) 은 하측으로 오목형으로 형성된 부분을 포함하고 있다. 또한, 이 컨택트홀 (12cv) 전체를 매립하도록 하여 게이트전극 (3a) 이 형성되어 있으므로, 그 게이트전극 (3a) 에는 이와 일체적으로 형성된 측벽부 (3b) 가 연장 형성되어 있다. 이에 따라, TFT (30) 의 반도체층 (1a) 은 도 4 에 잘 나타나 있는 바와 같이 평면적으로 보아 측방으로부터 덮이게 되어 있고, 적어도 이 부분으로부터의 광의 입사가 억제되고 있다.
또한, 이 측벽부 (3b) 는, 상기 컨택트 홀 (12cv) 을 매립하도록 형성되어 있는 동시에 그 하단이 상기 주사선 (11a) 과 접하도록 되어 있다. 여기에서 주사선 (11a) 은, 상기 서술한 바와 같이 스트라이프형으로 형성되어 있기 때문에, 어떤 행에 존재하는 게이트전극 (3a) 및 주사선 (11a) 은 해당 행에 착안하는 한 항상 동전위가 된다.
(적층 구조ㆍ제 3 층의 구성-축적용량 등-)
상기 서술한 제 2 층에 계속하여 제 3 층에는 축적용량 (70) 이 형성되어 있다. 축적용량 (70) 은, TFT (30) 의 고농도 드레인영역 (1e) 및 화소전극 (9a) 에 접속된 화소전위측 용량전극으로서의 하부 전극 (71) 과, 고정전위측 용량전극으로서의 용량전극 (300) 이 유전체막 (75) 을 사이에 두고 대향 배치됨으로써 형성되어 있다. 본 실시형태에 관한 축적용량 (70) 은, 도 4 및 도 5 의 평면도를 보면 알 수 있는 바와 같이, 화소전극 (9a) 의 형성영역에 거의 대응하는 광투과영역에는 이르지 않도록 형성되어 있기 때문에 (바꾸어 말하면, 차광영역 내에 들어가도록 형성되어 있기 때문에), 전기광학장치 전체의 화소개구율은 비교적 크게 유지되고, 이에 따라 보다 밝은 화상을 표시하는 것이 가능해진다.
보다 상세하게는, 하부 전극 (71) 은, 예를 들어 금속 또는 합금, 도전성 폴리규소, 도전성 금속실리사이드 (예를 들어 WSi) 등으로 이루어지는 단층막 또는 다층막으로 구성된다. 여기에서는, 1 구체예로서 하부 전극 (71) 은 인(P)이 이온주입된 폴리규소로 구성되어 있다. 그 막두께는, 예를 들어 150∼300㎚ 정도이다. 또한, 하부 전극 (71) 은, 화소전위측 용량전극으로서의 기능을 가지는 것 외에 화소전극 (9a) 과 TFT (30) 의 고농도 드레인영역 (1e) 을 중계접속하는 기능을 가진다. 덧붙여 여기서 말하는 중계접속은 상기 중계전극 (719) 을 사이에 두고 시행되고 있다.
유전체막 (75) 은, 막두께 10∼30㎚ 정도의 비교적 얇은 HTO (High Temperature Oxide), LTO (Low Temperature Oxide) 등의 산화규소, 또는 질화규소 등의 절연성 재료로 구성된다. 질화규소(SiN) 등으로 이루어지는 질화막은 유 전체 또는 절연체로서 범용되고 있지만, 색이 있고 반투명하다. 그 때문에, 만약 그 질화막을 포함하여 이루어지는 유전체막을 화상표시영역의 전체면에 형성하면, 화소의 개구영역에서의 투과율이 저하하고 휘도가 내려가며, 또한 표시색이 벗어난다는 문제가 있다. 그러나 본 실시형태에서는, 그 질화막을 포함하여 이루어지는 유전체막 (75) 은 화소의 비개구영역 내에 형성되기 때문에, 표시에 영향을 미치는 일은 없다. 이와 같이, 유전체막 (75) 에 치밀성이 우수한 질화물을 사용할 수 있다.
유전체막 (75) 은, 구체적으로는 하층에 산화규소막, 상층에 질화규소막과 같은 2 층 구조를 갖는다. 유전체막 (75) 은, 예를 들어 산화규소막, 질화규소막 및 산화규소막 등과 같은 3 층 구조, 또는 그 이상의 적층 구조나 HfO2, Ta2O5 , TiO2, MgO 등의 금속 산화막을 적어도 하나 갖도록 구성해도 된다. 물론, 단층 구조로 해도 된다.
용량전극 (300) 은, 축적용량 (70) 의 고정전위측 용량전극으로서 기능한다. 본 실시형태에 있어서, 용량전극 (300) 을 고정전위로 하기 위해 용량전극 (300) 은 고정전위가 된 용량배선 (400 ; 후술함) 과 전기적으로 접속되어 있다. 또한, 용량전극 (300) 은, TFT (30) 에 상측에서 입사하고자 하는 광을 차단하는 기능을 갖고 있다. 이 용량전극 (300) 의 구성재료는, 하부 전극 (71) 과 마찬가지로 금속 또는 합금, 도전성 폴리규소, 도전성 금속실리사이드 (예를 들어 WSi) 등에서 선택되고, 그 막두께는 예를 들어 150∼300㎚ 정도이다.
또한 본 실시형태에서는, 하부 전극 (71) 과 용량전극 (300) 은 동일한 에칭제 (즉, 에칭 가스나 에천트) 에 대하여 하부 전극 (71) 의 구성재료 쪽이 용량전극 (300) 의 구성재료보다도 에칭 레이트가 낮아지도록 재료가 선택되고 있다. 그러한 관계를 만족시키는 조합이라면 하부 전극 (71), 용량전극 (300) 은 동일한 도전성 재료로 구성되어 있어도 되고, 상이한 도전성 재료로 구성되어 있어도 된다. 여기에서는, 구체예로서 용량전극 (300) 에는 인(P)을 막 형성 과정에서 도핑한 폴리규소를 사용하고 있다. 즉, 하부 전극 (71) 은 용량전극 (300) 보다도, 염소(Cl2)와 브롬화수소(HBr)의 혼합가스 등의 폴리규소용 에칭 가스에 대한 에칭 레이트가 낮은 재료로 구성되어 있다. 또한, 인(P) 농도가 높은 재료일수록 에칭 레이트가 높다고 알려져 있다. 그래서, 용량전극 (300), 하부 전극 (71) 의 재료구성을 인(P)의 첨가농도에 따라 조정하도록 해도 된다.
도 5 및 도 6 에 나타내는 바와 같이, 축적용량 (70) 에 있어서 상부의 용량전극 (300) 은 유전체막 (75) 과 비교하여 평면형상이 작고, 하부 전극 (71) 은 유전체막 (75) 과 동일한 평면형상을 갖고 있다. 이와 같이, 상부 전극의 평면형상이 하부 전극이나 유전체막보다도 한 단계 작은 축적용량 (70) 은, 하부 전극, 유전체막 및 상부 전극의 3 자가 동일 평면형상을 갖는 경우와 비교하여, 유전체막 (75) 의 단면에서의 상부 전극 (300) 과 하부 전극 (71) 사이의 거리가 현저하게 길어서 전계 집중이 완화되기 때문에, 이들 양전극 사이에서 전기적인 단락이 발생할 가능성을 현저하게 저감시킬 수 있는 동시에 양전극의 단면이 접촉하여 절연 파 괴를 일으키는 것이 방지된다.
본 실시형태에서는, 하부 전극 (71), 유전체막 (75) 및 용량전극 (300) 은 평면형상이 서로 상사형(相似形)으로 되어 있다. 보다 구체적으로는, 도 5 에 나타내는 바와 같이 용량전극 (300) 의 평면형상과 하부 전극 (71) 또는 유전체막 (75) 의 평면형상에 착안하면, 용량전극 (300) 의 윤곽은 그 주위에 걸쳐 또한 하부 전극 (71) 또는 유전체막 (75) 의 윤곽보다 그 하부 전극 (71) 또는 유전체막 (75) 의 내부를 향해 후퇴거리 (d) 만큼 등거리로 후퇴되고 있다.
후퇴거리 (d) 를 0 에 가깝게 하면, 하부 전극 (71), 유전체막 (75) 및 용량전극 (300) 이 거의 동일 형상이 된다. 따라서, 한정된 화소의 비개구영역 내에서의 축적용량 (70) 의 용량을 크게 할 수 있어, 전기광학장치의 동작시 표시화면상에서 플리커의 발생을 억제할 수 있게 된다. 단, 하부 전극 (71), 유전체막 (75) 및 용량전극 (300) 을 거의 동일한 형상으로 하면, 전기광학장치의 동작시 용량전극 (300) 및 하부 전극 (71) 사이에서 리크 전류의 발생률도 높아지고, 그 결과 이들 양전극 사이에서 전기적인 단락을 발생시킬 우려가 있다. 또, 양전극 사이에서 전기적인 단락은 빈발하는 0.2㎛ 이하의 먼지의 부착에 의해서도 발생할 우려가 있다. 그 때문에, 후퇴거리 (d) 는 0.2㎛ 이상인 것이 바람직하다.
반대로, 용량전극 (300) 및 하부 전극 (71) 사이의 리크 전류의 발생률을 작게 하기 위해 후퇴거리 (d) 를 너무 크게 하면, 축적용량 (70) 의 용량을 충분히 확보할 수 없다. 특히, 화소피치의 미세화에 의해 화소피치가 10㎛ 정도가 되면 후퇴거리 (d) 가 축적용량 (70) 의 폭에 미치는 영향을 무시할 수 없게 된다. 이러한 경우, 후퇴거리 (d) 가 1㎛ 이상이면 개구율의 저하가 현저해진다.
따라서 본 실시형태에서는, 후퇴거리 (d) 는 플리커에 대한 내성을 확보하면서 용량전극 (300) 및 하부 전극 (71) 사이의 리크 전류의 발생을 방지할 수 있는 정도의 거리, 구체적으로는 0.2㎛ 이상 1㎛ 이하 범위 내의 길이로 하고 있다. 이로써, 한정된 영역 내에 구축 가능한 축적용량 (70) 의 용량치를 높이는 것이 가능해진다.
(적층 구조, 제 2 층 및 제 3 층 간의 구성-제 1 층간 절연막-)
이상 설명한 TFT (30) 내지 게이트전극 (3a) 및 중계전극 (719) 위, 또한 축적용량 (70) 아래에는, 예를 들어 NSG (non silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass) 등의 실리케이트 글라스막, 질화규소막이나 산화규소막 등, 또는 바람직하게는 NSG 로 이루어지는 제 1 층간 절연막 (41) 이 형성되어 있다.
그리고, 이 제 1 층간 절연막 (41) 에는, TFT (30) 의 고농도 소스영역 (1d) 과 후술하는 데이터선 (6a) 을 전기적으로 접속하는 컨택트 홀 (81) 이, 후술하는 제 2 층간 절연막 (42) 을 관통하면서 뚫려 있다. 또, 제 1 층간 절연막 (41) 에는 TFT (30) 의 고농도 드레인영역 (1e) 과 축적용량 (70) 을 구성하는 하부 전극 (71) 을 전기적으로 접속하는 컨택트 홀 (83) 이 뚫려 있다. 그리고, 이 제 1 층간 절연막 (41) 에는, 축적용량 (70) 을 구성하는 화소전위측 용량전극으로서의 하부 전극 (71) 과 중계전극 (719) 을 전기적으로 접속하기 위한 컨택트 홀 (881) 이 뚫려 있다. 이에 더하여, 제 1 층간 절연막 (41) 에는 중계전극 (719) 과 후술하는 제 2 중계전극 (6a2) 을 전기적으로 접속하기 위한 컨택트 홀 (882) 이 후술하는 제 2 층간 절연막을 관통하면서 뚫려 있다.
(적층 구조ㆍ제 4 층의 구성-데이터선 등-)
상기 서술한 제 3 층에 계속하여 제 4 층에는 데이터선 (6a) 이 형성되어 있다. 이 데이터선 (6a) 은 예를 들어 도 6 에 나타내는 바와 같이 하층부터 순서대로 알루미늄으로 이루어지는 층 (도 6 에서의 부호 41A 참조), 질화티탄으로 이루어지는 층 (도 6 에서의 부호 41TN 참조), 질화규소막으로 이루어지는 층 (도 6 에서의 부호 401 참조) 의 3 층 구조를 갖는 막으로서 형성되어 있다. 질화규소막은 그 하층의 알루미늄층과 질화티탄층을 덮도록 조금 큰 사이즈로 패터닝되어 있다.
또한, 이 제 4 층에는 데이터선 (6a) 과 동일막으로서 용량배선용 중계층 (6a1) 및 제 2 중계전극 (6a2) 이 형성되어 있다. 이들은, 도 4 에 나타내는 바와 같이, 평면적으로 보면 데이터선 (6a) 과 연속한 평면형상을 갖도록 형성되어 있는 것은 아니고, 각자 간은 패터닝 상 분단되도록 형성되어 있다.
덧붙여 말하면, 이들 용량배선용 중계층 (6a1) 및 제 2 중계전극 (6a2) 은, 데이터선 (6a) 과 동일막으로서 형성되어 있기 때문에, 하층부터 순서대로 알루미늄으로 이루어지는 층, 질화티탄으로 이루어지는 층, 플라즈마 질화막으로 이루어지는 층의 3 층 구조를 갖는다.
(적층 구조ㆍ제 3 층 및 제 4 층간의 구성-제 2 층간 절연막-)
이상 설명한 축적용량 (70) 위, 또한 데이터선 (6a) 아래에는, 예를 들어 NSG, PSG, BSG, BPSG 등의 실리케이트 글라스막, 질화규소막이나 산화규소막 등, 또는 바람직하게는 TEOS 가스를 사용한 플라즈마 CVD 법에 의해서 형성된 제 2 층간 절연막 (42) 이 형성되어 있다. 이 제 2 층간 절연막 (42) 에는, TFT (30) 의 고농도 소스영역 (1d) 과 데이터선 (6a) 을 전기적으로 접속하는, 상기 컨택트 홀 (81) 이 뚫려 있는 동시에, 상기 용량배선용 중계층 (6a1) 과 축적용량 (70) 의 상부 전극인 용량전극 (300) 을 전기적으로 접속하는 컨택트 홀 (801) 이 뚫려 있다. 또한, 제 2 층간 절연막 (42) 에는, 제 2 중계전극 (6a2) 과 중계전극 (719) 을 전기적으로 접속하기 위한, 상기 컨택트 홀 (882) 이 형성되어 있다.
(적층 구조ㆍ제 5 층의 구성-용량배선 등-)
상기 서술한 제 4 층에 계속하여 제 5 층에는 용량배선 (400) 이 형성되어 있다. 이 용량배선 (400) 은 평면적으로 보면 도 4 에 나타내는 바와 같이 도면 중 X 방향 및 Y 방향 각각으로 연장하도록 격자형으로 형성되어 있다. 그 용량배선 (400) 중 도면 중 Y 방향으로 연장하는 부분에 관해서는 특히, 데이터선 (6a) 을 덮도록, 또한 그 데이터선 (6a) 보다도 폭이 넓게 형성되어 있다. 또한, 도면 중 X 방향으로 연장하는 부분에 관해서는, 후술하는 제 3 중계전극 (402) 을 형성하는 영역을 확보하기 위하여 각 화소전극 (9a) 의 1 변의 중앙 부근에 절결부를 가지고 있다.
게다가, 도 4 중 XY 방향 각각으로 연장하는 용량배선 (400) 교차 부분의 코너부에서는, 그 코너부를 매립하도록 하여 대략 삼각형 부분이 형성되어 있다. 용량배선 (400) 에 이 대략 삼각형 부분이 형성되어 있기 때문에 TFT (30) 의 반도 체층 (1a) 에 대해 광을 효과적으로 차폐할 수 있다. 즉, 반도체층 (1a) 에 대하여 비스듬히 위에서 진입하고자 하는 광은 이 삼각형 부분에서 반사 또는 흡수되게 되어 반도체층 (1a) 에는 이르지 않게 된다. 따라서, 광 리크 전류의 발생을 억제하여 플리커 등이 없는 고품질 화상을 표시하는 것이 가능해진다. 이 용량배선 (400) 은 화소전극 (9a) 이 배치된 화상표시영역 (10a) 으로부터 그 주위에 연장되어 형성되며 정전위원과 전기적으로 접속됨으로써 고정 전위로 되어 있다.
또한, 제 4 층에는 이러한 용량배선 (400) 과 동일막으로서 제 3 중계전극 (402) 이 형성되어 있다. 이 제 3 중계전극 (402) 은, 후술하는 컨택트 홀 (804 및 89) 을 통하여 제 2 중계전극 (6a2) 및 화소전극 (9a) 사이의 전기적 접속을 중계하는 기능을 갖는다. 또, 이들 용량배선 (400) 및 제 3 중계전극 (402) 사이는 평면형상적으로 연속하여 형성되어 있는 것은 아니며, 양자간은 패터닝 상 분단되도록 형성되어 있다.
한편, 상기 서술한 용량배선 (400) 및 제 3 중계전극 (402) 은 하층에 알루미늄으로 이루어지는 층, 상층에 질화티탄으로 이루어지는 층의 2 층 구조를 갖고 있다.
(적층 구조ㆍ제 4 층 및 제 5 층간의 구성-제 3 층간 절연막-)
이상 설명한 상기 서술한 데이터선 (6a) 위, 또한 용량배선 (400) 아래에는 NSG, PSG, BSG, BPSG 등의 실리케이트 글라스막, 질화규소막이나 산화규소막 등, 또는 바람직하게는 TEOS 가스를 사용한 플라즈마 CVD 법으로 형성된 제 3 층간 절 연막 (43) 이 형성되어 있다. 이 제 3 층간 절연막 (43) 에는 상기 용량배선 (400) 과 용량배선용 중계층 (6a1) 을 전기적으로 접속하기 위한 컨택트 홀 (803) 및 제 3 중계전극 (402) 과 제 2 중계전극 (6a2) 을 전기적으로 접속하기 위한 컨택트 홀 (804) 이 각각 뚫려 있다.
(적층 구조ㆍ제 6 층, 그리고 제 5 층 및 제 6 층간의 구성-화소전극 등-)
마지막으로, 제 6 층에는 상기 서술한 바와 같이 화소전극 (9a) 이 매트릭스형으로 형성되고, 그 화소전극 (9a) 상에 배향막 (16) 이 형성되어 있다. 그리고, 이 화소전극 (9a) 아래에는 NSG, PSG, BSG, BPSG 등의 실리케이트 글라스막, 질화규소막이나 산화규소막 등, 또는 바람직하게는 NSG 로 이루어지는 제 4 층간 절연막 (44) 이 형성되어 있다. 이 제 4 층간 절연막 (44) 에는, 화소전극 (9a) 및 상기 제 3 중계전극 (402) 사이를 전기적으로 접속하기 위한 컨택트 홀 (89) 이 뚫려 있다. 화소전극 (9a) 과 TFT (30) 사이는, 이 컨택트 홀 (89) 및 제 3 중계전극 (402) 그리고 상기 서술한 컨택트 홀 (804), 제 2 중계층 (6a2), 컨택트 홀 (882), 중계전극 (719), 컨택트 홀 (881), 하부 전극 (71) 및 컨택트 홀 (83) 을 통하여 전기적으로 접속되게 된다.
이상 설명한 바와 같이, 본 실시형태의 전기광학장치에서는 한정된 영역 내에서 신뢰성이 높고, 또한 상대적으로 큰 축적용량 (70) 이 구축된다. 따라서, 고품위 화상표시가 가능한 액정장치를 실현할 수 있다.
[전기광학장치의 제조방법]
이하에서는, 상기 서술한 실시형태의 전기광학장치의 제조 프로세스에 관해 도 7 내지 도 11 을 참조하여 설명한다. 여기서 도 7 내지 도 11 은 제조 프로세스 각 공정에서의 전기광학장치의 적층 구조를, 도 6 의 단면도 및 도 5 중 축적용량 (70) 을 추출한 평면도에 대하여 순서대로 나타내는 공정도이다 (전자는 도면 중 (a) 에, 후자는 도면 중 (b) 에 나타내고 있음). 또, 이하에서는, 본 실시형태에서 특징적인 축적용량 (70) 의 제조공정에 관해 특히 자세하게 설명하는 것으로 하고, 그 이전 및 축적용량 (70) 형성 후 제조공정의 설명에 대해서는 적절히 생략하기로 한다.
(막형성 공정)
먼저, 도 7 을 참조하여 막형성 공정에 관해 설명한다. 도 7 의 공정에서는, TFT 어레이 기판 (10) 상에 형성된 제 1 층간 절연막 (41) 상에 축적용량 (70) 의 하부 전극 (71) 이 되는 하부 도전층 (71a), 축적용량 (70) 의 유전체막 (75) 이 되는 중간층 (75a) 및 축적용량 (70) 의 용량전극 (300) 이 되는 상부 도전층 (300a) 을 이 순서로 적층한다.
보다 구체적으로는, 먼저 제 1 층간 절연막 (41) 상에 예를 들어 CVD, 스퍼터링, 증착 등에 의해 폴리규소막을 형성하고, 그 후 이 폴리규소막에 인(P)을 이온주입함으로써 하부 도전층 (71a) 을 형성한다. 다음에, 그 위에 예를 들어 증착, 열산화 등에 의해 하층이 산화규소막 및 상층이 질화규소막에 의해 형성된 2 층 구조의 중간층 (75a) 을 형성한다. 또한, 중간층 (75a) 위에, 예를 들어 CVD, 스퍼터링, 증착 등을 사용하여 포스핀 (PH3) 가스를 첨가하면서 폴리규소를 막 형성함으로써 상부 도전층 (300a) 을 형성한다.
이렇게 하여 도 7(a) 및 도 7(b) 에 나타내는 바와 같이, 제 1 층간 절연막 (41) 의 상부 표면에 하부 도전층 (71a), 중간층 (75a) 및 상부 도전층 (300a) 이 순서대로 적층된다. 또한, 하부 도전층 (71a) 과 상부 도전층 (300a) 은 하부 도전층 (71a) 쪽이 염소 (Cl2), 브롬화수소 (HBr) 의 혼합가스에 대한 에칭 레이트가 낮게 되어 있다.
(마스크 형성 공정)
도 7 의 막형성 공정에 계속하여 도 8 의 마스크 형성 공정이 실시된다. 도 8 의 공정에서는, 예를 들어 레지스트를 상부 도전층 (300a) 상의 일면에 형성한 후에 포토리소그래피 및 에칭 수법에 의한 패터닝에 의해 마스크 (310) 를 형성한다. 마스크 (310) 는, 도 8(a) 및 도 8(b) 에 나타내는 바와 같이 상부 도전층 (300a) 상에 상부 전극 (300) 의 평면형상에 대응하는 평면패턴으로서 형성된다.
(패터닝 공정)
도 8 의 마스크 형성 공정에 계속하여, 도 9 의 패터닝 공정이 실시된다. 이 패터닝 공정에서는, 상부 도전층 (300a), 중간층 (75a) 및 하부 도전층 (71a) 에 마스크 (310) 를 통한 일괄 에칭을 실시하여, 용량전극 (300), 유전체층 (75) 및 하부 전극 (71) 을 한번에 패턴 형성한다. 에칭에는 폴리규소용 에칭 가스를 사용한 건식 에칭, 보다 구체적으로는 유도결합 플라즈마 (Inductively Coupled Plasma etching : ICP) 에칭 등을 실시할 수 있다. 에칭 가스로는, 여기에서는 염소 (Cl2) 와 브롬화수소 (HBr) 가 혼합된 폴리규소용 에칭 가스를 사용한다. 단, 에칭 가스종은 상기 구체예 이외의 것이어도 된다. 또한, 건식 에칭뿐만 아니라 습식 에칭을 사용해도 상관없다.
이 폴리규소용 에칭 가스에 대한 에칭 레이트는, 상기 서술한 바와 같이 각 층 재질의 차이로부터, 상부 도전층 (300a) 이 300㎛/min 정도, 중간층 (75a) 이 20㎛/min 정도, 하부 도전층 (71a) 이 250㎛/min 정도이다. 그 때문에, 상부 도전층 (300a) 은 비교적 빠르게 에칭되지만 하층의 중간층 (75a), 하부 도전층 (71a) 에서는 에칭의 진행은 느리다. 덧붙여 말하면, 중간층 (75a) 은 다른 층에 비하여 에칭 레이트가 극단적으로 느리지만, 두께가 1/10 정도로 얇기 때문에 그 에칭 소요 시간을 실용성이 있는 범위 내로 할 수 있다.
그 결과, 상부 도전층 (300a) 에서는 중간층 (75a), 하부 도전층 (71a) 에 비하여 사이드 에칭이 진행되고, 도 9 와 같이 용량전극 (300) 의 윤곽은 유전체막 (75) 의 윤곽 및 하부 전극 (71) 의 윤곽보다 후퇴하게 된다. 여기에서는, 이 후퇴거리를 거리 d 로 하도록 에칭한다. 이렇게 하여 일반적으로 제조 오차 또는 얼라인먼트 부정합, 치수 격차, 잔류막 등에 의해 유전체막 (75) 의 단면 부근에서 매우 접촉하기 쉬운 용량전극 (300) 과 하부 전극 (71) 의 단면 부근이, 여기에서는 일괄 에칭에 의해 3차원적으로 이간되도록 형성된다.
도 10(a) 는 도 9 에서의 축적용량 (70) 의 단부를 확대하여 나타내고 있다. 이상에서는, 이와 같이 유전체막 (75) 의 단면과 하부 전극 (71) 의 단면이 거의 맞춰지고 용량전극 (300) 만 후퇴하는 경우를 예로 들어 설명하였지만, 상기 서술한 일괄 패터닝에 의하면, 소정의 에칭제에 대한 상부 도전층 (300a), 중간층 (75a), 하부 도전층 (71a) 의 에칭 레이트비, 에칭시간 등의 조건에 따라 축적용량 (70) 의 단부 형상에는 일정한 변화가 생긴다.
예를 들어, 하부 도전층 (71a) 을 에칭 레이트가 상부 도전층 (300a) 의 그것에 가까운 재료로 구성하여 패터닝 공정 중에 사이드 에칭을 진행시키면, 도 10(b) 에 나타낸 바와 같이 하부 전극 (71) 의 단면은 후퇴된 것이 된다. 이 경우, 유전체막 (75) 에 의해 구분된 용량전극 (300) 과 하부 전극 (71) 은 평면적으로 본 윤곽의 대소차보다도 실제로는 이간된 것이 되어, 전기적인 단락이나 절연 파괴를 확실하게 방지하는 것이 가능해진다.
또는, 하부 도전층 (71a) 을 에칭 레이트가 낮은 재료로 구성하여 패터닝 공정 중의 에칭이 다른 층에 비하여 진행되기 어렵게 하면, 도 10(c) 에 나타낸 바와 같이 하부 전극 (71) 의 단면을 유전체막 (75) 의 단면보다도 돌출된 형상으로 할 수 있다.
어느 경우든 일괄 에칭에 의해 용량전극 (300) 의 단면과 하부 전극 (71) 의 단면이 3차원적으로 이간되도록 축적용량 (70) 이 형성된다.
(마스크 박리 공정)
도 9 의 패터닝 공정에 계속하여 도 11 의 마스크 박리 공정이 실시된다. 도 11 의 공정에서 마스크 (310) 가 박리되면, 하부 전극 (71), 유전체막 (75) 및 용량전극 (300) 이 이 순서로 적층된 축적용량 (70) 이 완성된다.
그 후, TFT 어레이 기판 (10) 의 전체면에 (즉, 축적용량 (70) 을 덮도록) 제 2 층간 절연막 (42) 이 형성된다. 그 때, 여기에서는 하부 전극 (71) 쪽이 용량전극 (300) 보다도 평면형상이 크고, 축적용량 (70) 의 단부 부근은 계단형으로 되어 있기 때문에, 제 2 층간 절연막 (42) 은 축적용량 (70) 에 대한 피복성이 좋게 형성할 수 있다. 만약, 하부 전극 (71) 쪽이 용량전극 (300) 보다도 평면 형상이 작으면, 축적용량 (70) 의 단부는 위가 튀어나온 오버행 형상이 된다. 그리고, 층간 절연막을 형성할 때 하부 전극 (71) 의 단면 부근은 용량전극 (300) 에 가려져 있기 때문에 피복되기 어렵고, 그 부근에 보이드가 발생하여, 전기광학장치의 신뢰성 저하를 초래할 가능성이 있다고 생각된다.
이와 같이 본 실시형태에서는, 상부 도전층 (300a) 과 하부 도전층 (71a) 의 재질에 의한 에칭 레이트차를 이용함으로써, 용량전극 (300) 의 평면형상이 하부 전극 (71) 이나 유전체막 (75) 보다도 약간 작은 축적용량 (70) 을 일괄 에칭에 의해 형성할 수 있다. 이 축적용량 (70) 에서는, 유전체막 (75) 의 단면에서 용량전극 (300) 과 하부 전극 (71) 간 거리가 0.2㎛∼1㎛ 로 근소하기는 하지만 확실하게 형성되는 점에서, 용량치를 희생시키는 일없이 전계 집중이 완화되어, 이들 양전극 사이에서 전기적인 단락이 발생할 가능성을 현저하게 저감시킬 수 있다. 또, 이들 양전극의 접촉 가능성이 현저하게 저감되어 축적용량 (70) 의 절연파괴를 방지할 수 있다.
또, 여기에서는 축적용량 (70) 을 구성하는 용량전극 (300) 및 하부 전극 (71) 을 패터닝하기 위해 필요한 마스크는 하나이면 된다. 즉, 상부 도전층 (300a) 과 하부 도전층 (71a) 의 재질을 다르게 하여 이들 상호의 에칭 레이트차를 조정함으로써, 축적용량 (70) 을, 용량전극 (300) 의 단면이 하부 전극 (71) 의 단면보다도 후퇴된 형상으로 한번의 에칭으로 패터닝할 수 있다. 따라서, 제조공정을 효율화하는 데 있어서 매우 유리하다. 만약 마스크 수를 증대시켰다면, 레지스트막 형성의 횟수 및 에칭 횟수가 증대하여 제조비용이 현저하게 증대하는 동시에, 얼라인먼트 부정합 등에 의해 제조수율도 저하하는 것이다.
또한, 상부 도전층 (300a), 중간층 (75a) 및 하부 도전층 (71a) 의 에칭을 일괄하여 실시하기 때문에 패터닝 공정 전체가 동일 챔버 내에서 실시되어, 제조라인 상의 코스 단축이나 제조효율의 향상이 달성된다.
따라서, 본 실시형태에 의하면, 신뢰성이 높고, 또한 용량치가 높은 축적용량 (70) 을 간단하게 형성할 수 있다. 특히 이 액정장치에서는, 축적용량은 각 화소의 비개구영역이라는 한정된 영역 내에 배치되지만, 그럼에도 불구하고 축적용량 (70) 을 적용함으로써 용량치를 높일 수 있다. 또한, 축적용량 (70) 을 비개구영역 내에 배치하는 동시에 유전체막 (75) 을 층간 절연막 (41) 의 표면 전역에 형성하지 않아, 표시품질을 저하시키지 않고 유전체막 (75) 에 질화막을 사용할 수 있다. 그 결과, 고품위 화상표시가 가능한 액정장치를 구축할 수 있다. 또한, 이와 같이 축적용량을 형성함으로써 제조수율을 향상시킬 수도 있다.
[변형예]
여기에서, 제 1 실시형태의 변형예에 대하여 설명한다. 이하의 변형예에 서는 제 1 실시형태와 동일한 구성요소에 대해서는 동일한 부호를 붙이고 그 설명을 적절히 생략한다.
(변형예 1)
이 변형예에서는, 축적용량 (70) 의 패터닝 공정 중에 에칭과 평행하게 마스크 (310) 의 평면형상이 작아지도록 마스크 (310) 를 후퇴시키는 마스크 후퇴 공정을 실시한다. 보다 구체적으로는, 산소 플라즈마에 의한 클리닝 처리 (이른바 "O2 클리닝") 에 의해 도 9 에 나타내는 마스크 (310) 의 윤곽을 그 주위에 걸쳐 등거리로 후퇴시켜 마스크 (311) 로 한다. 이로써 마스크 (311) 의 윤곽은 상부 도전층 (301a) 의 윤곽보다 후퇴되게 된다.
또한, 마스크 후퇴 공정을 실시하는 타이밍은 임의이어도 되며, 예를 들어 상부 도전층 (300a) ∼ 하부 도전층 (71a) 에서의 층별 깊이 방향 에칭 종료 후나 상부 도전층 (300a) 에칭 중에 실시된다.
도 12(a) 및 도 12(b) 에, 중간층 (75a) 의 깊이 방향 에칭 종료 후부터 하부 도전층 (71a) 에칭 전에 마스크 후퇴 공정을 실시한 예를 나타낸다. 동 도면에 있어서, 마스크 (311) 는 마스크 (310) 의 주연을 후퇴시킨 것이다. 또한 제 1 실시형태에서는, 이 단계에서는 이미 상부 도전층 (300a) 이 용량전극 (300) 에 패터닝되어 있지만, 본 변형예에서는 상부 도전층 (300a) 의 패터닝에 의해 평면형상이 마스크 (310) 를 따르는 상부 도전층 (301a) 이 얻어진다. 유전체층 (75) 은 에칭 레이트가 낮기 때문에, 윤곽이 상부 도전층 (310a) 의 윤곽에서 밀려 나오도록 형성되어 있다.
여기에서는, 도 12 의 마스크 후퇴 공정 후, 도 13 과 같이 패터닝 공정이 속행된다. 도 13 의 공정에서는, 마스크 (311) 를 통하여 상부 도전층 (301a) 이 에칭된다. 동시에, 여기에서는 유전체막 (75) 을 통하여 하부 도전층 (71a) 이 에칭된다.
그 결과, 도 13(a) 및 도 13(b) 에 나타내는 바와 같이, 상부 도전층 (301a) 이 마스크 (311) 에 대응하는 평면형상으로 패터닝되어 용량전극 (301) 이 형성된다. 이 용량전극 (301) 은, 실시형태에서의 용량전극 (300) 보다도 단면이 더욱 후퇴되며, 하부 전극 (71) 의 단면과의 거리가 보다 커진다.
이와 같이 본 변형예에서는 마스크 후퇴 공정을 "O2 클리닝" 으로 실시하게 하였기 때문에, 마스크 (310) 를 비교적 용이하고 균일하게 후퇴시킬 수 있게 된다. 따라서, 용량전극 (301) 이 그 주위에 걸쳐 하부 전극 (71) 보다 균일하고 작게 구성된 축적용량을 비교적 간단하게 제조할 수 있다.
게다가, 마스크 (310) 의 후퇴 거리를 조정함으로써 용량전극 (301) 의 윤곽 형상을 조정할 수 있기 때문에, 하부 전극 (71) 보다도 약간 작은 윤곽차를 갖는 용량전극 (301) 을 하나의 마스크를 사용하여 간단하게 형성할 수 있다. 즉, 용량전극 (301) 의 패터닝 정밀도를 안정적으로 높이는 것이 가능해져, 0.2㎛∼1㎛ 라는 약간의 윤곽차를 고정밀도로 실현한 축적용량을 비교적 용이하게 제조할 수 있다.
또, 마스크 (310) 의 후퇴를 상부 도전층 (301a) 의 패터닝과 평행하게 실시하도록 하면, 제조공정을 단시간화 및 간략화할 수 있다. 예를 들어, O2 클리닝용 산소 플라즈마를 에칭 가스에 혼입함으로써 이러한 처리를 하면 된다. 또, 그 결과 용량전극 (301) 의 단면에 테이퍼가 형성된다. 이 경우, 제 2 층간 절연막 (42) 은 축적용량의 단부에서의 피복성을 양호하게 하여 축적용량 위를 덮을 수 있기 때문에, 보이드 등의 발생이 억제된다.
(변형예 2)
제 1 실시형태에서는 축적용량 (70) 의 패터닝 공정을 일괄에칭에 의해 실시하는 것으로 하였지만, 중간층 (75a) 의 에칭 가스종만 변경해도 된다. 일반적으로 중간층 (75a) 의 에칭 레이트는 도전층용 (예를 들어 제 1 실시형태에서는 폴리규소용) 에칭 가스에 대해서는 도전층과 비교하여 너무나 낮다. 그래서, 아무리 중간층 (75a) 의 막두께가 얇더라도 이 부분에서의 에칭과정의 진행이 느려질 것 같으면 일괄 에칭이 아니라 중간층 (75a) 용 에칭 가스를 사용하여 에칭하는 편이 오히려 효율적이다. 또, 에칭 가스를 복수종 도입할 수 있는 챔버를 사용하면, 이러한 경우에도 패터닝 공정의 전체를 동일 장치, 동일 챔버에서 실시할 수 있다.
그 때, 중간층 (75a) 의 에칭에는 예를 들어 CHF3, CF4, Ar 의 혼합가스를 사용하면 된다. 이 에칭 가스에 대한 중간층 (75a) 의 에칭 레이트는, 질화규소, 산화규소의 각 경우에 200㎛/min, 480㎛/min 정도이다. 반대로, 이 에칭 가스에 대한 폴리규소의 에칭 레이트는 40∼60㎛/min 정도로 낮기 때문에, 중간층 (75a) 을 집중적으로 에칭할 수 있어 축적용량 (70) 을 단부 형상으로 제어성 좋게 형성할 수 있다.
[제 2 실시형태]
다음에, 본 발명의 제 2 실시형태에 대하여 설명한다. 또한, 본 실시형태에 관해서는 제 1 실시형태와 다른 부분에 대하여 주로 설명하는 것으로 하고 동일한 구성요소에는 동일한 부호를 붙이고 그 설명을 적절히 생략한다.
본 실시형태의 전기광학장치에서는, 제 1 실시형태의 축적용량 (70) 대신에 하부 전극 (72), 유전체막 (76) 및 용량전극 (302) 이 이 순서로 적층되어 이루어지는 축적 용량 (70A) 이 형성되어 있다. 이 중, 유전체막 (76) 은 용량전극 (302), 하부 전극 (72) 의 구성재료에 비하여 소정 에칭제에 대한 에칭 레이트가 느린 재료로 구성되어 있다. 예를 들어, 용량전극 (302), 하부 전극 (72) 을 도전성 금속, 도전성 폴리규소, 도전성 금속실리사이드 등에서 선택한 동일 조성의 재료, 또는 서로 다른 재료로 구성하는 한편, 유전체막 (76) 을 질화규소 또는 산화규소로 구성하고 있다.
이 축적 용량 (70A) 은 아래와 같은 방법으로 형성할 수 있다.
먼저 하부 도전층, 중간층, 상부 도전층을 이 순서로 적층한다. 각 층은 상기 하부 전극 (72), 유전체막 (76), 용량전극 (302) 의 구성재료를 사용하여 막형성된다. 다음에, 이 적층체를 마스크 (312) 를 통한 일괄 에칭에 의해 동시일괄하여 패터닝한다. 그 후, 마스크 (312) 를 박리한다.
도 14(a), (b) 는 이 에칭시 축적 용량 (70A) 의 단부를 확대하여 나타내는, 제 1 실시형태의 도 10 에 대응한 부분 구성도이다. 본 실시형태에서는, 예를 들어 도 14 와 같이 에칭이 진행된다. 즉, 도 14(a) 는 상하 도전층의 에칭 레이트가 중간층의 에칭 레이트에 대하여 동일한 정도로 높은 경우이다. 이 경우, 유전체막 (76) 에 의해 구분된 용량전극 (302) 과 하부 전극 (72) 은 평면적으로 본 경우의 윤곽의 대소차보다도 실제로는 이간된 것이 되어, 전기적인 단락이나 절연 파괴를 확실하게 방지하는 것이 가능해진다.
또, 도 14(b) 는 상하 도전층의 에칭 레이트가 중간층의 에칭 레이트보다도 높고, 또한 상부 도전층이 하부 도전층보다도 에칭 레이트가 높은 경우이다. 이 경우에는, 하부 전극 (72) 의 단면이 유전체막 (76) 의 단면으로부터 너무 후퇴되지 않게 형성할 수 있다.
어느 경우든, 이상의 결과 도 15 에 나타낸 바와 같이 유전체막 (76) 보다도 용량전극 (302) 및 하부 전극 (72) 의 평면형상이 작은 축적 용량 (70A) 이 형성된다.
단, 축적 용량 (70A) 의 내압의 관점에서는, 용량전극 (302), 하부 전극 (72) 중 어느 하나의 단면이 유전체막 (76) 보다도 후퇴되어 있는 것이 최저한 필요한 사항이며, 반드시 양단면이 유전체막 (76) 의 단면보다도 후퇴되어 있을 필요는 없다. 도 14(a) 와 같이 하부 전극 (72) 쪽이 유전체막 (76) 보다도 평면형상이 작으면 축적 용량 (70A) 의 단부는 오버행 형상이 된다. 그 때문에, 제 2 층간 절연막 (42) 을 축적 용량 (70A) 의 바로 위에 형성할 때, 하부 전극 (72) 의 단면 부근은 피복되기 어렵고 이 부근에 보이드가 발생하여 디바이스의 신뢰성 저하를 초래할 가능성을 생각할 수 있다. 그 때문에, 도 14(b) 와 같이 하부 전극 (72) 은 유전체막 (76) 에 비하여 평면형상이 너무 작지 않은 (즉, 하부 도전층의 단면을 중간층의 단면보다 너무 후퇴시키지 않는) 것이 바람직하다.
이와 같이 본 실시형태에서는, 상부 도전층, 하부 도전층과 중간층의 재질에 의한 에칭 레이트차를 이용함으로써 용량전극 (302) 및 하부 전극 (72) 의 평면형상이 유전체막 (76) 보다도 약간 작은 축적용량 (70A) 을 일괄 에칭에 의해 형성할 수 있다. 이 축적 용량 (70A) 에서는, 유전체막 (75) 의 단면에서의 용량전극 (300) 과 하부 전극 (71) 간 거리가 근소하기는 하지만 확실하게 형성되는 점에서, 용량치를 희생시키지 않고 전계 집중이 완화되어 이들 양전극 사이에서 전기적인 단락이 생길 가능성을 현저하게 저감시킬 수 있다. 또, 이들 양전극의 접촉 가능성이 현저하게 저감되어, 축적 용량 (70A) 의 절연파괴를 방지할 수 있다.
또, 여기에서는 축적 용량 (70A) 을 구성하는 용량전극 (302), 유전체막 (76) 및 하부 전극 (72) 을 일괄 패터닝하도록 하였기 때문에 패터닝 공정 전체가 동일 챔버 내에서 실시되어, 제조라인 상의 코스 단축이나 제조효율의 향상이 달성된다. 동시에, 이 경우의 패터닝에 필요한 마스크는 하나이면 되므로 레지스트막 형성의 횟수 및 에칭 횟수가 억제되어, 제조비용의 저감, 얼라인먼트 부정합 등에 의한 제조수율 저하를 저지할 수 있다.
따라서 본 실시형태에 의하면, 신뢰성이 높고 또한 용량치가 높은 축적 용량 (70A) 을 간단하게 형성할 수 있다. 특히 이 액정장치에서는, 축적용량은 각 화소의 비개구영역이라는 한정된 영역 내에 배치되지만, 그럼에도 불구하고 축적 용량 (70A) 을 적용함으로써 용량치를 높일 수 있다. 또, 축적 용량 (70A) 을 비개구영역 내에 배치하는 동시에 유전체막 (75) 을 층간 절연막 (41) 의 표면 전역에 형성하지 않아, 표시품질을 저하시키지 않고 유전체막 (75) 에 질화막을 사용할 수 있다. 그 결과, 고품위 화상표시가 가능한 액정장치를 구축할 수 있게 된다. 또한, 이렇게 축적용량을 형성함으로써 제조수율을 향상시키는 것도 가능하다.
또한 본 실시형태에서도, 상기 제 1 실시형태의 변형예 1 과 마찬가지로 마스크 (312) 를 후퇴시킴으로써 단면이 보다 후퇴된, 또는 단면에 테이퍼 각을 갖는 용량전극 (302) 을 형성할 수 있다.
[전자기기]
다음에, 이상 상세하게 설명한 전기광학장치를 각종 전자기기에 적용한 경우 에 대하여 설명한다.
(프로젝터)
먼저, 이 전기광학장치인 액정장치를 라이트 밸브로서 사용한 프로젝터에 대하여 설명한다. 도 16 은 프로젝터의 구성예를 도시하는 평면도이다. 이 도면에 나타난 바와 같이, 프로젝터 (1100) 내부에는 할로겐 램프 등의 백색 광원으로 이루어지는 램프 유닛 (1102) 이 형성되어 있다. 이 램프 유닛 (1102) 에서 사출된 투사광은 라이트 가이드 (1104) 내에 배치된 4 장의 미러 (1106) 및 2 장의 다이크로익 미러 (1108) 에 의해 RGB 의 3 원색으로 분리되고, 각 원색에 대 응하는 라이트 밸브로서의 액정장치 (1110R, 1110B 및 1110G) 에 입사된다. 액정장치 (1110R, 1110B 및 1110G) 의 구성은 상기 서술한 전기광학장치와 동등하며, 화상신호처리회로에서 공급되는 R, G, B 의 원색신호로 각각 구동되는 것이다. 그리고, 이들 액정장치에 의해 변조된 광은, 다이크로익 프리즘 (1112) 에 3 방향에서 입사된다. 이 다이크로익 프리즘 (1112) 에서는 R 및 B 의 광이 90 도로 굴절하는 한편, G 의 광이 직진한다. 따라서, 각 색의 화상이 합성된 결과, 투사렌즈 (1114) 를 통하여 스크린 등에 컬러화상이 투사되게 된다.
(모바일형 컴퓨터)
다음에, 이 전기광학장치인 액정장치를 모바일형 PC 에 적용한 예에 대하여 설명한다. 도 17 은 이 PC 의 구성을 나타내는 사시도이다. 도면에 있어서, 컴퓨터 (1200) 는 키보드 (1202) 를 구비한 본체부 (1204) 와 액정표시유닛 (1206) 으로 구성되어 있다. 이 액정표시유닛 (1206) 은 앞서 서술한 전기광학장치에 백라이트를 부가함으로써 구성되어 있다.
(휴대전화)
그리고, 이 전기광학장치인 액정장치를 휴대전화에 적용한 예에 대하여 설명한다. 도 18 은 이 휴대전화의 구성을 나타내는 사시도이다. 도면에 있어서, 휴대전화 (1300) 는 복수의 조작버튼 (1302) 과 함께 반사형 액정장치 (1005) 를 구비하는 것이다. 이 반사형 액정장치 (1005) 에서는 필요에 따라 그 전면에 프론트 라이트가 형성된다.
이 전기광학장치인 액정장치는, 이들 도 16 ∼ 도 18 을 참조하여 설명한 전 자기기 외에도 액정 TV, 휴대전화, 전자수첩, 워드 프로세서, 뷰파인더형 또는 모니터 직시형 비디오테이프 레코더, 워크스테이션, 화상 전화, POS 단말, 터치패널, 예를 들어 전자 페이퍼 등의 전기영동장치, 전자방출소자를 이용한 표시장치 (Field Emission Display 및 Surface-Conduction Electron-Emitter Display) 등의 각종 전자기기에 적용할 수 있다.
또한, 본 발명의 전기광학장치용 기판 및 반도체장치용 기판은 본 발명에 관한 용량을 구비한 것이며, 상기 액정장치 이외의 각종 장치 내지 그 부분에 적용할 수 있다. 또, 본 발명의 전기광학장치는 본 발명의 전기광학장치용 기판을 구비한 것이면 되고, 이상에 설명한 액정장치 이외의 구성을 갖는 액정장치나 유기 EL 장치 등도 포함되어 있다.
본 발명은 상기 서술한 실시형태에 한정되는 것이 아니고, 청구의 범위 및 명세서 전체로부터 이해할 수 있는 발명의 요지 또는 사상에 반하지 않는 범위에서 적절하게 변경 가능하며, 그러한 변경을 수반하는 전기광학장치용 기판의 제조방법 및 전기광학장치용 기판, 그리고 이것을 구비한 전기광학장치 및 전자기기, 그리고 반도체장치용 기판의 제조방법 및 반도체장치용 기판도 역시 본 발명의 기술적 범위에 포함되는 것이다.
본 발명은 본 발명의 축적용량에서, 유전체막의 단면에 용량전극과 하부 전극간 거리가 근소하기는 하지만 확실하게 형성되는 점에서, 용량치를 희생시키는 일없이 전계 집중이 완화되어, 양 전극 사이에서 전기적인 단락이 발생할 가능성을 현저하게 저감시킬 수 있다. 또한, 이들 양 전극의 접촉 가능성이 현저하게 저감되어 축적용량의 절연파괴를 방지할 수 있다.
또한, 본 발명은 축적용량을 구성하는 용량전극 및 하부 전극을 일괄 패터닝하기 때문에 제조공정을 효율화하는 데 있어서 매우 유리하다.
또한, 본 발명은 각 화소의 비개구영역이라는 한정된 영역 내에 배치되지만, 그럼에도 불구하고 축적용량의 용량치를 높일 수 있고, 축적용량을 비개구영역 내에 배치하는 동시에 유전체막을 층간 절연막의 표면 전역에 형성하지 않아, 표시품질을 저하시키지 않고 유전체막에 질화막을 사용할 수 있어, 고품위 화상표시가 가능한 액정장치를 구축할 수 있다.
또한, 본 발명은 이와 같이 신뢰성이 높은 용량을 기판 상에 간단히 제조할 수 있는 전기광학장치용 기판의 제조방법을 통해 그 전기광학 장치용 기판, 전기광학장치 및 전자기기를 제공할 수 있다.

Claims (16)

  1. 기판 상에 용량 (容量) 을 구비하는 전기광학장치용 기판의 제조방법으로서,
    상기 기판 상에, 용량의 하부 전극이 되는 하부 도전층, 상기 용량의 유전체막이 되는 중간층 및 상기 용량의 상부 전극이 되는 상부 도전층을 이 순서로 적층하는 동시에,
    상기 하부 도전층을 상기 상부 도전층의 구성재료에 비하여, 소정 종류의 에칭제에 대한 에칭 레이트가 낮은 재료로 형성하는 층 형성 공정;
    상기 상부 도전층 상에 소정 평면패턴을 갖는 마스크를 형성하는 마스크 형성 공정;
    적어도 상기 상부 도전층 및 상기 하부 도전층에 대해서는 상기 에칭제를 사용하고 상기 마스크를 통한 에칭에 의해 상기 상부 도전층, 상기 중간층 및 상기 하부 도전층을 패터닝하는 패터닝 공정; 및
    상기 마스크를 박리하는 박리 공정을 구비하는 것을 특징으로 하는 전기광학장치용 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 패터닝 공정에서의 에칭은 상기 상부 도전층, 상기 중간층 및 상기 하부 도전층의 일괄 에칭인 것을 특징으로 하는 전기광학장치용 기판의 제조방법.
  3. 제 1 항에 있어서,
    상기 패터닝 공정에서의 에칭은 상기 중간층을 에칭할 때 상기 에칭제와 다른 에칭제를 사용하여 실시되는 것을 특징으로 하는 전기광학장치용 기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 패터닝 공정 중에 상기 에칭과 병행하여 상기 마스크의 평면형상이 작아지도록 상기 마스크를 후퇴시키는 마스크 후퇴 공정을 더 구비하는 것을 특징으로 하는 전기광학장치용 기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 마스크 후퇴 공정은 상기 기판 상에서의 상기 마스크의 윤곽을 상기 마스크 주위에 걸쳐 등거리로 후퇴시키는 것을 특징으로 하는 전기광학장치용 기판의 제조방법.
  6. 제 1 항에 있어서,
    상기 상부 도전층과 상기 하부 도전층은 동일 조성의 재료로 이루어지는 것을 특징으로 하는 전기광학장치용 기판의 제조방법.
  7. 기판 상에 용량을 구비하는 전기광학장치용 기판의 제조방법으로서,
    상기 기판 상에, 상기 용량의 하부 전극이 되는 하부 도전층, 상기 용량의 유전체막이 되는 중간층 및 상기 용량의 상부 전극이 되는 상부 도전층을 이 순서로 적층하는 동시에,
    상기 중간층을 상기 하부 도전층 및 상기 상부 도전층의 구성재료보다도 소정 종류의 에칭제에 대한 에칭 레이트가 낮은 재료로 형성하는 층 형성 공정;
    상기 상부 도전층 상에 소정 평면패턴을 갖는 마스크를 형성하는 마스크 형성 공정;
    상기 마스크를 통하고 상기 에칭제를 사용한 에칭에 의해 상기 상부 도전층, 상기 중간층 및 상기 하부 도전층을 일괄하여 패터닝하는 일괄 패터닝 공정; 및
    상기 마스크를 박리하는 박리 공정을 구비하는 것을 특징으로 하는 전기광학장치용 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 층 형성 공정에서, 상기 하부 도전층을 상기 상부 도전층의 구성재료에 비하여, 소정 종류의 에칭제에 대한 에칭 레이트가 낮은 재료로 형성하는 것을 특징으로 하는 전기광학장치용 기판의 제조방법.
  9. 기판 상에 용량을 구비하는 전기광학장치용 기판으로서,
    상기 용량은, 상기 기판 상에 하부 전극, 유전체막 및 상부 전극이 이 순서로 적층되어 있고, 상기 상부 전극의 주연부(周緣部)는 상기 유전체막의 주연부로부터 후퇴되어 있도록 형성되어, 이루어지는 것을 특징으로 하는 전기광학장치용 기판.
  10. 제 9 항에 있어서,
    상기 상부 전극의 주연부(周緣部)는 상기 유전체막의 주연부로부터 0.2㎛ 이상 1㎛ 이하 범위 내의 길이만큼 후퇴되어 있는 것을 특징으로 하는 전기광학장치용 기판.
  11. 제 9 항에 있어서,
    상기 상부 전극은 막 형성 과정에서 인(P)이 첨가된 폴리규소로 이루어지고, 상기 하부 전극은 인(P)이 이온주입된 폴리규소로 이루어지는 것을 특징으로 하는 전기광학장치용 기판.
  12. 기판 상에 용량을 구비하는 전기광학장치용 기판으로서,
    상기 기판 상에,
    상기 용량의 하부 전극이 되는 하부 도전층;
    상기 용량의 유전체막이 되며 소정 종류의 에칭제에 대한 에칭 레이트가 상기 하부 도전층의 구성재료보다 낮은 재료로 된 중간층; 및
    상기 용량의 상부 전극이 되며 상기 에칭제에 대한 에칭 레이트가 상기 하부 도전층의 구성재료보다 높은 재료로 된 상부 도전층이, 아래에서부터 순서대로 적층되어 형성되고,
    상기 하부 도전층, 상기 중간층 및 상기 상부 도전층은 상기 에칭제에 의한 에칭에 의해 일괄하여 패터닝되어 형성되어 있는 것을 특징으로 하는 전기광학장치용 기판.
  13. 제 9 항에 기재된 전기광학장치용 기판을 구비하는 것을 특징으로 하는 전기광학장치.
  14. 제 13 항에 있어서,
    상기 하부 전극에 접속되는 동시에 상기 기판 상에서의 화상표시영역에 복수 배열된 화소전극; 및
    상기 하부 전극의 하층측에 층간 절연막을 통하여 형성되는 동시에 그 소스 또는 드레인이 상기 층간 절연막에 개구된 컨택트홀을 통하여 상기 하부 전극에 접속된 박막 트랜지스터를 더 구비하고,
    상기 용량은 상기 화상표시영역 내에서 각 화소의 비개구영역 내에 배치되어 있는 것을 특징으로 하는 전기광학장치.
  15. 제 14 항에 있어서,
    상기 유전체막은 질화막 또는 산질화막을 포함하는 것을 특징으로 하는 전기광학장치.
  16. 제 13 항에 기재된 전기광학장치를 구비하여 이루어지는 것을 특징으로 하는 전자기기.
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