KR100605435B1 - 반도체 장치 및 그 조립 방법 - Google Patents

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Abstract

반도체 칩과 기판과의 접속에 이용되는 땜납 재료의 리플로우에 의한 열 응력을 최소한으로 하고, 밀봉 수지 내에 보이드를 발생시키지 않고 반도체 칩 소자면의 파괴, 특히 땜납 재료의 바로 위에 배치된 저유전율 절연막의 파괴를 방지할 수 있는 반도체 장치 및 그 조립 방법을 제공한다. 제1 주면과 제1 주면에 대향한 제2 주면을 갖는 칩 탑재 기판(1)과, 제2 주면에 배치된 복수의 기판측 내부 전극 패드(2)와, 기판측 내부 전극 패드(2)에 접속된 제1 땜납볼(3)과, 제1 땜납볼(3)에 접속된 융점이 높은 제2 땜납볼(4)과, 제2 땜납볼(4)에 접속된 반도체 칩(6)과, 제1 땜납볼(3) 및 제2 땜납볼(4) 주위에 봉입된 밀봉 수지(7)를 구비한다.
땜납 볼, 밀봉 수지, 반도체 칩, 주면

Description

반도체 장치 및 그 조립 방법{SEMICONDUCTOR DEVICE AND ASSEMBLING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치(1차 실장체)의 일례를 도시하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도(단계 1).
도 3은 본 발명의 제1 실시예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도(단계 2).
도 4는 본 발명의 제1 실시예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도(단계 3).
도 5는 본 발명의 제1 실시예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도(단계 4).
도 6은 본 발명의 제1 실시예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도(단계 5).
도 7은 본 발명의 제1 실시예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도(단계 6).
도 8은 본 발명의 제1 실시예에 따른 반도체 장치(1차 실장체)의 조립 방법 의 일례를 도시하는 단면도(단계 7).
도 9는 본 발명의 제1 실시예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도(단계 8).
도 10은 본 발명의 제1 실시예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도(단계 9).
도 11은 제2 조립 방법의 일례를 도시하는 단면도(단계 1).
도 12는 제2 조립 방법의 일례를 도시하는 단면도(단계 2).
도 13은 본 발명의 제1 실시예의 변형예에 따른 반도체 장치(1차 실장체)의 일례를 도시하는 단면도.
도 14는 본 발명의 제1 실시예의 변형예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도(단계 1).
도 15는 본 발명의 제1 실시예의 변형예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도(단계 2).
도 16은 본 발명의 제2 실시예에 따른 반도체 장치(1차 실장체)의 일례를 도시하는 단면도.
도 17은 본 발명의 제2 실시예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도(단계 1).
도 18은 본 발명의 제2 실시예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도(단계 2).
도 19는 본 발명의 제2 실시예의 변형예에 따른 반도체 장치(1차 실장체)의 일례를 도시하는 단면도.
도 20은 본 발명의 제2 실시예의 변형예에 따른 반도체 장치(1차 실장체)의 조립 방법의 일례를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 칩 탑재 기판
2a, 2b, 2c, 2d : 기판측 내부 전극 패드
3a, 3b, 3c, 3d : 제1 땜납볼
4a, 4b, 4c, 4d : 제2 땜납볼
5a, 5b, 5c, 5d : 칩측 내부 전극 패드
6 : 반도체 칩
7, 7A, 7B : 밀봉 수지
8a, 8b, 8c, 8d : 내부 접속체
10 : 소자부
11a, 11b, ……, 11e : 금속 배선
12, 12A, 12B : 저유전율 절연막
13, 18 : 보호막
13A, 18A : 개구부
14A : Ti막
14B : Ni막
14C : Pd막
14a, 14b, 14c, ……, 14d : 배리어 메탈
15 : 배선층
15a, 15b, ……, 15j : 기판측 외부 전극 패드
16a, 16b : 포토레지스트막
17 : 도전성 재료
20A : 실장 스테이지
20B : 실장 툴
21a, 21b, ……, 21j : 외부 접속 볼
22a, 22b, 22c, 22d : 제2 기판측 내부 전극 패드
23a, 23b, 23c, 23d : 제3 땜납볼
24a, 24b, 24c, 24d : 제4 땜납볼
25a, 25b, 25c, 25d : 제2 칩측 내부 전극 패드
26 : 제2 반도체 칩
28a, 28b, 28c, 28 : 제2 내부 접속체
30 : 제2 소자부
32 : 제2 저유전율 절연막
33 : 제2 보호막
100, 101, 102, 103 : 1차 실장체
본 발명은, 반도체 장치에 관한 것으로, 특히 땜납 접속을 이용한 반도체 장치 및 그 조립 방법에 관한 것이다.
LSI 등의 반도체 칩의 고집적화에 수반하여, 반도체 장치의 소형화, 고밀도화, 다핀화, 고속화가 진행되고 있다. 표면 실장형의 패키지에서는, 소형화, 고밀도화에 대응하기 위해, 반도체 소자와 회로 기판을 돌기 전극을 통하여 접속하는 플립 칩 방식이 널리 이용되고 있다. 플립 칩 방식에서는, 우선 표면에 전극 패드를 갖는 회로 기판 위에 밀봉 수지가 도포된다. 이어서, 소자면에 돌기 전극 등을 형성한 반도체 칩과 회로 기판이 대향하여 배치되어, 회로 기판의 전극 패드와 반도체 칩의 돌기 전극이 접촉한다. 이어서 리플로우 공정에서, 회로 기판 및 반도체 칩에 150℃ 전후의 여열이 공급되어, 밀봉 수지가 갖는 플럭스 기능에 의해 돌기 전극 및 전극 패드 계면의 산화막이나 이물이 제거된다. 또한, 회로 기판 및 반도체 칩에 200℃ 전후의 고온에서 본 가열됨으로써 돌기 전극이 용융하여, 전극 패드와 접합된다. 그 후, 경화 공정에서 돌기 전극 및 전극 패드 주위의 밀봉 수지가 완전하게 경화된다.
이러한 반도체 장치의 조립 방법에서는, 종래, 납을 포함한 땜납 페이스트 등의 범프가, 돌기 전극으로서 일반적으로 이용되어 왔다. 그러나, 최근에는 폐기된 전자 기기로부터 납이 유출하여, 지하수 등의 환경을 오염시킬 위험이 있기 때문에, 납의 사용을 폐지하는 움직임이 강해지고 있다. 따라서, 반도체 장치의 전극에 이용하는 재료로서, 납을 포함하지 않는 땜납(이하, 「납 프리 땜납」이라고 함 )의 실용화가 진행되고 있다(예를 들면, 특허 문헌1 참조).
<특허 문헌1>
일본 특개2001-298051호 공보
전극에 이용되는 납 프리 땜납의 재료로서는, 예를 들면 주석-은(Sn-Ag) 합금, 주석-아연(Sn-Zn) 합금 등이 있다. 그러나, Sn-Ag 합금 등의 납 프리 땜납은, 일반적으로 융점이 높기 때문에, 200℃ 이상의 고온 상태에서 리플로우를 행해야한다. 이러한 고온 상태에서 리플로우를 행하면, 반도체 칩이나 회로 기판에 강한 열 응력이 가해져, 코플래너리티(coplanarity)의 악화나 신뢰성의 저하가 발생한다. 또한, 회로 기판으로서 유기계의 재료가 사용된 경우에는, 200℃ 이상의 고온 상태에서 리플로우함으로써 기판으로부터 가스가 발생하고, 발생한 가스가 밀봉 수지 내에 침입한다. 한편, 가스가 침입한 밀봉 수지는, 경화 반응이 한창 진행해 갈 때 점도가 상승한다. 이 때문에, 밀봉 수지에 침입한 가스는, 밀봉 수지 외부로 충분히 방출되지 않고, 보이드로서 잔류한다. 또한, 리플로우에 의한 가열에 의해 밀봉 수지 자체의 열수축률도 증대하기 때문에, 반도체 소자면에 형성된 전극 등에 대한 응력이 증대하여, 전극에 균열 등을 발생시킨다.
한편, 현재 사용되고 있는 마이크로프로세서는, 방대한 정보를 고속으로 처리하는 데에 있어서, 개개의 트랜지스터를 서로 접속하는 배선의 저항과, 배선간의 절연재의 용량이 문제가 되고 있다. 구체적으로 설명하면, 배선은 알루미늄(Al)으로부터 구리(Cu)로, 절연재는 실리콘 산화막으로부터 비유전률이 낮은 재료로 계속 변화하고 있다. 그러나, 최근의 전자 기기에 이용되는 재료는, 일반적으로 기계적 강도가 약하다. 특히, 반도체 칩 내부의 절연재로서 이용되는 저유전율 절연막(low-k 막)은, 저유전성을 확보하기 위해 다공질의 구조를 갖고 있으므로, 기계적 강도, 밀착 강도 등이 실리콘 산화막에 비하여 현저하게 약하다. 이 때문에, 고융점의 납 프리 땜납을 이용하여 전극의 리플로우를 행하면, 반도체 칩 내부의 저유전율 절연막에 대하여 강한 열 응력이 발생하여, 땜납 전극 바로 아래의 저유전율 절연막의 파손이나, 반도체 칩과 회로 기판과의 접착력의 저하가 발생할 위험성이 있다.
본 발명은, 상기한 종래 기술의 결점을 없애기 위해 이루어진 것으로, 그 목적으로 하는 것은, 반도체 칩과 기판과의 접속에 이용되는 땜납 재료의 리플로우에 의한 열 응력을 최소한으로 하여, 밀봉 수지 내에 보이드를 발생시키지 않고 반도체 칩 소자면의 파괴, 특히 땜납 재료의 바로 위에 배치된 저유전율 절연막의 파괴를 방지할 수 있는 반도체 장치 및 그 조립 방법을 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명의 제1 특징은, 제1 주면과 제1 주면에 대향한 제2 주면을 갖는 칩 탑재 기판과, 제2 주면에 배치된 복수의 기판측 내부 전극 패드와, 기판측 내부 전극 패드에 접속된 제1 땜납볼과, 제1 땜납볼에 접속된 제1 땜납볼보다 융점이 높은 제2 땜납볼과, 제2 땜납볼에 접속된 칩측 내부 전극 패드를 제3 주면에 갖는 반도체 칩과, 제1 땜납볼 및 제2 땜납볼 주위에 봉입된 플럭스 기능을 갖는 밀봉 수지를 구비하는 반도체 장치인 것을 요지로 한다.
본 발명의 제2 특징은, 제1 주면 및 제1 주면에 대향한 제2 주면을 갖는 칩 탑재 기판의 제2 주면에 복수의 기판측 내부 접속 패드를 형성하는 공정과, 기판측 내부 접속 패드 위에 복수의 제1 땜납볼을 각각 형성하는 공정과, 제1 주면의 기판측 내부 접속 패드 및 제1 땜납볼 주위에 플럭스 기능을 갖는 밀봉 수지를 도포하는 공정과, 소자면을 제3 주면에 갖는 반도체 칩의 제3 주면에 형성한 제2 땜납볼과 제1 땜납볼을 대향시켜 위치 정렬하고, 제1 땜납볼을 용융시켜 제2 땜납볼과 제1 땜납볼을 접합하는 공정과, 밀봉 수지를 경화시키는 공정을 구비하는 반도체 장치의 조립 방법인 것을 요지로 한다.
이어서, 도면을 참조하여, 본 발명의 제1 및 제2 실시예를 설명한다. 또, 전자 기기의 조립은, 반도체 대규모 집적 회로의 칩 상에서의 소자 형성 및 배선 등에 의해, 몇개의 실장 단계로 분류되고 있다. 「1차 실장체」는, 도 1, 도 13 및 도 16에 도시한 바와 같이, 탑재 기판 등에 칩을 접속한 반도체 장치(실장체)를 가리킨다. 「2차 실장체」는, 도 1, 도 13 및 도 16에 도시하는 1차 실장체를 실장 기판 위에 실장한 반도체 장치(실장체)를 가리킨다. 「3차 실장체」는, 2차 실장체를 마더 보드 등에 실장한 반도체 장치(실장체)를 가리킨다.
이하의 도면의 기재에서, 동일하거나 또는 유사한 부분에는 동일하거나 또는 유사한 부호를 붙이고 있다. 단, 도면은 모식적인 것으로, 두께와 평균 치수의 관계, 각 층의 두께의 비율 등은 현실의 것과는 상이한 것에 유의해야한다. 또한, 도면 상호간에서도 서로의 치수의 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다. 또한, 이하에 기술하는 제1 및 제2 실시예는, 본 발명의 기술적 사 상을 구체화하기 위한 장치나 방법을 예시하는 것으로, 본 발명의 기술적 사상은 구성 부품의 재질, 형상, 구조, 배치 등을 하기의 것으로 특정하는 것이 아니다. 본 발명의 기술적 사상은, 특허 청구의 범위에서 다양한 변경을 가할 수 있다.
(제1 실시예)
본 발명의 제1 실시예에 따른 반도체 장치(1차 실장체 : 100)는, 도 1에 도시한 바와 같이, 제1 주면과 제1 주면에 대향한 제2 주면을 갖는 칩 탑재 기판(1)과, 제2 주면에 배치된 복수의 기판측 내부 전극 패드(2a, 2b, 2c, 2d)와, 기판측 내부 전극 패드(2a, 2b, 2c, 2d)에 접속된 제1 땜납볼(3a, 3b, 3c, 3d)과, 제1 땜납볼(3a, 3b, 3c, 3d)에 접속된 제2 땜납볼(4a, 4b, 4c, 4d)과, 제2 땜납볼(4a, 4b, 4c, 4d)에 접속된 반도체 칩(6)과, 제1 땜납볼(3a, 3b, 3c, 3d) 및 제2 땜납볼(4a, 4b, 4c, 4d) 주위에 봉입된 플럭스 기능을 갖는 밀봉 수지(7)를 구비한다.
칩 탑재 기판(1)은, 예를 들면 에폭시계 수지로 이루어지는 기판의 제1 주면 및 제2 주면에 배선층(15) 및 기판측 내부 전극 패드(2a, 2b, 2c, 2d)를 구비한 프린트 기판이다. 기판측 내부 전극 패드(2a, 2b, 2c, 2d)의 상부에는, SiO2막, PSG 막 등으로 이루어지는 보호막(18)이 퇴적되어 있다. 이러한 칩 탑재 기판(1)으로서는, 유기계의 다양한 합성 수지, 세라믹, 유리 등의 무기계의 재료가 사용 가능하다. 유기계의 수지 재료로서는, 페놀 수지, 폴리에스테르 수지, 에폭시 수지, 폴리이미드 수지, 불소 수지 등이 사용 가능하며, 판형으로 할 때의 코어가 되는 기재는, 종이, 유리 섬유, 유리 기재 등이 사용된다. 무기계의 기판 재료로서 일반적인 것은 세라믹이다. 또한, 방열 특성을 높이는 것으로서 금속 기판, 투명한 기판이 필요한 경우에는, 유리가 이용된다. 세라믹 기판의 소재로서는 알루미나(Al2O3), 멀라이트(3Al2O3·2SiO2), 베릴리아(BeO), 질화 알루미늄(AlN), 질화 규소(SiC) 등이 사용 가능하다. 또한, 철, 구리 등의 금속 위에 내열성이 높은 폴리이미드계의 수지판을 적층하여 다층화한 금속 베이스의 기판(금속 절연 기판)이어도 된다. 기판측 내부 전극 패드(2a, 2b, 2c, 2d) 및 배선층(15)에는, 알루미늄(Al), 혹은 알루미늄 합금(Al-Si, Al-Cu-Si), 금, 구리 등의 도전성 재료를 이용하는 것이 가능하다. 혹은, 복수의 폴리실리콘 게이트 전극에 접속된 게이트 배선 등의 복수의 신호선을 통하여, 다른 복수의 전극을 설치해도 된다. 폴리실리콘으로 이루어지는 게이트 전극 대신에, 텅스텐(W), 티탄(Ti), 몰리브덴(Mo) 등의 고융점 금속, 이들 실리사이드(WSi2, TiSi2, MoSi2) 등, 혹은 이들의 실리사이드를 이용한 폴리사이드 등으로 이루어지는 게이트 전극이어도 된다. 또한, 칩 탑재 기판(1)의 내부에는 복수의 비아가 형성되고, 이들 비아에 접속된 내부 매립 배선이 복수층으로 배치되어도 된다.
기판측 내부 전극 패드(2a, 2b, 2c, 2d)는, 칩 탑재 기판(1)의 제2 주면 위에 등간격으로 이격하여 배치되어 있다. 기판측 내부 전극 패드(2a, 2b, 2c, 2d)의 위치, 재질, 수 등은 특별히 한정되지 않는다. 이들 기판측 내부 전극 패드(2a, 2b, 2c, 2d)에는, 제1 땜납볼(3a, 3b, 3c, 3d)이 각각 접속되어 있다. 제1 땜납볼(3a, 3b, 3c, 3d)에는, 저융점의 땜납 재료(저융점 땜납)가 사용 가능하다. 예를 들면, 제1 땜납볼(3a, 3b, 3c, 3d)로서, 주석-비스무트(Sn-Bi)계, 주석-비스무트-은(Sn-Bi-Ag)계, 주석-아연(Sn-Zn)계, 주석-아연-비스무트(Sn-Zn-Bi)계, 주석-비스무트-인듐(Sn-Bi-In)계, 비스무트-인듐(Bi-In)계, 주석-인듐(Sn-In)계, 비스무트-팔라듐(Bi-Pd)계, 인듐-은(In-Ag)계, 주석-납(Sn=5w%, Pb=95w%)계 중 어느 한 땜납 재료가 사용 가능하다. 이 중, Sn-Bi계, Sn-Bi-Ag계는 138∼150℃ 정도, Sn-Zn은 198∼210℃ 정도, Sn-Bi-In계는 190∼200℃ 정도, Bi-In계는 72∼120℃ 정도, Sn-In계는 116∼130℃ 정도, In-Ag계는 141∼160℃ 정도, Sn-Pb(Sn=5w%, Pb=95w%)계는, 320∼330℃ 정도의 융점을 갖고 있다. 또, 납의 환경으로의 유출을 고려하는 점에서, 제1 땜납볼(3a, 3b, 3c, 3d)로서는, 저융점의 납 프리 땜납을 사용하는 것이 바람직하다. 예를 들면, 칩 탑재 기판(1)에 유기계의 재료를 사용한 경우에는, 기판으로부터의 가스 발생을 방지하기 위해, Sn-Bi계, Sn-Bi-Ag계의 저융점 땜납을 제1 땜납볼(3a, 3b, 3c, 3d)로서 사용할 수 있다. 이들의 제1 땜납볼(3a, 3b, 3c, 3d)은, 기판측 내부 전극 패드(2a, 2b, 2c, 2d) 위에 오목 형상을 갖고, 오목부의 내측이 볼 형상의 제2 땜납볼(4a, 4b, 4c, 4d)의 표면에 밀착하여 배치되어 있다.
제2 땜납볼(4a, 4b, 4c, 4d)은, 도 1에 도시한 바와 같이, 반도체 칩(6)의 제3 주면에 배치된 칩측 내부 전극 패드(5a, 5b, 5c, 5d)에 각각 접속되어 있다. 제2 땜납볼(4a, 4b, 4c, 4d)은, 제1 땜납볼(3a, 3b, 3c, 3d)과 비교하여 융점이 높은 땜납 재료(고융점 땜납)를 사용할 수 있다. 예를 들면, 제2 땜납볼(4a, 4b, 4c, 4d)로서는, 주석-은(Sn-Ag)계, 주석-은-구리(Sn-Ag-Cu)계, 주석-납(Sn-Pb)계, 주석-아연(Sn-Zn)계 중 어느 한 땜납 재료가 사용 가능하다. 이 중, Sn-Ag계는 220∼225℃ 정도, Sn-Ag-Cu계는 215∼230℃ 정도, Sn-Pb계(Sn=63w%, Pb=35w%)는 180∼185℃ 정도, Sn-Zn계는 195∼215℃ 정도의 융점을 갖는다. 제2 땜납볼(4a, 4b, 4c, 4d)의 재료는, 제1 땜납볼(3a, 3b, 3c, 3d)에 사용되는 재료의 융점에 대응하여 적절하게 변경 가능하다. 납을 포함하는 땜납 재료를 사용하는 경우에는, 제1 땜납볼(3a, 3b, 3c, 3d)로서 Sn=5w%, Pb=95w%의 조성의 Sn-Pb를 채용할 수 있고, 제2 땜납볼(4a, 4b, 4c, 4d)로서 Sn=63w%, Pb=37w%의 조성의 Sn-Pb를 채용할 수 있다. 한편, 납의 환경으로의 유출을 고려하는 관점에서, 제2 땜납볼(4a, 4b, 4c, 4d)로서 납 프리 땜납을 사용할 수도 있다. 예를 들면, 제1 땜납볼(3a, 3b, 3c, 3d)로서 Sn-Bn이 채용되고, 제2 땜납볼(4a, 4b, 4c, 4d)로서 Sn-Ag가 채용되어도 된다.
반도체 칩(6) 내부의 제3 주면측에는, 소자부(10)가 형성되어 있다. 소자부(10)는, 예를 들면 1×1018㎝-3∼1×1021㎝-3 정도의 도너 혹은 억셉터를 도핑한 복수의 고불순물 밀도 영역(소스 영역/드레인 영역, 혹은 에미터 영역/콜렉터 영역 등) 등이 형성되어 있다. 이들 고불순물 밀도 영역에 접속되도록, 알루미늄(Al), 알루미늄 합금(Al-Si, Al-Cu-Si), Cu 등의 금속 배선(금속막)이, 저유전율 절연막(12)이나 절연막(도시 생략)을 층간 절연막으로 하여 다층으로 형성되어 있다. 또한, 도 1에 도시한 바와 같이, 저유전율 절연막(12)의 바로 아래(도 1의 지면 아래 방향)에는, 칩 내부측 전극 패드(5a, 5b, 5c, 5d)가 형성되어 있다. 그리고, 칩측 내부 전극 패드(5a, 5b, 5c, 5d) 아래에, 산화막(SiO2), PSG막, BPSG막, 질화막(Si3N4), 폴리이미드막, 혹은 에폭시 수지 등의 유기계 수지로 이루어지는 보호막(패시베이션막 : 13)이 형성되어, 반도체 칩(6)의 제3 주면의 표면을 피복하고 있다. 그리고, 보호막(13)의 일부에 칩측 내부 전극 패드(5a, 5b, 5c, 5d)를 노출하도록 복수의 개구부(도시 생략)가 형성되고, 노출된 칩측 내부 전극 패드(5a, 5b, 5c, 5d)에, 제2 땜납볼(4a, 4b, 4c, 4d)에 접속된 베리어 메탈(14a, 14b, 14c, 14d)이 각각 형성되어 있다. 또, 저유전율 절연막(12)은, 배선간의 비유전률을 낮게 억제하기 위해 비유전률이 3.5 이하의 재료가 바람직하다. 이러한 저유전율 절연막(12)으로서는, 탄소 혹은 불소를 첨가한 일산화 규소(SiOC, SiOF) 등의 무기계 절연 재료, 수소 실세스퀴옥산폴리머(HSQ), 유기 실리카, 다공질 HSQ, 벤조시클로부텐(BCB) 등이나, 이들의 재료를 다공질화한 막이 사용 가능하다. 또한, 저유전율 절연막(12)은, 박리를 방지하기 위해, 반도체 칩(6)의 내부에 배치된 소자부(반도체 소자 : 10), 절연막, 및 금속막에 대한 밀착 강도를 15J/㎡ 이하로 해도 된다.
밀봉 수지(7)에는, 수지에 플럭스제를 혼입시킨 재료, 경화제에 플럭스 효과를 갖게 한 재료, 수지에 필러를 혼입시킨 재료, 산무수물을 사용한 재료 등이 사용 가능하다. 수지 재료로서는, 예를 들면 에폭시계, 아크릴계, 실리콘계, 폴리이미드계 등의 수지를 사용할 수 있다.
본 발명의 제1 실시예에 따른 1차 실장체(100)에서는, 칩 탑재 기판(1) 위에 저융점의 제1 땜납볼(3a, 3b, 3c, 3d)이 배치된다. 이들 제1 땜납볼(3a, 3b, 3c, 3d)은, 예를 들면 150℃ 정도의 저온에서 가열됨으로써 용융하므로, 칩 탑재 기판(1)의 재료에 유기계의 수지를 사용해도, 칩 탑재 기판(1)으로부터 가스가 발생하지 않아서, 밀봉 수지(7)에 보이드가 발생하기 어렵다. 또한, 칩 탑재 기판(1) 및 반도체 칩(6)이 저온에서 접합되므로, 칩 탑재 기판(1), 반도체 칩(6), 및 밀봉 수지(7)의 열수축이 작아져, 칩 탑재 기판(1)의 코플래너리티나 신뢰성도 향상한다. 또한, 제2 땜납볼(4a, 4b, 4c, 4d)에는 과도한 열 응력이 가해지지 않으므로, 칩측 내부 전극 패드(5a, 5b, 5c, 5d) 위에 배치된 저유전율 절연막(12)의 파손을 방지할 수 있다. 또한, 저유전율 절연막(12)의 표면에, 유기계의 수지 등으로 이루어지는 보호막(13)이 배치되어 있으므로, 저유전율 절연막의 박리를 방지할 수 있다. 또한, 땜납 재료에 납 프리 땜납을 이용하면, 환경 문제에 대응한 1차 실장체(100)를 제공할 수 있다.
(제1 조립 방법)
이어서, 도 2∼도 10을 이용하여, 본 발명의 제1 실시예에 따른 1차 실장체(100)의 조립 방법을 설명한다. 또, 이하에 설명하는 1차 실장체(100)의 조립 방법은 일례로서, 이 변형예를 포함하며, 이 외의 다양한 조립 방법에 의해, 실현 가능한 것은 물론이다.
(가) 우선, 반도체 칩(6)의 제3 주면에 예를 들면 1×1018㎝-3∼1×1021㎝ -3 정 도의 도너 혹은 억셉터를 도핑한 복수의 고불순물 밀도 영역(소스 영역/드레인 영역, 혹은 에미터 영역/콜렉터 영역 등) 등을 갖는 소자부(10)를 형성한다. 그리고 이들의 고불순물 밀도 영역에 접속되도록, 알루미늄(Al), 혹은 알루미늄 합금(Al-Si, Al-Cu-Si), Cu 등의 금속 배선(11a, 11b, ……, 11e)을 저유전율 절연막(12A, 12B)을 층간 절연막으로 하여 다층으로 형성한다. 그리고, 최상층의 배선층에 칩측 내부 전극 패드(5a)를 형성한다. 이어서, 칩측 내부 전극 패드(5a)의 상부에 산화막(SiO2), PSG막, BPSG막, 질화막(Si3N4), 혹은 폴리이미드막 등으로 이루어지는 보호막(13)을 형성한다. 그리고, 보호막(13)의 일부에 복수의 개구부(13A)를 형성하여, 칩측 내부 전극 패드(5a)을 노출시킨다.
(나) 이어서, 보호막(13) 및 개구부(13A)의 상면에 티탄(Ti)막(14A), Ti막(14A)의 상면에 니켈(Ni)막(14B), Ni막(14B) 상면에 팔라듐(Pd)막(14C)을 스퍼터링 장치, 또는 전자 빔 증착 장치 등을 이용하여 각각 형성하고, 이들 막으로 이루어지는 배리어 메탈(14)의 층을 형성한다. 이어서, 베리어 메탈(14) 위에 포토레지스트막을 도포하고, 포토리소그래피 기술을 이용하여 포토레지스트막(16a)과 포토레지스트막(16b)과의 사이에 홈을 형성한다. 그리고, 도 4에 도시한 바와 같이, 포토레지스트막(16a)과 포토레지스트막(16b)과의 사이의 홈에 도금법 등에 의해 Cu 등의 도전성 재료(17)를 선택적으로 형성한다.
(다) 이어서, 도 5에 도시한 바와 같이, 아세톤, 박리액 등의 용매를 이용하여 포토레지스트막(16a, 16b)을 박리하고, 도전성 재료(17)를 마스크로 하여 Pd막(14C), Ni막(14B), Ti막(14A)의 일부를 각각 제거한다. Pd막(14C) 및 Ni막(14B)의 제거에는, 왕수계의 에칭액을 사용할 수 있다. Ti막(14)의 제거에는, 에틸렌디아민4아세트산계를 이용할 수 있다. 이어서, 도 6에 도시한 바와 같이, 도전성 재료(17) 주위에 플럭스를 도포하고, 질소 분위기 속에서 200∼220℃, 30초정도동안 가열하여, 도전성 재료(17)를 리플로우하여 베리어 메탈층(14) 위에 제2 땜납볼(4a)을 형성한다. 그 후, 제2 땜납볼(4a)이 형성된 반도체 칩(6)에 대해 전기적인 테스트가 행해진다.
(라) 이어서, 도 7에 도시한 바와 같이, 두께 30∼60㎛의 에폭시 수지 등으로 이루어지는 칩 탑재 기판(1)을 준비한다. 칩 탑재 기판(1)으로서는, 에폭시 수지 외에, 폴리이미드 수지, 페놀 수지, 세라믹 기판, 또는 탄화 규소 기판 등이 사용 가능하다. 칩 탑재 기판(1)의 제1 주면에는, Cu 등으로 이루어지는 배선층(15)을 형성한다. 한편, 제2 주면에는, Cu 등으로 이루어지는 기판측 내부 전극 패드(2a)를 형성하고, 기판측 내부 전극 패드(2a)의 상부에 SiO2막, PSG막 등으로 이루어지는 보호막(18)을 퇴적한다. 그 후, 보호막(18)의 일부를 제거하여 개구부(18A)를 형성하여, 기판측 내부 전극 패드(2a)를 노출시킨다. 이어서, 기판측 내부 전극 패드(2a) 위에 제1 땜납볼(3a)을 형성한다.
(마) 이어서, 도 8에 도시한 바와 같이, 기판측 내부 전극 패드(2a, 2b, 2c, 2d) 및 제1 땜납볼(3a, 3b, 3c, 3d)을 둘러싸도록, 칩 탑재 기판(1)의 제1 주면에 플럭스 기능을 갖는 밀봉 수지(7)를 도포한다. 또, 밀봉 수지(7)의 열팽창 계수를 저하시키고, 수지의 신뢰성을 향상시키기 위해 필러를 첨가한 재료를 사용해도 된다. 이어서, 도 9에 도시한 바와 같이, 제1 땜납볼(3a, 3b, 3c, 3d) 위에 제2 땜납볼(4a, 4b, 4c, 4d)을 대향시켜 위치를 정렬한다. 그 후, 칩 탑재 기판(1) 및 반도체 칩(6)을 로(爐) 등에 넣고, 반도체 칩(6) 위로부터 칩 탑재 기판(1)을 향하여 가압하면서 150℃ 정도에서 1∼15초동안 가열하여, 리플로우한다. 그 결과, 밀봉 수지(7)가 활성화하여, 밀봉 수지(7)가 갖는 플럭스 효과에 의해, 제1 땜납볼(3a, 3b, 3c, 3d)의 표면의 산화물이나 오염물이 제거된다. 계속해서, 제1 땜납볼(3a, 3b, 3c, 3d)이 용융하여, 도 10에 도시한 바와 같이, 제2 땜납볼(4a, 4b, 4c, 4d) 주위에 밀착한다. 또한, 밀봉 수지(7)를 경화시키기 위해, 칩 탑재 기판(1) 및 반도체 칩(6)을 오븐 등에서 건조시킨다.
이상의 공정에 의해, 도 1에 도시한 바와 같은 1차 실장체(100)가 실현 가능하게 된다. 본 발명의 제1 실시예에 따른 1차 실장체(100)에 의하면, 기판측 내부 전극 패드(2a, 2b, 2c, 2d) 위에 배치된 제1 땜납볼(3a, 3b, 3c, 3d)이 150℃ 정도의 저온에서 용융하여, 제2 땜납볼(4a, 4b, 4c, 4d)에 가접속된다. 이 때문에, 칩 탑재 기판(1)의 재료에 유기계의 수지를 사용했을 때에, 칩 탑재 기판(1)으로부터 가스가 발생하지 않아, 밀봉 수지(7) 내에 보이드가 발생하기 어렵게 된다. 또한, 칩 탑재 기판(1)과 반도체 칩(6)이 저온에서 접속되는 것에 의해, 칩 탑재 기판(1) 및 반도체 칩(6)의 열팽창, 혹은 밀봉 수지(7)의 열수축의 비율이 작아져, 칩 탑재 기판(1)의 코플래너리티나 신뢰성을 향상시킬 수 있다. 또한, 제2 땜납볼(4a, 4b, 4c, 4d)에는 과도한 열 응력이 가해지지 않으므로, 칩측 내부 전극 패드(5a, 5b, 5c, 5d)가 배치된 저유전율 절연막(12)의 파손을 방지할 수 있다. 저유전율 절연막(12)의 표면에는, 유기계의 수지 등으로 이루어지는 보호막(13)이 배치되어 있으므로, 저유전율 절연막(12)의 박리를 방지할 수 있다.
(제2 조립 방법)
이하에, 도 11 및 도 12를 이용하여 제2 조립 방법을 설명한다. 반도체 칩(6) 및 칩 탑재 기판(1)에 제2 땜납볼(4a, 4b, 4c, 4d) 또는 제1 땜납볼(3a, 3b, 3c, 3d)을 형성하기까지의 방법은, 도 2∼도 8에 도시하는 방법과 마찬가지이므로, 설명을 생략한다.
우선, 실장 스테이지(20A) 및 실장 툴(20B)을 150℃ 정도로 가온한다. 그리고, 칩 탑재 기판(1)의 제1 주면을 예를 들면 진공 척 등에 의해 실장 스테이지(20A) 상에 탑재하고, 반도체 칩(6)의 제3 주면에 대향한 제4 주면을 진공 척 등에 의해 실장 툴(20B) 위에 고정한다. 이어서, 도 11에 도시한 바와 같이, 제1 땜납볼(3a, 3b, 3c, 3d) 위에 제2 땜납볼(4a, 4b, 4c, 4d)을 대향시켜 위치 정렬한다. 이어서, 실장 툴(20B) 위로부터 실장 스테이지(20A)측을 향하여 가압한다. 그 결과, 도 12에 도시한 바와 같이, 제1 땜납볼(3a, 3b, 3c, 3d)이 용융하여 변형하고, 제2 땜납볼(4a, 4b, 4c, 4d) 주위에 밀착한다. 또한, 실장 스테이지(20A) 및 실장 툴(20B)의 가온을 멈추고, 냉각하는 것에 의해, 밀봉 수지(7)를 냉각하여 경화시킨다.
(제1 실시예의 변형예)
본 발명의 제1 실시예의 변형예에 따른 반도체 장치(1차 실장체 : 102)는, 도 13에 도시한 바와 같이, 칩 탑재 기판(1)의 제2 주면에 배치된 제2 기판측 내부 전극 패드(22a, 22b, 22c, 22d)와, 제2 기판측 내부 전극 패드(22a, 22b, 22c, 22d)에 접속된 제3 땜납볼(23a, 23b, 23c, 23d)과, 제3 땜납볼(23a, 23b, 23c, 23d)에 접속된 제4 땜납볼(24a, 24b, 24c, 24d)과, 제4 땜납볼(24a, 24b, 24c, 24d)에 접속된 제2 반도체 칩(26)을 더 구비하는 점이, 도 1에 도시하는 1차 실장체(100)와 서로 다르다. 제2 반도체 칩(26)의 제3 주면에는, 제2 소자부(30)가 배치되어 있다. 이 제2 소자부(30) 아래에 제2 저유전율 절연막(32)이 배치되고, 제2 저유전율 절연막(32) 아래에 제2 칩측 내부 전극 패드(25a, 25b, 25c, 25d)가 이격하여 배치되어 있다. 제2 저유전율 절연막(32)의 표면에는, 유기 수지 등으로 이루어지는 제2 보호막(33)이 형성되어 있다.
제2 기판측 내부 전극 패드(22a, 22b, 22c, 22d)는, 기판측 내부 전극 패드(2a, 2b, 2c, 2d)와 마찬가지의 구성이다. 제3 땜납볼(23a, 23b, 23c, 23d)은, 제1 땜납볼(3a, 3b, 3c, 3d)과 마찬가지의 구성이다. 제4 땜납볼(24a, 24b, 24c, 24d)은, 제2 땜납볼(4a, 4b, 4c, 4d)과 마찬가지의 구성이다. 또한, 제2 소자부(30), 제2 저유전율 절연막(32), 제2 칩측 내부 전극 패드(25a, 25b, 25c, 25d), 및 제2 보호막(33)은, 소자부(10), 저유전율 절연막(12), 칩측 내부 전극 패드(5a, 5b, 5c, 5d), 및 보호막(13)과 마찬가지의 구성이므로, 설명을 생략한다.
(조립 방법)
이어서, 도 13∼도 15를 이용하여 본 발명의 제1 실시예의 변형예에 따른 1차 실장체(102)의 조립 방법을 설명한다.
(가) 우선, 두께 30∼60㎛의 에폭시 수지 등으로 이루어지는 칩 탑재 기판(1)을 준비한다. 칩 탑재 기판(1)의 제1 주면에는, Cu 등으로 이루어지는 배선층(15)을 형성해 둔다. 한편, 제2 주면에는, Cu 등으로 이루어지는 기판측 내부 전극 패드(2a, 2b, 2c, 2d) 및 제2 기판측 내부 전극 패드(22a, 22b, 22c, 22d)를 각각 형성한다. 그리고, 기판측 내부 전극 패드(2a, 2b, 2c, 2d) 및 제2 기판측 내부 전극 패드(22a, 22b, 22c, 22d) 주위에 SiO2막, PSG막으로 이루어지는 보호막(18)을 형성한다. 이어서, 보호막(18)의 일부를 제거하여 기판측 내부 전극 패드(2a, 2b, 2c, 2d) 및 제2 기판측 내부 전극 패드(22a, 22b, 22c, 22d)를 노출시킨다. 이어서, 기판측 내부 전극 패드(2a, 2b, 2c, 2d) 위에 제1 땜납볼(3a, 3b, 3c, 3d)을 형성하고, 제2 기판측 내부 전극 패드(22a, 22b, 22c, 22d) 위에 제3 땜납볼(23a, 23b, 23c, 23d)을 형성한다. 다음에, 도 14에 도시한 바와 같이, 이 칩 탑재 기판(1)을 150℃ 정도로 가온한 실장 스테이지(20A)에 탑재한다.
(나) 이어서, 기판측 내부 전극 패드(2a, 2b, 2c, 2d) 및 제1 땜납볼(3a, 3b, 3c, 3d)을 둘러싸도록, 칩 탑재 기판(1) 위에 플럭스 기능을 갖는 밀봉 수지(7A)를 도포한다. 제2 기판측 내부 전극 패드(22a, 22b, 22c, 22d) 및 제3 땜납볼(23a, 23b, 23c, 23d) 위에는, 플럭스 기능을 갖는 밀봉 수지(7B)를 도포한다. 밀봉 수지(7A) 및 밀봉 수지(7B)는, 실장 스테이지(20A)로부터의 열에 의해 가열되어 활성화한다. 그 결과, 제1 땜납볼(3a, 3b, 3c, 3d)의 표면의 산화물이나 오염물이, 밀봉 수지(7A)가 갖는 플럭스 효과에 의해 제거된다. 마찬가지로, 제3 땜납 볼(23a, 23b, 23c, 23d)의 표면의 산화물이나 오염물이, 밀봉 수지(7B)가 갖는 플럭스 효과에 의해 제거된다. 그 후, 제1 땜납볼(3a, 3b, 3c, 3d)을 밀봉 수지(7A)의 표면에 일부 노출시킨다. 제3 땜납볼(23a, 23b, 23c, 23d)을 밀봉 수지(7B)의 표면에 일부 노출시킨다.
(다) 이어서, 도 14에 도시한 바와 같이, 제1 땜납볼(3a, 3b, 3c, 3d) 위에 제2 땜납볼(4a, 4b, 4c, 4d)을 대향시켜 위치 정렬하고, 반도체 칩(6) 위로부터 칩 탑재 기판(1)을 향하여 가압한다. 제1 땜납볼(3a, 3b, 3c, 3d)은, 실장 스테이지(20A)의 열에 의해 용융하고, 도 15에 도시한 바와 같이, 제2 땜납볼(4a, 4b, 4c, 4d) 주위에 밀착한다. 이어서, 제3 땜납볼(23a, 23b, 23c, 23d) 위에 제4 땜납볼(24a, 24b, 24c, 24d)을 대향시켜 위치 정렬하고, 제2 반도체 칩(6) 위로부터 칩 탑재 기판(1)을 향하여 가압한다. 제3 땜납볼(23a, 23b, 23c, 23d)은, 실장 스테이지(20A)의 열에 의해 용융하고, 도 13에 도시한 바와 같이, 제4 땜납볼(24a, 24b, 24c, 24d) 주위에 밀착한다. 그 후, 또한 실장 스테이지(20A)의 가열을 멈추고, 냉각하는 것에 의해 밀봉 수지(7)를 냉각하여, 경화시킨다.
이상의 공정에 의해, 도 13에 도시하는 1차 실장체(102)가 실현 가능하게 된다. 본 발명의 제1 실시예의 변형예에 따른 1차 실장체(102)에 의하면, 처음에 제1 땜납볼(3a, 3b, 3c, 3d)이, 실장 스테이지(20A)로부터 전달되는 열에 의해 용융하고, 제2 땜납볼(4a, 4b, 4c, 4d)에 가접속된다. 이 때문에, 가접속된 제1 반도체 칩(6) 옆에 제2 반도체 칩(26)을 실장할 때에, 밀봉 수지(7A, 7B)의 유동에 의한 제1 및 제2 반도체 칩(6, 26)의 위치의 어긋남을 방지할 수 있으며, 복수의 반도체 소자를 근접하여 실장할 수 있다. 또한, 도 13에 도시하는 1차 실장체(102)는 150℃의 저온에서 접합 가능하므로, 칩 탑재 기판(1)의 재료에 유기계의 수지를 사용했을 때에, 칩 탑재 기판(1)으로부터 가스가 발생하지 않아, 밀봉 수지(7) 내에 보이드가 발생하기 어렵게 된다. 또한, 칩 탑재 기판(1) 및, 반도체 칩(6, 26)의 열팽창, 혹은 밀봉 수지(7)의 열수축이 작게 억제되므로, 칩측 내부 전극 패드(5a, 5b, 5c, 5d) 및 제2 칩측 내부 전극 패드(25a, 25b, 25c, 25d)에 과도한 응력이 가해지지 않는다. 이 때문에, 칩측 내부 전극 패드(5a, 5b, 5c, 5d) 및 제2 칩측 내부 전극 패드(25a, 25b, 25c, 25d)의 근방에 배치된 저유전율 절연막(12) 및 제2 저유전율 절연막(32)에 가해지는 응력을 최소한으로 억제하여, 막의 파손을 방지할 수 있다.
(제2 실시예)
본 발명의 제2 실시예에 따른 반도체 장치(1차 실장체 : 102)는, 도 16에 도시한 바와 같이, 기판측 내부 전극 패드(2a, 2b, 2c, 2d)와 칩측 내부 전극 패드(5a, 5b, 5c, 5d)와의 사이에 내부 접속체(8a, 8b, 8c, 8d)가 배치되어 있다. 또한, 칩 탑재 기판(1)의 제1 주면에, 기판측 외부 전극 패드(15a, 15b, ……, 15f)가 각각 이격하여 배치되고, 기판측 외부 전극 패드(15a, 15b, ……, 15f) 위에 외부 접속 볼(21a, 21b, ……, 21f)이 각각 접속되어 있다. 그 외에는, 도 1에 도시하는 1차 실장체(100)와 거의 마찬가지의 구성이므로, 설명을 생략한다.
내부 접속체(8a, 8b, 8c, 8d)는, 도 1에 도시하는 제1 땜납볼(3a, 3b, 3c, 3d)과 제2 땜납볼(4a, 4b, 4c, 4d)이 혼합된 전극이다. 내부 접속체(8a, 8b, 8c, 8d)는, 제1 땜납볼(3a, 3b, 3c, 3d)과 비교하여 융점이 높고, 제2 땜납볼(4a, 4b, 4c, 4d)과 비교하여 융점이 낮다. 내부 접속체(8a, 8b, 8c, 8d)로서는, 저융점 땜납 재료인 Sn-Bi계, Sn-Bi-Ag계, Sn-Zn계, Sn-Zn-Bi계, Sn-Bi-In계, Bi-In계, Sn-In계, In-Ag, Sn-Pb(Sn=5w%, Pb=95w%)계, 혹은 고융점 땜납 재료인 Sn-Ag계, Sn-Ag-Cu계, Sn-Pb(Sn=63w%, Pb=37w%)계, 및 Sn-Zn계 중 적어도 2 종류의 땜납 재료가 사용 가능하다.
기판측 외부 전극 패드(15a, 15b, ……, 15f)에는, Cu, Au, Al, 혹은 Al 합금(Al-Si, Al-Cu-Si) 등의 도전성 재료를 이용하는 것이 가능하다. 혹은, 복수의 폴리실리콘 게이트 전극에 접속된 게이트 배선 등의 복수의 신호선을 통하여, 다른 복수의 전극을 설치해도 된다. 폴리실리콘으로 이루어지는 게이트 전극 대신에, W, Ti, Mo 등의 고융점 금속, 이들의 실리사이드(WSi2, TiSi2, MoSi2) 등, 혹은 이들의 실리사이드를 이용한 폴리사이드 등으로 이루어지는 게이트 전극이어도 된다.
외부 접속 볼(21a, 21b, ……, 21f)에는, 제1 땜납볼(3a, 3b, 3c, 3d)과 비교하여 융점이 높은 땜납 재료가 사용 가능하다. 예를 들면, 외부 접속 볼(21a, 21b, ……, 21f)로서는, Sn-Ag계, Sn-Ag-Cu계, Sn-Pb계, Sn-Zn계의 땜납 합금 외에, Au, Ag, Cu, Ni, Fe, Pd, Sn, Pb, Ag, Bi, Zn, In, Sb, Cu, Ge, 이들 혼합물 혹은 화합물 중 어느 한 재료를 사용할 수 있다.
(조립 방법)
이어서, 도 17 및 도 18을 이용하여 본 발명의 제2 실시예에 따른 1차 실장 체(102)의 조립 방법을 설명한다. 또, 반도체 칩(6) 및 칩 탑재 기판(1)에 제2 땜납볼(4a, 4b, 4c, 4d) 또는 제1 땜납볼(3a, 3b, 3c, 3d)을 형성하기까지의 방법은, 도 2∼도 8에 도시하는 방법과 마찬가지이므로, 설명을 생략한다.
제1 주면에 형성된 배선층(15)에 포토 리소그래피 기술을 이용하여 포토레지스트막을 패터닝한다. 패터닝된 포토레지스트막을 에칭 마스크로 하여 배선층(15)의 일부를 제거하고, 기판측 외부 전극 패드(15a, 15b, ……, 15f)를 형성한다. 기판측 외부 전극 패드(15a, 15b, ……, 15f) 주위에 SiO2, SiN 등으로 이루어지는 보호막(도시 생략)을 형성해도 된다. 그리고, 도 17에 도시한 바와 같이, 기판측 외부 전극 패드(15a, 15b, ……, 15f) 위에, 예를 들면 Sn-Ag계의 땜납 합금으로 이루어지는 외부 접속 볼(21a, 21b, ……, 21f)을 각각 형성하고, 200℃ 정도로 가온하여, 외부 접속 볼(21a, 21b, ……, 21f)을 리플로우한다. 리플로우에서 발생하는 열은, 제1 땜납볼(3a, 3b, 3c, 3d) 및 제2 땜납볼(4a, 4b, 4c, 4d)에 전달된다. 이 결과, 도 18에 도시한 바와 같이, 제1 땜납볼(3a, 3b, 3c, 3d) 및 제2 땜납볼(4a, 4b, 4c, 4d)이 용융하여, 내부 접속체(8a, 8b, 8c, 8d)가 형성된다. 이들의 내부 접속체(8a, 8b, 8c, 8d)는, 제1 땜납볼(3a, 3b, 3c, 3d)과 제2 땜납볼(4a, 4b, 4c, 4d)이 각각 혼합하여 형성되기 때문에, 제1 땜납볼(3a, 3b, 3c, 3d)보다 융점이 높고, 제2 땜납볼(4a, 4b, 4c, 4d)보다 융점이 낮게 된다.
이상의 공정에 의해, 도 16에 도시한 바와 같은 1차 실장체(102)가 실현 가능하게 된다. 본 발명의 제2 실시예에 따른 1차 실장체(102)에 따르면, 제1 땜납 볼(3a, 3b, 3c, 3d)이, 예를 들면 150℃ 정도의 저온에서 용융하여, 제2 땜납볼(4a, 4b, 4c, 4d)에 가접속된다. 이 때문에, 칩 탑재 기판(1)의 재료로서 유기계의 수지를 사용했을 때에, 칩 탑재 기판(1)으로부터 가스가 발생하지 않아, 밀봉 수지(7) 내의 보이드가 발생하기 어렵게 된다. 칩 탑재 기판(1)과 반도체 칩(6)이 저온에서 접속됨으로써, 칩 탑재 기판(1), 반도체 칩(6) 및 밀봉 수지(7)의 열 수축이 작아지므로, 칩측 내부 전극 패드(5a, 5b, 5c, 5d)에 가해지는 열 응력이 작아진다. 이 때문에, 칩측 내부 전극 패드(5a, 5b, 5c, 5d)의 바로 위에 배치된 저유전율 절연막(12)에 가해지는 응력을 최소한으로 억제할 수 있고, 막의 파손을 방지할 수 있다. 또한, 외부 접속 볼(21a, 21b, ……, 21f)을 리플로우할 때발생하는 열에 의해, 내부 접속체(8a, 8b, 8c, 8d)가 형성되어, 칩 탑재 기판(1)과 반도체 칩(6)과의 본접속이 이루어진다. 이들 내부 접속체(8a, 8b, 8c, 8d)는 제1 땜납볼(3a, 3b, 3c, 3d)보다 융점이 높아지기 때문에, 150℃에서의 고온 방치 시험이나, -55℃ 분위기 및 125℃ 분위기를 반복하는 열 사이클 시험을 행해도, 내부 접속체(8a, 8b, 8c, 8d)가 용융하지 않아, 1차 실장체(102)의 신뢰도를 확보할 수 있다.
(제2 실시예의 변형예)
본 발명의 제2 실시예의 변형예에 따른 반도체 장치(1차 실장체 : 103)는, 도 19에 도시한 바와 같이, 제2 기판측 내부 전극 패드(22a, 22b, 22c, 22d)와 제2 칩측 내부 전극 패드(25a, 25b, 25c, 25d)와의 사이에 제2 내부 접속체(28a, 28b, 28c, 28d)가 배치되어 있다. 또한, 제2 기판측 내부 전극 패드(22a, 22b, 22c, 22d)에 대향한 제2 주면에 기판측 외부 전극 패드(15f, 15g, ……, 15j)가 각각 이격하여 배치되고, 이들 기판측 외부 전극 패드(15f, 15g, ……, 15j)에 외부 접속 볼(21f, 21g, ……, 21j)이 각각 접속되어 있다. 그 외에는, 도 13에 도시하는 1차 실장체(101)와 거의 마찬가지의 구성이므로, 설명을 생략한다.
제2 내부 접속체(28a, 28b, 28c, 28d)는, 도 20에 도시하는 제3 땜납볼(23a, 23b, 23c, 23d)과 제4 땜납볼(24a, 24b, 24c, 24d)이 혼합된 전극이다. 제2 내부 접속체(28a, 28b, 28c, 28d)는, 제3 땜납볼(23a, 23b, 23c, 23d)과 비교하여 융점이 높고, 제4 땜납볼(24a, 24b, 24c, 24d)과 비교하여 융점이 낮은 성질을 갖고 있다. 제2 내부 접속체(28a, 28b, 28c, 28d)로서는, 저융점 땜납 재료인 Sn-Bi계, Sn-Bi-Ag계, Sn-Zn계, Sn-Zn-Bi계, Sn-Bi-In계, Bi-In계, Sn-In계, In-Ag계, Bi-Pd계, Sn-Pb(Sn=5w%, Pb=95w%)계, 혹은 고융점 땜납 재료인 Sn-Ag계, Sn-Ag-Cu계, Sn-Pb(Sn=63w%, Pb=37w%)계, 및 Sn-Zn계 중 적어도 2 종류의 땜납 재료가 사용 가능하다.
(조립 방법)
이어서, 도 19 및 도 20을 이용하여 본 발명의 제2 실시예의 변형예에 따른 1차 실장체(103)의 조립 방법을 설명한다.
우선, 제1 주면에 형성된 배선층(15)에 포토 리소그래피 기술을 이용하여 포토레지스트막을 패터닝한다. 패터닝된 포토레지스트막을 에칭 마스크로 하여 배선층(15)의 일부를 제거하여, 기판측 외부 전극 패드(15a, 15b, ……, 15j)를 형성한 다. 기판측 외부 전극 패드(15a, 15b, ……, 15j) 주위에 SiO2, SiN 등으로 이루어지는 보호막을 형성해도 된다. 그리고, 도 20에 도시한 바와 같이, 기판측 외부 전극 패드(15a, 15b, 15c, 15j) 위에, 예를 들면 Sn-Ag계의 땜납 합금으로 이루어지는 외부 접속 볼(21a, 21b, ……, 21j)을 각각 형성하고, 200℃ 정도에서 외부 접속 볼(21a, 21b, ……, 21f)을 리플로우한다. 리플로우 시에 발생하는 열은, 제1 및 제3 땜납볼(3a, 3b, ……, 23a, ……, 23d), 제2 및 제4 땜납볼(4a, 4b, ……, 24a, ……, 24d)의 각각으로 전달된다. 그 결과, 도 19에 도시한 바와 같이, 제1 및 제2 땜납볼(3a, 3b, ……, 23a, ……, 23d)과 제2 및 제4 땜납볼(4a, 4b, ……, 24a, ……, 24d)이 각각 용융하여, 내부 접속체(8a, 8b, ……, 28a, ……, 28d)가 형성된다.
이상의 공정에 의해, 도 19에 도시한 바와 같은 1차 실장체(103)가 실현 가능하게 된다. 본 발명의 제2 실시예의 변형예에 따른 1차 실장체(103)에 따르면, 제1 땜납볼(3a, 3b, 3c, 3d)과 제2 땜납볼(4a, 4b, 4c, 4d)이 가접속된 후에, 제3 땜납볼(23a, 23b, 23c, 23d)과 제4 땜납볼(24a, 24b, 24c, 24d)이 가접속된다. 이 때문에, 제1 반도체 칩(6) 옆에 제2 반도체 칩(26)을 실장할 때에, 밀봉 수지(7)의 유동에 의한 위치 어긋남을 방지할 수 있으며, 복수의 반도체 소자를 근접하여 실장할 수 있다. 또한, 도 19에 도시하는 1차 실장체(103)는, 150℃의 저온에서 가접속되므로, 칩 탑재 기판(1)의 재료에 유기계의 수지를 사용했을 때에, 칩 탑재 기판(1)으로부터 가스가 발생하지 않아, 밀봉 수지(7) 내에 보이드가 발생하기 어 렵게 된다. 또한, 밀봉 수지(7)의 열에 의한 수축률이 작게 억제되므로, 칩측 내부 전극 패드(5a, 5b, 5c, 5d) 및 제2 칩측 내부 전극 패드(25a, 25b, 25c, 25d)에 과도한 응력이 가해지지 않는다. 이 때문에, 칩측 내부 전극 패드(5a, 5b, 5c, 5d)의 바로 위에 배치된 저유전율 절연막(12), 제2 칩측 내부 전극 패드(25a, 25b, 25c, 25d)의 바로 위에 배치된 저유전율 절연막(32)에 가해지는 응력을 최소한으로 억제할 수 있어, 막의 파손을 방지할 수 있다. 또한, 외부 접속 볼(21a, 21b, ……, 21f)을 리플로우할 때에 발생하는 열에 의해, 내부 접속체(8a, 8b, ……, 28a, ……, 28d)가 형성되고, 칩 탑재 기판(1)과 반도체 칩(6), 칩 탑재 기판(1)과 반도체 칩(26)과의 본접속이 이루어진다. 이들 내부 접속체(8a, 8b, ……, 28a, ……, 28d)는, 제1 땜납볼(3a, 3b, ……, 23a, ……, 23d)보다 융점이 높으므로, 150℃에서의 고온 방치 시험이나, -55℃ 분위기 및 125℃ 분위기를 반복하는 열 사이클 시험을 행해도, 내부 접속체(8a, 8b, ……, 28a, ……, 28d)가 용융하지 않고, 1차 실장체(103)의 신뢰도를 향상시킬 수 있다.
(그 밖의 실시예)
상기한 바와 같이, 본 발명은 제1 및 제2 실시예에 의해 기재했지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정한다고 이해해서는 안된다. 이 개시로부터 당업자에게는 여러가지 대체 실시 형태, 실시예 및 운용 기술이 분명해질 것이다.
도 1∼도 19에 도시하는 1차 실장체(100, 101, 102, 103)에서는, 제1 및 제3 땜납볼(3a, 3b, ……, 23a, ……, 23d), 제2 및 제4 땜납볼(4a, 4b, ……, 24a, … …, 24d) 각각의 땜납 재료의 종류를 부분적으로 변화시켜도 된다. 예를 들면, 땜납 재료가 리플로우에 의해 가온되면, 반도체 칩(6), 제2 반도체 칩(26), 및 칩 탑재 기판(1)의 각각이 팽창한다. 열팽창에 의한 응력은, 반도체 칩(6), 제2 반도체 칩(26)의 중심부, 혹은 칩 탑재 기판(1)의 중심부가 가장 약하고, 반도체 칩(6), 반도체 칩(26), 혹은 칩 탑재 기판(1)의 단부가 가장 강해진다. 이 때문에, 예를 들면, 도 1에 도시하는 반도체 칩(6)의 중심부에 있는 제2 땜납볼(4b, 4c)에 고융점의 땜납 재료를 사용하여, 단부에 있는 제2 땜납볼(4a, 4d)에 제2 땜납볼(4b, 4c)보다 저융점의 땜납 재료를 사용하는 것에 의해, 반도체 칩(6)에 형성된 저유전율 절연막(12)의 파괴를 더 방지할 수 있다.
이상과 같이, 본 발명은 여기서는 기재하지 않은 여러가지 실시예 등을 포함한다는 것을 이해해야한다. 따라서, 본 발명은 이 개시로부터 타당한 특허 청구의 범위의 발명 특정 사항에 의해서만 한정되는 것이다.
본 발명에 따르면, 반도체 칩과 기판과의 접속에 이용되는 땜납 재료의 리플로우에 의한 열 응력을 최소한으로 하고, 밀봉 수지 내에 보이드를 발생시키지 않고, 반도체 칩 소자면의 파괴, 특히 땜납 재료의 바로 위에 배치된 저유전율 절연막의 파괴를 방지할 수 있는 반도체 장치 및 그 조립 방법을 제공할 수 있다.

Claims (20)

  1. 제1 주면과 상기 제1 주면에 대향한 제2 주면을 갖는 칩 탑재 기판과,
    상기 제2 주면에 배치된 복수의 기판측 내부 전극 패드와,
    상기 기판측 내부 전극 패드에 접속된, 융점이 160℃ 이하인 제1 땜납볼과,
    상기 제1 땜납볼에 접속된 상기 제1 땜납볼보다 융점이 높은 제2 땜납볼과,
    상기 제2 땜납볼에 접속된 칩측 내부 전극 패드를 제3 주면에 갖는 반도체 칩과,
    상기 제1 땜납볼 및 상기 제2 땜납볼 주위에 봉입된 플럭스 기능을 갖는 밀봉 수지
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 땜납볼은, Sn-Bi, Sn-Bi-Ag, Bi-In, Sn-In, In-Ag 중 어느 하나를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 땜납볼은, Sn-Ag, Sn-Ag-Cu, Sn-Pb, Sn-Zn 중 어느 하나를 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 칩의 표면에 유기 수지를 포함하는 보호막이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 칩의 내부에 저유전율 절연막이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 저유전율 절연막은, 비유전률이 3.5 이하인 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 저유전율 절연막은, 상기 반도체 칩의 내부에 배치된 반도체 소자, 절연막, 및 금속막에 대한 밀착 강도가 15J/㎡ 이하인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 주면에 배치된 제2 기판측 내부 전극 패드와,
    상기 제2 기판측 내부 전극 패드에 접속된, 융점이 160 ℃ 이하인 제3 땜납볼과,
    상기 제3 땜납볼에 접속되고, 상기 제3 땜납볼보다 융점이 높은 제4 땜납볼과,
    상기 제4 땜납볼에 각각 접속된 제2 칩측 내부 전극 패드를 제3 주면에 갖는 제2 반도체 칩과,
    상기 제3 땜납볼 및 상기 제4 땜납볼 주위에 봉입된 플럭스 기능을 갖는 밀봉 수지
    를 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제3 땜납볼은, Sn-Bi, Sn-Bi-Ag, Bi-In, Sn-In, In-Ag 중 어느 1 종을 적어도 갖는 것을 특징으로 하는 반도체 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 제4 땜납볼은, Sn-Ag, Sn-Ag-Cu, Sn-Pb, Sn-Zn 중 어느 1종을 적어도 갖는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서,
    상기 제2 반도체 칩의 내부에 저유전율 절연막이 배치되어 있는 것을 특징으 로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 저유전율 절연막은, 비유전률이 3.5 이하인 것을 특징으로 하는 반도체 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 저유전율 절연막은, 상기 제2 반도체 칩의 내부에 배치된 반도체 소자, 절연막, 및 금속막에 대한 밀착 강도가 15J/㎡ 이하인 것을 특징으로 하는 반도체 장치.
  14. 제1 주면 및 상기 제1 주면에 대향한 제2 주면을 갖는 칩 탑재 기판의 제2 주면에 복수의 기판측 내부 접속 패드를 형성하는 공정과,
    상기 기판측 내부 접속 패드 위에 복수의, 융점이 160℃ 이하인 제1 땜납볼을 각각 형성하는 공정과,
    상기 제1 주면의 기판측 내부 접속 패드 및 상기 제1 땜납볼 주위에 플럭스 기능을 갖는 밀봉 수지를 도포하는 공정과,
    소자면을 제3 주면에 갖는 반도체 칩의 제3 주면에 형성한 제2 땜납볼과 상기 제1 땜납볼을 대향시켜 위치 정렬하고, 상기 제1 땜납볼을 용융시켜 상기 제2 땜납볼과 상기 제1 땜납볼을 접합하는 공정과,
    상기 밀봉 수지를 경화시키는 공정
    을 포함하는 반도체 장치의 조립 방법.
  15. 제14항에 있어서,
    가온된 실장 스테이지 위에 상기 칩 탑재 기판을 탑재하고, 상기 실장 스테이지로부터의 전열에 의해 상기 제1 땜납볼을 용융시키는 것을 특징으로 하는 반도체 장치의 조립 방법.
  16. 제14항에 있어서,
    상기 칩 탑재 기판의 제2 주면에 복수의 제2 기판측 내부 접속 패드를 형성하는 공정과,
    상기 제2 기판측 내부 접속 패드 위에 복수의, 융점이 160℃ 이하인 제3 땜납볼을 각각 형성하는 공정과,
    상기 제2 기판측 내부 접속 패드 및 상기 제3 땜납볼 주위에 플럭스 기능을 갖는 제2 밀봉 수지를 도포하는 공정과,
    제2 반도체 칩의 제3 주면에 형성한 제4 땜납볼과 상기 제3 땜납볼을 대향시켜 위치 정렬하고, 상기 제3 땜납볼을 용융시켜 상기 제3 땜납볼과 상기 제4 땜납볼을 접합하는 공정과,
    상기 제2 밀봉 수지를 경화시키는 공정
    을 더 포함하는 반도체 장치의 조립 방법.
  17. 제14항에 있어서,
    상기 칩 탑재 기판의 제1 주면에 복수의 기판측 외부 접속 패드를 형성하는 공정과,
    상기 기판측 외부 접속 패드 위에 복수의 외부 접속 볼을 각각 형성하고, 상기 외부 접속 볼을 각각 형성할 때에 발생하는 열에 의해 상기 제2 땜납볼 및 상기 제1 땜납볼을 용융시켜 내부 접속체를 형성하는 공정
    을 포함하는 반도체 장치의 조립 방법.
  18. 제17항에 있어서,
    상기 내부 접속체는, Sn-Bi, Sn-Bi-Ag, Sn-Zn, Sn-Zn-Bi, Sn-Bi-In, Bi-In, Sn-In, Bi-Pd, In-Ag, Sn-Ag, Sn-Ag-Cu, Sn-Pb, Sn-Zn 중 어느 1종을 적어도 갖는 것을 특징으로 하는 반도체 장치의 조립 방법.
  19. 제14항에 있어서,
    상기 반도체 칩의 내부에 저유전율 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 조립 방법.
  20. 제19항에 있어서,
    상기 반도체 칩의 표면에 유기 수지를 포함하는 보호막을 형성하는 것을 특 징으로 하는 반도체 장치의 조립 방법.
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