CN1574305A - 半导体装置及其组装方法 - Google Patents

半导体装置及其组装方法 Download PDF

Info

Publication number
CN1574305A
CN1574305A CNA2004100481578A CN200410048157A CN1574305A CN 1574305 A CN1574305 A CN 1574305A CN A2004100481578 A CNA2004100481578 A CN A2004100481578A CN 200410048157 A CN200410048157 A CN 200410048157A CN 1574305 A CN1574305 A CN 1574305A
Authority
CN
China
Prior art keywords
solder ball
mentioned
substrate
interarea
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100481578A
Other languages
English (en)
Other versions
CN1331218C (zh
Inventor
友野章
本间庄一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1574305A publication Critical patent/CN1574305A/zh
Application granted granted Critical
Publication of CN1331218C publication Critical patent/CN1331218C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

提供一种半导体装置及其组装方法，把在半导体芯片和基板的连接中使用的焊锡材料因回流而产生的热应力限制在最小限度，在密封树脂中不产生空隙，可以防止半导体芯片元件面的破坏，特别可以防止配置在焊锡材料之上的低电容率绝缘膜的破损。该半导体装置包括：具有第1主面和与第1主面相对的第2主面的芯片装载基板(1)；配置在第2主面上的多个基板侧内部电极焊盘(2)；与基板侧内部电极焊盘(2)连接的第1焊锡球(3)；与第1焊锡球(3)连接的熔点高的第2焊锡球(4)；与第2焊锡球(4)连接的半导体芯片(6)；被封入第1焊锡球(3)以及第2焊锡球(4)的周围的密封树脂(7)。

Description

半导体装置及其组装方法
技术领域
本发明涉及半导体装置，特别涉及使用焊锡连接的半导体装置及其组装方法。
背景技术
随着LSI等的半导体芯片的高集成化，半导体装置的小型化、高密度化、多管角化、高速化得到发展。在表面安装型的封装中，为了与小型化、高密度化对应，广泛利用通过突起电极连接半导体元件和电路基板的倒装片方式。在倒装片方式中，首先在表面具有电极焊盘的电路基板上涂抹密封树脂。其次，把在元件面上形成有突起电极等的半导体芯片和电路基板相对配置，使电路基板的电极焊盘和半导体芯片的突起电极接触。接着，在回流工序中，对电路基板以及半导体芯片给予150℃左右的余热，通过密封树脂具有的助焊剂功能除去突起电极以及电极焊盘界面的氧化膜和异物。进而，通过在200℃左右的高温下正式加热电路基板以及半导体芯片，使突起电极熔化，与电极焊盘接合。其后，在固化工序中突起电极以及电极焊盘周围的密封树脂完全固化。
在这种半导体装置的组装方法中，以往，一般利用含有铅的焊锡膏等的凸起作为突起电极。但是，近年因为从被废弃的电子设备中流出铅，有污染地下水等的环境的危险，所以废止使用铅的要求强烈。因而，作为在半导体装置的电极中使用的材料，不含铅的焊锡(又称为“无铅焊锡”)已实用化。
[专利文献1]
特开2001-298051号公报
作为在电极中使用的无铅焊锡的材料，例如有锡-银(Sn-Ag)合金、锡-锌(Sn-Zn)合金等。但是，Sn-Ag合金等的无铅焊锡因为熔点一般较高，所以必须在200℃以上的高温状态下进行回流。如果在这样的高温状态下进行回流，则在半导体芯片和电路基板上会施加强的热应力，产生共面膜层的恶化和可靠性下降。另外，当作为电路基板使用有机系列材料的情况下，由于在200℃以上的高温状态下回流，所以从基板产生气体，产生的气体侵入密封树脂中。另一方面，侵入气体的密封树脂在固化反应进行之中粘度上升。因此，侵入密封树脂的气体不会充分释放到密封树脂外部，而作为空隙而残留。另外，因为由于回流加热使密封树脂自身的热收缩率也增大，所以对形成在半导体元件面上的电极等的应力增大，使电极产生龟裂等。
另一方面，现在所使用的微处理器因为高速处理巨大量的信息，所以将各个晶体管相互连接的布线电阻、和布线间的绝缘材料的电容成为问题。具体地说，布线从铝(Al)向铜(Cu)变化，绝缘材料从硅氧化膜向电容率低的材料变化。但是，在近年的电子设备中使用的材料一般机械强度弱。特别是作为半导体芯片内部的绝缘材料使用的低电容率绝缘膜(low-k膜)，因为为了确保低电容率而具有多孔质构造，所以机械强度、粘合强度等比硅氧化膜明显低。因此，如果用高熔点的无铅焊锡进行电极的回流，则对半导体芯片内部的低电容率绝缘膜产生强的热应力，有产生焊锡电极之下的低电容率绝缘膜破损、半导体芯片和电路基板的粘接力下降的危险。
发明内容
本发明就是为了消除上述以往技术的缺点而提出的，其目的在于提供一种半导体装置及其组装方法，它把在半导体芯片和基板连接中使用的焊锡材料的回流的热应力限制在最小，不会在密封树脂中产生空隙，可以防止半导体芯片元件面的破损、特别是配置在焊锡材料之上的低电容率绝缘膜的破损。
为了实现上述目的，作为本发明的第1特征的要旨的半导体装置具备：具有第1主面和与第1主面相对的第2主面的芯片装载基板；配置在第2主面上的多个基板侧内部电极焊盘；连接在基板侧内部电极焊盘上的第1焊锡球；连接在第1焊锡球上的比第1焊锡球熔点高的第2焊锡球；在第3主面上具有与第2焊锡球连接的芯片侧内部电极焊盘的半导体芯片；被封入第1焊锡球以及第2焊锡球周围的具有助焊剂功能的密封树脂。
作为本发明的第2特征的要旨的半导体装置的组装方法包括：在具有第1主面和与第1主面相对的第2主面的芯片装载基板的第2主面上形成多个基板侧内部连接焊盘的工序；在基板侧内部连接焊盘上分别形成多个第1焊锡球的工序；在第1主面的基板侧内部连接焊盘以及第1焊锡球的周围涂抹具有助焊剂功能的密封树脂的工序；把在第3主面具有元件面的半导体芯片的第3主面上形成的第2焊锡球和第1焊锡球相对对齐，使第1焊锡球熔化，将第2焊锡球和第1焊锡球接合的工序；使密封树脂固化的工序。
附图说明
图1是表示本发明的实施方式1的半导体装置(1次安装体)一例的剖面图。
图2是表示本发明的实施方式1的半导体装置(1次安装体)的组装方法一例的剖面图(之1)。
图3是表示本发明的实施方式1的半导体装置(1次安装体)的组装方法一例的剖面图(之2)。
图4是表示本发明的实施方式1的半导体装置(1次安装体)的组装方法一例的剖面图(之3)。
图5是表示本发明的实施方式1的半导体装置(1次安装体)的组装方法一例的剖面图(之4)。
图6是表示本发明实施方式1的半导体装置(1次安装体)的组装方法一例的剖面图(之5)。
图7是表示本发明的实施方式1的半导体装置(1次安装体)的组装方法一例的剖面图(之6)。
图8是表示本发明的实施方式1的半导体装置(1次安装体)的组装方法一例的剖面图(之7)。
图9是表示本发明的实施方式1的半导体装置(1次安装体)的组装方法一例的剖面图(之8)。
图10是表示本发明的实施方式1的半导体装置(1次安装体)的组装方法一例的剖面图(之9)。
图11是表示第2组装方法一例的剖面图(之1)。
图12是表示第2组装方法一例的剖面图(之2)。
图13是表示本发明的实施方式1的变形例的半导体装置(1次安装体)一例的剖面图。
图14是表示本发明的实施方式1的变形例的半导体装置(1次安装体)的组装方法一例的剖面图(之1)。
图15是表示本发明的实施方式1的变形例的半导体装置(1次安装体)组装方法一例的剖面图(之2)。
图16是表示本发明的实施方式2的半导体装置(1次安装体)一例的剖面图。
图17是表示本发明的实施方式2的半导体装置(1次安装体)的组装方法一例的剖面图(之1)。
图18是表示本发明的实施方式2的半导体装置(1次安装体)的组装方法一例的剖面图(之2)。
图19是表示本发明的实施方式2的变形例的半导体装置(1次安装体)一例的剖面图。
图20是表示本发明的实施方式2的变形例的半导体装置(1次安装体)的组装方法一例的剖面图。
符号说明
1                            芯片装载基板
2a，2b，2c，2d               基板侧内部电极焊盘
3a，3b，3c，3d            第1焊锡球
4a，4b，4c，4d            第2焊锡球
5a，5b，5c，5d            芯片侧内部电极焊盘
6                         半导体芯片
7，7A，7B                 密封树脂
8a，8b，8c，8d            内部连接体
10                        元件单元
11a，11b，……11e         金属布线
12，12A，12B              低电容率绝缘膜
13                        保护膜
13A                       开口部
14A                      Ti膜
14B                      Ni膜
14C                      Pd膜
14a，14b，14c，……14d    阻挡金属层
15                        布线层
15a，15b，……，15j       基板侧外部电极焊盘
16a，16b                  光致抗蚀剂膜
17                        导电性材料
18                        保护膜
18A                       开口部
20A                       安装台
20B                       安装工具
21a，21b，……21j         外部连接球
22a，22b，22c，22d        第2基板侧内部电极焊盘
23a，23b，23c，23d        第3焊锡球
24a，24b，24c，24d        第4焊锡球
25a，25b，25c，25d        第2芯片侧内部电极焊盘
26                   第2半导体芯片
28a，28b，28c，28    第2内部连接体
30                   第2元件单元
32                   第2低电容率绝缘膜
33                   第2保护膜
100，101，102，103   一次安装体
具体实施方式
以下，参照附图说明本发明的实施方式1以及实施方式2。另外，电子设备的组装根据在半导体大规模集成电路芯片上的元件形成以及布线等，分为几个安装阶段。“1次安装体”如图1、图13以及图16所示，是指在装载基板等上连接了芯片的半导体装置(安装体)。“2次安装体”是指把图1、图13以及图16所示的1次安装体安装在安装基板上的半导体装置(安装体)。“3次安装体”是指把2次安装体安装在母板等上的半导体装置(安装体)。
在以下的附图的记述中，在同一或者类似的部分上标注同一或者类似的符号。但是，由于附图是示意化的，因而需要注意厚度和平均尺寸的关系，各层的厚度的比率等和实际不同。另外，当然在附图相互间也包含相互尺寸关系和比率不同的部分。另外，以下所示的实施方式1以及2，是示例用于把本发明的技术思想具体化的装置和方法，本发明的技术思想并未把构成部件的材料、形状、构造、配置等限定在以下叙述中。本发明的技术思想在权利要求范围中可以附加各种变更。
(实施方式1)
本发明的实施方式1的半导体装置(1次安装体)100如图1所示，包括：具有第1主面和与第1主面相对的第2主面的芯片装载基板1；配置在第2主面上的多个基板侧内部电极焊盘2a、2b、2c、2d；连接在基板侧内部电极焊盘2a、2b、2c、2d上的第1焊锡球3a、3b、3c、3d；连接在第1焊锡球3a、3b、3c、3d上的第2焊锡球4a、4b、4c、4d；连接在第2焊锡球4a、4b、4c、4d上的半导体芯片6；被封入第1焊锡球3a、3b、3c、3d以及第2焊锡球4a、4b、4c、4d周围的具有助焊剂功能的密封树脂7。
芯片装载基板1例如是在由环氧系列树脂构成的基板的第1主面以及第2主面上配备布线层15以及基板侧内部电极焊盘2a、2b、2c、2d的印刷基板。在基板侧内部电极焊盘2a、2b、2c、2d的上部，淀积由SiO2膜、PSG膜等构成的保护膜18。作为这样的芯片装载基板1，可以使用有机系列的各种合成树脂，陶瓷、玻璃等无机系列的材料。作为有机系列的树脂材料，可以使用酚醛树脂、聚酯树脂、环氧树脂、聚酰亚胺树脂、氟系列树脂等，在制成板状时成为芯的基材可以使用纸、玻璃布、玻璃基材等。作为无机系列的基板材料一般是陶瓷。另外，当作为提高散热特性的材料需要金属基板、透明基板的情况下使用玻璃。作为陶瓷基板的素材可以使用氧化铝(Al2O3)、莫来石(3Al2O3·2SiO2)、氧化钡(BeO)、氮化铝(AlN)、碳化硅(SiC)等。另外，也可以是在铁、铜等的金属上叠层耐热性高的聚酰亚胺系列的树脂板的多层化的金属基底的基板(金属绝缘基板)。基板侧内部电极焊盘2a、2b、2c、2d以及布线层15，可以利用铝(Al)，或者铝合金(Al-Si，Al-Cu-Si)、金、铜等的导电性材料。或者也可以通过与多个多晶硅栅极电极连接的栅极布线等的多条信号线，设置其他的多个电极。代替由多晶硅构成的栅极电极，也可以是由钨(W)、钛(Ti)、钼(Mo)等的高熔点金属、以及这些金属的硅化物(WSi2、TiSi2、MoSi2)等，或者由使用这些硅化物的聚硅酸盐等构成的栅极电极。另外，也可以在芯片装载基板1的内部形成多条通路，把连接在这些通路上的内部埋入布线配置成多层。
基板侧内部电极焊盘2a、2b、2c、2d在芯片装载基板1的第2面上以等间隔分开而配置。基板侧内部电极焊盘2a、2b、2c、2d的位置、材质、数量等并没有特别限定。在这些基板侧内部电极焊盘2a、2b、2c、2d上，分别连接第1焊锡球3a、3b、3c、3d。第1焊锡球3a、3b、3c、3d，可以使用低熔点的焊锡材料(低熔点焊锡)。例如，作为第1焊锡球3a、3b、3c、3d可以使用锡-铋(Sn-Bi)系列、锡-铋-银(Sn-Bi-Ag)系列、锡-锌(Sn-Zn)系列、锡-锌-铋(Sn-Zn-Bi)系列、锡-铋-铟(Sn-Bi-In)系列、铋-铟(Bi-In)系列、锡-铟(Sn-In)系列、铋-钯(Bi-Pd)系列、铟-银(In-Ag)系列、锡-铅(Sn＝5w％，Pb95w％)系列中的任何一种焊锡材料。这其中，Sn-Bi系列、Sn-Bi-Ag系列具有138～150℃左右的熔点，Sn-Zn系列具有198～210℃左右的熔点，Sn-Bi-In系列具有190～200℃左右的熔点，Bi-In系列具有72～120℃左右的熔点，Sn-In系列具有116～130℃左右的熔点，In-Ag系列具有141～160℃左右的熔点，Sn-Pb(Sn＝5w％，Pb＝95w％)系列具有320～330℃左右的熔点。另外，从考虑铅流出到环境的观点出发，作为第1焊锡球3a、3b、3c、3d，理想的是使用低熔点的无铅焊锡。例如，当芯片装载基板1使用有机系列材料时，为了防止从基板产生气体，可以使用Sn-Bi系列、Sn-Bi-Ag系列的低熔点焊锡作为第1焊锡球3a、3b、3c、3d。这些第1焊锡球3a、3b、3c、3d在基板侧内部电极焊盘2a、2b、2c、2d上具有凹形状，凹部的内侧贴紧球状的第2焊锡球4a、4b、4c、4d的表面配置。
第2焊锡球4a、4b、4c、4d如图1所示，分别与配置在半导体芯片6的第3主面上的芯片侧内部电极焊盘5a、5b、5c、5d连接。第2焊锡球4a、4b、4c、4d可以使用比第1焊锡球3a、3b、3c、3d熔点高的焊锡材料(高熔点焊锡)。例如，作为第2焊锡球4a、4b、4c、4d可以使用锡-银(Sn-Ag)系列、锡-银-铜(Sn-Ag-Cu)系列、锡-铅(Sn-Pb)系列、锡-锌(Sn-Zn)系列中的任何一种焊锡材料。这其中，Sn-Ag系列具有220～225℃左右的熔点，Sn-Ag-Cu系列具有215～230℃左右的熔点，Sn-Pb系列(Sn＝63w％，Pb＝37w％)具有180～185℃左右的熔点，Sn-Zn系列具有195～215℃左右的熔点。第2焊锡球4a、4b、4c、4d的材料可以根据第1焊锡球3a、3b、3c、3d使用的材料的熔点适宜地变更。当使用含铅的焊锡材料时，作为第1焊锡球3a、3b、3c、3d可以采用Sn＝5w％，Pb＝95％组成的Sn-Pb，作为第2焊锡球4a、4b、4c、4d可以采用Sn＝63w％，Pb＝37％组成的Sn-Pb。另一方面，从考虑铅流出到环境的观点出发，作为第2焊锡球4a、4b、4c、4d还可以使用无铅焊锡。例如，作为第1焊锡球3a、3b、3c、3d可以采用Sn-Bn，作为第2焊锡球4a、4b、4c、4d可以采用Sn-Ag。
在半导体芯片6内部的第3主面侧形成元件单元10。元件单元10形成例如掺杂了1×1018cm-3～1×1021cm-3左右的施主或者受主的多个重掺杂区域(源区域/漏区域，或者发射区域/集电区域等)等。以连接这些重掺杂区域的方式，铝(Al)、铝合金(Al-Si，Al-Cu-Si)、Cu等的金属布线(金属膜)以低电容率绝缘膜12和绝缘膜(省略图示)作为层间绝缘膜形成多层。另外，如图1所示，在低电容率绝缘膜12之下(图1的纸面下方向)形成芯片内部侧电极焊盘5a、5b、5c、5d。之后，在芯片侧内部电极焊盘5a、5b、5c、5d之下，形成由氧化膜(SiO2)、PSG膜、BPSG膜、氮化膜(Si3N4)、聚酰亚胺膜，或者环氧树脂等的有机系列树脂构成的保护膜(钝化膜)13，覆盖半导体芯片6的第3主面的表面。之后，设置多个开口部(图示省略)，使得在保护膜13的一部分露出芯片侧内部电极焊盘5a、5b、5c、5d，在露出的芯片侧内部电极焊盘5a、5b、5c、5d上，分别形成与第2焊锡球4a、4b、4c、4d连接的阻挡金属14a、14b、14c、14d。另外，为了降低布线间的电容率，低电容率绝缘膜12优选电容率在3.5或以下的材料。作为这样的低电容率绝缘膜12，可以使用添加了碳或者氟的一氧化硅(SiOC，SiOF)等的无机系列绝缘材料、氢倍半硅氧烷(水素シルセスオキサンポリマ一)(HSQ)、有机硅石、多孔质HSQ、苯并环丁烯(BCB)等，和把这些材料多孔质化的材料的膜。另外，为了防止剥离，可以把低电容率绝缘膜12相对于配置在半导体芯片6内部的元件单元(半导体元件)10、绝缘膜以及金属膜的粘接强度设置在15J/m2或以下。
密封树脂7可以使用在树脂中搀入了助焊剂的材料、使固化剂具有助焊剂效果的材料、在树脂中搀入了填料的材料、使用了酸酐的材料等。作为树脂材料，例如可以使用环氧系列、丙烯系列、硅系列、聚酰亚胺系列等的树脂。
在本发明的实施方式1的1次安装体100中，在芯片装载基板1上配置低熔点的第1焊锡球3a、3b、3c、3d。这些第1焊锡球3a、3b、3c、3d因为通过例如在150℃左右的低温下加热熔化，所以芯片装载基板1的材料即使使用有机系列的树脂，也不会从芯片装载基板1中产生气体，在密封树脂7中难以产生空隙。另外，因为芯片装载基板1以及半导体芯片6在低温下接合，所以芯片装载基板1、半导体芯片6、以及密封树脂7的热收缩小，芯片装载基板1的共面膜层和可靠性也提高。另外，因为在第2焊锡球4a、4b、4c、4d上不会施加过度的热应力，所以可以防止配置在芯片侧内部电极焊盘5a、5b、5c、5d上的低电容率绝缘膜12的破损。另外，因为在低电容率绝缘膜12的表面上配置由有机系列的树脂等构成的保护膜13，所以可以防止低电容率绝缘膜的剥离。另外，如果焊锡材料利用无铅焊锡，则可以提供应对环境问题的1次安装体100。
(第1组装方法)
以下，利用图2～图10说明本发明的实施方式1的1次安装体100的组装方法。另外，以下叙述的1次安装体100的组装方法是一例子，不用说，包含其变形例子，通过除此之外的各种组装方法也可以实现。
(1)首先，在半导体芯片6的第3主面上形成例如具有掺杂了1×1018cm-3～1×1021cm-3左右的施主或者受主的多个重掺杂区域(源区域/漏区域，或者发射区域/集电区域等)等的元件单元10。之后以连接这些重掺杂区域的方式，把铝(Al)，或者铝合金(Al-Si，Al-Cu-Si)、Cu等的金属布线11a、11b、……11e以低电容率绝缘膜12A、12B作为层间绝缘膜形成多层。之后，在最上层的布线层上形成芯片侧内部电极焊盘5a。之后在芯片侧内部电极焊盘5a的上部形成由氧化膜(SiO2)、PSG膜、BPSG膜、氮化膜(Si3N4)或者聚酰亚胺膜等构成的保护膜13。之后在保护膜13的一部分设置多个开口部13A，使芯片侧内部电极焊盘5a露出。
(2)其次，使用溅射装置，或者电子束蒸镀装置等分别在保护膜13以及开口部13A上面形成钛(Ti)膜14A、在Ti膜14A的上面形成镍(Ni)膜14B、在镍膜14B上面形成钯(Pd)膜14C，形成由这些膜构成的阻挡金属14的层。接着，在阻挡金属14上涂抹光致抗蚀剂膜，使用光刻技术在光致抗蚀剂膜16a和光致抗蚀剂膜16b之间形成沟。之后如图4所示，在光致抗蚀剂膜16a和光致抗蚀剂16b之间的沟中用镀法等有选择地形成Cu等导电性材料17。
(3)其次，如图5所示，使用丙酮、剥离液等的溶剂剥离光致抗蚀剂膜16a、16b，以导电性材料17作为掩模分别除去Pd膜14C、Ni膜14B、Ti膜14A的一部分。在Pd膜14C以及Ni膜14B的除去中，可以使用王水系列的腐蚀液。在Ti膜14的除去中可以使用乙二胺四醋酸。接着，如图6所示，在导电性材料17的周围涂抹助焊剂，在氮气氛围中在200～220℃下加热30秒左右，回流导电性材料17，在阻挡金属层14上形成第2焊锡球4a。其后，对形成有第2焊锡球4a的半导体芯片6进行电试验。
(4)其次，如图7所示，准备由厚度为30～60μm的环氧树脂等构成的芯片装载基板1。作为芯片装载基板1除了环氧树脂外，可以使用聚酰亚胺树脂、酚醛树脂、陶瓷基板，或者碳化硅基板等。在芯片装载基板1的第1主面上，形成由Cu等构成的布线层15。另一方面，在第2主面上形成由Cu等构成的基板侧内部电极焊盘2a，在基板侧内部电极焊盘2a的上部淀积由SiO2膜、PSG膜等构成的保护膜18。其后，除去保护膜18的一部分，设置开口部18A，使基板侧内部电极焊盘2a露出。接着，在基板侧内部电极焊盘2a上形成第1焊锡球3a。
(5)其次，如图8所示，在芯片装载基板1的第1主面上涂抹具有助焊剂功能的密封树脂7，以包围基板侧内部电极焊盘2a、2b、2c、2d以及第1焊锡球3a、3b、3c、3d。另外，为了降低密封树脂7的热膨胀系数，提高树脂的可靠性，可以使用添加了填料的材料。接着，如图9所示，在第1焊锡球3a、3b、3c、3d上使第2焊锡球4a、4b、4c、4d与其相对对齐。其后，把芯片装载基板1以及半导体芯片6装入炉子等中，一边从半导体芯片6的上面向芯片装载基板1施加压力一边在150℃左右的温度下加热1-15秒钟，进行回流。其结果，密封树脂7活性化，通过密封树脂7具有的助焊剂效果，除去第1焊锡球3a、3b、3c、3d表面的氧化物和污染物。接着，第1焊锡球3a、3b、3c、3d熔化，如图10所示，粘接在第2焊锡球4a、4b、4c、4d周围。进而，为了使密封树脂7固化，用烘箱等干燥芯片装载基板1以及半导体芯片6。
通过以上工序，可以实现图1所示的1次安装体100。如果采用本发明的实施方式1的1次安装体100，则配置在基板侧内部电极焊盘2a、2b、2c、2d上的第1焊锡球3a、3b、3c、3d在150℃左右的低温下熔化，与第2焊锡球4a、4b、4c、4d暂时连接。因此，芯片装载基板1的材料使用有机系列树脂时，不会从芯片装载基板1产生气体，在密封树脂7中难以产生空隙。另外，由于在低温下连接芯片装载基板1和半导体芯片6，因而芯片装载基板1以及半导体芯片6的热膨胀、或者密封树脂7的热收缩的比例变小，可以提高芯片装载基板1的共面膜层和可靠性。另外，因为在第2焊锡球4a、4b、4c、4d上不施加过度的热应力，所以可以防止配置有芯片侧内部电极焊盘5a、5b、5c、5d的低电容率绝缘膜12的破损。因为在低电容率绝缘膜12的表面上配置由有机系列的树脂等构成的保护膜13，所以可以防止低电容率绝缘膜12的剥离。
(第2组装方法)
以下，利用图11以及图12说明第2组装方法。因为直至在半导体芯片6以及芯片装载基板1形成第2焊锡球4a、4b、4c、4d或者第1焊锡球3a、3b、3c、3d的方法和图2～图8所示的方法一样，所以省略说明。
首先，把安装台20A以及安装工具20B加热到150℃左右。之后，例如用真空吸盘等把芯片装载基板1的第1主面装载在安装台20A上，用真空吸盘等把与半导体芯片6的第3主面相对的第4主面固定在安装工具20B上。接着如图11所示，在第1焊锡球3a、3b、3c、3d上使第2焊锡球4a、4b、4c、4d与其相对对齐。之后，从安装工具20B的上方向安装台20A侧施加压力。其结果如图12所示，第1焊锡球3a、3b、3c、3d熔化变形，粘接在第2焊锡球4a、4b、4c、4d周围。进而，停止安装台20A以及安装工具20B的加温，通过冷却使密封树脂7冷却固化。
(实施方式1的变形例)
本发明的实施方式1的变形例的半导体装置(1次安装体)102如图13所示，与图1所示的1次安装体100不同点在于，进一步具备：配置在芯片装载基板1的第2主面上的第2基板侧内部电极焊盘22a、22b、22c、22d；与第2基板侧内部电极焊盘22a、22b、22c、22d连接的第3焊锡球23a、23b、23c、23d；与第3焊锡球23a、23b、23c、23d连接的第4焊锡球24a、24b、24c、24d；与第4焊锡球24a、24b、24c、24d连接的第2半导体芯片26。在第2半导体芯片26的第3主面上配置第2元件单元30。在此第2元件单元30的下方配置第2低电容率绝缘膜32，在第2低电容率绝缘膜32的下方隔开配置第2芯片侧内部电极焊盘25a、25b、25c、25d。在第2第电容率绝缘膜32的表面上形成由有机树脂等构成的第2保护膜33。
第2基板侧内部电极焊盘22a、22b、22c、22d的结构和基板侧内部电极焊盘2a、2b、2c、2d相同。第3焊锡球23a、23b、23c、23d的结构和第1焊锡球3a、3b、3c、3d相同。第4焊锡球24a、24b、24c、24d的结构和第2焊锡球4a、4b、4c、4d相同。另外，因为第2元件单元30、第2低电容率绝缘膜32、第2芯片侧内部电极焊盘25a、25b、25c、25d、以及第2保护膜33的结构和元件单元10、低电容率绝缘膜12、芯片侧内部电极焊盘5a、5b、5c、5d以及保护膜13一样，所以省略说明。
(组装方法)
以下利用图13～图15说明本发明的实施方式1的变形例的1次安装体102的组装方法。
(1)首先，准备由厚度为30～60μm的环氧树脂等构成的芯片装载基板1。在芯片装载基板1的第1主面上形成由Cu等构成的布线层15。另一方面，在第2主面上分别形成由Cu等构成的基板侧内部电极焊盘2a、2b、2c、2d以及第2基板侧内部电机焊盘22a、22b、22c、22d。之后在基板侧内部电极焊盘2a、2b、2c、2d以及第2基板侧内部电极焊盘22a、22b、22c、22d的周围形成由SiO2膜、PSG膜构成的保护膜18。接着，除去保护膜18的一部分，使基板侧内部电极焊盘2a、2b、2c、2d以及第2基板侧内部惦记焊盘22a、22b、22c、22d露出。之后，在基板侧内部电极焊盘2a、2b、2c、2d上形成第1焊锡球3a、3b、3c、3d，在第2基板侧内部电极焊盘22a、22b、22c、22d上形成第3焊锡球23a、23b、23c、23d。之后如图14所示，把该芯片基板1装载到加温到150℃左右的安装台20A上。
(2)其次，以包围基板侧内部电极焊盘2a、2b、2c、2d以及第1焊锡球3a、3b、3c、3d的方式，在芯片装载基板1上涂抹具有助焊剂功能的密封树脂7A。在第2基板侧内部电极焊盘22a、22b、22c、22d以及第3焊锡球23a、23b、23c、23d上涂抹具有助焊剂功能的密封树脂7B。密封树脂7A以及密封树脂7B被来自安装台20A的热加热而活性化。其结果，通过密封树脂7A具有的助焊剂效果除去第1焊锡球3a、3b、3c、3d表面的氧化物和污物。同样，第3焊锡球23a、23b、23c、23d表面的氧化物和污物通过密封树脂7B具有的助焊剂效果被除去。其后，使第1焊锡球3a、3b、3c、3d的一部分露出到密封树脂7A的表面。使第3焊锡球23a、23b、23c、23d的一部分露出到密封树脂7B的表面。
(3)接着如图14所示，使第2焊锡球4a、4b、4c、4d在第1焊锡球3a、3b、3c、3d上与其相对对齐，从半导体芯片6的上方向芯片装载基板1加压。第1焊锡球3a、3b、3c、3d被安装台20A的热熔化，如图15所示，粘接在第2焊锡球4a、4b、4c、4d周围。之后，使第4焊锡球24a、24b、24c、24d在第3焊锡球23a、23b、23c、23d上与其相对对齐，从第2半导体芯片6的上方向芯片装载基板1加压。第3焊锡球23a、23b、23c、23d被安装台20A的热熔化，如图13所示，粘接在第4焊锡球24a、24b、24c、24d周围。其后，进而通过停止安装台20A的加热，冷却密封树脂7，使其固化。
通过以上工序，可以实现图13所示的1次安装体102。如果采用本发明的实施方式1的变形例的1次安装体102，则最初第1焊锡球3a、3b、3c、3d被从安装台20A传递的热熔化，与第2焊锡球4a、4b、4c、4d暂时连接。因此，在被暂时连接的第1半导体芯片6旁边安装第2半导体芯片26时，可以防止由于密封树脂7A、7B的流动引起的第1以及第2半导体芯片6、26的位置偏移，可以把多个半导体元件靠近地安装。另外，因为图13所示的1次安装体102可以在150℃的低温下接合，所以当芯片装载基板1的材料使用有机系列的树脂时，不会从芯片装载基板1产生气体，在密封树脂7中难以产生空隙。另外，因为可以把芯片装载基板1以及半导体芯片6、26的热膨胀、或者密封树脂7的热收缩抑制得很小，所以在芯片侧内部电极焊盘5a、5b、5c、5d以及第2芯片侧内部电极焊盘25a、25b、25c、25d上不会施加过度的应力。因此，把施加在配置在芯片侧内部电极焊盘5a、5b、5c、5d以及第2芯片侧内部电极焊盘25a、25b、25c、25d附近的低电容率绝缘膜12以及第2低电容率绝缘膜32上的应力限制在最小限度，可以防止膜的破损。
(实施方式2)
本发明的实施方式2的半导体装置(1次安装体)102如图16所示，在基板侧内部电极焊盘2a、2b、2c、2d和芯片侧内部电极焊盘5a、5b、5c、5d之间配置内部连接体8a、8b、8c、8d。另外，在芯片装载基板1的第1主面上分别隔开配置基板侧外部电极焊盘15a、15b、……、15f，在基板侧外部电极焊盘15a、15b、……、15f上分别连接外部连接球21a、21b、……、21f。其他因为和图1所示的1次安装体100结构大致相同，所以省略说明。
内部连接体8a、8b、8c、8d是混合了图1所示的第1焊锡球3a、3b、3c、3d和第2焊锡球4a、4b、4c、4d的电极。内部连接体8a、8b、8c、8d比第1焊锡球3a、3b、3c、3d熔点高，比第2焊锡球4a、4b、4c、4d熔点低。作为内部连接体8a、8b、8c、8d可以使用作为低熔点焊锡材料的Sn-Bi系列、Sn-Bi-Ag系列、Sn-Zn系列、Sn-Zn-Bi系列、Sn-Bi-In系列、Bi-In系列、Sn-In系列、In-Ag系列、Sn-Pb(Sn＝5w％，Pb＝95w％)系列，或者作为高熔点焊锡材料的Sn-Ag系列、Sn-Ag-Cu系列、Sn-Pb(Sn＝63w％，Pb＝37w％)系列、以及Sn-Zn系列中的至少2种焊锡材料。
基板侧外部电极焊盘15a、15b、……、15f可以使用Cu、Au、Al，或者Al合金(Al-Si，Al-Cu-Si)等的导电性材料。或者，可以通过与多个多晶硅栅极电极连接的栅极布线等的多条信号线设置其他多个电极。代替由多晶硅构成的栅极电极，也可以是由W、Ti、Mo等的高熔点金属、它们的硅化物(WSi2，TiSi2，MoSi2)等，或者使用这些硅化物的聚硅酸盐等构成的栅极电极。
外部连接球21a、21b、……、21f可以使用比第1焊锡球3a、3b、3c、3d熔点高的焊锡材料。例如作为外部连接球21a、21b、……、21f，除了Sn-Ag系列、Sn-Ag-Cu系列、Sn-Pb系列、Sn-Zn系列的焊锡合金外，还可以使用Au、Ag、Cu、Ni、Fe、Pd、Sn、Pb、Ag、Bi、Zn、In、Sb、Cu、Ge、它们的混合物或者化合物中的任何一种材料。
(组装方法)
以下，利用图17以及图18说明本发明的实施方式2的1次安装体102的组装方法。另外，因为直至在半导体芯片6以及芯片装载基板1上形成第2焊锡球4a、4b、4c、4d或者第1焊锡球3a、3b、3c、3d的方法和图2～图8所示的方法相同，所以省略说明。
利用光刻技术在形成于第1主面上的布线层15上图案形成光致抗蚀剂膜。把图案形成的光致抗蚀剂膜作为蚀刻掩模除去布线层15的一部分，形成基板侧外部电极焊盘15a、15b、……、15f。在基板侧外部电极焊盘15a、15b、……、15f的周围可以形成由SiO2、SiN等构成的保护膜(省略图示)。之后，如图17所示，在基板侧外部电极焊盘15a、15b、……、15f上分别形成例如由Sn-Ag系列的焊锡合金构成的外部连接球21a、21b……、21f，加热到200℃左右，回流外部连接球21a、21b、……、21f。在回流中产生的热被传递到第1焊锡球3a、3b、3c、3d以及第2焊锡球4a、4b、4c、4d。其结果如图18所示，第1焊锡球3a、3b、3c、3d以及第2焊锡球4a、4b、4c、4d熔化，形成内部连接体8a、8b、8c、8d。这些内部连接体8a、8b、8c、8d因为分别混合第1焊锡球3a、3b、3c、3d和第2焊锡球4a、4b、4c、4d而形成，所以比第1焊锡球3a、3b、3c、3d熔点高，比第2焊锡球4a、4b、4c、4d熔点低。
通过以上工序，可以实现图16所示的1次安装体102。如果采用本发明的实施方式2的1次安装体102，则第1焊锡球3a、3b、3c、3d例如在150℃左右的低温下熔化，暂时与第2焊锡球4a、4b、4c、4d连接。因此，作为芯片装载基板1的材料使用有机系列树脂时，不会从芯片装载基板1产生气体，密封树脂7中的空隙难以产生。因为由于芯片装载基板1和半导体芯片6在低温下连接，因而芯片装载基板1、半导体芯片6以及密封树脂7的热收缩变小，所以在芯片侧内部电极焊盘5a、5b、5c、5d上施加的热应力变小。因此，可以把施加在配置于芯片侧内部电极焊盘5a、5b、5c、5d之上的低电容率绝缘膜12上的应力抑制在最小限度，防止膜的破损。另外，利用在回流外部连接球21a、21b、……、21f时产生的热，形成内部连接体8a、8b、8c、8d，进行芯片装载基板1和半导体芯片6的正式连接。这些内部连接体8a、8b、8c、8d因为比第1焊锡球3a、3b、3c、3d熔点高，所以即使进行在150℃下的高温放置试验，以及重复-55℃和125℃的环境的热循环试验，内部连接体8a、8b、8c、8d也不熔化，可以确保1次安装体102的可靠性。
(实施方式2的变形例)
本发明的实施方式2的变形例的半导体装置(1次安装体)103如图19所示，在第2基板侧内部电极焊盘22a、22b、22c、22d和第2芯片侧内部电极焊盘25a、25b、25c、25d之间配置第2内部连接体28a、28b、28c、28d。另外，在与第2基板侧内部电极焊盘22a、22b、22c、22d相对的第2主面上，基板侧外部电极焊盘15f、15g、……、15j分别隔开配置，在这些基板侧外部电极焊盘15f、15g、……、15j上分别连接外部连接球21f、21g、……、21j。其他因为和图13所示的1次安装体101结构大致相同，所以省略说明。
第2内部连接体28a、28b、28c、28d是图20所示的第3焊锡球23a、23b、23c、23d和第2焊锡球24a、24b、24c、24d混合的电极。第2内部连接体28a、28b、28c、28d具有比第3焊锡球23a、23b、23c、23d熔点高，比第4焊锡球24a、24b、24c、24d熔点低的性质。作为第2内部连接体28a、28b、28c、28d，可以使用作为低熔点焊锡材料的Sn-Bi系列、Sn-Bi-Ag系列、Sn-Zn系列、Sn-Zn-Bi系列、Sn-Bi-In系列、Bi-In系列、Sn-In系列、In-Ag系列、Bi-Pd系列、Sn-Pb(Sn＝5w％，Pb＝95w％)系列，或者作为高熔点焊锡材料的Sn-Ag系列，Sn-Ag-Cu系列、Sn-Pb(Sn＝63w％，Pb＝37w％)系列、以及Sn-Zn系列中的至少2种焊锡材料。
(组装方法)
以下，利用图19以及图20说明本发明的实施方式2的变形例的1次安装体103的组装方法。
首先，利用光刻技术在形成于第1主面上的布线层15上图案形成光致抗蚀剂膜，把图案形成的光致抗蚀剂膜作为蚀刻掩模除去布线层15的一部分，形成基板侧外部电极焊盘15a、15b、……、15j。也可以在基板侧外部电极焊盘15a、15b、……、15j的周围形成由SiO2、SiN等构成的保护膜。之后，如图20所示，在基板侧外部电极焊盘15a、15b、……、15j上例如分别形成由Sn-Ag系列的焊锡合金构成的外部连接球21a、21b……、21j，在200℃左右下回流外部连接球21a、21b、……、21f。在回流时产生的热传递到第1以及第3焊锡球3a、3b、……、23a、……、23d、第2以及第4焊锡球4a、4b、……、24a、……、24d的各自上。其结果如图19所示，第1以及第2焊锡球3a、3b、……、23a、……、23d和第2以及第4焊锡球4a、4b、……、24a、……、24d分别熔化，形成内部连接体8a、8b、……、28a、……28d。
通过以上工序，可以实现图19所示的1次安装体103。如果采用本发明的实施方式2的变形例的1次安装体103，则在第1焊锡球3a、3b、3c、3d和第2焊锡球4a、4b、4c、4d被暂时连接后，第3焊锡球23a、23b、23c、23d和第4焊锡球24a、24b、24c、24d被暂时连接。因此，当在第1半导体芯片6旁边安装第2半导体芯片26时，可以防止因密封树脂7的流动引起的位置偏移，可以靠近安装多个半导体元件。另外，如图19所示的1次安装体103因为在150℃的低温下暂时连接，所以当芯片装载基板1的材料使用有机系列的树脂时，不会从芯片装载基板1中产生气体，在密封树脂7中难以产生空隙。另外，因为可以把密封树脂7因热引起的收缩率抑制在最小限度，所以在芯片侧内部电极焊盘5a、5b、5c、5d以及第2芯片侧内部电极焊盘25a、25b、25c、25d上不会施加过度的应力。因此，可以把施加在配置在芯片侧内部电极焊盘5a、5b、5c、5d之上的低电容率绝缘膜12、配置在第2芯片侧内部电极焊盘25a、25b、25c、25d之上的低电容率绝缘膜32上的应力限制在最小，从而可以防止膜的破损。另外，利用在回流外部连接球21a、21b、……、21f时产生的热，形成内部连接体8a、8b、……、28a、……、28d，进行芯片装载基板1和半导体芯片6、芯片装载基板1和半导体芯片26的正式连接。因为这些内部连接体8a、8b、……、28a、……、28d比第1焊锡球3a、3b、……、23a、……、23d熔点高，所以即使进行在150℃下的高温放置试验、和重复-55℃以及125℃环境的热循环试验，内部连接体8a、8b、……、28a、……、28d也不熔化，可以提高1次安装体103的可靠性。
(其他的实施方式)
如上所述，本发明虽然由第1以及第2实施方式记述，但不应该理解为本公开的一部分的论述以及附图限定本发明。本领域的技术人员应该能够从本公开中获知各种替代实施方式、实施例以及运用技术。
在图1～图19所示的1次安装体100、101、102、103中，可以部分地改变第1以及第3焊锡球3a、3b、……、23a、……、23d，第2以及第4焊锡球4a、4b、……、24a、……、24d的各自的焊锡的种类。例如，如果焊锡被回流加温，则半导体芯片6、第2半导体芯片26，以及芯片装载基板1各自膨胀。因热膨胀产生的应力在半导体芯片6、第2半导体芯片26的中心部分，或者芯片装载基板1的中心部分最弱，在半导体芯片6、半导体芯片26，或者芯片装载基板1的端部最强。因此，例如通过在位于图1所示的半导体芯片6的中心部分的第2焊锡球4b、4c上使用高熔点的焊锡材料，在位于端部的第2焊锡球4a、4d上使用比第2焊锡球4b、4c熔点低的焊锡材料，可以进一步防止形成在半导体芯片6上的低电容率绝缘膜12的破损。
如上所述，本发明应该理解为包含在这里未记述的各种实施方式等。因而，从本公开中，本发明只由适宜的权利要求范围的发明特定事项限定。
如果采用本发明，则可以提供一种半导体装置及其组装方法，它把在半导体芯片和基板的连接中使用的焊锡材料的因回流而产生的热应力限制在最小限度，不会在密封树脂中产生空隙，可以防止半导体芯片元件面的破损，特别可以防止配置在焊锡材料之上的低电容率绝缘膜的破坏。

Claims (20)

1.一种半导体装置，其特征在于，包括：
具有第1主面和与第1主面相对的第2主面的芯片装载基板；
配置在上述第2主面上的多个基板侧内部电极焊盘；
连接在上述基板侧内部电极焊盘上的第1焊锡球；
连接在上述第1焊锡球上的比该第1焊锡球熔点高的第2焊锡球；
在第3主面上具有与上述第2焊锡球连接的芯片侧内部电极焊盘的半导体芯片；以及
被封入上述第1焊锡球以及上述第2焊锡球周围的具有助焊剂功能的密封树脂。
2.如权利要求1所述的半导体装置，其特征在于：上述第1焊锡球包含Sn-Bi、Sn-Bi-Ag、Sn-Zn、Sn-Zn-Bi、Sn-Bi-In、Bi-In、Sn-In、Bi-Pd、In-Ag、Sn-Pb中的任意一者。
3.如权利要求1所述的半导体装置，其特征在于：上述第2焊锡球包含Sn-Ag、Sn-Ag-Cu、Sn-Pb、Sn-Zn中的任意一者。
4.如权利要求1至3的任意一项所述的半导体装置，其特征在于：在上述半导体芯片的表面上配置包含有机树脂的保护膜。
5.如权利要求1至3的任意一项所述的半导体装置，其特征在于：在上述半导体芯片的内部配置低电容率绝缘膜。
6.如权利要求5所述的半导体装置，其特征在于：上述低电容率绝缘膜的电容率在3.5或以下。
7.如权利要求5所述的半导体装置，其特征在于：上述低电容率绝缘膜相对于配置在上述半导体芯片内部的半导体元件、绝缘膜、以及金属膜的粘接强度在15J/m2或以下。
8.如权利要求1所述的半导体装置，其特征在于，还包括：
配置在上述第2主面上的第2基板侧内部电极焊盘；
与上述第2基板侧内部电极焊盘连接的第3焊锡球；
与上述第3焊锡球连接、比该第3焊锡球的熔点高的第4焊锡球；
在第3主面上具有分别与上述第4焊锡球连接的第2芯片侧内部电极焊盘的第2半导体芯片；以及
被封入上述第3焊锡球以及上述第4焊锡球周围的具有助焊剂功能的密封树脂。
9.  如权利要求8所述的半导体装置，其特征在于：上述第3焊锡球至少包含Sn-Bi、Sn-Bi-Ag、Sn-Zn、Sn-Zn-Bi、Sn-Bi-In、Bi-In、Sn-In、Bi-Pd、In-Ag、Sn-Pb中的任意一种。
10.如权利要求8或者9所述的半导体装置，其特征在于：上述第4焊锡球至少包含Sn-Ag、Sn-Ag-Cu、Sn-Pb、Sn-Zn中的任意一种。
11.如权利要求8所述的半导体装置，其特征在于：在上述第2半导体芯片的内部配置低电容率绝缘膜。
12.如权利要求11所述的半导体装置，其特征在于：上述低电容率绝缘膜的电容率在3.5或以下。
13.如权利要求11或者12所述的半导体装置，其特征在于：上述低电容率绝缘膜相对于配置在上述第2半导体芯片内部的半导体元件、绝缘膜、以及金属膜的粘接强度在15J/m2或以下。
14.一种半导体装置的组装方法，其特征在于，包括：
在具有第1主面以及与第1主面相对的第2主面的芯片装载基板的第2主面上形成多个基板侧内部连接焊盘的工序；
在上述基板侧内部连接焊盘上分别形成多个第1焊锡球的工序；
在上述第1主面的基板侧内部连接焊盘以及上述第1焊锡球的周围涂抹具有助焊剂功能的密封树脂的工序；
把形成在第三主面具有元件面的半导体芯片的第3主面上的第2焊锡球和上述第1焊锡球相对对齐，使上述第1焊锡球熔化，将上述第2焊锡球和上述第1焊锡球接合的工序；以及
使上述密封树脂固化的工序。
15.如权利要求14所述的半导体装置的组装方法，其特征在于：将上述芯片装载基板放置在被加温的安装台上，利用来自上述安装台的传热使上述第1焊锡球熔化。
16.如权利要求14所述的半导体装置的组装方法，其特征在于，还包括：
在上述芯片装载基板的第2主面上形成多个第2基板侧内部连接焊盘的工序；
在上述第2基板侧内部连接焊盘上分别形成多个第3焊锡球的工序；
在上述第2基板侧内部连接焊盘以及上述第3焊锡球的周围涂抹具有助焊剂功能的第2密封树脂的工序；
使形成在第2半导体芯片的第3主面上的第4焊锡球和上述第3焊锡球相对对齐，使上述第3焊锡球熔化，将上述第3焊锡球和上述第4焊锡球接合的工序；以及
使上述第2密封树脂固化的工序。
17.如权利要求14所述的半导体装置的组装方法，其特征在于，包括：
在上述芯片装载基板的第1主面上形成多个基板侧外部连接焊盘的工序；
在上述基板侧外部焊盘上分别形成多个外部连接球，利用分别形成该外部连接球时产生的热使上述第2焊锡球以及上述第1焊锡球熔化，形成内部连接体的工序。
18.如权利要求17所述的半导体装置的组装方法，其特征在于：
上述内部连接体至少包含Sn-Bi、Sn-Bi-Ag、Sn-Zn、Sn-Zn-Bi、Sn-Bi-In、Bi-In、Sn-In、Bi-Pd、In-Ag、Sn-Ag、Sn-Ag-Cu、Sn-Pb、Sn-Zn中的任意一种。
19.如权利要求14所述的半导体装置的组装方法，其特征在于：在上述半导体芯片的内部形成低电容率绝缘膜。
20.如权利要求19所述的半导体装置的组装方法，其特征在于：在上述半导体芯片的表面上形成包含有机树脂的保护膜。
CNB2004100481578A 2003-06-16 2004-06-16 半导体装置及其组装方法 Expired - Fee Related CN1331218C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003170905A JP2005011838A (ja) 2003-06-16 2003-06-16 半導体装置及びその組立方法
JP170905/2003 2003-06-16

Publications (2)

Publication Number Publication Date
CN1574305A true CN1574305A (zh) 2005-02-02
CN1331218C CN1331218C (zh) 2007-08-08

Family

ID=33509134

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100481578A Expired - Fee Related CN1331218C (zh) 2003-06-16 2004-06-16 半导体装置及其组装方法

Country Status (4)

Country Link
US (2) US20040253803A1 (zh)
JP (1) JP2005011838A (zh)
KR (1) KR100605435B1 (zh)
CN (1) CN1331218C (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102349362A (zh) * 2009-05-19 2012-02-08 松下电器产业株式会社 电子部件安装方法和电子部件安装结构
CN102833950A (zh) * 2012-09-12 2012-12-19 中国电子科技集团公司第二十四研究所 提高导热和过流能力的基板制作方法
CN101573784B (zh) * 2006-12-18 2013-01-09 松下电器产业株式会社 电极结构体及凸点形成方法
CN105280577A (zh) * 2014-05-28 2016-01-27 南茂科技股份有限公司 芯片封装结构以及芯片封装结构的制作方法
CN105304805A (zh) * 2014-05-29 2016-02-03 Lg伊诺特有限公司 发光器件封装
CN111261531A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件和形成集成电路封装件的方法
WO2021036786A1 (zh) * 2019-08-30 2021-03-04 华为技术有限公司 电子组件及电子设备
US11121089B2 (en) 2018-11-30 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
CN115332223A (zh) * 2022-10-14 2022-11-11 北京华封集芯电子有限公司 3d封装结构及其制作方法

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US7169691B2 (en) * 2004-01-29 2007-01-30 Micron Technology, Inc. Method of fabricating wafer-level packaging with sidewall passivation and related apparatus
US7064446B2 (en) * 2004-03-29 2006-06-20 Intel Corporation Under bump metallization layer to enable use of high tin content solder bumps
JP2006024752A (ja) * 2004-07-08 2006-01-26 Nec Electronics Corp 半導体装置およびその製造方法
TWI237370B (en) * 2004-07-30 2005-08-01 Advanced Semiconductor Eng Chip package structure and process for fabricating the same
US7491582B2 (en) * 2004-08-31 2009-02-17 Seiko Epson Corporation Method for manufacturing semiconductor device and semiconductor device
US20060043603A1 (en) * 2004-08-31 2006-03-02 Lsi Logic Corporation Low temperature PB-free processing for semiconductor devices
US7223695B2 (en) * 2004-09-30 2007-05-29 Intel Corporation Methods to deposit metal alloy barrier layers
JP2006196728A (ja) * 2005-01-14 2006-07-27 Seiko Epson Corp 電子部品、電気光学装置、及び電子機器
KR100638720B1 (ko) * 2005-01-28 2006-10-30 삼성전기주식회사 광학 필터의 이물질 불량을 최소화한 카메라 모듈
US7413110B2 (en) * 2005-02-16 2008-08-19 Motorola, Inc. Method for reducing stress between substrates of differing materials
WO2006098219A1 (ja) 2005-03-14 2006-09-21 Sumitomo Bakelite Co., Ltd. 半導体装置
US7215030B2 (en) * 2005-06-27 2007-05-08 Advanced Micro Devices, Inc. Lead-free semiconductor package
DE102005030946B4 (de) * 2005-06-30 2007-09-27 Infineon Technologies Ag Halbleiterbauteil mit Verdrahtungssubstrat und Lotkugeln als Verbindungselement sowie Verfahren zur Herstellung des Halbleiterbauteils
US7385282B2 (en) * 2005-10-19 2008-06-10 Chipmos Technologies Inc. Stacked-type chip package structure
US7821133B2 (en) * 2005-10-28 2010-10-26 International Rectifier Corporation Contact pad structure for flip chip semiconductor die
JP4890835B2 (ja) * 2005-10-28 2012-03-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
JP4971769B2 (ja) * 2005-12-22 2012-07-11 新光電気工業株式会社 フリップチップ実装構造及びフリップチップ実装構造の製造方法
US7534715B2 (en) * 2005-12-29 2009-05-19 Intel Corporation Methods including fluxless chip attach processes
DE102006001600B3 (de) * 2006-01-11 2007-08-02 Infineon Technologies Ag Halbleiterbauelement mit Flipchipkontakten und Verfahren zur Herstellung desselben
KR100790978B1 (ko) * 2006-01-24 2008-01-02 삼성전자주식회사 저온에서의 접합 방법, 및 이를 이용한 반도체 패키지 실장 방법
JP2007208080A (ja) * 2006-02-02 2007-08-16 Fujitsu Ltd 配線基板、はんだ突起形成方法及び半導体装置の製造方法
US20070246821A1 (en) * 2006-04-20 2007-10-25 Lu Szu W Utra-thin substrate package technology
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US20080003804A1 (en) * 2006-06-29 2008-01-03 Ravi Nalla Method of providing solder bumps of mixed sizes on a substrate using solder transfer in two stages
US7804177B2 (en) * 2006-07-26 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based thin substrate and packaging schemes
KR100809698B1 (ko) * 2006-08-21 2008-03-06 삼성전자주식회사 솔더링 플럭스 및 언더 필 수지층을 구비하는 반도체 소자실장 구조체 및 반도체 소자 실장 방법
US20080157910A1 (en) * 2006-12-29 2008-07-03 Park Chang-Min Amorphous soft magnetic layer for on-die inductively coupled wires
US7850060B2 (en) * 2007-04-05 2010-12-14 John Trezza Heat cycle-able connection
US7748116B2 (en) * 2007-04-05 2010-07-06 John Trezza Mobile binding in an electronic connection
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
KR101011199B1 (ko) * 2007-11-01 2011-01-26 파나소닉 주식회사 실장 구조체
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
JP5159273B2 (ja) * 2007-11-28 2013-03-06 ルネサスエレクトロニクス株式会社 電子装置の製造方法
US8390117B2 (en) 2007-12-11 2013-03-05 Panasonic Corporation Semiconductor device and method of manufacturing the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
KR101479511B1 (ko) * 2008-05-26 2015-01-07 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR100969441B1 (ko) * 2008-06-05 2010-07-14 삼성전기주식회사 반도체칩이 실장된 인쇄회로기판 및 그 제조방법
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
JP5265438B2 (ja) * 2009-04-01 2013-08-14 新光電気工業株式会社 半導体装置
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
JP2011014556A (ja) * 2009-06-30 2011-01-20 Hitachi Ltd 半導体装置とその製造方法
DE102010030759B4 (de) * 2010-06-30 2018-10-18 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit Metallisierungsstapel mit sehr kleinem ε (ULK) mit reduzierter Wechselwirkung zwischen Chip und Gehäuse
JP2012104782A (ja) * 2010-11-15 2012-05-31 Elpida Memory Inc 半導体装置の製造方法および装置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
JP2012174332A (ja) * 2011-02-17 2012-09-10 Fujitsu Ltd 導電性接合材料、導体の接合方法、及び半導体装置の製造方法
JP2013093507A (ja) * 2011-10-27 2013-05-16 Internatl Business Mach Corp <Ibm> 半導体チップを３次元積層アセンブリへと多段に形成していく、はんだ接合プロセス
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9349663B2 (en) 2012-06-29 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure having polymer-based material for warpage control
US8866311B2 (en) * 2012-09-21 2014-10-21 Advanced Semiconductor Engineering, Inc. Semiconductor package substrates having pillars and related methods
JP6036083B2 (ja) * 2012-09-21 2016-11-30 株式会社ソシオネクスト 半導体装置及びその製造方法並びに電子装置及びその製造方法
CN202816916U (zh) * 2012-10-10 2013-03-20 矽力杰半导体技术(杭州)有限公司 一种倒装封装装置
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
WO2015032865A1 (en) * 2013-09-05 2015-03-12 Koninklijke Philips N.V. Radiation detector element
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
KR102192195B1 (ko) * 2014-07-28 2020-12-17 삼성전자주식회사 솔더 조인트를 갖는 반도체 소자 및 그 형성 방법
US20180324955A1 (en) * 2015-12-23 2018-11-08 Intel Corporation No-flow adhesive for second and third level interconnects
KR102422460B1 (ko) * 2017-08-22 2022-07-19 삼성전자주식회사 반도체 소자
EP3671812B1 (en) * 2018-12-19 2022-02-09 IMEC vzw A method for bonding and interconnecting semiconductor chips
DE102020117678B3 (de) * 2020-07-03 2021-08-12 Infineon Technologies Ag Halbleitervorrichtung mit heterogener lötstelle und verfahren zu ihrer herstellung
TWI836657B (zh) * 2022-10-06 2024-03-21 胡迪群 底膠測試裝置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3685647T2 (de) * 1985-07-16 1993-01-07 Nippon Telegraph & Telephone Verbindungskontakte zwischen substraten und verfahren zur herstellung derselben.
US5074947A (en) * 1989-12-18 1991-12-24 Epoxy Technology, Inc. Flip chip technology using electrically conductive polymers and dielectrics
JPH0864717A (ja) 1994-08-24 1996-03-08 Matsushita Electric Ind Co Ltd 回路部品の実装方法
JP3356649B2 (ja) 1997-04-21 2002-12-16 株式会社東芝 半導体装置及びその製造方法
JPH10321755A (ja) 1997-05-21 1998-12-04 Oki Electric Ind Co Ltd 半導体装置の実装構造及びその製造方法
US6130472A (en) 1998-07-24 2000-10-10 International Business Machines Corporation Moisture and ion barrier for protection of devices and interconnect structures
US6426545B1 (en) * 2000-02-10 2002-07-30 Epic Technologies, Inc. Integrated circuit structures and methods employing a low modulus high elongation photodielectric
JP3475147B2 (ja) 2000-04-17 2003-12-08 株式会社タムラ製作所 はんだ接続部
KR100407448B1 (ko) * 2000-06-12 2003-11-28 가부시키가이샤 히타치세이사쿠쇼 전자 기기 및 반도체 장치
JP4366838B2 (ja) 2000-06-29 2009-11-18 富士通株式会社 電子回路モジュールの製造方法
JP2002289768A (ja) * 2000-07-17 2002-10-04 Rohm Co Ltd 半導体装置およびその製法
AU2001286225A1 (en) 2000-11-28 2002-06-11 Harima Chemicals, Inc. Liquid epoxy resin composition for encapsulating material
JP2002241469A (ja) 2001-02-14 2002-08-28 Nitto Denko Corp 熱硬化性樹脂組成物および半導体装置
JP4416373B2 (ja) * 2002-03-08 2010-02-17 株式会社日立製作所 電子機器
US20040155358A1 (en) * 2003-02-07 2004-08-12 Toshitsune Iijima First and second level packaging assemblies and method of assembling package

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101573784B (zh) * 2006-12-18 2013-01-09 松下电器产业株式会社 电极结构体及凸点形成方法
US8887383B2 (en) 2006-12-18 2014-11-18 Panasonic Corporation Electrode structure and method for forming bump
CN102349362A (zh) * 2009-05-19 2012-02-08 松下电器产业株式会社 电子部件安装方法和电子部件安装结构
CN102349362B (zh) * 2009-05-19 2014-02-19 松下电器产业株式会社 电子部件安装方法和电子部件安装结构
CN102833950A (zh) * 2012-09-12 2012-12-19 中国电子科技集团公司第二十四研究所 提高导热和过流能力的基板制作方法
CN105280577A (zh) * 2014-05-28 2016-01-27 南茂科技股份有限公司 芯片封装结构以及芯片封装结构的制作方法
CN105304805A (zh) * 2014-05-29 2016-02-03 Lg伊诺特有限公司 发光器件封装
CN105304805B (zh) * 2014-05-29 2019-02-19 Lg伊诺特有限公司 发光器件封装
CN111261531A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件和形成集成电路封装件的方法
US11121089B2 (en) 2018-11-30 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
CN111261531B (zh) * 2018-11-30 2021-12-14 台湾积体电路制造股份有限公司 半导体器件和形成集成电路封装件的方法
WO2021036786A1 (zh) * 2019-08-30 2021-03-04 华为技术有限公司 电子组件及电子设备
CN115332223A (zh) * 2022-10-14 2022-11-11 北京华封集芯电子有限公司 3d封装结构及其制作方法

Also Published As

Publication number Publication date
KR100605435B1 (ko) 2006-07-31
US20050006789A1 (en) 2005-01-13
JP2005011838A (ja) 2005-01-13
US7214561B2 (en) 2007-05-08
CN1331218C (zh) 2007-08-08
US20040253803A1 (en) 2004-12-16
KR20040111055A (ko) 2004-12-31

Similar Documents

Publication Publication Date Title
CN1574305A (zh) 半导体装置及其组装方法
KR102163532B1 (ko) 반도체 장치, 세라믹스 회로 기판 및 반도체 장치의 제조 방법
CN1291467C (zh) 电子器件的制造方法
US7393771B2 (en) Method for mounting an electronic part on a substrate using a liquid containing metal particles
CN1236489C (zh) 半导体装置及其制造方法、电路基板和电子装置
CN1150614C (zh) 半导体封装及其制造方法
CN100345279C (zh) 零件内藏模块及其制造方法
CN1293790C (zh) 元件内置模块及其制造方法
US7488896B2 (en) Wiring board with semiconductor component
US20040155358A1 (en) First and second level packaging assemblies and method of assembling package
CN100337327C (zh) 半导体器件及其制造方法
CN1326225A (zh) 芯片倒装型半导体器件及其制造方法
WO2004060034A1 (ja) 電子部品内蔵モジュール
JP2004103998A (ja) 回路部品内蔵モジュール
TW200539406A (en) Circuit carrier and manufacturing process thereof
CN1819133A (zh) 半导体装置的制造方法以及电连接部的处理方法
CN1266765C (zh) 半导体装置及其制造方法
CN1701437A (zh) 电子装置
CN1392602A (zh) 电路装置的制造方法
CN1945821A (zh) 半导体器件和半导体器件制造方法
TWI735787B (zh) 電路板及其製造方法
JPH10275522A (ja) 導電性樹脂ペースト、それを用いたパッケージ用基体および半導体パッケージ
CN1871702A (zh) 用于形成互连结构的焊膏以及由焊膏形成的互连结构
KR20110058061A (ko) 다이 실장기판 및 그 제조방법
JP3865957B2 (ja) 伝熱性化合物

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20170810

Address after: Tokyo, Japan, Japan

Patentee after: Toshiba Storage Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Toshiba Corp

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070808

Termination date: 20200616

CF01 Termination of patent right due to non-payment of annual fee