KR100494248B1 - 전자 부품, 전도성 접속 형성 방법 및 전자 부품 형성 방법 - Google Patents

전자 부품, 전도성 접속 형성 방법 및 전자 부품 형성 방법 Download PDF

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Abstract

본 발명은 제 1 전도층, 비전도층 및 제 2 전도층을 포함하는 전자 부품에 관한 것이다. 홀은 비전도층이 에칭되어 형성된다. 홀에 형성된 나노튜브는 전도 방식으로 제 1 전도층을 제 2 전도층에 연결한다.

Description

전자 부품, 전도성 접속 형성 방법 및 전자 부품 형성 방법{ELECTRONIC COMPONENT COMPRISING AN ELECTRICALLY CONDUCTIVE CONNECTION CONSISTING OF CARBON NANOTUBES AND A METHOD FOR PRODUCING THE SAME}
본 발명은, 전자 부품과, 전자 부품에 전도성 접속을 형성하는 방법 및 전자 부품을 형성하는 방법에 관한 것이다.
집적 설계된 전자 부품에서는, 비전도층을 통과하는 홀 에칭에 의해, 비전도층에 의해 전기적으로 절연된 두 개의 전도층이 전기적 전도 방식으로 서로 연결되는 것이 통상적이다. 홀은 금속으로 채워져서, 전기적 전도 방식으로 두 개의 전도층을 서로 접속시키는 금속 콘택트를 이룬다.
이 공정에서의 단점은, 특히, 측면 크기가 감소함에 따라, 즉, 비전도층을 통과하는 콘택트 홀의 직경이 감소하고 수직 길이가 증가함에 따라, 또는 적어도 종횡비가 증가함에 따라, 콘택트 홀을 금속으로 채우는 것이 문제되어 결함이 나타날 수 있다는 것이다. 특히, 증착된 금속으로 인해 콘택트 홀의 상부 영역이 차단되어 전체 콘택트 홀이 금속으로 채워지지 못하게 하는 경우가 있다. 따라서, 두 전도층 간의 전기적 전도성 접속을 형성하기가 불가능하게 되는 경우가 있다. 또한, 불완전하게 채워진 콘택트 홀은 신뢰성에 문제를 야기한다.
기존 공정의 또 다른 단점은, 콘택트 홀이 매우 낮은 종횡비를 갖는 경우, 금속 콘택트의 전도성이 심각하게 감소되는 것이다. 즉, 금속 콘택트가 금속화 시스템 및 그에 따른 집적 회로의 스케일링과 관련하여 상당한 제한 사항을 부과하는 요소를 나타내게 되므로, 다수의 전도층이 비전도층을 통해 전자 부품의 수직 방향으로 서로 전기적 및 전도적으로 접속되어야 한다.
또한, [1]에는 고 전도성 물질로서, 그의 전도성이 같은 크기의 다른 금속의 전도성을 크게 능가하는 것으로 알려진 카본 나노튜브에 관한 기본 원리가 개시되어 있다.
[2]에는 다공성(perforated) 삼산화이알루미늄(Al2O3) 매트릭스에서, 자기 정합(self-aligned) 방식으로, 카본 나노튜브를 성장시키는 공정이 개시되어 있다.
본 발명의 실시예가 도면에서 설명되며, 이하에서 더욱 상세히 설명된다.
도 1은 제 1 실시예에 따른 반도체 소자의 횡단면도이다.
도 2a 내지 2d는 반도체 소자의 횡단면도이며, 그것에 기초하여 도 1에 도시된 반도체 소자의 형성에 수반되는 각 방법 단계가 설명된다.
도 3은 제 2 실시예에 따른 반도체 소자의 횡단면도이다.
도 4a 내지 4c는 도 3에 도시된 반도체 소자의 형성에 수반되는 각 방법 단계들을 설명하는 데 이용되는 반도체 소자의 횡단면도이다.
도 5는 본 발명의 제 3 실시예에 따른 반도체 소자의 횡단면도이다.
도 6a 내지 6e는 도 5에 도시된 반도체 소자의 형성에 수반되는 개별적인 방법 단계를 설명하는 데 이용되는 반도체 소자의 횡단면도이다.
그러므로, 본 발명은 전자 부품의 전도성 접속을 제공하고, 비전도층에 의해 서로 절연되어 있는 두 전도층간에 전도성 접속을 이루는 전자 부품을 제공하는 난제에 기반하며, 매우 높은 종횡비를 갖는 홀에 대해서도 전도성 접속을 형성할 수 있다.
상술한 난제는 독립 청구항에 기술된 특징을 갖는 전자 부품, 그 전자 부품에 전도성 접속을 형성하는 방법 및 그 전자 부품을 형성하는 방법에 의해 해결된다.
전자 부품은 제 1 전도층, 제 1 전도층 위의 비전도층 및 비전도층 위의 제 2 전도층을 포함한다. 모든 통로를 비전도층을 통해 통과시키는 적어도 하나의 홀이 비전도층에서 형성된다. 홀은 적어도 하나의 나노튜브를 보유하며, 그에 의해 제 1 전도층이 제 2 전도층에 전도성 연결된다.
전자 부품에 전도성 접속을 형성하는 방법에서는, 비전도층이 제 1 전도층 위에 증착된다. 비 전도층을 관통하는 홀이 형성되고, 적어도 하나의 나노튜브가 홀에서 성장한다. 그리고 나서, 제 2 전도층이 증착되어, 제 1 전도층이 나노튜브에 의해 제 2 전도층과 전도성 접속을 이룬다.
전자 부품을 형성하는 방법에서는, 제 1 단계에서 제 1 전도층이 제공된다. 비전도층이 제 1 전도층 위에 증착되고, 예를 들면, 에칭에 의해 비전도층을 관통하는 홀이 형성된다. 적어도 하나의 나노튜브가 홀에서 성장하고 제 2 전도층이 증착되어, 나노튜브에 의해 제 1 전도층과 제 2 전도층이 전도성 접속을 이룬다.
본 발명은 콘택트 홀이 매우 작은 직경과 높은 종횡비를 갖는 경우라도 두 전도층 사이에 신뢰성이 있는 전기 전도성 접속을 형성할 수 있다. 전도층은, 예를 들어, 구리, 알루미늄, 은 등과 같은 금속 전도 물질일 수 있고, 일반적으로 본딩(bonding), 확산 및 반사 방지층을 포함할 수 있으며, 예를 들어, Ti, TiN, Ta, TaN 및/또는 이러한 물질의 조합물을 포함한다. 전기적 비전도층은, 예를 들어, 산화규소 또는 질화규소와 같은 인터메탈 유전체(intermetal dielectric)이거나, 예를 들어, 폴리이미드(polyimide)와 같은 무기 물질로부터 만들어지는 다른 절연층 또는 이들의 바람직한 조합물일 수 있다. 적어도 하나의 나노튜브에 의한 전기 전도성 접속은 이러한 유형의 나노튜브의 직경으로만 제한되며, 카본 나노튜브의 경우, 대략 1.5 나노미터이다.
형성 방법의 특징은 단순성 및 견고성, 즉, 낮은 고장 발생율과 전기적 전도성 접속이 신뢰성있게 형성된다는 것이다.
그러므로, 전자 부품은 매우 정교한 구조, 즉, 작은 콘택트 홀 직경을 갖더라도 용이하고 저렴하게 형성될 수 있다.
본 발명의 바람직한 세부 사항은 종속항으로 부터 도출될 것이다.
본 발명의 바람직한 구성에 따르면, 나노튜브는 카본 나노튜브이다.
이러한 유형의 카본 나노튜브는 작은 직경의 콘택트 홀인 경우에도 자기 정합 방식으로 매우 용이하고 신뢰성 있게 형성될 수 있다.
또한, 카본 나노튜브는 같은 크기의 금속성 전도체, 예를 들어, 구리 또는 은과 같은 최상의 금속성 전도체의 전도성을 크게 능가하는 매우 높은 전도성을 갖는다.
두 전도층이 전기적으로 서로 접속되기 위해 다수의 나노튜브, 원칙적으로는 임의의 원하는 수의 나노튜브가 이러한 유형의 콘택트 홀에 존재할 수 있다.
본 발명의 일 구성에 따르면, 바람직하게는 성장된 나노튜브에 대해 촉매 작용하는 금속 입자, 예를 들어, 니켈 및/또는 철, 및/또는 이트륨(yttrium), 및/또는 코발트 및/또는 플래티늄(platinum)을 포함하는 금속 입자를 가진 결정핵형성층(nucleation layer)이, 나노튜브의 성장을 가속화시키기 위해 제 1 전도층 위의 콘택트 홀에 제공된다.
그 홀은 비전도층을 관통하여 에칭될 수 있다.
이하에서 설명되는 실시예는 각각 반도체 소자에 대해 설명하고 있으나, 본 발명이 반도체 소자로만 제한되는 것은 아니며, 소정 층이 반도체 층인지 아닌지와는 상관없이 비전도층에 의해 전기적으로 절연되어 있는 두 개의 전도층이, 서로 전도성 접속을 이루는, 임의의 전자 부품에 사용될 수 있다. 특히, 본 발명은 집적 회로에 사용하기에 적합하다.
<실시예 1>
도 1에는 제 1 실시예에 따른 제 1 반도체 소자(100)가 도시된다.
제 1 반도체 소자(100)는 본딩, 확산 및 반사 방지층을 가지며, 구리 또는 알루미늄을 구비하는 제 1 전도층(101)을 포함하고, 예를 들어,Ti, TiN, Ta, TaN 및/또는 이러한 물질의 조합물을 포함한다. 제 1 실시예에 따라 이산화규소를 포함하는, 인터메탈 유전체를 구비하는 비전도층(102)을 제 1 전도층(101) 위에 증착한다.
비전도층(102)을 에칭하여 콘택트 홀(103)을 형성하고, 결정핵형성층(104)을 콘택트 홀의 하부, 즉, 제 1 전도층(101) 상부에 증착한다.
결정핵형성층(104)은, 예를 들어, 니켈, 철, 이트륨, 코발트 및/또는 플래티늄을 포함하는 촉매 작용의 금속 입자 층이다. 결정핵형성층(104)은 카본 나노튜브의 성장에 대해 촉매작용을 한다.
원칙적으로 임의의 원하는 수의 카본 나노튜브(105)를 결정핵형성층(104)의 상부에 성장시킨다.
일련의 Ti, TiN, Ta, TaN 및/또는 구리 및/또는 알루미늄을 구비하는 제 2 전도층(106)을 비전도층(102) 위에 증착시킴으로서, 카본 나노튜브(105)가 전기적으로 제 2 전도층(106)에 전도 접속된다.
제 1 반도체 소자(100)의 형성에 수반되는 각 방법 단계를 도 2a 내지 도 2d를 참조하여 상세히 설명한다.
제 1 단계에서, 비전도층(102)을, 예를 들어, 화학적 기상 증착 공정(Chemical Vapor Deposition 공정, CVD 공정)에 의해 제 1 전도층(101) 위에 증착한다(참조, 도 2a).
비전도층(102)의 적절한 마스킹 및 비전도층(102)의 습식 에칭 또는 건식 에칭에 의해, 비전도층(102)을 관통하여 제 1 전도층(101)의 표면까지 에칭되어 홀(콘택트 홀)(103)이 형성된다(참조, 도 2b).
결정핵형성층(104)은 적합한 공정, 예를 들면, CVD 공정에 의해 홀(103)에 증착된다(참조, 도 2c). 결정핵형성층(104)은 0.1 내지 50 나노미터(nm)의 두께를 갖는다.
제 1 실시예에 따른 결정핵형성층(104)은 니켈 금속 입자로부터 형성된다.
다음 단계에서, [2]에 개시된 공정을 사용하여 카본 나노튜브(105)를 홀(103)의 결정핵형성층(104) 위에서 성장시킨다(참조, 도 2d).
카본 나노튜브(105)의 길이는 카본 나노튜브가 결정핵형성층(104) 위에서 성장하는 시간에 의존한다.
카본 나노튜브(105)는 그들이 비전도층(102)의 상단 단부 위로 돌출될 때까지 성장한다.
이러한 경우, 다음 단계에서, CVD 공정 또는 스퍼터링(sputtering) 공정 또는 물리적 증기 증착 공정에 의해 제 2 전도층(106)을 비전도층(102) 위에 증착한다.
카본 나노튜브(105)는 비전도층(102) 위로 돌출되므로, 제 2 전도층(106)내로 곧바로 투입된다. 최종적인 화학 기계 연마법(CMP 공정) 또는 이온 빔 에칭법에 의해 제 2 전도층(106)이 원하는 두께로 제거된다.
이러한 방식으로, 카본 나노튜브(105)가 결정핵형성층(104)을 통해 제 1 전도층(101)과 제 2 전도층(106) 사이에 전기적 전도성 접속을 형성하며, 또한 그 자신도 전도성 금속 입자를 포함한다.
<실시예 2>
도 3은 제 2 실시예에 따른 제 2 반도체 소자(300)의 횡단면도이다.
제 2 실시예의 도면에서 제 1 실시예의 소자와 동일한 소자는 제 1 실시예에서의 소자와 동일한 참조 기호로 표시된다.
제 2 반도체 소자(300)는, 기본적으로 제 1 반도체 소자(100)와 같은 구조를 갖되, 제 2 실시예에 따른 결정핵형성층(301)이 홀(103)의 기저(base) 뿐 아니라 제 1 전도층(101) 전체에 걸쳐 확장된다는 점이 다르다.
제 2 실시예에 따른 개별적 층들은 제 1 실시예에 따른 대응 층과 동일한 물질을 포함한다.
도 4a 내지 도 4c를 참조하여, 제 2 반도체 소자(300)의 형성에 수반되는 개별적 방법 단계에 대해 더욱 상세히 설명한다.
우선, 금속 입자(니켈, 철, 이트륨 및/또는 코발트)를 포함하는 결정핵형성층(301)을 제 1 전도층(101) 위에 증착한다. 결정핵형성층(301)은, 적절한 CVD 공정, 스퍼터링 공정 또는 물리적 증기 증착 공정에 의해, 제 1 전도층(101)의 전체 표면 위에 증착된다. 결정핵형성층(301)은 0.1 내지 50 나노미터의 두께를 갖는다.
비전도층(102)을, 예를 들어, CVD 공정에 의해 결정핵형성층(301) 위에 증착한다(참조, 도 4a).
도 4b에 도시된 바와 같이, 비전도층(102)을 결정핵형성층(301)의 표면에까지 에칭하여 홀(103)을 형성한 후, [2]에 개시된 공정에 의해 카본 나노튜브(105)가 결정핵형성층(301)에서 성장시킨다.
카본 나노튜브(105)는 그 길이가 비전도층(102)의 표면 위로 충분히 돌출될 때까지 계속 성장한다(참조, 도 4c).
다음 단계에서, 제 2 전도층(106)을 CVD 공정에 의해 비전도층(102) 위에 증착한다.
다시, 콘택트 홀을 통해 두 전도층 사이의 카본 나노튜브에 의해 형성된 전기적 전도성 접속을 갖는 반도체 소자가 형성된다.
<실시예 3>
도 5는 제 3 실시예에 따른 제 3 반도체 소자(500)를 나타낸다.
반도체 소자의 동일한 소자에는 동일한 참조 기호가 부여된다.
제 3 반도체 소자(500)는 비전도층(102)이 에칭되어 트렌치(501)가 형성되고, 그에 따라, 카본 나노튜브(105)가 비전도층(102)의 표면 위가 아닌 트렌치(501)의 기저 위로 돌출된다는 점에 있어서만 실질적으로 제 2 반도체 소자(300)와 다르다.
제 3 반도체 소자(500)의 개개의 층은 제 1 반도체 소자(100) 및 제 2 반도체 소자(300)와 동일 물질을 포함한다.
제 3 반도체 소자(500)를 형성하는데 사용되는 방법을 도 6a 내지 6e를 참조하여 상세히 설명한다.
도 6a에 도시된 바와 같이, 적합한 CVD 공정, 스퍼터링 공정 또는 물리적 증기 증착 공정에 의해, 결정핵형성층(301)을 0.1 내지 50 나노미터의 두께로 제 1 전도 층(101) 위에 증착한다. 비전도층(102)을 CVD 공정에 의해 결정핵형성층(301) 위에 증착한다.
비전도층(102)을 결정핵형성층(301)의 표면까지 에칭하여 홀(103)을 형성한다(참조, 도 6b).
또한, 건식 에칭 또는 습식 에칭에 의해 비전도층(102)이 에칭되어 트렌치(501)가 형성된다(참조, 도 6c).
다음 단계에서, 카본 나노튜브(105)를 전체적으로 비전도층(102)의 위가 아닌 트렌치(501)의 하부 표면 위로 돌출될 정도의 길이가 되도록 결정핵형성층(301)위에 성장시킨다(참조, 도 6d).
도 6e에 도시된 바와 같이, 다음 방법 단계에서, 제 2 전도층(106)을 CVD 공정에 의해 트렌치(501) 내 및 비전도층(102)의 위에 증착한다.
제 2 전도층(106)은 적합한 에칭 공정, 화학 기계적 연마 공정에 의해 또는 이온 빔 에칭에 의해 원하는 두께로 감소되며, 그에 따라 제 2 전도층(106)의 표면은 비전도층(102)의 표면과 동일 평면 상에 놓일 수 있게 된다.
전술한 실시예에 대한 여러 선택 방안이 이하에서 설명된다.
CVD 공정은 일산화탄소(CO), 메탄(CH4) 또는 아세틸렌(C2H2)을 사용하는 CVD공정이거나 플라즈마 확장 CVD 공정일 수 있다.
또한, 카본 나노튜브(105)가 비전도층의 표면 위 또는 트렌치(501)의 하부 표면 위로 돌출되는 것이 필수적인 것은 아니다. 선택적으로, 카본 나노튜브(105)는 (이온 빔 에칭 중에 이온이 콘택트 홀을 심각하게 관통할 수 없을 정도의) 소정 경사각으로 이온 빔 에칭 또는 화학적 기계 연마하여 필요한 길이로 될 수 있다. 즉, 카본 나노튜브(105)는 적어도 제 2 전도층(106)과 접촉할 수 있을 정도의 길이로 될 수 있다.
만일 카본 나노튜브(105)의 일부가 제 2 전도층 위로 돌출되면, 그들은 애싱(ashing) 공정에 의해 제거될 수 있는데, 이 공정은 금속 에칭을 위해 레지스트 마스크를 이용하는 경우에 필요하다. 또한, 카본 나노튜브는 예를 들어, 유기 물질을 패턴닝하는데 사용되는 것과 같은, 비등방성 플라즈마 에칭 공정에 의해 필요한 길이로 될 수 있다.
본 발명은 3층 구조로 제한되는 것은 아니다. 반도체 소자는 임의의 원하는 반도체 구조에 이용될 수 있다. 즉, 반도체 소자의 두 개의 전도층 사이에 콘택트를 형성하기 위해, 상당히 많은 층을 포함하는 소정 반도체 소자의 부분적인 반도체 소자를 형성할 수 있다.
명백히, 본 발명은 반도체 소자에 있어서 소정의 비전도층에 의해 서로 전기적으로 분리되어 있는 두 개의 전기적 전도층이 카본 나노튜브에 의해 콘택트 홀을 통해 서로 전기적으로 전도 접속된다는 특징이 있다. 이러한 방식에 의해, 기존의 반도체 소자에 대한 표준 형성 공정에 약간의 변형을 가하여 고도의 안정성을 갖는 반도체 소자를 얻을 수 있다.
또한, 콘택트 홀을 통해 형성된 콘택트는 대략 1000에 달하는 높은 종횡비를 이룰 수 있다.
선택적으로, 본 발명의 문맥에 있어서, CVD 공정 대신에 스퍼터링 공정 또는 물리적 증기 증착 공정이 용이하게 사용될 수 있다.
다음의 문헌이 본 출원에서 인용되었다.
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Claims (21)

  1. 제 1 전도층,
    상기 제 1 전도 층 위의 비전도층,
    상기 비전도층 위의 제 2 전도층,
    상기 비전도층을 관통하는 적어도 하나의 홀,
    상기 홀에서 성장하여, 상기 제 1 전도층을 상기 제 2 전도층과 전도성 접속시키는 적어도 하나의 나노튜브를 포함하는
    전자 부품.
  2. 제 1 항에 있어서,
    상기 나노튜브가 카본 나노튜브인
    전자 부품.
  3. 제 1 항 또는 제 2 항에 있어서,
    다수의 나노튜브가 상기 홀 내에 마련되어, 각각 상기 제 1 전도층을 상기 제 2 전도층과 전도성 접속시키는데 이용되는
    전자 부품.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전도층 위에 상기 나노튜브가 성장할 수 있는 결정핵형성층을 갖는
    전자 부품.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 결정핵형성층이 상기 나노튜브의 성장에 있어서 촉매작용하는 금속 입자를 갖는
    전자 부품.
  6. 제 5 항에 있어서,
    상기 금속 입자는 니켈, 및/또는 철, 및/또는 이트륨, 및/또는 코발트, 및/또는 플래티늄 중에서 적어도 하나를 포함하는
    전자 부품.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 비전도층이 인터메탈 유전체를 포함하는
    전자 부품.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전도층 및/또는 상기 제 2 전도층이 금속 또는 각종 금속의 조합을 포함하는
    전자 부품.
  9. 제 8 항에 있어서,
    상기 제 1 전도층 및/또는 상기 제 2 전도층이 구리 및/또는 알루미늄 및/또는 Ta, TaN, Ti, TiN의 조합물을 포함하는
    전자 부품.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 부품은 반도체 부품인
    전자 부품.
  11. 전자 부품에서 전도성 접속을 형성하는 방법에 있어서,
    비전도층을 제 1 전도층 위에 증착하는 단계,
    상기 비전도층을 관통하여 홀을 형성하는 단계,
    적어도 하나의 나노튜브를 상기 홀 내에 성장시키는 단계,
    제 2 전도층을 증착하여, 상기 제 1 전도층이 상기 나노튜브에 의해 상기 제 2 전도층에 전도적으로 접속되게 하는 단계를 포함하는
    전도성 접속 형성 방법.
  12. 전자 부품을 형성하는 방법에 있어서,
    제 1 전도층을 제공하는 단계,
    비전도층을 상기 제 1 전도층 위에 증착하는 단계,
    상기 비전도층을 관통하여 홀을 형성하는 단계,
    적어도 하나의 나노튜브를 상기 홀 내에서 성장시키는 단계,
    제 2 전도층을 증착하여, 상기 제 1 전도층이 상기 나노튜브에 의해 상기 제 2 전도층에 전도적으로 접속되게 하는 단계를 포함하는
    전자 부품 형성 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 홀은 상기 비전도층을 관통하여 에칭되는
    전자 부품 형성 방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    사용된 상기 나노튜브가 카본 나노튜브인
    전자 부품 형성 방법.
  15. 제 11 항 또는 제 12 항에 있어서,
    다수의 나노튜브는 상기 홀 내에서 성장하고, 각각의 나노튜브는 상기 제 1 전도층을 상기 제 2 전도층에 전도적으로 접속시키는
    전자 부품 형성 방법.
  16. 제 11 항 또는 제 12 항에 있어서,
    적어도 상기 홀 영역 내에서 결정핵형성층이 상기 제 1 전도층에 제공되고,
    상기 나노튜브가 상기 홀 내의 상기 결정핵형성층 상에서 성장하는
    전자 부품 형성 방법.
  17. 제 11 항 또는 제 12 항에 있어서,
    상기 나노튜브의 성장을 위한 결정핵형성층 용으로 촉매 작용의 금속 입자가 사용되는
    전자 부품 형성 방법.
  18. 제 17 항에 있어서,
    이용된 상기 금속 입자는 니켈, 및/또는 철, 및/또는 이트륨, 및/또는 코발트, 및/또는 플래티늄 중에서 적어도 어느 하나를 포함하는
    전자 부품 형성 방법.
  19. 제 11 항 또는 제 12 항에 있어서,
    인터메탈 유전체가 상기 비전도층용으로 사용되는
    전자 부품 형성 방법.
  20. 제 11 항 또는 제 12 항에 있어서,
    금속이 상기 제 1 및/또는 상기 제 2 전도층용으로 사용되는
    전자 부품 형성 방법.
  21. 제 20 항에 있어서,
    구리 및/또는 알루미늄 및/또는 Ta, TaN, Ti, TiN의 조합물이 상기 제 1 전도층 및/또는 상기 제 2 전도층 용으로 사용되는
    전자 부품 형성 방법.
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