KR19990017092A - 반도체 소자의 초미세 콘택 형성 방법 - Google Patents
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Abstract
반도체 소자의 초미세 콘택 형성 방법에 관한 것으로, 특히 초미세 구조의 크기를 갖는 콘택 홀에서 한 종류의 금속물질로 콘택 플러그를 형성하는 방법에 관한 것이다.
반도체 소자의 실리콘 기판과 금속층간의 배선 형성에 있어서, 종래의 콘택 홀 내부는 타이타늄실리사이드, 타이타늄나이트라이드 및 알루미늄의 세층 구조로 이루어진다. 그런데 디자인 룰이 0.13 ㎛ 이하인 4 G(giga) DRAM급 이상에서는 콘택 홀의 직경이 작고 깊이가 깊어서 위와 같은 세층으로 콘택 홀을 채우기가 불가능하다.
따라서 콘택 홀 내에 실리콘과의 접촉저항이 적은 금속 실리사이드를 사용하여 하나의 물질로 콘택 플러그를 형성함으로써, 초미세 콘택의 접촉저항 특성에 대한 향상과 후속 배선 공정의 단순화를 기대할 수 있다.
Description
본 발명은 반도체 소자의 초미세 콘택 형성 방법에 관한 것으로, 특히 초미세 구조의 크기를 갖는 콘택 홀에서 한 종류의 금속 물질로 콘택 플러그를 형성하는 방법에 관한 것이다.
도 1은 종래의 반도체 소자의 콘택 홀 단면도로써, 종래의 DRAM 반도체 소자에서는 실리콘 기판(11) 상의 산화막(12)에 디자인 룰이 0.3 ㎛인 콘택 홀을 형성한 후, 콘택 접촉저항을 낮추기 위해 콜리메이티드(collimated) 스퍼터링법에 의하여 콘택 홀 내부에 타이타늄을 증착시켜 타이타늄실리사이드층(13)를 형성시킨다. 위 방법에 의해 타이타늄을 증착하기 전에는 특히 P+실리콘과 콘택의 접촉저항이 500 Ω㎠ ∼ 5 ㏀㎠ 정도로 매우 크고 공정의 재현성이 낮아 많은 문제점이 있었다. 주된 이유는 콘택 플러그가 P+실리콘상의 콘택 홀 바닥을 완전히 채우지 못하여 발생하는 것이며 N+실리콘 보다는 P+실리콘의 표면이 공기중에 훨씬 민감하거나 혹은 콘택 플러그와의 반응시 불순물의 재분포와 관련되어 있음을 알 수 있다.
콘택 홀 내부에 증착된 타이타늄실리사이드층(13)을 포함한 전체 구조 상부에 베리어 금속층(14) 및 금속층(15)을 순차적으로 증착시킨다. 베리어 금속층은 타이타늄나이트라이드를 사용하고 금속층은 알루미늄 및 구리중 어느 하나를 사용한다. 따라서 콘택 홀은 타이타늄실리사이드/타이타늄나이트라이드/알루미늄의 구조로 이루어 진다.
그러나 향후 4 G(giga) DRAM급 이상에서 즉, 콘택 사이즈가 0.13 ㎛이하이고 에스펙트 비율(aspect ratio)이 4 이상인 콘택 홀에서는 다음과 같은 두가지 큰 문제가 예상되고 있다. 첫 번째 문제는 콜리메이티드 스퍼터링법에 의한 타이타늄에 의해 N+및 P+실리콘과의 접촉저항을 계속 낮게, 특히 재현성있게 가져가기가 매우 어려울 것이라는 점이다. 0.13 ㎛ 이하의 콘택홀의 바닥을 일부분만 채우면 실제 유효면적이 줄어들고 N+및 P+실리콘 접촉저항은 수 백 Ω㎠로 유지하지 못하고 크게 증가하며, 또한 낮은 접촉저항을 가질 수 있는 재현성이 크게 떨어질 것이다. 두 번째 문제는 타이타늄의 증착 후, 0.13 ㎛ 이하의 콘택 홀에 베리어 금속인 타이타늄나이트라이드를 현재 사용중인 90 ㎚ 두께로 증착 시키면 콘택 홀은 전부 타이타늄나이트라이드로 채워지므로 타이타늄나이트라이드 콘택 플러그(23A)가 된다. 도 2(a)는 이러한 반도체 소자의 초미세 콘택 홀의 단면도이다. 알루미늄 금속층(25) 리플로우 베리어 특성을 유지하려면 이 정도의 두께는 항상 필요하다. 그러나 타이타늄라이트라이드(23A)로 플러그를 할 경우, 저항이 크기 때문에 콘택 플러그로써 사용이 바람직하지 못하다.
한편 도 2(b)는 콘택 플러그를 텅스텐(23B)을 사용한 초미세 콘택 홀의 단면도이다. 이 구조도 종래에 많이 알려진 구조이나 텅스텐(23B)으로 플러그를 형성하면 후속 열처리 공정시 실리콘 기판(21) 계면에 텅스텐실리사이드가 형성되어 접촉저항이 증가하며 재현성이 떨어지게 된다.
현재로써는 저저항 CVD 타이타늄나이트라이드 개발이 시급한 문제이다. 본 발명에서는 저저항 CVD 타이타늄나이트라이드 개발 없이 이를 해결 할 수 있는 구조를 제안하고자 한다.
본 발명은 반도체 소자의 제조시 초미세 구조의 크기를 갖는 콘택 홀에서 한 종류의 금속 물질로 콘택 플러그를 형성하여 실리콘과의 접촉저항을 낮추면서도 콘택 공정을 단순화 시키는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 초미세 콘택 형성 방법은, 실리콘 기판상에 절연막을 증착한 후 절연막의 선택된 영역을 식각하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀 내부에 금속실리사이드를 사용하여 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그를 포함하는 전체 구조 상부에 베리어 금속층 및 금속층을 순차로 중착하는 단계로 이루어지는 것을 특징으로 한다.
도 1은 종래의 반도체 소자의 콘택 홀 단면도.
도 2(a) 및 도 2(b)는 반도체 소자의 초미세 콘택 홀 단면도.
도 3은 본 발명에 따른 반도체 소자의 초미세 콘택 형성 방법을 설명하기 위해 도시한 단면도.
＊ 도면의 주요 부분에 대한 부호 설명
11, 21 및 31 : 실리콘 기판 12, 22 및 32 : 산화막
13 : 타이타늄실리사이드층 23A : 타이타늄나이트라이드 플러그
23B : 텅스텐 플러그 33 : 타이타늄실리사이드 플러그
14, 24 및 34 : 베리어 금속층 15, 25 및 35 : 금속층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자의 초미세 콘택 형성 방법을 설명하기 위해 도시한 단면도이다.
본 발명에서는 기존의 소오스와 드레인에서 직접 콘택이 가능한 타이타늄실리사이드를 콘택 플러그로 사용하는 방법을 제시한다. 도 3과 같이 실리콘 기판(31) 상에 산화막(32)을 형성시키고 선택된 영역을 식각하여 콘택 홀을 형성한다. 그리고 화학기상증착법에 의해 타이타늄실리사이드(33)를 콘택 홀에 채운다음 타이타늄나이트라이드 베리어 금속(34)을 증착하고, 금속층(35)으로 알루미늄이나 구리를 증착 한다.
타이타늄실리사이드 플러그(33) 대신 성격이 비슷한 텅스텐실리사이드 및 코발트실리사이드 플러그를 형성하는 구조도 본 발명의 구조로 제시한다. 또한 산화막(32) 대신에 SiOF 및 C2F2등의 저유전체나 폴리이미드 등의 고분자 절연막을 사용할 수도 있다.
화학기상증착법으로 타이타늄실리사이드를 증착하는 방법은 사일렌(SiH4) 가스와 TiI4를 이용하여 반응기 안에서 사일렌은 가스 상태로 TiI4의 고체는 온도를 150 ℃ 이상으로 버블러에서 가열하여 캐리어 가스로써 수소나 아르곤 가스를 이용하여 반응기 내로 흘려주어 반응기 내에서 화학증착 시킨다.
타이타늄실리사이드를 화학증착시키는 종래의 방법으로는 TiCl4와 사일렌 을 이용하여 증착하는 방법이 많이 연구되었으나 위의 방법을 사용할 경우 Cl기에 의해 소자에 좋지 않은 영향을 주게되며 후속 금속배선 공정에서 금속의 부식 등이 문제점으로 지적되고 있다. 또한 750 ℃ 이상의 높은 증착온도로 인하여 소자의 도판트의 재배치 등의 나쁜 영향을 끼치게 된다. 따라서 본 발명에서는 Cl기를 사용하지 않으면서도 증착 온도를 낮출 수 있는 새로운 타이타늄 소오스로써 TiI4를 이용하는 방법을 이용한다.
본 발명의 구조를 사용할 경우, 실리콘과 배선 금속간의 접촉저항이 낮고 재현성이 높으며 동시에 콘택 홀을 채울 수 있어 콘택 홀 배선 공정이 크게 단순화 될 수 있다. 이외에도 콘택 플러그 후속 배선 재료인 타이타늄나이트라이드나 알루미늄 및 구리 등의 증착에 있어서 스텝 커버리지 문제가 해결되는 장점도 있다.
상술한 바와 같이 본 발명에 의하면 4 G DRAM급 이상의 메모리 소자에서 지대한 관심을 갖고 있으면서도 기술적 어려움을 격고 있는 콘택 형성기술에 있어서, 콘택 재료로써 타이타늄실리사이드나 텅스텐 실리사이드를 이용할 수 있는 새로운 콘택 구조를 제안하였다. 이는 구조가 단순하여 콘택형성 공정을 단순화 시킬 수 있고 저접촉저항을 실현시킬 수 있어 4 G DRAM급 이상의 반도체 소자 배선 공정에 기술개발 및 관련 소자개발에 크게 기여할 수 있다.
Claims (7)
- 실리콘 기판상에 절연막을 증착한 후 절연막의 선택된 영역을 식각하여 콘택 홀을 형성하는 단계와,상기 콘택 홀 내부에 금속실리사이드를 사용하여 콘택 플러그를 형성하는 단계와,상기 콘택 플러그를 포함하는 전체 구조 상부에 베리어 금속층 및 금속층을 순차로 중착하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 초미세 콘택 형성 방법.
- 제 1 항에 있어서,상기 금속실리사이드는 타이타늄실리사이드, 코발트실리사이드 및 텅스텐실리사이드중 어느 하나인 것을 특징으로 하는 반도체 소자의 초미세 콘택 형성 방법.
- 제 1 항에 있어서,상기 베리어 금속층은 타이타늄나이트라이드인 것을 특징으로 하는 반도체 소자의 초미세 콘택 형성 방법.
- 제 1 항에 있어서,상기 금속층은 알루미늄 및 구리중 어느 하나인 것을 특징으로 하는 반도체 소자의 초미세 콘택 형성 방법.
- 제 1 항에 있어서,상기 절연막은 산화막, 저유전체막 및 고분자 절연막중 어느 하나인 것을 특징으로 하는 반도체 소자의 초미세 콘택 형성 방법.
- 제 5 항에 있어서,상기 저유전체막은 SiOF 및 C2F2중 어느 하나인 것을 특징으로 하는 반도체 소자의 초미세 콘택 형성 방법.
- 제 5 항에 있어서,상기 고분자 절연막은 폴리이미드인 것을 특징으로 하는 반도체 소자의 초미세 콘택 형성 방법.
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