KR100273140B1 - 반도체소자의초미세콘택형성방법 - Google Patents
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Abstract
본 발명은 초미세 구조의 크기를 갖는 콘택 홀에서 한 종류의 금속 실리사이드 물질로 안정된 콘택 저항을 유지하면서 기존의 방법보다 공정단순화 및 기존공정의 한계를 극복하는 콘택 형성 방법에 관한 것으로, 콘택 플러그를 형성하기 위하여 증착된 금속실리사이드를 콘택 홀 내부에만 남아 있도록 에치백 공정 또는 CMP공정을 이용하여 콘택 플러그 공정을 형성하는 단계와, 상기 콘택 플러그를 포함하는 전체 구조상부에 금속층들을 증착하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 초미세 콘택 형성방법을 제공한다.
Description
본 발명은 반도체 소자의 초미세 콘택 형성 방법에 관한 것으로 종래 콘택 형성 기술의 한계를 극복할 뿐만 아니라 공정 단순화도 도모하여 0.18um이하의 차세대 반도체 (4Giga DRAM급 및 0.18 μm 이하 급 logic 디바이스)에 적용할 수 있는 방법이다.
기존의 콘택 형성 기술에 대한 문제점을 기술하면 다음과 같다.
도 1은 종래의 반도체 소자의 콘택 홀 단면도로써, 종래의 DRAM 반도체 소자에서는 실리콘 기판(11) 상의 산화막(12)에 디자인 룰이 0.3 ㎛인 콘택 홀을 형성한 후, 콘택 접촉저항을 낮추기 위해 콜리메이티드(collimated) 스퍼터링법에 의하여 콘택 홀 내부에 타이타늄을 증착시켜 타이타늄실리사이드층(13)를 형성시킨다. 위 방법에 의해 타이타늄을 증착하기 전에는 특히 P+실리콘과 콘택의 접촉저항이 500 Ω㎠ ∼ 5 ㏀㎠ 정도로 매우 크고 공정의 재현성이 낮아 많은 문제점이 있었다. 주된 이유는 콘택 플러그가 P+실리콘상의 콘택 홀 바닥을 완전히 채우지 못하여 발생하는 것이며 N+실리콘 보다는 P+실리콘의 표면이 공기중에 훨씬 민감하거나 혹은 콘택 플러그와의 반응시 불순물의 재분포와 관련되어 있음을 알 수 있다.
콘택 홀 내부에 증착된 타이타늄실리사이드층(13)을 포함한 전체 구조 상부에 베리어 금속층으로 타이타늄(14) 및 금속층으로 타이타늄나이트라이드층(15)을 순차적으로 증착시킨다. 콘택내부를 오믹(ohmic) 저항을 위한 티타늄과 베리어 역할을 하는 티타늄나이트라이드(15)를 스파터링 방법을 이용하여 증착하고 알루미늄 합금(16)을 금속 배선용으로 스파터링 방법을 이용하여 증착시키는 공정을 적용하고 있다. 이에 대한 문제는 스파터링을 이용하게 때문에 스탭커버리지(step-coverage)를 향상하는 데 한계가 있기 때문에 에스팩 비(aspect ratio)가 큰 즉, 콘택의 크기는 작아지고 단차는 높아지는 상황에서는 그 한계를 나타내고 있다. 이에 대하여 스파터링 기술의 연장선상에서 콜리메이티드(collimated) 스퍼터링법이나 알루미늄의 경우 플로우(flow) 방법 등이 제안되고 있으나 0.25 μm이하의 콘택에서는 적용하기에 불가능하다.
종래 기술의 둘째 방법으로, 0.3 μm이하의 크기를 가지는 디바이스에서 널리 이용되고 있는 데, 티타늄과 티타늄나이트라이드를 스파터링 방법 또는 CVD방법을 이용하여 증착하고 텅스텐을 CVD방법으로 증착하고 에치백(etchback) 또는 CMP로 연마하여 콘택내부에만 텡스텐이 채워지는 플러깅 방법을 적용하여 텡스텐 플러그(18)를 형성하고 이후 배선은 알루미늄 합금 금속배선(16)을 증착하는 방법을 적용한다(도 2a 참조).
텅스텐 CVD 방법에서는 텅스텐헥사플로나이드(WF6) 기체를 사용하는데, 텅스텐 CVD 증착시에 글루레이어(glue layer)층인 금속막이 절대적으로 필요하다. 이 글루레이어의 역할은 텅스텐 CVD방법에서 실리콘환원반응, 수소환원반응, 사일렌(SiH4)환원반응의 3가지 반응이 이루어지는데 실리콘 콘택에서 글루 층(layer)이 없다면 실리콘환원반응이 먼저 일어나 정션(junction)의 누설전류 특성을 악화시키며 콘택과 산화막이 공존하는 상황에서 균일하게 증착하기 어려워진다. 그러므로 텅스텐 플러깅 시 글루 층(glue layer)을 필히 적용해야 하며 이에 대해 베리어 금속인 티타늄나이트라이드가 적용되고 있다.
기존의 콘택 형성 방법들은 오믹(ohmic) 저항을 위하여 티타늄과 같이 실리사이드가 되기 쉬운 열경화 금속층과 티타늄나이트라이드와 같은 베리어 금속층을 필요로 한다. 특히 베리어 금속의 역할은 종래기술에서 알루미늄과 티타늄의 반응을 막아주는 기능을 하는데 만일 베리어 금속의 두께가 얇아 질 경우 알루미늄과 티타늄과의 반응이 일어나 정션 스파이크(junction spike)를 발생시키고 이로 인한 누설전류 특성이 나빠지는 현상이 발생한다. 또한 텅스텐 플러깅 방법에서 베리어 금속의 두께가 얇아 질 경우에 텅스텐을 CVD방법으로 증착시 발생하는 플로린(F)이 베리어 금속을 투과하여 티타늄과 반응이 일어나 TiF4의 절연성 물질로 인한 콘택 저항 증가를 야기 시킨다. 이는 콘택형성에 있어서 베리어의 특성을 유지하기 위하여 일정 이상의 베리어 금속층을 필요로한다. 현재 통용되는 티타늄의 두께는 10 nm정도이며 티타늄나이트라이드의 두께는 50~100 nm시이에서 적용되고 있다. 그러나 차세대 극미세 콘택(0.18 μm이하급)에서 저항 안정화 금속인 티타늄과 베리어 금속인 티타늄나이트라이드를 적용함에 있어서 에스팩 비(aspect ratio)의 증가로 스탭커버리지가 나빠져 CVD방법을 필히 적용해야 하며 이러한 CVD방법은 700 ℃이상에서 현재 사용되고 있으므로 실리콘과의 콘택에서 적용될 수는 있으나 비아(Via)와 같이 바닥층이 금속배선 즉 알루미늄일 경우는 450 ℃ 이상의 공정을 적용할 수 없게 된다. 또한 이러한 베리어 금속인 티타늄나이트라이드의 비저항이 200 μΩ·cm 이상되어 상당이 높고, 0.18 μm이하의 콘택에서 안정된 특성을 보이기 위하여 적어도 60 nm이상의 두께를 확보해야하며 이로 인해 콘택내부에 티타늄나이트라이드로 대부분 플러깅되어 저항 증가가 발생되는 문제점으로 대두 되고 있다(도 2b 참조).
따라서, 본 발명은 이러한 차세대 디바이스의 극미세 콘택에서의 높은 비저항을 갖는 베리어 금속의 플러깅으로 인한 저항증가를 해결 및 고신뢰성을 확보하며 낮은 온도의 공정 조건을 확보하여 via에서도 적용할 수 있으며 베리어 금속 및 텅스텐과 같은 플러깅 물질의 여러 박막을 증착하는 복잡성을 단순화하는 방법을 제공한다.
우선 티타늄실리사이드를 CVD방법으로 콘택내부에 플러깅하면 실리콘과의 접촉저항면에서 안정하며 후속 알루미늄과의 반응성 또한 안정하고 티타늄실리사이드의 낮은 콘택저항을 확보할 수 있다는 장점이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 초미세 콘택 형성방법은, 콘택 플러그를 형성하기 위하여 증착된 금속실리사이드를 콘택 홀 내부에만 남아 있도록 에치백 공정 또는 CMP공정을 이용하여 콘택 플러그 공정을 형성하는 단계와, 상기 콘택 플러그를 포함하는 전체 구조상부에 금속층들을 증착하는 단계로 이루어진 것을 특징으로 한다.
도 1은 종래 기술 1의 반도체 소자의 콘택 홀 단면도.
도 2(a)는 종래 기술 2의 반도체 소자의 콘택 홀 단면도.
도 2(b)는 극미세 콘택 홀에 있어서 종래 기술의 문제점을 나타낸 단면도.
도 3은 본 발명에 따른 반도체 소자의 초미세 콘택 홀 형성 방법을 설명하기 위해 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21 : 실리콘 기판 12, 22 : 산화막
13 : 타이타늄실리사이드 반응층
14 : 타이타늄 18 : 텅스텐 플러그
15 : 타이타늄나이트라이드
16, 26 : 알루미늄 합금 또는 구리 금속배선
27 : 타이타늄실리사이드 플러그
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자의 초미세 콘택 형성 방법을 설명하기 위해 도시한 단면도이다.
본 발명에서는 기존의 소오스와 드레인에서 직접 콘택이 가능한 타이타늄실리사이드를 콘택 플러그로 사용하는 방법을 제시한다. 도 3과 같이 실리콘 기판(21)상에 산화막(22)을 형성시키고 선택된 영역을 식각하여 콘택 홀을 형성한다. 그리고 화학기상증착법에 의해 타이타늄실리사이드(27)를 콘택 홀에 채운다음 에치백(etchback) 공정 및 CMP 공정을 이용하여 콘택내부에만 타이타늄실리사이드를 형성하게 한다. 그 후 금속층(26)으로 알루미늄이나 구리를 증착하는데 금속 배선의 신뢰성 특히, 일렉트로마그레이션(electromigration) 또는 스트레스마그레이션(stressmigration)에 의한 금속 배선의 단선을 억제하기 위해서 금속층(26)을 증착하기 전에 타이타늄과 베리어금속인 타이타늄나이트라이드를 증착 할 수도 있다. 타이타늄실리사이드 플러그(27) 대신 성격이 비슷한 코발트실리사이드 플러그를 형성하는 구조도 본 발명의 구조로 제시한다. 또한 산화막(22) 대신에 SiOF 및 C2F2등의 저유전체나 폴리이미드 등의 고분자 절연막을 사용할 수도 있다.
화학기상증착법으로 타이타늄실리사이드를 증착하는 방법은 사일렌(SiH4) 가스와 TiI4를 이용하여 반응기 안에서 사일렌은 가스 상태로 TiI4의 고체는 온도를 150 ℃ 이상으로 버블러에서 가열하여 캐리어 가스로써 수소나 아르곤 가스를 이용하여 반응기 내로 흘려주어 반응기 내에서 화학증착 시킨다.
타이타늄실리사이드를 화학증착시키는 종래의 방법으로는 TiCl4와 사일렌을 이용하는 방법이 많이 연구되었으나 위의 방법을 사용할 경우 Cl기에 의해 소자에 좋지 않은 영향을 주게 되며 후속 금속배선 공정에서 금속의 부식 등이 문제 점으로 지적되고 있다. 또한 750 ℃ 이상의 높은 증착온도로 인하여 소자의 도판트의 재배치 등의 나쁜 영향을 끼치게 된다. 따라서 본 발명에서는 Cl기를 사용하지 않으면서도 증착온도를 낮출 수 있는 새로운 타이타늄 소오스로써 TiI4를 이용하는 방법을 이용한다.
본 발명의 구조를 사용할 경우, 실리콘과 배선 금속간의 접촉저항이 낮고 재현성이 높으며 동시에 콘택 홀을 채울 수 있어 콘택 홀 배선 공정이 크게 단순화될 수 있다. 이외에도 콘택 플러그 후속 배선 재료인 타이타늄나이트라이드나 알루미늄 및 구리 등의 증착에 있어서 스텝 커버리지 문제가 해결되는 장점도 있다.
상술한 바와 같이 본 발명에 의하면 4G DRAM급 이상의 메모리 소자에서 지대한 관심을 갖고 있으면서도 기술적 어려움을 겪고 있는 콘택 형성기술에 있어서, 콘택 재료로써 타이타늄실리사이드나 텅스텐 실리사이드를 이용할 수 있는 새로운 콘택 구조를 제안하였다. 이는 구조가 단순하여 콘택형성 공정을 단순화 시킬 수 있고 저 접촉저항을 실현시킬 수 있어 4 G DRAM급 이상의 반도체 소자 배선 공정에 기술개발 및 관련 소자개발에 크게 기여할 수 있다.
Claims (4)
- 콘택 홀 내부에 금속실리사이드를 사용하여 콘택 플러그를 형성하는 방법에 있어서,상기 콘택 플러그를 형성하기 위하여 증착된 금속실리사이드를 콘택 홀 내부에만 남아 있도록 에치백 공정 또는 CMP공정을 이용하여 콘택 플러그 공정을 형성하는 단계와,상기 콘택 플러그를 포함하는 전체 구조상부에 금속층들을 증착하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 초미세 콘택 형성방법.
- 제 1 항에 있어서,상기 금속실리사이드는 티타늄실리사이드, 코발트실리사이드, 니켈실리사이드와 그외 안정된 저항을 갖는 실리사이드 물질 중 어느 하나인 것을 특징으로 하는 반도체 소자의 초미세 콘택 형성 방법.
- 제 1 항에 있어서,상기 금속실리사이드를 이용한 콘택 형성은 콘택 하부층이 실리콘인 경우와 또한 알루미늄, 구리 등 금속배선의 인터콘넥터인 비아 홀을 형성하는 방법이며 이때 금속실리사이드 증착온도는 하부층이 디바이스 관점에서 신뢰할 수 있는 증착온도 이하인 것을 특징으로 하는 반도체 소자의 초미세 콘택 형성방법.
- 제 1 항에 있어서,상기 금속실리사이드를 콘택내에 증착시 한 조건으로 증착하는 것 이외에 여러 단계를 증착조건을 삽입하여 초기 형성되는 금속 실리사이드 막의 특성과 중간 또는후기에 증착되는 막의 특성을 다르게 조절할 수 있는 것을 특징으로 하는 반도체 소자의 초미세 콘택 형성방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019970039862A KR100273140B1 (ko) | 1997-08-21 | 1997-08-21 | 반도체소자의초미세콘택형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990017092A KR19990017092A (ko) | 1999-03-15 |
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ID=40749292
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100273140B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752218B1 (ko) * | 2001-12-24 | 2007-08-28 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성방법 |
-
1997
- 1997-08-21 KR KR1019970039862A patent/KR100273140B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752218B1 (ko) * | 2001-12-24 | 2007-08-28 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990017092A (ko) | 1999-03-15 |
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