KR100386529B1 - 알파 더블유 장벽층 형성 방법 및 그 구조물 - Google Patents

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Abstract

본 발명은 트렌치 캐패시터 또는 대머신(damascene) 배선 레벨과 같은 상호 접속 구조물 내에 확산 장벽층으로서 사용된 알파 W층에 관한 것이다. 알파 W층은 텅스텐 헥사카보닐(tungsten hexacarbonyl: W(CO)6)을 소스 재료로 사용하여 저온/저압 화학 기상 증착 공정에 의해 형성된 단일 상 재료(single phase material)이다.

Description

알파 더블유 장벽층 형성 방법 및 그 구조물{ULTRA THIN, SINGLE PHASE, DIFFUSION BARRIER FOR METAL CONDUCTORS}
본 특허 출원은 1996년 10월 31자로 출원된 미국 특허 출원 번호 08/739,765 호 및, 1998년 2월 10일자로 출원된 미국 특허 출원 번호 09/021,262 호와 상호 연관된 출원이다. 이들 특허 출원은 본 특허 출원의 출원인이 권리를 보유한다.
본 발명은 상호 접속 반도체 구조물에 관한 것으로, 특히 텅스텐 헥사카보닐(tungsten hexacarbonyl: W(CO)6)을 전구체(precursor) 또는 소스 재료(source material)로 사용하여 저온/저압 화학 기상 증착 기법에 의해 상호 접속 구조물의 트렌치(trench) 또는 비아(via) 내부에 형성되는 알파상 W 장벽층(alpha-phase W barrier layer)에 관한 것이다. 본 발명의 알파상 W 장벽층은 기본적으로 전도성 재료에 불침투성이면서 아주 얇고(15 nm 미만), 상호 접속구조물의 유전성 재료와 전도성 재료에 양호한 부착력을 나타내며, (깊이 대 폭이 3:1보다 큰) 고 종횡비의 트렌치를 부합적이면서 연속적으로 피복한다.
그러므로, 본 발명의 알파상 W 장벽층은 이러한 장벽층을 필요로 하는 많은 상호 접속 구조물 내에 사용될 수 있다. 이것은 대머신 구조물(damascene structure)과, 메모리 셀 캐패시터와, 로직 회로, 메모리, 입/출력 적용예를 위한 다른 모든 배선 적용예를 포함하지만, 이것으로 한정되는 것은 아니다. 또한, 본 발명의 장벽층은 폴리실리콘(polysilicon)과 금속화물, 즉 전도층 사이의 게이트 스택 적용예에서 사용될 수도 있다.
현재 기술 수준의 반도체 소자용 고성능 상호 접속 구조물을 제조하기 위해서는 Cu와 같은 전도성 재료를 내부에 트렌치 또는 비아가 형성된 유전성 재료 내부에 매립해야 한다. 잘 알려져 있는 무기 유전성 재료뿐 아니라 유기 유전성 재료도 현재 이러한 적용예에 사용되고 있다. 유기 유전체의 예로는 폴리이미드(polyimide)와, 파랄린 중합체(paralyne polymer)와, 예를 들어 폴리실록산(polysiloxane)인 실리콘 중합체(silicon polymer)와, 다이아몬드와, 다이아몬드형 탄소 등을 들 수 있고, 무기 유전체의 예로는 SiO2, Si3N4, 실리콘 산화물/질화물 혼합물 또는 대체 산화물층/질화물층을 들 수 있다.
본 발명의 출원인은 본 명세서에서 이러한 적용예에 대해 반도체 제조 공정에서 사용하기 위해 현재 Cu가 개발되고 있지만, Cu는 많은 바람직하지 못한 성질을 갖는 것으로 나타났다. Cu가 갖는 아주 바람직하지 않은 성질 중의 하나는 후속 공정 단계 동안 어느 정도 온도가 상승하는 경우에 일반적으로 유전성 재료를 통하여 Cu가 확산된다는 것이다. Cu의 외방 확산(out-diffusion)은 제조될 상호 접속 구조물에 여러 가지 나쁜 영향을 끼칠 수 있다. 예를 들어 Cu의 외방 확산으로 인해 도선이 단락될 수 있고 MOS 소자의 성능이 떨어질 수 있다.
Cu에 의해 나타나는 외방 확산 문제점을 해결하기 위해, 일반적으로 Cu와 유전성 재료 사이에 장벽층을 형성한다. 종래에는 장벽층을 형성하는 데 사용되는 재료가 유전성 재료와 상호 양립할 수 없었다. 다시 말해, 장벽층을 형성하는 데 사용되는 재료가 유전성 재료에 잘 부착되지 않았다. 그러므로, 장벽층 재료를 유전체에 단단하게 부착하기 위해서는 부가적인 부착층이 필요하였다.
도 1은 유전체, 부가 부착층, 장벽층, Cu를 포함하는 전형적인 종래의 상호 접속 구조물을 도시한 도면이다. 구체적으로, 도 1에 도시된 종래의 상호 접속 구조물은 내부에 적어도 하나의 트렌치 또는 비아가 형성된 유전체(10)와, 부착층(12)과, 장벽층(14)과 Cu 영역(16)을 포함한다. 트렌치 또는 비아는 유전체(10)의 표면 내부에 당업자에게 잘 알려져 있는 표준 리소그래피 패터닝 기법을 사용함으로써 형성된다. 도 1에는 여러 층들이 부합층(conformal layer)으로 도시되어 있지만, 실제로 이들 층은 여러 층을 형성하는 데 사용된 종래의 공정 기법으로는 부합적인 트렌치 피복을 제공할 수 없기 때문에 비부합층임을 유의하여야 한다.
전술한 바와 같이, 부착층이 장벽층(14)이 유전체(10)와 양립할 수 없는 경우에만 필요하다. 부착층으로 적합한 재료는 Ti와, Cr와, 이와 유사한 다른 재료들을 포함할 수 있다. 부착층은 스퍼터링과 같은 표준 증착 기법을 사용함으로써 형성된다. Cu 영역은 도금, 화학 기상 증착법과, 플라즈마 기상 증착법과, 당업자에게 잘 알려져 있는 유사 기법을 사용함으로써 형성된다.
도 1의 종래 기술에 따른 구조물에서 장벽층은 전형적으로 Ta와 같은 금속으로 이루어진다. 종래의 장벽층은 스퍼터링과 알려져 있는 다른 증착 기법을 사용하여 형성할 수 있다.
장벽층(14)으로서 여러 가지 범위의 재료들이 사용될 수 있지만, 종래의 장벽층은 현재 상호 접속 구조물을 제조하는 데 필요하다고 여겨지는 다음의 요건들을 모두 충족시키지 못한다.
(1) 장벽층은 동작 조건뿐 아니라 소자가 후속 공정에서 겪게 되는 조건에서 구리에 불침투성을 가져야 한다.
(2) 장벽층은 상호 접속 구조물을 포함하는 유전체에 대해 양호한 부착력을 갖도록 하여 부가적인 부착층이 필요 없도록 해야 한다.
(3) 장벽층은 고 종횡비의 트렌치를 부합적이면서 연속적으로 피복하는 방식으로 형성되어야 한다. "고 종횡비의 트렌치"란 깊이 대 폭의 비가 3:1보다 큰 트렌치를 지칭한다.
(4) 장벽층은 가능한 한 얇게 하여, 구리 배선으로 충진될 수 있는 트렌치의 단면부가 최대화되고, 이에 따라 도선 도전성이 최대화되도록 해야 한다.
(5) 장벽층은 그 두께가 구조물을 통하여 균일해야 한다. 즉, 상호 접속 트렌치의 피복이 부합적이어야 한다. 장벽의 결함은 구조물에서 가장 얇은 영역에의해 결정되는데, 두께가 균일하지 않으면 트렌치 단면적이 낭비된다.
(6) 장벽층은 전체 도선 고유 저항이 최소화되도록 가능한 한 가장 낮은 고유 저항을 갖는 재료로 제조되어야 한다.
(7) 장벽층은 최소한의 사전 처리 단계 또는 공정을 사용하여 나머지 트렌치 공간이 구리로 용이하게 충진되도록 하기 위해 산화에 대한 내성이 있어야 한다.
종래의 장벽층이 상기 기준을 하나 이상 만족시킬 수는 있지만, 종래 공정으로 제공된 장벽층 중에 상기 기준을 모두 만족시키는 장벽층은 알려져 있지 않다. 그러므로, 전술한 모든 기준을 만족시키는 새로운 장벽층을 개발하는 것이 필요하다. 이러한 장벽층은 구리 또는 다른 전도성 금속을 사용하는 모든 반도체 상호 접속 적용예에 아주 유용하게 사용될 것이다.
본 발명의 목적은 항목 1 내지 항목 7에서 기술한 기준을 만족시키는 상호 접속 트렌치 또는 비아 구조물용에 사용되는 장벽층을 제공하는 것이다.
본 발명의 구체적인 목적은 상호 접속 구조물에서 부가적인 부착층이 필요하지 않도록 유전성 재료 및 전도성 재료와 양립할 수 있는, 즉 유전성 재료 및 전도성 재료에 부착되는 장벽층을 제공하는 것이다.
본 발명의 두 번째 구체적인 목적은 아주 얇으면서 (15nm 미만) 고 종횡비 트렌치 또는 비아를 부합적으로 피복할 수 있는 장벽층을 제공하는 것이다.
전술한 목적, 다른 특징 및 장점들은 본 발명에서 알파 W(alpha W)를 장벽층으로 사용함으로써 실현된다. 알파 W는 텅스텐 헥사카보닐(tungsten hexacarbonyl: W(CO)6)을 전구체, 즉 소스 재료로서 사용하여 저온/저압 화학 기상 증착(chemical vapor deposition: CVD) 공정에 의해 형성된다. 보다 구체적으로, 본 발명의 장벽층은 저온/저압 CVD 공정을 사용하여 W(CO)6으로부터 형성되는 단일 상 재료(single phase material)인 알파상 W(alpha­phase W)를 포함한다. 본 발명의 방법을 사용하는 경우 β-W와 같은 다른 상들이 형성되지 않는다.
본 발명의 또다른 측면은 유전성 재료 내에 미리 형성되어 있는 트렌치 또는 비아의 측벽과 바닥 상부에 알파 W 장벽층을 형성하는 방법에 관한 것이다. 구체적으로, 본 발명에서 알파 W 장벽층은 유전성 재료 내에 미리 형성되어 있는 트렌치 또는 비아 영역의 측벽과 바닥 상부에 15nm보다 작은 두께를 갖는 알파 W의 부합층을 증착함으로써 형성되는데, 상기 증착은 W(CO)6을 소스 재료로 사용하여 화학 기상 증착법으로 수행된다.
본 발명의 또다른 측면은 예를 들어 폴리실리콘과 같은 반도체성 재료 또는 유전성 재료의 적어도 하나의 층(이 층은 상기 반도체성 재료 또는 유전성 재료의 일부 상에 알파 W층을 구비함)과, 상기 알파 W층 상부에 형성된 도전성 재료를 포함한다. 알파 W는 알파 W 장벽층을 형성하는 전술한 방법에 따라 상기 재료 상부에 형성된다.
본 발명의 또다른 측면은 트렌치 또는 비아 구조물의 내부에 본 발명의 알파 W 장벽층을 포함하는 상호 접속 구조물에 관한 것이다. 구체적으로, 본 발명에 따른 상호 접속 구조물은 내부에 적어도 하나의 트렌치 또는 비아 영역을 갖는 유전성 재료의 적어도 하나의 층과, 적어도 하나의 트렌치 또는 비아 영역의 측벽과 바닥을 피복하는 알파 W 장벽층(상기 알파 W 장벽층은 15nm 미만의 두께를 갖는 연속된 단일 상 재료임)과, 상기 적어도 하나의 트렌치 또는 비아 영역 내에서 상기 알파 W 장벽층 상부에 형성되는 도전성 재료를 포함한다. 트렌치의 바닥에서 상호 접속 배선 트렌치 아래까지 연장된 각각의 유전체 내부에 비아를 형성할 수도 있다.
본 발명에서 사용하기 적합한 상호 접속 구조물은 플레이트 캐패시터(plate capacitor), 크라운 캐패시터(crown capacitor), 스택 캐패시터(stack capacitor), 다른 유사 캐패시터를 포함하는 메모리 셀 캐패시터와, 이중 및 단일을 포함하는 대머신 구조물과, 다수의 비아 및 금속 라인을 포함하는 다중 배선 레벨과, 다른 유사한 상호 접속 구조물을 포함하지만 이것으로 한정되는 것은 아니다.
도 1은 종래의 상호 접속 구조물의 단면도,
도 2는 알파 W를 장벽층으로 포함하는 본 발명에 따른 트렌치 캐패시터 구조물의 단면도,
도 3은 알파 W를 장벽층으로 포함하는 본 발명에 따른 이중 대머신 구조물의 단면도,
도 4는 알파 W 장벽층을 증착시키기 위해 본 발명에서 사용하는 CVD 장치의 개략도,
도 5는 본 발명에 따라 형성된 알파 W 장벽층을 포함하는 SiO2/Si 기판의 (캐패시턴스와 전압에 대한) 삼각 전압 스위프(triangular voltage sweep) 그래프,
도 6a는 본 발명에 따라 준비된 알파 W의 X선 결정학 데이터이고, 도 6b는 알파상 W와 베타 상 W를 모두 포함하는 스퍼터링(sputtering)된 W의 X선 결정학 데이터.
도면의 주요 부분에 대한 부호의 설명
20: 반도체 기판 22, 30, 44: 유전체
24, 25: 알파 W 장벽층 26: 시드층
28: 도전성 재료 32: 전극
36: 장벽층 40: 하부 상호 접속 레벨
42: 상부 상호 접속 레벨
이하, 알파 W를 포함하는 장벽층에 관한 본 발명을 본 명세서에 첨부한 도면을 참조하여 보다 상세히 기술할 것이다. 도면에서 동일한 엘리먼트 또는 구성 요소들은 동일한 부호로 지칭됨에 유의하여야 한다. 본 발명에서는 플레이트 캐패시터와 이중 대머신 상호 접속 구조물을 설명하고 있지만, 본 발명은 Cu와 같은 전도성 재료를 전극 또는 배선 수단으로 사용하는 다른 적용예에도 적용될 수 있음을 유의하여야 한다. 발명의 알파 W 장벽층에 대한 또다른 잠재적인 적용예로서, 본발명에 따른 방법을 사용하여 폴리실리콘과 외방 금속화물층 사이에 알파 W를 형성할 수 있는 게이트 스택이 있다.
도 2 및 도 3을 참조하면, 본 발명의 장벽층, 즉 W(CO)6을 소스 재료로 사용하여 CVD에 의해 형성된 연속한 알파­W층을 포함할 수 있는 두 유형의 상호 접속 구조물이 도시되어 있다. 도 2는 평행한 플레이트 캐패시터를 도시하고, 도 3은 이중 대머신 상호 접속 구조물을 도시한 도면이다. 본 발명은 단지 두 구조물만을 설명하고 있지만 이것으로 한정되지 않음을 유의하여야 한다. 또한, 본 발명의 알파 W 장벽층은 Cu와 같은 전도성 금속을 유전성 재료의 트렌치 또는 비아 내부에 충진하는 어떠한 적용예에라도 사용될 수 있다. 본 발명의 도면은 단지 본 발명을 기술하는 데 필요한 층과 재료만을 도시한 것으로, 본 발명에 당업자에게 알려져 있는 다른 층과 재료가 사용될 수 있음을 유의하여야 한다.
구체적으로, 도 2는 반도체 기판(20)과, 표면 내부에 개구, 즉 트렌치 또는 비아를 갖는 유전체(22)와, 본 발명에 따라 마련된 알파 W 장벽층(24)과, 선택적인 금속 시드층(metal seed layer)(26)과, 전도성 재료(28)와, 알파 W 장벽층(25)과, 유전체(30)와 전극(32)을 포함한다. 도 2의 캐패시터 구조물은 또한 도전성 재료(28)와 유전체(22)가 접촉하지 못하도록 알파 W 또는 예를 들어 실리콘 질화물과 같은 다른 재료로 이루어질 수 있는 장벽층(36)을 포함한다. 알파 W를 장벽층(36)으로 사용하는 경우에는 본 발명에 따른 방법을 사용한다. 다른 장벽 재료를 사용하는 경우에는 통상적인 증착 방법을 사용하여 장벽층(36)을 형성한다.
이러한 캐패시터 구조물은 후술할 저온/저압 CVD 공정을 사용하여 형성되는 알파 W 장벽층(24, 25)의 증착을 제외하고는 당업자에게 잘 알려져 있는 통상적인 공정 단계를 사용함으로써 마련된다. 장벽층(36)은 본 발명에 따른 방법을 사용하여 형성될 수 있음에 유의하여야 한다. 다른 공정 단계는 모두 당업자에게 잘 알려져 있으므로, 본 명세서에서는 다른 공정 단계에 대해 더 이상 상세히 기술하지 않을 것이다.
반도체 기판(20)은 그 내부에 매립되는 전자 소자를 형성하기에 적절한 확산 및 절연 영역을 포함할 수 있다. 명료성을 위해, 본 발명의 도면에는 다른 영역뿐 아니라 이들 영역을 도시하지 않는다. 본 발명에서 반도체성을 갖는 모든 적합한 재료가 반도체 기판(20)으로 사용될 수 있다. 이러한 재료로는 실리콘(Si), Ge, SiGe, GaAs, InAs, InP, 다른 모든 Ⅲ/Ⅴ 화합물을 들 수 있지만 이것으로 한정되는 것은 아니다. 이들 반도체성 재료 중에서 본 발명에 아주 바람직한 경우는 반도체 기판(20)이 Si 또는 SiGe로 이루어진 경우이다.
본 발명에서 사용되는 반도체 기판은 제조된 전자 소자의 유형에 따라 p형 또는 n형일 수 있다.
표면 내에 트렌치 영역을 형성하여 포함하는 유전체(22)는 유기 재료는 물론 무기 재료를 포함하는 임의의 절연 재료를 포함한다. 본 발명에서 사용하기에 적합한 유전체는 SiO2, Si3N4, 폴리이미드(polyimide), 다이아몬드, 다이아몬드형 탄소, 실리콘 중합체, 파랄린 중합체(paralyne polymer), 불소화 다이아몬드형 탄소를 포함하지만 이것으로 한정되는 것은 아니다. 이들 유전체는 도핑될 수도 있고 도핑되지 않을 수도 있다. 도핑된 경우 도판드는 붕소, 불소, 인, 실리콘, Ge, 또는 다른 유사 도판트 재료일 수 있다.
유전체(22)는 도 2에 예시된 유형의 캐패시터 구조물 내에 통상적으로 존재하는 적절한 워드 라인, 비트 라인, 다른 구성 요소를 포함할 수 있다. 명확하게 하기 위하여 본 발명의 도면에 이들 구성 요소를 도시하지 않았다. 공동 계류 중이면서 본 발명과 함께 양도되어 있는 1996년 4월 23일자 앤드리카코스(Andricacos)등의 미국 출원 번호 제 08/636,457호와 1997년 5월 30일자 그릴(Grill)등의 미국 출원 번호 제 08/886,459호에는 캐패시터 구조물의 상세한 설명 및 캐패시터 구조물의 제조 방법이 개시되어 있으며, 이는 본 명세서에서 참조로 인용된다.
전술한 바와 같이, 도 2에 도시한 구조물을 형성하는 데 사용하는 많은 공정 단계들이 이미 알려져 있다. 예를 들어 CVD, 스핀온 코팅(spin-on coating), 플라즈마 기상 증착법으로 반도체 기판(20) 상부에 유전체(22)를 형성하는 단계를 포함하는 통상적인 기법을 사용하여 구조물을 형성하고, 그 다음에 당업자에게 잘 알려져 있는 표준 리소그래피 기법을 사용하여 유전체(22) 내부에 트렌치를 형성한다.
그 다음에, 이하에서 보다 상세히 기술할 본 발명에 따른 방법을 사용하여 구조물의 트렌치 내부에 알파 W 장벽층(24)을 형성한다.
도 2의 구조물은 또한 선택적인 금속 시드층(26)을 포함한다. 금속 시드층의 예와 금속 시드층을 형성하는 방법은 에델스타인(Edelstein)에 의해 1998년 4월 27일자로 출원된 미국 특허 출원 제 09/067,851호에 개시되어 있으며, 그 내용은 본 명세서에서 참조로서 인용된다.
본 발명에서 사용하는 금속 시드층은 Cu와 Al을 포함하지만 이것으로 한정되는 것은 아니다. 시드층이 있는 경우에 스퍼터링(sputtering), CVD, 도금을 포함하는 통상적인 수단으로 시드층을 형성한다. 선택적인 시드층(26)뿐만 아니라, Cu, Al, 또는 Cu 또는 Al의 합금과 같은 도전성 재료로 이루어진 도전성 영역(28)을 형성하되, 적어도 도전성 영역(28)이 트렌치 영역의 내부를 충진하게 한다. 도전성 영역(28)에 바람직한 재료는 Cu이다. 트렌치 영역 내에 도전성 재료를 형성하기 위한 여러 수단에 대한 기술은 공동 계류 중이면서 본 발명과 함께 양도되어 있는 1996년 12월 16일자 앤드리카코스(Andricacos)등의 미국 출원 번호 제 08/768,107호에 개시되어 있으며, 그 내용은 본 명세서에서 참조로서 인용된다. 도 2에서 도전성 영역(28)은 트렌치 바깥쪽으로 확장되고, 필요한 형상으로 패터닝된다. 평탄화된 도전성 영역이 트렌치의 바깥쪽으로 확장되지 않는 경우도 또한 본 발명에서 예상할 수 있는 범위 내에 있다. 알파 W로 이루어질 수도 있고 또한 이루어지지 않을 수도 있는 장벽층(36)은 유전체(22)와 전도성 영역(28)을 접촉하지 않게 한다.
도 2에 도시한 구조물은 또한 본 발명의 방법을 사용하여 도전성 영역(28) 상부에 형성한 알파 W 장벽층(25)과, CVD와 같은 통상적인 증착 기법을 사용하여 장벽층(25) 상부에 형성한 유전체(30)를 포함한다. 유전체(30)로 적합한 재료는Si3N4와, 옥시질화물(oxynitride)과, 예를 들어 Ta2O5, TiO2와 같은 금속 산화물과, (Ba, Sr)TiO3(BST)와, (Pb, La, Zr)TiO3(PLZT)를 포함하지만 이것으로 한정되는 것은 아니다. 도 2에 도시한 플레이트 캐패시터의 최종 구성 요소는 도금을 포함하는 통상적인 증착 기법을 사용하여 형성한 전극(32)이다. 전극(32)을 형성하는 데 사용하는 재료는 W, Cu, Al, Pd, 폴리실리콘, Pt를 들 수 있지만 이것으로 한정되는 것은 아니다.
도 2를 참조하여 알파 W 장벽층(24, 25)을 형성하는 방법을 설명하기 전에, 도 3에 도시한 상호 접속 구조물을 살펴보기로 하자. 구체적으로, 도 3은 하부 상호 접속 레벨(40)과 상부 상호 접속 레벨(42)을 포함하는 이중 대머신 구조를 도시한다. 각 레벨은 비아 영역과 금속 영역을 포함한다. 비아 영역은 금속 영역의 개구보다 좁은 개구를 가진다는 점에서 금속 영역과 구별될 수 있다. 하부 상호 접속 레벨(40)은 유전체(22)를 포함하고, 유전체(22)는 그 내부에 개구 또는 트렌치를 가지며, 개구 또는 트렌치는 알파 W 장벽층(24)과, 선택적인 금속 시드층(26)과, 도전성 영역(28)으로 충진된다. 하부 상호 접속 레벨(40)의 상부에는 유전체(44)를 포함하는 상부 상호 접속 레벨(42)이 있고, 유전체(44)는 하부 상호 접속 레벨(40)의 충진된 트렌치를 노출시키는 또다른 트렌치 영역을 갖는다. 상부 상호 접속 레벨(42)의 트렌치 영역은 알파 W 장벽층(24)과, 선택적인 시드층(26)과, 도전성 재료(28)로 충진된다. 각 상호 접속 레벨 사이에는 장벽층(36)을 형성한다. 알파 W를 장벽층(36)으로 사용하는 경우에는 본 발명에 따른 방법을 사용한다. 이와 달리, 알파 W가 아닌 다른 장벽 재료를 사용하는 경우에는 통상적인 증착 기법을 사용한다.
후술하는 본 발명의 방법을 사용하여 트렌치의 측벽과 바닥 상부에 형성하는 알파 W 장벽층을 제외하고는 도 2에 도시한 캐패시터 구조물의 경우와 같이 도 3에 도시한 대머신 구조물은 당업계에 알려져 있는 표준 대머신 공정 단계를 사용함으로써 마련된다.
도 3에 도시한 많은 구성 요소들은 도 2에 도시한 것과 같으므로 이들 구성 요소에 관한 상기 기술은 도 3에도 적용된다. 미리 기술하지 않은 유일한 구성 요소는 유전체(22)와 동일 또는 상이한 재료로 이루어질 수 있는 유전체(44)이다.
내부에 트렌치 또는 비아 영역과 도전성 영역을 포함하는 다른 상호 접속 구조물과 도 2와 도 3에 도시된 알파 W 장벽층을 형성하는 방법은 아래에서 상세히 기술할 것이다. W(CO)6을 소스 재료로 사용하여 CVD로 증착한 W 게이트 재료를 형성하는 방법은 1996년 10월 30일자 미국 출원 번호 제 08/739,765호와 1998년 2월 10일자 미국 출원 번호 제 09/021,262호에 개시되어 있으며, 두 출원의 내용은 본 명세서에서 참조로 인용된다.
구체적으로, 유전체(22 또는 44)의 트렌치 내부에 알파 W 장벽층(24)을 형성하기에 충분한 정도로 아래에 규정하는 온도 및 압력 조건에서 W(CO)6을 소스 재료로 사용하여 CVD에 의해 트렌치의 측벽과 바닥을 연속적으로 피복하는 부합층을 제공하기 위하여, 알파 W 장벽층, 예를 들어 층(24)을 유전체(22 및/또는 44)의 트렌치 내부에 형성한다. 장벽층(25)을 전도성 영역(28) 상부에 형성하는 경우를 제외하고 도 2에 도시된 알파 W 장벽층(25)을 형성하는 조건과 똑같은 조건을 사용한다는 점에 유의하여야 한다.
도 4를 참조하면, 알파 W 장벽층을 형성하기 위해 본 발명에서 사용할 수 있는 CVD를 도시하고 있다. 구체적으로, 이 CVD 장치는 도 4에 도시하지 않은 흑연 샘플 홀더 카트리지(graphite sample holder cartridge)를 포함하는 로드록 스테인레스 스틸 포트(load-lock stainless steel port)(50)을 포함하고, 흑연 샘플 홀더 카트리지 내부에 개구된 트렌치 또는 비아를 포함하는 상호 접속 구조물이 위치한다. CVD 장치는 증착 중에 샘플을 가열하는 히터(도시되지 않음)를 포함하는 챔버(52)와, 증착하기 전에 기본 압력을 제어하는 초고 진공 펌프(54)와, 증착되는 동안 반응 압력을 제어하는 제 2 초고 진공 펌프를 포함한다.
소스 재료(58)인 텅스텐 헥사카보닐(W(CO)6)은 탱크(tank)(64)에서 스테인레스 스틸 밸브(stainless steel valve)(60)를 거쳐 챔버(chamber)(52)로 유입되고, CVD 장치 내에 포함된 개방된 트렌치 상호 접속 구조물로 제공된다.
도 4에 도시한 CVD 장치의 구체적인 동작은 먼저 시스템의 기본 압력을 고 진공 펌프(54)를 사용하여 요구된 레벨까지 떨어뜨린 포트(50) 내부에 상호 접속 구조물을 위치시키는 것을 포함한다. 요구된 기본 압력에 도달한 후, 챔버(52) 내부에 상호 접속 구조물을 밀어 넣기 위해 튜브(tube)(62)가 사용되며, 챔버 내부에서는 진공 펌프(56)와 히터를 사용하여 증착 조건을 제어한다. 탱크(64)로부터의소스 재료(58)는 밸브(60)를 거쳐 챔버(52)로 이동하며, 증착 공정에서 사용된다.
본 발명에서는 알파 W 장벽층을 형성하기 위해 모든 등급의 W(CO)6을 사용할 수 있다. 낮은 순도의 W(CO)6을 사용하는 경우에는, W(CO)6을 챔버 내부로 유입시키기 전에 당업자에게 잘 알려져 있는 정제 기법을 사용하여 W(CO)6의 순도를 향상시킬 수 있다.
증착 단계를 수행하기 전에 반응기의 기본 압력을 약 1×10-8토르 이하의 진공 상태로 떨어뜨린다. 증착하기 전에 소스 재료 또는 시스템 내부에 존재할 수 있는 산소와 같은 오염 물질을 제거하기 위해 본 발명에서는 이러한 기본 압력이 필요하다. 이러한 오염 물질이 존재하면 순수한 알파 W를 형성하지 못할 수도 있다.
W(CO)6의 CVD를 250℃ 내지 약 600℃의 온도에서 수행한다. 보다 바람직하게는, W의 CVD 증착을 약 275℃ 내지 약 500℃의 온도에서 수행한다. 최적의 도전성을 얻기 위해 450℃ 미만의 증착 온도에서 동작하는 경우에는 W 소스 재료에 수소를 첨가하는 것이 바람직할 수 있다. 증착되는 동안 반응기의 압력은 약 1×10-6토르 내지 3×10-3토르이다. 더욱 바람직하게는, W(CO)6의 증착을 약 1×10-4토르 내지 약 2×10-3토르의 압력에서 수행한다.
CVD 공정을 약 3분 내지 약 4시간 동안 수행한다. 위에서 지정된 시간보다긴 증착 시간과 짧은 증착 시간도 또한 본 발명에서 사용할 수 있다.
이들 조건은 상호 접속 구조물의 트렌치 내부에 알파상 W 장벽층(24)을 형성하기에 충분함에 유의하여야 한다. 또한, 똑같은 조건을 사용하여 도 2에 도시한 바와 같이 도전성 영역(28) 상부에 알파상 장벽층(25)을 형성할 수도 있다. "알파상(alpha-phase)"은 본 명세서에서 체심입방(body centered cubic: bbc) 구조, 즉 입방 어레이(cubic array)의 각 모서리에 W 원자가 위치하고 입방 어레이의 중심에 W 원자가 위치하는 결정 구조를 갖는 것으로 특성화된 W를 나타낸다. 또한, CVD 조건은 단일 상을 갖는 W를 형성하기에 충분함에 유의하여야 한다. 이것은 상호 접속 구조물에서 아주 중요한데, 그 이유는 다중 상(multiple phase)에 의해 장벽층 내에 결함이 발생될 수 있고 그 결함에 의해 구리의 외방 확산(out-diffusion)을 방지하는 장벽층이 훼손될 수 있기 때문이다. 이러한 훼손은 가열되는 동안 열역학적으로 보다 불안정한 상(베타 W)이 보다 안정한 상으로 변환되는 경우에 소정의 체적 변화와 함께 생길 수 있다. 이러한 체적 변화로 인해 Cu가 움직이는 대로 재료 내에 미세 균열이 생기게 된다. 이러한 장벽층 결함으로 인해 궁극적으로는 소자 열화 또는 소자 결함이 야기될 수 있다.
상기 조건에서 15nm 미만의 두께를 갖는 알파 W를 포함하는 부합적이면서 연속적인 장벽층이 트렌치 내부에 제공된다는 것도 또한 주목해야 한다. 보다 구체적으로, 기껏해야 7.0nm의 두께를 갖는 알파 W 장벽층을 형성하는 데 상기 조건이면 충분하다. 증착 공정으로 연속적인 필름을 형성하는 경우에 필름의 두께를 보다 얇게 혹은 두껍게 할 수 있다. 정해진 편평한 표면 상에 CVD 증착된 알파 W의전형적인 소자 크기에 대한 평균 두께 편차는 겨우 5％이다.
또한, 본 발명의 알파 W 장벽층은 본 명세서의 "발명이 속하는 기술 분야 및 그 분야의 종래 기술"에서 언급한 7 가지 기준 모두를 만족시킴에 유의하여야 한다. 그러므로 본 발명의 알파 W 장벽층은 종래의 장벽층에 의해 지금까지 충족되지 못했던 Cu 확산에 대한 불침투성, 양호한 부착력, 고 종횡비 트렌치를 부합적이면서 연속적으로 피복하는 성질을 제공한다.
또한, CVD 또는 스퍼터링 기법을 사용하는 W의 증착은 당업계에서 잘 알려져 있고, 일반적으로 패키징 적용예에서 배선 수단으로 응용된다는 것을 알아야 한다. 종래의 CVD 적용예에서는 전형적으로 W(CO)6이 아닌 텅스텐 헥사플루오라이드(tungsten hexafluoride: WF6)를 소스 재료로 사용한다. 상당히 순수한 W 필름을 생성하기 위해서는 비교적 고온이 필요하기 때문에, 배선 적용예에 텅스텐 카보닐을 사용하는 것에 별로 관심을 보이지 않았다.
WF6CVD 화학을 사용하여 W층을 형성하는 방법은 종래 기술에 이미 개시되어 있다. 그러나, 이 공정은 WF6을 사용하여 유전성 재료 상부에 직접 W를 증착할 수 없다는 점에서 본 발명과는 근본적으로 다르다. 대신에 화학적 활성 단계에서 두꺼운 실리콘층을 유전성 재료 상부에 먼저 증착해야 하고, 그 다음 실리콘을 반응시켜 제거함으로써 (SiF4를 형성하고) 그 대신에 W를 잔류시킨다.
또한 WF6에 아주 상당히 두꺼운 산화물 박막 (250nm)을 노출시키면 예외 없이 소자 결함이 생기게 되는 것이 확인되었는데, 다시 말해서 WF6에 노출시키면 산화물에 과도한 균열이 생겨 WF6이 흐르게 된다. W를 스퍼터링하는 기법과 같은 CVD 이외의 다른 기법도 사용하여 왔으나, 종래 기술 공정의 어느 것도 본 발명의 목적을 달성하기 위해 유전체 재료 상부에 직접 알파 W를 증착시킬 수는 없다.
다음의 예는 본 발명의 범위를 설명하기 위한 것이다. 이 예는 단지 예시 목적을 위해 제시된 것으로 본 명세서에 구체화된 발명이 이것으로 한정되는 것은 아니다.
예
본 발명에 따른 알파 W 장벽층의 효과를 증명하기 위해 일련의 실험을 수행했다.
Ⅰ.불침투성에 대한 증명
실리콘 표면 상부에 300nm의 두께를 갖도록 형성된 Cu 평탄층을 포함하는 기판을 전술한 CVD 공정 조건에 따라 W(CO)6에 노출시켰다. 구체적으로, 소정의 CVD 장치에서 약 450℃의 온도와 약 5×10-4토르의 증착 압력으로 W 증착을 수행했다. 이러한 조건에서 약 8분 동안 증착을 수행했는데, 이는 약 7nm의 두께를 갖는 연속적인 알파 W 장벽층을 형성하기에 충분한 시간이다.
이렇게 얻은 구조물을 X선 발광 분광기(X-ray photoemission spectroscopy:XPS)로 분석하여 표면 내부에 Cu가 존재하지 않음을 확인했다. 그 다음에, 표면 상부에 Cu를 포함하지 않는 이러한 샘플을 500℃에서 70시간 동안 진공으로 어닐링했다. 이러한 실험 조건은 종래의 장벽층에서 전형적으로 결함을 만들기에 충분한 정상적인 공정 조건(450℃에서 3시간)보다 혹독한 조건이다. 어닐링 후 샘플을 XPS로 다시 분석하여 알파 W 장벽층을 통해 Cu가 확산되었는 지 여부를 조사하였지만, 어떠한 Cu 확산도 관측되지 않았다.
또다른 실험에서는 전술한 것과 똑같은 조건을 사용하여 Si 기판 상부에 미리 형성한 SiO2층의 상부에 알파 W를 CVD로 증착하였다. CVD 알파 W층의 상부에 Al 도트(dot)와 Cu 도트를 증착한 후, 후속적으로 Al 도트와 Cu 도트를 금속 마스크로 사용하여 금속 마스크 사이의 W를 분쇄 제거한다.
그 다음, 분쇄된 샘플을 300℃의 온도에서 2MV/cm의 전압으로 5시간 동안 바이어스 온도 응력(bias temperature stressing: BTS) 상태에 놓아두었다. 이들 조건은 통상적으로 SiO2유전층 내로 Cu를 침투시키기에 충분한 조건이다. 그 다음, 샘플을 삼각 전압 스위프(triangular voltage sweep: TVS) 상태에 두어, 전압을 변화시키면서 요구된 전압에서 캐패시턴스를 측정했다. 도 5는 TVS 실험 결과를 나타낸다. 구체적으로, 도 5는 샘플 내에 두 개의 피크(peak)가 존재함을 나타낸다. 이들 피크는 샘플 내에 원래 존재하고 있는 나트륨 피크임이 확인되었다. Al 또는 Cu 피크는 관측되지 않았는데, 이것은 전형적으로 Cu가 잔류하는 부전압 영역(negative voltage range)에서 어떠한 피크도 발견되지 않은 것으로 입증된다.그러므로 TVS 데이터가 나타내는 것은 본 발명에 따른 알파 W 장벽층이 존재하여 Cu가 SiO2유전층 내로 확산하지 않는다는 것이다.
상기 두 실험 결과는 CVD 증착된 알파 W가 강인한 확산 장벽층임을 나타낸다.
Ⅱ.부착력에 대한 증명
Si 기판 상부에 미리 형성한 SiO2층 상부에 다양한 W 샘플을 전술한 CVD 방법을 사용하여 다양한 두께(3­100nm)를 가지면서 블랭킷(blanket) 박막과 긴 도선 구조로 이루어진 구조물로 형성했다. 당업자에게 알려져 있는 스카치 테이프 기법을 사용하여 부착력을 실험했는데, 이들 실험 결과는 부착력이 (테이프 실험에 따라) 일정하게 우수하고 750℃ 만큼 높은 온도 처리를 거친 후에도 여전히 부착력이 우수함을 나타내고 있다.
비교 연구에서, 스퍼터링을 사용하여 Si 기판 상부에 미리 형성한 SiO2층 상부에 W를 증착하였다. CVD 증착된 알파 W와 똑같이 고온 처리 후 스퍼터링된 W를 포함하는 배선 구조가 얇은 조각으로 갈라졌다.
Ⅲ.부합적인 피복에 대한 증명
현재의 업계 관행으로는, 단지 3:1 종횡비를 갖는 약 0.3 마이크론 폭의 전형적인 트렌치를 피복할 필요가 있다. 부합적인 피복에 대한 혹독한 실험을 진행하기 위해 약 5:1의 종횡비와 단지 약 0.05 마이크론의 베이스 폭을 갖는 돌출(overhang) 구조물을 제조하였다. CVD에 의한 알파 W 성장의 부합성이 양호하여 이들 구조물을 알파 W로 완전히 충진시킬 수 있다는 것을 SEM 데이터로부터 확인할 수 있다. 이는 벽을 단순히 피복하는 것보다 훨씬 더 어려운 일임을 나타낸다. 그러므로 본 방법에 따른 부합적인 성장 특성은 현 공정의 부합 요건을 훨씬 뛰어넘고 있다.
Ⅳ본 발명에 따라 형성된 알파 W와 스퍼터링된 W 사이에 구조적인 차이점에 대한 증명
Si 기판 상부에 미리 형성한 SiO2층의 상부에 50nm 스퍼터링된 W를 포함하는 제 1 샘플과 본 발명의 저온/저압 CVD 공정을 사용하여 Si 상부에 미리 형성한 SiO2층의 상부에 형성한 알파 W를 포함하는 제 2 샘플의 특성을 조사하기 위해 X선 결정학(X-ray crystallography)을 사용하였다. 먼저 도 6a를 참조하면, CVD 증착된 W의 X선 데이터를 도시하고 있다. 구체적으로, 이 도면은 110 알파 W에 전형적인 2θ 다이어그램에서 하나의 대칭적인 피크를 도시한다. 스퍼터링된 W에 관해서는 도 6b에 도시한 X선 데이터를 참조한다. 구체적으로, 도 6b는 스퍼터링된 W가 알파 W와 베타 W를 포함하는 것을 도시하는데, 이는 피크가 내부에 두 개의 대칭적인 피크를 포함하는 비대칭적인 피크임을 보여준다. 이 데이터에서 스퍼터링된 W는 W의 알파상과 베타 상을 모두 형성함을 명확히 알 수 있다. 전술한 바와 같이 두상이 존재한다는 것은 본 명세서의 "발명이 속하는 기술 분야 및 그 분야의 종래 기술"에서 기술한 7개의 기준을 모두 충족시키는 장벽층을 얻는 데에 바람직하지 않다.
본 발명을 본 발명의 바람직한 실시예에 대하여 구체적으로 도시하고 기술하였지만, 당업자라면 본 발명의 정신과 영역을 벗어나지 않는 범위 내에서 형태 및 세부 사항에 있어서 여러 가지 다른 변형이 이루어질 수 있음을 이해할 것이다.
본 발명은 상호 접속 구조물 내에 Cu 확산에 대한 불침투성을 제공하고, 양호한 부착력을 제공하며, 고 종횡비 트렌치를 부합적이면서 연속적으로 피복하는 알파 W 장벽층을 형성할 수 있는 효과가 있다.

Claims (52)

  1. 적어도 하나의 개구가 그 표면 내에 형성된 제 1 유전 재료 층과,
    상기 적어도 하나의 개구를 라이닝(lining)하고 15nm 미만의 두께를 갖는 단일 상 재료(single phase material)인 알파-W 확산 장벽 층과,
    상기 개구 내에서 상기 알파-W 확산 장벽 층 상에 형성된 구리 도전체를 포함하고,
    상기 구리 도전체는 상기 제 1 유전 재료 층과 물리적으로 접촉하지 않으며, 상기 알파-W 확산 장벽층은 상기 제 1 유전 재료 층으로의 상기 구리 도전체의 외방 확산을 실질적으로 방지하는 구조물.
  2. 제 1 항에 있어서, 상기 알파 W층과 상기 도전체 사이에 금속 시드층(metal seed layer)을 더 포함하는 구조물.
  3. 제 1 항에 있어서, 상기 유전 재료는 도펀트로 도핑된 구조물.
  4. 제 1 항에 있어서, 상기 유전 재료는 폴리이미드(polyimide), 파랄린 중합체(paralyne polymer), 실리콘 중합체, 다이아몬드, 다이아몬드형 탄소, 불소화 다이아몬드형 탄소(fluorinated diamond­like carbon), SiO2, 또는 Si3N4인 구조물.
  5. 제 3 항에 있어서, 상기 도펀트는 불소, 붕소, 실리콘, 게르마늄 또는 인인 구조물.
  6. 제 1 항에 있어서, 상기 알파 W층은 수소를 더 포함하는 구조물.
  7. 제 1 항에 있어서, 상기 알파 W층이 W(CO)6을 소스 재료로 사용하여 화학 기상 증착법에 의해 형성되는 구조물.
  8. 제 1 항에 있어서, 상기 알파 W층은 7.0nm의 최소 두께를 갖는 구조물.
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  12. 제 1 항에 있어서, 상기 제 1 유전 재료 층은 반도체 기판 상에 형성되는 구조물
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  14. 제 2 항에 있어서, 상기 금속 시드층이 실질적으로 Cu를 포함하는 구조물.
  15. 삭제
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  18. 제 12 항에 있어서, 상기 반도체 기판은 Si, Ge, SiGe, InAs, 또는 InP 인 구조물.
  19. 제 1 항에 있어서, 단일 상을 갖는 다른 알파-W 층이 상기 구리 도전체의 상부에 형성된 구조물.
  20. 제 1 항에 있어서, 상기 적어도 하나의 개구와 접하는 상기 제 1 유전 재료 층 상에 장벽층이 형성되고, 상기 구리 도전체는 상기 적어도 하나의 개구로 제한되지 않는 구조물.
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  29. 제 19 항에 있어서, 상기 다른 알파-W 층 상에 전극이 형성된 구조물.
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  33. 상호 접속 구조물용 장벽층에 있어서,
    상기 장벽 층은 단일 상 알파-W층을 포함하고,
    상기 알파-W층은 유전 재료 층 내에 형성된 개구를 라이닝하고, 15nm 미만의 두께를 갖으며 구리 도전 재료가 상기 유전 재료 층 내로 외방확산(outdiffusion)하는 것을 실질적으로 방지하는 상호 접속 구조물용 장벽층.
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  38. 상호 접속 구조물의 트렌치 또는 비아 영역 내부에 알파 W 장벽층을 형성하는 방법에 있어서,
    상기 상호 접속 구조물의 상기 트렌치 영역 내부에 알파 W층을 증착하는 단계를 포함하고, 상기 증착 단계는 W(CO)6을 소스 재료로 사용한 화학 기상 증착법(CVD)을 포함하는 알파 W 장벽층 형성 방법.
  39. 제 38 항에 있어서,
    상기 알파 W가 단일 상 재료인 알파 W 장벽층 형성 방법.
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  50. 제 1 항에 있어서,
    상기 제 1 유전 재료 층 상에 제 2 유전 재료 층이 형성되어 있으며,
    상기 제 2 유전 재료 층은 그 표면 내에 형성된 적어도 하나의 개구 ― 상기 제 2 유전 재료 층 내의 상기 개구는 상기 제 1 유전 재료 층의 상기 개구 상에 형성됨 ― 와, 상기 제 2 유전 재료 층의 상기 적어도 하나의 개구를 라이닝하고 두께가 15nm 미만인 단일 상 재료인 알파-W 장벽 층과, 상기 제 2 유전 재료 층의 상기 개구 내에서 상기 알파-W 장벽 층 상에 형성된 구리 도전체를 구비하고,
    상기 제 2 유전 재료 층의 상기 구리 도전체는 임의의 유전 재료 층과 물리적으로 접촉하지 않는 구조물.
  51. 제 1 항에 있어서, 상기 제 1 유전 재료 층은 상호 접속 구조물의 일부인 구조물.
  52. 제 51 항에 있어서, 상기 상호 접속 구조물은 캐패시터, 대머신 구조물 또는 다중 비아 및 배선 레벨을 포함하는 배선 구조물인 구조물.
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