KR19980041043A - 반도체 배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 배선 형성방법에 관한 것으로, 종래에는 기판상에 절연막을 형성하고, 이 절연막을 부분 식각하여 콘택트 홀(contact hole)을 형성하고, 이 절연막과 콘택트 홀에 금속제의 베리어 층(barrier layer)을 증착시킨 후 이 베리어 층위에 화학기상 증착법(Chemical Vapor Deposition, CVD)을 이용하여 알루미늄 또는 구리를 증착시키는 방법을 사용했으나, 베리어 층을 형성하고 나서 그위에 증착막을 형성하기전 베리어 층이 대기에 노출되어 베리어층 상에 자연 산화막(native oxide)이 형성됨으로써, 알루미늄막을 증착시킬 때 알루미늄의 균일한 핵 형성을 방해하고, 결국 알루미늄 증착막이 콘택트 홀 내부를 균일한 밀도로 채우지 못하여 진공을 형성하게 되고, 알루미늄 증착막의 표면을 거칠게 하는 문제점이 있었다. 본 발명은 베리어층상에 기판 의존성이 없는 전구체를 이용하여 대기에 노출된 베리어층에 제1증착막을 형성하고, 그 위에 증착속도가 빠른 전구체를 이용하여 제2증착막을 형성함으로써, 화학 기상 증착법에 의한 증착공정시 콘택트 홀 내부에 균일한 밀도를 갖게 하여 진공이 발생하지 않도록 하고 증착막 표면의 평탄화를 이룰 수 있는 반도체 배선 형성 방법을 제공하고자 한다.

Description

반도체 배선 형성방법
본 발명은 반도체 배선 형성 방법에 관한 것으로, 반도체 기판위에 알루미늄이나 구리의 증착 공정시 콘택트 홀이 진공이 발생하지 않도록 균일한 밀도를 갖게 하고 증착막의 표면의 평탄화를 이룰 수 있도록 한 반도체 형성 방법에 관한 것이다.
종래의 반도체 배선 형성 방법을 도시한 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
기판(10)상에 절연막(11)을 형성하는 단계와(도 1a), 이 절연막(11)을 부분 식각하여 콘택트 홀(contact hole)(12)을 형성하는 단계와(도 1b), 상기 절연막(11)과 콘택트 홀(12)에 금속제의 베리어 층(barrier layer)(13)을 증착시키는 단계와(도 1c), 상기 베리어 층(13) 위에 화학기상 증착법(Chemical Vapor Deposition, CVD)을 이용하여 알루미늄 또는 구리를 증착시키는 단계(도 1d)로 구성되었다.
그러나, 상기와 같이 기판(10)위에 알루미늄 또는 구리를 증착시키는 공정에서 베리어 층(13)을 형성하고 나서 그 위에 증착막(14a)을 형성하기 전에 베리어층(13)이 대기에 노출되어 베리어층(13) 상에 자연 산화막(native oxide)이 형성되는데, 이 자연 산화막은 화학기상 증착법에 의해 증착막(14a)을 증착시킬 때 균일한 핵 형성을 방해하게 되고, 결국 증착막(14a)이 콘택트 홀(12) 내부를 균일한 밀도로 채우지 못하게 되어 홀(12)내에 진공을 형성하게 되고, 증착막(14a)의 표면을 거칠게 하는 근본적인 이유가 되어 증착막(14a) 표면의 평탄화를 이루지 못하는 문제점이 있었다.
따라서, 본 발명은 상 기와 같은 점을 감안하여 안출한 것으로서, 베리어층 상에 기판 의존성이 없는 전구체를 이용하여 대기에 노출된 베리어 층에 제1증착막을 형성하고, 그 위에 증착속도가 빠른 화학 기상증착법의 알루미늄 또는 구리를 이용하여 제2증착막을 형성함으로써, 화학 기상 증착법에 의한 증착공정시 콘택트 홀 내부에 균일한 밀도를 갖게 하여 진공이 발생하지 않도록 하고 증착막 표면의 평탄화를 이룰 수 있는 반도체 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 배선 형성방법을 나타낸 공정수순도,
도 2a 내지 도 2e는 본 발명에 따른 반도체 배선 형성방법을 나타낸 공정수순도.
*도면의 주요 부분에 대한 부호의 설명*
10:기판 11:절연막
12:콘택트 홀 13:베리어층
14:제1증착막 15:제2증착막
상기와 같은 목적을 달성하기 위하여 본 발명은 기판상에 절연막을 증착하고 이 절연막을 부분식각하여 콘택트 홀을 형성하는 단계와, 상기 절연막과 콘택트 홀에 베리어층을 증착하는 단계와, 상기 베리어 층 위에 선택적 증착 특성이 없는 제1전구체를 증착하는 단계와, 상기 제1전구체 위에 증착속도가 빠른 제2전구체를 증착하는 단계를 포함하여 진행하는 것을 특징으로 하는 반도체 배선 형성방법이 제공된다.
이하, 본 발명의 반도체 배선 형성 방법을 첨부한 도면에 도시한 실시예에 따라 상세히 설명하면 다음과 같다.
먼저, 기판(10)상에 절연막(11)을 증착하고 이 절연막(11)을 부분 식각하여 콘택트 홀(12)을 형성하고나서, 상기 절연막(11)과 콘택트 홀(12)에 베리어 층(13)을 증착하는 것은 종래와 동일하다.
본 발명의 반도체 배선 형성방법은 상기와 같이 증착된 베리어 층(13)위에 선택적 증착 특성이 없는 제1전구체를 증착하여 제1증착막(14)을 형성하고, 상기 제1전구체 위에 증착속도가 빠른 제2전구체를 증착하여 제2증착막(15)을 형성하는 순서로 진행된다.
상기 기판(10)은 실리콘(Si), 실리사이드(silicide), 알루미늄(Al), 알루미늄 합금(Al alloy)등을 포함하는 재질의 것이고,이들의 두개이상의 적층 구조도 이에 해당한다.
상기 베리어층(13)은 질화 티타늄, 질화 텅스텐 등을 포함하는 질화계 금속으로되는 것이 바람직하다.
또한, 상기 베리어층(13)은 화학 증착법(CVD)이나 물리 증착법(PVD)을 이용하여 증착하고, 콘택트 홀 (12)의 저면에 10-150Å의 두께로 증착되고, 절연막(11)의 상면에 10-1200Å의 두께로 증착되는 것이 바람직하다.
상기 제1전구체는 TMA(trimethyl aluminum)인 것이 바람직하다.
또한, 상기 제1전구체를 증착하여 형성된 제1증착막(14)은 10-200Å 두께의 박막이다.
상기 제2전구체는 DMAH(diethylaluminumhyride) 또는 DMEAA(dimethyla minealane)의 것이고, 콘택트 홀(12) 내부를 채우도록 증착된다.
상기 제1전구체와 제2전구체는 화학 증착법(CVD)으로 증착되고, 증착 온도는 웨이퍼 온도 25-400℃의 범위이고, 증착 압력은 0.1-760torr의 범위인 것이 바람직하다.
상기와 같은 본 발명의 반도체 배선 형성 방법의 작용을 설명하면 다음과 같다.
상기 베리어층(13)상에 증착된 제1증착막(14)은 선택적 증착 특성이 없는 제1전구체를 증착하여 형성된 것으로, 상기 제1전구체는 기저층의 특성에 무관하게 증착하기 때문에 절연막이나 금속제 베리어 상에서 증착 속도가 일정하게 된다.
따라서, 상기와 같이 증착 속도가 일정한 전구체는 대기에 노출된 베리어에 1단계로 핵형성 층(nucleation layer)을 형성하게 되어 균일 핵형성 과정을 진행한다.
상기와 같은 1단계 증착 공정 후 기판 의존성은 있으나 증착속도가 빠른 제2전구체를 제1증착막(14)위에 증착하여 제2증착막(15)을 형성하면, 상기 2단계 증착공정은 알루미늄 또는 구리의 증착막(14) 위에서 증착되는 것이므로 1단계로 증착공정을 수행하던 종래의 증착막(14a)보다 치밀하고 균일한 증착막(15)을 형성할 수 있게 된다.
본 발명은 반도체 배선 형성방법에 의하면, 2단계로 진행되는 증착 공정을 통해 콘택트 홀을 채우게 되므로 홀 내부에 균일한 밀도를 갖게 하여 진공이 발생하지 않도록 하고 증착막 표면의 평탄화를 이룸으로써, 반도체 소자의 신뢰성을 확보할 수 있는 효과가 있다.

Claims (6)

  1. 기판상에 절연막을 증착하고 이 절연막을 부분식각하여 콘택트 홀을 형성하는 단계와, 상기 절연막과 콘택트 홀에 베리어 층을 증착하는 단계와, 상기 베리어층 위에 선택적 증착 특성이 없는 제1전구체를 증착하는 단계와, 상기 제1전구체 위에 증착속도가 빠른 제2전구체를 증착하는 단계를 포함하여 진행하는 것을 특징으로 하는 반도체 배선 형성방법.
  2. 제1항에 있어서, 상기 베리어층은 화학 증착법(CVD)이나 물리 증착법(PVD)을 이용하여 증착하는 것을 특징으로 하는 반도체 배선 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 베리어 층은 콘택트 홀의 저면에 10-150Å의 두께로 증착되고, 절연막의 상면에 10-1200Å의 두께로 증착되는 것을 특징으로 하는 반도체 배선 형성방법.
  4. 제1항에 있어서, 상기 제1전구체는 TMA(trimethyl aluminum)이고, 10-200Å 두께의 박막으로 증착되는 것을 특징으로 하는 반도체 배선 형성방법.
  5. 제1항에 있어서, 상기 제2전구체는 DMAH(diethylaluminumhyride) 또는 DMEAA(dimethylaminealane)이고, 콘택트 홀 내부를 채우도록 증착되는 것을 특징으로 하는 반도체 배선 형성방법.
  6. 제1항에 있어서, 상기 제1전구체와 제2전구체는 화학 증착벅(CVD)의 증착되고, 증착 온도는 웨이퍼 온도 25-400℃의 범위고, 증착 압력은 0.1-760torr의 범위인 것을 특징으로 하는 반도체 배선 형성방법.
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