JP3177228B2 - 導体のための超薄単一相障壁層およびその製法 - Google Patents
導体のための超薄単一相障壁層およびその製法Info
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Description
本出願は、米国特許出願第０８／７３９７６５号および
米国特許出願第０９／０２１２６２号に関連し、両出願
は本出願の出願人によって共通に所有される。
米国特許出願第０９／０２１２６２号に関連し、両出願
は本出願の出願人によって共通に所有される。
【０００１】
【発明の属する技術分野】本発明は、相互接続半導体構
造に関し、より詳細には、タングステン・ヘキサカルボ
ニルＷ（ＣＯ）6を前駆物質または原料物質として使用
する、低温／低圧化学的気相付着技法を使用して前記相
互接続構造のトレンチまたはビア内に形成されたアルフ
ァ相タングステン（以下、「アルファ相Ｗ」、「アルフ
ァＷ」あるいは「α−Ｗ」とも呼ぶ）障壁層に関する。
本明細書で使用する「アルファ相」という用語は、体心
立方（ｂｂｃ）構造、すなわち立方体配列の各角にタン
グステン（Ｗ）原子があり、立方体配列の中央に１個の
Ｗ原子がある立方体を有することを特徴とするＷを指
す。
造に関し、より詳細には、タングステン・ヘキサカルボ
ニルＷ（ＣＯ）6を前駆物質または原料物質として使用
する、低温／低圧化学的気相付着技法を使用して前記相
互接続構造のトレンチまたはビア内に形成されたアルフ
ァ相タングステン（以下、「アルファ相Ｗ」、「アルフ
ァＷ」あるいは「α−Ｗ」とも呼ぶ）障壁層に関する。
本明細書で使用する「アルファ相」という用語は、体心
立方（ｂｂｃ）構造、すなわち立方体配列の各角にタン
グステン（Ｗ）原子があり、立方体配列の中央に１個の
Ｗ原子がある立方体を有することを特徴とするＷを指
す。
【０００２】
【従来の技術】最新の半導体デバイス用の高性能相互接
続構造を製作するためには、トレンチまたはビアを中に
有する誘電体材料にＣｕなどの導体材料を埋め込む必要
がある。このような応用分野では有機と無機の誘電体材
料が知られており、現在使用されている。有機誘電体の
例としては、ポリイミド、パラリン、ポリマー、シリコ
ン・ポリマー、すなわちポリシロキサン、ダイヤモン
ド、ダイヤモンドに近似する炭素構造および同様のもの
などがあり、無機誘電体としては、ＳｉＯ2、Ｓｉ
3Ｎ4、酸化／窒化シリコン混合物や、酸化／窒化交互層
が知られている。
続構造を製作するためには、トレンチまたはビアを中に
有する誘電体材料にＣｕなどの導体材料を埋め込む必要
がある。このような応用分野では有機と無機の誘電体材
料が知られており、現在使用されている。有機誘電体の
例としては、ポリイミド、パラリン、ポリマー、シリコ
ン・ポリマー、すなわちポリシロキサン、ダイヤモン
ド、ダイヤモンドに近似する炭素構造および同様のもの
などがあり、無機誘電体としては、ＳｉＯ2、Ｓｉ
3Ｎ4、酸化／窒化シリコン混合物や、酸化／窒化交互層
が知られている。
【０００３】半導体製造で使用するためのＣｕが、その
ような応用分野のために本出願人によって現在開発中で
あるが、これはいくつかの望ましくない特性を示す。Ｃ
ｕが示す１つのきわめて望ましくない特性は、Ｃｕが一
般に、後続の処理ステップ中にこうむるやや高い温度で
誘電体材料内に拡散することである。Ｃｕの外部拡散
は、製造中の相互接続構造にいくつかの有害な影響を及
ぼす。たとえば、Ｃｕの外部拡散によって、配線の短絡
が生じたり、ＭＯＳデバイスの性能が低下したりする場
合がある。
ような応用分野のために本出願人によって現在開発中で
あるが、これはいくつかの望ましくない特性を示す。Ｃ
ｕが示す１つのきわめて望ましくない特性は、Ｃｕが一
般に、後続の処理ステップ中にこうむるやや高い温度で
誘電体材料内に拡散することである。Ｃｕの外部拡散
は、製造中の相互接続構造にいくつかの有害な影響を及
ぼす。たとえば、Ｃｕの外部拡散によって、配線の短絡
が生じたり、ＭＯＳデバイスの性能が低下したりする場
合がある。
【０００４】Ｃｕが示すこの外部拡散問題を克服するた
めに、一般にはＣｕと誘電体材料との間に障壁層が形成
される。従来の事例では、障壁層の形成に使用される材
料は、誘電体材料との適合性がない。すなわち、誘電体
材料にうまく接着しない。したがって、障壁層材料と誘
電体との満足のゆく接着性を実現するために、従来、追
加の接着層が必要であった。
めに、一般にはＣｕと誘電体材料との間に障壁層が形成
される。従来の事例では、障壁層の形成に使用される材
料は、誘電体材料との適合性がない。すなわち、誘電体
材料にうまく接着しない。したがって、障壁層材料と誘
電体との満足のゆく接着性を実現するために、従来、追
加の接着層が必要であった。
【０００５】誘電体と追加の接着層と障壁層とＣｕとを
含む典型的な従来技術の相互接続構造を、図１に示す。
具体的には、図１に示すこの従来技術の相互接続構造
は、少なくとも１つのトレンチまたはビアをその中に有
する誘電体１０と、接着層１２と、障壁層１４と、Ｃｕ
領域１６とを含む。トレンチまたはビアは、当業者に周
知の標準リソグラフィ・パターン形成技法を使用して誘
電体１０の表面内に形成される。図１ではこれらの様々
な層が共形層として示されているが、これらの様々な層
の形成に使用される従来技術の処理技法では共形のトレ
ンチ被覆を設けることができないため、実際にはこれら
の層は共形でないことを強調しておきたい。
含む典型的な従来技術の相互接続構造を、図１に示す。
具体的には、図１に示すこの従来技術の相互接続構造
は、少なくとも１つのトレンチまたはビアをその中に有
する誘電体１０と、接着層１２と、障壁層１４と、Ｃｕ
領域１６とを含む。トレンチまたはビアは、当業者に周
知の標準リソグラフィ・パターン形成技法を使用して誘
電体１０の表面内に形成される。図１ではこれらの様々
な層が共形層として示されているが、これらの様々な層
の形成に使用される従来技術の処理技法では共形のトレ
ンチ被覆を設けることができないため、実際にはこれら
の層は共形でないことを強調しておきたい。
【０００６】前述のように、接着層は障壁層１４が誘電
体１０との適応性がないために必要であるに過ぎない。
接着層として適合する材料は、Ｔｉ、Ｃｒ、およびその
他の類似の材料である。接着層は、スパッタリングなど
の標準付着技法を使用して形成される。Ｃｕ領域は、当
技術分野で周知のめっき、化学的気相付着、プラズマ気
相付着、および同様の技法を使用して形成される。
体１０との適応性がないために必要であるに過ぎない。
接着層として適合する材料は、Ｔｉ、Ｃｒ、およびその
他の類似の材料である。接着層は、スパッタリングなど
の標準付着技法を使用して形成される。Ｃｕ領域は、当
技術分野で周知のめっき、化学的気相付着、プラズマ気
相付着、および同様の技法を使用して形成される。
【０００７】図１の従来技術の構造における障壁層は、
一般にはＴａなどの金属から成る。従来技術の障壁層
は、スパッタリングおよびその他の周知の付着技法を使
用して形成することができる。
一般にはＴａなどの金属から成る。従来技術の障壁層
は、スパッタリングおよびその他の周知の付着技法を使
用して形成することができる。
【０００８】障壁層１４としては広範囲な材料を使用す
ることができるが、従来技術の障壁層は、相互接続構造
の製作で現在必要とみなされている以下のすべての要件
を満たさない。 （１）障壁層は、後続の処理でデバイスが受ける条件下
および動作条件下で、Ｃｕに対して不浸透性でなければ
ならない。 （２）障壁層は、相互接続構造を含む誘電体に対して良
好な接着性を示さなければならず、したがって追加の接
着層が不要にならなければならない。 （３）障壁層は、高アスペクト比トレンチを共形かつ途
切れなく被覆するようにして形成されなければならな
い。「高アスペクト比」とは、深さ対幅の非が３：１よ
り大きいトレンチを意味する。 （４）Ｃｕ配線で満たすことができるトレンチの断面の
部分を最大限にし、それによって配線の導電率を最大限
にするように、障壁層は可能な限り薄くなければならな
い。 （５）障壁層は、構造全体で均一な厚さでなければなら
ない。すなわち、相互接続トレンチの被覆は共形でなけ
ればならない。障壁層障害は、構造の最も薄い領域によ
って決まり、厚さに不均一性があると必然的にトレンチ
断面積が無駄になる。 （６）合計配線抵抗が最小になるように、障壁層は可能
な最小の抵抗を有する材料で作られてなければならな
い。 （７）最小限の前処理ステップまたはプロセスによる残
りのトレンチ容積へのＣｕの充填が容易になるように、
Ｃｕ障壁層は酸化に対して耐性がなければならない。
ることができるが、従来技術の障壁層は、相互接続構造
の製作で現在必要とみなされている以下のすべての要件
を満たさない。 （１）障壁層は、後続の処理でデバイスが受ける条件下
および動作条件下で、Ｃｕに対して不浸透性でなければ
ならない。 （２）障壁層は、相互接続構造を含む誘電体に対して良
好な接着性を示さなければならず、したがって追加の接
着層が不要にならなければならない。 （３）障壁層は、高アスペクト比トレンチを共形かつ途
切れなく被覆するようにして形成されなければならな
い。「高アスペクト比」とは、深さ対幅の非が３：１よ
り大きいトレンチを意味する。 （４）Ｃｕ配線で満たすことができるトレンチの断面の
部分を最大限にし、それによって配線の導電率を最大限
にするように、障壁層は可能な限り薄くなければならな
い。 （５）障壁層は、構造全体で均一な厚さでなければなら
ない。すなわち、相互接続トレンチの被覆は共形でなけ
ればならない。障壁層障害は、構造の最も薄い領域によ
って決まり、厚さに不均一性があると必然的にトレンチ
断面積が無駄になる。 （６）合計配線抵抗が最小になるように、障壁層は可能
な最小の抵抗を有する材料で作られてなければならな
い。 （７）最小限の前処理ステップまたはプロセスによる残
りのトレンチ容積へのＣｕの充填が容易になるように、
Ｃｕ障壁層は酸化に対して耐性がなければならない。
【０００９】従来技術の障壁層は、上記の基準のうちの
１つまたは複数の基準を満たすことができるが、従来技
術のプロセスで形成される障壁層で、上記のすべての基
準を満たすものは知られていない。したがって、上記の
すべての基準を満たす新規な障壁層を開発する必要があ
る。そのような障壁層は、Ｃｕまたはその他の導体材料
が使用されるあらゆる半導体相互接続応用分野において
きわめて有用であろう。
１つまたは複数の基準を満たすことができるが、従来技
術のプロセスで形成される障壁層で、上記のすべての基
準を満たすものは知られていない。したがって、上記の
すべての基準を満たす新規な障壁層を開発する必要があ
る。そのような障壁層は、Ｃｕまたはその他の導体材料
が使用されるあらゆる半導体相互接続応用分野において
きわめて有用であろう。
【００１０】
【発明が解決しようとする課題】本発明の１つの目的
は、上記の（１）ないし（７）に記載の基準を満たす、
相互接続トレンチまたはビアで使用される障壁層を提供
することである。
は、上記の（１）ないし（７）に記載の基準を満たす、
相互接続トレンチまたはビアで使用される障壁層を提供
することである。
【００１１】本発明によって満たされる特定の１つの目
的は、相互接続構造における追加の接着層が不要になる
ように、誘電体材料と導体材料の両方に対する適応性、
すなわち接着性がある障壁層を提供することである。
的は、相互接続構造における追加の接着層が不要になる
ように、誘電体材料と導体材料の両方に対する適応性、
すなわち接着性がある障壁層を提供することである。
【００１２】本発明によって満たされる第２の特定の目
的は、超薄（１５ｎｍ未満）であって、高アスペクト比
トレンチまたはビアを共形に被うことができる障壁層を
提供することである。
的は、超薄（１５ｎｍ未満）であって、高アスペクト比
トレンチまたはビアを共形に被うことができる障壁層を
提供することである。
【００１３】
【課題を解決するための手段】上記およびその他の態様
および利点は、本発明において、タングステン・ヘキサ
カルボニルＷ（ＣＯ）6を前駆物質すなわち原材料とし
て使用する低温／低圧化学的気相付着（ＣＶＤ）プロセ
スによって形成されるアルファＷを障壁層として使用す
ることによって達成される。具体的には、本発明の障壁
層は、低温／低圧ＣＶＤプロセスを使用してＷ（Ｃ０）
6から形成された単相材料であるアルファ層Ｗを含む。
本発明の方法を使用することによって、β−Ｗなどの他
の相は形成されない。
および利点は、本発明において、タングステン・ヘキサ
カルボニルＷ（ＣＯ）6を前駆物質すなわち原材料とし
て使用する低温／低圧化学的気相付着（ＣＶＤ）プロセ
スによって形成されるアルファＷを障壁層として使用す
ることによって達成される。具体的には、本発明の障壁
層は、低温／低圧ＣＶＤプロセスを使用してＷ（Ｃ０）
6から形成された単相材料であるアルファ層Ｗを含む。
本発明の方法を使用することによって、β−Ｗなどの他
の相は形成されない。
【００１４】本発明の他の態様は、誘電体材料内に前も
って形成されたトレンチまたはビアの側壁および底部上
にアルファＷ障壁層を形成する方法に関する。具体的に
は、本発明において、アルファＷ障壁層は、誘電体材料
内に前もって形成されたトレンチまたはビア領域の側壁
および底部に１５ｎｍ未満の厚さを有するアルファＷの
共形層を付着させることによって形成され、前記付着は
Ｗ（ＣＯ）6を原材料として使用して化学的気相付着
（ＣＶＤ）によって行われる。
って形成されたトレンチまたはビアの側壁および底部上
にアルファＷ障壁層を形成する方法に関する。具体的に
は、本発明において、アルファＷ障壁層は、誘電体材料
内に前もって形成されたトレンチまたはビア領域の側壁
および底部に１５ｎｍ未満の厚さを有するアルファＷの
共形層を付着させることによって形成され、前記付着は
Ｗ（ＣＯ）6を原材料として使用して化学的気相付着
（ＣＶＤ）によって行われる。
【００１５】本発明の他の態様は、半導体材料（たとえ
ばポリシリコン）または誘電体材料の上にアルファＷの
層を有する少なくとも１つの前記半導体材料または誘電
体材料と、前記アルファＷ層の上に形成された導体材料
とを含む構造に関する。アルファＷは、アルファＷ障壁
層を形成する際に上述の方法によって前記材料の上に形
成される。
ばポリシリコン）または誘電体材料の上にアルファＷの
層を有する少なくとも１つの前記半導体材料または誘電
体材料と、前記アルファＷ層の上に形成された導体材料
とを含む構造に関する。アルファＷは、アルファＷ障壁
層を形成する際に上述の方法によって前記材料の上に形
成される。
【００１６】本発明の他の態様は、トレンチまたはビア
構造内部に本発明のアルファＷ障壁層を含む相互接続構
造に関する。具体的には、本発明の相互接続構造は、少
なくとも１つのトレンチまたはビア領域をその中に有す
る１つまたは複数の誘電体材料の層と、前記少なくとも
１つのトレンチまたはビア領域の側壁および底部を被
い、１５ｎｍ未満の厚さを有する連続した単相材料であ
るアルファＷの障壁層と、前記少なくとも１つのトレン
チまたはビア領域内の前記アルファＷ障壁相の上に形成
された導体材料とを含む。ビアは、トレンチの底部から
その下の相互接続配線トレンチまでの延びるそれぞれの
誘電体内にも形成することができる。
構造内部に本発明のアルファＷ障壁層を含む相互接続構
造に関する。具体的には、本発明の相互接続構造は、少
なくとも１つのトレンチまたはビア領域をその中に有す
る１つまたは複数の誘電体材料の層と、前記少なくとも
１つのトレンチまたはビア領域の側壁および底部を被
い、１５ｎｍ未満の厚さを有する連続した単相材料であ
るアルファＷの障壁層と、前記少なくとも１つのトレン
チまたはビア領域内の前記アルファＷ障壁相の上に形成
された導体材料とを含む。ビアは、トレンチの底部から
その下の相互接続配線トレンチまでの延びるそれぞれの
誘電体内にも形成することができる。
【００１７】本発明で企図される適合する相互接続構造
としては、プレート・キャパシタ、クラウン・キャパシ
タ、スタック・キャパシタ、および他の同様のキャパシ
タを含むメモリ・セル・キャパシタと、二重および単一
ダマシンを含むダマシン構造と、複数のビアおよび金属
線を含む多層配線レベルと、その他の同様の相互接続構
造とがあるが、これらには限定されない。
としては、プレート・キャパシタ、クラウン・キャパシ
タ、スタック・キャパシタ、および他の同様のキャパシ
タを含むメモリ・セル・キャパシタと、二重および単一
ダマシンを含むダマシン構造と、複数のビアおよび金属
線を含む多層配線レベルと、その他の同様の相互接続構
造とがあるが、これらには限定されない。
【００１８】
【発明の実施の形態】アルファＷを含む障壁層を対象と
する本発明について、本出願明細書に添付された図面を
参照しながら以下に詳述する。図面では同様の要素また
は構成要素は同様の対応する参照番号によって示されて
いることに留意されたい。さらに、本発明ではプレート
・キャパシタと二重ダマシン相互接続構造を例示する
が、Ｃｕなどの導体材料が電極または配線手段として使
用される他の応用分野でも使用可能であることを強調し
ておく。本出願のアルファＷ障壁層の他の考えられる応
用分野は、本発明の方法を使用してポリシリコンと外側
メタライゼーション層との間にアルファＷが形成される
ゲート・スタックである。
する本発明について、本出願明細書に添付された図面を
参照しながら以下に詳述する。図面では同様の要素また
は構成要素は同様の対応する参照番号によって示されて
いることに留意されたい。さらに、本発明ではプレート
・キャパシタと二重ダマシン相互接続構造を例示する
が、Ｃｕなどの導体材料が電極または配線手段として使
用される他の応用分野でも使用可能であることを強調し
ておく。本出願のアルファＷ障壁層の他の考えられる応
用分野は、本発明の方法を使用してポリシリコンと外側
メタライゼーション層との間にアルファＷが形成される
ゲート・スタックである。
【００１９】図面を詳細に参照し、具体的には図２およ
び図３を参照すると、本発明の障壁層、すなわちＷ（Ｃ
Ｏ）6を原材料として使用してＣＶＤによって形成され
たアルファＷの連続層を中に含むことができる２つのタ
イプの相互接続構造が図示されている。図２は並列プレ
ート・キャパシタを表し、図３は二重ダマシン相互接続
構造である。本発明では上記の２つの構造のみを例示す
るが、本発明はこれらには限定されないことを強調して
おく。本発明のアルファＷ障壁層は、誘電体材料のトレ
ンチまたはビアの内部にＣｕなどの導体材料が充填され
るどのような応用分野でも使用可能である。また、本発
明の図面では本発明を説明するために必要な層および材
料のみを図示するが、本発明では当業者に周知の他の層
および材料も企図されることを強調する必要がある。
び図３を参照すると、本発明の障壁層、すなわちＷ（Ｃ
Ｏ）6を原材料として使用してＣＶＤによって形成され
たアルファＷの連続層を中に含むことができる２つのタ
イプの相互接続構造が図示されている。図２は並列プレ
ート・キャパシタを表し、図３は二重ダマシン相互接続
構造である。本発明では上記の２つの構造のみを例示す
るが、本発明はこれらには限定されないことを強調して
おく。本発明のアルファＷ障壁層は、誘電体材料のトレ
ンチまたはビアの内部にＣｕなどの導体材料が充填され
るどのような応用分野でも使用可能である。また、本発
明の図面では本発明を説明するために必要な層および材
料のみを図示するが、本発明では当業者に周知の他の層
および材料も企図されることを強調する必要がある。
【００２０】具体的には、図２には、半導体基板２０
と、開口部すなわちトレンチまたはビアをその表面に有
する誘電体２２と、本発明により形成されたアルファＷ
障壁層２４と、任意選択の金属シード層２６と、導体材
料２８と、アルファＷ障壁層２５と、誘電体３０と、電
極３２とを含む、並列プレート・キャパシタが図示され
ている。図２のキャパシタ構造は、導体材料２８と誘電
体２２との接触を防ぐアルファＷまたは窒化シリコンな
どの他の材料から成る障壁層３６も含む。障壁層３６と
してアルファＷを使用する場合、本発明の方法を使用す
る。他の障壁材料を使用する場合は、障壁層３６の形成
の際に従来の付着技法を使用する。
と、開口部すなわちトレンチまたはビアをその表面に有
する誘電体２２と、本発明により形成されたアルファＷ
障壁層２４と、任意選択の金属シード層２６と、導体材
料２８と、アルファＷ障壁層２５と、誘電体３０と、電
極３２とを含む、並列プレート・キャパシタが図示され
ている。図２のキャパシタ構造は、導体材料２８と誘電
体２２との接触を防ぐアルファＷまたは窒化シリコンな
どの他の材料から成る障壁層３６も含む。障壁層３６と
してアルファＷを使用する場合、本発明の方法を使用す
る。他の障壁材料を使用する場合は、障壁層３６の形成
の際に従来の付着技法を使用する。
【００２１】このキャパシタ構造は、後述の低温／低圧
ＣＶＤプロセスを使用して形成されるアルファＷ障壁層
２４および２５の付着以外は、当業者に周知の従来の処
理ステップを使用して形成される。障壁層３６も本発明
の方法を使用して形成することができることに留意され
たい。他のすべての処理ステップは当業者に周知である
ため、本明細書ではその詳細については詳述しない。
ＣＶＤプロセスを使用して形成されるアルファＷ障壁層
２４および２５の付着以外は、当業者に周知の従来の処
理ステップを使用して形成される。障壁層３６も本発明
の方法を使用して形成することができることに留意され
たい。他のすべての処理ステップは当業者に周知である
ため、本明細書ではその詳細については詳述しない。
【００２２】半導体基板２０は、半導体基板２０内に埋
め込まれた電子デバイスを形成するために適切な拡散領
域および分離領域を含むことができる。図が見やすいよ
うに、これらの領域およびその他の領域は、本発明の図
面には図示されていない。本発明では、半導体である任
意の適合する材料を半導体材料２０として使用すること
ができる。これには、シリコン（Ｓｉ）、Ｇｅ、ＳｉＧ
ｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のすべ
てのIII／Ｖ化合物が含まれるが、これらには限定され
ない。これらの半導体材料のうち、本発明では半導体基
板２０はＳｉまたはＳｉＧｅから成ることが特に好まし
い。
め込まれた電子デバイスを形成するために適切な拡散領
域および分離領域を含むことができる。図が見やすいよ
うに、これらの領域およびその他の領域は、本発明の図
面には図示されていない。本発明では、半導体である任
意の適合する材料を半導体材料２０として使用すること
ができる。これには、シリコン（Ｓｉ）、Ｇｅ、ＳｉＧ
ｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のすべ
てのIII／Ｖ化合物が含まれるが、これらには限定され
ない。これらの半導体材料のうち、本発明では半導体基
板２０はＳｉまたはＳｉＧｅから成ることが特に好まし
い。
【００２３】本発明で使用される半導体材料は、製造さ
れる電子デバイスのタイプに応じてｐ型またはｎ型とす
ることができる。
れる電子デバイスのタイプに応じてｐ型またはｎ型とす
ることができる。
【００２４】表面に形成されたトレンチ領域を含む誘電
体２２は、無機材料および有機材料を含む任意の絶縁材
料を含む。本発明で使用可能な適合する誘電体として
は、ＳｉＯ2、Ｓｉ3Ｎ4、ポリイミド、ダイヤモンド、
ダイヤモンド様炭素、シリコン・ポリマー、、パラリン
・ポリマー、およびフッ化ダイヤモンド様炭素が含まれ
るが、これらには限定されない。これらの誘電体は、ド
ープであっても非ドープであってもよい。ドープする場
合、ドーパントはホウ素、フッ素、リン、シリコン、Ｇ
ｅ、または他の同様のドーパント材料とすることができ
る。
体２２は、無機材料および有機材料を含む任意の絶縁材
料を含む。本発明で使用可能な適合する誘電体として
は、ＳｉＯ2、Ｓｉ3Ｎ4、ポリイミド、ダイヤモンド、
ダイヤモンド様炭素、シリコン・ポリマー、、パラリン
・ポリマー、およびフッ化ダイヤモンド様炭素が含まれ
るが、これらには限定されない。これらの誘電体は、ド
ープであっても非ドープであってもよい。ドープする場
合、ドーパントはホウ素、フッ素、リン、シリコン、Ｇ
ｅ、または他の同様のドーパント材料とすることができ
る。
【００２５】誘電体２２は、適切なワード線、ビット
線、および典型的には図２に図示するタイプのキャパシ
タ構造に含まれるその他の構成要素を含むことができ
る。図が見やすいように、本発明の図面にはこれらの要
素は図示していない。キャパシタ構造およびその製作方
法の詳細については、同時係属の共通譲渡された米国特
許出願第０８／６３６４５７号および第０８／８８６４
５９号を参照されたい。
線、および典型的には図２に図示するタイプのキャパシ
タ構造に含まれるその他の構成要素を含むことができ
る。図が見やすいように、本発明の図面にはこれらの要
素は図示していない。キャパシタ構造およびその製作方
法の詳細については、同時係属の共通譲渡された米国特
許出願第０８／６３６４５７号および第０８／８８６４
５９号を参照されたい。
【００２６】上述のように、図２に示す構造の形成で使
用される処理ステップの多くは周知である。たとえば、
この構造は、たとえばＣＶＤ、スピンオン・コーティン
グ、およびプラズマ気相付着によって半導体基板２０上
に誘電体２２を形成し、次に当業者に周知の標準リソグ
ラフィ技法を使用して誘電体２２内にトレンチを形成す
るなど、従来の技法を使用して形成される。
用される処理ステップの多くは周知である。たとえば、
この構造は、たとえばＣＶＤ、スピンオン・コーティン
グ、およびプラズマ気相付着によって半導体基板２０上
に誘電体２２を形成し、次に当業者に周知の標準リソグ
ラフィ技法を使用して誘電体２２内にトレンチを形成す
るなど、従来の技法を使用して形成される。
【００２７】次に、後で詳述する本発明の方法を使用し
てこの構造のトレンチ内にアルファＷ障壁層２４を形成
する。
てこの構造のトレンチ内にアルファＷ障壁層２４を形成
する。
【００２８】図２の構造は、任意選択の金属シード層２
６も含む。本発明で使用する金属シード層としては、Ｃ
ｕおよびＡｌが含まれるが、これらには限定されない。
シード層がある場合は、スパッタリング、ＣＶＤ、およ
びめっきを含む従来の手段によって形成する。
６も含む。本発明で使用する金属シード層としては、Ｃ
ｕおよびＡｌが含まれるが、これらには限定されない。
シード層がある場合は、スパッタリング、ＣＶＤ、およ
びめっきを含む従来の手段によって形成する。
【００２９】任意選択のシード層２６に加えて、Ｃｕ、
Ａｌ、またはＣｕまたはＡｌの合金などの導体材料から
成る導電領域２８を、導電領域２８が少なくともトレン
チ領域の内部を満たすように形成する。導電領域２８の
好ましい材料はＣｕである。図２で、導体材料２８はト
レンチの外部に延び、所望の形状にパターン形成され
る。また、トレンチの外部に延びない平坦化導電領域を
有することも本発明の企図に含まれる。障壁層３６は、
アルファＷから成っていてもそうでなくてもよく、導電
領域２８と誘電体２２との接触を防ぐ。
Ａｌ、またはＣｕまたはＡｌの合金などの導体材料から
成る導電領域２８を、導電領域２８が少なくともトレン
チ領域の内部を満たすように形成する。導電領域２８の
好ましい材料はＣｕである。図２で、導体材料２８はト
レンチの外部に延び、所望の形状にパターン形成され
る。また、トレンチの外部に延びない平坦化導電領域を
有することも本発明の企図に含まれる。障壁層３６は、
アルファＷから成っていてもそうでなくてもよく、導電
領域２８と誘電体２２との接触を防ぐ。
【００３０】図２の構造は、さらに、本発明の方法を使
用して導電領域２８の上に形成されたアルファＷ障壁層
２５と、ＣＶＤなどの従来の付着技法を使用して障壁層
２５上に形成された誘電体３０を含む。誘電体３０のた
めの適合する材料としては、Ｓｉ3Ｎ4、酸窒化物、Ｔａ
2Ｏ5、ＴｉＯ2、（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）、お
よび（Ｐｂ，Ｌａ，Ｚｒ）ＴｉＯ3（ＰＬＺＴ）などの
金属酸化物があるが、これらには限定されない。図２に
示すプレート・キャパシタの最終構成要素は、めっきを
含む従来の付着技法を使用して形成された電極３２であ
る。電極３２の形成に使用される材料には、Ｗ、Ｃｕ、
Ａｌ、Ｐｄ、ポリシリコン、およびＰｔが含まれるがこ
れらには限定されない。
用して導電領域２８の上に形成されたアルファＷ障壁層
２５と、ＣＶＤなどの従来の付着技法を使用して障壁層
２５上に形成された誘電体３０を含む。誘電体３０のた
めの適合する材料としては、Ｓｉ3Ｎ4、酸窒化物、Ｔａ
2Ｏ5、ＴｉＯ2、（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）、お
よび（Ｐｂ，Ｌａ，Ｚｒ）ＴｉＯ3（ＰＬＺＴ）などの
金属酸化物があるが、これらには限定されない。図２に
示すプレート・キャパシタの最終構成要素は、めっきを
含む従来の付着技法を使用して形成された電極３２であ
る。電極３２の形成に使用される材料には、Ｗ、Ｃｕ、
Ａｌ、Ｐｄ、ポリシリコン、およびＰｔが含まれるがこ
れらには限定されない。
【００３１】図２のアルファＷ障壁層２４および２５が
どのように形成されるかを説明する前に、図３に示す相
互接続構造に注目する。具体的には、図３には、下部相
互接続レベル４０と上部接続レベル４２を含む二重ダマ
シン構造が図示されている。各レベルは、ビア領域と金
属領域とを含む。ビア領域は、金属領域の開口部と比較
して狭い開口部を有する点で金属領域と区別される。下
部相互接続レベル４０は、アルファＷ障壁層２４と、任
意選択の金属シード層２６と、導体領域２８とが充填さ
れた開口部またはトレンチをその中に有する誘電体２２
を含む。下部相互接続レベル４０の上に上部相互接続レ
ベル４２があり、上部相互接続レベル４２は、下部相互
接続レベル４０の充填されたトレンチを露出させるトレ
ンチ領域を有する誘電体４４を含む。上部相互接続レベ
ル４２のトレンチ領域には、アルファＷ障壁層２４と、
任意選択の金属シード層２６と、導体層２８とが充填さ
れている。各相互接続レベルの間には、障壁層３６が形
成されている。障壁層３６としてアルファＷを使用する
場合は、本発明の方法を使用する。あるいは、アルファ
Ｗのほかに他の障壁材料を使用する場合は、その形成に
従来の付着技法が使用される。
どのように形成されるかを説明する前に、図３に示す相
互接続構造に注目する。具体的には、図３には、下部相
互接続レベル４０と上部接続レベル４２を含む二重ダマ
シン構造が図示されている。各レベルは、ビア領域と金
属領域とを含む。ビア領域は、金属領域の開口部と比較
して狭い開口部を有する点で金属領域と区別される。下
部相互接続レベル４０は、アルファＷ障壁層２４と、任
意選択の金属シード層２６と、導体領域２８とが充填さ
れた開口部またはトレンチをその中に有する誘電体２２
を含む。下部相互接続レベル４０の上に上部相互接続レ
ベル４２があり、上部相互接続レベル４２は、下部相互
接続レベル４０の充填されたトレンチを露出させるトレ
ンチ領域を有する誘電体４４を含む。上部相互接続レベ
ル４２のトレンチ領域には、アルファＷ障壁層２４と、
任意選択の金属シード層２６と、導体層２８とが充填さ
れている。各相互接続レベルの間には、障壁層３６が形
成されている。障壁層３６としてアルファＷを使用する
場合は、本発明の方法を使用する。あるいは、アルファ
Ｗのほかに他の障壁材料を使用する場合は、その形成に
従来の付着技法が使用される。
【００３２】図２に示すキャパシタ構造の場合と同様
に、図３に示すダマシン構造は、アルファＷ障壁層以外
は当技術分野で周知の標準ダマシン処理ステップを使用
して形成される。アルファＷ障壁層は、後述する本発明
の方法を使用してトレンチの側壁と底部上に形成され
る。
に、図３に示すダマシン構造は、アルファＷ障壁層以外
は当技術分野で周知の標準ダマシン処理ステップを使用
して形成される。アルファＷ障壁層は、後述する本発明
の方法を使用してトレンチの側壁と底部上に形成され
る。
【００３３】図３に示す要素の多くは図２に示す要素と
同じであり、したがってそれらの要素に関する上述の説
明が図３にも適用される。前述していない唯一の要素は
誘電体４４である。この誘電体は、誘電体２２と同じ材
料または異なる材料から成ることができる。
同じであり、したがってそれらの要素に関する上述の説
明が図３にも適用される。前述していない唯一の要素は
誘電体４４である。この誘電体は、誘電体２２と同じ材
料または異なる材料から成ることができる。
【００３４】図２および図３のアルファＷ障壁層と、ト
レンチまたはビア領域および導電領域を中に含むその他
の相互接続構造の形成について、以下に詳述する。
レンチまたはビア領域および導電領域を中に含むその他
の相互接続構造の形成について、以下に詳述する。
【００３５】具体的には、誘電体２２または４４のトレ
ンチ内部にアルファＷ障壁層２４を形成するのに十分な
以下に規定する温度および圧力条件下で、Ｗ（ＣＯ）6
を原材料として使用し、ＣＶＤを使用して、トレンチの
側壁と底部を共形に被う共形層が形成されるように、誘
電体２２または４４あるいはその両方のトレンチの内部
にアルファＷの障壁層、たとえば層２４を形成する。こ
れと同じ条件は図２のアルファＷ障壁層２５の形成にも
使用され、領域２８の上に障壁層２５が形成される点が
異なることを強調しておく。
ンチ内部にアルファＷ障壁層２４を形成するのに十分な
以下に規定する温度および圧力条件下で、Ｗ（ＣＯ）6
を原材料として使用し、ＣＶＤを使用して、トレンチの
側壁と底部を共形に被う共形層が形成されるように、誘
電体２２または４４あるいはその両方のトレンチの内部
にアルファＷの障壁層、たとえば層２４を形成する。こ
れと同じ条件は図２のアルファＷ障壁層２５の形成にも
使用され、領域２８の上に障壁層２５が形成される点が
異なることを強調しておく。
【００３６】図４を参照すると、本発明でアルファＷ障
壁層を形成するために使用可能なＣＶＤ装置が図示され
ている。具体的には、このＣＶＤ装置は、開いたトレン
チまたはビアを含む相互接続構造を入れる、グラファイ
ト・サンプル・ホルダ・カートリッジ（図４には図示せ
ず）を含むロード・ロック・ステンレス・スチール・ポ
ート５０を備える。さらに、このＣＶＤ装置は、付着中
にサンプルを加熱するヒータ（図示せず）を含むチャン
バ５２と、付着の前に基準圧力を制御する超高真空ポン
プ５４と、付着中に反応室圧力を制御する第２の超高真
空ポンプ５６とを備える。
壁層を形成するために使用可能なＣＶＤ装置が図示され
ている。具体的には、このＣＶＤ装置は、開いたトレン
チまたはビアを含む相互接続構造を入れる、グラファイ
ト・サンプル・ホルダ・カートリッジ（図４には図示せ
ず）を含むロード・ロック・ステンレス・スチール・ポ
ート５０を備える。さらに、このＣＶＤ装置は、付着中
にサンプルを加熱するヒータ（図示せず）を含むチャン
バ５２と、付着の前に基準圧力を制御する超高真空ポン
プ５４と、付着中に反応室圧力を制御する第２の超高真
空ポンプ５６とを備える。
【００３７】原材料５８であるタングステン・ヘキサカ
ルボニルＷ（ＣＯ）6を、タンク６４からステンレス・
スチール・バルブ６０を介してチャンバ５２に導入し、
ＣＶＤ装置内に入れられた開いたトレンチ相互接続構造
に送る。
ルボニルＷ（ＣＯ）6を、タンク６４からステンレス・
スチール・バルブ６０を介してチャンバ５２に導入し、
ＣＶＤ装置内に入れられた開いたトレンチ相互接続構造
に送る。
【００３８】図４に示すＣＶＤ装置の特定の操作は、ま
ず、ポート５０に相互接続構造を入れ、超高真空ポンプ
５４によってシステムの基準圧力を所望のレベルまで下
げる。所望の基準圧力に達した後、管６２を使用して相
互接続構造をチャンバ５２内に押し込む。その際、真空
ポンプ５６とヒータを使用して付着条件が制御される。
タンク６４からの原材料５８はバルブ６０を通ってチャ
ンバ５２に入り、付着プロセスで使用される。
ず、ポート５０に相互接続構造を入れ、超高真空ポンプ
５４によってシステムの基準圧力を所望のレベルまで下
げる。所望の基準圧力に達した後、管６２を使用して相
互接続構造をチャンバ５２内に押し込む。その際、真空
ポンプ５６とヒータを使用して付着条件が制御される。
タンク６４からの原材料５８はバルブ６０を通ってチャ
ンバ５２に入り、付着プロセスで使用される。
【００３９】本発明では、アルファＷ障壁層を形成する
際に任意のグレードのＷ（Ｃ０）6を使用することがで
きる。低純度のＷ（ＣＯ）6を使用する場合、チャンバ
５２に導入する前に当業者に周知の精製技法を使用して
精製することができる。
際に任意のグレードのＷ（Ｃ０）6を使用することがで
きる。低純度のＷ（ＣＯ）6を使用する場合、チャンバ
５２に導入する前に当業者に周知の精製技法を使用して
精製することができる。
【００４０】付着ステップを行う前の反応室の基準圧力
は、約１×１０-8トル、または１×１０-8トルより低い
圧力に排気される。本発明では、付着の前に原材料また
はシステム内に存在する可能性のある酸素などの異物を
除去するために、このような基準圧力が必要である。そ
のような異物は純粋なアルファＷの形成を妨げる可能性
がある。
は、約１×１０-8トル、または１×１０-8トルより低い
圧力に排気される。本発明では、付着の前に原材料また
はシステム内に存在する可能性のある酸素などの異物を
除去するために、このような基準圧力が必要である。そ
のような異物は純粋なアルファＷの形成を妨げる可能性
がある。
【００４１】Ｗ（ＣＯ）6のＣＶＤは、約２５０℃〜約
６００℃の温度で行われる。より好ましくは、ＷのＣＶ
Ｄ付着は約２７５℃〜約５００℃の温度で行われる。最
適導電率にするために、４５０℃未満の付着温度で操作
する場合にＷ原材料に水素を加えることが望ましい場合
がある。付着中の反応室の圧力は、約１×１０-6〜約３
×１０-3トルである。より好ましくは、Ｗ（ＣＯ）6の
付着は約１×１０-4〜約２×１０-3トルの圧力で行われ
る。
６００℃の温度で行われる。より好ましくは、ＷのＣＶ
Ｄ付着は約２７５℃〜約５００℃の温度で行われる。最
適導電率にするために、４５０℃未満の付着温度で操作
する場合にＷ原材料に水素を加えることが望ましい場合
がある。付着中の反応室の圧力は、約１×１０-6〜約３
×１０-3トルである。より好ましくは、Ｗ（ＣＯ）6の
付着は約１×１０-4〜約２×１０-3トルの圧力で行われ
る。
【００４２】ＣＶＤプロセスは、約３分ないし約４時間
の期間行われる。本発明では、ここに規定した時間より
長い付着時間または短い付着時間も企図される。
の期間行われる。本発明では、ここに規定した時間より
長い付着時間または短い付着時間も企図される。
【００４３】上記の条件は、相互接続構造のトレンチ内
部にアルファ相Ｗ障壁層２４を形成するのに十分である
ことに留意されたい。これと同じ条件で、図２に示すよ
うな導体領域２８上のアルファ相障壁相２５の形成も可
能である。本明細書で使用する「アルファ相」という用
語は、体心立方（ｂｂｃ）構造、すなわち立方体配列の
各角にタングステン（Ｗ）原子があり、立方体配列の中
央に１個のＷ原子がある立方体を有することを特徴とす
るＷを指す。さらに、これらのＣＶＤ条件は単相のＷの
形成するのに十分であることを強調しておく。相互接続
構造ではこのことが重要であるが、それは、複数相が障
壁相内に欠陥を形成させる可能性があり、その結果、障
壁層がＣｕの外部拡散を防止することができなくなるた
めである。これは、加熱時に、熱力学的に安定度がより
低い相（ベータＷ）が安定度のより高い相（アルファ
Ｗ）を変形させて比体積を変化させると起こることがあ
る。この体積の変化によって、材料内に微小亀裂が生
じ、その亀裂に沿ってＣｕが移動する可能性がある。こ
の障壁層障害によって、最終的にはデバイス劣化または
デバイス障害が起こる。
部にアルファ相Ｗ障壁層２４を形成するのに十分である
ことに留意されたい。これと同じ条件で、図２に示すよ
うな導体領域２８上のアルファ相障壁相２５の形成も可
能である。本明細書で使用する「アルファ相」という用
語は、体心立方（ｂｂｃ）構造、すなわち立方体配列の
各角にタングステン（Ｗ）原子があり、立方体配列の中
央に１個のＷ原子がある立方体を有することを特徴とす
るＷを指す。さらに、これらのＣＶＤ条件は単相のＷの
形成するのに十分であることを強調しておく。相互接続
構造ではこのことが重要であるが、それは、複数相が障
壁相内に欠陥を形成させる可能性があり、その結果、障
壁層がＣｕの外部拡散を防止することができなくなるた
めである。これは、加熱時に、熱力学的に安定度がより
低い相（ベータＷ）が安定度のより高い相（アルファ
Ｗ）を変形させて比体積を変化させると起こることがあ
る。この体積の変化によって、材料内に微小亀裂が生
じ、その亀裂に沿ってＣｕが移動する可能性がある。こ
の障壁層障害によって、最終的にはデバイス劣化または
デバイス障害が起こる。
【００４４】上記の条件下では、トレンチ内部に、１５
ｎｍ未満の厚さを有するアルファＷを含む共形の連続し
た障壁層が形成されることにも留意されたい。具体的に
は、上記の条件は、厚さ７．０ｎｍ以下のアルファＷ障
壁層を形成するのに十分である。付着プロセスによって
連続した膜が形成されるならば、厚さはこれより薄いも
のも厚いものも可能である。所与の平坦な表面上のＣＶ
Ｄ付着アルファＷの、典型的なデバイス寸法にわたる平
均厚さ変動は５％以下である。
ｎｍ未満の厚さを有するアルファＷを含む共形の連続し
た障壁層が形成されることにも留意されたい。具体的に
は、上記の条件は、厚さ７．０ｎｍ以下のアルファＷ障
壁層を形成するのに十分である。付着プロセスによって
連続した膜が形成されるならば、厚さはこれより薄いも
のも厚いものも可能である。所与の平坦な表面上のＣＶ
Ｄ付着アルファＷの、典型的なデバイス寸法にわたる平
均厚さ変動は５％以下である。
【００４５】さらに、本発明のアルファＷ障壁層は、本
出願明細書の「従来の技術」の項に記載の７項目の基準
をすべて満たすことにも留意されたい。したがって、従
来技術の障壁相ではこれまで満たされなかった、Ｃｕに
対する不浸透性、良好な接着性、高アスペクト比トレン
チを共形かつ連続的に被うなどの特性が得られる。
出願明細書の「従来の技術」の項に記載の７項目の基準
をすべて満たすことにも留意されたい。したがって、従
来技術の障壁相ではこれまで満たされなかった、Ｃｕに
対する不浸透性、良好な接着性、高アスペクト比トレン
チを共形かつ連続的に被うなどの特性が得られる。
【００４６】また、ＣＶＤまたはスパッタリング技法を
使用するＷの付着は、当技術分野で周知であり、パッケ
ージングの応用分野における配線手段として一般的に適
用されることも理解されたい。従来のＣＶＤ応用分野で
は、一般にはＷ（ＣＯ）6ではなく六フッ化タングステ
ンＷＦ6が原材料として使用される。適度な純度のＷ膜
を形成するのに比較的高い温度が必要なため、タングス
テン・カルボニルはこれまでほとんど注目されていなか
った。
使用するＷの付着は、当技術分野で周知であり、パッケ
ージングの応用分野における配線手段として一般的に適
用されることも理解されたい。従来のＣＶＤ応用分野で
は、一般にはＷ（ＣＯ）6ではなく六フッ化タングステ
ンＷＦ6が原材料として使用される。適度な純度のＷ膜
を形成するのに比較的高い温度が必要なため、タングス
テン・カルボニルはこれまでほとんど注目されていなか
った。
【００４７】従来の技術では、ＷＦ6ＣＶＤ化学反応を
使用したＷ層の形成がこれまでに開示されている。しか
し、ＷＦ6を使用してＷを誘電体材料上に直接付着させ
ることができないため、このプロセスは本発明とは根本
的に異なる。従来のプロセスでは、まず、化学的活性化
ステップで誘電体材料上にシリコンの厚い層を付着さ
せ、次に（ＳｉＦ4を形成するために）シリコンを反応
させて除去し、その代わりにＷを残さなければならな
い。
使用したＷ層の形成がこれまでに開示されている。しか
し、ＷＦ6を使用してＷを誘電体材料上に直接付着させ
ることができないため、このプロセスは本発明とは根本
的に異なる。従来のプロセスでは、まず、化学的活性化
ステップで誘電体材料上にシリコンの厚い層を付着さ
せ、次に（ＳｉＦ4を形成するために）シリコンを反応
させて除去し、その代わりにＷを残さなければならな
い。
【００４８】さらに、かなり厚い酸化膜（２５０ｎｍ）
をＷＦ6にさらすと、例外なく完全なデバイス障害、す
なわち酸化膜が電流漏れを起こしやすくなることが判明
している。ＣＶＤ以外にもＷのスパッタリングなど他の
技法が使用されてきたが、従来技術のプロセスはいずれ
も、本発明の目的を達成するように誘電体材料上に直接
アルファＷを付着させることはできない。
をＷＦ6にさらすと、例外なく完全なデバイス障害、す
なわち酸化膜が電流漏れを起こしやすくなることが判明
している。ＣＶＤ以外にもＷのスパッタリングなど他の
技法が使用されてきたが、従来技術のプロセスはいずれ
も、本発明の目的を達成するように誘電体材料上に直接
アルファＷを付着させることはできない。
【００４９】本発明の範囲を例示するために以下の例を
示す。この例は、例示に過ぎないため、ここで実施され
る本発明は本発明を限定するものではない。
示す。この例は、例示に過ぎないため、ここで実施され
る本発明は本発明を限定するものではない。
【００５０】例本発明のアルファＷ障壁層の有効性を実
証するために、一連の実験を行った。
証するために、一連の実験を行った。
【００５１】１．不浸透性の実証 シリコンの基板上に形成された厚さ３００ｎｍのＣｕの
平坦な層を含む基板を、前述のＣＶＤ処理条件に従っ
て、Ｗ（ＣＯ）6にさらした。具体的には、ＣＶＤ装置
において、約４５０℃の温度と約５×１０-4トルの付着
圧力でＷ付着を行った。これらの条件で約８分間付着を
行った。これは、厚さ約７ｎｍの連続アルファＷ障壁層
を形成するのに十分である。
平坦な層を含む基板を、前述のＣＶＤ処理条件に従っ
て、Ｗ（ＣＯ）6にさらした。具体的には、ＣＶＤ装置
において、約４５０℃の温度と約５×１０-4トルの付着
圧力でＷ付着を行った。これらの条件で約８分間付着を
行った。これは、厚さ約７ｎｍの連続アルファＷ障壁層
を形成するのに十分である。
【００５２】その結果の構造をＸ線分光法（ＸＰＳ）に
よって分析し、表面上にＣｕがまったくないことを確認
した。次に、表面上にＣｕを含まないこの試料を５００
℃で７０時間真空中でアニールした。これらの試験条件
は、一般に従来技術の障壁層で障害を引き起こすのに十
分な通常の処理条件下で使用される条件（４５０℃で３
時間）よりも厳しかった。アニール後、この試料をＸＰ
Ｓによって再び分析し、アルファＷ障壁層を通ってＣｕ
が拡散しているかどうかを調べたが、まったく観察され
なかった。
よって分析し、表面上にＣｕがまったくないことを確認
した。次に、表面上にＣｕを含まないこの試料を５００
℃で７０時間真空中でアニールした。これらの試験条件
は、一般に従来技術の障壁層で障害を引き起こすのに十
分な通常の処理条件下で使用される条件（４５０℃で３
時間）よりも厳しかった。アニール後、この試料をＸＰ
Ｓによって再び分析し、アルファＷ障壁層を通ってＣｕ
が拡散しているかどうかを調べたが、まったく観察され
なかった。
【００５３】別の実験で、前述の条件と同じ条件を使用
してＳｉ基板上に前もって形成されたＳｉＯ2層上にア
ルファＷをＣＶＤによって付着させた。その後、ＣＶＤ
アルファＷ層の上にＡｌとＣｕの両方のドットを付着さ
せ、その後でそれらを金属マスクとして使用しながら金
属マスク間のＷをミリングで除去した。
してＳｉ基板上に前もって形成されたＳｉＯ2層上にア
ルファＷをＣＶＤによって付着させた。その後、ＣＶＤ
アルファＷ層の上にＡｌとＣｕの両方のドットを付着さ
せ、その後でそれらを金属マスクとして使用しながら金
属マスク間のＷをミリングで除去した。
【００５４】次に、ミリングされた試料を、３００℃の
温度と２ＭＶ／ｃｍの電圧で５時間行われたバイアス熱
応力（ＢＴＳ）にかけた。これらの条件は、通常、Ｃｕ
をＳｉＯ2誘電体層内に移動させるのに十分である。そ
の後、電圧を変化させ、所望の電圧におけるキャパシタ
ンスを測定することによって、この試料を三角波電圧掃
引（ＴＶＳ）にかけた。図５に、このＴＶＳ実験の結果
を示す。具体的には、図５では試料中に２つのピークが
あることが示されている。これらのピークは、元々試料
中にあったナトリウム・ピークであることが判明した。
ＡｌピークまたはＣｕピークは観察されなかった。これ
は、典型的にＣｕが存在する負電圧範囲にピークが見ら
れないことから明らかである。したがって、このＴＶＳ
データは、本発明のアルファＷ障壁層の存在によって、
ＳｉＯ2誘電体層へのＣｕの拡散が防止されたことを示
している。
温度と２ＭＶ／ｃｍの電圧で５時間行われたバイアス熱
応力（ＢＴＳ）にかけた。これらの条件は、通常、Ｃｕ
をＳｉＯ2誘電体層内に移動させるのに十分である。そ
の後、電圧を変化させ、所望の電圧におけるキャパシタ
ンスを測定することによって、この試料を三角波電圧掃
引（ＴＶＳ）にかけた。図５に、このＴＶＳ実験の結果
を示す。具体的には、図５では試料中に２つのピークが
あることが示されている。これらのピークは、元々試料
中にあったナトリウム・ピークであることが判明した。
ＡｌピークまたはＣｕピークは観察されなかった。これ
は、典型的にＣｕが存在する負電圧範囲にピークが見ら
れないことから明らかである。したがって、このＴＶＳ
データは、本発明のアルファＷ障壁層の存在によって、
ＳｉＯ2誘電体層へのＣｕの拡散が防止されたことを示
している。
【００５５】上記２つの実験の結果は、ＣＶＤ付着アル
ファＷが堅固な拡散障壁層であることを例証している。
ファＷが堅固な拡散障壁層であることを例証している。
【００５６】II．接着性の実証 Ｓｉ基板上に前もって形成されたＳｉＯ2上に、Ｗの多
くの試料を、前述のＣＶＤ方法によって様々な厚さ（３
〜１００ｎｍ）でブランケット膜と長い配線構造の両方
から成る構造に形成した。当業者に周知のスコッチ・テ
ープ技法を使用して接着性を試験し、これらの試験結果
によって、（テープ試験により）接着性が一定して優れ
ており、７５０℃と高い温度変化後もそれを維持するこ
とが明らかになった。比較研究で、Ｓｉ基板上に前もっ
て形成されたＳｉＯ2層上にスパッタリングによってＷ
を付着させた。ＣＶＤ付着アルファＷと同じ高い温度変
化の下で、スパッタリングＷを含む配線構造は剥離し
た。
くの試料を、前述のＣＶＤ方法によって様々な厚さ（３
〜１００ｎｍ）でブランケット膜と長い配線構造の両方
から成る構造に形成した。当業者に周知のスコッチ・テ
ープ技法を使用して接着性を試験し、これらの試験結果
によって、（テープ試験により）接着性が一定して優れ
ており、７５０℃と高い温度変化後もそれを維持するこ
とが明らかになった。比較研究で、Ｓｉ基板上に前もっ
て形成されたＳｉＯ2層上にスパッタリングによってＷ
を付着させた。ＣＶＤ付着アルファＷと同じ高い温度変
化の下で、スパッタリングＷを含む配線構造は剥離し
た。
【００５７】III．共形被覆の実証 現行の実用上では、一般には幅約０．３マイクロメート
ルでアスペクト比が３：１のトレンチを被覆する必要が
あるに過ぎない。共形被覆の厳密な試験を行うために、
基部幅がわずか約０．０５マイクロメートルで、アスペ
クト比が約５：１のオーバーハング構造を形成した。Ｓ
ＥＭデータから、ＣＶＤによるアルファＷの成長の共形
性は、これらの構造がアルファＷで完全に満たされたほ
ど良好であることがわかった。これは、単に壁に被覆を
設けるよりもはるかに困難なことである。したがって、
この方法の共形成長特性は、現行実用上の共形要件をは
るかに上回る。
ルでアスペクト比が３：１のトレンチを被覆する必要が
あるに過ぎない。共形被覆の厳密な試験を行うために、
基部幅がわずか約０．０５マイクロメートルで、アスペ
クト比が約５：１のオーバーハング構造を形成した。Ｓ
ＥＭデータから、ＣＶＤによるアルファＷの成長の共形
性は、これらの構造がアルファＷで完全に満たされたほ
ど良好であることがわかった。これは、単に壁に被覆を
設けるよりもはるかに困難なことである。したがって、
この方法の共形成長特性は、現行実用上の共形要件をは
るかに上回る。
【００５８】IV．本発明により形成されたアルファＷと
スパッタリングＷとの構造的相違の実証 Ｓｉ基板上に前もって形成されたＳｉＯ2の層上の５０
ｎｍのスパッタリングＷを含む第１の試料と、Ｓｉ基板
上に前もって形成されたＳｉＯ2の層上に本発明の低温
／低圧ＣＶＤプロセスを使用して形成されたアルファＷ
を含む第２の試料との特性評価を、Ｘ線回折を使用して
行った。まず、図６を参照すると、ＣＶＤ付着ＷのＸ線
データが示されている。具体的には、この図には、１１
０アルファＷの特性である単一の対称ピークが２シータ
図で示されている。スパッタリングＷに関しては、図７
のＸ線データを参照されたい。具体的には、図７では、
スパッタリングＷにアルファＷとベータＷの両方が含ま
れていることが示されている。これは、このピークが２
つの対称ピークを内部に含む非対称ピークであることで
明らかである。このデータは、明らかに、スパッタリン
グＷがＷのアルファとベータの両方の相を形成すること
を示している。前述のように、本出願明細書の「従来の
技術」の項に記載の７項の基準のすべて満たす障壁層を
得るには両相の存在は望ましくない。
スパッタリングＷとの構造的相違の実証 Ｓｉ基板上に前もって形成されたＳｉＯ2の層上の５０
ｎｍのスパッタリングＷを含む第１の試料と、Ｓｉ基板
上に前もって形成されたＳｉＯ2の層上に本発明の低温
／低圧ＣＶＤプロセスを使用して形成されたアルファＷ
を含む第２の試料との特性評価を、Ｘ線回折を使用して
行った。まず、図６を参照すると、ＣＶＤ付着ＷのＸ線
データが示されている。具体的には、この図には、１１
０アルファＷの特性である単一の対称ピークが２シータ
図で示されている。スパッタリングＷに関しては、図７
のＸ線データを参照されたい。具体的には、図７では、
スパッタリングＷにアルファＷとベータＷの両方が含ま
れていることが示されている。これは、このピークが２
つの対称ピークを内部に含む非対称ピークであることで
明らかである。このデータは、明らかに、スパッタリン
グＷがＷのアルファとベータの両方の相を形成すること
を示している。前述のように、本出願明細書の「従来の
技術」の項に記載の７項の基準のすべて満たす障壁層を
得るには両相の存在は望ましくない。
【００５９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００６０】（１）アルファＷの層をその上に有する材
料の少なくとも１つの層と、前記アルファＷ層の上に形
成された導体材料とを含む構造。 （２）前記アルファＷ層と前記導体材料との間に金属シ
ード層をさらに含む、上記（１）に記載の構造。 （３）前記材料が誘電体材料または半導体材料である、
上記（１）に記載の構造。 （４）前記材料が、ポリイミド、パラリン・ポリマー、
シリコン・ポリマー、ダイヤモンド、ダイヤモンド様炭
素、フッ化ダイヤモンド様炭素、ＳｉＯ2、およびＳｉ3
Ｎ4から成るグループから選択された誘電体材料であ
る、上記（３）に記載の構造。 （５）前記誘電体材料がＳｉＯ2である、上記（４）に
記載の構造。 （６）前記アルファＷ層が単相層である、上記（１）に
記載の構造。 （７）前記アルファＷ層が、Ｗ（ＣＯ）6を原材料とし
て使用した化学的気相付着によって形成された、上記
（１）に記載の構造。 （８）前記アルファＷ層が１５ｎｍ未満の厚さを有す
る、上記（１）に記載の構造。 （９）前記アルファ層が７．０ｎｍ未満の最小厚さを有
する、上記（８）に記載の構造。 （１０）前記誘電体材料がドープされているかまたはド
ープされていない、上記（４）に記載の構造。 （１１）ドーパントがフッ素、ホウ素、シリコン、Ｇ
ｅ、およびリンから成るグループから選択された、上記
（１０）に記載の構造。 （１２）前記導体材料が、Ｃｕ、Ａｌ、およびＣｕまた
はＡｌの合金から成るグループから選択された、上記
（１）に記載の構造。 （１３）前記導体材料がＣｕである、上記（１２）に記
載の構造。 （１４）前記任意選択の金属シード層が実質的にＣｕま
たはＡｌを含む、上記（２）に記載の構造。 （１５）前記半導体材料がポリシリコンである、上記
（３）に記載の構造。 （１６）前記アルファＷ層が水素をさらに含む、上記
（１）に記載の構造。 （１７）少なくとも１つのトレンチまたはビア領域をそ
の中に有する誘電体材料の少なくとも１つの層を含み、
前記トレンチまたはビア領域が側壁および底部壁と、前
記トレンチまたはビア領域の側壁および底部を被うアル
ファＷの共形な障壁層と、前記アルファＷ障壁層の上に
形成された導体材料とを含む相互接続構造。 （１８）前記アルファＷ障壁層と前記導体材料との間に
金属シード層をさらに含む、上記（１７）に記載の相互
接続構造。 （１９）前記誘電体材料が、キャパシタと、ダマシン構
造と、多層ビアおよび配線レベルとから成るグループか
ら選択された相互接続構造の一部である、上記（１７）
に記載の相互接続構造。 （２０）前記アルファＷ障壁層が単層材料である、上記
（１７）に記載の相互接続構造。 （２１）前記アルファＷ障壁層が、Ｗ（ＣＯ）6を原材
料として使用した化学的気相付着によって形成された、
上記（１７）に記載の相互接続構造。 （２２）前記アルファＷ障壁層が１５ｎｍ未満の厚さを
有する、上記（１７）に記載の相互接続構造。 （２３）前記アルファＷ障壁層が約７ｎｍ未満の最小厚
さを有する、上記（２２）に記載の相互接続構造。 （２４）前記誘電体材料が無機材料または有機材料であ
る、上記（１７）に記載の相互接続構造。 （２５）前記誘電体材料が、ポリイミド、パラリン・ポ
リマー、シリコン・ポリマー、ダイヤモンド、ダイヤモ
ンド様炭素、フッ化ダイヤモンド様炭素、ＳｉＯ 2、お
よびＳｉ3Ｎ4から成るグループから選択された、上記
（２４）に記載の相互接続構造。 （２６）前記誘電体材料がＳｉＯ2である、上記（２
５）に記載の相互接続構造。 （２７）前記誘電体材料がドープされているかまたはド
ープされていない、上記（１７）に記載の相互接続構
造。 （２８）ドーパントが、フッ素、ホウ素、シリコン、Ｇ
ｅ、およびリンから成るグループから選択された、上記
（２７）に記載の相互接続構造。 （２９）前記導体材料が、Ｃｕ、Ａｌ、およびＣｕまた
はＡｌの合金から成るグループから選択された、上記
（１７）に記載の相互接続構造。 （３０）前記導体材料がＣｕである、上記（２９）に記
載の相互接続構造。 （３１）前記任意選択の金属シード層が実質的にＣｕま
たはＡｌである、上記（１８）に記載の相互接続構造。 （３２）前記アルファＷ障壁層が水素をさらに含む、上
記（１７）に記載の相互接続構造。 （３３）前記障壁層がアルファＷを含み、前記アルファ
Ｗが単一相のみを有する、相互接続構造において使用す
る障壁層。 （３４）前記アルファＷが１５ｎｍ未満の厚さを有す
る、上記（３３）に記載の障壁層。 （３５）前記アルファＷが約７ｎｍ未満の最小厚さを有
する、上記（３４）に記載の障壁層。 （３６）前記アルファＷがＷ（ＣＯ）6を原材料として
使用した化学的気相付着によって形成された、上記（３
３）に記載の障壁層。 （３７）前記アルファＷ障壁層が水素をさらに含む、上
記（３３）に記載の障壁層。 （３８）相互接続構造のトレンチまたはビア領域内部に
アルファＷ障壁層を形成する方法であって、Ｗ（ＣＯ）
6を原材料として使用した化学的気相付着（ＣＶＤ）を
含む、前記相互接続構造の前記トレンチ領域内部にアル
ファＷの層を付着させるステップを含む方法。 （３９）前記アルファＷが単相材料である、上記（３
８）に記載の方法。 （４０）前記アルファＷが１５ｎｍ未満の付着後の厚さ
を有する、上記（３９）に記載の方法。 （４１）前記アルファＷが約７ｎｍ未満の付着後の最小
厚さを有する、上記（４０）に記載の方法。 （４２）前記付着ステップが約２５０℃ないし約５００
℃の温度で行われる、上記（３８）に記載の方法。 （４３）前記付着ステップが、約２７５℃ないし約６０
０℃の温度で行われる、上記（４２）に記載の方法。 （４４）前記付着ステップが約１×１０-6ないし約３×
１０-3トルの圧力で行われる、上記（３８）に記載の方
法。 （４５）前記付着ステップが約１×１０-4ないし約２×
１０-3トルの圧力で行われる、上記（４４）に記載の方
法。 （４６）前記付着ステップが約３分ないし約４時間の期
間行われる、上記（３８）に記載の方法。 （４７）前記原材料が水素をさらに含む、上記（３８）
に記載の方法。 （４８）付着ステップを行う前に、基準圧力を約１×１
０-8トルまたはそれ以下の圧力まで排気する、請上記
（３８）に記載方法。 （４９）前記付着ステップが５％未満の平均厚さ変動を
生じさせる、上記（３８）に記載の方法。
料の少なくとも１つの層と、前記アルファＷ層の上に形
成された導体材料とを含む構造。 （２）前記アルファＷ層と前記導体材料との間に金属シ
ード層をさらに含む、上記（１）に記載の構造。 （３）前記材料が誘電体材料または半導体材料である、
上記（１）に記載の構造。 （４）前記材料が、ポリイミド、パラリン・ポリマー、
シリコン・ポリマー、ダイヤモンド、ダイヤモンド様炭
素、フッ化ダイヤモンド様炭素、ＳｉＯ2、およびＳｉ3
Ｎ4から成るグループから選択された誘電体材料であ
る、上記（３）に記載の構造。 （５）前記誘電体材料がＳｉＯ2である、上記（４）に
記載の構造。 （６）前記アルファＷ層が単相層である、上記（１）に
記載の構造。 （７）前記アルファＷ層が、Ｗ（ＣＯ）6を原材料とし
て使用した化学的気相付着によって形成された、上記
（１）に記載の構造。 （８）前記アルファＷ層が１５ｎｍ未満の厚さを有す
る、上記（１）に記載の構造。 （９）前記アルファ層が７．０ｎｍ未満の最小厚さを有
する、上記（８）に記載の構造。 （１０）前記誘電体材料がドープされているかまたはド
ープされていない、上記（４）に記載の構造。 （１１）ドーパントがフッ素、ホウ素、シリコン、Ｇ
ｅ、およびリンから成るグループから選択された、上記
（１０）に記載の構造。 （１２）前記導体材料が、Ｃｕ、Ａｌ、およびＣｕまた
はＡｌの合金から成るグループから選択された、上記
（１）に記載の構造。 （１３）前記導体材料がＣｕである、上記（１２）に記
載の構造。 （１４）前記任意選択の金属シード層が実質的にＣｕま
たはＡｌを含む、上記（２）に記載の構造。 （１５）前記半導体材料がポリシリコンである、上記
（３）に記載の構造。 （１６）前記アルファＷ層が水素をさらに含む、上記
（１）に記載の構造。 （１７）少なくとも１つのトレンチまたはビア領域をそ
の中に有する誘電体材料の少なくとも１つの層を含み、
前記トレンチまたはビア領域が側壁および底部壁と、前
記トレンチまたはビア領域の側壁および底部を被うアル
ファＷの共形な障壁層と、前記アルファＷ障壁層の上に
形成された導体材料とを含む相互接続構造。 （１８）前記アルファＷ障壁層と前記導体材料との間に
金属シード層をさらに含む、上記（１７）に記載の相互
接続構造。 （１９）前記誘電体材料が、キャパシタと、ダマシン構
造と、多層ビアおよび配線レベルとから成るグループか
ら選択された相互接続構造の一部である、上記（１７）
に記載の相互接続構造。 （２０）前記アルファＷ障壁層が単層材料である、上記
（１７）に記載の相互接続構造。 （２１）前記アルファＷ障壁層が、Ｗ（ＣＯ）6を原材
料として使用した化学的気相付着によって形成された、
上記（１７）に記載の相互接続構造。 （２２）前記アルファＷ障壁層が１５ｎｍ未満の厚さを
有する、上記（１７）に記載の相互接続構造。 （２３）前記アルファＷ障壁層が約７ｎｍ未満の最小厚
さを有する、上記（２２）に記載の相互接続構造。 （２４）前記誘電体材料が無機材料または有機材料であ
る、上記（１７）に記載の相互接続構造。 （２５）前記誘電体材料が、ポリイミド、パラリン・ポ
リマー、シリコン・ポリマー、ダイヤモンド、ダイヤモ
ンド様炭素、フッ化ダイヤモンド様炭素、ＳｉＯ 2、お
よびＳｉ3Ｎ4から成るグループから選択された、上記
（２４）に記載の相互接続構造。 （２６）前記誘電体材料がＳｉＯ2である、上記（２
５）に記載の相互接続構造。 （２７）前記誘電体材料がドープされているかまたはド
ープされていない、上記（１７）に記載の相互接続構
造。 （２８）ドーパントが、フッ素、ホウ素、シリコン、Ｇ
ｅ、およびリンから成るグループから選択された、上記
（２７）に記載の相互接続構造。 （２９）前記導体材料が、Ｃｕ、Ａｌ、およびＣｕまた
はＡｌの合金から成るグループから選択された、上記
（１７）に記載の相互接続構造。 （３０）前記導体材料がＣｕである、上記（２９）に記
載の相互接続構造。 （３１）前記任意選択の金属シード層が実質的にＣｕま
たはＡｌである、上記（１８）に記載の相互接続構造。 （３２）前記アルファＷ障壁層が水素をさらに含む、上
記（１７）に記載の相互接続構造。 （３３）前記障壁層がアルファＷを含み、前記アルファ
Ｗが単一相のみを有する、相互接続構造において使用す
る障壁層。 （３４）前記アルファＷが１５ｎｍ未満の厚さを有す
る、上記（３３）に記載の障壁層。 （３５）前記アルファＷが約７ｎｍ未満の最小厚さを有
する、上記（３４）に記載の障壁層。 （３６）前記アルファＷがＷ（ＣＯ）6を原材料として
使用した化学的気相付着によって形成された、上記（３
３）に記載の障壁層。 （３７）前記アルファＷ障壁層が水素をさらに含む、上
記（３３）に記載の障壁層。 （３８）相互接続構造のトレンチまたはビア領域内部に
アルファＷ障壁層を形成する方法であって、Ｗ（ＣＯ）
6を原材料として使用した化学的気相付着（ＣＶＤ）を
含む、前記相互接続構造の前記トレンチ領域内部にアル
ファＷの層を付着させるステップを含む方法。 （３９）前記アルファＷが単相材料である、上記（３
８）に記載の方法。 （４０）前記アルファＷが１５ｎｍ未満の付着後の厚さ
を有する、上記（３９）に記載の方法。 （４１）前記アルファＷが約７ｎｍ未満の付着後の最小
厚さを有する、上記（４０）に記載の方法。 （４２）前記付着ステップが約２５０℃ないし約５００
℃の温度で行われる、上記（３８）に記載の方法。 （４３）前記付着ステップが、約２７５℃ないし約６０
０℃の温度で行われる、上記（４２）に記載の方法。 （４４）前記付着ステップが約１×１０-6ないし約３×
１０-3トルの圧力で行われる、上記（３８）に記載の方
法。 （４５）前記付着ステップが約１×１０-4ないし約２×
１０-3トルの圧力で行われる、上記（４４）に記載の方
法。 （４６）前記付着ステップが約３分ないし約４時間の期
間行われる、上記（３８）に記載の方法。 （４７）前記原材料が水素をさらに含む、上記（３８）
に記載の方法。 （４８）付着ステップを行う前に、基準圧力を約１×１
０-8トルまたはそれ以下の圧力まで排気する、請上記
（３８）に記載方法。 （４９）前記付着ステップが５％未満の平均厚さ変動を
生じさせる、上記（３８）に記載の方法。
【図１】従来技術の相互接続構造を示す断面図である。
【図２】障壁層としてアルファＷを含む本発明のトレン
チ・キャパシタ構造を示す断面図である。
チ・キャパシタ構造を示す断面図である。
【図３】障壁層としてアルファＷを含む本発明の二重ダ
マシン構造を示す断面図である。
マシン構造を示す断面図である。
【図４】アルファＷ障壁層を付着させるために本発明で
使用されるＣＶＤ装置を示す略図である。
使用されるＣＶＤ装置を示す略図である。
【図５】本発明により形成されたアルファＷ障壁層を含
むＳｉＯ2／Ｓｉ基板の三角波電圧掃引グラフ（キャパ
シタンスと電圧との関係）である。
むＳｉＯ2／Ｓｉ基板の三角波電圧掃引グラフ（キャパ
シタンスと電圧との関係）である。
【図６】本発明により形成されたアルファＷのＸ線結晶
データを示す図である。
データを示す図である。
【図７】アルファ相Ｗとベータ相Ｗの両方を含むスパッ
タＷのＸ線データを示す図である。
タＷのＸ線データを示す図である。
２０ 半導体基板 ２２ 誘電体 ２４ アルファＷ障壁層 ２６ 金属シード層 ２８ 導体材料 ２５ アルファＷ障壁層 ３０ 誘電体 ３２ 電極 ３６ 障壁層 ４０ 下部相互接続レベル ４２ 上部相互接続レベル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フェントン・アール・マクフィーリー アメリカ合衆国10562 ニューヨーク州 オシニング ドナルド・レーン 25 (72)発明者 ジェブデット・アイ・ノヤン アメリカ合衆国10598 ニューヨーク州 ヨークタウン・ハイツ トレローン・ス トリート 2485 (72)発明者 ケニス・ピイ・ロッドベル アメリカ合衆国12570 ニューヨーク州 ポークエイグ レオ・レーン３ (72)発明者 ジョン・ジェイ・ユーカス アメリカ合衆国06905 コネチカット州 スタムフォード へイグ・アベニュー 94 (72)発明者 ロバート・ローゼンバーグ アメリカ合衆国10566 ニューヨーク州 ピークスキル レークビュー・アベニュ ー・ウェスト 67 (56)参考文献 特開 平10−8251（ＪＰ，Ａ) 特開 平４−56317（ＪＰ，Ａ) 特開 平２−56932（ＪＰ，Ａ) 特開 平８−298285（ＪＰ，Ａ) 特開 平５−3170（ＪＰ，Ａ) 前田和夫著「ＶＬＳＩとＣＶＤ」（槇 書店）1997年７月31日，ｐｐ．80−82 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872 H01L 21/3205 H01L 21/3213 H01L 21/768 C23C 16/00 - 16/56
Claims (24)
- 【請求項１】Ｗ（ＣＯ）6を原材料として使用した化学
的気相付着によって誘電体材料上に形成されたα相タン
グステン障壁層と、 前記α相タングステン層の上に形成された導体材料とを
含む構造。 - 【請求項２】前記誘電体材料が、ポリイミド、パラリン
・ポリマー、シリコン・ポリマー、ダイヤモンド、ダイ
ヤモンド様炭素、フッ化ダイヤモンド様炭素、Ｓｉ
Ｏ2、およびＳｉ3Ｎ4から成るグループから選択された
材料からなる、請求項１に記載の構造。 - 【請求項３】前記α相タングステン層と前記導体材料の
層との間に金属シード層をさらに含む、請求項１または
２に記載の構造。 - 【請求項４】前記α相タングステン層が１５ｎｍ未満の
厚さを有する、請求項１または２に記載の構造。 - 【請求項５】前記導体材料が、Ｃｕ、Ａｌ、およびＣｕ
またはＡｌの合金から成るグループから選択された、請
求項１または２に記載の構造。 - 【請求項６】前記金属シード層がＣｕまたはＡｌを含
む、請求項３に記載の構造。 - 【請求項７】誘電体材料で形成された内部表面を有する
トレンチまたはビア領域を含む相互接続構造において、
Ｗ（ＣＯ）6を原材料として使用した化学的気相付着に
よって前記トレンチまたはビア領域の前記誘電体材料の
内部表面上に共形に付着されたα相タングステン障壁層
と、 前記α相タングステン障壁層の上に形成された導体材料
とを含む相互接続構造。 - 【請求項８】前記誘電体材料が、ポリイミド、パラリン
・ポリマー、シリコン・ポリマー、ダイヤモンド、ダイ
ヤモンド様炭素、フッ化ダイヤモンド様炭素、Ｓｉ
Ｏ2、およびＳｉ3Ｎ4から成るグループから選択された
材料からなる、請求項７に記載の相互接続構造。 - 【請求項９】前記α相タングステン障壁層と前記導体材
料との間に金属シード層をさらに含む、請求項７または
８に記載の相互接続構造。 - 【請求項１０】前記α相タングステン障壁層が１５ｎｍ
未満の厚さを有する、請求項７または８に記載の相互接
続構造。 - 【請求項１１】前記導体材料が、Ｃｕ、Ａｌ、およびＣ
ｕまたはＡｌの合金から成るグループから選択された、
請求項７または８に記載の相互接続構造。 - 【請求項１２】前記金属シード層がＣｕまたはＡｌを含
む、請求項９に記載の相互接続構造。 - 【請求項１３】誘電体材料上に導電体層を形成する方法
であって、 Ｗ（ＣＯ）6を原材料として使用し、約２５０℃ないし
約６００℃の温度および約１×１０-6ないし約３×１０
-3トルの圧力で化学的気相付着（ＣＶＤ）して、前記材
料層上にα相タングステン障壁層を付着させるステップ
と、 前記α相タングステン障壁層上に導体材料の層を付着さ
せるステップとを含む方法。 - 【請求項１４】前記誘電体材料が、ポリイミド、パラリ
ン・ポリマー、シリコン・ポリマー、ダイヤモンド、ダ
イヤモンド様炭素、フッ化ダイヤモンド様炭素、ＳｉＯ
2、およびＳｉ3Ｎ4から成るグループから選択された材
料からなる、請求項１３に記載の方法。 - 【請求項１５】前記α相タングステン層と前記導体材料
の層との間に金属シード層を付着させるステップをさら
に含む、請求項１３または１４に記載の方法。 - 【請求項１６】前記α相タングステン障壁層が１５ｎｍ
未満の厚さを有する、請求項１３または１４に記載の方
法。 - 【請求項１７】前記導体材料が、Ｃｕ、Ａｌ、およびＣ
ｕまたはＡｌの合金から成るグループから選択される、
請求項１３または１４に記載の方法。 - 【請求項１８】前記金属シード層がＣｕまたはＡｌを含
む、請求項１５に記載の方法。 - 【請求項１９】誘電体材料で形成された内部表面を有す
るトレンチまたはビア領域内部に導電体を形成する方法
であって、 Ｗ（ＣＯ）6を原材料として使用し、約２５０℃ないし
約６００℃の温度および約１×１０-6ないし約３×１０
-3トルの圧力で化学的気相付着（ＣＶＤ）して、前記ト
レンチまたはビア領域内部にα相タングステン障壁層を
付着させるステップと、 前記α相タングステン層上に導体材料の層を付着させる
ステップとを含む方法。 - 【請求項２０】前記誘電体材料が、ポリイミド、パラリ
ン・ポリマー、シリコン・ポリマー、ダイヤモンド、ダ
イヤモンド様炭素、フッ化ダイヤモンド様炭素、ＳｉＯ
2およびＳｉ3Ｎ4から成るグループから選択された材料
からなる、請求項１９に記載の構造。 - 【請求項２１】前記α相タングステン層と前記導体材料
の層との間に金属シード層を付着させるステップをさら
に含む、請求項１９または２０に記載の方法。 - 【請求項２２】前記α相タングステン障壁層が１５ｎｍ
未満の厚さを有する、請求項１９または２０に記載の方
法。 - 【請求項２３】前記導体材料が、Ｃｕ、Ａｌ、およびＣ
ｕまたはＡｌの合金から成るグループから選択される、
請求項１９または２０に記載の方法。 - 【請求項２４】前記金属シード層がＣｕまたはＡｌを含
む、請求項２１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/070394 | 1998-04-30 | ||
| US09/070,394 US6452276B1 (en) | 1998-04-30 | 1998-04-30 | Ultra thin, single phase, diffusion barrier for metal conductors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330006A JPH11330006A (ja) | 1999-11-30 |
| JP3177228B2 true JP3177228B2 (ja) | 2001-06-18 |
Family
ID=22095033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11757899A Expired - Fee Related JP3177228B2 (ja) | 1998-04-30 | 1999-04-26 | 導体のための超薄単一相障壁層およびその製法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6452276B1 (ja) |
| EP (1) | EP0954016A3 (ja) |
| JP (1) | JP3177228B2 (ja) |
| KR (1) | KR100386529B1 (ja) |
| CN (1) | CN1134060C (ja) |
| SG (1) | SG81271A1 (ja) |
| TW (1) | TW482826B (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3219056B2 (ja) * | 1998-08-12 | 2001-10-15 | 日本電気株式会社 | 有機絶縁膜の加工方法 |
| US6503375B1 (en) | 2000-02-11 | 2003-01-07 | Applied Materials, Inc | Electroplating apparatus using a perforated phosphorus doped consumable anode |
| JP2001319928A (ja) * | 2000-05-08 | 2001-11-16 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100472731B1 (ko) * | 2000-06-30 | 2005-03-08 | 주식회사 하이닉스반도체 | 씨드층 제거 공정을 생략할 수 있는 반도체 메모리 소자제조 방법 |
| US6373087B1 (en) | 2000-08-31 | 2002-04-16 | Agere Systems Guardian Corp. | Methods of fabricating a metal-oxide-metal capacitor and associated apparatuses |
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| JP2022522226A (ja) | 2019-04-11 | 2022-04-14 | ラム リサーチ コーポレーション | 高ステップカバレッジのタングステン堆積 |
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| US12077858B2 (en) | 2019-08-12 | 2024-09-03 | Lam Research Corporation | Tungsten deposition |
| US11670547B2 (en) | 2021-01-15 | 2023-06-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor arrangement and method of making |
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-
1998
- 1998-04-30 US US09/070,394 patent/US6452276B1/en not_active Expired - Fee Related
-
1999
- 1999-02-09 TW TW088101964A patent/TW482826B/zh not_active IP Right Cessation
- 1999-03-13 KR KR10-1999-0008451A patent/KR100386529B1/ko not_active IP Right Cessation
- 1999-03-29 CN CNB991044428A patent/CN1134060C/zh not_active Expired - Lifetime
- 1999-04-12 SG SG9901658A patent/SG81271A1/en unknown
- 1999-04-26 JP JP11757899A patent/JP3177228B2/ja not_active Expired - Fee Related
- 1999-04-28 EP EP99303340A patent/EP0954016A3/en not_active Withdrawn
-
2002
- 2002-07-03 US US10/188,686 patent/US7172968B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH11330006A (ja) | 1999-11-30 |
| SG81271A1 (en) | 2001-06-19 |
| CN1134060C (zh) | 2004-01-07 |
| KR19990082732A (ko) | 1999-11-25 |
| TW482826B (en) | 2002-04-11 |
| US6452276B1 (en) | 2002-09-17 |
| EP0954016A2 (en) | 1999-11-03 |
| EP0954016A3 (en) | 2002-07-17 |
| KR100386529B1 (ko) | 2003-06-02 |
| US20020175418A1 (en) | 2002-11-28 |
| CN1233852A (zh) | 1999-11-03 |
| US7172968B2 (en) | 2007-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080406 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
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Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 12 |
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Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 12 |
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Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| R350 | Written notification of registration of transfer |
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Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 12 |
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Free format text: JAPANESE INTERMEDIATE CODE: R311802 |
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